CN111128735A - 半导体元件的形成方法 - Google Patents

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吴旭升
刘昌淼
尚慧玲
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Abstract

一种半导体元件的方法包括：在基板上方形成虚设栅极结构；分别在虚设栅极结构的相对侧壁上形成多个栅极间隔物，并且具有第一介电常数；移除虚设栅极结构以在栅极间隔物之间形成栅极沟槽；形成掺杂物来源层以垫在栅极沟槽中；退火掺杂物来源层以将k值降低杂质从掺杂物来源层扩散到栅极间隔物中以将栅极间隔物的第一介电常数降低到第二介电常数；以及在栅极沟槽中形成替代栅极堆叠。

Description

半导体元件的形成方法
技术领域
本申请是关于半导体元件的形成方法，特别是关于降低栅极间隔物的介电常数的方法。
背景技术
IC材料及设计的技术进展已产生数代IC，其中与前代相比，每代具有更小且更复杂的电路。在IC发展过程中，功能密度(亦即，单位晶片面积互连元件的数量)大体已增加而几何大小(亦即，可以使用制造制程产生的最小部件(或接线))已减小。此按比例缩小过程大体通过增加生产效率并降低相关成本来提供益处。
发明内容
在一些实施例中，一种半导体元件的形成方法包含：在基板上方形成虚设栅极结构；分别在虚设栅极结构的相对侧壁上形成多个栅极间隔物，并且具有第一介电常数；移除虚设栅极结构以在栅极间隔物之间形成栅极沟槽；形成掺杂物来源层以垫在栅极沟槽中；退火掺杂物来源层以将k值降低杂质从掺杂物来源层扩散到栅极间隔物中以将栅极间隔物的第一介电常数降低到第二介电常数；以及在栅极沟槽中形成替代栅极堆叠。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据产业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1、图2及图3A绘示了根据一些实施例的晶体管形成中的中间阶段的立体图；
图3B至图14A以及图15至图17绘示了根据一些实施例的晶体管形成中的中间阶段的剖面图；
图14B是绘示栅极间隔物中的掺杂物浓度随距掺杂物来源层的距离变化的曲线图；
图18A及图18B绘示了根据一些实施例的用于形成晶体管的制程的流程图；
图19至图22绘示了根据一些实施例的晶体管形成中的中间阶段的剖面图；
图23至图25绘示了根据本揭示的一些实施例的用于制造晶体管的各个阶段的示例性剖面图；
图26至图28绘示了根据本揭示的一些实施例的用于制造晶体管的各个阶段的示例性剖面图；
图29至图31绘示了根据本揭示的一些实施例的用于制造晶体管的各个阶段的示例性剖面图；
图32至图34绘示了根据本揭示的一些实施例的用于制造晶体管的各个阶段的示例性剖面图。
【符号说明】
12 基板
14 隔离区域/STI区域
100 第一元件区域
100A 第一元件区域
100B 第一元件区域
100C 第一元件区域
100D 第一元件区域
102 半导体带状结构
104 突出鳍
104C 半导体鳍
104D 半导体鳍
104r 凹陷
105 第一井区域
106 虚设栅极堆叠
108 界面层
108C 界面层
108D 界面层
110 虚设栅电极
112 底部遮罩
114 顶部遮罩
200 第二元件区域
200A 第二元件区域
200B 第二元件区域
200C 第二元件区域
200D 第二元件区域
202 半导体带状结构
204 突出鳍
204C 半导体鳍
204D 半导体鳍
204r 凹陷
205 第二井区域
206 虚设栅极堆叠
208 界面层
208C 界面层
208D 界面层
210 虚设栅电极
212 底部遮罩
214 顶部遮罩
301 栅极间隔物
302 栅极间隔物
310 第一间隔层
311 内侧间隔物
311h 水平部分
311v 垂直部分
312 内侧间隔物
320 第二间隔层
321 外侧间隔物
322 剩余部分
410 磊晶结构
420 磊晶结构
510 接触蚀刻终止层(CESL)
520 层间介电(ILD)层
600h 水平部分
600v 垂直部分
701 替代栅极堆叠
702 替代栅极堆叠
711 栅极介电层
712 栅极介电层
721 功函数导体
722 功函数导体
731 填充导体
732 填充导体
AL1 退火制程
AL2 退火制程
DP 掺杂物杂质/掺杂物
GT1 栅极沟槽
GT2 栅极沟槽
IP 布植制程
PR1 光阻剂遮罩
PR2 光阻剂遮罩
PR3 光阻剂遮罩
PR4 光阻剂遮罩
PR5 光阻剂遮罩
PR6 光阻剂遮罩
S11 步骤
S12 步骤
S13 步骤
S14 步骤
S15 步骤
S16 步骤
S17 步骤
S18 步骤
S19 步骤
S20 步骤
S21 步骤
S22 步骤
S23 步骤
S24 步骤
S25 步骤
S26 步骤
S27 步骤
S28 步骤
W 晶圆
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。
图1直至图17绘示了根据本揭示的一些实施例的晶体管形成中的中间阶段的立体图及剖面图。亦在图18A及图18B所示的制程中示意性反映图1直至图17所示的步骤。所形成的晶体管包括根据一些示例性实施例的p型晶体管(诸如p型FinFET)及n型晶体管(诸如n型FinFET)。在各个视图及说明性实施例中，相同元件符号用于代表相同元件。应理解，额外操作可以在图1至图17所示的制程之前、期间、及之后提供，且可以替代或删除下文所描述的一些操作，以获得本方法的额外实施例。操作/制程的顺序是可互换的。
图1绘示初始结构的立体图。初始结构包括晶圆W，此晶圆进一步包括基板12。基板12可是半导体基板，此半导体基板可是硅基板、硅锗基板、或由其他半导体材料形成的基板。根据本揭示的一些实施例，基板12包括块材硅基板及在块材硅基板上方的磊晶硅锗(SiGe)层或锗层(其中不具有硅)。基板12可由p型或n型杂质掺杂。可形成隔离区域14(诸如浅沟槽隔离(STI)区域)以延伸到基板12中。基板12在相邻STI区域14之间的部分被称为半导体带状结构102及202，此等半导体带状结构分别在第一元件区域100及第二元件区域200中。在一些实施例中，第一元件区域100是n型晶体管区域，其中将形成一或多个n型晶体管，诸如一或多个n型FinFET，并且第二元件区域200是p型晶体管区域，其中将形成一或多个p型晶体管，诸如一或多个p型FinFET。在一些其他实施例中，第一元件区域100是p型晶体管区域，其中将形成一或多个p型晶体管，诸如一或多个p型FinFET，并且第二元件区域200是n型晶体管区域，其中将形成一或多个n型晶体管，诸如一或多个n型FinFET。
STI区域14可包括衬垫氧化物(未图示)或氮化硅层或二者的组合。衬垫氧化物可由热氧化物形成，此热氧化物经由热氧化基板12的表层来形成。衬垫氧化物亦可是使用例如原子层沉积(ALD)、高密度电浆化学气相沉积(HDPCVD)、或化学气相沉积(CVD)形成的所沉积氧化硅层。STI区域14亦可包括在衬垫氧化物上方的介电材料，并且介电材料可使用可流动化学气相沉积(FCVD)、旋转涂布、或类似制程形成。
参见图2，凹陷STI区域14，使得半导体带状结构102及202的顶部突出于相邻STI区域14的顶表面以形成突出鳍104及204。相应步骤在图18A所示的制程中绘示为步骤S11。蚀刻可使用干式蚀刻制程来执行，其中NH3及NF3用作蚀刻气体。在蚀刻制程期间，可产生电浆。氩亦可包括在内。根据本揭示的替代实施例，STI区域14的凹陷使用湿式蚀刻制程来执行。例如，蚀刻化学试剂可包括稀释的HF。
在上文绘示的示例性实施例中，鳍可通过任何适宜方法来图案化。例如，鳍可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准的制程，从而允许产生图案的间距小于例如可另外使用单个、直接光微影制程获得的间距。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化。间隔物使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔物或心轴来图案化鳍。
突起鳍104及204的材料亦可用与基板12的材料不同的材料替代。例如，突起鳍104可由Si、SiP、SiC、SiPC、或III-V族化合物半导体(诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或类似者)形成。突起鳍204可由Si、SiGe、SiGeB、Ge、或III-V族化合物半导体(诸如InSb、GaSb、InGaSb、或类似者)形成。
参见图3A，虚设栅极堆叠106及206分别在突起鳍104及204的顶表面及侧壁上形成。相应步骤在图18A所示的制程中绘示为步骤S12。形成虚设栅极堆叠106及206包括按顺序沉积横跨鳍104及204的栅极介电层及虚设栅电极层，接着图案化栅极介电层及虚设栅电极层。所得虚设栅极堆叠106包括栅极介电层108及栅极介电层108上方的虚设栅电极(可互换地称为虚设栅极结构)110。类似地，虚设栅极堆叠206包括栅极介电层208及虚设栅极介电层208上方的虚设栅电极210。栅极介电层108及208可以是任何可接受的介电层，诸如氧化硅、氮化硅、类似者、或其组合，并且可使用任何可接受的制程形成，诸如热氧化、旋转制程、CVD、或类似者。在一些实施例中，栅极介电层108及208可互换地称为界面层108及208，此等界面层分别与半导体鳍104及204接触。虚设栅电极110及210可以是任何可接受的电极层，诸如包含多晶硅、金属、类似者、或其组合。栅电极层可以通过任何可接受的沉积制程来沉积，诸如CVD、电浆增强CVD(PECVD)、或类似者。虚设栅极堆叠106及206的每一个跨过单个或多个突起鳍104及204。虚设栅极堆叠106及206可具有分别与相应突起鳍104及204的长度方向垂直的长度方向。
遮罩图案可在虚设栅电极层上方形成以辅助图案化。在一些实施例中，硬遮罩图案包括在多晶硅的毯覆层上方的底部遮罩112及212以及在相应底部遮罩112及212上方的顶部遮罩114及214。硬遮罩图案由一或多层SiO2、SiCN、SiON、Al2O3、SiN、或其他适宜材料制成。在某些实施例中，底部遮罩112及212包括氮化硅，并且顶部遮罩114及214包括氧化硅。通过使用遮罩图案作为蚀刻遮罩，将虚设电极层图案化为虚设栅电极110及210，并且将毯覆栅极介电层图案化为栅极介电层108及208。
图3B绘示了根据一些实施例的元件区域100及200的剖面图。剖面图结合从图3A中含有线B-B的垂直平面获得的剖面图及从图3A中含有线C-C的垂直平面获得的剖面图，其中一或多个STI区域14分开第一元件区域100及第二元件区域200。示意性绘示突起鳍104及204。此外，可形成第一井区域105及第二井区域205以分别延伸到突起鳍104及204中。在第一元件区域100是NFET区域并且第二元件区域200是PFET区域的一些实施例中，在第一元件区域100中的第一井区域105是p井区域，并且第二井区域205是n井区域。在第一元件区域100是PFET区域并且第二元件区域200是NFET区域的一些实施例中，在第一元件区域100中的第一井区域105是n井区域，并且第二井区域205是p井区域。第一井区域105及第二井区域205亦可延伸到低于突起鳍104及204的半导体基板12的主体部分中。除非另外声明，在随后图中的剖面图亦可从与如图3A所示的垂直平面相同的平面获得，此等平面分别是沿着线B-B及C-C所得到的。
接下来，如图4所示，第一间隔层310形成为毯覆层以覆盖晶圆W。相应步骤亦在图18A所示的制程中绘示为步骤S13。在一些实施例中，第一间隔层310可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅、多孔介电材料、氢掺杂的碳氧化硅(SiOC:H)、低介电常数介电材料或其他适宜介电材料。第一间隔层310可使用例如CVD、ALD、PVD或其他适宜沉积技术形成。由于毯覆式沉积，第一间隔层310包括分别在第一元件区域100及第二元件区域200中的不同部分。
图5绘示了在第二区域200中图案化第一间隔层310。首先，涂布并图案化光阻剂遮罩PR1(例如，单层光阻剂或三层光阻剂)以覆盖第一元件区域100并使第二区域200未被覆盖。接下来，执行非等向性蚀刻制程以蚀刻在未覆盖的第二元件区域200中的第一间隔层310，以移除第一间隔层310的水平部分，从而至少暴露出半导体鳍204的顶表面。相应步骤在图18A所示的制程中绘示为步骤S14。第一间隔层310在虚设栅极结构206的侧壁上的剩余部分312可以互换地称为内侧间隔物312。
在随后步骤中，例如，在非等向性或等向性的蚀刻步骤中，凹陷暴露的半导体鳍204，使得形成凹陷204r以延伸到半导体鳍204中。相应步骤在图18A所示的制程中绘示为步骤S15。此蚀刻制程使用侵蚀半导体鳍204并且难以侵蚀内侧间隔物312的蚀刻剂执行。换言之，与半导体鳍204相比，内侧间隔物312具有对蚀刻制程的较高的抗蚀刻性。由此，在蚀刻步骤中，实质上不减少内侧间隔物312的高度，并且内侧间隔物312的外侧壁轮廓亦在蚀刻步骤期间保持实质上不改变。
在一些实施例中，凹陷半导体鳍204可通过利用电浆源及蚀刻剂气体的干式化学蚀刻来执行。电浆源可是电感耦合电浆(ICR)蚀刻、变压器耦合电浆(TCP)蚀刻、电子回旋加速器共振(ECR)蚀刻、反应性离子蚀刻(RIE)、或类似者，并且蚀刻剂气体可是氟、氯、溴、其组合、或类似者，此蚀刻剂气体以与其蚀刻内侧间隔物312相比更快的蚀刻速率蚀刻半导体鳍204。在一些其他实施例中，凹陷半导体鳍204可通过湿式化学蚀刻来执行，诸如过氧化铵混合物(APM)、NH4OH、四甲基氢氧化铵(TMAH)、其组合、或类似者，此湿式化学蚀刻以与其蚀刻内侧间隔物312相比更快的蚀刻速率蚀刻半导体鳍204。在一些其他实施例中，凹陷半导体鳍204可通过干式化学蚀刻及湿式化学蚀刻的组合来执行。在一些实施例中，在形成凹陷204r之后，例如，在灰化步骤中，诸如使用氧电浆移除光阻剂遮罩PR1。
图6绘示了用于在第二元件区域200中形成磊晶结构420的磊晶制程。根据本揭示的一些实施例，磊晶结构420可使用一或多个磊晶或磊晶(epi)制程来形成，使得Si、SiGe、SiGeB、Ge、或III-V族化合物半导体(诸如InSb、GaSb、InGaSb、或类似者)可以在半导体鳍204中的凹陷204r中生长。相应步骤在图18A所示的制程中绘示为步骤S16。在一些实施例中，p型杂质(例如，硼)可在磊晶结构420中原位掺杂，使得在第二元件区域200中形成的所得FinFET是p型FinFET，并且第二元件区域200在此等实施例中可以被称为PFET。在一些实施例中，磊晶结构420的晶格常数与半导体鳍204的晶格常数不同，使得在鳍204中并且在磊晶结构420之间的通道区域可以由磊晶结构420产生应变或应力，以改进半导体元件的载流子迁移率并且增强元件效能。磊晶制程包括CVD沉积技术(例如，PECVD、气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他适宜制程。磊晶制程可使用气体及/或液体前驱物，此等前驱物与半导体鳍204的成分相互作用。
注意到，在磊晶制程之前，从第一元件区域100移除光阻剂PR1。此顺序可有利于减少由对涂布有光阻剂的晶圆执行磊晶制程而导致的影响。举例而言，若在磊晶制程期间光阻剂PR1(如图5所示)保持覆盖第一元件区域100，则磊晶制程(例如，在PECVD制程中的电浆)可能导致对光阻剂PR1的损害。在光阻剂灰化制程之后，此种损害可能导致在第一元件区域100上增加光阻剂浮渣(或残留物)。然而，因为在磊晶生长磊晶结构420之前移除光阻剂PR1，可减少在第一元件区域100中的光阻剂浮渣。
接下来，如图7所示，第二间隔层320形成为毯覆层以覆盖晶圆W。相应步骤亦在图18A所示的制程中绘示为步骤S17。在一些实施例中，第二间隔层320可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅、多孔介电材料、氢掺杂的碳氧化硅(SiOC:H)、低介电常数介电材料或其他适宜介电材料。在一些实施例中，第二间隔层320可包含与第一间隔层310相同的材料。或者，第二间隔层320可包括与第一间隔层310不同的材料。第二间隔层320可使用例如CVD、ALD、PVD或其他适宜沉积技术形成。由于毯覆式沉积，第二间隔层320包括分别在第一元件区域100及第二元件区域200中的不同部分。
图8绘示了在第一元件区域100中图案化第二间隔层320。首先，涂布并图案化光阻剂遮罩PR2(例如，单层光阻剂或三层光阻剂)以覆盖第二元件区域200，并且使第一元件区域100未被覆盖。接下来，执行非等向性蚀刻制程以蚀刻在未覆盖的第一元件区域100中的第一间隔层310及第二间隔层320，以移除第一间隔层310及第二间隔层320的水平部分，从而至少暴露出半导体鳍104的顶表面。相应步骤在图18A所示的制程中绘示为步骤S18。第一间隔层310在虚设栅极堆叠106的侧壁上的剩余部分311可以互换地称为内侧间隔物311，并且第二间隔层320在内侧间隔物311的侧壁上的剩余部分321可以互换地称为外侧间隔物321。
由于图案化，内侧间隔物311具有实质上L形横截面，并且因此具有沿着半导体鳍104的顶表面延伸的实质上水平部分311h以及沿着栅极堆叠106的侧壁延伸的实质上垂直部分311v。外侧间隔物321具有与内侧间隔物311不同的横截面轮廓。例如，外侧间隔物321具有实质上线性形状的横截面，而非L形横截面。更详细而言，外侧间隔物321具有与内侧间隔物311的水平部分311h的顶表面接触的底表面、以及与内侧间隔物311的垂直部分311v的侧壁接触的侧壁。由此，在一些实施例中，内侧间隔物311及外侧间隔物321可形成具有L形横截面的界面。
在随后步骤中，例如，在非等向性或等向性的蚀刻步骤中，凹陷暴露的半导体鳍104，使得形成凹陷104r以延伸到半导体鳍104中。相应步骤在图18B所示的制程中绘示为步骤S19。此蚀刻制程使用侵蚀半导体鳍104并且难以侵蚀内侧间隔物311及外侧间隔物321的蚀刻剂执行。换言之，与半导体鳍104相比，内侧间隔物311及外侧间隔物321具有对蚀刻制程的较高抗蚀刻性。由此，在蚀刻步骤中，内侧间隔物311及外侧间隔物321的高度实质上不减小，并且外侧间隔物321的外侧壁轮廓亦在蚀刻步骤期间保持实质上不改变。
在一些实施例中，如先前关于图5中绘示的蚀刻操作的描述，凹陷第一半导体鳍104的蚀刻制程可使用与在凹陷第二半导体鳍204时使用的蚀刻剂相同的蚀刻剂执行。由此，示例蚀刻剂在本文中出于简便缘故不重复。在一些实施例中，在形成凹陷104r之后，例如，在灰化步骤中，移除光阻剂遮罩PR2，诸如使用氧电浆。
图9绘示了用于在第一元件区域100中形成磊晶结构410的磊晶制程。根据本揭示的一些实施例，磊晶结构410可由n型杂质(例如，磷)原位掺杂，使得在第一元件区域100中形成的所得FinFET是n型FinFET，并且第一元件区域100可以称为NFET区域。相应步骤在图18B所示的制程中绘示为步骤S20。在一些实施例中，磊晶结构410可包括Si、SiP、SiC、SiPC、SiAs、或III-V族化合物半导体，诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或类似者。在一些实施例中，磊晶结构410的晶格常数与半导体鳍104的晶格常数不同，使得在鳍104中并且在磊晶结构410之间的通道区域可以由磊晶结构410产生应变或应力，以改进半导体元件的载流子迁移率并且增强元件效能。磊晶制程包括CVD沉积技术(例如，PECVD、气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他适宜制程。磊晶制程可使用气体及/或液体前驱物，此等前驱物与半导体鳍104的成分相互作用。
注意到，在磊晶制程之前从第二元件区域200移除光阻剂PR2。此顺序可有利于减少由对涂布有光阻剂的晶圆执行磊晶制程而导致的影响。举例而言，若在磊晶制程期间光阻剂PR2(如图8所示)保持覆盖第二元件区域200，则磊晶制程(例如，在PECVD制程中的电浆)可能导致对光阻剂PR2的损害。在光阻剂灰化制程之后，此种损害可能导致增加在第二元件区域200上的光阻剂浮渣(或残留物)。然而，因为在磊晶生长磊晶结构410之前移除光阻剂PR2，可以减少在第二区域200中的光阻剂浮渣。
此外，尽管从第二元件区域200移除光阻剂PR2，磊晶结构420(例如，p型磊晶结构)仍由第二间隔层320覆盖。由此，在第二元件区域200中的第二间隔层320可防止n型磊晶材料在p型磊晶结构420上磊晶生长。
尽管如图18A及图18B所示的制程涉及首先形成p型磊晶结构(亦即，步骤S16)，接着形成n型磊晶结构(亦即，步骤S20)，但本揭示的一些其他实施例可使用相反顺序。更详细而言，n型磊晶结构可以首先于如图6中绘示的步骤在第二元件区域200中形成，接着于如图9中绘示的步骤在第一元件区域100中形成p型磊晶结构。在此种实施例中，在第一元件区域100中形成的磊晶结构410是p型磊晶结构并且因此第一元件区域100可以被称为PFET区域，并且在第二元件区域200中形成的磊晶结构420是n型磊晶结构并且因此第二元件区域200可以被称为NFET区域。
图10绘示了在第二元件区域200中图案化第二间隔层320。在一些实施例中，执行非等向性蚀刻制程以蚀刻第二间隔层320，使得移除第二间隔层320的水平部分，从而至少暴露出磊晶结构420的顶表面。相应步骤在图18B所示的制程中绘示为步骤S21。第二间隔层320在内侧间隔物312的侧壁上及在磊晶结构420上方的剩余部分322可以互换地称为外侧间隔物322。可以将在第一元件区域100中的内侧间隔物311及外侧间隔物321一起称为在虚设栅极堆叠106旁边的栅极间隔物301，并且可以将在第一元件区域200中的内侧间隔物312及外侧间隔物322一起称为在虚设栅极堆叠206旁边的栅极间隔物302。
外侧间隔物322具有与内侧间隔物312实质上相同的横截面轮廓。例如，内侧间隔物312及外侧间隔物322具有与虚设栅极堆叠206的侧壁平行的线性形状的横截面。由此，内侧间隔物312及外侧间隔物322可形成具有线性形状的横截面的界面。相反，如先前关于图8所示，在第一元件区域100中的内侧间隔物311及外侧间隔物321具有不同横截面轮廓，并且形成具有L形横截面的界面。由此，在第一元件区域100中的栅极间隔物301可具有一内部界面，此内部界面具有与栅极间隔物302在第二元件区域200中的内部界面不同的横截面轮廓。此种差异可用来证明类似图18A及图18B所示步骤S13-S21的制程被用于制造半导体元件。
其后，如图11所示，接触蚀刻终止层(CESL)510及层间介电(ILD)层520在晶圆W上方按顺序形成，接着执行CMP制程以移除CESL 510及ILD层520的过量材料，从而暴露出虚设栅电极110及210。相应步骤在图18B所示的制程中绘示为步骤S22。CMP制程可移除遮罩112、114、212及214(如图10所示)并且平坦化ILD层520的顶表面与虚设栅极堆叠106、206的顶表面，内侧间隔物311、312的顶表面，外侧间隔物321、322的顶表面，及CESL 510的顶表面。在一些实施例中，CESL 510是由基于氮化硅的材料制成，诸如SiN、SiON或类似者，并且使用适宜沉积技术形成，诸如CVD、ALD、PVD或类似者。ILD层520是由与CESL 510不同的材料制成，使得CESL 150可减慢在ILD层520上执行的接触蚀刻制程。例如，ILD层520包括氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数介电材料、及/或其他适宜介电材料。低介电常数介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双-苯并环丁烯(BCB)、或聚酰亚胺。ILD层520可使用例如CVD、ALD、旋涂玻璃(SOG)或其他适宜技术形成。
接下来，移除虚设栅电极110及120，由此在第一元件区域100中的内侧间隔物311之间形成栅极沟槽GT1并且在第二元件区域200中的内侧间隔物312之间形成栅极沟槽GT2。所得结构在图12中图示，并且相应步骤在图18B所示的制程中绘示为步骤S23。虚设栅电极110及210可使用选择性蚀刻制程移除，此选择性蚀刻制程以与其蚀刻晶圆W上的其他材料相比较快的蚀刻速率蚀刻虚设栅电极110及210。例如，若虚设栅电极110及210是由多晶硅制成，则其等可以使用选择性湿式蚀刻制程移除，此湿式蚀刻制程使用含有过氧化氢的溶液(例如，过氧化铵)、去离子水、及/或其他适宜溶液作为侵蚀多晶硅并且难以侵蚀晶圆W上的其他材料的蚀刻剂。由于在多晶硅与界面层108及208的氧化物材料之间的蚀刻选择性，在通过选择性蚀刻移除虚设多晶硅栅极110及210之后，界面层108及208会留在相应半导体鳍104及204上。
图13绘示了在晶圆W上形成掺杂物来源层600。相应步骤在图18B所示的制程中绘示为步骤S24。掺杂物来源层600是包括掺杂物DP的掺杂的多晶硅层，此等掺杂物易于随后扩散到内侧间隔物311、312及外侧间隔物321与322中。在一些实施例中，掺杂物来源层600可通过溅镀、ALD、CVD、PECVD、金属有机CVD(MOCVD)、炉CVD(FCVD)、电浆增强ALD(PEALD)、其他适宜沉积方法、或其组合来形成。在一些实施例中，选择掺杂物610的物质，使得在掺杂物610扩散到内侧间隔物311、312及外侧间隔物321与322中之后，内侧间隔物311、312及外侧间隔物321与322的介电常数可以降低。例如，掺杂物610是氟，并且因此可以将掺杂物来源层600互换地称为氟掺杂的多晶硅层。氟掺杂的多晶硅层600是使用含硅气体及含氟气体作为前驱物气体沉积的原位(in-situ)掺杂的层。示例含硅气体包括硅烷(SiH4)、二硅烷(Si2H6)、或二氯硅烷(SiCl2H4)，并且示例含氟气体包括SFx(例如，SF4、SF6、或类似者)或氟气体。所得氟掺杂的多晶硅层600具有在从约0.5nm至约20nm的范围中的厚度。在一些其他实施例中，例如，掺杂物可是氮、氢、碳及/或能够降低氮化硅的介电常数的其他适宜物质。
在一些实施例中，掺杂物来源层600可形成为实质上保形层，因此掺杂物来源层600在内侧间隔物311及312的侧壁上的实质上垂直部分600v的厚度T1接近掺杂物来源层600的实质上水平部分600h的厚度T2。在一些其他实施例中，掺杂物来源层600可是具有不同厚度T1及T2的非保形层。
图14A绘示了在晶圆W上执行退火制程AL1。相应步骤在图18B所示的制程中绘示为步骤S25。退火制程AL1将掺杂物DP从掺杂物来源层600扩散到栅极间隔物301、302中并且亦活化栅极间隔物301及302中的掺杂物DP。以此方式，栅极间隔物301及302的介电常数可以通过掺杂物DP(例如，氟、氮、氢、碳及/或其他适宜原子)降低。换言之，在执行退火制程AL1之后的掺杂的栅极间隔物301及/或302的介电常数低于在执行退火制程之前的未掺杂的栅极间隔物301及/或302的介电常数。因为掺杂物DP可以降低栅极间隔物301及302的介电常数，故掺杂物DP在本揭示中可以互换地称为k值(亦即，介电常数)降低杂质。在一些实施例中，在栅极间隔物301及/或302中的掺杂物浓度(例如，氟原子浓度、氮原子浓度、氢原子浓度及/或碳原子浓度)是在从约1E11原子/cm3至约1E21原子/cm3的范围中，用于降低栅极间隔物301及/或302的介电常数。在一些实施例中，通过将掺杂物DP掺杂到氮化硅间隔物中，氮化硅间隔物的介电常数的降低量介于约0.1％与约25％之间。
因为在第一元件区域100中的掺杂物来源层600的实质上垂直部分600v中的掺杂物DP横向扩散到栅极间隔物301中，最靠近(邻近)实质上垂直部分600v的内侧间隔物311具有与最远离(远端)实质上垂直部分600v的外侧间隔物321相比较高的最大掺杂物浓度(例如，氟原子浓度、氮原子浓度、氢原子浓度及/或碳原子浓度)。类似地，在第二元件区域200中，最靠近(邻近)实质上垂直部分600v的内侧间隔物312具有与最远离(远端)实质上垂直部分600v的外侧间隔物322相比较高的最大掺杂物浓度(例如，氟原子浓度、氮原子浓度、氢原子浓度及/或碳原子浓度)。图14B是绘示栅极间隔物301中的掺杂物浓度随距掺杂物来源层600的距离变化的曲线图。如图14B中绘示，退火制程AL1可在栅极间隔物301中产生掺杂物DP(例如，氟)的高斯分布或互补误差函数分布。
在一些实施例中，掺杂物DP亦可扩散到界面层108、208、CESL 510及ILD 520中。因为掺杂物DP从水平部分600h向下扩散到界面层108及208中，界面层108及208的上部可具有与界面层108及208的下部相比较高的氟原子浓度。类似地，因为掺杂物DP从水平部分600h向下扩散到ILD层520中，ILD层520的上部可具有与ILD层520的下部相比较高的氟原子浓度。
在一些实施例中，退火制程AL1可包括在此阶段执行的一或多个退火制程以影响掺杂物DP从掺杂物来源层600固相扩散到栅极间隔物301及302中。在一些实施例中，例如，退火制程AL1可包括热扩散、快速热退火(RTA)、雷射退火等等。
在执行退火制程AL1之后，从第一元件区域100及第二元件区域200移除掺杂物来源层600，并且所得结构在图15中绘示。相应步骤在图18B所示的制程中绘示为步骤S26。在其中掺杂物来源层600包括多晶硅的一些实施例中，掺杂物来源层600可以通过蚀刻制程使用与在图12中绘示的虚设栅极移除制程中使用的蚀刻剂相同的蚀刻剂移除。更详细而言，掺杂物来源层600可以使用选择性蚀刻制程移除，此选择性蚀刻制程以与其蚀刻晶圆W上的其他材料相比较快的蚀刻速率蚀刻掺杂物来源层600。例如，由多晶硅形成的掺杂物来源层600可以使用选择性湿式蚀刻制程移除，此湿式蚀刻制程使用含有过氧化物的溶液(例如，过氧化铵)、去离子水、及/或其他适宜溶液作为侵蚀多晶硅并且难以侵蚀晶圆W上的其他材料的蚀刻剂。由于在多晶硅与界面层108及208的氧化物材料及栅极间隔物301及302的氮化物材料之间的蚀刻选择性，在通过选择性蚀刻移除掺杂物来源层600之后，界面层108、208及栅极间隔物301、302会留在相应半导体鳍104及204上。在一些实施例中，若使用相同蚀刻剂移除，则移除多晶硅层600的蚀刻持续时间与多晶硅栅电极110及210(如图11中绘示)的蚀刻持续时间相比较短，这是因为多晶硅层600与多晶硅栅电极110及210相比较薄。
接下来，视情况从第一元件区域100及第二元件区域200移除界面层108及208，并且在图16中图示所得结构。相应步骤在图18B所示的制程中绘示为步骤S27。界面层108及208可以使用选择性蚀刻制程移除，此选择性蚀刻制程以与其蚀刻晶圆W上的其他材料相比较快的蚀刻速率蚀刻界面层108及208。例如，在其中界面层108及208包括氧化硅的一些实施例中，移除界面层108及208可以使用干式蚀刻制程(例如，反应离子蚀刻)、湿式蚀刻制程(例如，使用稀释HF)、或其组合来执行。在一些实施例中，在干式蚀刻制程中使用的气体蚀刻剂可以包括氯、氟、溴、或其组合。由于在氧化物层108、208与基于氮化物的间隔物301、302之间的蚀刻选择性，在蚀刻氧化物层108及208期间，基于氮化物的间隔物301及302保持实质上完整。在其中ILD层520包括氧化物的一些实施例中，在蚀刻氧化物层108及208期间，ILD层520可能会被回蚀。因此，可能在蚀刻制程中移除被掺杂物DP掺杂的ILD层520的上部。
图17绘示了分别在栅极沟槽GT1及GT2中形成替代栅极堆叠701及702。相应步骤亦在图18B所示的制程中绘示为步骤S28。栅极堆叠701可包括栅极介电层711、在栅极介电层711上的功函数导体721以及在功函数导体721上的填充导体731。类似地，栅极堆叠702可包括栅极介电层712、功函数导体722及填充导体732。在一些实施例中，例如，栅极介电层711及712可包括高介电常数介电材料，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或其组合。在一些实施例中，栅极介电层711及712可包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3，STO)、氧化钡钛(BaTiO3，BTO))、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)、及其组合。在替代实施例中，栅极介电层711及712可具有多层结构，诸如一层氧化硅(例如，界面层)以及另一层高介电常数材料。
功函数导体721及722可包括功函数金属以提供用于栅极堆叠701及702的适宜功函数。例如，若第一元件区域100是NFET区域，则功函数导体721可包括用于形成n型FinFET的一或多种n型功函数金属(N-金属)。n型功函数金属可示例性包括但不限于铝化钛(TiAl)、铝氮化钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物及/或其他适宜材料。另一方面，若第二元件区域200是PFET区域，则功函数导体722可包括用于形成p型FinFET的一或多种p型功函数金属(P-金属)。p型功函数金属可示例性包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物及/或其他适宜材料。在其中第一元件区域100是PFET区域并且第二元件区域200是NFET区域的一些实施例中，功函数导体721包括一或多种P金属，并且功函数导体722包括一或多种N金属。
填充导体731及732分别填充功函数导体721及722中的凹陷。填充导体731及732可示例性包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他适宜材料。
形成栅极堆叠701及702的示例性方法可包括沉积毯覆式栅极介电层、在毯覆式栅极介电层上方沉积一或多层功函数导体层、从第一元件区域100或第二元件区域200移除某些功函数导电层、在功函数导体层上方形成填充导体层、以及执行CMP制程以移除填充导体层、功函数导体层及栅极介电层在栅极沟槽外部的过量材料。因为在由退火制程AL1(如图14A中绘示)导致的固相扩散之后形成栅极堆叠701及702，栅极堆叠701及702可不具有掺杂物DP(例如，氟原子)。
尽管上文所述的实施例使用固相扩散以将掺杂物(例如，氟)扩散到栅极间隔物301及302中，但本揭示的一些其他实施例可以使用与固相扩散不同的方法形成掺杂的栅极间隔物301及302。图19至图22绘示了根据本揭示的一些其他实施例的用于制造晶体管的各个阶段的示例性剖面图。应理解，额外操作可以在由图19至图22所示的制程之前、期间及之后提供，且可以替代或删除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的顺序是可互换的。如图1至图17所描述的相同或类似的构造、材料、制程及/或操作可在以下实施例中采用，且可省去详细说明。
图19绘示了在形成如图12所示的结构之后执行的布植制程IP。在一些实施例中，在约1E13原子/cm3至约5E15原子/cm3的剂量下、约0.0.5KeV至约5KeV的能量下、及在从约-200℃至约200℃的温度下，以相对于栅极间隔物301及302的侧壁倾斜的可控角度对布植杂质(亦即，掺杂物离子)执行布植制程IP。由于布植制程IP，游离的掺杂物DP(例如，氟、氮、氢、碳或能够降低氮化硅的介电常数的其他适宜物质)可以布植到栅极间隔物301及302中。
图20绘示了在布植制程IP之后在晶圆W上执行退火制程AL2。退火制程AL2可以修复由于离子布植制程IP的损伤以及活化布植的掺杂物杂质DP。以此方式，栅极间隔物301及302的介电常数可以通过掺杂物DP(例如，氟、氮、氢、碳及/或其他适宜原子)降低。
在执行如图20所示的退火制程AL2之后，视情况从第一元件区域100及第二元件区域200移除界面层108及208，并且在图21中图示所得结构。此制程步骤类似于图16的制程步骤，并且因此其细节出于简洁缘故不重复。
接下来，如图22所示，分别在栅极沟槽GT1及GT2中形成替代栅极堆叠701及702。此制程步骤类似于图17的制程步骤，并且因此其细节出于简便缘故不重复。
图23至图25绘示了根据本揭示的一些其他实施例的用于制造晶体管的各个阶段的示例性剖面图。应理解，额外操作可以在由图23至图25所示的制程之前、期间及之后提供，且可替代或删除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的顺序是可互换的。可在以下实施例中采用与图1至图17所描述的相同或类似的构造、材料、制程及/或操作，且可省去详细说明。
在形成如图15所示的结构之后，如图23所示，涂布并且图案化光阻剂遮罩PR3(例如，单层光阻剂或三层光阻剂)以覆盖第一元件区域100A并且使第二区域200A未被覆盖。接下来，从第二元件区域200A移除界面层208，接着在灰化步骤中移除光阻剂遮罩PR3，诸如使用氧电浆。在图24中绘示所得结构。由于如图23及图24所示的步骤，界面层108余留在半导体鳍104上，但半导体鳍204不由界面层208覆盖。以此方式，在第一元件区域100A中形成的元件可以是I/O元件，并且界面层108可以用作I/O氧化物层，此I/O氧化物层足够厚以提供对静电放电(ESD)事件的保护。相反，在第二元件区域200A中形成的元件可以是不具有I/O氧化物层的非I/O元件。
I/O元件可以是在集成电路(IC)的周边区域100A(亦可以称为“I/O区域”或“高压区域”)中形成的周边电路(例如，I/O电路)的部分。相比之下，非I/O元件可以是在IC的核心区域200A(亦可以称为“逻辑区域”或“记忆体区域”)中形成的核心电路(亦可以称为“逻辑电路”或“记忆体电路”)的部分。I/O元件可以用以处理IC的输入/输出电压/电流，并且容忍与非I/O元件相比较大量的电压或电流摆幅。在一些实施例中，非I/O元件被称为不用以直接处理输入/输出电压/电流的核心元件、逻辑元件、及/或记忆体元件。在一些实施例中，非I/O元件包括逻辑栅极，诸如，例如，NAND、NOR、INVERTER、或其组合。在一些实施例中，非I/O元件包括记忆体元件，诸如，例如，静态随机存取记忆体(SRAM)元件。
接下来，如图25所示，替代栅极堆叠701及702分别在I/O区域100A及核心区域200A中形成。此制程步骤类似于图17的制程步骤，并且因此其细节出于简便缘故不重复。在I/O区域100A中，I/O氧化物层108会留在替代栅极堆叠701与半导体鳍104之间。因为掺杂物DP(例如，氟、氮、氢、碳及/或能够降低氮化硅的介电常数的其他适宜物质)可以扩散到如先前关于图14A所示的I/O氧化物层108中，I/O氧化物层108仍可包括在替代栅极堆叠701与半导体鳍104之间的掺杂物DP。此外，I/O氧化物层108的上部可具有与I/O氧化物层108的下部相比较高的掺杂物浓度(例如，氟原子浓度、氮原子浓度、氢原子浓度及/或碳原子浓度)，因为如先前关于图14A所示，掺杂物DP从掺杂物来源层600的水平部分600h向下扩散到I/O氧化物层108中。另一方面，因为在形成替代栅极堆叠702之前从核心区域200A移除用掺杂物DP掺杂的界面层208，在替代栅极堆叠702与半导体鳍204之间缺乏掺杂物DP。
图26至图28绘示了根据本揭示的一些其他实施例的用于制造晶体管的各个阶段的示例性剖面图。应理解，额外操作可以在由图26至图28所示的制程之前、期间及之后提供，且可替代或删除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的顺序是可互换的。与图1至图17所描述的相同或类似的构造、材料、制程及/或操作可在以下实施例中采用，且可省去详细说明。
在形成如图15所示的结构之后，如图26所示，涂布并且图案化光阻剂遮罩PR4(例如，单层光阻剂或三层光阻剂)以覆盖第二元件区域200B并且使第一元件区域100B未被覆盖。接下来，从第一元件区域100B移除界面层108，接着在灰化步骤中移除光阻剂遮罩PR4，诸如使用氧电浆。在图27中绘示所得结构。由于如图26及图27所示的步骤，界面层208余留在半导体鳍204上，但半导体鳍104不由界面层108覆盖。以此方式，在第二元件区域200B中形成的元件可以是I/O元件，并且界面层208可以用作I/O氧化物层，此I/O氧化物层足够厚以提供对静电放电(ESD)事件的保护。相反，在第一元件区域100B中形成的元件可以是不具有I/O氧化物层的非I/O元件(例如，核心元件)。在此种实施例中，将第一元件区域100B称为核心区域，并且将第二元件区域200B称为I/O区域。
接下来，如图28所示，替代栅极堆叠701及702分别在核心区域100B及I/O区域200B中形成。此制程步骤类似于图17的制程步骤，并且因此其细节出于简便缘故不重复。在I/O区域200B中，I/O氧化物层208会留在替代栅极堆叠702与半导体鳍204之间。因为掺杂物DP(例如，氟、氮、氢、碳及/或能够降低氮化硅的介电常数的其他适宜物质)可以扩散到如先前关于图14A所示的I/O氧化物层208中，故I/O氧化物层208仍可包括在替代栅极堆叠702与半导体鳍204之间的掺杂物DP。此外，I/O氧化物层208的上部可具有与I/O氧化物层208的下部相比较高的掺杂物浓度(例如，氟原子浓度、氮原子浓度、氢原子浓度及/或碳原子浓度)，因为如先前关于图14A所示，掺杂物DP从掺杂物来源层600的水平部分600h向下扩散到I/O氧化物层208中。另一方面，因为在形成替代栅极堆叠701之前从核心区域100B移除用掺杂物DP掺杂的界面层108，在替代栅极堆叠701与半导体鳍104之间缺乏掺杂物DP。
图29至图31绘示了根据本揭示的一些其他实施例的用于制造晶体管的各个阶段的示例性剖面图。应理解，额外操作可以在由图29至图31所示的制程之前、期间及之后提供，且可替代或删除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的顺序是可互换的。与图1至图17所描述的相同或类似的构造、材料、制程及/或操作可在以下实施例中采用，且可省去详细说明。
图29绘示了在执行如图18B所示的制程中的步骤S26之后的两个第一元件区域100C及100D。第一元件区域100C及100D具有实质上相同结构。例如，在第一元件区域100C及100D中形成的磊晶结构410具有相同导电类型(例如，n型或p型)，并且在第一元件区域100C及100D中形成的栅极间隔物301具有实质上与L形横截面相同的内部界面。
在执行如图18B所示的制程中的步骤S26(亦即，从第一元件区域100C及100D移除掺杂物来源层)之后，如图29所示，涂布并且图案化光阻剂遮罩PR5(例如，单层光阻剂或三层光阻剂)以覆盖第一元件区域100C并且使元件区域100D未被覆盖。接下来，从第一元件区域100D移除界面层108D，接着在灰化步骤中移除光阻剂遮罩PR5，诸如使用氧电浆。在图30中绘示所得结构。由于如图29及图30所示的步骤，界面层108C余留在半导体鳍104C中，但半导体鳍104D不由界面层108D覆盖。以此方式，在元件区域100C中形成的元件可以是I/O元件，并且界面层108C可以用作I/O氧化物层，此I/O氧化物层足够厚以提供对静电放电(ESD)事件的保护。相反，在第一元件区域100D中形成的元件可以是不具有I/O氧化物层的非I/O元件(例如，核心元件)。在此种实施例中，将元件区域100D称为核心区域并且将元件区域100C称为I/O区域。
接下来，如图31所示，两个相同的替代栅极堆叠701(例如，具有相同的功函数导体)分别在I/O区域100C及核心区域100D中形成。此制程步骤类似于图17的制程步骤，并且因此其细节出于简便缘故不重复。
图32至图34绘示了根据本揭示的一些其他实施例的用于制造晶体管的各个阶段的示例性剖面图。应理解，额外操作可以在由图32至图34所示的制程之前、期间及之后提供，且可替代或删除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的顺序是可互换的。如图1至图17所描述的相同或类似的构造、材料、制程及/或操作可在以下实施例中采用，且可省略详细说明。
图32绘示了在执行如图18B所示的制程中的步骤S26之后的两个第二元件区域200C及200D。第二元件区域200C及200D具有实质上相同结构。例如，在第二元件区域200C及200D中形成的磊晶结构420具有相同导电类型(例如，n型或p型)，并且在第二元件区域200C及200D中形成的栅极间隔物302具有与线性形状的横截面实质上相同的内部界面。
在执行如图18B所示的制程中的步骤S26(亦即，从第二元件区域200C及200D移除掺杂物来源层)之后，如图32所示，涂布并且图案化光阻剂遮罩PR6(例如，单层光阻剂或三层光阻剂)以覆盖元件区域200C并且使元件区域200D未被覆盖。接下来，从元件区域200D移除界面层208D，接着在灰化步骤中移除光阻剂遮罩PR6，诸如使用氧电浆。在图33中绘示所得结构。界面层208C余留在半导体鳍204C上，但半导体鳍204D不由界面层208D覆盖。以此方式，在元件区域200C中形成的元件可以是I/O元件，并且界面层208C可以用作I/O氧化物层，此I/O氧化物层足够厚以提供对静电放电(ESD)事件的保护。相反，在第一元件区域200D中形成的元件可以是不具有I/O氧化物层的非I/O元件(例如，核心元件)。在此种实施例中，将元件区域200D称为核心区域并且将元件区域200C称为I/O区域。
接下来，如34图所示，两个相同的替代栅极堆叠702(例如，具有相同的功函数导体)分别在I/O区域200C及核心区域200D中形成。此制程步骤类似于图17的制程步骤，并且因此其细节出于简便缘故不重复。
基于以上论述，可以看到本揭示提供了优点。然而，应当理解，其他实施例可提供额外优点，并且在本文中不一定揭示所有优点，并且所有实施例并非需要特定优点。一个优点是掺杂的栅极间隔物具有与未掺杂的栅极间隔物相比降低的介电常数，这继而将降低寄生电容并且因此改进电阻电容延迟(RC delay)。另一优点是栅极间隔物为鳍及磊晶源极/漏极区域提供令人满意的对在移除多晶硅栅电极时使用的蚀刻剂的保护，这是因为在移除多晶硅栅电极期间栅极间隔物仍未掺杂。另一优点是掺杂栅极间隔物不需要额外遮罩。
在本揭示的一些实施例中，一种方法包括：在基板上方形成虚设栅极结构；分别在虚设栅极结构的相对侧壁上形成多个栅极间隔物，栅极间隔物具有第一介电常数；移除虚设栅电极以在栅极间隔物之间形成栅极沟槽；形成掺杂物来源层以垫在栅极沟槽中；退火掺杂物来源层以将k值降低杂质从掺杂物来源层扩散到栅极间隔物中，从而将栅极间隔物的第一介电常数降低到第二介电常数；以及在栅极沟槽中形成替代栅极堆叠。
在本揭示的一些实施例中，还包含在形成替代栅极堆叠之前，从栅极沟槽移除掺杂物来源层。
在本揭示的一些实施例中，移除掺杂物来源层是使用与在移除虚设栅极结构时使用的一蚀刻剂相同的一蚀刻剂执行。
在本揭示的一些实施例中，移除掺杂物来源层的一蚀刻持续时间与移除虚设栅极结构的一蚀刻持续时间相比较短。
在本揭示的一些实施例中，还包含在形成该虚设栅极结构之前，在该基板上方形成一栅极介电层，其中在移除该掺杂物来源层之后，该栅极介电层会留在该基板上方。
在本揭示的一些实施例中，还包含在形成替代栅极堆叠之前，移除栅极介电层。
在本揭示的一些实施例中，掺杂物来源层的一材料与该虚设栅极结构的一材料相同。
在本揭示的一些实施例中，所述k值降低杂质是氟。
在本揭示的一些实施例中，该掺杂物来源层包含多晶硅。
在本揭示的一些实施例中，一种方法包括：在基板上方形成第一栅极介电层并且在第一栅极介电层上方形成第一虚设栅极结构；在第一虚设栅极结构旁边形成多个第一栅极间隔物；蚀刻第一虚设栅极结构以在第一栅极间隔物之间形成第一栅极沟槽；在蚀刻第一虚设栅极结构之后在第一栅极介电层上方形成掺杂物来源层；退火掺杂物来源层，使得在掺杂物来源层中的第一k值降低杂质扩散到第一栅极介电层中；以及在第一栅极沟槽中形成第一替代栅极堆叠。
在本揭示的一些实施例中，还包含在形成第一替代栅极堆叠之前，从第一栅极沟槽移除第一栅极介电层。
在本揭示的一些实施例中，还包含在基板上方形成一第二栅极介电层并且在第二栅极介电层上方形成一第二虚设栅极结构；在第二虚设栅极结构旁边形成多个第二栅极间隔物；蚀刻第二虚设栅极结构以在第二栅极间隔物之间形成一第二栅极沟槽，其中在蚀刻第二虚设栅极结构之后，第二栅极介电层会留在基板上方；移除第一栅极介电层，其中在移除第一栅极介电层之后，第二栅极介电层会留在基板上方；以及在第二栅极介电层上方形成一第二替代栅极堆叠。
在本揭示的一些实施例中，还包含在移除第一栅极介电层之前，形成一图案化的遮罩以覆盖第二栅极介电层并且暴露出第一栅极介电层；以及在形成第二替代栅极堆叠之前移除图案化的遮罩。
在本揭示的一些实施例中，执行退火掺杂物来源层，会使得在掺杂物来源层中的第二k值降低杂质扩散到第二栅极介电层中。
在本揭示的一些实施例中，执行形成掺杂物来源层，会使得掺杂物来源层进一步形成在第二栅极介电层上方。
在本揭示的一些实施例中，形成掺杂物来源层包含在第一栅极介电层上方沉积一多晶硅层；以及用氟掺杂该多晶硅层。
在本揭示的一些实施例中，掺杂多晶硅层与沉积多晶硅层是原位执行的。
在本揭示的一些实施例中，一种半导体元件包括基板、在基板上方的栅极堆叠以及在栅极堆叠的侧壁上的栅极间隔物。栅极间隔物包括外侧间隔物以及在栅极堆叠与外侧间隔物之间的内侧间隔物。外侧间隔物及内侧间隔物具有相同的k值降低杂质，并且k值降低杂质在内侧间隔物中的浓度大于k值降低杂质在外侧间隔物中的浓度。
在本揭示的一些实施例中，还包含一界面层，在栅极堆叠与该基板之间，界面层具有与外侧及内侧间隔物中的掺杂物相同的一掺杂物。
在本揭示的一些实施例中，在外侧间隔物及内侧间隔物中的k值降低杂质的一分布是一高斯分布或互补误差函数分布。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。

Claims (1)

1.一种半导体元件的形成方法，其特征在于，包含：
在一基板上方形成一虚设栅极结构；
分别在该虚设栅极结构的相对侧壁上形成多个栅极间隔物，所述多个栅极间隔物具有一第一介电常数；
移除该虚设栅极结构以在所述多个栅极间隔物之间形成一栅极沟槽；
形成一掺杂物来源层以垫在该栅极沟槽中；
退火该掺杂物来源层以使k值降低杂质从该掺杂物来源层扩散到所述多个栅极间隔物中，以将所述多个栅极间隔物的该第一介电常数降低到一第二介电常数；以及
在该栅极沟槽中形成一替代栅极堆叠。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420724A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 半导体器件及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112436004A (zh) 2017-09-22 2021-03-02 联华电子股份有限公司 半导体元件及其制作方法
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11522062B2 (en) * 2020-08-14 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing an etch stop layer and an inter-layer dielectric on a source/drain region

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
JP2002509361A (ja) * 1997-12-18 2002-03-26 マイクロン テクノロジー， インク． 半導体製造方法及び電界効果トランジスタ
US7371649B2 (en) * 2005-09-13 2008-05-13 United Microelectronics Corp. Method of forming carbon-containing silicon nitride layer
US20130065385A1 (en) * 2011-09-08 2013-03-14 Shanghai Huali Microelectronics Corporation Method for preparing spacer to reduce coupling interference in mosfet
CN103378008B (zh) * 2012-04-27 2015-10-14 中国科学院微电子研究所 双金属栅极cmos器件及其制造方法
US9048316B2 (en) * 2013-08-29 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method of forming the same
US20160005816A1 (en) * 2014-07-02 2016-01-07 International Rectifier Corporation Group III-V Transistor with Voltage Controlled Substrate
US10134871B2 (en) * 2014-12-23 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of high-K dielectric oxide by wet chemical treatment
US9558948B1 (en) * 2016-06-02 2017-01-31 Infineon Technologies Austria Ag Laser thermal annealing of deep doped region using structured antireflective coating
US10115808B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10461154B1 (en) * 2018-06-21 2019-10-29 International Business Machines Corporation Bottom isolation for nanosheet transistors on bulk substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420724A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 半导体器件及其制备方法
CN112420724B (zh) * 2020-11-18 2021-09-28 长江存储科技有限责任公司 半导体器件及其制备方法

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