CN115566069A - 半导体结构 - Google Patents

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朱家宏
梁顺鑫
张旭凯
陈姿蓓
林侃儒
张阡
黄鸿仪
王菘豊
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Abstract

本公开说明了一种半导体结构。半导体结构可包括一基底，位于基底上的一栅极结构，位于栅极结构上的一介电材料层，穿过栅极结构形成并与之相邻的一源极/漏极(S/D)接触层，以及位于源极/漏极(S/D)接触层上并与之接触的一沟槽导电层。源极/漏极(S/D)接触层可包括铂族金属材料层及形成于基底与铂族金属材料层之间的一硅化层。铂族金属材料层顶部的一顶部宽度可大于或实质上等于铂族金属材料层底部的底部宽度。

Description

半导体结构
技术领域
本发明实施例涉及一种半导体技术，尤其涉及半导体结构及其形成方法。
背景技术
半导体技术的进步增加了对具有更高的储存容量、更快的处理系统、更高的效能及更低的成本的半导体装置的需求。为了满足这些需求，半导体行业继续缩小半导体装置的尺寸。这种微缩化增加了半导体装置制造的复杂性。
发明内容
在一些实施例中，提供一种半导体结构，包括：一基底、位于基底上的一栅极结构、位于栅极结构上的一介电材料层、穿过且邻近栅极结构的一源极/漏极(S/D)接触层以及位于源极/漏极(S/D)接触层上并与之接触的一沟槽导电层。源极/漏极(S/D)接触层可以包括铂族金属材料层及形成于基底与铂族金属材料层之间的硅化层。铂族金属材料层的顶部的顶部宽度可以大于或实质上等于铂族金属材料层的底部的底部宽度。
在一些实施例中，提供一种半导体结构，包括：形成一源极/漏极(S/D)区于一基底上；形成一介电材料层于源极/漏极(S/D)区上；形成一凹槽结构于介电材料层内，以露出源极/漏极(S/D)区；以第一沉积速率沉积一第一金属材料层于凹槽结构内，且以小于第一沉积速率的第二沉积速率沉积第一金属材料层于介电材料层上；以及形成一第二金属材料层于第一金属材料层上并与之接触。
在一些实施例中，提供一种半导体结构的形成方法，包括：形成第一及第二栅极结构于一基底上；形成一介电材料层于第一及第二栅极结构上；形成一凹槽结构于介电材料层内且位于第一与第二栅极结构之间；形成第一金属材料层以填充并密封凹槽结构；形成一第二金属材料层于第一金属材料层上并与之接触，其中第一及第二金属材料层可以包括相同的铂族金属材料；以及形成一内连接结构于第二金属材料层上并与之接触。
附图说明
图1示出根据一些实施例的半导体装置的等距视图。
图2A-图2C及图3示出根据一些实施例的半导体装置的剖面示意图。
图4示出根据一些实施例的半导体装置的制造方法流程图。
图5-图16示出根据一些实施例的半导体装置在其制造过程的不同阶段的剖面示意图。
附图标记如下：
100:半导体装置
102:场效晶体管(FET)
106:基底
108:鳍部结构
108A:缓冲层
108CH:通道层
110:源极/漏极(S/D)区
112,112A,112B,112C,112D:栅极结构
114:栅极间隔件
116,122A:接触蚀刻停止层(CESL)
118:层间介电(ILD)层
120:接触结构
122:层间介电(ILD)层
122B,124,126:介电材料层
128,136,162:沟槽导电层
128L,128R,130L,130R,701L,701R:侧表面
130,834:金属材料层
130B:下表面
130G1,130G2:裸片结构
130T:上表面
132:硅化层
134:氧化衬层
138:浅沟槽隔离(STI)区
140:内连接结构
144,148:绝缘材料层
146:导电材料层
400:方法
405,410,415,420,425:操作步骤
701,1401:凹槽结构
H136:高度
S112:间距
W136:宽度
具体实施方式
需要注意的是，说明书中提到的“一个实施例”、“一实施例”、“一示例性实施例”、“示例性”等表示所描述的实施例可能包括特定的特征部件、结构或特性，但每个实施例不一定包括此特定的特征部件、结构或特性。再者，上述短语不一定指的是同一实施例。此外，当一特定的特征部件、结构或特性说明与一实施例相关时，在所属技术领域技术人员的知识范围内，无论是否明确说明，在与其他实施例相关的情况下，都可以实现上述的特征部件、结构或特性。
应当理解的是，此处的措辞或专业术语是为了说明性而非限制性目的，因此本说明书的专业术语或措辞应由所属技术领域技术人员根据此处的教示进行解释。
于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
本文用语“名义上”是指在产品或工艺操作的设计阶段设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于及/或低于此期望值的数值范围。此数值范围通常是由于制造过程中的轻微变化或公差所造成。
在一些实施例中，用语“约”及“实质上”可表示在上述数值的5％范围内变化的给定数量的值(例如，上述数值的±1％、±2％、±3％、±4％、±5％)。这些数值仅仅为示例，并无限制性意味。用语“约”及“实质上”可指所属技术领域技术人员根据此处的教示所解释的数值的百分比。
如本文用语“垂直”是指名义上垂直于基底的表面。
与鳍式场效晶体管(fin field effect transistor,finFET)或栅极全绕式(gate-all-around,GAA)场效晶体管相关的鳍部可以通过任何合适的方法进行图案化。举例来说，鳍部可使用一或多道光刻工艺，包括双重图案化工艺或多重图案化工艺。双重图案化及多重图案化工艺可以结合光刻及自对准工艺，容许形成的图案可具有比直接使用单一的光刻工艺所获得的更小的间距。举例来说，在基底上形成一牺牲层，并使用光刻工艺进行图案化。使用自对准工艺，于图案化的牺牲层旁侧形成间隔层。随后移除牺牲层，余留的间隔层可用于图案化出鳍部。
半导体行业的技术进步推动了对具有更高的装置密度、更高的效能及更低的成本的集成电路(integrated circuit,IC)的追求。在集成电路的发展过程中，晶体管结构与接触结构(例如，源极/漏极(S/D)接触结构)一同缩小，以实现具有更高的晶体管密度的集成电路。随着接触结构的微缩化，接触结构的电阻会增加。因此，已采用钴作为导电材料，为接触结构提供降低的电阻率。然而，钴接触结构需要一衬层结构来促进粘着及/或作为扩散阻挡，以确保接触结构的结构完整性。此衬层结构减少了接触结构的有效接触面积，因而增加了接触电阻，降低了集成电路(IC)效能。再者，在形成内连接结构的后段(back-end-of-line,BEOL)工艺中，钴往往会从接触结构朝向垂直相邻的接触结构扩散出去。此种钴的扩散在接触结构内形成空孔，因而降低了集成电路的良率及效能。
为了解决上述挑战，本公开提供一种制造方法及具有接触结构的晶体管结构。晶体管结构可包括一栅极结构及与栅极结构相邻的一源极/漏极(S/D)区。接触结构的水平尺寸可以小于约30nm，例如小于约20nm，以满足接触结构的技术节点要求(例如，超越14nm技术节点，如7nm、5nm及3nm节点)。接触结构可为无钴的，以避免接触结构中形成空孔。举例来说，接触结构可以由铂族金属材料制成，例如钌，因为铂族金属材料可具有比钴更低的扩散性，以抑制上述挑战中所述的空孔形成。再者，铂族金属材料的扩散性降低，使得接触结构中无阻挡层或无衬层，因为铂族金属材料可以对接触结构形成的介电层的侧壁有足够的黏着性。通过省略接触结构中的阻挡层，接触结构可减少电阻值。因此，本发明的一个好处为替接触结构提供可靠的结构完整性(例如，避免空孔的形成)及降低电阻值(例如，通过省略阻挡层或衬层来增加有效接触面积)，从而提高集成电路(IC)的良率及可靠度。
根据一些实施例，图1、图2A-图2C说明一半导体装置100，其具有多个场效晶体管(FET)102、设置于场效晶体管(FET)102上的一接触结构120以及设置于接触结构120上的一内部连接结构140。图1示出根据一些实施例的半导体装置100的等距视图。图2A及图3示出根据一些实施例的沿图1的半导体装置100的A-A线的剖面示意图。图2B示出根据一些实施例的沿图1的半导体装置100的B-B线的剖面示意图。图2C示出沿图1的半导体装置100的C-C线的剖面示意图。除非另有提及，图1、图2A-图2C及图3中具有相同标号的部件的说明彼此适用。半导体装置100可包含于微处理器、记忆单元或其他集成电路中。尽管图1、图2A-图2C及图3中所示的场效晶体管(FET)102为栅极全绕式(GAA)场效晶体管(FET)，但根据一些实施例，每个场效晶体管(FET)102可为鳍部场效晶体管(finFET)。
请参照图1及图2A-图2C，场效晶体管(FET)102可包括沿X方向延伸的一鳍部结构108、沿Y方向横越鳍部结构108的一栅极结构112(例如，栅极结构112A-112D)以及形成于鳍部结构108的多个部分上的一源极/漏极(S/D)区110。在一些实施例中，场效晶体管(FET)102可包括多个鳍部结构108(未示出于图1及图2A-图2C)，其中多个鳍部结构108中的每一者都可沿X方向延伸，并由一共同的栅极结构112所穿过。场效晶体管(FET)102可以形成于一基底106上。基底106可为半导体材料，例如硅(Si)。在一些实施例中，基底106可包括：(i)元素半导体，例如硅及锗(Ge)；(ii)化合物半导体，包括碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及锑化铟(InSb)；或(iii)其组合。在一些实施例中，基底106可以掺杂p型掺杂物(例如，硼(B)、铟(In)、铝(Al)或镓(Ga))或n型掺杂物(例如，磷(P)或砷(As))。
请参照图2B，可形成鳍部结构108于基底106上。鳍部结构108可沿X方向延伸，并由一或多个栅极结构112(例如，栅极结构112A-112D)沿Y方向横越。鳍部结构108可包括一缓冲层108A设置于基底106上。缓冲层108A可由类似于基底106的材料制成，以确保场效晶体管(FET)102的通道区无结晶缺陷。在一些实施例中，缓冲层108A可由半导体材料制成，相较于基底106，其晶格失配小于约0.5％。在一些实施例中，缓冲层108A及基底106可由相同的材料制成，例如Si。鳍部结构108可还包括一或多个通道层108CH设置于缓冲层108A上。栅极结构112可横过及/或包围每个通道层108CH，而成为场效晶体管(FET)102的通道区。每个通道层108CH可由硅或硅锗(SiGe)制成。在一些实施例中，通道层108CH可具有比缓冲层108A及基底106更高的锗原子浓度。
请参照图2C，可形成源极/漏极(S/D)区110于鳍部结构108上。源极/漏极(S/D)区110可包括一外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可为与基底106相同的材料。举例来说，外延生长的半导体材料的晶格常数可以与基底106的晶格常数实质上近似(例如，晶格失配在5％以内)。在一些实施例中，外延生长的半导体材料可包括：(i)半导体材料，例如Ge及Si；(ii)化合物半导体材料，例如GaAs及AlGaAs；或(iii)半导体合金，例如SiGe及GaAsP。源极/漏极(S/D)区110可掺杂p型掺杂物或掺入n型掺杂物。p型掺杂物可以包括B、In、Al或Ga。n型掺杂物可以包括P或As。
请参照图2A-图2C，栅极结构112(例如，栅极结构112A-112D)可为多层结构，其包围部分的鳍部结构108。举例来说，如图2B所示，栅极结构112可以包围场效晶体管(FET)102的通道层108CH，以调节场效晶体管(FET)102的通道区的导电性。栅极结构112可以在水平方向(例如，在X方向)上彼此隔开一间距S112(如图2A所示)，从约35nm至约75nm。若间距S112低于上述下限，源极/漏极(S/D)区110可能会没有足够的体积用以降低场效晶体管(FET)102的寄生电阻。若间距S112超过上述上限，半导体装置100可能会不符合相关技术节点的栅极间距要求。在一些实施例中，一组栅极结构112(例如，栅极结构112A及112B)可以包围鳍部结构108，而另一组栅极结构(例如，栅极结构112D)可以形成于浅沟槽隔离(shallowtrench isolation,STI)区138之上并与之接触(下文说明)，并与闸部结构108隔开。在一些实施例中，栅极结构112(例如，栅极结构112C)可以包围鳍部结构108，并形成于浅沟槽隔离(STI)区138上方并与之接触。
栅极结构112可以包括一栅极介电层(未示出于图1及图2A-图2C)、设置于栅极介电层上的一栅极电极(未示出于图1及图2A-图2C)，以及设置于栅极电极的侧壁上的栅极间隔件114(示出于图2A及图2C)。栅极介电层可包围鳍部结构108，从而将鳍部结构108与栅极电极电性隔离。栅极介电层可设置于栅极电极与源极/漏极(S/D)区110之间，以防止两者之间发生电性短路。
栅极介电层可包括任何合适的介电材料将栅极电极与鳍部结构108分开，例如：(i)氧化硅层、氮化硅层及氮氧化硅层，(ii)具有大于二氧化硅的介电常数(例如，大于约3.9)的高k值介电材料，例如氧化铪(HfO2)、氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)及硅酸锆(ZrSiO2)；以及(iii)其组合。在一些实施例中，栅极介电层可包括一单层或绝缘材料层的一堆叠。栅极介电层的厚度可从约1nm至约5nm。栅极介电层的其他材料及厚度也都涵盖于本公开的精神及范围内。
栅极电极可为场效晶体管(FET)102的栅极端。栅极电极可包括包围鳍部结构108的金属堆叠。在一些实施例中，栅极电极可包括一栅极阻挡层(未示出于图1及图2A-图2C)、一栅极功函数层(未示出于图1及图2A-图2C)以及一栅极金属填充层(未示出于图1及图2A-图2C)。栅极阻挡层可作为后续形成栅极功函数层的成核层。栅极阻挡层可包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、或其他合适的扩散阻挡材料。栅极功函数层可包括单一金属层或金属层堆叠。在一些实施例中，栅极功函数层可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化硅钽(TaSiN)、氮化碳钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金或其组合。栅极金属填充层可包括单一的金属层或金属层堆叠。在一些实施例中，栅极金属填充层可包括合适的导电材料，例如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金及其组合。栅极阻挡层、栅极功函数层及栅极金属填充层的其他材料均涵盖于本公开的精神及范围内。
栅极间隔件114(如图2C所示)可与栅极介电层物理接触。在一些实施例中，栅极间隔件114可形成于鳍部结构108的侧表面上，如图2C所示。栅极间隔件114可包括一低k值材料，其介电常数小于约3.9。举例来说，栅极间隔件114可包括一绝缘材料，例如氧化硅、氮化硅、低k值材料以及其组合。在一些实施例中，栅极间隔件114的厚度可从约2nm至约10nm。栅极间隔件114的其他材料及厚度都涵盖于本公开的精神及范围之内。
请参照图1、图2A及图2C，半导体装置100可还包括浅沟槽隔离(STI)区138，其为鳍部结构108提供电性隔离。举例来说，浅沟槽隔离(STI)区138可将鳍部结构108与形成于半导体装置100内的另一鳍部结构108(未示出于图1)电性隔离。另外，浅沟槽隔离(STI)区138可提供场效晶体管(FETs)102与相邻的有源及无源元件(未示出于图1)之间的电性隔离，这些元件与基底106整合在一起或沉积于基底106上。浅沟槽隔离(STI)区138可以包括一或多个介电材料层，例如氮化层，设置于氮化层上的氧化层，及设置于氮化层上的绝缘层。在一些实施例中，绝缘层可以指作为电性绝缘层(例如，介电层)。在一些实施例中，绝缘层可包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低k值介电材料或其他合适的绝缘材料。用于浅沟槽隔离(STI)区138的其他材料及厚度都涵盖于本公开的精神及范围内。
半导体装置100可还包括一接触蚀刻停止层(contact etch stop layer,CESL)116及一层间介电(interlayer dielectric,ILD)层118，以在相邻的鳍部结构108之间提供电性绝缘。接触蚀刻停止层(CESL)116可形成于栅极间隔件114及源极/漏极(S/D)区110上，以在层间介电(ILD)层118形成期间保护栅极间隙104及源极/漏极(S/D)区110。接触蚀刻停止层(CESL)116可由任何合适的介电材料制成，例如氮化硅、氧化硅、氮氧化硅、碳化硅、SiCN、SiOC、SiOCN、氮化硼、氮化硅及氮化硅硼碳。接触蚀刻停止层(CESL)116可具有任何合适的厚度，例如从约1nm至约10nm。接触蚀刻停止层(CESL)116的其他材料及厚度都涵盖于本公开的范围及精神之内。
层间介电(ILD)层118可形成于接触蚀刻停止层(CESL)116上。层间介电(ILD)层118可形成于鳍部结构108上，以提供相邻鳍部结构108之间的电性绝缘。在一些实施例中，层间介电(ILD)层118可在源极/漏极(S/D)区110与接触结构120之间提供电性绝缘。作为示例而非限制，层间介电(ILD)层118可包括使用适合于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动氧碳化硅)的沉积方法来沉积的介电材料。在一些实施例中，介电材料可为氧化硅或氮化硅。在一些实施例中，层间介电(ILD)层118可具有一厚度从约50nm至约200nm。层间介电(ILD)层118的其他材料、厚度及形成方法都涵盖于本公开的精神及范围之内。在一些实施例中，接触蚀刻停止层(CESL)116、层间介电(ILD)层118及栅极间隔件114的上表面可彼此实质上共平面。
请参照图1及图2A，接触结构120可以夹设于场效晶体管(FET)102与介电材料层124之间，以电性连接场效晶体管(FET)102与介电材料层124。接触结构120可包括一层间介电(ILD)层122，设置于层间介电(ILD)层118上及栅极结构112上。在一些实施例中，层间介电(ILD)层122可包括蚀刻停止层(ESL)122A及介电材料层122B(可以具有与蚀刻停止层(ESL)122A不同的蚀刻选择比)。在一些实施例中，用语“蚀刻选择比可以指在相同的蚀刻条件下两种材料的蚀刻速率的比值。蚀刻停止层(ESL)122A及介电材料层122B中的每一者都可由任何合适的绝缘材料制成，例如氮化硅、氮氧化硅及氧化硅。蚀刻停止层(ESL)122A及介电材料层122B的每一者都可以具有任何合适的厚度，例如从约50nm至约200nm。层间介电(ILD)层122的其他材料及厚度，诸如蚀刻停止层(ESL)122A及介电材料层122B，都涵盖于本公开的精神及范围之内。
接触结构120可还包括一沟槽导电层136，垂直地(例如，在Z方向)延伸穿过层间介电(ILD)层122并超过层间介电(ILD)层118，以接触源极/漏极(S/D)区110。在一些实施例中，沟槽导电层136可表示为场效晶体管(FET)102的源极/漏极(S/D)接触结构，其接触场效晶体管(FET)102的源极/漏极(S/D)区110。沟槽导电层136可具有一水平(例如，在X方向)的宽度W136小于或实质上等于间距S112。在一些实施例中，宽度W136可以表示沟槽导电层136的上部(例如，靠近层间介电(ILD)层122的上表面)及/或底部(例如，靠近源极/漏极(S/D)区110)的水平(例如，在X方向)宽度。在一些实施例中，宽度W136可以从约13nm至约20nm。若宽度W136低于上述的下限，沟槽导电层136的电阻可能会增加，而导致半导体装置100的效能下降。若宽度W136超过上述的上限，半导体装置100可能会不符合相关技术节点的栅极间距要求(例如，对于7nm、5nm、3nm节点，栅极间距应小于75nm)。沟槽导电层136可具有一合适的垂直(例如，在Z方向)高度H136，其中高度H136与宽度W136的比值可以从约3至约6。若高度H136与宽度W136的比值小于上述的下限，在介电材料层124与源极/漏极(S/D)区110之间可能会引起较高的寄生电容，而使场效晶体管(FET)102的速度下降。若高度H136与宽度W136的比值大于上述的上限，那么沟槽导电层136可能会在其内并入空孔结构，而降低半导体装置100的可靠度。
沟槽导电层136可包括一硅化层132，突入于源极/漏极(S/D)区110内。硅化层132可以在金属材料层130(下文说明)与源极/漏极(S/D)区110之间提供一低电阻界面。硅化层132可为一金属硅化物，包括钛、钴、镍、铂、钯、钨、钼、钽、钒、铬、硅或锗。硅化层132可具有任何合适的厚度，例如从约1nm至约20nm。硅化层132的其他材料也涵盖于本公开的范围及精神之内。
沟槽导电层136可还包括一金属材料层130，形成于硅化层132上。金属材料层130可具有与层间介电(ILD)层122实质上共平面的上表面130T。金属材料层130还具有一下表面130B(如图2A所示)，位于硅化层132上并与之接触。金属材料层130可为无衬层(例如，无内缩(indentation-free))结构，使得金属材料层130的上表面130T(第2A所示)及下表面130B可以连接金属材料层130的两相对的侧表面130L及130R(例如，金属材料层130不具有衬层结构)。由于金属材料层130并无衬层结构，因此沟槽导电层136的大部分宽度W136可以为接触结构的有效接触面积做出贡献(例如，宽度W136不被占用的衬层结构所消耗)，而使沟槽导电层136的电阻最小化。在一些实施例中，金属材料层130可为一无衬层结构，且金属材料层130的上表面130T及下表面130B可各自具有与沟槽导电层136的宽度W136实质上相等的宽度(例如，整体的沟槽导电层136可为一无衬层的结构)。在一些实施例中，金属材料层130可为一无衬层的结构，具有倾斜的侧表面130L及130R，使得金属材料层130的上表面130T可具有一宽度(例如，靠近上表面130T的宽度W136)大于底层金属材料层130的下表面130B的另一宽度(例如，靠近下表面130B的宽度W136)。在一些实施例中，如图2A所示，金属材料层130的两相对的侧表面130L及130R可以与层间介电(ILD)层122及接触蚀刻停止层(CESL)116接触。在一些实施例中，如图2A所示，金属材料层130的两相对的侧表面130L及130R可以与层间介电(ILD)层122及部分的层间介电(ILD)层118接触(例如，部分的层间介电(ILD)层118是在金属材料层130与接触蚀刻停止层(CESL)116之间，此实施例未示出于图2A)。
在一些实施例中，如图3所示，半导体装置100可还包括一氧化衬层134，夹设于金属材料层130与层间介电(ILD)层122之间，或位于金属材料层130与接触蚀刻停止层(CESL)116之间的。氧化衬层134可以在形成硅化层132的工艺中形成(于方法400中说明)。因此，氧化衬层134可包括与硅化层132相同的金属元素，例如钛。氧化衬层134可具有一厚度(例如，在X方向的尺寸)，例如从约0.5nm至约2nm，其小于沟槽导电层136的宽度W136。在一些实施例中，氧化衬层134的厚度与沟槽导电层136的宽度W136的比值可以约在0.01至约0.1。若氧化衬层134的厚度与沟槽导电层136的宽度W136的比值小于上述的下限，硅化层132可能会没有足够的厚度来降低源极/漏极(S/D)区110与沟槽导电层136之间的接触电阻。若氧化衬层134的厚度与沟槽导电层136的宽度W136的比值大于上述的上限，则沟槽导电层136可能会因沟槽导电层136的有效接触面积损失而增加电阻值。
回到图1及图2A，金属材料层130可以由金属材料制成，此材料对朝向相邻的接触结构(例如，朝向沟槽导电层128(下文将说明))及朝向相邻的介电层(例如，朝向层间介电(ILD)层122及接触蚀刻停止层(CESL)116))的扩散性降低。因此，可在形成介电材料层124的工艺之后，金属材料层130成为一无空孔的结构。金属材料层130可以由金属材料制成，此材料对相邻的介电层还具有增强的黏着力(例如，增强层间介电(ILD)层122及/或接触蚀刻停止层(CESL)116的黏着力)。因此，金属材料层130及整体的沟槽导电层136都可为一无阻挡及无衬层的结构。也就是说，金属材料层130及沟槽导电层136都未具有作为黏着力促进及/或扩散阻挡的阻挡层(例如，TaN层或TiN层)。金属材料层130可以由不含Co的金属材料及/或不含Cu的金属材料制成，以满足上述降低扩散性及增强黏着力的要求。在一些实施例中，金属材料层130可以由铂族金属材料制成，如Ru、铑(Rh)及铱(Ir)。在一些实施例中，金属材料层130可以由Mo制成。在一些实施例中，金属材料层130可由单层金属材料制成，例如单层铂族金属材料及单层钼。举例来说，金属材料层130可为单层Ru，使得金属材料层130的各个部分(例如，靠近上表面130T、侧面130L及130R以及下表面130B的部分)都由Ru制成。在一些实施例中，金属材料层130可以由金属材料的多层(未示出于图2A)制成，其中多层中的每一层可为由铂族金属材料或Mo制成的无衬层(例如，无内缩)结构。
在一些实施例中，如图2C所示，金属材料层130可以包括多个裸片结构，例如裸片结构130G1及130G2。裸片结构130G1可以接近于上表面130T。在一些实施例中，裸片结构130G1可以靠近金属材料层130的金属层，例如靠近沟槽导电层128(下文说明)。裸片结构130G2可以靠近金属材料层130的介电层，例如靠近层间介电(ILD)层118及层间介电(ILD)层122。裸片结构130G1的平均裸片尺寸(例如，裸片结构130G1在X方向、Y方向及/或Z方向的平均尺寸)可以大于裸片结构130G2的平均裸片尺寸(例如，裸片结构130G2在X方向、Y方向及/或Z方向的平均尺寸)，因为相邻的介电层(例如，层间介电(ILD)层118及层间介电(ILD)层122)可以在形成金属材料层130的工艺中降低金属材料层130的裸片生长速率(在方法400中说明)。在一些实施例中，裸片结构130G1的平均尺寸可以比裸片结构130G2的平均尺寸大至少2倍。
接触结构120可还包括一介电材料层124，设置于沟槽导电层136及层间介电(ILD)层122上。介电材料层124可以包括任何合适的绝缘材料，例如氮化硅、氮氧化硅、氧化硅、金属基氧化物材料(例如，氧化铝)及碳化物材料(例如，碳氮氧化硅)。介电材料层124可具有任何合适的厚度，例如从约2nm至约30nm。介电材料层124的其他材料、厚度及形成方法都涵盖于本公开的精神及范围内。
接触结构120可还包括一介电材料层126，设置于介电材料层124上。介电材料层126及介电材料层124可以将沟槽导电层136与内部连接结构140分开。介电材料层126可以由任何合适的绝缘材料制成，例如氮化硅、氮氧化硅、氧化硅及金属基氧化物材料(例如，氧化铝)。在一些实施例中，介电材料层126及介电材料层124可以由不同的材料制成，这些材料彼此之间具有不同的蚀刻选择比。介电材料层126可具有任何合适的厚度，例如从约50nm至约200nm。介电材料层126的其他材料及厚度都涵盖于本公开的精神及范围内。
接触结构120可还包括一沟槽导电层128，垂直地(例如，在Z方向)延伸穿过介电材料层126及介电材料层124，以接触位于下方的沟槽导电层136及/或栅极结构112。沟槽导电层128可进一步将内连接结构140与位于下方的沟槽导电层136及/或栅极结构112电性连接。因此，沟槽导电层128及沟槽导电层136可以将内连接结构140及源极/漏极(S/D)区110及/或栅极结构112进行电性桥接。沟槽导电层128的上表面(例如，与内连接结构140接触的表面)可以有任何合适的水平尺寸(例如，X方向的宽度)，例如从约15nm至约50nm，及任何合适的垂直尺寸(例如，Z方向的高度)，例如从约100nm至约600nm。在一些实施例中，如图2A所示，沟槽导电层128的下表面(其与金属材料层130的上表面130T接触)可以小于或实质上等于沟槽导电层136的宽度W136。
沟槽导电层128可以由任何合适的导电材料制成，例如铂族金属材料、Mo、W、Al、Cu、Co、Ta、硅化物材料及导电氮化物材料。在一些实施例中，沟槽导电层128可为无衬层(例如，无内缩)的结构，以供沟槽导电层128的电阻降低之用。因此，沟槽导电层128的上表面及下表面可以连接沟槽导电层128的两相对的侧表面128L及128R。在一些实施例中，沟槽导电层128的两相对的侧表面128L及128R可与介电层124及126接触。在一些实施例中，沟槽导电层128可以由铂族金属材料或Mo制成，使得沟槽导电层128可以是无阻挡及无衬层的接触结构。在一些实施例中，沟槽导电层128可以由单层金属材料制成。举例来说，沟槽导电层128可为单层Ru，使沟槽导电层128的各个部分(例如，靠近顶部、侧面及底部的部分)都是由Ru制成。在一些实施例中，沟槽导电层128可以由与金属材料层130相同的材料制成，以排除沟槽导电层128与沟槽导电层136之间的界面电阻。举例来说，沟槽导电层128的底部与金属材料层130接触的部分可以由相同的材料制成，例如Ru，以排除沟槽导电层128与沟槽导电层136之间的界面电阻。在一些实施例中，沟槽导电层128可以由多层金属材料制成，其中每一层金属材料可为由铂族金属材料或Mo制成的无衬层结构。
内连接结构140可以为位于下方的场效晶体管(FETs)102提供金属线的布线。内连接结构140可以包括一绝缘材料层144、埋入绝缘材料层144内的一导电材料层146、设置于导电材料层146上的一绝缘材料层148以及穿过绝缘材料层148并与导电材料层146接触的一沟槽导电层162。导电材料层146可以是内连接结构140的横向(例如，在x-y平面)布线。反之，沟槽导电层128及136中的各个都可为接触结构120的垂直(例如，在z方向)导线布线，而沟槽导电层162可为内连接结构140的垂直(例如，在z方向)导线布线。因此，在一些实施例中，导电材料层146的长宽比(例如，高度与宽度之比)可以小于沟槽导电层128、136及162中各个的长宽比。在一些实施例中，导体材料层146的长宽比与沟槽导电层128、136及162各自的长宽比的比值可以小于约1，小于约0.8，小于约0.6，小于约0.4，小于约0.2，或小于约0.1。若导体材料146的长宽比与沟槽导电层128、136及162各自的长宽比超过上述的上限，内连接结构140可能不符合相关技术节点的鳍部间距要求，因而不符合集成电路(IC)的产品要求。导电材料层146可以设置于沟槽导电层128及沟槽导电层136中的一或多个上方，以电性连接位于下方的栅极结构112及源极/漏极(S/D)区110。沟槽导电层162可以将导电材料层146垂直(例如，在Z方向)电性连接至内连接结构140的导电材料层146上方的另一个(未示出于图1-图3)。导电材料层146及沟槽导电层162可以由任何合适的导电材料制成，例如W、Al、Cu、Co、Ti、Ta、Ru、Mo、硅化物材料及导电氮化物材料。绝缘材料层148及绝缘材料层144可以由合适的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、低k值介电材料及高k值介电材料。其他用于导电材料层146、沟槽导电层162、绝缘材料层144及绝缘材料层148的材料也涵盖于本发明的精神及范围之内。
图4为根据一些实施例的制造半导体装置100的示例性方法400的流程图。为了说明性目的，将参照图5-图16来说明图4中所述的操作步骤。图5-图16示出根据一些实施例的形成半导体装置100的各个制造阶段沿图1的A-A线的剖面示意图。根据特定的应用，可以按不同的顺序进行操作步骤或不进行操作步骤。方法400可能不会产生完整的半导体装置100。因此，可以理解的是，在方法400之前、期间及之后可以提供额外的工艺，并且一些其他的工艺在此可能只简要说明。再者，在图1、图2A-图2C、图3及图5-图16中具有相同标号的部件的说明彼此适用，除非另有提及。
请参照图4，在操作步骤405中，形成一介电层于晶体管结构的源极/漏极(S/D)区上。举例来说，图6示出形成层间介电(ILD)层122于场效晶体管(FETs)102的源极/漏极(S/D)区110上，如图5及图6所说明。形成介电材料层122的工艺可以包括：(i)形成图5的半导体装置100及(ii)在图5的半导体装置100上沉积蚀刻停止层(ESL)122A及介电材料层122B。使用任何合适的沉积工艺，例如化学气相沉积(chemical vapor deposition,CVD)工艺、原子层沉积(atomic layer deposition,ALD)工艺、物理气相沉积(physical vapordeposition,PVD)工艺、等离子体辅助化学气相沉积(plasma enhanced CVD,PECVD)工艺工艺及旋涂工艺。在一些实施例中，图5中形成半导体装置100的工艺可以包括提供基底106、形成鳍部结构108于基底106上，形成浅沟槽隔离(STI)区138相邻于鳍部结构108、形成栅极结构112穿过鳍部结构108、形成源极/漏极(S/D)区110以及形成接触蚀刻停止层(CESL)116及层间介电(ILD)层118于部分的鳍部结构108(未被栅极结构112所覆盖)上。在一些实施例中，接触蚀刻停止层(CESL)116及层间介电(ILD)层118可以与栅极结构112实质上共平面。图5的半导体装置100的其他形成方法也涵盖于本公开的精神及范围内。
请参照图4，在操作步骤410中，形成一硅化层于源极/漏极(S/D)区上。举例来说，如图9所示。请参照图7-图9，可形成硅化层132于源极/漏极(S/D)区110上。请参照图7，形成硅化层132的工艺可以包括使用光刻工艺及蚀刻工艺形成一凹槽结构701穿过层间介电(ILD)层122，其具有水平方向(例如，在X方向)宽度W136及垂直方向(例如，在Z方向)深度(实质上等于沟槽导电层136的高度H136)。因此，凹槽结构701可以露出位于下方的源极/漏极(S/D)区110及层间介电(ILD)层122的侧表面。在一些实施例中，凹槽结构701更露出接触蚀刻停止层(CESL)116的侧表面，使得凹槽结构701的两个相对的侧表面701L及701R可以包括接触蚀刻停止层(CESL)116的侧表面及层间介电(ILD)层122的侧表面。在一些实施例中，凹槽结构701可露出层间介电(ILD)层118的侧表面(接触蚀刻停止层(CESL)116由层间介电(ILD)层118所覆盖；未示出于图7)，使得凹槽结构701的两相对的侧表面701L及701R可以包括层间介电(ILD)层118的侧表面及层间介电(ILD)层122的侧表面。在一些实施例中，凹槽结构701的两相对的侧表面701L及701R可以在进行方法400之后与金属材料层130的侧表面130L及130R实质上共平面。用于形成凹槽结构701的蚀刻工艺可以包括使用合适的干式蚀刻剂(例如，四氟化碳(CF4)、氯气(Cl2)及溴化氢(HBr))进行等离子体干蚀刻工艺，或者使用合适的湿式蚀刻剂，例如氢氟酸(HF)、过氧化铵混合物(ammonium peroxide mixture,APM)及四甲基氢氧化铵(tetramethylammonium hydroxide,TMAH)进行湿式蚀刻工艺。
请参照图8及图9，形成硅化层132的工艺可还包括：(i)使用沉积工艺(例如，原子层沉积(ALD)工艺及化学气相沉积(CVD)工艺)，沉积一金属材料层834(例如，钛、钴、镍、钨及任何其他合适的金属材料)于层间介电(ILD)层122上及凹槽结构701内(示出于图8)，以接触源极/漏极(S/D)区110及凹槽结构701的侧表面701L及701R；(ii)对图8的结构进行一退火工艺，使部分的沉积的金属材料层834与源极/漏极(S/D)区110反应而形成硅化层132(示出于图9)；以及(iii)使用蚀刻工艺，选择性蚀刻位于硅化层132及/或氧化衬层134上沉积的金属材料层834的未反应部分(未示出于图9)。在一些实施例中，形成硅化层132的退火工艺可以进一步使沉积的金属材料层834与层间介电(ILD)层122、层间介电(ILD)层118及/或接触蚀刻停止层(CESL)116反应(例如，使沉积的金属材料层834与凹槽结构701的侧表面701L及701R反应，形成图9的氧化层134。在一些实施例中，图9的结构可以在进行操作步骤415-425(下文说明)的工艺后，形成图2A的半导体装置100。
在一些实施例中，请参照图10，形成硅化层132的工艺可还包括使用选择性蚀刻工艺，选择性蚀刻位于硅化层132上的图9的氧化层134，以露出层间介电(ILD)层122及凹槽结构701的侧表面701L及701R。选择性蚀刻工艺可为无等离子体蚀刻工艺，其可提供实质上均匀的蚀刻速率，以蚀刻位于层间介电(ILD)层122的上表面及凹槽结构701的侧表面701L及701R的氧化层134。在一些实施例中，无等离子体蚀刻工艺可为化学气相蚀刻(chemicalvapor etching,CVE)工艺，在适当的温度下(例如，大约250℃)施加第一及第二干式蚀刻剂的混合物。化学气相蚀刻(CVE)工艺的第一干式蚀刻剂可以包括氯基气体，例如三氯硼(BCl3)，其可以与金属材料层834反应形成副产品(未示出于图10)，而化学气相蚀刻(CVE)工艺的第二干式蚀刻剂可以包括氟基气体，例如HF气体，其可以去除上述副产品。在一些实施例中，无等离子体蚀刻工艺可为循环原子层蚀刻(cyclic atomic layer etching,ALE)工艺，在适当的温度下(例如，从约100℃至约250℃)操作，可以包括在循环原子层蚀刻(ALE)工艺的每个循环周期中交替流入的第一及第二前驱物(例如，在不同时段分别流入第一及第二前驱物)。循环原子层蚀刻(ALE)工艺还包括在循环原子层蚀刻(ALE)工艺的每个循环周期中的驱气(purging)工艺(例如，流入氛围气体，例如氮气，而不流入第一及第二前驱物)。在一些实施例中，循环原子层蚀刻(ALE)工艺的每个循环周期的第一前驱物可以包括氟基前驱物，例如六氟化钨(WF6)，以改变金属材料层834的表面能(未示出图10)，每个循环原子层蚀刻(ALE)工艺的第二前驱物可以包括氯基前驱物，例如三氯硼(BCl3)，以与金属材料层834反应，形成副产品。循环原子层蚀刻(ALE)工艺的每个循环周期的驱气制成可以在流入第一及第二前驱物的步骤之间或之后进行，以去除上述副产品及贴附于图9及图10的结构上的多余的第一及第二前驱物。在一些实施例中，图10的结构可以在进行操作步骤415-425(下文说明)的工艺后，形成图3的半导体装置100。
请参照图4，在操作步骤415中，形成金属材料层，穿过介电层以接触硅化层。举例来说，如图13所示，可形成金属材料层130，穿过层间介电(ILD)层122，以接触位于下方的硅化层132(请参照图11-图13)。请参照图11，形成金属材料层130的工艺可以包括在图9或图10的结构上进行非顺应性沉积工艺，以沉积金属材料层130于凹槽结构701内而接触位于下方的硅化层132。形成金属材料层130的非顺应性沉积工艺，在硅化层132的上表面的沉积速率可高于在层间介电(ILD)层122的上表面的沉积速率。因此，非顺应性沉积工艺可以减轻间隙填充的挑战(因凹槽结构701的开口宽度W136较小)，而避免在进行操作步骤415后，于金属材料层130内形成空孔结构。再者，非顺应性沉积工艺可以防止于凹槽结构701内形成衬层结构，而在进行操作步骤415之后，使金属材料层130成为无衬层的结构。在一些实施例中，形成金属材料层130的非顺应性沉积工艺，在硅化层132的上表面具有沉积速率高于在凹槽结构701的侧表面701L及701R的沉积速率。在一些实施例中，在一些实施例中，形成金属材料层130的非顺应性沉积工艺可以选择性沉积金属材料层130于硅化层132的上表面，而露出层间介电(ILD)层122的上表面及/或凹槽结构701的侧表面701L及701R。在一些实施例中，非顺应性沉积工艺可以包括含有金属前驱物(例如，十二羰基三钌(Ru3(CO)12；DCR)、氧化钌(RuO4)，双(乙基环戊二烯)钌(II)(Ru(EtCp)2)、乙基苯乙基-1,4-环己二烯钌(EBECHRu)、双(异丙基环戊二烯)钌(II)(C16H22Ru)及羰基二烯前驱物[Ru(CO)3C6H8])的原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。在一些实施例中，如图11所示，在非顺应性沉积工艺中，金属材料层130在凹槽结构701内可具有一弯曲的上表面。
请参照图12，用于形成金属材料层130的非顺应性沉积可以持续至金属材料层130密封凹槽结构701。使得：(i)金属材料层130覆盖凹槽结构701的侧表面701L及701R；以及(ii)位于硅化层132上部分的金属材料层130垂直地突出(例如，在Z方向)高于相邻的层间介电(ILD)层122的上表面。由于形成金属材料层130的非顺应性沉积工艺于凹槽结构701内的生长速度可高于于层间介电(ILD)层122的上表面上的生长速度，因此在进行操作步骤415之后形成的金属材料层130，超过层间介电(ILD)层122的上表面可以具有一垂直尺寸H1230(例如，在z方向)，其小于凹槽结构701的深度H136(例如，在进行操作步骤415之后，后来成为沟槽导电层136的高度H136)。在一些实施例中，垂直尺寸H1230与凹槽结构701的深度H136的比值可从约0.01至约0.1。若垂直尺寸H1230与凹槽结构701的深度H136的比值小于上述下限，则在操作步骤415中的后续研磨工艺中，层间介电(ILD)层122可能会受损。若垂直尺寸H1230与凹槽结构701的深度H136的比值大于上述上限，则形成金属材料层130的非顺应性沉积工艺可能容易受到间隙填充的挑战，而在金属材料层130内形成空孔结构。
在一些实施例中，用于形成金属材料层130的工艺可还包括在图12的结构上进行退火工艺(例如，在进行非顺应性沉积工艺后)，以在金属材料层130内形成或生长结晶裸片而减少金属材料层130的电阻率。上述退火工艺可在适当的氛围(例如，氮气)下，在约300℃至约500℃的温度范围内进行。若上述退火工艺的温度小于上述下限，金属材料层130可能会表现出更高的电阻率。若上述退火工艺的温度大于上述上限，由于硅化层132的热预算，位于下方的硅化层132可能会分解。在一些实施例中，上述退火工艺可以在金属材料层130内形成裸片结构130G1及130G2(示出于图2C)。由于相邻的介电层(例如，层间介电(ILD)层118及/或层间介电(ILD)层122)可以降低金属材料层130的金属元素的迁移率(例如，降低Ru元素的迁移率)，因此裸片结构130G2(靠近层间介电(ILD)层118/122)的尺寸可以小于裸片结构130G1(靠近图12的结构的上表面及/或远离层间介电(ILD)层118/122)。
请参照图13，形成金属材料层130的工艺可还包括对图12的结构进行平坦化，例如通过化学机械研磨(chemical mechanical polishing,CMP)工艺，对图12的结构进行平坦化，以使金属材料层130与层间介电(ILD)层122共平面化，而定义出金属材料层130及沟槽导电层136。因此，操作步骤415可以形成无衬层的金属材料层130，其具有：(i)上表面130T与层间介电(ILD)层122实质上共平面；(ii)下表面130B与硅化层132接触；以及(iii)侧表面130L及130R与凹槽结构701的侧表面701L及701R实质上共平面。
在一些实施例中，形成金属材料层130的工艺可还包括对图13的结构进行退火工艺(例如，在近行平坦化工艺后)，以在金属材料层130内形成或生长结晶裸片，以降低金属材料层130的电阻率。上述退火工艺可在适当的氛围(例如，氮气)，且约在300℃至500℃的温度范围下进行。若上述退火工艺的温度小于上述下限，金属材料层130可能会表现出较高的电阻率。若上述退火工艺的温度大于上述上限，由于硅化层132的热预算，位于下方的硅化层132可能会分解。
请参照图4，在操作步骤420中，形成一沟槽导电层于金属材料层上。举例来说，如图15所示。请参照图14及图15，可形成沟槽导电层128于金属材料层130上。如图14所示，形成槽导电层128的工艺可以包括使用任何合适的沉积工艺(例如，化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、等离子体辅助化学气相沉积(PECVD)工艺工艺及旋涂工艺)沉积介电材料层124及介电材料层126于图13的结构上。形成沟槽导电层128的工艺可还包括形成一凹槽结构1401穿过介电材料126及128层，以露出位于下方的沟槽导电层136。举例来说，使用光刻工艺及蚀刻工艺露出位于下方的金属材料层130。在一些实施例中，凹槽结构1401可以进一步露出位于下方的栅极结构112。
请参照图15,形成沟槽导电层128的工艺可还包括使用沉积工艺及化学机械研磨(CMP)工艺，填充导电材料于凹槽结构1401内，以定义出沟槽导电层128，其与介电材料层126实质上共平面，且接触沟槽导电层136及/或栅极结构112。填充的导电材料可以与沟槽导电层128的材料相同。在一些实施例中，填充的导电材料可为单层的铂族金属材料或单层Mo。在一些实施例中，填充的导电材料可为多层的铂族金属材料或Mo。在一些实施例中，填充的导电材料可为与金属材料层130相同的金属材料(如Ru)。形成沟槽导电层128的沉积工艺可以包括沉积(CVD)工艺、原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺。在一些实施例中，形成沟槽导电层128的沉积制造程可为非顺应性沉积制造程，其在金属材料层130的上表面130T上的沉积速率高于在介电材料层126的上表面的沉积速率。
请参照图4，在操作步骤425中，形成一内连接结构于沟槽导电层上。举例来说，如图1-图3所示。如参照图16及图1-图3所述，可形成内连接结构140于沟槽导电层128上。请参照图16，形成内连接结构140的工艺可以包括：(i)使用沉积工艺及蚀刻工艺，形成图案化的绝缘材料层144于图15的结构上，以露出沟槽导电层128；(ii)使用沉积工艺，毯覆式沉积导电材料于图案化的绝缘材料层144上；(iii)使用化学机械研磨(CMP)工艺对沉积的导电材料进行研磨，以形成导电材料146层，与绝缘材料144层实质上共平面的。形成内连接结构140的工艺可还包括：(i)使用沉积工艺(例如，沉积(CVD)工艺、等离子体辅助化学气相沉积(PECVD)工艺、物理气相沉积(PVD)、原子层沉积(ALD)工艺)，毯覆式沉积绝缘材料层148(示出于图2A及图3)于图16的结构上；(ii)形成一或多个凹槽结构(未示出于图16)，穿过绝缘材料148的层，使用光刻工艺及蚀刻工艺；以及(iii)使用沉积工艺(例如，(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)或电子束蒸镀)及研磨工艺(例如，化学机械研磨(CMP)工艺)，将导电材料填入一或多个凹槽结构，以形成沟槽导电层162(示出于图2A及图3)。由于金属材料层130可以由铂族金属材料或Mo制成，操作步骤425中的沉积工艺不会致使金属材料从金属材料层130内向外扩散，因此在进行操作步骤425后，可使沟槽导电层136内无空孔。
本公开提供一种接触结构及其形成方法。接触结构可为形成于晶体管结构的源极/漏极(S/D)区上的源极/漏极(S/D)接触结构。接触结构可由一层或多层具有降低扩散性的金属材料制成。因此，接触结构在形成内连接结构的工艺期间或之后可不存在空孔。再者，接触结构可为无阻挡结构(例如，无衬层结构)，因为接触结构的金属材料可以对接触结构的相邻介电侧壁有足够的粘着性。接触结构的金属材料可以包括铂族金属材料(例如，Ru)。因此，与另一个由钴或铜制成的接触结构相比，本公开的接触结构可具有降低的电阻值。因此，本公开的一个好处是提供具有强化的结构完整性(例如，无空孔)及降低电阻的接触结构，进而提高集成电路的可靠度及效能。
在一些实施例中，一种半导体结构可以包括：一基底、位于基底上的一栅极结构、位于栅极结构上的一介电材料层、穿过且邻近栅极结构的一源极/漏极(S/D)接触层以及位于源极/漏极(S/D)接触层上并与之接触的一沟槽导电层。源极/漏极(S/D)接触层可以包括铂族金属材料层及形成于基底与铂族金属材料层之间的硅化层。铂族金属材料层的顶部宽度可以大于或实质上等于铂族金属材料层的底部的底部宽度。
在一些实施例中，铂族金属材料层包括一钌层，钌层的侧表面与介电材料层接触。再者，铂族金属材料层的顶部的顶部宽度从约5nm至约20nm。另外，源极/漏极接触层的高度与源极/漏极接触层的顶部宽度的比值从约2至约5。在一些实施例中，沟槽导电层包括一铂族金属材料，与源极/漏极接触层接触。再者，沟槽导电层位于栅极结构上，并与之接触。在一些实施例中，半导体结构还包括一氧化衬层，形成于源极/漏极接触层与介电材料层之间。
在一些实施例中，一种半导体结构的形成方法可以包括：形成一源极/漏极(S/D)区于一基底上；形成一介电材料层于源极/漏极(S/D)区上；形成一凹槽结构于介电材料层内，以露出源极/漏极(S/D)区；以第一沉积速率沉积一第一金属材料层于凹槽结构内，且以小于第一沉积速率的第二沉积速率沉积第一金属材料层于介电材料层上；以及形成一第二金属材料层于第一金属材料层上并与之接触。
在一些实施例中，形成凹槽结构包括形成具有从约5nm至约20nm的宽度的凹槽结构。在一些实施例中，沉积第一金属材料层包括沉积铂族金属材料于凹槽结构内，以密封凹槽结构。在一些实施例中，沉积第一金属材料层包括在形成第二金属材料层之前，对基底与沉积的第一金属材料层进行退火。在一些实施例中，上述方法还包括形成一硅化层于第一金属材料层与源极/漏极区之间，其中形成硅化层包括形成一金属氧化层于凹槽结构的侧表面上。再者，上述方法还包括进行原子层蚀刻工艺，以选择性蚀刻位于硅化层上的金属氧化层。在一些实施例中，上述方法还包括形成一栅极结构相邻于源极/漏极区，其中形成第二金属材料层包括形成第二金属材料层于栅极结构上方并与之接触。
在一些实施例中，一种半导体结构的形成方法可以包括：形成第一及第二栅极结构于一基底上；形成一介电材料层于第一及第二栅极结构上；形成一凹槽结构于介电材料层内且位于第一与第二栅极结构之间；形成第一金属材料层以填充并密封凹槽结构；形成一第二金属材料层于第一金属材料层上并与之接触；以及形成一内连接结构于第二金属材料层上并与之接触。第一及第二金属材料层可以包括相同的铂族金属材料。
在一些实施例中，形成第一及第二栅极结构包括形成具有从约30nm至约60nm的间隔的第一及第二栅极结构。再者，形成凹槽结构包括形成具有从约5nm至约20nm的宽度的凹槽结构。在一些实施例中，形成第一金属材料层包括以第一生长速率生长铂族金属材料于凹槽结构内，且以小于第一生长速率的第二生长速率生长铂族金属材料于介电材料层上。在一些实施例中，形成第二金属材料层包括形成第二金属材料层与第一栅极结构接触。在一些实施例中，形成第一栅极结构及第二栅极结构包括：形成第一栅极结构于一鳍部结构上，以及形成与鳍部结构分离的第二栅极结构于一浅沟槽隔离区上。
以上概略说明了本发明数个实施例的特征部件，使所属技术领域中技术人员对于本公开的型态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代与润饰。

Claims (1)

1.一种半导体结构，包括：
一基底；
一栅极结构，位于该基底上；
一介电材料层，位于该栅极结构上；
一源极/漏极接触层，穿过且邻近该栅极结构，其中该源极/漏极接触层包括一铂族金属材料层及形成于该基底与该铂族金属材料层之间的一硅化层，其中该铂族金属材料层的一顶部的一顶部宽度大于或等于该铂族金属材料层的一底部的一底部宽度；以及
一沟槽导电层，位于该源极/漏极接触层上并与之接触。
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