KR20160112203A - 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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김병희
김진남
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이내인
차정옥
황정하
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Abstract

배선 구조물 형성 방법에 있어서, 기판 상에 하부 구조물을 형성한다. 하부 구조물 상에 개구부를 포함하는 층간 절연막을 형성한다. 층간 절연막 및 개구부의 표면을 따라 라이너막을 형성한다. 라이너막의 표면을 이온 충격 처리한다. 이온 충격 처리된 라이너막 상에 리플로우 공정을 통해 개구부를 적어도 부분적으로 채우는 제1 금속막을 형성한다.

Description

배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 {WIRING STRUCTURES, METHODS OF FORMING WIRING STRUCTURES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 금속층을 포함하는 배선 구조물, 상기 배선 구조물의 형성 방법 및 상기 배선 구조물을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 있어서, 예를 들면 서로 다른 층에 형성된 신호 라인들을 연결하기 위해 비아 구조물 또는 콘택과 같은 인터커넥션(interconnection)을 위한 배선 구조물을 형성할 수 있다. 예를 들면, 하부 도전 패턴을 노출시키는 개구부를 형성하고 상기 개구부 내부에 금속막을 증착하여 상기 배선 구조물을 형성할 수 있다.
그러나, 반도체 장치의 집적도가 높아질수록 상기 개구부의 너비 및 간격도 감소되며, 이에 따라, 상기 개구부 내부에서의 상기 금속막의 증착 특성이 열화될 수 있다.
본 발명의 일 과제는 고신뢰성 및 미세 치수의 배선 구조물을 제공하는 것이다.
본 발명의 일 과제는 고신뢰성 및 미세 치수의 배선 구조물 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 고신뢰성 및 미세 치수의 배선 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물 제조 방법에 따르면, 기판 상에 하부 구조물을 형성한다. 상기 하부 구조물 상에 개구부를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 및 상기 개구부의 표면을 따라 라이너막을 형성한다. 상기 라이너막의 표면을 이온 충격 처리한다. 상기 이온 충격 처리된 상기 라이너막 상에 리플로우 공정을 통해 상기 개구부를 적어도 부분적으로 채우는 제1 금속막을 형성한다.
예시적인 실시예들에 있어서, 상기 라이너막은 화학 기상 증착(CVD) 공정을 통해 루테늄(Ru)을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 이온 충격 처리는 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 중에서 선택되는 적어도 하나의 이온 소스를 플라즈마 처리하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막 구리 리플로우 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 금속막은 상기 제1 금속막을 씨드로 사용하는 도금 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 리플로우 구리를 포함하며, 상기 제2 금속막은 도금 구리를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 상기 개구부를 부분적으로 채울 수 있다. 상기 제1 금속막에 의해 미충진된 상기 개구부에 의해 오목부가 형성되고, 상기 제2 금속막은 상기 오목부를 채울 수 있다.
예시적인 실시예들에 있어서, 상기 오목부 및 상기 개구부의 저면들 사이의 거리는 상기 오목부 및 상기 개구부의 측벽들 사이의 거리보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 라이너막의 표면을 이온 충격 처리하기 전에 상기 라이너막의 상기 표면을 불활성 분위기 하에서 어닐링 처리할 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링 처리는 약 150 oC내지 약 250 oC온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이온 충격 처리는 약 300 oC내지 약 400 oC의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링 처리 및 상기 이온 충격 처리는 엑스-시투(ex-situ)로 연속 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이온 충격 처리 및 상기 제1 금속막 형성을 위한 상기 리플로우 공정은 동일 챔버에서 인-시투(in-situ)로 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 제1 금속막에 의해 완전히 충진될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 하부 절연막 및 하부 배선을 포함하며, 상기 개구부에 의해 상기 하부 배선이 적어도 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 하부 배선을 노출시키는 비아 홀 및 상기 층간 절연막 상부에 형성되어 상기 비아 홀과 연통되는 트렌치를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 상기 비아 홀을 완전히 채우며 상기 트렌치의 측벽 및 저면 상으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치의 나머지 부분을 채우는 제2 금속막을 상기 제1 금속막으로부터 성장시킬 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 상에 상기 비아 홀과 어긋나게(staggered) 배열되며 상기 트렌치 내에 형성된 상기 제2 금속막 부분을 노출시키는 홀을 포함하는 상부 절연막을 형성할 수 있다. 상기 상부 절연막 및 상기 홀의 표면을 따라 상부 라이너막을 형성할 수 있다. 상기 상부 라이너막의 표면을 이온 충격 처리할 수 있다. 상기 이온 충격 처리된 상기 상부 라이너막 상에 리플로우 공정을 통해 상기 홀을 적어도 부분적으로 채우는 상부 금속막을 형성할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물 제조 방법에 따르면, 기판 상에 하부 구조물을 형성한다. 상기 하부 구조물 상에 개구부를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 및 상기 개구부의 표면을 따라 CVD-Ru를 사용하여 라이너막을 형성한다. 상기 라이너막의 표면을 이온 충격 처리한다. 상기 이온 충격 처리된 상기 라이너막 상에 상기 개구부의 저부에서 상기 개구부의 측부보다 두껍게 리플로우된 제1 금속막을 형성한다. 상기 제1 금속막으로부터 도금 공정을 통해 제2 금속막을 형성한다.
예시적인 실시예들에 있어서, 상기 라이너막의 상기 표면을 이온 충격 처리하기 전에 수소 분위기 하에서 상기 라이너막의 상기 표면을 어닐링 처리할 수 있다.
예시적인 실시예들에 있어서, 상기 이온 충격 처리에 의해 상기 개구부의 상기 저부에서 상기 라이너막의 상기 표면의 젖음성이 증가될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 반도체 장치의 제조 방법에 따르면, 기판 상에 복수의 반도체 핀들을 형성한다. 상기 반도체 핀들과 교차하며 연장하는 게이트 구조물을 형성한다. 상기 게이트 구조물과 인접한 상기 반도체 핀들의 상부에 소스-드레인 영역을 형성한다. 적어도 하나의 상기 소스-드레인 영역과 전기적으로 연결되는 콘택을 형성한다. 상기 게이트 구조물, 상기 소스-드레인 영역 및 상기 콘택 상에 개구부를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 및 상기 개구부의 표면을 따라 라이너막을 형성한다. 상기 라이너막의 표면 상에 이온 충격 처리를 수행한다. 상기 이온 충격 처리된 상기 라이너막 상에 리플로우 공정을 통해 상기 개구부를 적어도 부분적으로 채우는 제1 금속막을 형성한다.
예시적인 실시예들에 있어서, 상기 기판 상에 복수의 상기 반도체 핀들을 형성함에 있어서, 상기 기판 상에 채널막을 형성할 수 있다. 상기 채널막을 한정하는 소자 분리막을 형성할 수 있다. 상기 소자 분리막의 상부를 리세스하여 상기 채널막의 상부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 소스-드레인 영역으로부터 ESD(Elevated Source-Drain) 층을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택을 형성함에 있어서, 상기 게이트 구조물 및 상기 소스-드레인 영역을 커버하는 하부 절연막을 형성할 수 있다. 상기 하부 절연막을 식각하여 상기 소스-드레인 영역을 노출시키는 콘택 홀을 형성할 수 있다. 상기 소스-드레인 영역으로부터 상기 콘택 홀을 채우는 상기 콘택을 형성할 수 있다. 상기 층간 절연막은 상기 하부 절연막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부를 포함하는 상기 층간 절연막을 형성함에 있어서, 상기 층간 절연막을 부분적으로 제거하여 제1 개구부 및 제2 개구부를 형성할 수 있다. 상기 제2 개구부는 비아 홀, 및 상기 층간 절연막의 상부에서 상기 비아 홀과 연통되는 트렌치를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 상기 비아 홀을 채우며 상기 트렌치의 측벽 및 저면 상으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치의 나머지 부분을 채우는 제2 금속막을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 상기 제1 개구부를 완전히 채울 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 배선 구조물은 기판 상에 형성된 개구부를 포함하는 절연막, 상기 개구부의 측벽 및 저면을 따라 형성된 라이너막, 상기 라이너막을 부분적으로 채우며, 상기 개구부의 상기 측벽에서보다 상기 개구부의 상기 저면으로부터 두껍게 퇴적된 리플로우 금속막, 및 상기 리플로우 금속막 상에 형성된 도금막을 포함한다.
예시적인 실시예들에 있어서, 상기 라이너막은 CVD-Ru를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 리플로우 금속막 및 상기 도금막은 구리를 포함할 수 있다.
전술한 예시적인 실시예들에 따르면, 예를 들면 CVD-Ru를 사용하여 개구부 내에 전체적으로 균일한 프로파일의 라이너막을 형성할 수 있다. 이후, 상기 라이너막의 표면에 대해 이온 충격 처리를 수행하여 상기 라이너막 표면의 리플로우 특성을 향상시킬 수 있다. 따라서, 상기 개구부 내부로 충분한 양의 구리와 같은 금속 씨드가 충진되므로, 예를 들면 후속 도금 공정을 통해 보이드(void), 심(seam)과 같은 불량이 제거된 고신뢰도의 배선 구조물을 형성할 수 있다.
도 1은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 공정 흐름도이다.
도 2 내지 도 10은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 14 및 도 15는 비교예에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 25는 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 공정 흐름도이다. 도 2 내지 도 10은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 예를 들면 단계 S10에서, 기판(100) 상에 하부 절연막(110) 및 하부 배선(120)을 포함하는 하부 구조물을 형성할 수 있다.
기판(100)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판과 같은 반도체 기판을 사용할 수 있다. 기판(100) 상에는 게이트 구조물, 불순물 영역, 콘택, 플러그 등과 같은 회로 소자(도시되지 않음)가 형성될 수 있다.
하부 절연막(110)은 기판(100) 상에 형성되어 상기 회로 소자를 커버할 수 있다. 하부 절연막(110)은 실리콘 산화물, 실리콘 산질화물과 같은 절연 물질을 포함하도록 형성될 수 있다. 예를 들면, 하부 절연막(110)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 포함할 수 있다.
하부 절연막(110)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 하부 절연막(110) 상에 예를 들면, 실리콘 질화물을 포함하는 식각 저지막을 더 형성할 수도 있다.
예시적인 실시예들에 따르면, 하부 절연막(110)을 부분적으로 식각하여 홀 또는 트렌치와 같은 개구를 형성한 후, 하부 절연막(110) 상에 상기 개구를 채우는 도전막을 증착 또는 도금 공정을 통해 형성할 수 있다. 이후, 상기 도전막 상부를 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 에치-백(etch-back) 공정을 통해 평탄화하여 하부 배선(120)을 형성할 수 있다. 하부 배선(120)은 기판(100) 상에 형성된 상기 회로 소자와 전기적으로 연결될 수 있다.
도 1 및 도 3을 참조하면, 예를 들면 단계 S20에서, 상기 하부 구조물 상에 개구부(135)를 포함하는 층간 절연막(130)을 형성할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막(130) 상에 포토레지스트 막을 형성한 후, 현상 및 노광 공정을 통해 상기 포토레지스트 막을 부분적으로 제거하여 층간 절연막(130) 상면을 부분적으로 노출시키는 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 마스크로 사용하여 층간 절연막(130)을 부분적으로 식각함으로써 개구부(135)를 형성할 수 있다.
개구부(135)는 실질적으로 홀 형상 또는 트렌치 형상을 가질 수 있다. 일 실시예에 있어서, 개구부(135)는 비아 홀(via hole)로 제공될 수 있다. 도 3에 도시된 바와 같이, 개구부(135)에 의해 하부 배선(120)의 상면이 전체적으로 노출되고, 하부 절연막(110) 상면이 부분적으로 노출될 수 있다. 일 실시예에 있어서, 개구부(135)에 의해 하부 배선(120)의 상기 상면이 부분적으로 노출될 수도 있다.
층간 절연막(130)은 상술한 실리콘 산화물 또는 실리콘 산질화물을 포함하도록 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 한편, 개구부(135) 형성 후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 1 및 도 4를 참조하면, 예를 들면 단계 S30에서, 층간 절연막(130) 및 개구부(135)의 표면을 따라 라이너막(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 라이너막(140)은 금속 전구체를 사용하는 CVD 공정을 통해 형성될 수 있다. 예를 들면, 개구부(135)가 고집적 반도체 장치의 후 공정(Back-End-Of-Line: BEOL)에서 형성되는 비아 홀인 경우, 개구부(135)는 미세 간격 및 미세 피치의 임계 치수(critical dimension)를 가질 수 있다. 상기 임계 치수가 예를 들면, 10 nm에 근접한 스케일로 감소되는 경우, 수직 증착 특성이 강한 스퍼터링 공정과 같은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 ALD 공정으로는 개구부(135)의 측벽 및 저면 상에 균일한 프로파일의 라이너막(140)이 형성되지 않을 수 있다.
이에 따라, 상대적으로 스텝 커버리지 및 수평 증착 특성이 양호한 CVD 공정을 통해 라이너막(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 라이너막(140)은 루테늄 카르보닐(ruthenium carbonyl)과 같은 루테늄(Ru) 전구체를 사용하여 형성될 수 있다. 따라서, 라이너막(140)은 CVD-Ru를 포함할 수 있다. 루테늄은 예를 들면, 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 보다 CVD에 의한 증착 특성이 우수하다. 또한, 루테늄은 예를 들면, 코발트(Co)와 같은 금속보다 낮은 합금 형성 특성을 가질 수 있다.
따라서, CVD-Ru를 사용함으로써, 개구부(135)의 상기 측벽 및 저면에 걸쳐 균일한 프로파일을 갖는 라이너막(140)을 형성할 수 있으며, 개구부(135) 내에 후속으로 형성되는 금속막과 합금이 형성되는 문제를 방지할 수 있다.
라이너막(140)은 후속 금속막 형성 공정 시, 층간 절연막(130) 내로 도전 물질이 확산되는 것을 차단하는 배리어(barrier)로 제공될 수 있다. 한, 상기 금속막 형성을 위한 소정의 접착력을 제공할 수 있다.
도 1 및 도 5를 참조하면, 예를 들면 단계 S40에서, 라이너막(140) 표면을 어닐링(annealing) 처리할 수 있다.
예시적인 실시예들에 따르면, 상기 어닐링 처리는 별도의 어닐링 챔버 내에서 수행될 수 있다. 예를 들면, 라이너막(140) 형성이 완료된 기판(100)을 CVD 공정 챔버로부터 반출하고, 상기 어닐링 챔버 내에 배치된 핫 플레이트(hot plate) 상에 배치할 수 있다. 상기 핫 플레이트를 통해, 일부 실시예들에 있어서, 약 150 oC내지 약 250 oC의 온도 범위에서 라이너막(140) 표면을 어닐링 시킬 수 있다.
예시적인 실시예들에 따르면, 상기 어닐링 처리는 불활성 기체 분위기에서 수행될 수 있다. 일부 실시예들에 있어서, 상기 어닐링 처리는 상기 어닐링 챔버를 수소(H2)분위기로 유지하면서 수행될 수 있다. 이에 따라, 라이너막(140) 표면 상에 잔류하는 카르보닐기와 같은 탄소계열 불순물이 제거되어 후속 제1 금속막 형성을 위한 표면특성이 향상될 수 있다.
상기 어닐링 처리의 온도가 약 150 oC미만인 경우, 상기 불순물이 라이너막(140) 표면으로부터 충분히 휘발되어 제거되지 않을 수 있다. 상기 어닐링 처리의 온도가 약 250 oC를 초과하는 경우, 라이너막(140)의 표면이 손상되어 결함이 발생할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 예를 들면 단계 S50에서, 라이너막(140) 표면을 이온 처리 할 수 있다. 상기 이온 처리는 이온 충격(ion bombardment)을 포함할 수 있다.
상기 이온 처리는 상술한 어닐링 처리와 연속적으로 수행되되, 엑스-시투(ex-situ)로 수행될 수 있다. 예시적인 실시예들에 따르면, 상기 이온 처리는 도 6b에 도시된 바와 같은 별도의 챔버(200) 내에서 수행될 수 있다. 예를 들면, 도 5를 참조로 설명한 어닐링 처리 완료 후, 기판(100)은 상기 어닐링 챔버로부터 반출되어 도 6b의 챔버(200) 내부로 이송될 수 있다.
기판(100)은 회전 가능한 지지부(225) 상에 로딩될 수 있다. 일부 실시예들에 있어서, 지지부(225) 상에는 복수의 슬롯들(slot)이 형성된 서셉터(susceptor)가 배치될 수 있고, 상기 각 슬롯 상에 복수의 기판들(100)이 배치될 수 있다.
지지부(225)는 척(chuck)(220)과 결합되어 회전할 수 있다. 척(220)은 챔버(200)를 관통하도록 배치될 수 있다.
바이어스(bias) 파워 공급부(230)는 척(220)을 통해 지지부(225)와 연결될 수 있다. 바이어스 파워 공급부(230)를 통해 지지부(225)에 예를 들면 RF 바이어스 파워가 인가되어 챔버(200) 내부에서 발생된 이온 들이 기판(100) 쪽으로 가속될 수 있다.
예를 들면, 챔버(200)의 외측부에는 반응 가스 공급부(240)가 구비되어 챔버(200)와 연결될 수 있다. 반응 가스 공급부(240)에 의해 챔버(200) 내부로 이온 소스가 도입될 수 있다.
일부 실시예들에 있어서, 반응 가스 공급부(240) 및 챔버(200) 사이에는 유량 제어부(Mass Flow Controller: MFC)(245)가 배치되어 상기 이온 소스의 공급량을 제어할 수 있다. 상기 이온 소스는 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe) 또는 라돈(Rn) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 따르면, 바이어스 파워 공급부(230)를 통해 소정의 파워가 챔버(200) 내부에 인가되어 반응 가스 공급부(240)를 통해 공급된 상기 반응 가스가 플라즈마화되어 아르곤 이온(Ar+)과 같은 이온으로 변환될 수 있다. 상기 이온은 상술한 바와 같이 기판(100) 쪽으로 가속되어 라이너막(140)의 표면이 이온 충격 처리될 수 있다.
상기 이온 충격 처리에 의해, 라이너막(140)의 프로파일이 더욱 균일해질 수 있으며, 불순물이 추가로 제거될 수 있다. 또한, 개구부(135)의 저면 상에 형성된 라이너막(140) 부분의 젖음성(wettability)이 향상되어 후속으로 형성되는 제1 금속막이 개구부(135) 내부로 용이하게 가이드될 수 있다.
일부 실시예들에 있어서, 상기 이온 처리는 약 300 oC내지 약 400 oC의 온도에서 수행될 수 있다. 상기 이온 처리의 온도가 약 300 oC미만인 경우, 충분한 양의 이온이 생성되지 않을 수 있다. 상기 이온 처리의 온도가 약 400 oC를 초과하는 경우, 라이너막(140) 표면이 손상될 수 있다.
일부 실시예들에 있어서, 챔버(200) 상부에는 금속 타겟(260)이 쉴드(shield)(250)에 의해 지지될 수 있다. 금속 타겟(260)은 예를 들면, RF파워 공급부(270)와 연결될 수 있다.
도 1 및 도 7을 참조하면, 예를 들면 단계 S60에서, 라이너막(140) 상에 개구부(135)를 부분적으로 채우는 제1 금속막(150)을 형성할 수 있다. 이에 따라, 개구부(135)는 제1 금속막(150)에 의해 오목부(153)로 변환될 수 있다.
예시적인 실시예들에 따르면, 제1 금속막(150)은 리플로우(reflow) 공정을 통해 형성될 수 있다. 상기 리플로우 공정은 도 6a 및 도 6b를 참조로 설명한 이온 처리 공정과 동일한 챔버(200) 내에서 인-시투(in-situ)로 수행될 수 있다.
예를 들면, 상기 이온 처리 완료 후, 금속 타겟(260)으로 RF 파워 공급부(270)를 통해 고주파 파워를 인가할 수 있다. 이에 따라, 금속 타겟(260)으로부터 분리된 금속 물질이 기판(100) 상에 형성된 라이너막(140) 상으로 이동하여 증착될 수 있다. 일부 실시예들에 있어서, 반응 가스 공급부(240)를 통해 반응 가스가 공급되고, 바이어스 파워 공급부(230)를 통해 소정의 파워가 함께 인가되어 상기 금속 물질을 라이너막(140) 쪽으로 가이드할 수 있다.
일부 실시예들에 있어서, 금속 타겟(260)으로 구리 타겟을 사용할 수 있다. 이 경우, 제1 금속막(150)은 구리를 포함할 수 있다.
상술한 바와 같이, 라이너막(140)은 이온 처리에 의해 리플로우 공정을 위한 표면 특성이 향상될 수 있다. 예를 들면, 개구부(135) 저면에서 라이너막(140)의 젖음성 혹은 접촉각 특성이 개선되어 충분한 양의 구리가 개구부(135) 내부로 리플로우될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 물질은 층간 절연막(130)의 상면 상에서 응집되거나 지나치게 잔류함이 없이, 개구부(135) 내부로 리플로우될 수 있다. 따라서, 제1 금속막(150)은 층간 절연막(130)의 상기 상면 상에 형성된 제1 라이너막(140) 부분에서는 상대적으로 얇게 형성되고, 개구부(135) 내부에서는 두껍게 퇴적 또는 증착될 수 있다.
그러므로, 개구부(135) 내부에 형성된 제1 금속막(150) 부분에 의해 오목부(153)가 정의될 수 있다. 일부 실시예들에 있어서, 개구부(133) 및 오목부(153)의 저면들 사이의 거리는 개구부(133) 및 오목부(153)의 측벽들 사이의 거리보다 더 클 수 있다.
도 1 및 도 8을 참조하면, 예를 들면 단계 S70에서, 제1 금속막(150) 상에 오목부(153)를 채우는 제2 금속막(160)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 금속막(160)은 제1 금속막(150)을 씨드막으로 사용하는 도금 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 제2 금속막(160)은 구리 전해도금 공정을 통해 형성될 수 있다.
예를 들면, 제1 금속막(150)이 형성된 기판(100)을 황산구리와 같은 도금액에 침지시킨 후 제1 금속막(150)을 음극(cathode), 상기 도금액을 양극(anode)로 사용하여 전류를 인가할 수 있다. 이에 따라, 전기화학 반응에 의해 제1 금속막(150) 상에는 구리를 포함하는 제2 금속막(160)이 석출 또는 성장될 수 있다.
상술한 바와 같이, 제1 금속막(150)은 개구부(135) 내부로 충분히 리플로우되므로 오목부(153)의 상기 저면은 충분한 높이로 형성될 수 있다. 따라서, 제2 금속막(160)은 오목부(153)를 완전히 채우면서 층간 절연막(130)의 상기 상면 위로 연장된 제1 금속막(150) 부분을 커버할 수 있다.
도 9를 참조하면, CMP 공정 및/또는 에치-백 공정을 통해 층간 절연막(130) 상면이 노출될 때까지 라이너막(140), 제1 금속막(150) 및 제2 금속막(160)을 평탄화할 수 있다. 이에 따라, 개구부(135) 내부에는 하부 배선(120)과 전기적으로 연결되는 배선 구조물이 형성될 수 있다. 상기 배선 구조물은 개구부(135)의 내벽 상에 순차적으로 적층된 라이너막 패턴(145), 제1 금속막 패턴(155) 및 제2 금속막 패턴(165)을 포함할 수 있다.
예를 들면, 상기 배선 구조물은 하부 배선(120) 및 상부 배선(도시되지 않음)을 서로 전기적으로 연결시키는 비아 구조물과 같은 인터컨넥션 구조물로 기능할 수 있다.
도 10을 참조하면, 상기 배선 구조물의 상면을 커버하는 캡핑막(170)을 더 형성할 수 있다.
캡핑막(170)은 라이너막 패턴(145), 제1 금속막 패턴(155) 및 제2 금속막 패턴(165)에 포함된 금속 보다 화학적으로 안정한 금속을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 예를 들면, 캡핑막 (170)은 알루미늄, 코발트(Co) 또는 몰리브덴(Mo)과 같은 금속을 사용하여 형성될 수 있다. 캡핑막(170)은 상기 금속의 질화물을 포함하도록 형성될 수도 있다.
일부 실시예들에 있어서, 캡핑막(170) 형성을 위한 증착 공정 시, 코발트, 코발트 질화물 등과 같은 물질은 금속 물질과의 친화도에 의해 라이너막 패턴(145), 제1 금속막 패턴(155) 및 제2 금속막 패턴(165)의 상면들 상에 실질적으로 자기정렬 또는 자기 조립될 수 있다. 이에 따라, 별도의 식각 공정을 수행하지 않고도 상기 배선 구조물의 상기 상면을 커버하는 캡핑막(170)이 형성될 수 있다.
일부 실시예들에 있어서, 캡핑막(170)의 상면은 상기 금속 물질에 대한 자기 정렬 또는 자기 조립 특성에 의해, 실질적으로 곡면 또는 돔 형상을 가질 수 있다.
상술한 예시적인 실시예들에 따르면, CVD-Ru를 사용하여 개구부(135) 내에 전체적으로 균일한 프로파일의 라이너막(140)을 형성할 수 있다. 이후, 라이너막(140)의 표면에 대해 이온 충격 처리를 수행하여 라이너막(140) 표면의 리플로우 특성을 향상시킬 수 있다. 따라서, 개구부(135) 내부로 충분한 양의 구리와 같은 금속 씨드가 충진되므로, 후속 도금 공정을 통해 보이드(void), 심(seam)과 같은 불량이 제거된 고신뢰도의 배선 구조물을 형성할 수 있다.
도 11 내지 도 13은 일부 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다. 또한, 실질적으로 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 11을 참조하면, 도 2 내지 도 5, 및 도 6a 및 도 6b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100) 상에 하부 절연막(110) 및 하부 배선(120)을 포함하는 하부 구조물을 형성할 수 있다. 하부 절연막(110) 상에 하부 배선(120)을 노출시키는 개구부를 포함하는 층간 절연막(130)을 형성하고, 층간 절연막(130) 및 상기 개구부의 표면을 따라 균일하게 라이너막(140)을 형성할 수 있다. 라이너막(140)은 예를 들면, CVD-Ru를 사용하여 형성될 수 있다.
상술한 바와 같이, 라이너막(140) 표면에 대해 예를 들면, 수소 분위기 하에서 어닐링 처리 후, 이온 충격 처리를 수행할 수 있다.
도 12를 참조하면, 라이너막(140) 상에 예를 들면, 구리 리플로우 공정을 통해 제1 금속막(152)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 금속막(152)은 상기 개구부를 실질적으로 완전히 채우도록 형성될 수 있다. 라이너막(140)은 상기 개구부 내부에서 상기 이온 충격 처리에 의해 젖음성, 접촉 특성이 향상되므로, 상기 개구부의 너비 또는 임계 치수가 감소되는 경우 제1 금속막(152)만으로 상기 개구부를 채울 수도 있다.
도 13을 참조하면, 제1 금속막(152) 및 라이너막(140)의 상부를 예를 들면, CMP 공정을 통해 연마할 수 있다. 이에 따라, 라이너막 패턴(145) 및 제1 금속막 패턴(157)을 포함하는 배선 구조물이 형성될 수 있다.
상기 배선 구조물 상에는, 도 10을 참조로 설명한 바와 같이, 캡핑막(175)을 형성할 수 있다.
상술한 예시적인 실시예들에 따르면, 상기 이온 충격 처리에 의해 라이너막(140)의 표면 특성을 향상시킬 수 있으므로, 추가적인 도금 공정 없이 리플로우 공정 만으로 배선 구조물을 형성할 수 있다.
도 14 및 도 15는 비교예에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 도 2 내지 도 3을 참조로 설명한 바와 같이, 기판(100) 상에 하부 절연막(110) 및 하부 배선(120)을 포함하는 하부 구조물을 형성하고, 상기 하부 구조물 상에 개구부를 포함하는 층간 절연막(130)을 형성할 수 있다. 층간 절연막(130) 및 상기 개구부의 표면을 따라 예를 들면, CVD-Ru를 사용하여 라이너막(142)을 형성할 수 있다.
이후, 라이너막(142) 상에 상술한 구리 리플로우 공정을 수행하는 경우, 상기 개구부 내부에서 라이너막(142)의 표면 젖음성이 충분히 확보되지 않을 수 있다. 따라서, 제1 금속막(154)은 상기 개구부 내부로 충분히 진입하지 못할 수 있다. 이에 따라, 제1 금속막(154)의 대부분이 층간 절연막(130)의 상면 상에 형성된 라이너막(142) 부분 상에 잔류하여 상기 개구부 주변에서 돌출부(154a)가 형성될 수 있다.
도 15를 참조하면, 배선 구조물 형성을 위해 제1 금속막(154) 상에 도금 공정을 수행하여 제2 금속막(162)을 형성할 수 있다. 도 14에 도시된 바와 같이, 상기 개구부 내부에 씨드막 역할을 하는 제1 금속막(154)이 충분히 충진되지 않고, 또한 상기 개구부 주변의 돌출부(154a)가 존재함으로 인해, 제2 금속막(162) 내부에는 보이드(164)가 생성될 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 제1 금속막 형성 전에 라이너막의 표면을 이온 충격 처리를 통해 개질시킬 수 있다. 따라서, 상기 개구부 내부에서 상기 라이너막의 젖음성, 접촉 특성이 향상되어 충분한 양의 상기 제1 금속막이 상기 개구부 내부로 충진될 수 있다. 그러므로, 상기 개구부 내부에 보이드와 같은 불량이 제거된 배선 구조물을 형성할 수 있다.
도 16 내지 도 25는 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 16을 참조하면, 도 2를 참조로 설명한 바와 같이, 기판(300) 상에 하부 절연막(310) 및 하부 배선(320)을 형성할 수 있다. 이후, 예를 들면, 실리콘 산화물 계열 물질을 사용하여 하부 절연막(310) 및 하부 배선(320)을 덮는 제1 층간 절연막(330)을 형성할 수 있다.
도 17을 참조하면, 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 제1 층간 절연막(330)을 부분적으로 제거하여 비아 홀(334)을 형성할 수 있다. 비아 홀(334)을 통해 하부 배선(320)의 상면이 적어도 부분적으로 노출될 수 있다.
도 18을 참조하면, 제1 층간 절연막(330) 상부를 제거하여 비아 홀(334)과 연통되는 트렌치(336)를 형성할 수 있다.
예를 들면, 트렌치(336)는 비아 홀(334)의 상부를 포괄하며 일 방향으로 연장하는 라인 형상을 가질 수 있다.
이에 따라, 비아 홀(334) 및 트렌치(336)를 포함하며, 더블 다마신(double damascene) 공정을 통한 제1 개구부(335)가 형성될 수 있다.
도 19를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예를 들면, CVD-Ru를 사용하여, 제1 층간 절연막(330)의 상면, 및 제1 개구부(335)의 측벽 및 저면을 따라 실질적으로 균일한 두께의 라이너막(340)을 형성할 수 있다.
일부 실시예들에 있어서, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 더 수행할 수 있다. 이에 따라, 라이너막(340) 표면을 예를 들면, 수소 분위기 하에서 어닐링 처리할 수 있다. 따라서, 라이너막(340)의 상기 표면이 실질적으로 클리닝(cleaning) 되어 접촉 특성이 향상될 수 있다.
도 20을 참조하면, 도 6a 및 도 6b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 라이너막(340) 표면이 이온 처리될 수 있다.
예를 들면, 상기 어닐링 챔버로부터 기판(300)을 별도의 이온 처리 챔버로 이송시킬 수 있다. 이후, Ar, Ne, Kr, Xe 등과 같은 불활성 소스를 플라즈마를 이용해 이온으로 변환시킬 수 있다. 상기 이온을 라이너막(340)의 상기 표면 상에 충돌시켜, 제1 개구부(335) 내부의 라이너막(340) 부분의 리플로우 특성을 향상시킬 수 있다.
도 21을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예를 들면, 구리 리플로우 공정을 통해 라이너막(340) 상에 제1 금속막(350)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상술한 이온 처리에 의해 제1 개구부(335) 내부에서의 라이너막(340)의 젖음성과 같은 표면 특성이 향상될 수 있다. 따라서, 충분한 양의 제1 금속막(350)이 비아 홀(334) 내부로 충진될 수 있다.
일부 실시예들에 있어서, 제1 금속막(350)은 실질적으로 비아 홀(334)을 완전히 채우며, 트렌치(336)의 측벽 및 저면, 및 제1 개구부(335) 외부의 라이너막(340) 상에서는 상대적으로 얇은 두께로 형성될 수 있다.
도 22를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해, 제1 개구부(335)의 나머지 부분을 채우는 제2 금속막(360)을 형성할 수 있다.
예를 들면, 제2 금속막(360)은 제1 금속막(350)을 씨드로 사용하는 구리 전해 도금 공정을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 금속막(350)이 비아 홀(334) 내부를 충분히 채우도록 형성되므로, 제2 금속막(360) 형성을 위한 상기 씨드가 충분히 확보될 수 있다. 따라서, 예를 들면 트렌치(336) 내부에서 보이드와 같은 불량 발생 없이 제1 개구부(335)를 완전히 채우는 제2 금속막(360)이 형성될 수 있다.
도 23을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예를 들면, 제1 층간 절연막(330)의 상면이 노출될 때까지, CMP 공정을 통해 제2 금속막(360), 제1 금속막(350) 및 라이너막(340)의 상부들을 평탄화할 수 있다. 이에 따라, 제1 개구부(335) 내부에 순차적으로 형성된 라이너막 패턴(345), 제1 금속막 패턴(355) 및 제2 금속막 패턴(365)을 포함하는 배선 구조물(370)이 형성될 수 있다.
일부 실시예들에 있어서, 도 23에 도시된 바와 같이, 제1 금속막 패턴(355)은 비아 홀(334)을 실질적으로 완전히 채우며, 트렌치(336)를 부분적으로 채울 수 있다. 제2 금속막 패턴(365)은 트렌치(336)의 나머지 부분을 채울 수 있다.
이후, 도 10을 참조로 설명한 바와 같이 배선 구조물(370) 상면을 커버하는 캡핑막을 더 형성할 수 있다.
일부 예시적인 실시예들에 있어서, 배선 구조물(370) 상에 추가적인 빌드-업(build-up) 공정을 더 수행할 수 있다. 예를 들면, 도 24 및 도 25에 도시된 바와 같이 배선 구조물(370)과 전기적으로 연결되는 상부 배선을 적층할 수 있다.
도 24를 참조하면, 제1 층간 절연막(330) 및 배선 구조물(370) 상에 제2 층간 절연막(380)을 형성할 수 있다. 이후, 제2 층간 절연막(380)을 부분적으로 제거하여 배선 구조물(370) 상면을 부분적으로 노출시키는 제2 개구부(385)를 형성할 수 있다.
제2 개구부(385)는 실질적으로 홀 형상을 가질 수 있다. 일부 실시예들에 있어서, 제2 개구부(385)는 비아 홀(334)와 중첩되지 않으면서 수직 방향으로 어긋나게(staggered) 배치될 수 있다. 예를 들면, 제2 개구부(385)는 비아 홀(334)로부터 분기되는 트렌치(336)의 확장부 상에 안착될 수 있다.
도 25를 참조하면, 도 4 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예를 들면, 제2 층간 절연막(380)의 상면, 및 제2 개구부(385)의 측벽 및 저면을 따라 CVD-Ru를 사용하여 상부 라이너막을 형성하고, 상기 상부 라이너막 표면에 대해 어닐링 및 이온 충격 처리를 수행할 수 있다. 이후, 상기 상부 라이너막 상에 구리 리플로우 공정을 통해 제1 상부 금속막을 형성하고, 구리 도금 공정을 통해 상기 제1 상부 금속막으로부터 제2 개구부(385)의 나머지 부분을 채우는 제2 상부 금속막을 형성할 수 있다. CMP 공정을 통해 상기 제2 상부 금속막, 상기 제1 상부 금속막 및 상기 상부 라이너막의 상부들을 평탄화하여, 제2 개구부(385) 내에서 배선 구조물(370)과 전기적으로 연결되는 상부 배선(398)을 형성할 수 있다.
상부 배선(398)은 제2 개구부(385)의 내벽으로부터 순차적으로 적층된 상부 라이너막 패턴(390), 제1 상부 금속막 패턴(392) 및 제2 상부 금속막 패턴(394)를 포함할 수 있다.
이후, 도 10을 참조로 설명한 바와 같이, 상부 배선(398) 상면을 커버하는 캡핑막을 더 형성할 수 있다.
일부 예시적인 실시예들에 있어서, 도 12 및 도 13을 참조로 설명한 바와 같이, 상기 제1 상부 금속막은 제2 개구부(385) 내부로 충분히 리플로우되어 제2 개구부(385)를 실질적으로 완전히 채울 수도 있다. 이 경우, 상부 라이너막 패턴(390) 및 제1 상부 금속막 패턴(392)에 의해 상부 배선(398)이 정의될 수 있으며, 제2 상부 금속막 패턴(394)은 생략될 수 있다.
도 26 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 도 26 내지 도 41은 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)를 포함하는 반도체 장치의 제조 방법을 예시적으로 설명하고 있다.
구체적으로, 도 26 내지 도 28, 도 30, 도 32 및 도 34는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 29는 제1 방향을 따라 절단한 단면도이다, 도 31, 도 33, 및 도 35 내지 도 41은 도 30, 도 32 및 도 34에 표시된 I-I' 라인을 따라 제2 방향으로 절단한 단면도들이다.
도 26 내지 도 41에서 기판의 상면에 평행하며, 실질적으로 서로 수직하게 교차하는 두 방향을 각각 제1 방향 및 제2 방향으로 정의한다. 화살표로 표시된 방향과 그 반대 반향은 서로 동일한 방향으로 정의된다.
한편, 도 1 내지 도 10, 또는 도 16 내지 도 23을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 26을 참조하면, 기판(400) 상에 채널막(410)을 형성할 수 있다.
기판(400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 기판(400)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
채널막(410)은 스트레스 인가 원소가 함유된 실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 채널막(410)은 실리콘-게르마늄(Si-Ge)을 포함할 수 있다.
채널막(410)은 선택적 에피텍셜 공정(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 예를 들면, 실리콘 소스 가스 및 게르마늄 소스 가스를 기판(400) 상에 제공할 수 있다. 이에 따라, 기판(400)의 상면이 씨드 층으로 작용하여, 상기 씨드 층으로부터 실리콘-게르마늄을 포함하는 채널막(410)이 형성될 수 있다.
예를 들면, 상기 실리콘 소스 가스는 실란(SiH4)또는 디클로로실란(SiH2Cl2)등을 포함할 수 있다. 상기 게르마늄 소스 가스는 사수소화 게르마늄(GeH4)또는 사염소화 게르마늄(GeCl4)등을 포함할 수 있다.
도 27을 참조하면, 소자 분리막(405)을 형성하여 액티브 패턴(415)을 정의할 수 있다.
소자 분리막(405)은 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 채널막(410)을 부분적으로 제거하여 소자 분리 트렌치를 형성한 후, 상기 소자 분리 트렌치를 충분히 채우는 절연막을 채널막(410) 상에 형성할 수 있다. 상기 절연막의 상부를 채널막(410) 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(405)을 형성할 수 있다. 상기 절연막은 예를 들면, 실리콘 산화물을 포함할 수 있다.
소자 분리막(405)이 형성됨에 따라, 채널막(410)으로부터 복수의 돌출부들이 형성될 수 있으며, 상기 돌출부들은 액티브 패턴(415)으로 정의될 수 있다. 액티브 패턴(415)은 각각 상기 제2 방향으로 연장하는 라인 패턴 형상을 가질 수 있다.
일부 실시예들에 있어서, 상기 액티브 패턴 상에 이온 주입 공정을 수행하여 상기 액티브 패턴의 상부에 웰(well)을 형성할 수 있다.
도 28을 참조하면, 예를 들면, 에치-백 공정을 통해 소자 분리막(405) 상부를 제거하여 액티브 패턴(415)의 상부를 노출시킬 수 있다. 노출된 액티브 패턴(415)의 상기 상부는 반도체 핀(425)으로 정의될 수 있다. 반도체 핀(425)은 상기 제2 방향으로 연장되며, 복수의 반도체 핀들(425)이 상기 제1 방향을 따라 배열될 수 있다.
도 29를 참조하면, 소자 분리막(405) 상에 반도체 핀(425)을 덮는 게이트 절연막(430)을 형성하고, 게이트 절연막(430) 상에 게이트 전극막(433) 및 게이트 마스크막(435)을 순차적으로 형성할 수 있다.
게이트 절연막(430)은 소자 분리막(405)의 상면 및 반도체 핀(425)의 표면을 따라 얇은 두께로 컨포멀하게 증착될 수 있다. 일부 실시예들에 있어서, 게이트 절연막(430)은 반도체 핀(425)의 상기 표면을 열 산화시켜 형성될 수도 있다. 이 경우, 게이트 절연막(430)은 소자 분리막(405)에 의해 분리된 각 반도체 핀(425) 마다 분리된 패턴 형태로 형성될 수 있다.
예를 들면, 게이트 절연막(430)은 실리콘 산화물 혹은 금속 산화물을 포함하도록 형성될 수 있다. 게이트 전극막(433)은 도핑된 폴리실리콘, 금속, 금속 질화물 또는 금속 실리사이드를 포함하도록 형성될 수 있다. 게이트 마스크막(435)은 실리콘 질화물을 포함하도록 형성될 수 있다.
게이트 절연막(430), 게이트 전극막(433) 및 게이트 마스크막(435)은 CVD 공정, PVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 30 및 도 31을 참조하면, 게이트 마스크막(435)을 패터닝하여 상기 제1 방향으로 연장하는 게이트 마스크(436)을 형성할 수 있다. 이후 게이트 마스크(436)를 식각 마스크로 사용하여 게이트 전극막(433) 및 게이트 절연막(430)을 부분적으로 제거함으로써, 게이트 전극(434) 및 게이트 절연막 패턴(432)을 형성할 수 있다.
이에 따라, 상기 제1 방향으로 연장되며, 소자 분리막(405) 또는 반도체 핀(425) 상에 순차적으로 적층된 게이트 절연막 패턴(432), 게이트 전극(434) 및 게이트 마스크(436)를 포함하는 게이트 구조물(440)이 형성될 수 있다. 게이트 구조물(440)은 소자 분리막(405) 상면으로부터 돌출된 복수의 반도체 핀들(425)과 교차하며 연장될 수 있다.
도 30 및 도 31에는 하나의 게이트 구조물(440)만이 도시되었으나, 상기 제2 방향을 따라 복수의 게이트 구조물들(440)이 형성될 수 있다.
또한, 게이트 구조물(440)의 측벽 상에는 게이트 스페이서(445)가 더 형성될 수 있다. 예를 들면, 소자 분리막(405) 상에 반도체 핀들(425) 및 게이트 구조물(440)을 덮는 스페이서 막을 실리콘 질화물을 사용하여 형성할 수 있다. 상기 스페이서 막을 이방성 식각하여 게이트 구조물(440)의 측벽을 커버하는 게이트 스페이서(445)를 형성할 수 있다.
일부 실시예들에 있어서, 게이트 구조물(440)은 다마신 공정을 통해 형성될 수도 있다. 예를 들면, 반도체 핀들(425)과 제1 방향으로 연장하며 교차하는 더미 패턴을 형성하고, 상기 더미 패턴의 측벽 상에 게이트 스페이서(445)를 형성할 수 있다. 이후, 상기 더미 패턴을 제거하여 개구부를 형성하고, 상기 개구부 내에 순차적으로 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 적층하여 게이트 구조물(440)을 형성할 수도 있다.
이후, 게이트 구조물(440)을 이온 주입 마스크로 사용하여 노출된 반도체 핀(425) 상부에 이온 주입 공정을 수행할 수 있다. 이에 따라, 반도체 핀(425)의 상기 상부에 제1 소스-드레인 영역(450)이 형성될 수 있다. 제1 소스-드레인 영역(450)은 예를 들면, LDD(Lightly Doped Drain) 영역으로 제공될 수 있다. 반도체 핀(425), 게이트 구조물(440) 및 제1 소스-드레인 영역(450)에 의해 FinFET이 정의될 수 있다.
도 32 및 도 33을 참조하면, 반도체 핀(425) 및 제1 소스-드레인 영역(450) 상에 제2 소스-드레인 영역(455)을 더 형성할 수 있다.
예를 들면, 반도체 핀(425) 및/또는 제1 소스-드레인 영역(450)을 씨드층으로 사용하고, 디클로실란과 같은 실리콘 소스 가스를 반응 가스로 사용하는 SEG 공정을 통해 올려진 소스-드레인(Elevated Source-Drain: ESD) 층을 형성할 수 있다. 이후, 이온 주입 공정을 통해 상기 ESD 층 내에 불순물을 주입하여 제2 소스-드레인 영역(455)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 SEG 공정 수행시, 상기 실리콘 소스 가스와 함께 게르마늄 소스 가스 또는 탄화수소 가스가 함께 주입될 수 있다. 이 경우, 제2 소스-드레인 영역(455)을 통해 스트레스가 인가되어 상기 FinFET의 구동을 촉진할 수 있다.
도 34 및 도 35를 참조하면, 제2 소스 드레인 영역(455)과 전기적으로 연결되는 콘택(470)을 형성할 수 있다.
예를 들면, 소자 분리막(405) 상에 제2 소스-드레인 영역(455), 게이트 스페이서(445) 및 게이트 구조물(440)을 덮는 제1 하부 절연막(460)을 형성할 수 있다. 도 34에서는 설명의 편의를 위해 제1 하부 절연막(460)의 도시는 생략되었다. 제1 하부 절연막(460)은 실리콘 산화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다.
제1 하부 절연막(460)을 부분적으로 식각하여 제2 소스-드레인 영역(455)을 적어도 부분적으로 노출시키는 콘택 홀(465)을 형성할 수 있다. 콘택 홀(465)은 게이트 스페이서(445)에 의해 자기 정렬될 수 있다. 이어서, 콘택 홀(465)에 의해 노출된 제2 소스-드레인 영역(455) 부분을 씨드층으로 사용하는 SEG 공정을 통해 콘택 홀(465)을 채우는 예비 콘택막을 형성할 수 있다. 상기 예비 콘택막에 이온 주입 공정을 통해 불순물을 도핑하여 콘택 홀(465)을 채우며, 제2 소스-드레인 영역(455)과 접촉하는 콘택(470)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 예비 콘택막은 예를 들면, ALD 공정, PVD 공정, CVD 공정 등을 통해 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘 또는 비정질 실리콘을 증착하여 형성될 수도 있다.
일부 실시예들에 있어서, 하나의 콘택 홀(465)에 의해 복수의 제2 소스-드레인 영역들(455)이 노출될 수 있다. 예를 들면, 하나의 콘택 홀(465)에 의해 상기 제1 방향으로 이웃하는 2개의 제2 소스-드레인 영역들(455)이 노출될 수 있다. 이 경우, 도 34에 도시된 바와 같이, 하나의 콘택(470)이 2 개의 제2 소스-드레인 영역들(455)과 접촉할 수 있다. 이에 따라, 콘택(470) 형성을 위한 정렬 공차를 증가시킬 수 있다.
또한, 제2 소스-드레인 영역(455)은 반도체 핀(425)으로부터 확장되어 콘택(470) 안착을 위한 패드로 기능할 수 있다. 제2 소스-드레인 영역(455)의 확장된 폭에 의해 상기 정렬 공차가 추가적으로 증가될 수 있다.
도 36을 참조하면, 도 2를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행할 수 있다. 이에 따라, 제1 하부 절연막(460) 및 콘택(470) 상에 제2 하부 절연막(480) 및 하부 배선(490)을 형성할 수 있다.
이후, 도 3, 및/또는 도 16 내지 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 포함하는 BEOL 공정을 수행할 수 있다.
예를 들면, 제2 하부 절연막(480) 및 하부 배선(490) 상에 층간 절연막(500)을 형성할 수 있다. 층간 절연막(500)을 부분적으로 제거하여 각각 하부 배선(490) 상면을 노출시키는 제1 개구부(510) 및 제2 개구부(520)를 형성할 수 있다.
일부 실시예들에 있어서, 제1 개구부(510)는 싱글 다마신 공정을 통해 형성되는 비아 홀 형상을 가질 수 있다. 제2 개구부(520)는 도 17 및 도 18을 참조로 설명한 바와 같이, 더블 다마신 공정을 통해 형성될 수 있다. 예를 들면, 제2 개구부(520)는 하부 배선(490)의 상기 상면을 노출시키는 비아 홀(523), 및 층간 절연막(500) 상부에서 비아 홀(523)과 연통되어 연장되는 트렌치(525)를 포함할 수 있다.
도 37을 참조하면, 도 4 내지 6b, 및/또는 도 19 및 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 층간 절연막(500)의 상면, 제1 개구부(510) 및 제2 개구부(520)의 측벽 및 저면들을 따라 균일한 두께의 라이너막(530)을 형성할 수 있다. 라이너막(530)은 예를 들면, CVD-Ru를 사용하여 형성될 수 있다.
라이너막(530)의 표면은 어닐링 처리 후, 이온 충격 처리와 같은 이온 처리를 통해 개질되어 리플로우 특성이 향상될 수 있다.
도 38을 참조하면, 도 7 및/또는 도 21을 참조로 설명한 바와 실질적으로 동일하나 유사한 공정을 수행할 수 있다. 이에 따라, 예를 들면 구리 리플로우 공정을 통해 라이너막(530) 상에 제1 개구부(510) 및 제2 개구부(520)의 저부를 채우는 제1 금속막(540)을 형성할 수 있다.
제1 금속막(540)은 제1 개구부(540)를 부분적으로 채우며, 제2 개구부(520)의 비아 홀(523)을 실질적으로 완전히 채울 수 있다. 일부 실시예들에 있어서, 제1 금속막(540)은 제1 개구부(540)를 실질적으로 완전히 채울 수도 있다.
도 39를 참조하면, 도 8 및/또는 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제1 금속막(540) 상에 제2 금속막(550)을 형성할 수 있다.
예를 들면, 제2 금속막(550)은 구리 도금 공정을 통해 형성되며, 제1 및 제2 개구부(510, 520)의 나머지 부분들을 채울 수 있다.
도 40을 참조하면, 층간 절연막(500)의 상면이 노출될 때까지 CMP 공정을 통해 제2 금속막(550), 제1 금속막(540) 및 라이너막(530)의 상부들을 평탄화 할 수 있다. 이에 따라, 제1 및 제2 개구부들(510, 520) 내부에 각각 라이너막 패턴(535, 537), 제1 금속막 패턴(545, 547) 및 제2 금속막 패턴(555, 557)이 적층된 제1 배선 구조물 및 제2 배선 구조물을 형성할 수 있다.
제1 개구부(510)에 형성된 제1 금속막 패턴(545)에 의해 오목부(543)가 정의되며, 오목부(543)는 상기 제1 배선 구조물의 제2 금속막 패턴(555)에 의해 충진 또는 캡핑(capping)될 수 있다. 도 7을 참조로 설명한 바와 같이, 오목부(543)의 저면 및 제1 개구부(510)의 저면 사이의 거리는 오목부(543)의 측벽 및 제1 개구부(510)의 측벽 사이의 거리보다 클 수 있다.
상기 제2 배선 구조물에 포함된 제1 금속막 패턴(547)은 비아 홀(523)을 실질적으로 완전히 채우며, 제2 금속막 패턴(557)은 트렌치(525)의 나머지 부분을 채울 수 있다.
도 41을 참조하면, 제1 개구부(510)는 제1 금속막 패턴(545a)에 의해 실질적으로 완전히 충진될 수도 있다. 이에 따라, 상기 제1 배선 구조물에서는 제2 금속막 패턴(555)이 생략될 수도 있다.
전술한 예시적인 실시예들에 따른, 배선 구조물 및 이의 형성 방법은 대략 20nm 이하 또는 10nm 이하의 폭을 갖는 미세 패턴 형성이 요구되는 각종 반도체 장치에 사용될 수 있다. 예를 들어, 미세 선폭의 게이트를 포함하는 FinFET 구조를 포함하는 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치등에 적용될 수 있다. 또한 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 포함되는 각종 배선 구조에 적용될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 400: 기판 110, 310: 하부 절연막
120, 320, 490: 하부 배선 130, 500: 층간 절연막
135: 개구부 140, 142, 340, 530: 라이너막
145, 345, 535, 537: 라이너막 패턴
150, 152, 154, 350, 540: 제1 금속막
155, 157, 355, 545, 545a, 547: 제1 금속막 패턴
153, 543: 오목부 164: 보이드
160, 162, 360, 550: 제2 금속막
165, 365, 555, 557: 제2 금속막 패턴
170, 175: 캡핑막 200: 챔버
220: 척 225: 지지부
230: 바이어스 파워 공급부 240: 반응 가스 공급부
245: 유량 제어부 250: 쉴드
260: 금속 타겟 270: RF 파워 공급부
330: 제1 층간 절연막 334, 523: 비아 홀
335, 510: 제1 개구부 336, 525: 트렌치
370: 배선 구조물 380: 제2 층간 절연막
385, 520: 제2 개구부 390: 상부 라이너막
398: 상부 배선 405: 소자 분리막
410: 채널막 415: 액티브 패턴
425: 반도체 핀 430: 게이트 절연막
432: 게이트 절연막 패턴 433: 게이트 전극막
434: 게이트 전극 435: 게이트 마스크막
436: 게이트 마스크 440: 게이트 구조물
445: 게이트 스페이서 450: 제1 소스-드레인 영역
455: 제2 소스-드레인 영역 460: 제1 하부 절연막
465: 콘택 홀 470: 콘택
480: 하부 절연막

Claims (33)

  1. 기판 상에 하부 구조물을 형성하고;
    상기 하부 구조물 상에 개구부를 포함하는 층간 절연막을 형성하고;
    상기 층간 절연막 및 상기 개구부의 표면을 따라 라이너막을 형성하고;
    상기 라이너막의 표면을 이온 충격 처리하고; 그리고
    상기 이온 충격 처리된 상기 라이너막 상에 리플로우 공정을 통해 상기 개구부를 적어도 부분적으로 채우는 제1 금속막을 형성하는 것을 포함하는 배선 구조물 형성 방법.
  2. 제1항에 있어서, 상기 라이너막은 화학 기상 증착(CVD) 공정을 통해 루테늄(Ru)을 사용하여 형성되는 배선 구조물 형성 방법.
  3. 제1항에 있어서, 상기 이온 충격 처리는 아르곤(Ar), 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 중에서 선택되는 적어도 하나의 이온 소스를 플라즈마 처리하여 수행되는 배선 구조물 형성 방법.
  4. 제1항에 있어서, 상기 제1 금속막을 형성하는 것은 구리 리플로우 공정을 포함하는 배선 구조물 형성 방법.
  5. 제1항에 있어서, 상기 제1 금속막을 씨드로 사용하는 도금 공정을 통해 제2 금속막을 형성하는 것을 더 포함하는 배선 구조물 형성 방법.
  6. 제5항에 있어서, 상기 제1 금속막은 리플로우 구리를 포함하며, 상기 제2 금속막은 도금 구리를 포함하는 배선 구조물 형성 방법.
  7. 제5항에 있어서, 상기 제1 금속막은 상기 개구부를 부분적으로 채우고, 상기 제1 금속막에 의해 미충진된 상기 개구부에 의해 오목부가 형성되고, 상기 제2 금속막은 상기 오목부를 채우는 배선 구조물 형성 방법.
  8. 제7항에 있어서, 상기 오목부 및 상기 개구부의 저면들 사이의 거리는 상기 오목부 및 상기 개구부의 측벽들 사이의 거리보다 큰 배선 구조물 형성 방법.
  9. 제1항에 있어서, 상기 라이너막의 상기 표면을 이온 충격 처리하기 전에 상기 라이너막의 상기 표면을 불활성 분위기 하에서 어닐링 처리하는 것을 더 포함하는 배선 구조물 형성 방법.
  10. 제9항에 있어서, 상기 어닐링 처리는 약 150 oC내지 약 250 oC온도에서 수행되는 배선 구조물 형성 방법.
  11. 제10항에 있어서, 상기 이온 충격 처리는 약 300 oC내지 약 400 oC의 온도에서 수행되는 배선 구조물 형성 방법.
  12. 제9항에 있어서, 상기 어닐링 처리 및 상기 이온 충격 처리는 엑스-시투(ex-situ)로 연속 수행되는 배선 구조물 형성 방법.
  13. 제12항에 있어서, 상기 이온 충격 처리 및 상기 제1 금속막 형성을 위한 상기 리플로우 공정은 동일 챔버에서 인-시투(in-situ)로 수행되는 배선 구조물 형성 방법.
  14. 제1항에 있어서, 상기 개구부는 상기 제1 금속막에 의해 완전히 충진되는 배선 구조물 형성 방법.
  15. 제1항에 있어서, 상기 하부 구조물은 하부 절연막 및 하부 배선을 포함하며, 상기 개구부에 의해 상기 하부 배선이 적어도 부분적으로 노출되는 배선 구조물 형성 방법.
  16. 제15항에 있어서, 상기 개구부는 상기 하부 배선을 노출시키는 비아 홀 및 상기 층간 절연막 상부에 형성되어 상기 비아 홀과 연통되는 트렌치를 포함하는 배선 구조물 형성 방법.
  17. 제16항에 있어서, 상기 제1 금속막은 상기 비아 홀을 완전히 채우며 상기 트렌치의 측벽 및 저면 상으로 연장되는 배선 구조물 형성 방법.
  18. 제17항에 있어서, 상기 트렌치의 나머지 부분을 채우는 제2 금속막을 상기 제1 금속막으로부터 성장시키는 것을 더 포함하는 배선 구조물 형성 방법.
  19. 제18항에 있어서,
    상기 층간 절연막 상에 상기 비아 홀과 어긋나게(staggered) 배열되며 상기 트렌치 내에 형성된 상기 제2 금속막 부분을 노출시키는 홀을 포함하는 상부 절연막을 형성하고;
    상기 상부 절연막 및 상기 홀의 표면을 따라 상부 라이너막을 형성하고;
    상기 상부 라이너막의 표면을 이온 충격 처리하고; 그리고
    상기 이온 충격 처리된 상기 상부 라이너막 상에 리플로우 공정을 통해 상기 홀을 적어도 부분적으로 채우는 상부 금속막을 형성하는 것을 더 포함하는 배선 구조물 형성 방법.
  20. 기판 상에 하부 구조물을 형성하고;
    상기 하부 구조물 상에 개구부를 포함하는 층간 절연막을 형성하고;
    상기 층간 절연막 및 상기 개구부의 표면을 따라 CVD-Ru(Chemical Vapor Deposition-Ruthenium)를 사용하여 라이너막을 형성하고;
    상기 라이너막의 표면을 이온 충격 처리하고;
    상기 이온 충격 처리된 상기 라이너막 상에 상기 개구부의 저부에서 상기 개구부의 측부보다 두껍게 리플로우된 제1 금속막을 형성하고; 그리고
    상기 제1 금속막으로부터 도금 공정을 통해 제2 금속막을 형성하는 것을 포함하는 배선 구조물 형성 방법.
  21. 제20항에 있어서, 상기 라이너막의 상기 표면을 이온 충격 처리하기 전에 수소 분위기 하에서 상기 라이너막의 상기 표면을 어닐링 처리하는 것을 더 포함하는 배선 구조물 형성 방법.
  22. 제20항에 있어서, 상기 이온 충격 처리에 의해 상기 개구부의 상기 저부에서 상기 라이너막의 상기 표면의 젖음성이 증가하는 배선 구조물 형성 방법.
  23. 기판 상에 복수의 반도체 핀들을 형성하고;
    상기 반도체 핀들과 교차하며 연장하는 게이트 구조물을 형성하고;
    상기 게이트 구조물과 인접한 상기 반도체 핀들의 상부에 소스-드레인 영역을 형성하고;
    적어도 하나의 상기 소스-드레인 영역과 전기적으로 연결되는 콘택을 형성하고;
    상기 게이트 구조물, 상기 소스-드레인 영역 및 상기 콘택 상에 개구부를 포함하는 층간 절연막을 형성하고;
    상기 층간 절연막 및 상기 개구부의 표면을 따라 라이너막을 형성하고;
    상기 라이너막의 표면 상에 이온 충격 처리를 수행하고; 그리고
    상기 이온 충격 처리된 상기 라이너막 상에 리플로우 공정을 통해 상기 개구부를 적어도 부분적으로 채우는 제1 금속막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 기판 상에 복수의 상기 반도체 핀들을 형성하는 것은,
    상기 기판 상에 채널막을 형성하고;
    상기 채널막을 한정하는 소자 분리막을 형성하고; 그리고
    상기 소자 분리막의 상부를 리세스하여 상기 채널막의 상부를 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 소스-드레인 영역으로부터 ESD(Elevated Source-Drain) 층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  26. 제23항에 있어서, 상기 콘택을 형성하는 것은,
    상기 게이트 구조물 및 상기 소스-드레인 영역을 커버하는 하부 절연막을 형성하고;
    상기 하부 절연막을 식각하여 상기 소스-드레인 영역을 노출시키는 콘택 홀을 형성하고; 그리고
    상기 소스-드레인 영역으로부터 상기 콘택 홀을 채우는 상기 콘택을 형성하는 것을 포함하며,
    상기 층간 절연막은 상기 하부 절연막 상에 형성되는 반도체 장치의 제조 방법.
  27. 제23항에 있어서, 상기 개구부를 포함하는 상기 층간 절연막을 형성하는 것은 상기 층간 절연막을 부분적으로 제거하여 제1 개구부 및 제2 개구부를 형성하는 것을 포함하고,
    상기 제2 개구부는 비아 홀, 및 상기 층간 절연막의 상부에서 상기 비아 홀과 연통되는 트렌치를 포함하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 제1 금속막은 상기 비아 홀을 채우며 상기 트렌치의 측벽 및 저면 상으로 연장되는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 트렌치의 나머지 부분을 채우는 제2 금속막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서, 상기 제1 금속막은 상기 제1 개구부를 완전히 채우는 반도체 장치의 제조 방법.
  31. 기판 상에 형성된 개구부를 포함하는 절연막;
    상기 개구부의 측벽 및 저면을 따라 형성된 라이너막;
    상기 라이너막을 부분적으로 채우며, 상기 개구부의 상기 측벽에서보다 상기 개구부의 상기 저면으로부터 두껍게 퇴적된 리플로우 금속막; 및
    상기 리플로우 금속막 상에 형성된 도금막을 포함하는 배선 구조물.
  32. 제31항에 있어서, 상기 라이너막은 CVD-Ru(Chemical Vapor Deposition-Ruthenium)를 포함하는 배선 구조물.
  33. 제31항에 있어서, 상기 리플로우 금속막 및 상기 도금막은 구리를 포함하는 배선 구조물.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017003824A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10332795B2 (en) 2015-06-11 2019-06-25 Renesas Electronics Corporation Manufacturing method of semiconductor device
US9911623B2 (en) 2015-12-15 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Via connection to a partially filled trench
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US20180096858A1 (en) * 2016-09-30 2018-04-05 International Business Machines Corporation Metalization repair in semiconductor wafers
US10262942B2 (en) * 2017-07-27 2019-04-16 Globalfoundries Inc. Method of forming cobalt contact module and cobalt contact module formed thereby
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
KR102592854B1 (ko) * 2018-04-06 2023-10-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11527437B2 (en) 2020-09-15 2022-12-13 Applied Materials, Inc. Methods and apparatus for intermixing layer for enhanced metal reflow

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956608A (en) * 1996-06-20 1999-09-21 Applied Materials, Inc. Modulating surface morphology of barrier layers
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US20090194875A1 (en) * 2008-01-31 2009-08-06 International Business Machines Corporation HIGH PURITY Cu STRUCTURE FOR INTERCONNECT APPLICATIONS
US8703615B1 (en) * 2008-03-06 2014-04-22 Novellus Systems, Inc. Copper electroplating process for uniform across wafer deposition and void free filling on ruthenium coated wafers
US8575028B2 (en) * 2011-04-15 2013-11-05 Novellus Systems, Inc. Method and apparatus for filling interconnect structures
KR20130060432A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8497202B1 (en) * 2012-02-21 2013-07-30 International Business Machines Corporation Interconnect structures and methods of manufacturing of interconnect structures
US8691689B1 (en) * 2012-11-30 2014-04-08 Globalfoundries Inc. Methods for fabricating integrated circuits having low resistance device contacts
US8896090B2 (en) * 2013-02-22 2014-11-25 International Business Machines Corporation Electrical fuses and methods of making electrical fuses
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US9236299B2 (en) * 2014-03-07 2016-01-12 Globalfoundries Inc. Methods of forming a metal cap layer on copper-based conductive structures on an integrated circuit device
US20150299886A1 (en) * 2014-04-18 2015-10-22 Lam Research Corporation Method and apparatus for preparing a substrate with a semi-noble metal layer
KR102328108B1 (ko) * 2015-05-08 2021-11-17 삼성전자주식회사 배선 구조물, 배선 구조물의 형성 방법 및 반도체 장치의 제조 방법

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