CN114975258A - 半导体结构的制造方法 - Google Patents

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游力蓁
张家豪
苏焕杰
黄麟淯
庄正吉
林佑明
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Abstract

一种半导体结构的制造方法，包括：接收具有前表面与背表面的基底；在基底形成一第一介电材料的隔离部件，定义被隔离部件围绕的主动区；在主动区上形成栅极堆叠物；在主动区上形成第一与第二源极/漏极部件；形成前接触部件而接触第一源极/漏极部件；从背表面将基底打薄，暴露出隔离部件；选择性蚀刻主动区，造成被隔离部件围绕的沟槽，第二源极/漏极部件暴露于沟槽内；在沟槽形成与第一介电材料不同的第二介电材料的衬垫层；形成背侧导孔部件，落在沟槽内的第二源极/漏极部件上；以及形成背侧金属线，落在背侧导孔部件上。

Description

半导体结构的制造方法
技术领域
本发明实施例是关于半导体结构及其制造方法，特别是关于具有背侧电力轨的半导体结构的制造方法。
背景技术
集成电路已经发展至具有较小特征尺寸的先进技术，例如7纳米、5纳米与3纳米。在这些先进技术中，栅极截距(间隔)持续缩小且因此引发接触而成为栅极桥接的顾虑。另外，经常性地需求具有鳍式主动区的三维晶体管，以强化装置效能。形成在鳍式主动区上的三维场效晶体管(field effect transistors；FETs)，亦称为鳍式场效晶体管(FinFETs)。其他的三维场效晶体管包括全绕式栅极(gate-all-around)场效晶体管。这些场效晶体管被要求要有狭小的鳍状物宽度，用于短通道控制，而导致其源极/漏极区小于平面场效晶体管的源极/漏极区。这样将会减少对准时的裕度，而在进一步缩减装置截距及增加堆积密度(packing density)时引发问题。在缩减装置尺寸的同时，电力线形成在基底的背侧。然而，现有的背侧电力轨(backside power rails)仍将会面临各种挑战，包括短路、漏电流、绕线电阻(routing resistance)、对准裕度、布局弹性(layout flexibility)及堆积密度。因此，需要用于鳍式晶体管及电力轨的结构及方法，以解决上述问题而强化电路效能及可靠度。
发明内容
一实施例是关于一种半导体结构的制造方法。上述方法包括：接收一基底，其具有一前表面与一背表面；在上述基底形成一第一介电材料的一隔离部件，借此定义被上述隔离部件围绕的一主动区；在上述主动区上形成一栅极堆叠物；在上述主动区上形成一第一源极/漏极部件与一第二源极/漏极部件，其中上述栅极堆叠物从上述第一源极/漏极部件横跨至上述第二源极/漏极部件；从上述前表面形成一互连结构于上述栅极堆叠物上、上述第一源极/漏极部件上与上述第二源极/漏极部件上，其中上述互连结构包括一前接触部件，上述前接触部件接触上述第一源极/漏极部件；从上述背表面将上述基底打薄，而暴露出上述隔离部件；选择性蚀刻上述主动区，因此得到被上述隔离部件围绕的一沟槽，其中上述第二源极/漏极部件暴露于上述沟槽内；在上述沟槽形成一第二介电材料的一衬垫层，上述第二介电材料与上述隔离部件的上述第一介电材料不同；形成一背侧导孔部件，其落在上述沟槽内的上述第二源极/漏极部件上；以及形成一背侧金属线，其落在上述背侧导孔部件上。
另一实施例是关于一种半导体结构的制造方法。上述方法包括：接收一基底，其具有一前表面与一背表面；在上述基底形成一浅沟槽；在上述浅沟槽沉积一第一介电材料，以形成一衬垫层；在上述衬垫层上填充一第二介电材料，以在上述浅沟槽形成一隔离部件，借此定义被上述隔离部件围绕的一主动区，其中上述第二介电材料与上述第一介电材料不同；在上述主动区上形成一栅极堆叠物；在上述主动区上形成一第一源极/漏极部件与一第二源极/漏极部件，其中上述栅极堆叠物从上述第一源极/漏极部件横跨至上述第二源极/漏极部件；从上述前表面形成一互连结构于上述栅极堆叠物上、上述第一源极/漏极部件上与上述第二源极/漏极部件上，其中上述互连结构包括一前接触部件，上述前接触部件接触上述第一源极/漏极部件；从上述背表面将上述基底打薄，而暴露出上述隔离部件；选择性蚀刻上述主动区，因此得到被上述衬垫层与上述隔离部件围绕的一沟槽，其中上述第二源极/漏极部件暴露于上述沟槽内，而上述第一源极/漏极部件仍维持被覆盖；以及形成一背侧导孔部件，其落在上述沟槽内的上述第二源极/漏极部件上，且上述衬垫层围绕上述背侧导孔部件。
又另一实施例是关于一种半导体结构，其包括：一基底，其具有一前表面与一背表面；一主动区，从上述基底突出并被一隔离部件围绕；一栅极堆叠物，形成在上述主动区上并置于上述主动区上；一第一源极/漏极部件与一第二源极/漏极部件，形成在上述主动区上且上述栅极堆叠物介于其间；一前接触部件，置于上述第一源极/漏极部件的一顶表面上；一背侧导孔部件，置于上述第二源极/漏极部件的一底表面上且电性连接于上述第二源极/漏极部件的上述底表面；以及一衬垫层，置于上述隔离部件的侧壁上且围绕上述背侧导孔部件，其中上述衬垫层包括一第一介电材料，其不同于上述隔离部件的材料。
附图说明
借由以下的详述配合所附图式可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1是根据一些实施例建构的一半导体结构的俯视图。
图2A显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2B显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2C显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2D显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2E显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2F显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2G显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图2H显示根据一些实施例建构的在各种阶段的半导体结构的剖面图。
图3A显示根据一些实施例建构的半导体结构的剖面图。
图3B显示根据一些实施例建构的半导体结构的剖面图。
图4是根据一些实施例建构的图1、图2A至图2H、图3A至图3B的半导体结构的制作方法的流程图。
图5A显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图5B显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图5C显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图5D显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图5E显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图5F显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图6A显示根据一些实施例建构的图1与图5A至图5F的半导体结构的剖面图。
图6B显示根据一些实施例建构的图1与图5A至图5F的半导体结构的剖面图。
图7是根据一些实施例建构的图1、图5A至图5F、图6A至图6B的半导体结构的制作方法的流程图。
图8A显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图8B显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图8C显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图8D显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图8E显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图8F显示根据一些实施例建构的在各种阶段的图1的半导体结构的剖面图。
图9A显示根据一些实施例建构的图1与图8A至图8F的半导体结构的剖面图。
图9B显示根据一些实施例建构的图1与图8A至图8F的半导体结构的剖面图。
图9C显示根据一些实施例建构的图1与图8A至图8F的半导体结构的剖面图。
图10是根据一些实施例建构的图1、图8A至图8F、图9A至图9B的半导体结构的制作方法的流程图。
其中，附图标记说明如下：
100：半导体结构
102：基底
102BS：背侧
102FS：前侧
104：浅沟槽隔离部件
106：主动区
108：源极部件
110：漏极部件
112：栅极堆叠物
113：栅极间隔物
114：硅化物膜
116：接触部件
120：背侧导孔部件
121：衬垫层
126：自对准接触层
128：导孔部件
129：介电材料层
130：层间介电层
131：蚀刻停止层
132：图形化的光阻层
134：介电材料层
140：底部自对准接触层
142：背侧开口
144：硅化物膜
152：硅化物层
154：垂直堆叠的多个通道
156：内间隔物
200，300，400：方法
202，204，206，208，210，212，214，216，218：操作
220，222，224，226，228，230，232：操作
302，304：操作
402，404，406：操作
AA’、BB’及CC’：虚线
D1，D2：高度
(A)，(A1)，(A2)：剖面图
(A3)，(A4)，(A5)：剖面图
(A6)，(A7)，(A8)：剖面图
(B)，(B1)，(B2)：剖面图
(B3)，(B4)，(B5)：剖面图
(B6)，(B7)，(B8)：剖面图
(C)，(C1)，(C2)：剖面图
(C3)，(C4)，(C5)：剖面图
具体实施方式
以下公开内容提供了许多不同的实施例或范例，用于实施所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含将第一与第二部件形成为直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。
此外，本发明实施例在各种范例中可能重复元件符号的数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。再者，在本发明实施例中，以下叙述中将一部件形成在另一部件上、形成为连接另一部件及/或形成为耦接另一部件，可能包含将上述部件形成为直接接触的实施例，也可能包含额外的部件形成于上述部件之间，使得上述部件不直接接触的实施例。此外，一些空间上的相关用语，例如，「下部」(lower)、「上部」(upper)、「水平」(horizontal)、「垂直」(vertical)、「之上」或「高于」(above)、「上方」(over)、「之下」或「低于」(below)、「下方」(beneath)、「向上」(up)、「向下」(down)、「顶」或「顶部」(top)、「底」或「底部」(bottom)等等，以及其衍生词(例如，「水平地(horizontally)」、「向下地(downwardly)」、「向上地(upwardly)」、等等)可用于本发明实施例中，以便易于描述一个部件与另一个部件之间的关系。这些空间上的相关用语是用以涵盖包括这些部件的装置的不同方向。还有，根据所属技术领域中具有通常知识者的理解，当用「约」、「大约」及相似的用词描述一个数字或一个数字范围时，所述用词涵盖在所述数字的一合理范围内(像是+/-10％内)的数字或其他值。举例而言，用词「约5nm」可涵盖4.5nm至5.5nm的尺寸范围。
本发明实施例提供具有背侧电力轨的半导体结构及其制作方法。上述半导体结构包括一背侧导孔(背侧导孔接触或VB)部件，其置于基底的背侧上并介于主动区与背侧电力轨之间。特别是，一衬垫(liner)形成在背侧导孔上，其功能作为蚀刻停止层，以避免对内间隔物及背侧层间介电层造成损伤，借此消除短路的问题。背侧导孔部件将背侧电力轨电性连接于主动区，例如将一背侧电力轨连接至一场效晶体管(field-effect transistor；FET)的一源极部件。上述半导体结构亦包括一互连结构，其形成在基底的前侧上。互连结构更包括一前侧接触部件，其电性连接于场效晶体管，例如落在一晶体管的漏极部件上并电性连接于此晶体管的此漏极部件。在一些实施例中，前侧接触部件及背侧接触部件皆包括硅化物，以降低接触电阻。如此形成的半导体结构包括在背侧上的背侧电力轨与在前侧上的互连结构，而构成电力线通路，例如将漏极部件经由互连结构而连接于对应的电力线，将源极部件经由背侧电力轨而连接于对应的电力线。所公开的结构及其制作方法应用于一半导体结构，其具有带有三维结构的场效晶体管，例如为形成在鳍式主动区上的鳍式场效晶体管(FinFETs)及具有垂直堆叠的多个通道的场效晶体管。
图1是根据一些实施例建构的一半导体结构(或是，工件)100的俯视图。图2A至图2H显示根据一些实施例建构的半导体结构100的剖面图。特别是图2A至图2H中的(A1)至(A8)、(B1)至(B8)及(C1)至(C5)，分别是沿着图1的虚线AA’、BB’及CC’的半导体结构100的剖面图。
请参考图1、图2A的剖面图(A1)、图2D的剖面图(B1)及图2G的剖面图(C1)，半导体结构100包括一基底102、多个主动区106以及多个浅沟槽隔离(shallow trenchisolation；STI)部件104，浅沟槽隔离部件104将主动区106彼此隔离。基底102包括硅。基底102可以替代性地以下列一些其他适当的半导体制造：元素半导体，例如钻石或锗；化合物半导体，例如碳化硅、砷化铟或磷化铟；合金半导体，例如碳化硅锗、磷化砷化镓(galliumarsenic phosphide)或磷化镓铟。在一实施例中，基底102包括各种已掺杂的部件用于各种微电子构件，例如一互补式金属-氧化物-半导体场效晶体管(complementary metal-oxide-semiconductor field-effect transisto；CMOSFET)、影像感应器、存储器单元及/或电容元件。
在一些实施例中，主动区106为鳍状物主动区，突出而高于浅沟槽隔离部件104。在一些实施例中，可以将主动区106替换为平面式的主动区或是具有垂直堆叠的多个通道(例如，全绕式栅极(gate-all-around；GAA)结构)的主动区。图2A至图2H绘示具有垂直堆叠的多个通道的主动区作为一例。在本实施例中，多个硅(Si)膜及硅锗(SiGe)膜交互堆叠在基底102上，并借由外延成长而形成。主动区106的形成是借由：将上述交互堆叠的硅层及硅锗层图形化以形成多个沟槽；以例如氧化硅等的一或多种介电层填充上述沟槽；以及施行一化学机械研磨(chemical mechanical polishing；CMP)制程。在上述沟槽中的上述介电材料形成浅沟槽隔离部件104。可以额外施加一蚀刻制程，以选择性回蚀刻上述介电材料，而使主动区106突出而高于浅沟槽隔离部件104。
在一些实施例中，半导体结构100亦包括一底部介电层(底部自对准接触(bottomself-aligned contact；bottom SAC)层140)，其插设于上述多个硅膜及硅锗膜与基底102之间，以提供蚀刻选择性及有益于背侧操作。在一些实施例中，底部自对准接触层140可以包括一或多种介电材料，例如氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(siliconoxycarbide；SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(zirconium aluminum oxide；ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、氮化钽碳(tantalum carbon nitride；TaCN)、氮化硅(SiN)、氮碳氧化硅(silicon oxycarbonitride；SiOCN)、氮化锆(zirconium nitride；ZrN)、氮碳化硅(silicon carbonitride；SiCN)或上述的组合。底部自对准接触层140可以具有在10nm与50nm之间范围的厚度以及在5nm与30nm之间范围的宽度。底部自对准接触层140的形成可以借由一适当的技术例如氧植入，以将氧引入基底102而在其内形成氧化硅。
可以借由任何适当的工序来形成底部自对准接触层140。上述工序始于：外延成长一较厚的硅锗层、在上述较厚的硅锗层上外延成长一薄硅层以及在基底102上外延成长交互的硅锗/硅堆叠物；然后在后续阶段借由一介电材料替换上述较厚的硅锗层。上述较厚的硅锗层具有的锗浓度与上述硅锗/硅堆叠物的硅锗膜的锗浓度不同，以达成蚀刻选择性。在一些实施例中，上述工序更包括：蚀刻以将源极/漏极区凹陷以形成源极/漏极凹部；施行一第一选择性蚀刻制程来蚀刻上述硅锗/硅堆叠物的硅锗膜，以在上述硅锗/硅堆叠物的上述硅锗膜的边缘形成横向凹部；借由沉积及非等向性蚀刻而形成内间隔物；施行一第二选择性蚀刻制程来蚀刻上述较厚的硅锗层，以形成一横向凹部；以及借由沉积而填充一或多种介电材料，以形成底部自对准接触层140。由于上述较厚的硅锗层与上述硅锗/硅堆叠物的硅锗膜具有不同的锗浓度，因此其蚀刻速率亦不同。例如，上述较厚的硅锗层包括的锗浓度小于上述硅锗/硅堆叠物的硅锗膜的锗浓度。选择上述第一选择性蚀刻制程中的蚀刻剂，以对上述硅锗/硅堆叠物的硅锗膜具有较大的蚀刻速率。在上述第二选择性蚀刻的蚀刻剂施作时，上述硅锗/硅堆叠物的硅锗膜受到上述内间隔物的保护。在一些替代性的实施例中，并未移除上述较厚的硅锗层而填充介电材料，而是对上述较厚的硅锗层施行氧化制程而将其转换成硅锗的氧化物来作为底部自对准接触层140。
半导体结构100亦包括源极(源极部件108)、漏极(漏极部件110)及栅极堆叠物112，其置于主动区106上。个别的栅极堆叠物112介于源极部件108与漏极部件110之间，以形成具有垂直堆叠的多个通道154的场效晶体管(field-effect transistors；FETs)。根据本实施例，在俯视图，主动区106具有延长的形状，沿着第一方向(X方向)取向；而栅极堆叠物112具有延长的形状，沿着第二方向(Y方向)取向，上述第二方向实质上直交于上述第一方向。与上述X方向与上述Y方向都正交的方向，称为Z方向。
栅极堆叠物112是借由沉积与图形化而形成，其更包括一微影制程及蚀刻。在本实施例中，栅极堆叠物112是借由一栅极后制(gate-last)工序而形成。在上述栅极后制工序中，先借由沉积与图形化来沉积虚设(dummy)栅极堆叠物；一或多个介电材料的栅极间隔物113借由沉积与非等向性蚀刻(例如，电浆蚀刻)形成在上述虚设栅极堆叠物的侧壁上；然后，在上述虚设栅极堆叠物的边缘形成源极部件108与漏极部件110；在其上借由沉积与化学机械研磨而形成一层间介电(interlevel dielectric；ILD)层130或是附加一蚀刻停止层131；借由选择性蚀刻将上述虚设栅极堆叠物移除，结果获得在层间介电层130的栅极沟槽；例如借由选择蚀刻硅锗的另一蚀刻制程来选择性移除上述交互的硅锗/硅堆叠物中的硅锗膜，以暴露出硅膜作为垂直堆叠的多个通道154；以及然后，在上述栅极沟槽形成栅极堆叠物112而围绕垂直堆叠的多个通道154。栅极堆叠物112各自包括一栅极介电层与置于上述栅极介电层上的一栅极电极。在一些实施例中，上述栅极介电层包括一高介电常数介电材料(例如金属氧化物、金属氮化物或上述的组合)，并可以额外包括一界面层(例如，氧化硅)。上述栅极电极包括金属且可以包括多层，例如一盖层、一功函数金属层与一填充金属层。栅极间隔物113可以包括一或多个介电材料，例如SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或上述的组合。蚀刻停止层131可以具有一厚度，其在1nm与40nm之间的范围。
源极部件108与漏极部件110的形成，是借由蚀刻而将源极/漏极区凹陷以及外延成长而形成源极部件108与漏极部件110。特别是，用以将源极/漏极区凹陷的上述蚀刻制程持续蚀穿在上述源极/漏极区的上述交互堆叠的硅膜及硅锗膜，而使上述硅膜与上述硅锗膜的侧壁曝露于上述凹部。还有，施以另一蚀刻制程，以将上述硅锗膜横向凹陷，而造成凹痕。借由一适当的制程例如沉积与非等向性蚀刻，将一或多个介电材料层的内间隔物156形成在上述凹痕。内间隔物156提供在栅极堆叠物112与上述源极/漏极部件之间的隔离，并在上述栅极后制制程中的栅极堆叠物112的形成的期间对上述源极/漏极部件提供保护。
基底102具有一前侧102FS与一背侧102BS。栅极堆叠物112、源极部件108与漏极部件110是形成在基底102的前侧102FS上。一互连结构再形成于基底102的前侧102FS上。上述互连结构包括各种接触部件116、导孔部件以及金属线以连接场效晶体管与其他装置。上述互连结构包括多个金属层，每个金属层具有多个金属线与导孔部件，导孔部件将金属线与邻近的金属层垂直互连，例如在第一金属层的金属线以及导孔部件128将上述金属线连接于接触部件116。接触部件116包括一或多种导电材料，例如W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni或上述的组合。接触部件116可以具有一厚度，其在1nm与50nm之间的范围。类似地，导孔部件128包括一或多种导电材料，例如W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni或上述的组合。导孔部件128可以具有一厚度，其在1nm与50nm之间的范围。在本实施例中，亦将接触部件116称为前接触部件，由于其是形成在基底102的前侧102FS上。特别是，接触部件116的至少一个子群组是落在漏极部件110上，而导孔部件128的至少一个子群组是落在接触部件116上。在本实施例中，接触部件116更包括硅化物膜114，例如硅化镍或硅化钴，硅化物膜114形成在漏极部件110的正上方以减少接触电阻。硅化物膜114的形成可以包括沉积或一工序包括：金属沉积；加热退火以使上述金属与硅反应来形成硅化物；以及蚀刻以移除未反应的金属。在一些实施例中，接触部件116是形成在源极部件108上，但此源极部件108未经由对应的接触部件116连接于任何的电力线。这些形成在源极部件108上的接触部件116为虚设部件，未使导孔部件128落于其上；反而如图2A的剖面图(A1)所绘示，介电材料层129形成于其上。介电材料层129与置于源极部件108上的接触部件116对准，并可借由一自对准接触(self-aligned contact；SAC)制程而形成。介电材料层129包括一或多个介电材料，例如氧化硅、氮化硅、氮氧化硅或上述的组合。
另一个介电材料层形成在栅极堆叠物112的顶部上。类似地，上述另一个介电材料层对准于栅极堆叠物112，并可以借由另一自对准接触制程而形成。亦将上述另一个介电材料层称为一自对准接触(self-aligned contact；SAC)层126。自对准接触层126包括一或多种介电材料，例如氧化硅、氮化硅、氮氧化硅或上述的组合，而且在组成方面与介电材料层129不同，以提供蚀刻选择性。在一些实施例中，自对准接触层126包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或上述的组合。自对准接触层126具有一适当的厚度，其够厚而足以抵抗蚀刻且够薄而不会实质上影响对应的栅极堆叠物的尺寸与效能。在一些例子中，自对准接触层126具有一厚度，其在10nm与50nm之间的范围；且具有一宽度，其在5nm与30nm之间的范围。自对准接触层126可以借由选择性沉积或其他适当的制程而形成。在一些实施例中，自对准接触层126可以借由一工序而形成，其包括：选择性蚀刻以移除栅极硬遮罩；沉积一介电材料；以及施行一化学机械研磨制程。在一些实施例中，自对准接触层126可以借由一工序而形成，其包括：回蚀刻上述栅极堆叠物；蚀刻至上述栅极间隔物而使上述栅极间隔物退缩；沉积一介电材料；以及施行一化学机械研磨制程。各种自对准接触层(自对准接触层126或介电材料层129)可以借由任何适当的制程来形成。在一些实施例中，形成一自对准接触层包括：施行一选择性蚀刻以将材料凹陷而形成一凹部；沉积一自对准接触材料以填充上述凹部；以及施行一化学机械研磨制程以移除多余的材料并将顶表面平坦化。在一些其他的实施例中，一自对准接触层的形成包括：施行一选择性蚀刻以将材料凹陷而形成一凹部；以及施行一底部向上的沉积(bottom-up deposition)，以选择性沉积一自对准接触材料而填充上述凹部。
根据一些实施例，在前侧102FS上的操作可以更包括封装(例如，形成钝化层等)与将另一个基底接合在此工件的前表面上。然后此制程进行至此工件的背侧上的各种操作。
请参考图2A的剖面图(A2)、图2D的剖面图(B2)及图2G的剖面图(C2)，借由适当的技术例如研削(grinding)、化学机械研磨、蚀刻或上述的组合，从背侧将基底102打薄。在一些实施例中，持续上述打薄的制程，直到从工件的背侧暴露出浅沟槽隔离部件104。
请参考图2A的剖面图(A3)、图2D的剖面图(B3)及图2G的剖面图(C3)，施以一蚀刻制程，以相对于浅沟槽隔离部件104及底部自对准接触层140而选择性蚀刻主动区106。在本实施例中，上述蚀刻制程是设计来蚀刻硅而未对浅沟槽隔离部件104及底部自对准接触层140造成显著蚀刻。因此，底部自对准接触层140是作为保护层的功能而使上述蚀刻制程将不会对栅极堆叠物112及垂直堆叠的多个通道154造成损伤。上述蚀刻制程可以包括湿式蚀刻、干式蚀刻或上述的组合。在一些实施例中，上述蚀刻制程使用包括氢氧化钾(Potassiumhydroxide；KOH)溶液的一蚀刻剂，以选择性蚀刻硅。在上述蚀刻制程之后，形成多个沟槽并使源极部件与漏极部件从背侧暴露于上述沟槽。
请参考图2B的剖面图(A4)、图2E的剖面图(B4)及图2H的剖面图(C4)，沉积一介电材料层134以填充上述沟槽并覆盖工件的背侧。可以额外施加一化学机械研磨制程，以在沉积后将背侧表面平坦化。介电材料层134包括一适当的介电材料，例如氧化硅、氮化硅、氮氧化硅、其他适当的介电材料或上述的组合。介电材料层134可以不同于浅沟槽隔离部件104的介电材料，以为后续的蚀刻提供蚀刻选择性。
请参考图2B的剖面图(A5)及图2E的剖面图(B5)，对上述工件施以一图形化制程，而使上述源极部件与上述漏极部件的一子群组暴露出来。在本实施例中，在上述图形化制程之后，暴露出源极部件108而漏极部件110仍维持被介电材料层134覆盖。上述图形化制程包括微影制程与蚀刻。一例示的微影制程包括旋转涂布一阻剂层、上述阻剂层的软烤、遮罩对准、曝光、曝后烘烤、将上述阻剂层显影、清洗及烘干(举例而言：硬烤)。或者，亦可以借由例如无遮罩的光学微影(mask-less photolithography)、电子束写入(electron-beamwriting)及离子束写入(ion-beam writing)等的其他方法来施行、增补或取代一微影制程。在上述微影制程之后，形成一图形化的光阻层132，其具有多个开口来定义出用于蚀刻的区域(例如在本实施例中，为源极部件108的暴露的区域)。然后，对上述工件施行一蚀刻制程以形成多个背侧开口142，使源极部件108暴露于背侧开口142内而漏极部件110却仍维持被介电材料层134覆盖。上述蚀刻制程可以包括任何适当的蚀刻技术，例如干式蚀刻、湿式蚀刻及/或其他蚀刻方法(举例而言：反应性离子蚀刻(eactive ion etching；RIE))。在一些实施例中，上述蚀刻制程包括多个蚀刻步骤，其使用不同的蚀刻药剂，上述不同的蚀刻药剂是设计来蚀刻基底以形成具有特定沟槽轮廓的沟槽，用以改善装置效能及图形密度。
在一些实施例中，可以再使用一硬遮罩。在另外的实施例中，将具有例如氧化硅、氮化硅或上述的组合等的一适当材料的一硬遮罩层在涂布上述光阻之前沉积在上述工件上。在将图形化的光阻层形成在上述硬遮罩层上之后，施行一蚀刻制程以将上述硬遮罩层开口，借此将图形由上述光阻层转移至上述硬遮罩层。在图形化上述硬遮罩层之后，可以将余留的光阻层移除。将上述硬遮罩层图形化的上述蚀刻制程可以包括湿式蚀刻、干式蚀刻或上述的组合。上述蚀刻制程可以包括多个蚀刻步骤。例如，可以借由一稀释的氢氟酸溶液来蚀刻上述硬遮罩层的氧化硅膜，而可以借由磷酸溶液来蚀刻上述硬遮罩层的氮化硅膜。然后，可以后接另一蚀刻制程，以蚀刻未被上述图形化的硬遮罩层覆盖的介电材料层134，以形成背侧开口142。在上述蚀刻制程的期间，是将上述图形化的硬遮罩层作为一蚀刻遮罩来使用。
请参考图2B的剖面图(A6)及图2E的剖面图(B6)，一衬垫层121形成在背侧开口142的侧壁上。衬垫层121包括一材料，其不同于浅沟槽隔离部件104的材料、介电材料层134的材料及内间隔物156的材料，而使上述蚀刻制程可以有效地停止而不会对上述材料造成损伤。特别是，浅沟槽隔离部件104与内间隔物156是暴露于背侧开口142。在一些实施例中，浅沟槽隔离部件104、介电材料层134与内间隔物156包括氧化硅，而衬垫层121包括氮化硅或氮氧化硅。衬垫层121从浅沟槽隔离部件104的背侧表面延伸至背侧开口142的侧壁，并进一步延伸至背侧开口142中的底部自对准接触层140的暴露的侧壁及内间隔物156的侧壁。在一些实施例中，衬垫层121包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或上述的组合。衬垫层121具有一适当的厚度，其够厚而足以限制而避免预清洁制程损及欲包护的材料(例如，内间隔物156与浅沟槽隔离部件104)，且够薄而使背侧导孔部件120的尺寸不会被实质缩减且使对应的电阻不会变差。例如，衬垫层121具有一厚度，其在5nm与20nm的范围。
衬垫层121的形成是借由使用含氮气体的一加热处理。在一些实施例中，使用N2、NH3或这二种气体而用于在一较高的处理温度进行氮化，例如一处理温度在200℃与500℃之间的范围。处理压力可以在0.01与2atm之间的范围。在一些实施例中，O2、N2、NH3或上述的组合是用于在约200℃与500℃之间的范围的一处理温度以及在约0.01与2atm之间的范围的一处理压力下进行氧化与氮化。在一些实施例中，依序使用O2气体及N2/NH3气体，用于氧化及氮化而用于双层衬垫A与B，其在约200℃与500℃之间的范围的一处理温度以及在约0.01与2atm之间的范围的一处理压力下。
请参考图2C的剖面图(A7)及图2F的剖面图(B7)，借由一适当的制程例如沉积与化学机械研磨，在背侧开口142形成背侧导孔(backside via；VB)部件120。背侧导孔部件120是从源极部件108的背侧表面电性连接于源极部件108。在本实施例中，硅化物层152形成在源极部件108的背侧表面上，以降低接触电阻。会再根据一些实施例来说明背侧导孔部件120的形成。
在硅化物形成之前，施以一第一预清洁制程，以移除形成在源极部件108的背侧表面上的氧化物及其他污染物，其是借由一适当的溶液例如氟化氢水溶液(氢氟酸)、其他适当的清洁溶液或上述的组合。其后，在源极部件108的背侧表面形成硅化物层152。硅化物层152的形成是类似于硅化物膜144的形成。例如，可以借由包括沉积、退火与蚀刻的一工序来形成硅化物层152。硅化物层152可以包括硅化镍、硅化钴、其他适当的硅化物或上述的组合。
在背侧导孔形成之前，对于各种污染物施以一第二预清洁制程，其是借由一适当的溶液，例如氟化氢水溶液、氨-贵氧化氢-水混合物(ammonia-hydrogen peroxide-watermixture)、氢氯酸-过氧化氢-水混合物(hydrochloric acid-hydrogen peroxide-watermixture)、硫酸-过氧化氢混合物(sulfuric peroxide mixture)或依上列顺序施行上述的组合。其后，在源极部件108的背侧上形成背侧导孔部件120，例如形成在硅化物层152上。根据一些实施例，背侧导孔部件120的形成包括沉积金属及化学机械研磨。例如，上述沉积金属可以包括：物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemicalvapor deposition；CVD)、镀覆(plating)、原子层沉积(atomic layer deposition；ALD)、其他适当的沉积或上述的组合。背侧导孔部件120包括一或多个适当的导电材料，例如铜、铝、钨、其他适当的金属或金属合金或是上述的组合。在一些实施例中，背侧导孔部件120包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)或上述的组合，且可以具有一厚度，其在1nm与50nm之间。还有，背侧导孔部件120可以包括一阻障层，其置于背侧开口142中的衬垫层121上并围绕背侧导孔部件120的块体金属。上述阻障层相对于衬垫层121包括一不同的成分且具有一不同的功能。例如，上述阻障层避免背侧导孔部件120的金属扩散至周遭的介电材料中，并可以包括Ti、TiN、Ta、TaN或上述的组合。背侧导孔部件120的块体金属可以包括W、Ru、Co、Cu、Mo、Ni或上述的组合。
衬垫层121对于背侧导孔部件120的形成提供了各种优点。特别是，上述预清洁制程是对暴露于背侧开口142的各种材料施作的蚀刻制程。例如，内间隔物156暴露于背侧开口142中而容易受到上述预清洁溶液的影响。衬垫层121作为一蚀刻停止层的功能，而避免上述材料受到损害并避免一些问题，例如短路问题及其他材料损失。
请参考图2C的剖面图(A8)、图2F的剖面图(B8)及图2H的剖面图(C5)，形成一或多个背侧金属线118(或是，背侧电力轨)，其落于对应的背侧导孔部件120上并电性连接于对应的源极部件108。背侧金属线118包括一或多种导电材料，例如Ti、TiN、TaN、Co、W、Al、Cu或上述的组合。根据一些实施例，用以形成背侧金属线118的操作可以包括一镶嵌制程。在上述镶嵌制程中，借由一适当的工序例如沉积与化学机械研磨，在上述工件的背侧上形成一背侧层间介电(backside ILD；BILD)层。上述背侧层间介电层类似于在上述工件的前侧上的上述层间介电层，并包括一或多种介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数介电材料、其他适当的介电材料或上述的组合。上述背侧层间介电层可以借由一适当的制程而形成，例如沉积。例如，上述沉积包括流动式化学气相沉积、化学气相沉积、其他适当的沉积技术或上述的组合。上述背侧层间介电层的形成可以额外包括一化学机械研磨制程，以将表面平坦化。然后，借由微影制程与蚀刻，在上述背侧层间介电层形成一或多个沟槽，而经由上述沟槽暴露出背侧导孔部件120。可以使用一硬遮罩来将上述背侧层间介电层图形化。施以一蚀刻制程来将上述背侧层间介电层蚀穿，直到暴露出背侧导孔部件120。然后，沉积导电材料至上述沟槽中，以形成背侧导孔部件120。上述沉积制程可以包括物理气相沉积、镀覆、其他适当的沉积技术或上述的组合。其后可以额外施加一化学机械研磨制程，以移除沉积在上述背侧层间介电层的背侧表面上的多余的金属。特别是，设计并配置背侧金属线118，使其经由背侧导孔部件120而电性连接于场效晶体管，例如在本实施例中，连接至场效晶体管的源极部件108。可以在本方法的本操作之前、期间或之后实行其他的制造步骤。
半导体结构100还使用图3A与图3B中的各种剖面图(A)、(B)与(C)绘示，在图3A的剖面图(A)中的半导体结构100的一部分进一步放大而绘示于图3A的剖面图(A1)。在所说明的结构中，衬垫层121是置于背侧导孔部件120的侧壁上。衬垫层121直接接触背侧导孔部件120及浅沟槽隔离部件104二者。然而，衬垫层121在组成方面与浅沟槽隔离部件104不同，以达成蚀刻选择性。还有，衬垫层121是形成在浅沟槽隔离部件104的侧壁上以及下方的内间隔物156的侧壁上，如在图3A的剖面图(A)与(A1)所绘示。因此，衬垫层121可以有效地保护内间隔物156与浅沟槽隔离部件104，免于在例如硅化物前清洁与背侧导孔前清洁等的后续的清洁步骤受到损伤。如图3B的剖面图(B)所绘示，衬垫层121向上延伸至蚀刻停止层131，而且可以进一步接触形成在源极部件108的底表面上的硅化物层152。要注意的是，衬垫层121仅形成在与源极部件108对准的位置且可以直接接触源极部件108，但其不会出现在漏极部件110。
图4是根据一些实施例建构的半导体结构100的制作方法200的流程图。方法200始于一操作202，其接收一基底102。在本实施例中，基底102包括交互堆叠的多个硅膜与硅锗膜，其可以借由外延成长来形成。
方法200包括一些操作(例如操作204至218)，其施作于上述工件的前侧，也包括一些操作(例如操作220至232)，其施作于上述工件的背侧。参考图1、图2A至图2H与图4说明这些操作。特别是，方法200包括以下操作在上述工件的前侧上：一操作204，在基底102上形成浅沟槽隔离部件104；一操作206，形成主动区106；一操作208，在主动区106上形成虚设栅极堆叠物；一操作210，形成源极部件108与漏极部件110；一操作212，形成一层间介电层130；一操作214，形成栅极堆叠物112，其具有高介电常数(高k)介电材料的栅极介电质与金属的栅极电极；以及一操作216形成一互连结构，其包括接触部件、导孔部件与金属线。方法200可以包括其他操作218，其施作于上述工件的前侧，例如封装及将另一基底接合于上述工件的前侧。方法200继续进行至在上述工件的背侧上的各种操作。
如图2A的剖面图(A2)、图2D的剖面图(B2)及图2G的剖面图(C2)所绘示，方法200包括一操作220而从背侧将上述工件打薄。操作220可以包括研削、化学机械研磨及蚀刻，组合在一起以使打薄制程较有效率。操作220可以停止在浅沟槽隔离部件104上。方法200亦包括一操作222，选择性回蚀刻主动区106(鳍状物主动区)的半导体材料(在本实施例中为硅)，结果得到沟槽而使源极部件108与漏极部件110从背侧暴露于上述沟槽内。如图2A的剖面图(A3)所绘示，亦暴露出最下方的内间隔物156。底部自对准接触层140可以保护栅极堆叠物112与垂直堆叠的多个通道154，使其免于在后续的蚀刻制程期间受到损害。
方法200包括一操作224，将一介电材料层134重新填充至上述沟槽。操作224可以包括一适当的沉积，例如流动式化学气相沉积(FCVD)或一适当的沉积制程，后接化学机械研磨。介电材料层134可以不同于浅沟槽隔离部件104的介电材料或是替代为与浅沟槽隔离部件104的介电材料相同，例如氧化硅、氮化硅或上述的组合。方法200继续进行至一操作226，将介电材料层134图形化而形成背侧开口142，而在背侧开口142暴露出源极部件与漏极部件的一子群组。在本实施例中，源极部件108是暴露于背侧开口142中，而漏极部件110却仍维持被介电材料层134覆盖。当介电材料层134与浅沟槽隔离部件104的介电材料相同时，例如都包括氧化硅时，操作226中的图形化制程将介电材料层134与浅沟槽隔离部件104都图形化而形成背侧开口142。
方法2001包括一操作228，在背侧开口142形成一衬垫层121。操作228包括使用含氮气体的一加热处理。在一些实施例中，使用N2、NH3或这二种气体而用于在一较高的处理温度进行氮化，例如一处理温度在200℃与500℃之间的范围。处理压力可以在0.01与2atm之间的范围。在一些实施例中，O2、N2、NH3或上述的组合是用于在约200℃与500℃之间的范围的一处理温度以及在约0.01与2atm之间的范围的一处理压力下进行氧化与氮化。在一些实施例中，依序使用O2气体及N2/NH3气体，用于氧化及氮化而用于双层衬垫A与B，其在约200℃与500℃之间的范围的一处理温度以及在约0.01与2atm之间的范围的一处理压力下。
方法200继续进行至一操作230，形成背侧导孔部件120，其落在源极部件108上。操作230可以包括沉积与化学机械研磨。在一些实施例中，操作230包括硅化物前清洁(pre-silicide cleaning)；形成硅化物层152；金属前清洁(pre-metal cleaning)；沉积金属；以及化学机械研磨。上述预清洁制程(硅化物前清洁或金属前清洁)可以包括：湿式蚀刻，其使用氢氟酸；干式蚀刻，其使用含碳与氟的气体(例如，CF4)与氩；或上述的组合。
方法200继续进行至一操作232，形成背侧金属线118，其落在背侧导孔部件120上。背侧金属线118经由背侧导孔部件120而电性连接于源极部件108。可以将背侧金属线118配置为作为背侧电力轨的功能，以对源极部件108提供电偏压(electrical bias)。方法200可以更包括其他操作，例如在上述工件的背侧上制造连接垫，而使所有的金属线(在前侧上及在背侧上的金属线都)绕线至上述背侧连接垫，用于将对应的晶片组装至电路板或电路模组上。
图5A至图5F显示根据一些实施例建构的半导体结构100的剖面图。特别是图5A至图5F中的(A1)至(A6)、(B1)至(B6)及(C1)至(C4)，分别是沿着图1的虚线AA’、BB’及CC’的半导体结构100的剖面图。图7是根据一些实施例建构的半导体结构100的制作方法300的流程图。以下会一起说明方法300及借由方法300制造的半导体结构100。图5A至图5F的半导体结构100类似于图2A至图2H的半导体结构100。为了简化，不重复说明那些类似的部件。
方法300始于一操作202，其接收一基底102。在本实施例中，基底102包括交互堆叠的多个硅膜与硅锗膜，其可以借由外延成长来形成。
方法300包括一些操作(例如操作204至218)，其施作于上述工件的前侧，也包括一些操作(例如操作220至222、302、224至226、304与230至232)，其施作于上述工件的背侧。参考图1、图5A至图5F与图7说明这些操作。特别是，方法300包括以下操作在上述工件的前侧上：一操作204，在基底102上形成浅沟槽隔离部件104；一操作206，形成主动区106；一操作208，在主动区106上形成虚设栅极堆叠物；一操作210，形成源极部件108与漏极部件110；一操作212，形成一层间介电层130；一操作214，形成栅极堆叠物112，其具有高介电常数(高k)介电材料的栅极介电质与金属的栅极电极；以及一操作216形成一互连结构，其包括接触部件、导孔部件与金属线。方法300可以包括其他操作218，其施作于上述工件的前侧，例如封装及将另一基底接合于上述工件的前侧。方法300继续进行至在上述工件的背侧上的各种操作。
方法300包括一操作220而从背侧将上述工件打薄；一操作222，选择性回蚀刻主动区106(鳍状物主动区)的半导体材料(在本实施例中为硅)，结果得到沟槽而使源极部件108与漏极部件110从背侧暴露于上述沟槽内。如图5A的剖面图(A2)所绘示，亦暴露出最下方的内间隔物156。
如图5A的剖面图(A3)、图5C的剖面图(B3)及图5F的剖面图(C3)所绘示，方法200包括一操作302，在上述沟槽形成一衬垫层121。在操作302形成的衬垫层121包括一介电材料，其不同于内间隔物156的介电材料及浅沟槽隔离部件104的介电材料，以提供蚀刻选择性。例如，衬垫层121包括氮化硅、氮氧化硅、其他适当的材料或上述的组合。衬垫层121是借由一适当的沉积制程而形成，例如化学气相沉积、原子层沉积、其他适当的沉积或上述的组合。衬垫层121是形成在源极部件108与漏极部件110二者的底表面上。
方法300包括一操作224，将一介电材料层134重新填充至上述沟槽内的衬垫层121上，如图5A的剖面图(A3)、图5C的剖面图(B3)及图5F的剖面图(C3)所绘示。操作224可以包括一适当的沉积，例如流动式化学气相沉积(FCVD)或一适当的沉积制程，后接化学机械研磨。介电材料层134可以不同于浅沟槽隔离部件104的介电材料或是替代为与浅沟槽隔离部件104的介电材料相同，例如氧化硅、氮化硅或上述的组合。
方法300继续进行至一操作226，将介电材料层134图形化而形成背侧开口142，其对准于源极部件与漏极部件的一子群组，如图5B的剖面图(A4)及图5D的剖面图(B4)所绘示。操作226包括借由一微影制程与一蚀刻制程而形成一图形化的光阻层132。在本实施例中，源极部件108与背侧开口142对准，而漏极部件110却仍维持被介电材料层134覆盖。在背侧开口142中，置于源极部件108上的衬垫层121是暴露于背侧开口142内。由于衬垫层121是在组成方面不同于浅沟槽隔离部件104，衬垫层121可以在上述蚀刻制程的期间作为一蚀刻停止层的功能。
方法300继续进行至一操作304，将衬垫层121开口，而使源极部件108暴露于背侧开口142内，如图5B的剖面图(A5)及图5D的剖面图(B5)所绘示。操作304包括一非等向性蚀刻制程，例如电浆蚀刻，以突穿衬垫层121。
方法300继续进行至一操作230，形成背侧导孔部件120，其落在源极部件108上。操作230可以包括沉积与化学机械研磨。方法300继续进行至一操作232，形成背侧金属线118，其落在背侧导孔部件120上。背侧金属线118经由背侧导孔部件120而电性连接于源极部件108。可以将背侧金属线118配置为作为背侧电力轨的功能，以对源极部件108提供电偏压。方法300可以更包括其他操作，例如在上述工件的背侧上制造连接垫，而使所有的金属线(在前侧上及在背侧上的金属线都)绕线至上述背侧连接垫，用于将对应的晶片组装至电路板或电路模组上。
半导体结构100还使用图6A与图6B中的各种剖面图(A)、(B)与(C)绘示，在图6A的剖面图(A)中的半导体结构100的一部分进一步放大而绘示于图6A的剖面图(A1)。在所说明的结构中，衬垫层121是置于背侧导孔部件120的侧壁上。衬垫层121直接接触背侧导孔部件120及浅沟槽隔离部件104二者。然而，衬垫层121在组成方面与浅沟槽隔离部件104不同，以达成蚀刻选择性。还有，衬垫层121是从底部自对准接触层140的侧壁延伸至下方的内间隔物156的侧壁，如在图6A的剖面图(A)与(A1)所绘示。还有，衬垫层121亦形成在底部自对准接触层140的底表面上。因此，衬垫层121可以有效地保护内间隔物156与浅沟槽隔离部件104，免于在例如硅化物前清洁与背侧导孔前清洁等的后续的清洁步骤受到损伤。要注意的是，衬垫层121出现在源极部件108与漏极部件110二者，具有各自的配置，而不同于图3A的衬垫层121。特别是，衬垫层121包括一部分，其延伸至漏极部件110的一底表面且将漏极部件110与介电材料层134隔离。关于源极部件108，衬垫层121置于背侧导孔部件120的侧壁上，但是与源极部件108相隔一段距离。如在图6B的剖面图(B)所绘示，衬垫层121与在源极部件108的蚀刻停止层131相隔一段距离。衬垫层121的厚度并非均匀，而在向上往源极部件108延伸时渐减至零。如在图6B的剖面图(C)所绘示，衬垫层121亦延伸至栅极堆叠物112并直接接触在栅极堆叠物112下层的底部自对准接触层140。特别是，在图6B的剖面图(C)的衬垫层121的厚度Tg，厚于在图6B的剖面图(B)的衬垫层121的厚度Ts，因为用于暴露源极部件108的非等向性蚀刻制程未施加于衬垫层121在图6B的剖面图(C)的部分。厚度比值Ts/Tg可以在0.8与0.9之间的范围。
图8A至图8F显示根据一些实施例建构的半导体结构100的剖面图。特别是图8A至图8F中的(A1)至(A6)、(B1)至(B6)及(C1)至(C4)，分别是沿着图1的虚线AA’、BB’及CC’的半导体结构100的剖面图。图10是根据一些实施例建构的半导体结构100的制作方法400的流程图。以下会一起说明方法400及借由方法400制造的半导体结构100。图8A至图8F的半导体结构100类似于图2A至图2H或图5A至图5F的半导体结构100。为了简化，不重复说明那些类似的部件。
方法400始于一操作202，其接收一基底102。在本实施例中，基底102包括交互堆叠的多个硅膜与硅锗膜，其可以借由外延成长来形成。方法400包括一些操作(例如操作402、404、406与206至218)，其施作于上述工件的前侧，也包括一些操作(例如操作220至226与230至232)，其施作于上述工件的背侧。参考图1、图8A至图8F与图10说明这些操作。特别是，在对上述工件的前侧施作的制程的期间，借由操作402与404来形成衬垫层121。
方法400包括一操作402，借由微影与蚀刻在基底102形成多个浅沟槽。然后，方法400进行至一操作404，根据一些实施例，借由一适当的制程例如化学气相沉积或原子层沉积，在上述浅沟槽形成一衬垫层121，而使衬垫层121共形地(conformally)沉积在上述浅沟槽上。其后，方法400继续进行至一操作406，在上述浅沟槽内的衬垫层121上形成隔离部件(浅沟槽隔离部件104)。浅沟槽隔离部件104是借由沉积与化学气相沉积而形成。衬垫层121与浅沟槽隔离部件104是在组成方面不同，以提供蚀刻选择性。还有，衬垫层121额外地与即将在后续阶段形成的内间隔物156在组成方面不同，以提供蚀刻选择性及对内间隔物156的保护。在一些实施例中，衬垫层121包括一适当的介电材料，例如氮化硅、氮氧化硅、其他适当的材料或上述的组合，而浅沟槽隔离部件104及内间隔物156却包括不同的介电材料，例如氧化硅。
方法400包括以下操作在上述工件的前侧上：一操作206，形成主动区106；一操作208，在主动区106上形成虚设栅极堆叠物；一操作210，形成源极部件108与漏极部件110；一操作212，形成一层间介电层130；一操作214，形成栅极堆叠物112，其具有高介电常数(高k)介电材料的栅极介电质与金属的栅极电极；以及一操作216形成一互连结构，其包括接触部件、导孔部件与金属线。方法400可以包括其他操作218，其施作于上述工件的前侧，例如封装及将另一基底接合于上述工件的前侧。方法400继续进行至在上述工件的背侧上的各种操作。
方法400包括一操作220而从背侧将上述工件打薄；一操作222，选择性回蚀刻主动区106(鳍状物主动区)的半导体材料(在本实施例中为硅)，结果得到沟槽而使源极部件108与漏极部件110从背侧暴露于上述沟槽内。如图8C的剖面图(B3)所绘示，衬垫层121暴露于上述沟槽。
方法400包括一操作224，将一介电材料层134重新填充至上述沟槽内的衬垫层121上，如图8B的剖面图(A4)与图8D的剖面图(B4)所绘示。操作224可以包括一适当的沉积，例如流动式化学气相沉积(FCVD)或一适当的沉积制程，后接化学机械研磨。介电材料层134可以不同于衬垫层121的介电材料，并可包括氧化硅。
方法400继续进行至一操作226，将介电材料层134图形化而形成背侧开口142，其对准于源极部件与漏极部件的一子群组，如图8B的剖面图(A5)及图8D的剖面图(B5)所绘示。操作226包括：借由一微影制程与一蚀刻制程而形成一图形化的光阻层132；以及借由一蚀刻制程而移除图形化的光阻层132的开口内的介电材料层134。在本实施例中，源极部件108与背侧开口142对准，而漏极部件110却仍维持被介电材料层134覆盖。由于衬垫层121是在组成方面不同于浅沟槽隔离部件104，衬垫层121可以在上述蚀刻制程的期间作为一蚀刻停止层的功能。
方法400继续进行至一操作230，形成背侧导孔部件120，其落在源极部件108上。操作230可以包括沉积与化学机械研磨。方法400继续进行至一操作232，形成背侧金属线118，其落在背侧导孔部件120上。背侧金属线118经由背侧导孔部件120而电性连接于源极部件108。可以将背侧金属线118配置为作为背侧电力轨的功能，以对源极部件108提供电偏压。方法400可以更包括其他操作，例如在上述工件的背侧上制造连接垫，而使所有的金属线(在前侧上及在背侧上的金属线都)绕线至上述背侧连接垫，用于将对应的晶片组装至电路板或电路模组上。
半导体结构100还使用图9A与图9B中的各种剖面图(A)、(B)与(C)绘示，在图9B的剖面图(B)中的半导体结构100的一部分进一步放大而绘示于图9B的剖面图(B1)。在所说明的结构中，衬垫层121是在前侧制程中形成。衬垫层121是置于背侧导孔部件120的侧壁上，并进一步延伸至蚀刻停止层131与硅化物层152的共同边缘。衬垫层121直接接触背侧导孔部件120及浅沟槽隔离部件104二者。然而，衬垫层121在组成方面与浅沟槽隔离部件104不同，以达成蚀刻选择性。还有，如图9C的剖面图(C)所绘示，衬垫层121在浅沟槽隔离部件104与底部自对准接触层140之间延伸，而不同于第3A、3B、6A或6B图或的衬垫层121。如图9C的剖面图(C)所绘示，衬垫层121从栅极堆叠物112的底表面延伸至背侧金属线118而具有一高度D1。在一些实施例中，衬垫层121可以在操作210的蚀刻制程将源极/漏极区凹陷的期间，缩减至一高度D2(如图9B的剖面图(B1)所绘示)。高度D2小于高度D1。在一些其他实施例中，取决于制程调整，高度D2可以小于或等于高度D1。
半导体结构100及其制作方法可以具有其他选项、延伸或修饰。例如，可以将源极部件108换成经由前侧接触部件而连接于前侧金属线，而漏极部件110则经由背侧导孔部件120而连接至背侧金属线118。在一些例子中，衬垫层121可以以其他适当的介电材料形成，例如氮化硅、氮化硅碳(silicon carbon nitride)、SiOCN、氧化硅、SiOC、金属氧化物、硅与金属氧化物(silicon metal oxide)、金属氮化物、金属氮氧化物或上述的组合。
本发明实施例提供一半导体结构100，其具有背侧导孔部件120与围绕背侧导孔部件120的衬垫层121。半导体结构100还包括背侧金属线118，其经由背侧导孔部件120而电性连接于源极部件108。本发明实施例提供背侧导孔部件120与衬垫层121及其制作方法的各种实施例。衬垫层121是设计并形成来有效地保护内间隔物156与浅沟槽隔离部件104，使其在例如前硅化物清洁及前背侧导孔清洁等的后续的清洁制程期间免于受到损伤。
所公开的结构减少绕线电阻(routing resistance)、增加对准裕度、增加布局弹性以及强化堆积密度。所公开的结构对于电路设计布局提供较多弹性以及提供集成电路(integrated circuit；IC)制造的较大的制程窗口(process window)，使得所公开的结构适用于先进的制程节点。可以将所公开的结构用于纳入鳍式场效晶体管以强化效能的各种应用中。例如，具有多个鳍状物的鳍式场效晶体管可以用来形成静态随机存取存储器(static random-access memory；SRAM)单元。在其他例子中，可以将所公开的结构纳入各种集成电路，例如逻辑电路、动态随机存取存储器(dynamic random-access memory；DRAM)、快闪存储器或影像感应器。
在一态样，本发明实施例提供一种集成电路结构的形成方法。上述方法包括：接收一基底，其具有一前表面与一背表面；在上述基底形成一第一介电材料的一隔离部件，借此定义被上述隔离部件围绕的一主动区；在上述主动区上形成一栅极堆叠物；在上述主动区上形成一第一源极/漏极部件与一第二源极/漏极部件，其中上述栅极堆叠物从上述第一源极/漏极部件横跨至上述第二源极/漏极部件；从上述前表面形成一互连结构于上述栅极堆叠物上、上述第一源极/漏极部件上与上述第二源极/漏极部件上，其中上述互连结构包括一前接触部件，上述前接触部件接触上述第一源极/漏极部件；从上述背表面将上述基底打薄，而暴露出上述隔离部件；选择性蚀刻上述主动区，因此得到被上述隔离部件围绕的一沟槽，其中上述第二源极/漏极部件暴露于上述沟槽内；在上述沟槽形成一第二介电材料的一衬垫层，上述第二介电材料与上述隔离部件的上述第一介电材料不同；形成一背侧导孔部件，其落在上述沟槽内的上述第二源极/漏极部件上；以及形成一背侧金属线，其落在上述背侧导孔部件上。
在一实施例中，形成上述衬垫层包括以含氮气体施行一加热处理。
在一实施例中，施行上述加热处理包括：在约200℃与500℃之间的范围的一升高的处理温度施加N2气体及NH3气体的至少一种。
在一实施例中，施行上述加热处理包括：施加包含O2、N2及NH3的一气体并具有在约0.01与2atm之间的范围的一处理压力。
在一实施例中，形成上述衬垫层包括：在上述沟槽沉积上述第二介电材料；以及对上述第二介电材料施行一非等向性蚀刻，而使上述第二源极/漏极部件暴露于上述沟槽。
在一实施例中，在上述基底形成上述隔离部件包括：在上述基底形成一浅沟槽；填充上述第一介电材料；以及施行一化学机械研磨(chemical mechanical polishing；CMP)制程。
在一实施例中，形成上述衬垫层包括：在填充上述第一介电材料之前，在上述浅沟槽沉积上述第二介电材料。
在一实施例中，接收上述基底包括：接收具有交互堆叠的多个硅膜及硅锗膜的上述基底；以及形成上述隔离部件包括：形成上述隔离部件，使其垂直延伸而穿过上述多个硅膜及硅锗膜。
在一实施例中，在上述主动区上形成上述栅极堆叠物包括：在上述主动区上形成一虚设(dummy)栅极；在上述基底上形成一层间介电层；移除上述虚设栅极；选择性蚀刻以移除上述硅锗膜，以形成多个垂直堆叠的通道；以及形成上述栅极堆叠物而围绕每个上述多个通道。
在一实施例中，形成上述第一源极/漏极部件与上述第二源极/漏极部件包括：在多个源极/漏极区将上述主动区凹陷；将上述硅锗膜横向凹陷；在已凹陷的上述硅锗膜的侧壁上形成一第三介电材料的内间隔物；以及在上述源极/漏极区外延成长上述第一源极/漏极部件与上述第二源极/漏极部件，其中上述第三介电材料与上述第二介电材料不同。
在一实施例中，形成上述背侧导孔部件包括：形成硅化物层，其直接接触上述第二源极/漏极部件的一底表面；以及在上述沟槽内，在上述硅化物层上形成一金属。
在一实施例中，形成上述背侧金属线包括：沉积一背侧层间介电层；将上述背侧层间介电层图形化，以形成一线沟槽而暴露出上述背侧导孔部件；以及在上述线沟槽沉积一导电材料，以形成上述背侧金属线。
在一实施例中，选择性蚀刻上述主动区包括：从上述背表面对于第一源极/漏极区与第二源极/漏极区均进行蚀刻，因此得到在上述第一源极/漏极区与第二源极/漏极区的多个沟槽；在上述沟槽重新填充一第三介电材料；形成一遮罩元件，其具有与上述第二源极/漏极部件对准的一开口；以及将上述第三介电材料图形化，以经由上述开口暴露出上述第二源极/漏极部件，而上述第一源极/漏极部件仍维持被上述第三介电材料覆盖。
在一实施例中，上述方法更包括形成一第四介电材料的一底部自对准接触层，其置于上述栅极堆叠物的一底部上并与上述栅极堆叠物对准，其中上述第四介电材料与上述第三介电材料不同。
在另一态样，本发明实施例提供一种集成电路结构的形成方法。上述方法包括：接收一基底，其具有一前表面与一背表面；在上述基底形成一浅沟槽；在上述浅沟槽沉积一第一介电材料，以形成一衬垫层；在上述衬垫层上填充一第二介电材料，以在上述浅沟槽形成一隔离部件，借此定义被上述隔离部件围绕的一主动区，其中上述第二介电材料与上述第一介电材料不同；在上述主动区上形成一栅极堆叠物；在上述主动区上形成一第一源极/漏极部件与一第二源极/漏极部件，其中上述栅极堆叠物从上述第一源极/漏极部件横跨至上述第二源极/漏极部件；从上述前表面形成一互连结构于上述栅极堆叠物上、上述第一源极/漏极部件上与上述第二源极/漏极部件上，其中上述互连结构包括一前接触部件，上述前接触部件接触上述第一源极/漏极部件；从上述背表面将上述基底打薄，而暴露出上述隔离部件；选择性蚀刻上述主动区，因此得到被上述衬垫层与上述隔离部件围绕的一沟槽，其中上述第二源极/漏极部件暴露于上述沟槽内，而上述第一源极/漏极部件仍维持被覆盖；以及形成一背侧导孔部件，其落在上述沟槽内的上述第二源极/漏极部件上，且上述衬垫层围绕上述背侧导孔部件。
在一实施例中，上述第一介电材料包括氧化硅，而上述第二介电材料包括氮化硅。
在又另一态样，本发明实施例提供一种半导体结构，其包括：一基底，其具有一前表面与一背表面；一主动区，从上述基底突出并被一隔离部件围绕；一栅极堆叠物，形成在上述主动区上并置于上述主动区上；一第一源极/漏极部件与一第二源极/漏极部件，形成在上述主动区上且上述栅极堆叠物介于其间；一前接触部件，置于上述第一源极/漏极部件的一顶表面上；一背侧导孔部件，置于上述第二源极/漏极部件的一底表面上且电性连接于上述第二源极/漏极部件的上述底表面；以及一衬垫层，置于上述隔离部件的侧壁上且围绕上述背侧导孔部件，其中上述衬垫层包括一第一介电材料，其不同于上述隔离部件的材料。
在一实施例中，上述衬垫层直接接触上述隔离部件的侧壁及上述背侧导孔部件的侧壁。
在一实施例中，上述半导体结构更包括：一蚀刻停止层，置于上述隔离部件的一顶表面上并延伸至上述第二源极/漏极部件的侧壁；以及一层间介电层，置于上述蚀刻停止层上并围绕上述第二源极/漏极部件，其中上述衬垫层延伸至上述蚀刻停止层。
在一实施例中，上述半导体结构更包括：多个通道，其垂直堆叠并形成于上述主动区；以及一第二介电材料多个内间隔物，介于上述栅极堆叠物与上述第一源极/漏极部件与上述第二源极/漏极部件中的一个之间，上述第二介电材料在组成方面与上述第一介电材料不同。
前述内文概述了许多实施例的特征，使所属技术领域中具有通常知识者可以从各个方面更佳地了解本发明实施例。所属技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中具有通常知识者也应了解这些均等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体结构的制造方法，包括：
接收一基底，其具有一前表面与一背表面；
在该基底形成一第一介电材料的一隔离部件，借此定义被该隔离部件围绕的一主动区；
在该主动区上形成一栅极堆叠物；
在该主动区上形成一第一源极/漏极部件与一第二源极/漏极部件，其中该栅极堆叠物从该第一源极/漏极部件横跨至该第二源极/漏极部件；
从该前表面形成一互连结构于该栅极堆叠物上、该第一源极/漏极部件上与该第二源极/漏极部件上，其中该互连结构包括一前接触部件，该前接触部件接触该第一源极/漏极部件；
从该背表面将该基底打薄，而暴露出该隔离部件；
选择性蚀刻该主动区，因此得到被该隔离部件围绕的一沟槽，其中该第二源极/漏极部件暴露于该沟槽内；
在该沟槽形成一第二介电材料的一衬垫层，该第二介电材料与该隔离部件的该第一介电材料不同；
形成一背侧导孔部件，其落在该沟槽内的该第二源极/漏极部件上；以及
形成一背侧金属线，其落在该背侧导孔部件上。
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