JP2022029766A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】性能の向上した半導体記憶装置、及びその製造方法を提供する。【解決手段】半導体記憶装置１０の製造方法は、半導体層３０を覆うように被覆層７０を形成する工程と、被覆層７０を貫通し半導体層３０の途中まで至る凹部７１、を形成する工程と、凹部７１のうち半導体層３０に形成されている部分を拡大させることにより、被覆層７０のうち、半導体層３０に接していた部分の一部を露出させる工程と、凹部７１の内側において露出している被覆層７０の表面に対し、エッチングを施す工程と、を備える。【選択図】図１２

Description

開示される実施形態は、半導体記憶装置、及びその製造方法に関する。
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、基板上に形成された被覆層に複数の柱状体が埋め込まれている。このような「柱状体」としては、例えば、直列に並ぶ複数のメモリセルとして機能するものや、導体層に接続されるコンタクトとして機能するもの等が挙げられる。
特開２０１９－１６５１３２号公報 特開２０１８－４９９６８号公報
半導体記憶装置の性能を向上させるためには、それぞれの柱状体において、各柱状体の長手方向に対し垂直な断面の形状が、当該長手方向に沿って下方側の大きさが上方側の大きさに比べての減少度合を抑制するように、それぞれの柱状体が形成されていることが好ましい。
本開示によれば、性能の向上した半導体記憶装置、及びその製造方法が提供される。
本開示に係る半導体記憶装置は、ベース層と、前記ベース層を覆う被覆層と、前記被覆層を貫通し前記ベース層に繋がる柱状体と、を備える。前記柱状体のうち、前記ベース層と前記被覆層との境界の近傍部分においては、前記柱状体の、その長手方向に対し垂直な断面の形状が、前記被覆層側から前記境界に近づく程大きくなっている。
また、本開示に係る半導体記憶装置の製造方法は、ベース層を覆うように被覆層を形成する工程と、前記被覆層を貫通し前記ベース層の途中まで至る凹部、を形成する工程と、前記凹部のうち前記ベース層に形成されている部分を拡大させることにより、前記被覆層のうち、前記ベース層に接していた部分の一部を露出させる工程と、前記凹部の内側において露出している前記被覆層の表面に対し、エッチングを施す工程と、を備える。
図１は、実施形態に係る半導体記憶装置の構成を示す断面図である。 図２は、変形例に係る半導体記憶装置の構成を示す断面図である。 図３は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図４は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図５は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図６は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図７は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図８は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図９は、凹部の形状について説明するための図である。 図１０は、凹部の断面形状が一部において小さくなってしまう原因について説明するための断面図である。 図１１は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１２は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１３は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１４は、図１に示される半導体記憶装置の製造途中における凹部の形状、を模式的に示す断面図である。 図１５は、図１に示される半導体記憶装置の一部の形状、を模式的に示す断面図である。 図１６は、図１に示される半導体記憶装置が有する階段部の構成を示す断面図である。 図１７は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１８は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１９は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２０は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２１は、図１に示される半導体記憶装置の製造途中における凹部の形状、を模式的に示す断面図である。 図２２は、図１６に示される半導体記憶装置の一部の形状、を模式的に示す断面図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。半導体記憶装置１０では、複数のメモリセルが３次元に配列されている。図１を参照しながら、半導体記憶装置１０の構成について説明する。
半導体記憶装置１０は、絶縁層２０と、半導体層３０と、複数の柱状体１００と、を備えている。
絶縁層２０は、例えば酸化シリコンのような絶縁性の材料により形成された層である。図１において符号「２１」が付されている複数のブロックは、不図示のシリコン基板上に形成された回路素子や、当該回路素子に繋がる配線等を模式的に表すものである。これらは、メモリセルに対するデータの読み込み、書き込み、及び消去を行うための周辺回路として設けられている。以下では、当該周辺回路のことを「周辺回路２１」とも称する。絶縁層２０は、周辺回路２１の全体を覆うように、上記のシリコン基板上に形成された層となっている。
半導体層３０は、所謂「ソース線」として機能する層である。半導体層３０は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層３０は、上記の絶縁層２０の全体を上方から覆うように形成されている。
尚、ここでいう「上方」とは、半導体記憶装置１０を図１のように見た場合における「上方」のことである。以下の説明においても同様に、「上方」や「下方」等の語を用いることがあるが、その場合はいずれも、半導体記憶装置１０を図１のように見た場合における方向を示す語として用いることとする。
半導体層３０の上方側には、複数の絶縁層４０及び導体層５０が交互に積層されている。絶縁層４０は、それぞれの導体層５０の間を電気的に絶縁するための層である。絶縁層４０は、例えば、酸化シリコンを含む材料により形成されている。
導体層５０は、後に説明するように、柱状体１００に沿って形成された各トランジスタのゲートに接続され、当該ゲートに対し電圧を印可するための層である。導体層５０は、所謂「ワード線」として機能する。導体層５０は、例えばタングステンを含む材料により形成されている。
柱状体１００は、略円柱形状に形成された棒状の部材である。柱状体１００は、その長手方向が、複数の絶縁層４０及び導体層５０の積層方向に沿うように配置されている。柱状体１００は、絶縁層４０及び導体層５０が複数積層されている部分の上端から下方に向かって、半導体層３０の途中となる位置まで伸びている。つまり、柱状体１００は、絶縁層４０及び導体層５０の全体を垂直に貫通しており、その下端は、ベース層である半導体層３０に繋がっている。半導体記憶装置１０において、柱状体１００は複数設けられている。
それぞれの柱状体１００は、半導体１１０とメモリ膜１２０とを有している。半導体１１０は、柱状体１００の大部分を占める部分であって、例えばアモルファスシリコンからなる材料によって形成されている。柱状体１００の内側に、例えば絶縁性の材料からなる他の層が形成されていてもよい。
メモリ膜１２０は、半導体１１０の側面全体を覆う膜である。メモリ膜１２０は複数の膜を積層することにより形成されているのであるが、図１においては、これらの全体が単一のメモリ膜１２０として描かれている。メモリ膜１２０を構成する複数の膜には、その内側から順に、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜が含まれる。最も外側に形成されたブロック絶縁膜には、積層された導体層５０のそれぞれが接続されている。
柱状体１００のうち、それぞれの導体層５０が接続されている部分の内側は、トランジスタとして機能する。つまり、半導体記憶装置１０においては、それぞれの柱状体１００の長手方向に沿って、複数のトランジスタが直列に接続された状態となっている。それぞれの導体層５０は、トンネル絶縁膜及び電荷蓄積膜を介して、各トランジスタのゲートに接続されている。トランジスタの内側にある半導体１１０は、当該トランジスタのチャネルとして機能する。
柱状体１００の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、データを記憶するためのメモリセルとして機能する。また、直列に並ぶ複数のメモリセルの両端部に形成されたトランジスタは、各メモリセルのチャネルを流れる電流を制御するためのセレクトトランジスタとして機能する。
メモリ膜１２０が有する電荷蓄積膜には、導体層５０に電圧が印加されることにより電荷が蓄積される。電荷蓄積層に蓄積された電荷量が、メモリセルに保持されるデータに対応したものとなる。メモリセルは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。
柱状体１００の下方側の端部においては、メモリ膜１２０が除去されており、半導体１１０の下端が半導体層３０に対して接続されている。これにより、ソース線として機能する半導体層３０と、各トランジスタのチャネルとが電気的に接続されている。尚、半導体１１０の上端は、不図示のコンタクトを介してビット線に接続されている。
尚、各メモリセルに対するデータの読み書き等を実現するための周辺の回路の構成や、その具体的な動作としては、既に公知となっている様々な態様を採用することができる。このため、更なる具体的な説明については省略する。
積層された絶縁層４０及び導体層５０には、上方から下方に向けて後退するように凹状のメモリホール（Memory Hole：以下では「ＭＨ」とも表記する）が複数形成されており、それぞれの柱状体１００はこのＭＨの内側に形成されている。
ところで、半導体層３０の上面における絶縁層４０及び導体層５０の積層数は、実際には図１に示される積層数よりも多い。このような構成においては、ＭＨの内径に対する全長の比率が非常に大きくなるので、ＭＨの全体を１回の加工で形成することは困難である。そこで、半導体記憶装置１０を製造する際には、ＭＨの形成が２回に分けて行われる。ＭＨのうち、１回目の加工で形成される下方側部分のことを、「Lower Memory Hole」の略として以下では「ＬＭＨ」とも表記する。また、ＭＨのうち、２回目の加工で形成される上方側部分のことを、「Upper Memory Hole」の略として以下では「ＵＭＨ」とも表記する。尚、ＭＨの形成が３回以上に分けて行われることとしてもよい。
図１に示されるように、ＬＭＨとＵＭＨとの間の部分には、両者を接続するジョイント部（以下では「ＪＴ」とも表記する）が形成されている。本実施形態では、ＪＴは、上下方向に沿った略中央となる位置に積層された絶縁層４０の内側に形成されている。当該絶縁層４０のことを、以下では特に「絶縁層４１」とも表記する。絶縁層４１は、他の絶縁層４０よりも厚い層として形成されているのであるが、他の絶縁層４０と同じ厚さの層として形成されていてもよい。また、本実施形態では、ＪＴの上端及び下端のそれぞれの高さ位置が、絶縁層４１の上端及び下端のそれぞれの高さ位置と同一となっている。このような態様に替えて、ＪＴの上端の高さ位置が絶縁層４１の上端の高さ位置とは異なっていたり、ＪＴの下端の高さ位置が絶縁層４１の下端の高さ位置とは異なっていたりしてもよい。
尚、半導体記憶装置１０の構成は、細部において図１に示されるものとは異なっていてもよい。図２には、本実施形態の変形例に係る半導体記憶装置１０Ａの構成が、模式的な断面図として示されている。
この変形例においては、半導体層３０が、第１半導体層３１と、第２半導体層３３と、第３半導体層３５と、を有している。第１半導体層３１は最も下方側に形成された層であり、第２半導体層３３は第１半導体層３１の上方側に形成された層であり、第３半導体層３５は最も上方側に形成された層である。これらはいずれも、例えば不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。
第１半導体層３１と第２半導体層３３との間には、絶縁層３２が形成されている。同様に、第２半導体層３３と第３半導体層３５との間には、絶縁層３４が形成されている。絶縁層３２、３４はいずれも、例えば酸化シリコンを含む材料のような、絶縁性を有する材料により形成されている。
この変形例においては、半導体１１０の側面のうち第２半導体層３３と対向する部分において、メモリ膜１２０が除去されている。これにより、当該部分においては、半導体１１０と第２半導体層３３とが電気的に接続されている。尚、半導体１１０のうち上記以外の部分は、その下方側端部も含めて、メモリ膜１２０により覆われている。
このような構成の半導体記憶装置１０Ａでは、半導体層３０のうち第２半導体層３３のみが、各トランジスタのチャネルに接続されたソース線として機能とすることとなる。この変形例のように、半導体層３０の全体が単一の材料により形成された層となっておらず、一部において他の材料からなる層（例えば絶縁層３２、３４）が設けられているような態様であっても、以下に説明するものと同様の製造方法を採用することができる。
以下、本実施形態に係る半導体記憶装置１０の製造方法について説明する。
＜第１積層工程＞第１積層工程では、不図示のシリコン基板上に周辺回路２１が形成された後、周辺回路２１を覆う絶縁層２０、及び、絶縁層２０を覆う半導体層３０が順に形成される。その後、半導体層３０を覆うように、複数の絶縁層４０及び犠牲層６０が交互に形成される。図３には、第１積層工程が完了した状態が示されている。
犠牲層６０は、後の置換工程において導体層５０に置き換えられる層であって、例えば窒化シリコンを含む材料により形成される。第１積層工程においては、犠牲層６０を含む上記の各層が、例えばＣＶＤにより形成される。
尚、第１積層工程において形成されるのは、図１に示される半導体記憶装置１０のうち、絶縁層２０から絶縁層４１までの部分である。絶縁層４１よりも更に上方側となる部分は、後に説明する第２積層工程において形成される。第１積層工程において形成される半導体層３０は、「ベース層」に該当する。また、半導体層３０の上方において交互に形成される絶縁層４０及び犠牲層６０の全体は、ベース層を覆う「被覆層」に該当する。第１積層工程において形成される絶縁層４０及び犠牲層６０の全体のことを、以下では「被覆層７０」とも表記する。このように、第１積層工程は、ベース層である半導体層３０を覆うように被覆層７０を形成する工程となっている。
＜第１凹部形成工程＞第１積層工程の後に行われる第１凹部形成工程では、後にＬＭＨとなる凹部７１が、例えばＲＩＥ（Reactive Ion Etching）により形成される。図４には、第１凹部形成工程が完了した状態が示されている。
凹部７１は、絶縁層４１の表面から、半導体層３０の途中となる位置、すなわち、半導体層３０の上端よりも低く且つ下端よりも高い位置まで形成される。凹部７１は、その長手方向に対し垂直な断面が略円形となっている。凹部７１の長手方向は、半導体層３０や絶縁層４０等の各層に対して垂直な方向となっている。このように、第１凹部形成工程は、被覆層７０を貫通し、ベース層である半導体層３０の途中まで至る凹部７１、を形成する工程となっている。
第１凹部形成工程において、ベース層である半導体層３０は、凹部７１を形成する際におけるエッチングストッパーとして機能する。仮に、ベース層に対する選択比が十分ではない場合には、凹部７１が半導体層３０を貫いて絶縁層２０に達してしまい、周辺回路２１の一部がエッチングされてしまう可能性がある。そこで、それぞれの凹部７１が形成される際のエッチングレートのばらつきを吸収し、且つ、凹部７１の形成が確実に半導体層３０の途中となる位置で完了するように、半導体層３０の材料として、十分な選択比を確保し得る材料であるシリコンが用いられている。
第１凹部形成工程が完了した時点においては、被覆層７０の表面には不図示のマスク材料が残留した状態となっている。当該マスク材料は、ＲＩＥに使用される、たとえばカーボン膜で構成されるものである。当該マスク材料は、アッシング処理により除去される。アッシング処理の後、次に述べる犠牲材埋め込み工程に移行する前に、凹部７１の内面を清浄化するために、希釈フッ化水素酸（ＤＨＦ）を用いたウェットエッチングが施される。このようにウェットエッチングを施す工程は、後に詳しく説明する「内周面除去工程」に該当するものである。
＜犠牲材埋め込み工程＞第１凹部形成工程の後に行われる犠牲材埋め込み工程では、凹部７１の内側に犠牲材８０が埋め込まれる。図５には、犠牲材埋め込み工程が完了した状態が示されている。
犠牲材８０としては、例えばアモルファスシリコンのような、シリコンを含む材料が用いられる。犠牲材８０の埋め込みは、例えばＣＶＤにより行われる。尚、凹部７１の内側に犠牲材８０が埋め込まれる途中の段階においては、凹部７１のうち絶縁層４１に形成されている部分の内径を、例えば等方性エッチングにより拡大させる処理が行われる。このように、凹部７１の内径を拡大させた部分のことを、以下では「拡径部ＪＴ０」とも表記する。拡径部ＪＴ０は、後にＪＴが形成される部分である。犠牲材埋め込み工程では、拡径部ＪＴ０の内側全体にも犠牲材８０が埋め込まれる。犠牲材８０のうち、拡径部ＪＴ０の内側に埋め込まれた部分のことを、以下では「犠牲材８１」とも表記する。
＜第２積層工程＞犠牲材埋め込み工程の後に行われる第２積層工程では、犠牲材８１が形成された絶縁層４１を覆うように、複数の犠牲層６０及び絶縁層４０が交互に形成される。図６には、第２積層工程が完了した状態が示されている。第１積層工程と同様に、第２積層工程では、上記の各層が例えばＣＶＤにより形成される。第２積層工程において形成されるのは、図１に示される半導体記憶装置１０のうち、絶縁層４１の上方側となる部分である。
絶縁層４１の拡径部ＪＴ０に予め形成されていた犠牲材８１は、先に述べた半導体層３０と同様に「ベース層」に該当する。犠牲材８１の上方において交互に形成される絶縁層４０及び犠牲層６０の全体は、ベース層を覆う「被覆層」に該当する。第２積層工程において形成される絶縁層４０及び犠牲層６０の全体のことを、以下では「被覆層９０」とも表記する。このように、第２積層工程は、ベース層である犠牲材８１を覆うように被覆層９０を形成する工程となっている。
＜第２凹部形成工程＞第２積層工程の後に行われる第２凹部形成工程では、後にＵＭＨとなる凹部９１が、第１凹部形成工程と同様に、例えばＲＩＥにより形成される。図７には、第２凹部形成工程が完了した状態が示されている。
凹部９１は、第２積層工程において最も上方側に形成された絶縁層４０の表面から、犠牲材８１の途中となる位置、すなわち、犠牲材８１の上端よりも低く且つ下端よりも高い位置まで形成される。凹部９１は、第１凹部形成工程において形成される凹部７１と同様に、その長手方向に対し垂直な断面が略円形となっている。凹部９１の長手方向は、半導体層３０や絶縁層４０等の各層に対して垂直な方向となっている。また、凹部９１の中心軸は、凹部７１の中心軸と概ね一致している。このように、第２凹部形成工程は、被覆層９０を貫通し、ベース層である犠牲材８１の途中まで至る凹部９１、を形成する工程となっている。
第２凹部形成工程において、ベース層である犠牲材８１は、凹部９１を形成する際におけるエッチングストッパーとして機能する。仮に、ベース層に対する選択比が十分ではない場合には、凹部９１が犠牲材８１を貫いてしまう。このとき、凹部９１の中心軸が、下方側にある凹部７１の中止軸と一致していない場合には、犠牲材８１の下方側にある被覆層７０の一部がエッチングされてしまう可能性がある。そこで、それぞれの凹部９１が形成される際のエッチングレートのばらつきを吸収し、且つ、凹部９１の形成が確実に犠牲材８１の途中となる位置で完了するように、犠牲材８１の材料として、十分な選択比を確保し得る材料であるシリコンが用いられている。
第２凹部形成工程が完了した時点においては、被覆層９０の表面には不図示のレジスト膜が残留した状態となっている。当該レジスト膜は、アッシング処理により除去される。アッシング処理の後、次に述べる犠牲材除去工程に移行する前には、凹部９１の内面を清浄化するために、希釈フッ化水素酸を用いたウェットエッチングが施される。
＜犠牲材除去工程＞第２凹部形成工程の後に行われる犠牲材除去工程では、例えばウェットエッチングによって、拡径部ＪＴ０や凹部７１の内側に埋め込まれていた犠牲材８０が除去される。図８には、犠牲材除去工程が完了した状態が示されている。犠牲材除去工程が完了すると、半導体層３０の上方側において交互に形成された絶縁層４０及び犠牲層６０の全体を貫くように、複数のＭＨが形成された状態となる。第１凹部形成工程において形成されたそれぞれの凹部７１はＬＭＨとなり、第２凹部形成工程において形成されたそれぞれの凹部９１はＵＭＨとなる。
＜柱状体形成工程＞犠牲材除去工程の後に行われる柱状体形成工程では、ＭＨの内周面に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、が順に形成され、これにより、図１に示されるメモリ膜１２０が形成される。その後、メモリ膜１２０の更に内側に半導体１１０が形成され、これにより、図１に示される柱状体１００が形成される。メモリ膜１２０及び半導体１１０の形成は、いずれも、例えばＣＶＤにより行われる。
＜置換工程＞柱状体形成工程の後に行われる置換工程では、複数形成されていた犠牲層６０が導体層５０に置き換えられる。図示は省略するが、置換工程では、交互に形成された絶縁層４０及び犠牲層６０の全体を分断するようにスリットが形成され、当該スリットを介したウェットエッチングにより全ての犠牲層６０が除去される。その後、犠牲層６０が形成されていた空間に、例えばタングステンを含む金属材料が埋め込まれ、これにより導体層５０が形成される。金属材料は、例えばＣＶＤによって埋め込まれる。置換工程が行われた後は、後に説明する階段部等が形成され、図１に示される半導体記憶装置１０が完成する。
ところで、半導体記憶装置１０の性能を十分に発揮させるためには、柱状体１００のうち少なくともトランジスタとして機能する範囲の上端から下端に至る全体において、柱状体１００の直径が概ね均等となっていることが好ましい。尚、上記における「トランジスタとして機能する範囲」とは、柱状体１００のうち、絶縁層４０（ただし絶縁層４１を除く）及び導体層５０を貫いている部分の範囲のことである。
仮に、柱状体１００の直径が一部において小さくなり過ぎている場合には、各メモリセルの電気的性能にムラが生じてしまう。また、ＭＨの内径が一部において小さくなり過ぎている場合には、例えば犠牲材埋め込み工程において当該部分が閉塞し、全体に対する犠牲材８０の埋め込みが十分に行われない可能性が生じる。更に、置換工程においても当該部分が閉塞し、全体に対する金属材料の埋め込みが十分に行われない可能性も生じる。
従って、第１凹部形成工程において形成されるそれぞれの凹部７１については、その長手方向に対し垂直な断面の形状が、高さ位置によることなく、少なくとも被覆層７０を貫いている範囲の全体において均一となっていることが好ましい。第２凹部形成工程において形成されるそれぞれの凹部９１についても同様である。ただし、ＲＩＥによる異方性エッチングの特性上、当該断面の形状を完全に均一なものとすることは難しい。図４等において誇張して表現されているように、凹部７１の上記断面の形状は、上方側から下方側に行くほど次第に小さくなる傾向がある。
図９に示されるのは、凹部７１の高さ位置（縦軸）と、各位置における凹部７１の内径（横軸）と、の関係の一例を示すグラフである。同図の縦軸の値が０となっている高さ位置は、最も下方側にある絶縁層４０と半導体層３０との境界となる位置、すなわち、被覆層７０の下端位置である。
図９に示される例のように、凹部７１の内径は、上方側から下方側に行くに従って次第に小さくなって行くのであるが、被覆層７０の下端位置の近傍において急激に小さくなる傾向がある。このような問題は、第２凹部形成工程において形成されるそれぞれの凹部９１についても同様に生じ得る。
凹部７１の内径が、被覆層７０の下端位置の近傍において特に小さくなりやすい原因について、図１０を参照しながら説明する。図１０に示されるのは、第１凹部形成工程が行われている途中の時点における、半導体層３０及びその近傍部分の断面である。
第１凹部形成工程におけるＲＩＥのエッチングガスとしては、一般的にフッ化炭素系のガスが用いられる。フッ化炭素系のガスに含まれる炭素は、犠牲層６０をエッチングする際に、犠牲層６０の材料である窒化シリコン中の窒素と反応し、気体となって外部に排出される。また、フッ化炭素系のガスに含まれる炭素は、絶縁層４０をエッチングする際に、絶縁層４０の材料である酸化シリコン中の酸素と反応し、やはり気体となって外部に排出される。
先に述べたように、ベース層である半導体層３０の材料としては、エッチングの際の選択比を高めるためにシリコンが用いられている。当該材料には、フッ化炭素系のガスに含まれる炭素と反応する元素、すなわち、酸素や窒素などが含まれていない。従って、フッ化炭素系のガスに含まれる炭素は、半導体層３０をエッチングする際において析出し、図１０において符号「７２」が付された部分のように、凹部７１の底の部分に堆積してしまう。このように堆積した炭素のことを、以下では「堆積物７２」とも表記する。
堆積物７２には、ＲＩＥの実施中においてイオンが到達する。このため、堆積物７２の一部は当該イオンによりはじき出されて、図１０において符号「７３」が付された部分のように、凹部７１の下端部近傍における内周面に堆積してしまう。すなわち、凹部７１の内周面に、堆積物７２の一部がリスパッタされ堆積してしまう。このように堆積した炭素のことを、以下では「リスパッタ物７３」とも表記する。
凹部７１の内周面のうち、リスパッタ物７３により覆われた部分では、イオンが到達しにくくなるので、ＲＩＥによるエッチングレートが低下してしまう。その結果、凹部７１の内径は、上方側から下方側に行くに従って次第に小さくなって行き、特に被覆層７０の下端位置の近傍において急激に小さくなってしまう。第２凹部形成工程において形成されるそれぞれの凹部９１についても同様であり、凹部９１の内径は、上方側から下方側に行くに従って次第に小さくなって行き、特に被覆層９０の下端位置の近傍において急激に小さくなってしまう。
そこで、半導体記憶装置１０を製造するにあたっては、これまでに説明した各工程に加えて、以下の工程をも行うことにより、被覆層７０の下端部近傍における凹部７１の内径や、被覆層９０の下端部近傍における凹部９１の内径を、従来よりも拡大させることとしている。
被覆層７０の下端部近傍における凹部７１の内径を拡大させ、当該内径の上下方向に沿った分布を均一に近づけるための工程について説明する。図１１に示されるのは、図４と同様に、第１凹部形成工程が完了した直後の状態である。図１１の断面図においては、凹部７１の内周面が直線状となるように簡略化して描かれている。しかしながら、実際には図９に示される例のように、被覆層７０の下端部近傍における凹部７１の内径は、当該下端部に近づくに従って急激に小さくなっている。
＜ベース層拡径工程＞第１凹部形成工程が完了し、先に述べたようにアッシング処理が行われた後は、犠牲材埋め込み工程に先立ち、ベース層拡径工程及び内周面除去工程が順に行われる。ベース層拡径工程では、凹部７１のうち、ベース層である半導体層３０に形成されている部分の内径を、他の部分に比べて拡大させる処理が行われる。図１２には、ベース層拡径工程が完了した状態が示されている。尚、図１２において点線で示されているのは、ベース層拡径工程が行われる前の時点における、凹部７１の内面の当初の形状である。
ベース層拡径工程では、室温のコリン水溶液（Ｒ－ＴＭＹ）を用いたエッチングが行われる。これにより、凹部７１の内面のうち半導体層３０の部分だけが選択的に除去される。その結果、凹部７１のうち半導体層３０に形成されている部分が、他の部分に比べて拡大する。
ベース層拡径工程が行われると、被覆層７０のうち、ベース層である半導体層３０に接していた部分の一部が、凹部７１の内部空間に対して露出した状態となる。図１２では、このように露出する部分に符号「４２」が付してある。当該部分のことを、以下では「露出部４２」とも表記する。
このように、ベース層拡径工程は、凹部７１のうち、ベース層である半導体層３０に形成されている部分を拡大させることにより、被覆層７０のうち、半導体層３０に接していた部分の一部を露出させる工程となっている。
＜内周面除去工程＞ベース層拡径工程が終了すると、内周面除去工程が行われる。内周面除去工程は、凹部７１の内面を清浄化するために行われる工程である。先に述べたように、凹部７１の内面に対しては、希釈フッ化水素酸を用いたウェットエッチングが施される。図１３には、内周面除去工程が完了した状態が示されている。尚、図１３において点線で示されているのは、ベース層拡径工程や内周面除去工程が行われる前の時点における、凹部７１の内面の当初の形状である。このように、内周面除去工程は、凹部７１の内側において露出している被覆層７０の表面に対し、エッチングを施す工程となっている。
内周面除去工程においては、凹部７１の内面の全体が希釈フッ化水素酸に曝される。このとき、被覆層７０を構成する絶縁層４０及び犠牲層６０のそれぞれは、凹部７１に向けて露出している側面部分のみが希釈フッ化水素酸に曝され、当該部分が除去される。ただし、被覆層７０のうち最も下方、すなわち半導体層３０の直上に形成された絶縁層４０は、図１２において矢印で示されるように、凹部７１に向けて露出している側面部分のみならず、下面側の露出部４２も、希釈フッ化水素酸に曝されることとなる。このため、内周面除去工程においては、凹部７１の内周面のうち、被覆層７０の下端部近傍の部分が、他の部分よりも多く除去される。
図１４には、内周面除去工程が完了した時点における凹部７１の形状が模式的に描かれている。同図に示されるように、凹部７１の長手方向に対し垂直な断面、における凹部７１の内径は、上方側から下方側に行く程小さくなっていき、最も小さな部分では、当該内径がＤ１となっている。しかしながら、当該部分の更に下方側、すなわち、図１４において符号「４３」が付された部分においては、凹部７１の内径は下方側に行く程大きくなっていき、被覆層７０の下端においては、凹部７１の内径はＤ１よりも大きなＤ２となっている。これは、被覆層７０の下端部近傍の部分が、上記のように他の部分よりも多く除去されたからである。
尚、図１４においては、被覆層７０のうち最も下方側にある絶縁層４０と、その一つ上にある犠牲層６０と、の境界となる位置において、凹部７１の内径が最も小さなＤ１となっている。しかしながら、凹部７１の内径が最も小さくなる部分の位置は、例えば露出部４２の寸法などに応じて変化するため、図１４の例とは異なる位置となることもある。
このように、第１凹部形成工程が完了した後には、犠牲材埋め込み工程が行われる前に、ベース層拡径工程及び内周面除去工程が順に実行される。ベース層拡径工程においては、凹部７１のうち、ベース層である半導体層３０に形成されている部分の内径が拡大し、被覆層７０に露出部４２が形成される。続く内周面除去工程では、凹部７１の内側において露出している被覆層７０の表面にエッチングが施され、被覆層７０の下端部近傍の部分が、他の部分よりも多く除去される。これにより、被覆層７０の下端部近傍における凹部７１の内径が拡大するので、凹部７１の内径の分布を均等な分布に近づけることができ、半導体記憶装置１０の性能を十分に発揮させることが可能となる。
尚、ベース層拡径工程が行われる直前においては、凹部７１の内面に対し、希釈フッ化水素酸を用いたウェットエッチング、もしくはＲＩＥを施すことが好ましい。これにより、半導体層３０の内面に形成されていた酸化膜が予め除去されるので、続くベース層拡径工程において、コリン水溶液を用いたエッチングを適切に行うことが可能となる。
以上のようなベース層拡径工程及び内周面除去工程は、第１凹部形成工程が完了した後のみならず、第２凹部形成工程が完了した後であり、且つ犠牲材除去工程が行われる前のタイミングでも実行される。図示は省略するが、第２凹部形成工程が完了した後のベース層拡径工程では、凹部９１のうち、ベース層である犠牲材８１に形成されている部分の内径を、他の部分に比べて拡大させる処理が行われる。これにより、被覆層９０のうち、犠牲材８１に接していた部分の一部が、凹部９１の内部空間に対して露出した状態となる。
続く内周面除去工程では、凹部９１の内側において露出している被覆層９０の表面に対し、希釈フッ化水素酸を用いたウェットエッチングが施される。これにより、凹部９１の内周面のうち、被覆層９０の下端部近傍の部分が、他の部分よりも多く除去される。その結果、図１４に示される凹部７１の形状と同様に、被覆層９０の下端部近傍における凹部９１の内径が拡大する。その結果、凹部９１の内径の分布を均等な分布に近づけることができ、半導体記憶装置１０の性能を十分に発揮させることが可能となる。
この場合も、ベース層拡径工程が行われる直前においては、凹部９１の内面に対し、希釈フッ化水素酸を用いたウェットエッチング、もしくはＲＩＥを施すことが好ましい。これにより、犠牲材８１の内面に形成されていた酸化膜が予め除去されるので、続くベース層拡径工程において、犠牲層８１に対するエッチングを適切に行うことが可能となる。
以上のように、半導体記憶装置１０を製造する際には、ベース層を覆うように被覆層を形成する工程（第１積層工程、第２積層工程）と、被覆層を貫通しベース層の途中まで至る凹部、を形成する工程（第１凹部形成工程、第２凹部形成工程）と、凹部のうちベース層に形成されている部分を拡大させることにより、被覆層のうち、ベース層に接していた部分の一部を露出させる工程（ベース層拡径工程）と、凹部の内側において露出している被覆層の表面に対し、エッチングを施す工程（内周面除去工程）と、がそれぞれ実行される。これにより、凹部７１の内径の分布、及び、凹部９１の内径の分布を、均等な分布に近づけることができ、半導体記憶装置１０の性能を向上させることができる。
ベース層である半導体層３０及び犠牲材８１は、いずれも、シリコンを含む材料により形成された層である。また、ベース層拡径工程においては、シリコンを含む材料により形成されたこれらのベース層に対し、コリン水溶液を用いたエッチングが施される。これにより、凹部７１のうち半導体層３０に形成されている部分の内径や、凹部９１のうち犠牲材８１に形成されている部分の内径を、確実に拡大させることができる。
図１５には、完成した半導体記憶装置１０のうち、柱状体１００の下端部近傍の構成が模式的に示されている。柱状体１００は、図１４に示されるような形状の凹部７１の内側に形成されている。
図１を参照しながら説明したように、半導体層３０の上方側には、複数の絶縁層４０及び導体層５０が交互に積層されている。このように積層された絶縁層４０及び導体層５０の全体のことを、以下では「被覆層７５」とも表記する。被覆層７５は、ベース層である半導体層３０を覆う層ということができる。
図１５に示されるように、柱状体１００のうち、ベース層である半導体層３０と被覆層７５との境界の近傍部分（符号４３が付された部分）においては、柱状体１００の、その長手方向に対し垂直な断面の形状が、被覆層７５側（つまり上方側）から上記の境界に近づく程大きくなっている。その結果、柱状体１００のうち被覆層７５を貫いている部分における、柱状体１００の直径が概ね均一となっているので、半導体記憶装置１０は十分に性能を発揮することができる。
図示は省略するが、柱状体１００のうち犠牲材８１よりも上方側の部分についても、上記と同様のことがいえる。犠牲材８１の上方側に積層された絶縁層４０及び導体層５０の全体を改めて「被覆層７５」と定義すると、ベース層である犠牲材８１は、その上方側から被覆層７５によって覆われている。柱状体１００のうち、ベース層である犠牲材８１と上記被覆層７５との境界の近傍部分においては、柱状体１００の、その長手方向に対し垂直な断面の形状が、被覆層７５側（つまり上方側）から上記の境界に近づく程大きくなっている。このように、犠牲材８１の上方側においても、柱状体１００のうち被覆層７５を貫いている部分における、柱状体１００の直径が概ね均一となっているので、半導体記憶装置１０は十分に性能を発揮することができる。
図１６には、半導体記憶装置１０のうち、図１に示される部分とは異なる部分の断面が模式的に示されている。図１６に示されるそれぞれの導体層５０は、図１のように複数の柱状体１００が形成されている部分から、半導体層３０の表面と平行な方向に沿って階段状に引き出されているものである。半導体記憶装置１０のうち、図１６に示される部分のことを、以下では「階段部」とも表記する。尚、階段部においては、互いに隣り合う導体層５０の間に絶縁層４０が形成されている。また、後述のコンタクト２００の周囲には、絶縁層４０と同じ材料からなる絶縁層１４０が形成されている。
階段部においては、階段状に引き出された導体層５０のそれぞれの上面に対し、コンタクト２００の下端が接続されている。コンタクト２００は、例えばタングステンのような金属により形成された棒状の部材である。コンタクト２００は、半導体記憶装置１０の上方側に形成されている不図示の配線層と、それぞれの導体層５０とを電気的に接続するために設けられている。
半導体記憶装置１０の製造時において、コンタクト２００を形成する方法について説明する。
＜階段部形成工程＞先に述べた置換工程が行われた後には、絶縁層４０及び導体層５０が交互に積層されている被覆層７５に対し、ＲＩＥによるエッチング及びレジストのスリミングが交互に繰り返され、これにより被覆層７５が階段状に加工される。階段部形成工程が行われると、それぞれの導体層５０が、図１６に示されるような階段状となる。尚、このような階段部形成工程としては公知の工程を用いることができるので、その具体的なプロセスの説明や図示については省略する。
＜第３積層工程＞階段部形成工程の後に行われる第３積層工程では、階段状に加工された被覆層７５の上面全体を覆うように絶縁層１４０が形成される。第３積層工程では、上記の絶縁層１４０が例えばＣＶＤにより形成された後、その表面全体が平坦化される。図１７には、導体層５０のうち階段状に引き出されている部分と、導体層５０の当該部分を上方側から覆うように形成された絶縁層１４０と、が示されている。
導体層５０は「ベース層」に該当し、絶縁層１４０は、ベース層を覆う「被覆層」に該当する。第３積層工程は、ベース層である導体層５０を覆うように、被覆層である絶縁層１４０を形成する工程、ということができる。
＜第３凹部形成工程＞第３積層工程の後に行われる第３凹部形成工程では、後にコンタクト２００を埋め込むための凹部１５１が、例えばＲＩＥにより形成される。図１８には、図１７に示される部分において、第３凹部形成工程が完了した状態が示されている。
凹部１５１は、絶縁層１４０の表面から、導体層５０の途中となる位置、すなわち、導体層５０の上端よりも低く且つ下端よりも高い位置まで形成される。凹部１５１は、その長手方向に対し垂直な断面が略円形となっている。凹部１５１の長手方向は、半導体層３０や導体層５０等の各層に対して垂直な方向となっている。このように、第３凹部形成工程は、被覆層である絶縁層１４０を貫通し、ベース層である導体層５０の途中まで至る凹部１５１、を形成する工程となっている。
第３凹部形成工程が完了した時点においては、絶縁層１４０の表面には不図示のレジスト膜が残留した状態となっている。当該レジスト膜は、アッシング処理により除去される。
＜ベース層拡径工程＞第３凹部形成工程が完了し、上記のようにアッシング処理が行われた後は、図１２を参照しながら説明したものと同様のベース層拡径工程が行われる。ここでのベース層拡径工程では、凹部１５１のうち、ベース層である導体層５０に形成されている部分の内径を、他の部分に比べて拡大させる処理が行われる。図１９には、図１８に示される部分において、ベース層拡径工程が完了した状態が示されている。尚、図１９において点線で示されているのは、ベース層拡径工程が行われる前の時点における、凹部１５１の内面の当初の形状である。
このベース層拡径工程では、タングステンからなる導体層５０を選択的に除去し得るエッチング剤として、例えば、フッ化水素酸と硝酸との混合液が用いられる。これにより、凹部１５１の内面のうち導体層５０の部分だけが選択的に除去される。その結果、凹部１５１のうち導体層５０に形成されている部分が、他の部分に比べて拡大する。
ベース層拡径工程が行われると、被覆層である絶縁層１４０のうち、ベース層である導体層５０に接していた部分の一部が、凹部１５１の内部空間に対して露出した状態となる。図１９では、このように露出する部分に符号「１４２」が付してある。当該部分のことを、以下では「露出部１４２」とも表記する。
このように、コンタクト２００を形成するために行われるベース層拡径工程は、凹部１５１のうち、ベース層である導体層５０に形成されている部分を拡大させることにより、被覆層である絶縁層１４０のうち、導体層５０に接していた部分の一部を露出させる工程となっている。
＜内周面除去工程＞ベース層拡径工程が終了すると、図１３を参照しながら説明したものと同様の内周面除去工程が行われる。内周面除去工程は、凹部１５１の内面を清浄化するために行われる工程である。内周面除去工程では、凹部１５１の内面に対し、希釈フッ化水素酸を用いたウェットエッチングが施される。図２０には、図１９に示される部分において、内周面除去工程が完了した状態が示されている。尚、図２０において点線で示されているのは、内周面除去工程が行われる前の時点における、凹部１５１の内面の当初の形状である。このように、内周面除去工程は、凹部１５１の内側において露出している絶縁層１４０の表面に対し、エッチングを施す工程となっている。
内周面除去工程においては、凹部１５１の内面の全体が希釈フッ化水素酸に曝される。このとき、被覆層である絶縁層１４０の大部分は、凹部１５１に向けて露出している側面部分のみが希釈フッ化水素酸に曝され、当該部分が除去される。ただし、絶縁層１４０のうち最も下方側に形成されている部分は、図１９において矢印で示されるように、凹部１５１に向けて露出している側面部分のみならず、下面側の露出部１４２も、希釈フッ化水素酸に曝されることとなる。このため、内周面除去工程においては、凹部１５１の内周面のうち、絶縁層１４０の下端部近傍の部分が、他の部分よりも多く除去される。
図２１には、内周面除去工程が完了した時点における凹部１５１の形状が模式的に描かれている。同図に示されるように、凹部１５１の長手方向に対し垂直な断面、における凹部１５１の内径は、上方側から下方側に行く程小さくなっていき、最も小さな部分では、当該内径がＤ１１となっている。しかしながら、当該部分の更に下方側、すなわち、図２１において符号「１４３」が付された部分においては、凹部１５１の内径は下方側に行く程大きくなっていき、被覆層である絶縁層１４０の下端においては、凹部１５１の内径はＤ１１よりも大きなＤ１２となっている。これは、絶縁層１４０の下端部近傍の部分が、上記のように他の部分よりも多く除去されたからである。
このように、第３凹部形成工程が完了した後には、ベース層拡径工程及び内周面除去工程が順に実行される。ベース層拡径工程においては、凹部１５１のうち、ベース層である導体層５０に形成されている部分の内径が拡大し、被覆層である絶縁層１４０に露出部１４２が形成される。続く内周面除去工程では、凹部１５１の内側において露出している絶縁層１４０の表面にエッチングが施され、絶縁層１４０の下端部近傍の部分が、他の部分よりも多く除去される。これにより、被覆層である絶縁層１４０の下端部近傍における凹部１５１の内径が拡大するので、凹部１５１の内径の分布を均等な分布に近づけることができる。
＜導体埋め込み工程＞内周面除去工程の後に行われる導体埋め込み工程では、上記のように形成された凹部１５１の内側に、例えばタングステンのような導電性を有する材料が埋め込まれ、これによりコンタクト２００が形成される。図２２には、図２０に示される部分において、導体埋め込み工程が完了した状態が示されている。導電性を有する材料の埋め込みは、例えばＣＶＤにより行うことができる。
図２２に示されるように、コンタクト２００のうち、導体層５０と絶縁層１４０との境界の近傍部分（符号１４３が付された部分）においては、コンタクト２００の、その長手方向に対し垂直な断面の形状が、絶縁層１４０側（つまり上方側）から上記の境界に近づく程大きくなっている。その結果、コンタクト２００のうち絶縁層１４０を貫いている部分における、コンタクト２００の直径が概ね均一となっている。このようなコンタクト２００は、柱状体１００と同様の外形状を有するものであり、絶縁層１４０を貫通し導体層５０に繋がる「柱状体」ということができる。
以上のように、コンタクト２００を形成する際においても、柱状体１００を形成するための方法と同様の方法を用いることができる。
当該方法は、半導体記憶装置１０が有する他の柱状体を形成する際にも採用することができる。「他の柱状体」としては、例えば、置換工程において犠牲層６０が除去された状態の各絶縁層１４０を、補強するために設けられる支持柱が挙げられる。支持柱は、例えば図１６の階段部等において、それぞれの導体層５０を上下に貫くような複数の位置に設けられる。尚、支持柱は、先に説明した柱状体１００と同一の構造を有するものであり、その設けられている位置においてのみ柱状体１００と異なるものである。更に、支持柱は、柱状体１００を形成するための方法と同一の方法を用いて、柱状体１００と同時に形成されるものである。このため、支持柱を形成するための具体的な方法については説明を省略する。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１０：半導体記憶装置、３０：半導体層、４０：絶縁層、５０：導体層、６０：犠牲層、７０：被覆層、７１：凹部、７５：被覆層、８１：犠牲材、９０：被覆層、９１：凹部、１００：柱状体、１４０：絶縁層、２００：コンタクト。

Claims (4)

  1. ベース層と、
    前記ベース層を覆う被覆層と、
    前記被覆層を貫通し前記ベース層に繋がる柱状体と、を備え、
    前記柱状体のうち、前記ベース層と前記被覆層との境界の近傍部分においては、
    前記柱状体の、その長手方向に対し垂直な断面の形状が、前記被覆層側から前記境界に近づく程大きくなっている、半導体記憶装置。
  2. ベース層を覆うように被覆層を形成する工程と、
    前記被覆層を貫通し前記ベース層の途中まで至る凹部、を形成する工程と、
    前記凹部のうち前記ベース層に形成されている部分を拡大させることにより、前記被覆層のうち、前記ベース層に接していた部分の一部を露出させる工程と、
    前記凹部の内側において露出している前記被覆層の表面に対し、エッチングを施す工程と、を備える半導体記憶装置の製造方法。
  3. 前記ベース層はシリコンを含む材料により形成された層である、請求項２に記載の半導体記憶装置の製造方法。
  4. 前記被覆層のうち、前記ベース層に接していた部分の一部を露出させる工程においては、前記凹部のうち前記ベース層に形成されている部分を、コリン水溶液を用いたエッチングによって拡大させる、請求項３に記載の半導体記憶装置の製造方法。
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