TW202207433A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種性能提高之半導體記憶裝置及其製造方法。 實施方式之半導體記憶裝置10之製造方法包括以下步驟：以覆蓋半導體層30之方式形成被覆層70；形成貫通被覆層70並到達半導體層30中間之凹部71；藉由擴大凹部71中形成於半導體層30之部分，而使被覆層70中與半導體層30相接之部分之一部分露出；以及對在凹部71內側露出之被覆層70之表面實施蝕刻。

Description

半導體記憶裝置及其製造方法
所公開之實施方式係關於一種半導體記憶裝置及其製造方法。
例如於NAND(Not AND，反及)型快閃記憶體之類的半導體記憶裝置中，形成於基板上之被覆層中嵌埋有複數個柱狀體。作為此種「柱狀體」，例如可例舉作為串列排列之複數個記憶胞發揮功能之柱狀體、或作為連接於導電層之接點發揮功能之柱狀體等。
為了提高半導體記憶裝置之性能，較佳為以如下方式形成各個柱狀體，即，對於各個柱狀體，抑制各柱狀體之與長度方向垂直之截面的形狀沿著該長度方向之下方側之大小較上方側之大小減少的程度。
本發明所欲解決之問題在於提供一種性能提高之半導體記憶裝置及其製造方法。
實施方式之半導體記憶裝置具備：基底層；被覆層，其覆蓋上述基底層；及柱狀體，其貫通上述被覆層並連接至上述基底層。於上述柱狀體中之上述基底層與上述被覆層之交界之附近部分，上述柱狀體之與其長度方向垂直之截面之形狀自上述被覆層側越靠近上述交界則越大。
又，實施方式之半導體記憶裝置之製造方法包括以下步驟：以覆蓋基底層之方式形成被覆層；形成貫通上述被覆層並到達上述基底層中間之凹部；藉由擴大上述凹部中形成於上述基底層之部分，而使上述被覆層中與上述基底層相接之部分之一部分露出；以及對在上述凹部內側露出之上述被覆層之表面實施蝕刻。
以下，參照圖式對本實施方式進行說明。為了使說明易於理解，各圖式中對相同之構成要素儘可能標註相同符號，並省略重複說明。
本實施方式之半導體記憶裝置10係構成為NAND型快閃記憶體之非揮發性記憶裝置。於半導體記憶裝置10中，複數個記憶胞三維地排列。參照圖1對半導體記憶裝置10之構成進行說明。
半導體記憶裝置10具備絕緣層20、半導體層30及複數個柱狀體100。
絕緣層20例如為由氧化矽之類的絕緣性材料形成之層。圖1中，標註符號「21」之複數個區塊模式性地表示形成於未圖示之矽基板上之電路元件、或與該電路元件相連之配線等。其等係作為用以對記憶胞進行資料之讀入、寫入及抹除之周邊電路而設置。以下，亦將該周邊電路稱為「周邊電路21」。絕緣層20係以覆蓋周邊電路21整體之方式形成於上述矽基板上之層。
半導體層30係作為所謂「源極線」發揮功能之層。半導體層30例如由摻雜有雜質之多晶矽之類的包含矽之材料形成。半導體層30以自上方覆蓋上述絕緣層20整體之方式形成。
再者，此處所述之「上方」係如圖1般觀察半導體記憶裝置10時之「上方」。以下說明中有時亦同樣使用「上方」或「下方」等用語，每種情況均是用作表示如圖1般觀察半導體記憶裝置10時之方向之用語。
於半導體層30之上方側交替積層有複數個絕緣層40及導電層50。絕緣層40係用以使各個導電層50之間電絕緣之層。絕緣層40例如由包含氧化矽之材料形成。
如下文所說明，導電層50係連接於沿著柱狀體100形成之各電晶體之閘極，用以對該閘極施加電壓之層。導電層50作為所謂之「字元線」發揮功能。導電層50例如由包含鎢之材料形成。
柱狀體100係大致形成為圓柱狀之棒狀構件。柱狀體100以其長度方向沿著複數個絕緣層40及導電層50之積層方向之方式配置。柱狀體100自積層有複數個絕緣層40及導電層50之部分之上端朝向下方延伸至半導體層30之中間位置。即，柱狀體100垂直地貫通絕緣層40及導電層50之整體，其下端連接至作為基底層之半導體層30。於半導體記憶裝置10中設置有複數個柱狀體100。
各個柱狀體100具有半導體110及記憶膜120。半導體110係占柱狀體100大部分之部分，例如由包含非晶矽之材料形成。亦可以於柱狀體100之內側形成例如包含絕緣性材料之其他層。
記憶膜120係覆蓋半導體110之整個側面之膜。記憶膜120係藉由將複數個膜積層而形成，但於圖1中，將其等整體作為單一之記憶膜120來描述。於構成記憶膜120之複數個膜中，自其內側起依序包含隧道絕緣膜、電荷蓄積膜、阻擋絕緣膜。形成於最外側之阻擋絕緣膜上連接有被積層之各個導電層50。
柱狀體100中連接有各個導電層50之部分之內側作為電晶體發揮功能。即，於半導體記憶裝置10中，呈現沿著各個柱狀體100之長度方向，複數個電晶體被串聯連接之狀態。各個導電層50經由隧道絕緣膜及電荷蓄積膜連接於各電晶體之閘極。位於電晶體內側之半導體110作為該電晶體之通道發揮功能。
沿著柱狀體100之長度方向如上所述串列排列之各個電晶體作為用以記憶資料之記憶胞發揮功能。又，於串列排列之複數個記憶胞之兩端部形成之電晶體作為用以控制流經各記憶胞之通道的電流之選擇電晶體發揮功能。
藉由對導電層50施加電壓，於記憶膜120具有之電荷蓄積膜中蓄積電荷。蓄積於電荷蓄積層中之電荷量與保存於記憶胞中之資料對應。記憶胞可以是例如使用氮化矽膜等作為電荷蓄積層之電荷俘獲型記憶胞，亦可以是例如使用矽膜等作為電荷蓄積層之浮閘型記憶胞。
於柱狀體100之下方側之端部，記憶膜120被去除，半導體110之下端連接於半導體層30。藉此，作為源極線發揮功能之半導體層30與各電晶體之通道電性連接。再者，半導體110之上端經由未圖示之接點連接於位元線。
再者，關於用以實現對各記憶胞進行資料讀寫等之周邊電路之構成或其具體動作，可採用公知之各種形態。因此，省略更具體之說明。
於被積層之絕緣層40及導電層50中，以自上方朝向下方後移之方式形成有複數個凹狀之記憶孔(Memory Hole；以下亦記為「MH」)，各個柱狀體100形成於該MH之內側。
又，半導體層30上表面中之絕緣層40及導電層50之積層數實際上要較圖1所示之積層數多。於此種構成中，MH之全長相對於內徑之比率非常大，故而難以於1次加工中形成MH整體。因此，製造半導體記憶裝置10時，分為2次進行MH之形成。以下亦將MH之於第1次加工中形成之下方側部分以「Lower Memory Hole(下方記憶孔)」之縮寫的形式記為「LMH」。又，以下亦將MH之於第2次加工中形成之上方側部分以「Upper Memory Hole(上方記憶孔)」之縮寫的形式記為「UMH」。再者，亦可以分為3次以上進行MH之形成。
如圖1所示，於LMH與UMH之間的部分形成有將兩者連接之接頭部(以下亦記為「JT」)。於本實施方式中，JT形成於絕緣層40之內側，該絕緣層40係積層於上下方向之大致中央位置之層。以下，亦將該絕緣層40特別記為「絕緣層41」。絕緣層41形成為較其他絕緣層40厚之層，但亦可以形成為厚度與其他絕緣層40相同之層。又，於本實施方式中，JT之上端及下端各高度位置與絕緣層41之上端及下端各高度位置相同。代替此種形態，亦可以為JT上端之高度位置與絕緣層41上端之高度位置不同，或者JT下端之高度位置與絕緣層41下端之高度位置不同。
再者，半導體記憶裝置10之構成亦可以於細節上與圖1所示之構成不同。圖2中，本實施方式之變化例之半導體記憶裝置10A之構成係以模式性剖視圖之形式示出。
於該變化例中，半導體層30具有第1半導體層31、第2半導體層33及第3半導體層35。第1半導體層31係於最下方側形成之層，第2半導體層33係於第1半導體層31之上方側形成之層，第3半導體層35係於最上方側形成之層。其等均由例如摻雜有雜質之多晶矽之類的包含矽之材料形成。
於第1半導體層31與第2半導體層33之間形成有絕緣層32。同樣，於第2半導體層33與第3半導體層35之間形成有絕緣層34。絕緣層32、34均由例如包含氧化矽之材料之類的絕緣性材料形成。
該變化例中，於半導體110側面中與第2半導體層33對向之部分，記憶膜120被去除。藉此於該部分，半導體110與第2半導體層33電性連接。再者，半導體110中除上述以外之部分，包括其下方側端部在內，亦由記憶膜120覆蓋。
於此種構成之半導體記憶裝置10A中，半導體層30中僅第2半導體層33作為連接於各電晶體之通道之源極線發揮功能。於如該變化例之形態中，即，半導體層30整體並非由單一材料形成之層，而是一部分中設置有包含其他材料之層(例如絕緣層32、34)之形態中，亦可以採用與以下說明之製造方法相同之方法。
以下，對本實施方式之半導體記憶裝置10之製造方法進行說明。
＜第1積層步驟＞第1積層步驟中，於未圖示之矽基板上形成周邊電路21之後，依序形成覆蓋周邊電路21之絕緣層20及覆蓋絕緣層20之半導體層30。其後，以覆蓋半導體層30之方式交替形成複數個絕緣層40及犧牲層60。圖3中，示出已完成第1積層步驟之狀態。
犧牲層60係於之後的替換步驟中被替換成導電層50之層，例如由包含氮化矽之材料形成。於第1積層步驟中，例如藉由CVD(chemical vapor deposition，化學氣相沈積)形成包含犧牲層60之上述各層。
再者，於第1積層步驟中形成的是圖1所示之半導體記憶裝置10中自絕緣層20至絕緣層41之部分。較絕緣層41更靠上方側之部分係於下文說明之第2積層步驟中形成。在第1積層步驟中形成之半導體層30相當於「基底層」。又，於半導體層30之上方交替形成之絕緣層40及犧牲層60整體相當於覆蓋基底層之「被覆層」。以下，亦將第1積層步驟中形成之絕緣層40及犧牲層60之整體記為「被覆層70」。如此，第1積層步驟即為以覆蓋作為基底層之半導體層30之方式形成被覆層70之步驟。
＜第1凹部形成步驟＞於第1積層步驟之後進行之第1凹部形成步驟中，例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)來形成之後成為LMH之凹部71。圖4中，示出已完成第1凹部形成步驟之狀態。
自絕緣層41之表面至半導體層30之中間位置，即較半導體層30之上端低且較下端高之位置形成凹部71。凹部71與其長度方向垂直之截面呈大致圓形。凹部71之長度方向係與半導體層30或絕緣層40等各層垂直之方向。如此，第1凹部形成步驟即為形成貫通被覆層70並到達作為基底層之半導體層30之中間的凹部71之步驟。
於第1凹部形成步驟中，作為基底層之半導體層30係作為形成凹部71時之蝕刻終止層發揮功能。假設在相對於基底層之選擇比不充分之情形時，有可能凹部71貫通半導體層30到達絕緣層20，導致周邊電路21之一部分被蝕刻。因此，為了吸收各個凹部71形成時之蝕刻速率之不均，且凹部71之形成確實於半導體層30之中間位置完成，而使用可保證充分選擇比之材料即矽作為半導體層30之材料。
於完成第1凹部形成步驟之時間點，呈現被覆層70之表面殘留有未圖示之遮罩材料之狀態。該遮罩材料用於RIE，例如包含碳膜。該遮罩材料藉由灰化處理被去除。於灰化處理之後，且進行至接下來敍述之犧牲材嵌埋步驟之前，為了清潔凹部71之內表面，而實施使用稀釋氫氟酸(DHF)之濕式蝕刻。如此實施濕式蝕刻之步驟相當於下文詳細說明之「內周面去除步驟」。
＜犧牲材嵌埋步驟＞於第1凹部形成步驟之後進行之犧牲材嵌埋步驟中，在凹部71之內側嵌埋犧牲材80。圖5中，示出已完成犧牲材嵌埋步驟之狀態。
作為犧牲材80，例如使用非晶矽之類的包含矽之材料。犧牲材80之嵌埋例如藉由CVD進行。再者，於將犧牲材80嵌埋至凹部71內側之中途階段進行如下處理：例如藉由各向同性蝕刻來擴大凹部71中形成於絕緣層41之部分之內徑。以下，亦將以此方式使凹部71內徑擴大後之部分記為「擴徑部JT0」。擴徑部JT0係之後形成JT之部分。於犧牲材嵌埋步驟中，亦在擴徑部JT0之整個內側嵌埋犧牲材80。以下，亦將犧牲材80中嵌埋於擴徑部JT0內側之部分記為「犧牲材81」。
＜第2積層步驟＞於犧牲材嵌埋步驟之後進行之第2積層步驟中，以覆蓋形成有犧牲材81之絕緣層41之方式交替形成複數個犧牲層60及絕緣層40。圖6中，示出已完成第2積層步驟之狀態。與第1積層步驟同樣地，於第2積層步驟中例如藉由CVD形成上述各層。第2積層步驟中形成的是圖1所示之半導體記憶裝置10中成為絕緣層41上方側之部分。
預先形成於絕緣層41之擴徑部JT0之犧牲材81與之前所述之半導體層30同樣地相當於「基底層」。於犧牲材81上方交替形成之絕緣層40及犧牲層60之整體相當於覆蓋基底層之「被覆層」。以下，亦將第2積層步驟中形成之絕緣層40及犧牲層60之整體記為「被覆層90」。如此，第2積層步驟即為以覆蓋作為基底層之犧牲材81之方式形成被覆層90之步驟。
＜第2凹部形成步驟＞於第2積層步驟之後進行之第2凹部形成步驟中，與第1凹部形成步驟同樣地，例如藉由RIE來形成之後成為UMH之凹部91。圖7中，示出已完成第2凹部形成步驟之狀態。
自第2積層步驟中於最上方側形成之絕緣層40之表面至犧牲材81之中間位置，即較犧牲材81之上端低且比下端高之位置形成凹部91。凹部91與第1凹部形成步驟中形成之凹部71同樣地，與其長度方向垂直之截面呈大致圓形。凹部91之長度方向係與半導體層30或絕緣層40等各層垂直之方向。又，凹部91之中心軸與凹部71之中心軸大致一致。如此，第2凹部形成步驟即為形成貫通被覆層90並到達作為基底層之犧牲材81之中間之凹部91之步驟。
於第2凹部形成步驟中，作為基底層之犧牲材81係作為形成凹部91時之蝕刻終止層發揮功能。假設在相對於基底層之選擇比不充分之情形時，凹部91會貫穿犧牲材81。此時，在凹部91之中心軸與位於下方側之凹部71之中心軸不一致的情形時，位於犧牲材81下方側之被覆層70之一部分可能被蝕刻。因此，為了吸收各個凹部91形成時之蝕刻速率之不均，且凹部91之形成確實於犧牲材81之中間位置完成，而使用可保證充分選擇比之材料即矽作為犧牲材81之材料。
於完成第2凹部形成步驟之時間點，呈現被覆層90之表面殘留有未圖示之抗蝕膜之狀態。該抗蝕膜藉由灰化處理被去除。於灰化處理之後，且進行至接下來敍述之犧牲材去除步驟之前，為了清潔凹部91之內表面，而實施使用稀釋氫氟酸之濕式蝕刻。
＜犧牲材去除步驟＞於第2凹部形成步驟之後進行之犧牲材去除步驟中，例如藉由濕式蝕刻將嵌埋於擴徑部JT0及凹部71之內側之犧牲材80去除。圖8中，示出已完成犧牲材去除步驟之狀態。當犧牲材去除步驟完成時，呈現以貫穿於半導體層30上方側交替形成之絕緣層40及犧牲層60之整體的方式形成複數個MH之狀態。第1凹部形成步驟中形成之各個凹部71成為LMH，第2凹部形成步驟中形成之各個凹部91成為UMH。
＜柱狀體形成步驟＞於犧牲材去除步驟之後進行之柱狀體形成步驟中，於MH之內周面依序形成阻擋絕緣膜、電荷蓄積膜、隧道絕緣膜，藉此形成圖1所示之記憶膜120。其後，於記憶膜120之更內側形成半導體110，藉此形成圖1所示之柱狀體100。記憶膜120及半導體110之形成均藉由例如CVD來進行。
＜替換步驟＞於柱狀體形成步驟之後進行之替換步驟中，將形成有複數個之犧牲層60替換成導電層50。雖省略了圖示，但於替換步驟中，以將交替形成之絕緣層40及犧牲層60之整體分斷之方式形成狹縫，藉由經由該狹縫之濕式蝕刻將所有犧牲層60去除。其後，於形成有犧牲層60之空間嵌埋例如包含鎢之金屬材料，藉此形成導電層50。金屬材料例如藉由CVD被嵌埋。於進行替換步驟之後，形成下文所說明之階梯部等，完成圖1所示之半導體記憶裝置10。
又，為了充分發揮半導體記憶裝置10之性能，較佳為於柱狀體100中之至少作為電晶體發揮功能之範圍之上端至下端的整體，柱狀體100之直徑大致均等。再者，上述中之「作為電晶體發揮功能之範圍」係柱狀體100中貫穿絕緣層40(但絕緣層41除外)及導電層50之部分之範圍。
假設於柱狀體100之直徑在一部分變得過小之情形時，各記憶胞之電性能上會產生不均。又，於MH之內徑在一部分變得過小之情形時，例如於犧牲材嵌埋步驟中該部分可能會堵塞，而無法充分對整體嵌埋犧牲材80。進而，於替換步驟中該部分可能亦會堵塞，而無法充分對整體嵌埋金屬材料。
因此，於第1凹部形成步驟中形成之各個凹部71中，較佳為與其長度方向垂直之截面之形狀不因高度位置而改變，至少於貫穿被覆層70之整個範圍內均勻。於第2凹部形成步驟中形成之各個凹部91中亦同樣如此。但是，於RIE之各向異性蝕刻之特性上，難以使該截面之形狀完全均勻。如圖4等中誇張地展現那樣，呈現出凹部71之上述截面之形狀自上方側越往下方側就越逐漸變小之趨勢。
圖9所示的是表示凹部71之高度位置(縱軸)與各位置之凹部71之內徑(橫軸)之關係的一例之曲線圖。該圖之縱軸值為0之高度位置係位於最下方側之絕緣層40與半導體層30之交界位置，即被覆層70之下端位置。
如圖9所示之例，凹部71之內徑隨著自上方側往下方側而逐漸變小，但於被覆層70之下端位置附近呈急遽變小之趨勢。第2凹部形成步驟中形成之各個凹部91亦可能同樣產生此種問題。
參照圖10對凹部71之內徑容易於被覆層70之下端位置附近變得特別小之原因進行說明。圖10示出於進行第1凹部形成步驟之中途之時間點之半導體層30及其附近部分之截面。
作為第1凹部形成步驟中之RIE之蝕刻氣體，一般使用氟化碳系氣體。氟化碳系氣體中所含之碳於蝕刻犧牲層60時與作為犧牲層60之材料之氮化矽中的氮發生反應，成為氣體被排放至外部。又，氟化碳系氣體中所含之碳於蝕刻絕緣層40時與作為絕緣層40之材料之氧化矽中的氧發生反應，仍成為氣體被排放至外部。
如上所述，關於作為基底層之半導體層30之材料，使用矽以提高蝕刻時之選擇比。該材料中不包含與氟化碳系氣體中所含之碳發生反應之元素，即氧或氮等。因此，氟化碳系氣體中所含之碳在蝕刻半導體層30時析出，如圖10中標註符號「72」之部分那樣堆積在凹部71之底之部分。以下，亦將此種堆積之碳記為「堆積物72」。
於RIE之實施中離子到達堆積物72。因此，堆積物72之一部分被該離子逐出，如圖10中標註符號「73」之部分般堆積於凹部71之下端部附近之內周面。即，堆積物72之一部分被再濺射而堆積於凹部71之內周面。以下，亦將以此方式堆積之碳記為「再濺射物73」。
於凹部71之內周面中由再濺射物73覆蓋之部分，離子難以到達，故而RIE之蝕刻速率會下降。其結果為，凹部71之內徑隨著自上方側往下方側而逐漸變小，尤其是於被覆層70之下端位置附近急遽變小。第2凹部形成步驟中形成之各個凹部91亦同樣如此，凹部91之內徑隨著自上方側往下方側而逐漸變小，尤其是於被覆層90之下端位置附近急遽變小。
因此，製造半導體記憶裝置10時，除了目前為止所說明之各步驟以外，還藉由進行以下步驟，使被覆層70之下端部附近之凹部71之內徑及被覆層90之下端部附近之凹部91的內徑與先前相比擴大。
對用以擴大於被覆層70之下端部附近之凹部71之內徑，而使該內徑沿著上下方向之分佈接近均勻之步驟進行說明。圖11與圖4同樣地表示剛完成第1凹部形成步驟之後的狀態。於圖11之剖視圖中，凹部71之內周面被簡化成直線狀來描述。然而，實際上如圖9所示之例，於被覆層70之下端部附近之凹部71之內徑隨著靠近該下端部而急遽變小。
＜基底層擴徑步驟＞於已完成第1凹部形成步驟，如上所述進行了灰化處理之後，要於犧牲材嵌埋步驟之前，依序進行基底層擴徑步驟及內周面去除步驟。於基底層擴徑步驟中，進行使凹部71中形成於作為基底層之半導體層30之部分的內徑與其他部分相比擴大之處理。圖12中，示出已完成基底層擴徑步驟之狀態。再者，圖12中虛線表示者係於進行基底層擴徑步驟之前的時間點之凹部71內表面之起初形狀。
於基底層擴徑步驟中，進行使用室溫之膽鹼水溶液(R-TMY)之蝕刻。藉此，凹部71內表面中僅半導體層30之部分被選擇性去除。其結果為，凹部71中形成於半導體層30之部分與其他部分相比有所擴大。
當進行基底層擴徑步驟時，被覆層70中與作為基底層之半導體層30相接之部分的一部分成為對凹部71之內部空間露出之狀態。圖12中，對以此方式露出之部分標註符號「42」。以下，亦將該部分記為「露出部42」。
如此，基底層擴徑步驟即為藉由擴大凹部71中形成於作為基底層之半導體層30之部分而使被覆層70中與半導體層30相接之部分的一部分露出之步驟。
＜內周面去除步驟＞當基底層擴徑步驟結束時，進行內周面去除步驟。內周面去除步驟係為了清潔凹部71之內表面而進行之步驟。如上所述，對凹部71之內表面實施使用稀釋氫氟酸之濕式蝕刻。圖13中，示出已完成內周面去除步驟之狀態。再者，圖13中虛線表示者係於進行基底層擴徑步驟及內周面去除步驟之前的時間點之凹部71內表面之起初形狀。如此，內周面去除步驟即為對在凹部71內側露出之被覆層70之表面實施蝕刻之步驟。
於內周面去除步驟中，凹部71之整個內表面暴露於稀釋氫氟酸中。此時，構成被覆層70之絕緣層40及犧牲層60之各者，僅是朝凹部71露出之側面部分暴露於稀釋氫氟酸中，該部分被去除。但是，被覆層70中於最下方即半導體層30正上方形成之絕緣層40如圖12中箭頭所示，不僅是朝凹部71露出之側面部分，下表面側之露出部42亦暴露於稀釋氫氟酸中。因此，於內周面去除步驟中，凹部71內周面中之被覆層70之下端部附近之部分與其他部分相比更多地被去除。
圖14中，模式性描繪了於完成內周面去除步驟之時間點之凹部71之形狀。如該圖所示，凹部71與長度方向垂直之截面處之凹部71之內徑自上方側越往下方側則越小，於最小之部分，該內徑成為D1。然而，於該部分之更下方側，即圖14中標註符號「43」之部分，凹部71之內徑越往下方側則越大，於被覆層70之下端，凹部71之內徑成為較D1大之D2。其原因在於：被覆層70之下端部附近之部分如上所述與其他部分相比更多地被去除。
再者，圖14中，於被覆層70中位於最下方側之絕緣層40與位於其上之犧牲層60之交界位置，凹部71之內徑成為最小之D1。然而，凹部71之內徑最小之部分的位置例如根據露出部42之尺寸等而改變，因此亦可能成為與圖14之例不同之位置。
如此，於完成第1凹部形成步驟之後，進行犧牲材嵌埋步驟之前，依序執行基底層擴徑步驟及內周面去除步驟。於基底層擴徑步驟中，凹部71中形成於作為基底層之半導體層30之部分之內徑擴大，於被覆層70形成露出部42。於緊接著之內周面去除步驟中，對在凹部71內側露出之被覆層70之表面實施蝕刻，被覆層70之下端部附近之部分與其他部分相比更多地被去除。藉此，於被覆層70之下端部附近之凹部71之內徑有所擴大，因此，能夠使凹部71之內徑分佈接近均等分佈，能夠充分發揮半導體記憶裝置10之性能。
再者，於即將進行基底層擴徑步驟之前，較佳為對凹部71之內表面實施使用稀釋氫氟酸之濕式蝕刻或RIE。藉此，預先去除了形成於半導體層30內表面之氧化膜，故而能夠於緊接著之基底層擴徑步驟中，適當進行使用膽鹼水溶液之蝕刻。
如上所述之基底層擴徑步驟及內周面去除步驟不僅於完成第1凹部形成步驟之後執行，而且亦於完成第2凹部形成步驟之後且進行犧牲材去除步驟之前的時點執行。雖省略了圖示，但於完成第2凹部形成步驟之後之基底層擴徑步驟中，進行使凹部91中形成於作為基底層之犧牲材81之部分之內徑與其他部分相比擴大的處理。藉此，被覆層90中與犧牲材81相接之部分之一部分成為對凹部91之內部空間露出的狀態。
於緊接著之內周面去除步驟中，對在凹部91內側露出之被覆層90之表面實施使用稀釋氫氟酸之濕式蝕刻。藉此，凹部91內周面中之被覆層90之下端部附近之部分與其他部分相比更多地被去除。其結果為，與圖14所示之凹部71之形狀同樣地，於被覆層90之下端部附近之凹部91之內徑有所擴大。其結果為，能夠使凹部91之內徑分佈接近均等分佈，能夠充分發揮半導體記憶裝置10之性能。
於此情形時，亦於即將進行基底層擴徑步驟之前，較佳為對凹部91之內表面實施使用稀釋氫氟酸之濕式蝕刻或RIE。藉此，預先去除了形成於犧牲材81內表面之氧化膜，故而能夠於緊接著之基底層擴徑步驟中，適當進行對犧牲層81之蝕刻。
如上所述，製造半導體記憶裝置10時，分別執行以下步驟：以覆蓋基底層之方式形成被覆層(第1積層步驟、第2積層步驟)；形成貫通被覆層並到達基底層中間之凹部(第1凹部形成步驟、第2凹部形成步驟)；藉由擴大凹部中形成於基底層之部分，而使被覆層中與基底層相接之部分之一部分露出(基底層擴徑步驟)；以及對在凹部內側露出之被覆層之表面實施蝕刻(內周面去除步驟)。藉此，能夠使凹部71之內徑分佈及凹部91之內徑分佈接近均等分佈，能夠提高半導體記憶裝置10之性能。
作為基底層之半導體層30及犧牲材81均由包含矽之材料形成之層。又，於基底層擴徑步驟中，對由包含矽之材料形成之該等基底層實施使用膽鹼水溶液之蝕刻。藉此，能夠確實地擴大凹部71中形成於半導體層30之部分之內徑及凹部91中形成於犧牲材81的部分之內徑。
圖15中，模式性示出已完成之半導體記憶裝置10中之柱狀體100之下端部附近的構成。柱狀體100形成於形狀如圖14所示之凹部71之內側。
如參照圖1所說明，於半導體層30之上方側交替積層有複數個絕緣層40及導電層50。以下，亦將以此方式積層之絕緣層40及導電層50之整體記為「被覆層75」。被覆層75可以說是覆蓋作為基底層之半導體層30之層。
如圖15所示，於柱狀體100中之作為基底層之半導體層30與被覆層75之交界的附近部分(標註符號43之部分)，柱狀體100之與其長度方向垂直之截面之形狀從被覆層75側(即上方側)越靠近上述交界則越大。其結果為，於柱狀體100中貫穿被覆層75之部分之柱狀體100之直徑大致均勻，故而半導體記憶裝置10能夠充分發揮性能。
雖省略了圖示，但柱狀體100中較犧牲材81更靠上方側之部分可以說亦與上述相同。若將於犧牲材81之上方側積層之絕緣層40及導電層50之整體重新定義為「被覆層75」，則作為基底層之犧牲材81自其上方側由被覆層75覆蓋。於柱狀體100中之作為基底層之犧牲材81與上述被覆層75之交界的附近部分，柱狀體100之與其長度方向垂直之截面之形狀自被覆層75側(即上方側)越靠近上述交界則越大。如此，即便於犧牲材81之上方側，柱狀體100中貫通被覆層75之部分之柱狀體100之直徑亦大致均勻，故而半導體記憶裝置10能夠充分發揮性能。
圖16中，模式性示出半導體記憶裝置10中與圖1所示之部分不同之部分之截面。圖16所示之各個導電層50如圖1般自形成有複數個柱狀體100之部分沿著與半導體層30表面平行之方向呈階梯狀拉出。以下，亦將半導體記憶裝置10中圖16所示之部分記為「階梯部」。再者，階梯部中，於彼此相鄰之導電層50之間形成有絕緣層40。又，於下述接點200之周圍形成有包含與絕緣層40相同之材料之絕緣層140。
於階梯部中，接點200之下端連接至呈階梯狀拉出之各個導電層50之上表面。接點200例如為由鎢之類的金屬形成之棒狀構件。接點200係為了將於半導體記憶裝置10之上方側形成之未圖示之配線層與各個導電層50電性連接而設置。
對製造半導體記憶裝置10時形成接點200之方法進行說明。
＜階梯部形成步驟＞於進行如上所述之替換步驟之後，對絕緣層40及導電層50交替積層而成之被覆層75交替反覆實施基於RIE之蝕刻及抗蝕劑之細化，藉此將被覆層75加工成階梯狀。當進行階梯部形成步驟時，各個導電層50成為如圖16所示之階梯狀。再者，作為此種階梯部形成步驟，可利用公知步驟，故而省略其具體之過程說明及圖示。
＜第3積層步驟＞於階梯部形成步驟之後進行之第3積層步驟中，以覆蓋被加工成階梯狀之被覆層75之整個上表面之方式形成絕緣層140。於第3積層步驟中，例如藉由CVD形成上述絕緣層140之後，使其整個表面平坦化。圖17中，示出導電層50中呈階梯狀拉出之部分、及以自上方側覆蓋導電層50之該部分之方式形成之絕緣層140。
導電層50相當於「基底層」，絕緣層140相當於覆蓋基底層之「被覆層」。第3積層步驟可以說是以覆蓋作為基底層之導電層50之方式形成作為被覆層之絕緣層140之步驟。
＜第3凹部形成步驟＞於第3積層步驟之後進行之第3凹部形成步驟中，例如藉由RIE來形成之後用以嵌埋接點200之凹部151。圖18中，示出於圖17所示之部分已完成第3凹部形成步驟之狀態。
自絕緣層140之表面至導電層50之中間位置，即較導電層50之上端低且比下端高之位置形成凹部151。凹部151與其長度方向垂直之截面呈大致圓形。凹部151之長度方向係與半導體層30或導電層50等各層垂直之方向。如此，第3凹部形成步驟即為形成貫通作為被覆層之絕緣層140並到達作為基底層之導電層50之中間的凹部151之步驟。
於完成第3凹部形成步驟之時間點，呈現絕緣層140之表面殘留有未圖示之抗蝕膜之狀態。該抗蝕膜藉由灰化處理被去除。
＜基底層擴徑步驟＞於已完成第3凹部形成步驟，如上所述進行了灰化處理之後，進行與參照圖12所說明之基底層擴徑步驟相同之步驟。於此處之基底層擴徑步驟中，進行使凹部151中形成於作為基底層之導電層50之部分之內徑與其他部分相比擴大的處理。圖19中，示出於圖18所示之部分已完成基底層擴徑步驟之狀態。再者，圖19中虛線表示於進行基底層擴徑步驟之前的時間點之凹部151內表面之起初形狀。
於該基底層擴徑步驟中，作為能夠選擇性去除包含鎢之導電層50之蝕刻劑，例如使用氫氟酸與硝酸之混合液。藉此，凹部151內表面中僅導電層50之部分被選擇性去除。其結果為，凹部151中形成於導電層50之部分與其他部分相比有所擴大。
當進行基底層擴徑步驟時，作為被覆層之絕緣層140中與作為基底層之導電層50相接之部分之一部分成為對凹部151之內部空間露出的狀態。圖19中，對以此方式露出之部分標註符號「142」。以下，亦將該部分稱為「露出部142」。
如此，為了形成接點200而進行之基底層擴徑步驟即為藉由擴大凹部151中於作為基底層之導電層50上形成之部分，而使作為被覆層之絕緣層140中與導電層50相接之部分之一部分露出之步驟。
＜內周面去除步驟＞當基底層擴徑步驟結束時，進行與參照圖13所說明之內周面去除步驟相同之步驟。內周面去除步驟係為了清潔凹部151之內表面而進行之步驟。於內周面去除步驟中，對凹部151之內表面實施使用稀釋氫氟酸之濕式蝕刻。圖20中，示出於圖19所示之部分已完成內周面去除步驟之狀態。再者，圖20中虛線表示於進行內周面去除步驟之前的時間點之凹部151內表面之起初形狀。如此，內周面去除步驟即為對在凹部151內側露出之絕緣層140之表面實施蝕刻之步驟。
於內周面去除步驟中，凹部151之整個內表面暴露於稀釋氫氟酸中。此時，作為被覆層之絕緣層140之大部分，僅是朝凹部151露出之側面部分暴露於稀釋氫氟酸中，該部分被去除。但是，絕緣層140中於最下方側形成之部分如圖19中箭頭所示，不僅是朝凹部151露出之側面部分，下表面側之露出部142亦暴露於稀釋氫氟酸中。因此，於內周面去除步驟中，凹部151內周面中之絕緣層140之下端部附近之部分與其他部分相比更多地被去除。
圖21中，模式性描繪了於完成內周面去除步驟之時間點之凹部151之形狀。如該圖所示，凹部151與長度方向垂直之截面處之凹部151之內徑自上方側越往下方側則越小，於最小之部分，該內徑成為D11。然而，於該部分之更下方側，即圖21中標註符號「143」之部分，凹部151之內徑越往下方側則越大，於作為被覆層之絕緣層140之下端，凹部151之內徑成為較D11大之D12。其原因在於：絕緣層140之下端部附近之部分如上所述與其他部分相比更多地被去除。
如此，於完成第3凹部形成步驟之後，依序執行基底層擴徑步驟及內周面去除步驟。於基底層擴徑步驟中，凹部151中形成於作為基底層之導電層50之部分之內徑擴大，於作為被覆層之絕緣層140形成露出部142。於緊接著之內周面去除步驟中，對在凹部151內側露出之絕緣層140之表面實施蝕刻，絕緣層140之下端部附近之部分與其他部分相比更多地被去除。藉此，於作為被覆層之絕緣層140之下端部附近之凹部151的內徑擴大，因此，能夠使凹部151之內徑分佈接近均等分佈。
＜導電嵌埋步驟＞於內周面去除步驟之後進行之導電嵌埋步驟中，在如上所述形成之凹部151之內側嵌埋例如鎢之類的具有導電性之材料，藉此形成接點200。圖22中，示出於圖20所示之部分已完成導電嵌埋步驟之狀態。具有導電性之材料之嵌埋例如可藉由CVD進行。
如圖22所示，於接點200中之導電層50與絕緣層140之交界之附近部分(標註符號143之部分)，接點200之與其長度方向垂直之截面之形狀自絕緣層140側(即上方側)越靠近上述交界則越大。其結果為，於接點200中貫穿絕緣層140之部分之接點200之直徑大致均勻。此種接點200具有與柱狀體100相同之外形狀，可以說是貫通絕緣層140並連接至導電層50之「柱狀體」。
如上所述，形成接點200時，亦可使用與用以形成柱狀體100之方法相同之方法。
該方法亦可於形成半導體記憶裝置10所具有之其他柱狀體時採用。作為「其他柱狀體」，例如可例舉為了補強於替換步驟中將犧牲層60去除後之狀態之各絕緣層140而設置之支持柱。支持柱例如在圖16之階梯部等中，設置於如上下貫穿各個導電層50之類的複數個位置。再者，支持柱具有與以上所說明之柱狀體100相同之構造，僅於其設置之位置上與柱狀體100不同。進而，支持柱使用與用以形成柱狀體100之方法相同之方法，與柱狀體100同時形成。因此，對用以形成支持柱之具體方法省略說明。
以上，參照具體例對本實施方式進行了說明。但是，本發明不限定於該等具體例。業者對該等具體例適當添加設計變更後之實施方式只要具備本發明之特徵，則包含於本發明之範圍內。上述各具體例具備之各要素及其配置、條件、形狀等不應限定於例示內容，可適當地進行變更。上述各具體例具備之各要素只要不產生技術上之矛盾，則可以適當地改變組合。 [相關申請案]
本申請案享有以日本專利申請案2020-133245號(申請日：2020年8月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:半導體記憶裝置 10A:半導體記憶裝置 20:絕緣層 21:周邊電路 30:半導體層 31:第1半導體層31 32:絕緣層 33:第2半導體層 34:絕緣層 35:第3半導體層 40:絕緣層 41:絕緣層 42:絕緣層 43:導體層與被覆層之交界之附近部分 50:導電層 60:犧牲層 70:被覆層 71:凹部 72:堆積物 73:再濺射物 75:被覆層 80:犧牲材 81:犧牲材 90:被覆層 91:凹部 100:柱狀體 110:半導體 120:記憶膜 140:絕緣層 142:露出部 143:導電層與絕緣層之交界之附近部分 151:凹部 200:接點 JT:接頭部 JT0:擴徑部 LMH:下方記憶孔 MH:記憶孔 UMH:上方記憶孔
圖1係表示實施方式之半導體記憶裝置之構成之剖視圖。 圖2係表示變化例之半導體記憶裝置之構成之剖視圖。 圖3係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖4係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖5係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖6係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖7係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖8係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖9係用以對凹部之形狀進行說明之圖。 圖10係用以對凹部之截面形狀於一部分中變小之原因進行說明之剖視圖。 圖11係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖12係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖13係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖14係模式性地表示圖1所示之半導體記憶裝置之製造中途之凹部形狀的剖視圖。 圖15係模式性地表示圖1所示之半導體記憶裝置之一部分之形狀的剖視圖。 圖16係表示圖1所示之半導體記憶裝置具有之階梯部之構成的剖視圖。 圖17係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖18係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖19係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖20係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。 圖21係模式性地表示圖1所示之半導體記憶裝置之製造中途之凹部形狀的剖視圖。 圖22係模式性地表示圖16所示之半導體記憶裝置之一部分之形狀的剖視圖。
30:半導體層
40:絕緣層
42:絕緣層
60:犧牲層
70:被覆層
71:凹部

Claims (4)

  1. 一種半導體記憶裝置，其具備： 基底層； 被覆層，其覆蓋上述基底層；及 柱狀體，其貫通上述被覆層並連接至上述基底層；且 於上述柱狀體中之上述基底層與上述被覆層之交界之附近部分， 上述柱狀體之與其長度方向垂直之截面之形狀自上述被覆層側越靠近上述交界則越大。
  2. 一種半導體記憶裝置之製造方法，其包括以下步驟： 以覆蓋基底層之方式形成被覆層； 形成貫通上述被覆層並到達上述基底層中間之凹部； 藉由擴大上述凹部中形成於上述基底層之部分，而使上述被覆層中與上述基底層相接之部分之一部分露出；以及 對在上述凹部內側露出之上述被覆層之表面實施蝕刻。
  3. 如請求項2之半導體記憶裝置之製造方法，其中上述基底層係由包含矽之材料形成之層。
  4. 如請求項3之半導體記憶裝置之製造方法，其中於使上述被覆層中與上述基底層相接之部分之一部分露出之步驟中，藉由使用膽鹼水溶液之蝕刻來擴大上述凹部中形成於上述基底層之部分。
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