TWI714872B - 記憶裝置 - Google Patents

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TWI714872B
TWI714872B TW107127002A TW107127002A TWI714872B TW I714872 B TWI714872 B TW I714872B TW 107127002 A TW107127002 A TW 107127002A TW 107127002 A TW107127002 A TW 107127002A TW I714872 B TWI714872 B TW I714872B
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下城義朗
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日商東芝記憶體股份有限公司
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Abstract

本發明揭示一種記憶裝置，其包含一記憶體區、一連接區、一互連層及一電路。該記憶體區包含電極層及半導體層。該等電極層在一第一方向上堆疊，且該等半導體層在該第一方向上延伸穿過該等電極層。該連接區由該記憶體區環繞，並包含一絕緣本體及接觸插塞。該絕緣本體在該第一方向上之一厚度比在該等電極層之該第一方向上之一堆疊寬度更厚，並且該等接觸插塞在該第一方向上延伸穿過該絕緣本體。該互連層包含分別電連接至該等電極層及該等半導體層之部分之互連件。該等電極層及該絕緣本體在該第一方向上位於該電路與該互連層之間。

Description

記憶裝置
實施例係關於一種記憶裝置。
在包含三維配置之記憶體胞之一記憶裝置中，可藉由減小用於將記憶體胞連接至一驅動電路之連接區之表面區域並且藉由擴大安置記憶體胞之記憶體區來增加記憶體容量。
根據一個實施例，一種記憶裝置包含一記憶體區、一連接區、一互連層及一電路。該記憶體區包含複數個電極層及半導體層，該複數個電極層在一第一方向上堆疊，且該等半導體層在該第一方向上延伸穿過該複數個電極層。該連接區由該記憶體區環繞，該連接區包含一絕緣本體及複數個接觸插塞，該絕緣本體在該第一方向上之一厚度比在該複數個電極層之該第一方向上之一堆疊寬度厚，且該複數個接觸插塞在該第一方向上延伸穿過該絕緣本體。該互連層包含分別電連接至該複數個電極層及該半導體層之部分之互連件。該電路電連接至包含於該互連層中之一第一互連件，該電路經由該複數個接觸插塞之一者電連接至該第一互連件。該複數個電極層及該絕緣本體在該第一方向上位於該電路與該互連層之間。
根據實施例，可增加記憶裝置之記憶體容量。
1:記憶裝置
2:記憶裝置
10:基板
23:金屬層
25:半導體層
30:半導體層
31:絕緣芯
33:穿隧絕緣膜
35:電荷保持膜
37:阻擋絕緣膜
40:犧牲膜
40a:犧牲膜
40b:犧牲膜
40c:犧牲膜
40T:犧牲膜
40S:空間
45:絕緣膜
50:絕緣膜
55:絕緣膜
60A:空間
60B:空間
65:絕緣本體
BL:位元線
BOP:開口
BSL:源極線
CA:接觸插塞
CB:接觸插塞
CC:接觸插塞
CL:柱狀體
CL1:柱狀體
CL2:柱狀體
CP1:連接插塞
CP2:連接插塞
CP2a:連接插塞
CP2b:連接插塞
CP2c:連接插塞
CP3:連接插塞
CUA:電路
D0:互連件
D1:互連件
D2:互連件
ECR:連接區
HR:支撐孔
HUR1:接線區
HUR2:接線區
HUR3:接線區
INC:多層互連
M0:互連件
M1:互連件
M2:互連件
MBK:記憶體區塊
MC:記憶體胞
MCA:記憶體胞陣列
MCR:記憶體胞區
MCR1:記憶體胞區
MCR2:記憶體胞區
MH:記憶體孔
SCL:柱狀支撐體
SGD:選擇閘極
SGD1:選擇閘極
SGD2:選擇閘極
SGD3:選擇閘極
SGS:選擇閘極
SHE:狹縫
ST1:狹縫
ST2:狹縫
STD:汲極側選擇電晶體
STS:源極側選擇電晶體
Tr:電晶體
WL:字線
圖1係展示根據一第一實施例之一記憶裝置之一示意性橫截面圖；圖2係展示根據第一實施例之記憶裝置之一示意性平面圖；圖3A及圖3B係展示根據第一實施例之記憶裝置之示意性局部橫截面圖；圖4至圖13係展示根據第一實施例之記憶裝置之製程之意性橫截面圖；圖14係展示根據第一實施例之記憶裝置之另一示意性平面圖；圖15係展示根據第一實施例之記憶裝置之另一示意性橫截面圖；圖16係展示根據一第二實施例之一記憶裝置之一示意性橫截面圖；及圖17係展示根據第二實施例之記憶裝置之一示意性平面圖。
現在將參考圖式描述實施例。圖中相同之部分用相同數字標記；適當省略一詳細描述；並描述不同部分。圖式係示意性或概念性的；並且部分之厚度及寬度之間之關係，部分之間之大小之比例等不一定與其實際值相同。即使在繪示相同部分之情況下，亦可在圖式之間不同地繪示尺寸及/或比例。
存在使用圖式圖中所示之XYZ軸之方向來描述組件之部署之情況。X軸、Y軸及Z軸彼此正交。在下文中，X軸、Y軸及Z軸之方向被描述為一X方向、一Y方向及一Z方向。此外，存在Z方向被描述為向上並且與Z方向相反之方向被描述為向下之情況。
(第一實施例)
圖1及圖2係展示根據一第一實施例之一記憶裝置1之示意圖。圖1係沿圖2中展示之線A-A之橫截面視圖，且圖2係展示記憶裝置1中包含之區之一配置之平面圖。應注意，圖1中未繪示絕緣膜，其在所繪示之組件之間電絕緣。
舉例而言，記憶裝置1係一NAND型非揮發性記憶裝置，並且包含設置於基板10上之一電路CUA，設置於電路CUA上之一記憶體胞陣列MCA，以及設置於記憶體胞陣列MCA上之一多層互連INC。
舉例而言，基板10係一矽基板。電路CUA包含設置於基板10之表面層中之一電晶體Tr，以及設置於基板10上方之互連件D0、D1及D2。包含互連件M0、M1及M2之多層互連件INC設置於記憶體胞陣列MCA上。
如圖1中所示，記憶體胞陣列MCA包含一記憶體胞區MCR及接線(hook-up)區(垂直連接區)HUR1、HUR2及HUR3。在下面之描述中，存在個別描述接線區HUR1、HUR2及HUR3之情況以及通常將接線區HUR1、HUR2及HUR3指稱並且描述為接線區HUR之情況。亦類似地描述其他組件。
記憶體胞區MCR包含三維配置之記憶體胞MC(參考圖3A)。接線區HUR包含將記憶體胞陣列MCA之組件分別電連接至多層互連INC之互連件之接觸插塞CA及CB。接線區HUR亦包含接觸插塞CC，其將電路CUA之互連件電連接至多層互連INC之其他互連件。
記憶體胞陣列MCA包含一源極線BSL及多個電極層(下文中，一選擇閘極SGS、字線WL及一選擇閘極SGD)。選擇閘極SGS、字線WL及選擇閘極SGD按順序堆疊於源極線BSL上。
記憶體胞區MCR包含於選擇閘極SGS、字線WL及選擇閘極SGD之堆疊方向(即，Z方向)上延伸穿過選擇閘極SGS、字線WL及選擇閘極SGD之柱狀體CL。柱狀體CL在Z方向上延伸，並包括分別電連接至源極線BSL及互連件M0(例如，位元線BL)之半導體層。記憶體胞MC設置於柱狀體CL與字線WL交叉之部分處(參考圖3A)。
接線區HUR1包含接觸插塞CA及選擇閘極SGS、字線WL及選擇閘極SGD之端部分。字線WL及選擇閘極SGD之端部分依一階梯組態設置；且接觸插塞CA在Z方向上延伸穿過一絕緣膜(未繪示)，並且連接至選擇閘極SGS、字線WL及選擇閘極SGD之端部分。舉例而言，接觸插塞CA將選擇閘極SGS、字線WL及選擇閘極SGD分別連接至上層之互連件M0。
接線區HUR2設置於由記憶體胞區MCR環繞之一部分處。接線區HUR2包含多個接觸插塞CB及CC，以及由選擇閘極SGS、字線WL及選擇閘極SGD之堆疊體環繞之一絕緣本體(未繪示)(參考圖8)。接觸插塞CB及CC在Z方向上延伸穿過絕緣本體。接觸插塞CB將源極線BSL電連接至互連件M2。此外，舉例而言，接觸插塞CC將電路CUA之互連件D2電連接至一互連件M1或M2。
在記憶體胞陣列MCA中，接線區HUR3設置於與接線區HUR1相對之側上之端部。記憶體胞區MCR及接線區HUR2設置於接線區HUR1與接線區HUR3之間。
接線區HUR3包含一未繪示之絕緣本體(參考圖8)及在Z方向上延伸穿過未繪示之絕緣本體之多個接觸插塞CC。舉例而言，接觸插塞CC將電路CUA之互連件D2電連接至一互連件M1或M2。
舉例而言，接觸插塞CA、CB及CC包含一金屬。源極線BSL具有一堆疊結構，其包含例如一金屬層23及一半導體層25；且接觸插塞CB連接至金屬層23。
圖2係展示根據第一實施例之記憶裝置1之記憶體胞陣列MCA之一示意性平面圖。圖2係示意性地展示記憶體胞區MCR及接線區HUR1、HUR2及HUR3之平面配置之一平面圖。圖2中所示之區之表面區域可為實例並且不限於此。
如圖2中所示，記憶體胞陣列MCA包含在一Y方向上配置之多個記憶體區塊MBK。接線區HUR1在一X方向上安置於一個記憶體區塊之一端；並且接線區HUR3安置於另一端。舉例而言，接線區HUR1及HUR3經安置以在Y方向上交替配置。
記憶體胞區MCR包含一第一記憶體胞區MCR1、一第二記憶體胞區MCR2及一連接區ECR。連接區ECR在X方向上設置於第一記憶體胞區MCR1與第二記憶體胞區MCR2之間。舉例而言，設置於連接區ECR中之一字線WL之一部分電連接設置於第一記憶體胞區MCR1中之字線WL之一部分及設置於第二記憶體胞區MCR2中之字線WL之一部分。
舉例而言，接線區HUR2設置於由鄰近記憶體區塊MBK之記憶體胞區MCR環繞之一位置處。接線區HUR2在X方向上位於第一記憶體胞區MCR1與第二記憶體胞區MCR2之間，並且位於在Y方向上彼此鄰近之連接區ECR之間。
狹縫ST1設置於在沿Y方向上彼此鄰近之記憶體區塊MBK之間。舉例而言，狹縫ST1係在X方向上延伸之一溝渠，並且經設置以劃分選擇閘極SGD、字線WL及選擇閘極SGS。
狹縫ST2分別設置於記憶體區塊MBK中。舉例而言，在一記憶體區塊MBK之中心處沿X方向設置一狹縫ST2。狹縫ST2具有自字線WL上方之一位準至源極線BSL之深度，並且被設置為不連續，使得狹縫ST2不劃分字線WL。
此外，狹縫ST2包含位於接線區HUR2與連接區ECR之間之一部分。舉例而言，狹縫ST2可包含於接線區HUR2與連接區ECR之間在X方向上延伸以連續之一部分。
圖3A及圖3B係展示根據第一實施例之記憶裝置1之示意性局部橫截面圖。圖3A係展示安置於記憶體胞區MCR中之柱狀體CL之一橫截面之一示意圖。圖3B係展示安置於接線區HUR1中之一柱狀支撐體SCL之一橫截面之一示意圖。
如圖3A中所示，柱狀體CL設置於一記憶體孔MH中。舉例而言，記憶體孔MH延伸穿過選擇閘極SGD、字線WL及選擇閘極SGS，並且經設置以具有至源極線BSL之一深度。
柱狀體CL包含一記憶體膜MF、一半導體層30及一絕緣芯31。記憶體膜MF經設置以覆蓋記憶體孔MH之內壁，並且包含例如一穿隧絕緣膜33、一電荷保持膜35及一阻擋絕緣膜37。絕緣芯31在記憶體孔MH中沿記憶體孔MH之延伸方向(即，Z方向)延伸。
半導體層30經設置以環繞絕緣芯31，並且包含位於記憶體膜MF與絕緣芯31之間之一部分。此外，半導體層30經設置以在半導體層30之底部端處接觸源極線BSL之半導體層25。
舉例而言，穿隧絕緣膜33、電荷保持膜35及阻擋絕緣膜37堆疊於記憶體孔MH之內壁上。穿隧絕緣膜33位於半導體層30與電荷保持 膜35之間；且阻擋絕緣膜37位於電荷保持膜35與字線WL之間。穿隧絕緣膜33及阻擋絕緣膜37例如係氧化矽膜；且電荷保持膜35例如係一氮化矽膜。
記憶體胞MC設置於柱狀體CL與字線WL交叉之部分。半導體層30用作記憶體胞MC之一通道；且字線WL用作記憶體胞MC之控制閘極。位於半導體層30與字線WL之間之記憶體膜MF之部分用作記憶體胞MC之記憶體部分。
一源極側選擇電晶體STS設置於柱狀體CL與選擇閘極SGS交叉之一部分處。此外，一汲極側選擇電晶體STD設置於柱狀體CL與選擇閘極SGD交叉之一部分處。選擇閘極SGD包含至少一個電極層。選擇閘極SGD包含例如在Z方向上堆疊之選擇閘極SGD1、SGD2及SGD3。
如圖3B中所示，柱狀支撐體SCL設置於一支撐孔HR中。舉例而言，支撐孔HR在Z方向上延伸穿過至少一個電極層。舉例而言，支撐孔HR經形成以具有自選擇閘極SGD上之一位準至源極線BSL之深度。柱狀支撐體SCL係一絕緣本體，例如填充支撐孔HR之氧化矽。
現在將參考圖4至圖13描述根據第一實施例之用於製造記憶裝置1之一方法。圖4至圖13係依次展示記憶裝置1之製程之示意性橫截面圖。
如圖4中所示，源極線BSL形成於電路CUA上(參考圖1)；隨後，犧牲膜40及絕緣膜50交替地堆疊於源極線BSL上。犧牲膜40係例如氮化矽膜；且絕緣膜50係例如氧化矽膜。
在堆疊犧牲膜40及絕緣膜50之前，源極線BSL經圖案化為一規定組態。舉例而言，源極線BSL以一平板組態設置於用於形成記憶體 胞陣列MCA之一區中，並且具有接觸插塞CC穿過其延伸之一開口BOP。此外，在形成接線區HUR3之一區中選擇性地去除源極線BSL(參考圖1及圖7)。
隨後，選擇性地去除犧牲膜40a、40b、40c及犧牲膜40a、40b、40c上之絕緣膜50，使得將用選擇閘極SGD替換之剩餘部分設置於其中形成記憶體胞區MCR1及MCR2之區中。此時，犧牲膜40a、40b及40c之端部分依一階梯組態形成。
如圖5中展示，除待用選擇閘極SGD替換之部分之外之犧牲膜40之端部分依一階梯組態形成。此時，選擇性地去除犧牲膜40及絕緣膜50之堆疊體之一部分，其環繞將成為記憶體胞陣列MCA之區。此外，在X方向上之兩側上之犧牲膜40之端部分以階梯組態形成。為方便圖5中之繪示，減少犧牲膜40之堆疊數目；且待由選擇閘極SGD之替換之犧牲膜40a、40b及40c被展示為一犧牲膜40T。
如圖6中所示，形成一絕緣膜45，其覆蓋犧牲膜40之端部分。絕緣膜45經形成以環繞將成為記憶體胞陣列MCA之區。此外，絕緣膜45被填充至除待由選擇閘極SGD替換之犧牲膜40T之外之部分中。舉例而言，絕緣膜45經形成使得絕緣膜45之上表面位於與最上層之絕緣膜50之上表面大體上相同之位準。絕緣膜45係例如一氧化矽膜。
如圖7中所示，在接線區HUR2及HUR3中選擇性地去除絕緣膜45及50以及犧牲膜40。舉例而言，在接線區HUR2中，源極線BSL暴露在其中去除絕緣膜45及50及犧牲膜40之一空間60A之底部表面處。形成於接線區HUR3中之一空間60B經形成以具有一底部表面，該底部表面位於與源極線BSL之上表面大體上相同之位準，或者位於比源極線BSL之上 表面更低之一位準。
如圖8中所示，一絕緣本體65形成於空間60A及60B中。舉例而言，絕緣本體65經形成使得絕緣本體65之頂表面位於與最上層之絕緣膜50之頂表面大體上相同之位準。絕緣本體65係例如氧化矽。
如圖9中所示，形成柱狀體CL1及CL2以及柱狀支撐體SCL，其長度自與最上層之絕緣膜50之上表面大體上相同之位準至源極線BSL。柱狀體CL1形成於記憶體胞區MCR1及MCR2中；且柱狀體CL2形成於連接區ECR中。柱狀支撐體SCL形成於接線區HUR1及記憶體胞區MCR之其中未安置柱狀體CL1及CL2之部分中。柱狀支撐體SCL形成於柱狀體CL1及CL2形成之後或之前。替代地，柱狀支撐體SCL可與柱狀體CL1及CL2同時形成。
柱狀體CL1及CL2設置於記憶體孔MH中，記憶體孔MH具有自最上層之絕緣膜50之上表面至源極線BSL之深度，並且各包含記憶體膜MF、半導體層30及絕緣芯31(參考圖3A)。舉例而言，柱狀體CL1及CL2具有相同結構。
柱狀支撐體SCL設置於支撐孔HR中，該支撐孔HR具有自最上層之絕緣膜50之上表面之位準至源極線BSL之一深度。柱狀支撐體SCL包含一絕緣本體，例如，填充支撐孔HR之氧化矽。當柱狀支撐體由柱狀體CL1及CL2形成時，柱狀支撐體具有與柱狀體CL1及CL2相同之結構。
如圖10中所示，一絕緣膜55經形成以覆蓋絕緣膜45、最上層之絕緣膜50及絕緣本體65，並保護柱狀體CL1及CL2；隨後，形成狹縫ST1及ST2(參考圖2及圖14)。狹縫ST2在X方向上不連續地形成，使得狹 縫ST2不劃分犧牲膜40。
然後，選擇性地去除犧牲膜40；且在絕緣膜50之間分別形成空間40S。舉例而言，藉由經由狹縫ST1及ST2供應一蝕刻劑來選擇性地去除犧牲膜40。柱狀體CL1及CL2以及柱狀支撐體SCL支撐絕緣膜50並將空間40S維持在絕緣膜50之間。
如圖11中所示，選擇閘極SGS、字線WL及選擇閘極SGD形成於空間40S中。舉例而言，選擇閘極SGS、字線WL及選擇閘極SGD藉由經由狹縫ST1及ST2供應CVD之一源氣體而在空間40S中沈積一金屬層而形成。
然後，形成一狹縫SHE以劃分選擇閘極SGD(參考圖14)。狹縫SHE在X方向上延伸；並且，狹縫SHE之底部位於比字線WL更高之一位準。此外，在狹縫SHE中填充一絕緣膜，例如，一氧化矽膜。
如圖12中所示，接觸插塞CA、接觸插塞CB及接觸插塞CC經形成使得接觸插塞CA分別連接至選擇閘極SGS、字線WL及選擇閘極SGD；接觸插塞CB連接至源極線BSL；且接觸插塞CC連接至電路CUA之互連件D2。
接觸插塞CA在Z方向上延伸穿過絕緣膜45及55，並且具有以便於自絕緣膜55之上表面分別到達選擇閘極SGS、字線WL及選擇閘極SGD之長度。
接觸插塞CB設置於接線區HUR1及HUR2之各者中，並且連接至源極線BSL之金屬層23(參考圖1)。在接線區HUR1中，接觸插塞CB在Z方向上延伸穿過絕緣膜45及55。在接線區HUR2中，接觸插塞CB在Z方向上延伸穿過絕緣膜55及絕緣本體65。
在接線區HUR2及HUR3中，接觸插塞CC在Z方向上延伸穿過絕緣本體65。在接線區HUR2中，接觸插塞CC延伸穿過絕緣膜55及絕緣本體65，行進穿過源極線BSL之開口BOP，並連接至互連件D2。此外，在接線區HUR3(未繪示)中，接觸插塞CC延伸穿過絕緣膜55及絕緣本體65，並且連接至安置於下方之互連件D2(參考圖1)。
如圖13中所示，柱狀體CL1經由連接插塞CP1分別連接至上層中之位元線BL(參考圖1)。接觸插塞CA經由一連接插塞CP2各連接至互連件M0、M1及M2之任一者。此外，接觸插塞CB及CC經由連接插塞CP3分別連接至上層中之互連件M1及M2。
在此情況下，選擇閘極SGD安置於連接區ECR及接線區HUR2之兩側，並且經由互連件M0電連接。由此，可連接在插入連接區ECR及接線區HUR2之情況下分離之選擇閘極SGD且將其設定為相同電位。此外，形成於連接區ECR中之柱狀體CL2不連接至上層中之互連件M0、M1及M2之任意者。
圖14係展示根據第一實施例之記憶裝置1之記憶體胞陣列MCA之上表面之一示意性平面圖。記憶體胞陣列MCA包含經安置以在Y方向上配置之多個記憶體區塊MBK。圖14中展示多個記憶體區塊MBK之兩者。
位元線BL在Y方向上延伸，並且安置於記憶體胞區MCR1及記憶體胞區MCR2上。舉例而言，位元線BL設置於與互連件M0相同之位準。位元線BL不安置於連接區ECR及接線區HUR2上。
作為多個電極層之最上層之選擇閘極SGD設置於記憶體胞區MCR1及MCR2中(參考圖13)，並且由在X方向上延伸之狹縫SHE劃 分。在狹縫SHE中填充一絕緣膜，例如一氧化矽膜。
多個選擇閘極SGD經安置以在記憶體胞區MCR1及MCR2之各者中在Y方向上配置。選擇閘極SGD各經設置以在X方向上延伸。此外，選擇閘極SGD安置於連接區ECR之X方向上之兩側及接線區HUR2之X方向上之兩側。此外，在插入連接區ECR之情況下安置之兩個選擇閘極SGD及在插入接線區HUR2之情況下安置之兩個選擇閘極SGD各經由互連件M0電連接。
舉例而言，選擇閘極SGD具有一三層結構並且包含選擇閘極SGD1、SGD2及SGD3(參考圖3A)。此外，提供連接插塞CP2a、CP2b及CP2c，其分別連接至選擇閘極SGD1、SGD2及SGD3。
舉例而言，互連件M0將位於連接區ECR之X方向上之一側上之連接插塞CP2a、CP2b及CP2c連接至位於在X方向上之另一側之連接插塞CP2a、CP2b及CP2c。由此，選擇閘極SGD可設定為相同電位，其具有安置於連接區ECR之兩側上之三層結構。安置於接線區HUR2之兩側上之選擇閘極SGD類似地經由互連件M0電連接。此外，互連件M0經安置以避開設置於接線區HUR2中之連接插塞CP3上之區。
圖15係展示根據第一實施例之記憶裝置1之記憶體胞陣列MCA之一示意性橫截面圖。圖15係展示沿圖13中展示之線B-B之橫截面之一示意圖。
如圖15中所示，柱狀體CL1安置於記憶體胞區MCR1及MCR2中；且柱狀體CL2安置於連接區ECR中。柱狀支撐體SCL安置於接線區HUR1及其中選擇閘極SGD之端部依一階梯組態形成之區中。
舉例而言，儘管柱狀體CL1及柱狀體CL2具有相同之結 構，但柱狀體CL1之半導體層30電連接至位元線BL；且柱狀體CL2之半導體層30未連接至位元線BL。因此，記憶體胞MC作用於柱狀體CL1與字線WL交叉之部分，並且記憶體胞MC不作用於柱狀體CL2與字線WL交叉之部分。
在Z方向上延伸穿過絕緣本體65之接觸插塞CB及CC設置於接線區HUR2及HUR3中。相反，當絕緣本體65未安置於接線區HUR2中時，接觸插塞CB及CC延伸穿過字線WL及選擇閘極SGS。因此，有必要圍繞接觸插塞安置一間隔物絕緣膜，以使接觸插塞與字線WL及選擇閘極SGS電絕緣。
舉例而言，其中安置接觸插塞之區具有組合其中設置接觸插塞之接觸孔之至少開口以及接觸孔之間之空間之一區域。在間隔物絕緣膜安置於接觸插塞周圍之情況下，接觸孔經形成以具有一開口表面區域，使得可安置接觸插塞及間隔物絕緣膜。然後，為確保字線與接觸插塞之間之一規定絕緣擊穿電壓，間隔物絕緣膜變厚；且接觸孔之開口表面區域變更大。因此，在安置許多接觸插塞之情況下，其中安置接觸插塞之區可依不可忽略之一比例佔據記憶體胞陣列之表面區域。
在根據實施例之記憶裝置1中，由於接觸插塞CB及CC經安置以延伸穿過絕緣本體65，因此不需要安置間隔物絕緣膜。因此，可減少接線區HUR2之表面區域；並且可增加記憶體胞區MCR1及MCR2之表面區域。因此，可增加記憶裝置1之記憶體容量。在接線區HUR3中亦可類似地減小表面區域。
(第二實施例)
圖16係展示根據一第二實施例之一記憶裝置2之一示意性 橫截面圖。記憶裝置2包含設置於基板10上之記憶體胞陣列MCA，以及安置於基板10與記憶體胞陣列MCA之間之電路CUA。記憶體胞陣列MCA包含記憶體胞區MCR1及MCR2以及接線區HUR1、HUR2及HUR3。
接線區HUR2及HUR3包含絕緣本體65，絕緣本體65比包含選擇閘極SGS、字線WL及選擇閘極SGD之堆疊體之堆疊厚度更厚(參考圖8)。接線區HUR2及HUR3包含於Z方向上延伸穿過絕緣本體65之複數個接觸插塞CB及CC。
此外，在記憶裝置2中，位於接線區HUR1中之字線WL及選擇閘極SGS及SGD之各者之端部分包含與設置於記憶體胞區MCR中之部分不同之一材料。
舉例而言，字線WL包含：一第一部分，其包含設置於記憶體胞區MCR中之一金屬；及一第二部分，其包含設置於接線區HUR1中之多晶矽。此對於選擇閘極SGS及SGD亦係類似的。
圖17係展示記憶裝置2之記憶體胞陣列MCA之組態之一示意性平面圖。記憶體胞陣列MCA包含於Y方向上配置之複數個記憶體區塊MBK。記憶體區塊MBK各包含記憶體胞區MCR1及MCR2、連接區ECR以及接線區HUR1、HUR2及HUR3。
接線區HUR1及HUR3分別安置於記憶體區塊MBK之兩端。接線區HUR2經安置以由記憶體胞區MCR1及MCR2以及連接區ECR環繞。
在實例中，狹縫ST1設置於Y方向上彼此鄰近之記憶體胞區MCR1之間，在Y方向上彼此鄰近之記憶體胞區MCR2之間，以及在Y方向上彼此鄰近之連接區ECR之間。狹縫ST1未設置於接線區HUR1與接線 區HUR3之間。
此外，舉例而言，狹縫ST2設置於記憶體胞區MCR1及MCR2之中心處以及連接區ECR與接線區HUR2之間，並且沿字線WL之延伸方向(X方向)不連續地安置。在接線區HUR1中未設置狹縫ST2。
舉例而言，在記憶裝置2之製程中，導電多晶矽膜用作犧牲膜40。舉例而言，在圖10中所示之程序中，藉由經由狹縫ST1及ST2供應之蝕刻劑選擇性地去除犧牲膜40。
在根據實施例之製程中，在用於形成接線區HUR1之區及用於形成接線區HUR3之區之間未設置狹縫ST1；且在用於形成接線區HUR1之區中未設置狹縫ST2。因此，在將作為接線區HUR1之區中，不去除犧牲膜40；並且在絕緣膜50之間不形成空間40S。因此，只有形成於將作為記憶體胞區MCR之區中之犧牲膜40之部分被金屬層代替；且犧牲膜40之一部分保留在接線區HUR1中。因此，形成字線WL及選擇閘極SGS及SGD，使得設置於記憶體胞區MCR中之部分之材料不同於設置於接線區HUR1中之端部分之材料。
在實施例中，柱狀支撐體SCL未安置於接線區HUR1中，因為空間40S未設置於將成為接線區HUR1之區中。由此，可減小接線區HUR1之表面區域。此外，亦可減小接線區HUR3之表面區域，因為多個接觸插塞CC經設置以延伸穿過接線區HUR3中之絕緣本體65。因此，可減小設置於記憶體區塊MBK之兩端處之接線區HUR之表面區域；並且可增加記憶體胞區MCR之表面區域。由此，可增加記憶裝置2之儲存容量。
儘管已經描述某些實施例，但此等實施例僅藉由實例之方式呈現，並且不希望限制本發明之範疇。實際上，本文描述之新穎實施例 可以各種其他形式體現；此外，在不脫離本發明之精神之情況下，可對本文描述之實施例之形式進行各種省略、替換及改變。隨附申請專利範圍及其等效物希望覆蓋如將落入本發明之範疇及精神內之此等形式或修改。
相關申請案的交叉參考
本申請案基於並主張2018年3月16日申請之美國臨時專利申請案第62/643,876號之優先權之權益；該案之全部內容以引用之方式併入本文中。
1‧‧‧記憶裝置
10‧‧‧基板
23‧‧‧金屬層
25‧‧‧半導體層
BL‧‧‧位元線
BSL‧‧‧源極線
CA‧‧‧接觸插塞
CB‧‧‧接觸插塞
CC‧‧‧接觸插塞
CL‧‧‧柱狀體
CUA‧‧‧電路
D0‧‧‧互連件
D1‧‧‧互連件
D2‧‧‧互連件
HUR1‧‧‧接線區
HUR2‧‧‧接線區
HUR3‧‧‧接線區
INC‧‧‧多層互連
M0‧‧‧互連件
M1‧‧‧互連件
M2‧‧‧互連件
MCA‧‧‧記憶體胞陣列
MCR1‧‧‧記憶體胞區
MCR2‧‧‧記憶體胞區
SGD‧‧‧選擇閘極
SGS‧‧‧選擇閘極
Tr‧‧‧電晶體
WL‧‧‧字線

Claims (19)

  1. 一種記憶裝置，其包括：一記憶體區，其包含複數個電極層及半導體層，該複數個電極層在一第一方向上堆疊，且該半導體層在該第一方向上延伸穿過該複數個電極層；一連接區，其由該記憶體區環繞，該連接區包含絕緣本體及複數個接觸插塞，該絕緣本體在該第一方向上之一厚度比在該複數個電極層之該第一方向上之一堆疊寬度更厚，且該複數個接觸插塞在該第一方向上延伸穿過該絕緣本體，該複數個電極層不設置於該連接區；一互連層，其包括互連件，該等互連件分別電連接至該複數個電極層及該等半導體層之部分；及一電路，其電連接至包含於該互連層中之一第一互連件，該電路經由該複數個接觸插塞之一者電連接至該第一互連件，該複數個電極層及該絕緣本體在該第一方向上位於該電路與該互連層之間，其中該複數個電極層包含：複數個第一部分、複數個第二部分及複數個第三部分，該複數個第一部分在該第一方向上堆疊並在與該第一方向交叉之一第二方向上延伸，該複數個第二部分在該第一方向上堆疊並且與該複數個第一部分配置在與該第一方向及該第二方向交叉之一第三方向上，且該複數個第三部分在該第一方向上堆疊並且與該複數個第二部分配置在該第二方向上，且該絕緣本體位於該複數個第二部分與該複數個第三部分之間，並且 當自該複數個第一部分觀察時位於該第三方向上。
  2. 如請求項1之記憶裝置，其進一步包括：一導電層，其設置於該電路與該複數個電極層之間，該導電層與該半導體層電連接，該絕緣本體在該第一方向上位於該互連層與該導電層之間。
  3. 如請求項2之記憶裝置，其中該複數個接觸插塞之一者在該第一方向上延伸穿過該導電層。
  4. 如請求項3之記憶裝置，其中該互連層進一步包含一第二互連件，且該複數個接觸插塞之另一者電連接該導電層及該第二互連件。
  5. 如請求項1之記憶裝置，其中該複數個電極層包含第一連接部分及第二連接部分，該第一連接部分分別電連接該複數個第一部分及該複數個第二部分，且該第二連接部分分別電連接該複數個第一部分及該複數個第三部分。
  6. 如請求項1之記憶裝置，其中該半導體層包含：於該第二方向上配置之複數個第一半導體層，該互連層包含複數個第三互連件，其等在該第三方向上延伸並分別電連接至該複數個第一半導體層，且 當自該第一方向觀察時，該複數個第三互連件設置於不與絕緣本體交叉之位置處。
  7. 如請求項6之記憶裝置，其中該複數個電極層進一步包含：一第四部分，其位於該複數個第一部分與該複數個第三互連件之一者之間；一第五部分，其設置於該複數個第一部分與該複數個第三互連件之另一者之間，並經安置以在該第二方向上與該第四部分分離；一第六部分，其設置於該複數個第二部分與該複數個第三互連件中之該一者之間；及一第七部分，其設置於該複數個第三部分與該複數個第三互連件之另一者之間，且該互連層進一步包含一第四互連件及一第五互連件，該第四互連件電連接該第四部分及該第五部分，且該第五互連件電連接該第六部分及該第七部分。
  8. 如請求項7之記憶裝置，其中該第四互連件及該第五互連件設置於不與該複數個第三互連件交叉之位置處。
  9. 如請求項7之記憶裝置，其中該半導體層進一步包含安置於該第四部分與該第五部分之間之一第二半導體層，該第二半導體層在該第一方向上延伸穿過該複數個第一部分並且未電連接至該複數個第三互連件之任意 者。
  10. 一種記憶裝置，其包括：一第一記憶體區，其包含複數個第一電極層及一第一半導體層，該複數個第一電極層在一第一方向上堆疊，該第一半導體層在該第一方向上延伸穿過該複數個第一電極層；一第一連接區，其包含在該複數個第一電極層之一第二方向上之端部，該第二方向與該第一方向交叉，該複數個第一電極層之該等端部依一階梯組態設置，該第一連接區包含分別連接至該複數個第一電極層之該等端部之複數個第一接觸插塞；一第二記憶體區，其包含複數個第二電極層及一第二半導體層，該複數個第二電極層在該第一方向上堆疊並且當自該第一記憶體區觀察時在一第三方向上配置，該第三方向與該第一方向及該第二方向交叉，該第二半導體層在該第一方向上延伸穿過該複數個第二電極層；一第二連接區，其包含在該複數個第二電極層之該第二方向上之端部，該複數個第二電極層之該等端部依一階梯組態設置，該第二連接區包含分別連接至該複數個第二電極層之該等端部之複數個第二接觸插塞；及一第三連接區，其在該第三方向上設置於該第一連接區與該第二連接區之間，該第三連接區包含一第一絕緣本體及複數個第三接觸插塞，該第一絕緣本體之一厚度在該第一方向上厚於在該第一電極層之該第一方向上之一堆疊寬度及在第二電極層之該第一方向上之一堆疊寬度，該複數個第三接觸插塞在該第一方向上延伸穿過該第一絕緣本體，該複數個第一電極層及該複數個第二電極層不設置於該第三連接區。
  11. 如請求項10之記憶裝置，其進一步包括：一第三記憶體區，其設置於該第一記憶體區與該第二記憶體區之間，該第三記憶體區包含複數個第三電極層及一第三半導體層，該複數個第三電極層在該第一方向上堆疊，該第三半導體層在該第一方向延伸穿過該複數個第三電極層，當自該第三記憶體區觀察時，該第三連接區在該第二方向上配置。
  12. 如請求項11之記憶裝置，其進一步包括：一第四連接區，其包含在該複數個第三電極層之該第二方向上之端部，該複數個第三電極層之該等端部依一階梯組態提供，該第四連接區包含分別連接至該複數個第三電極層之該等端部之複數個第四接觸插塞，該第三連接區及該第四連接區分別安置於在該第三記憶體區之該第二方向上之兩側上。
  13. 如請求項11之記憶裝置，其中該第三記憶體區包含於該第三方向上在插入一狹縫之情況下配置之複數個子區，該狹縫在該第二方向上不連續地延伸，該複數個子區之一者係藉由插入一第五連接區在該第二方向上進一步細分為複數個部分，該第五連接區包含一第二絕緣本體及複數個第五接觸插塞，該第二絕緣本體在該第一方向上之一厚度厚於在該第三電極層之該第一方向上之一堆疊寬度，該複數個第五接觸插塞在該第一方向上延伸穿過該第二絕緣本體。
  14. 如請求項13之記憶裝置，其中該複數個第三電極層藉由未由該複數 個子區之間之該狹縫分開之不連續部分電連接。
  15. 如請求項11之記憶裝置，其進一步包括：一互連層，其包含複數個互連件，該複數個互連件中之部分經由該第一接觸插塞及該第二接觸插塞分別電連接至該複數個第一電極層及該複數個第二電極層；及一電路，其經由該複數個第三接觸插塞之一者電連接至該複數個互連件之一者，該複數個第一電極層、該複數個第二電極層及該複數個第三電極層在該第一方向上位於該電路與該互連層之間。
  16. 如請求項15之記憶裝置，其進一步包括一導電層，該導電層設置於該電路與在該第一方向上之該複數個第一電極層之間，設置於該電路與在該第一方向上之該複數個第二電極層之間，且設置於該電路與在該第一方向上之該複數個第三電極層之間，該導電層電連接至該第一記憶體區、該第二記憶體區及該第三記憶體區中之該第一半導體層至該第三半導體層。
  17. 如請求項10之記憶裝置，其中該複數個第一電極層各包含一第一部分及一第二部分，該第一半導體層延伸穿過位於該第一部分中之該複數個第一電極層，該第二部分位於該複數個第一電極層之一者之一端部處並連接至該複數個第一接觸插塞之一者，且 該第一部分之一材料不同於該第二部分之一材料。
  18. 如請求項17之記憶裝置，其中該複數個第二電極層各包含一第三部分及一第四部分，該第二半導體層延伸穿過位於該第三部分中之該複數個第二電極層，該第四部分位於該複數個第二電極層之一者之一端部處並連接至該複數個該第二接觸插塞之一者，該第三部分包含與該第一部分之該材料相同之一材料，且該第四部分包含與該第二部分之該材料相同之一材料。
  19. 如請求項18之記憶裝置，其中該第一部分及該第三部分包含一金屬，且該第二部分及該第四部分包括多晶矽。
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