TW202137516A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

本實施形態提供一種能夠提高積層構造之強度之半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置具備：積層體，其由複數個第1導電層及複數個第1絕緣層逐層交替積層而成；柱，其在積層體內於積層體之積層方向延伸；複數個記憶胞，其等分別形成於複數個第1導電層與柱之交叉部；下層構造，其配置於積層體之下方；下承受部，其在下層構造之上表面開口，且於沿下層構造之上表面之面方向之第1方向延伸之槽內填充有金屬層；及帶狀部，其在第1方向延伸，且在積層體內於積層方向延伸，於下承受部內配置下端部。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
於三維非揮發性記憶體中，對於經積層之複數個導電層三維地配置記憶胞。於此構成中，如何保持積層構造之強度成為課題。
本發明所欲解決之問題係提供一種能夠提高積層構造之強度之半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置具備：積層體，其由複數個第1導電層及複數個第1絕緣層逐層交替積層而成；柱，其在前述積層體內於前述積層體之積層方向延伸；複數個記憶胞，其等分別形成於前述複數個第1導電層與前述柱之交叉部；下層構造，其配置於前述積層體之下方；下承受部，其在前述下層構造之上表面開口，且於沿前述下層構造之上表面之面方向之第1方向延伸之槽內填充有金屬層；及帶狀部，其在前述第1方向延伸，且在前述積層體內於前述積層方向延伸，於前述下承受部內配置下端部。
以下，針對本發明，一面參照圖式，一面詳細說明。此外，並非係由下述之實施形態限定本發明者。又，於下述實施形態之構成要素中包含熟悉此項技術者容易想到之要素或實質上相同之要素。
(半導體記憶裝置之構成例) 圖1係顯示實施形態之半導體記憶裝置1之構成之一例之沿Y方向之剖視圖。如圖1所示，實施形態之半導體記憶裝置1具備基板SB及積層體LM。
此外，半導體記憶裝置1之上下方向係以例如積層體LM為基準而定義，相對於積層體LM，基板SB側為下方，相對於積層體LM，與基板SB為相反側為上方。
作為積層體LM之下層構造之基板SB係例如矽基板等之半導體基板。基板SB於半導體記憶裝置1中作為例如源極線發揮功能。於基板SB配置下承受部SP。
下承受部SP具有於基板SB之上表面開口，且於例如與Y方向正交之X方向延伸之槽內填充有鎢層等金屬層21之構成。即，下承受部SP之上表面為與例如基板SB之上表面大致相同之高度。下承受部SP之下表面被埋入至基板SB內之特定深度。
與下承受部SP之延伸方向正交之剖面、即沿Y方向之剖面之形狀為例如矩形。惟，下承受部SP之剖面形狀並不限定於矩形，只要配置為包圍後述之接點LI之下端部，則可為其他剖面形狀。
於基板SB上配置積層體LM。積層體LM具有由複數層作為第1導電層之字元線WL及複數個絕緣層OL逐層交替積層而成之構成。字元線WL為例如鎢層或鉬層。絕緣層OL為例如SiO2 層。
雖然於圖1之例中，積層體LM具有4層字元線WL，但字元線WL之層數為任意。又，積層體LM可於最上層之字元線WL之上方具備未圖示之選擇閘極線。又，積層體LM可於最下層之字元線WL之下方具備未圖示之選擇閘極線。
於積層體LM，配置有複數個作為帶狀部之接點LI。各個接點LI於X方向延伸，於Y方向分割積層體LM。又，接點LI貫通積層體LM，接點LI之下端部配置於下承受部SP內。即，下承受部SP包圍接點LI之下端部，藉此接點LI與基板SB被隔開。
接點LI於接點LI內具有覆蓋接點LI之側壁之絕緣層50。接點LI於絕緣層50之內側具有作為第2導電層之導電層20。即，導電層20在接點LI之內側於X方向延伸。絕緣層50為例如SiO2 層，導電層20為例如多晶矽層。導電層20延伸至接點LI之下端部，且與下承受部SP之金屬層21連接。
如此，接點LI雖然實體上與基板SB隔開，但經由下承受部SP之金屬層21，與作為源極線發揮功能之基板SB電性連接。又，接點LI之導電層20之上端部連接於未圖示之上層配線等。藉此，接點LI作為將基板SB與上層配線電性連接之源極線接點發揮功能。惟，帶狀部可不具有導電層20，而由例如絕緣層51等構成。此情形下，帶狀部不具有作為源極線接點之功能。
於積層體LM中，呈矩陣狀配置有俯視下大致圓形之複數個柱PR。各個柱PR貫通積層體LM且到達基板SB。柱PR自側壁側依序具備阻擋絕緣層BK、電荷蓄積層CT、穿隧絕緣層TN、通道層CN、及位處相當於柱PR之芯之位置之芯層CR。通道層CN亦配置於柱PR之底部。阻擋絕緣層BK、電荷蓄積層CT、及穿隧絕緣層TN構成例如記憶體層ME。
柱PR之阻擋絕緣層BK、穿隧絕緣層TN、及芯層CR為例如SiO2 層。電荷蓄積層CT為例如SiN層，通道層CN為例如非晶質矽層或多晶矽層。
柱PR之通道層CN於底部連接於作為源極線發揮功能之基板SB，通道層CN之上端部連接於例如位元線等未圖示之上層配線。藉此，於複數層字元線WL與柱PR之交叉部中，分別形成在高度方向排列之記憶胞MC。
如以上所述般，藉由柱PR呈矩陣狀配置，於其等之側面形成記憶胞MC，而半導體記憶裝置1構成為例如三維配置有記憶胞MC之三維非揮發性記憶體。
此處，說明積層體LM等所具有之更詳細之層構成。
於圖1中，如接點LI之下端部附近之局部放大圖所示般，於字元線WL之下表面，配置例如TiN層之障壁金屬層、及例如Al2 O3 層之金屬阻擋層MT。又，於字元線WL之上表面亦同樣地，配置障壁金屬層BM及金屬阻擋層MT。亦即，於字元線WL與絕緣層OL之間，自字元線WL側依序介置障壁金屬層BM、及金屬阻擋層MT。金屬阻擋層MT通過與接點LI之側面對向之絕緣層OL之端面、與接點LI之絕緣層50之側面之間，自最下層之字元線WL之下表面側向下方延伸，且到達下承受部SP。
接點LI之導電層20具有較絕緣層50及金屬阻擋層MT進一步向下承受部SP之深部延伸之突出部20p。突出部20p可藉由與下承受部SP之金屬層21連接之底面之寬度小於絕緣層50及金屬阻擋層MT之到達深度附近之寬度，而具有錐形狀。
此外，雖然於圖1中未顯示，但半導體記憶裝置1於例如積層體LM之外側具備周邊電路。周邊電路具有配置於基板SB上之複數個電晶體，有助於記憶胞MC之動作。
(半導體記憶裝置之製造方法) 其次，利用圖2A～圖9，說明實施形態之半導體記憶裝置1之製造方法。圖2A～圖9係顯示實施形態之半導體記憶裝置1之製造方法之步序之一例的剖視圖。
如圖2A所示，於基板SB之上表面具有開口部，將於基板SB內之特定深度具有底面之凹部RC形成於基板SB。凹部RC之形成位置以之後成為供接點LI之下端部配置之位置之方式經調整。
如圖2B所示，於凹部RC埋入鎢層等金屬層21，而形成下承受部SP。
如圖2C所示，於形成有下承受部SP之基板SB上，形成由複數個犧牲層及複數個絕緣層OL逐層交替積層而成之作為第1積層體之積層體LMpn。
複數個犧牲層包含由種類互不相同之材料構成之犧牲層PL與犧牲層NL。犧牲層PL為例如多晶矽層PL，犧牲層NL為例如SiN層。複數個犧牲層中之犧牲層PL與犧牲層NL例如交替地配置於絕緣層OL間。即，依序積層例如絕緣層OL、犧牲層PL、絕緣層OL、犧牲層NL、絕緣層OL…。
犧牲層PL、NL以後述之替換處理被置換為字元線WL。
如圖3A所示，形成貫通積層體LMpn且到達基板SB之複數個記憶體孔MH。此時，藉由使用包含例如C、H、F之氣體系進行蝕刻處理，而可調整各層間之蝕刻選擇比及加工形狀，且形成記憶體孔MH。
如圖3B所示，於記憶體孔MH內，自側壁側依序積層記憶體層ME、通道層CN、及芯層CR，而形成柱PR。
亦即，於記憶體孔MH之側壁及底面，自側壁側依序形成阻擋絕緣層BK、電荷蓄積層CT、及穿隧絕緣層TN。自記憶體孔MH之底面，去除阻擋絕緣層BK、電荷蓄積層CT、及穿隧絕緣層TN。於穿隧絕緣層TN之內側及記憶體孔MH之底面形成通道層CN。於相當於記憶體孔MH之芯之位置填充芯層CR。
藉此，於積層體LMpn內形成呈矩陣狀配置之複數個柱PR。
如圖4A所示，形成貫通積層體LMpn且到達基板SB之下承受部SP之複數個狹槽STp、STn。狹槽STp被用於將犧牲層PL置換為字元線WL之處理。狹槽STn被用於將犧牲層NL置換為字元線WL之處理。惟，於狹槽STp、STn間，構成上並無差異。
狹槽STp與狹槽STn於Y方向交替地排列而形成。此時，藉由使用包含例如C、H、F之氣體系進行蝕刻處理，而可調整各層間之蝕刻選擇比及加工形狀，且形成狹槽STp、STn。
如圖4B所示，於狹槽STp內填充犧牲層SC。犧牲層SC以與例如構成積層體LMpn之犧牲層NL異種之材料構成。又，犧牲層SC較佳為以例如去除犧牲層PL之膽鹼水溶液等去除之非晶質矽層等。
此時，若以例如未圖示之抗蝕膜等封蓋狹槽STn，則可不於狹槽STn內填充犧牲層SC，而於狹槽STp內填充犧牲層SC。
如圖5A所示，藉由經由狹槽STn以例如熱磷酸等進行處理，而去除積層體LMpn之犧牲層NL。即，熱磷酸自狹槽STn不斷朝兩側流入，而去除狹槽STn之兩側之犧牲層NL。此時，於狹槽STp填充有犧牲層SC，狹槽STp無助於犧牲層NL之去除。
如上述般，狹槽STp、STn沿Y方向交替地配置。因而，經由1個狹槽STn，去除該狹槽STn、與分別配置於該狹槽STn之兩側之狹槽STp之間之犧牲層NL。藉此，形成有於複數個絕緣層OL間具有間隙GPn之積層體LMpg。
如圖5B所示，經由狹槽STn朝絕緣層OL間之間隙GPn填充鎢等導電材，而形成由複數層字元線WL、複數個犧牲層PL、及複數個絕緣層OL積層而成之作為第2積層體之積層體LMpw。
更詳細而言，於形成字元線WL時，經由狹槽STn，形成Al2 O3 層等金屬阻擋層MT(參照圖1)。金屬阻擋層MT形成於間隙GPn之上下表面、及露出於間隙GPn內之柱PR之側壁。此時，於由複數個絕緣層OL之端面與複數個犧牲層PL之端面構成之狹槽STn之側壁、及下承受部SP之金屬層21露出之底面，亦形成金屬阻擋層MT。
其次，經由狹槽STn，形成TiN層等障壁金屬層BM(參照圖1)。障壁金屬層BM形成於金屬阻擋層MT上。亦即，障壁金屬層BM自金屬阻擋層MT上形成於間隙GPn之上下表面、及露出於間隙GPn內之柱PR之側壁。又，障壁金屬層BM自金屬阻擋層MT上亦形成於狹槽STn之側壁及底面。
於進行完該等處理後，於絕緣層OL間之間隙GPn內形成字元線WL。此時，於狹槽STn內亦堆積導電材，狹槽STn之一部分或全部由導電材填充。
如圖6A所示，以例如經加熱之膽鹼水溶液(熱TMY)去除狹槽STp內之犧牲層SC。
如圖6B所示，隨著不斷去除狹槽STp內之犧牲層SC，而積層體LMpw之犧牲層PL之端面露出於狹槽STp之側壁。因而，膽鹼水溶液經由狹槽STp不斷向狹槽STp之兩側流入，亦去除積層體LMpw之犧牲層PL。此時，於狹槽STn填充有導電材，狹槽STn無助於犧牲層PL之去除。
因而，經由1個狹槽STp，去除該狹槽STp、與分別配置於該狹槽STp之兩側之狹槽STn之間之犧牲層PL。藉此，形成有於複數個絕緣層OL間具有間隙GPp之積層體LMgw。
此處，膽鹼水溶液具有例如亦去除構成基板SB之矽材等之性質。然而，狹槽STp之下端部配置於下承受部SP內，狹槽STp與基板SB不直接相接。因而，抑制由膽鹼水溶液進行之基板SB之構成材之去除。
如圖7A所示，經由狹槽STp朝絕緣層OL間之間隙GPp填充鎢等導電材，而形成由複數層字元線WL、與複數個絕緣層OL積層而成之作為第3積層體之積層體LM。
更詳細而言，於形成字元線WL時，經由狹槽STp，形成Al2 O3 層等金屬阻擋層MT(參照圖1)。金屬阻擋層MT形成於間隙GPp之上下表面、及露出於間隙GPp內之柱PR之側壁。此時，於由複數個絕緣層OL之端面、與經由狹槽STn已形成之複數層字元線WL之端面構成之狹槽STp之側壁、及下承受部SP之金屬層21露出之底面，亦形成金屬阻擋層MT。
其次，經由狹槽STp，形成TiN層等障壁金屬層BM(參照圖1)。障壁金屬層BM形成於金屬阻擋層MT上。亦即，障壁金屬層BM自金屬阻擋層MT上形成於間隙GPp之上下表面、及露出於間隙GPp內之柱PR之側壁。又，障壁金屬層BM自金屬阻擋層MT上亦形成於狹槽STp之側壁及底面。
於進行完該等處理後，於絕緣層OL間之間隙GPp內形成字元線WL。此時，於狹槽STp內亦堆積導電材，狹槽STp之一部分或全部由導電材填充。
此外，有將圖5A～圖7A所示之處理稱為替換處理之情形。
如圖7B所示，為了避免於複數層字元線WL間之導通，而依次去除狹槽STp、STn內之導電材及障壁金屬層BM。由於Al2 O3 層等金屬阻擋層MT為絕緣性，且未形成於構成狹槽STp、STn之側壁之字元線WL之端面，故可不去除。
此處，構成下承受部SP之金屬層21為例如鎢層等，由與自狹槽STp、STn內去除之導電材同種之材料構成。如上述般，由於金屬阻擋層MT殘存於例如狹槽STp、STn之下端部，故與狹槽STp、STn之下端部接觸之下承受部SP之金屬層21幾乎未被去除。
另一方面，有構成狹槽STp、STn之側壁之字元線WL之端面被去除若干，而自狹槽STp、STn之側壁側後退之情形。然而，幾乎不會對半導體記憶裝置1之性能造成影響。
如圖8所示，形成覆蓋狹槽STp、STn之側壁及底面之絕緣層50。將此時之狹槽STp、STn之下端部附近之詳細構成顯示於局部放大圖。
如局部放大圖所示般，於字元線WL與絕緣層OL之間，自字元線WL側依序介置障壁金屬層BM、及金屬阻擋層MT。金屬阻擋層MT通過與接點LI之側面對向之絕緣層OL之端面、與狹槽STp、STn之絕緣層50之側面之間，自最下層之字元線WL之下表面側向下方延伸，且到達下承受部SP。又，金屬阻擋層MT覆蓋狹槽STp、STn之底面。
絕緣層50覆蓋狹槽STp、STn之側面及底面。構成狹槽STp、STn之側面之字元線WL之端面及絕緣層OL之端面中之字元線WL之端面直接由絕緣層50覆蓋，而未介隔著障壁金屬層BM，亦未介隔著金屬阻擋層MT。絕緣層OL之端面係介隔著金屬阻擋層MT由絕緣層50覆蓋。又，狹槽STp、STn之底面亦依序由金屬阻擋層MT與絕緣層50覆蓋。
如圖9所示，對狹槽STp、STn之底面予以追加蝕刻，而去除底面之絕緣層50。此時，自狹槽STp、STn之底面，亦去除金屬阻擋層MT。將此時之狹槽STp、STn之下端部附近之詳細構成顯示於局部放大圖。
如局部放大圖所示般，自狹槽STp、STn之底面，去除絕緣層50及金屬阻擋層MT。經追加蝕刻之狹槽STp、STn之下端部具有自絕緣層50及金屬阻擋層MT向下承受部SP之金屬層21中突出之突出部STe。此時，藉由狹槽STp、STn之追加蝕刻而形成之突出部STe貫通金屬阻擋層MT，且有當於金屬層21內向下方延伸時，成為與下承受部SP之金屬層21連接之底面之寬度小於絕緣層50及金屬阻擋層MT之到達深度附近之寬度之情形。
如以上所述般，狹槽STp、STn之下端部到達較下承受部ST內之絕緣層50及金屬阻擋層MT之到達深度進一步更深之位置。
之後，藉由於狹槽STp、STn內填充多晶矽等導電材，形成導電層20，而形成經由下承受部SP之金屬層21與基板SB電性連接之接點LI。
又，將接點LI之導電層21之上端部連接於未圖示之上層配線等。又，將柱PR之通道層CN之上端部連接於位元線等未圖示之上層配線等。
此外，於不將狹槽STp、STn轉用於源極線接點之情形下，可以例如圖8之絕緣層50之形成處理，以絕緣層50將狹槽STp、STn內大致完全填充，而省略之後之處理。此情形下，於下端部不具有由導電層20形成之突出部20p，又，形成有於填充於狹槽STp、STn內之絕緣層50與下承受部SP之金屬層21之間介置金屬阻擋層MT之帶狀部。
根據上文，製造實施形態之半導體記憶裝置1。
(比較例) 其次，說明比較例之半導體記憶裝置。於比較例之半導體記憶裝置之製造方法中，例如SiN層等之1種犧牲層、與絕緣層逐層交替積層，而形成替換前之積層體。於替換時，去除各個絕緣層間之犧牲層，而形成由間隙與1層絕緣層交替地積層而成之積層體。此時，絕緣層因應力而撓曲，除對字元線之形成產生障礙以外，還有積層體崩塌之虞。因提高記憶胞之積體度，而構成積層體之各層有進一步變薄之傾向，絕緣層之撓曲更顯著。
根據實施形態之半導體記憶裝置1之製造方法，由例如2種犧牲層PL、NL構成替換對象之犧牲層，犧牲層PL與犧牲層NL例如交替地配置於絕緣層OL間。而且，以犧牲層NL之替換處理、與犧牲層PL之替換處理之2階段進行替換處理。
藉此，在犧牲層NL之替換處理時，於各間隙GPn間，配置1層犧牲層PL、與其兩側之絕緣層OL之3層。又，在犧牲層PL之替換處理時，於各間隙GPp間，配置1層字元線WL、與其兩側之絕緣層OL之3層。因此，於任一替換處理時，配置於間隙GPn間之層之厚度及強度均增加，抑制因應力所致之撓曲。
根據實施形態之半導體記憶裝置1，具備埋入基板SB之上表面之下承受部SP，接點LI之下端部配置於下承受部SP內。於接點LI之形成前之狹槽STp之狀態下，經由狹槽STp，流入去除犧牲層PL之藥液。此時，由於狹槽STp之下端部配置於下承受部SP內，且不與基板SB直接相接，故抑制基板SB之一部分被上述藥液去除。
此處，如上述般，當自狹槽STp、STn去除導電材時，下承受部SP之金屬層21受例如金屬阻擋層MT保護而殘留未被去除。包含殘留於半導體記憶裝置1之金屬層21之下承受部SP表示經由狹槽STp對如例如多晶矽層之與基板SB之構成材同種之犧牲層PL予以替換處理而成者。
(變化例) 其次，利用圖10，說明實施形態之變化例之半導體記憶裝置2。圖10係顯示實施形態之變化例之半導體記憶裝置2之構成之一例之沿Y方向之剖視圖。如圖10所示，變化例之半導體記憶裝置2之積層體LM之下層構造為源極線SL之點與上述之實施形態不同。
在半導體記憶裝置2中，於基板SB上配置包含複數個電晶體TR之周邊電路CUA。周邊電路CUA係由絕緣層51覆蓋。
於絕緣層51上，配置作為積層體LM之下層構造之源極線SL。源極線SL係作為例如第3導電層之多晶矽層。
於源極線SL配置下承受部SPp，該下承受部SPp於源極線SL之上表面開口，且於例如在X方向延伸之槽內填充有鎢層等金屬層21。如此，下承受部SPp除配置於源極線SL以外，具有與上述之實施形態之下承受部SP同樣之構成。
於源極線SL上配置積層體LMp。積層體LMp除配置於源極線SL上以外，具有與上述之實施形態之積層體LM同樣之構成。
於積層體LMp，配置複數個作為帶狀部之接點LIp。各個接點LIp於X方向延伸，於Y方向分割積層體LMp。接點LIp之下端部配置於下承受部SPp內。如此，接點LIp除於配置於源極線SL之下承受部SPp配置下端部以外，具備與上述之實施形態之接點LI同樣之構成。
於具備如以上之構成之半導體記憶裝置2中，亦可應用與上述之實施形態之半導體記憶裝置1同樣之製造方法。
(其他之變化例) 於上述之實施形態中，先實施犧牲層NL向字元線WL之替換處理，之後實施犧牲層PL向字元線WL之替換處理，但該等處理可調換。此情形下，於形成狹槽STp、STn後，將由與犧牲層PL異種之材料構成之SiN層等犧牲層填充於狹槽STn內，經由狹槽STp進行犧牲層PL之替換。之後，經由狹槽STn進行犧牲層NL之替換。
又，於上述之實施形態中，於兩個狹槽STp、STn之配置位置設置下承受部SP。然而，基板SB只要於犧牲層PL之替換處理時受保護即可，只要至少於狹槽STp之配置位置設置下承受部SP即可。此情形下，半導體記憶裝置具有相對於在Y方向排列之複數個接點LI，每隔一個而配置下承受部SP之構成。
又，在上述之實施形態中，於犧牲層PL與犧牲層NL之替換處理中，分別使用狹槽STp、STn。然而，可將兩個狹槽STp、STn用於犧牲層PL與犧牲層NL之替換處理之兩者。即，藉由經由例如兩個狹槽STp、STn供給熱磷酸等，而維持殘留犧牲層PL之狀態，而替換犧牲層NL。之後，藉由經由兩個狹槽STp、STn供給膽鹼水溶液等，而可替換犧牲層PL。惟，於上述流程之情形下，必須於犧牲層NL之替換處理之後、與犧牲層PL之替換處理之後兩次去除填充於各個狹槽STp、STn之鎢等導電材。如此，藉由同時使用兩個狹槽STp、STn，而可縮短替換處理之時間。
又，於上述之實施形態中，犧牲層PL與犧牲層NL交替地配置於絕緣層OL間。然而，犧牲層PL與犧牲層NL例如可每隔2個而交替地配置於絕緣層OL間。即，犧牲層PL與犧牲層NL可以如例如絕緣層OL、犧牲層PL、絕緣層OL、犧牲層PL、絕緣層OL、犧牲層NL、絕緣層OL、犧牲層NL、絕緣層OL…之每隔2個之週期積層。又，犧牲層PL與犧牲層NL之積層之週期數為每隔3個、每隔4個等，可於可抑制各層之撓曲之範圍內適宜變更。
此外，於上述之實施形態中，犧牲層PL與犧牲層NL之積層體LMpn內之層數相等。然而，犧牲層PL與犧牲層NL之積層體LMpn內之層數可不同。例如，可將犧牲層PL之層數之比率設為1，將犧牲層NL之層數之比率設為2等。又，例如，可將犧牲層PL之層數之比率設為3，將犧牲層NL之層數之比率設為2等。如此，犧牲層PL與犧牲層NL之層數之比率可於可抑制各層之撓曲之範圍內適宜變更。
又，雖然於上述之實施形態中，說明半導體記憶裝置1之柱PR為1階層之構造，但2階層以上之多段構造(多層構造)。此情形下，將相當於上述之實施形態之積層體LM之構成堆疊多段，於其等之積層體內分別形成柱。
又，於上述之實施形態中，將半導體記憶裝置1之積層體LM配置於基板SB上，且周邊電路亦配置於基板SB上。又，於上述之變化例中，於積層體LMp之下方配置周邊電路CUA。然而，除其等以外，亦可於例如積層體之上方配置周邊電路。此構成例如係藉由當在與配置有周邊電路之基板不同之基板形成積層體後，將積層體貼合於配置有周邊電路之基板，而獲得。此情形下，積層體亦形成於源極線上，且與源極線一起貼合於周邊電路之基板。
雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案]
本發明申請案享有以日本專利申請案2020-045534號(申請日：2020年3月16日)為基礎申請案之優先權。本發明申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1,2:半導體記憶裝置 20:導電層 20p:突出部 21:金屬層 50,51,BK,BM,OL:絕緣層 CN:通道層 CR:芯層 CT:電荷蓄積層 CUA:周邊電路 GPn,GPp:間隙 LI,LIp:接點 LM,LMgw,LMp,LMpg,LMpn,LMpw:積層體 MC:記憶胞 ME:記憶體層 MH:記憶體孔 MT:金屬阻擋層 NL,SC:犧牲層 PL:犧牲層 PR:柱 RC:凹部 SB:基板 SL:源極線 STn,STp:狹槽 SP,SPp:下承受部 TN:穿隧絕緣層 TR:電晶體 WL:字元線 X:方向 Y:方向
圖1係顯示實施形態之半導體記憶裝置之構成之一例之沿Y方向之剖視圖。 圖2A～圖2C係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖3A及圖3B係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖4A及圖4B係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖5A及圖5B係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖6A及圖6B係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖7A及圖7B係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖8係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖9係顯示實施形態之半導體記憶裝置之製造方法之步序之一例的剖視圖。 圖10係顯示實施形態之變化例之半導體記憶裝置之構成之一例之沿Y方向之剖視圖。
1:半導體記憶裝置
20:導電層
20p:突出部
21:金屬層
50,BK,BM,OL:絕緣層
CN:通道層
CR:芯層
CT:電荷蓄積層
LI:接點
LM:積層體
MC:記憶胞
ME:記憶體層
MT:金屬阻擋層
PR:柱
SB:基板
SP:下承受部
TN:穿隧絕緣層
WL:字元線
X:方向
Y:方向

Claims (20)

  1. 一種半導體記憶裝置，其具備： 積層體，其由複數個第1導電層及複數個第1絕緣層逐層交替積層而成； 柱，其在前述積層體內於前述積層體之積層方向延伸； 複數個記憶胞，其等分別形成於前述複數個第1導電層與前述柱之交叉部； 下層構造，其配置於前述積層體之下方； 下承受部，其在前述下層構造之上表面開口，且於沿前述下層構造之上表面之面方向之第1方向延伸之槽內填充有金屬層；及 帶狀部，其在前述第1方向延伸，且在前述積層體內於前述積層方向延伸，於前述下承受部內配置下端部。
  2. 如請求項1之半導體記憶裝置，其中藉由前述下承受部包圍前述帶狀部之前述下端部，而使前述帶狀部與前述下層構造被相互隔開。
  3. 如請求項1之半導體記憶裝置，其中前述帶狀部， 具有沿前述帶狀部之延伸方向於前述帶狀部之內側延伸之第2導電層；且 前述第2導電層， 連接於前述下承受部之前述金屬層。
  4. 如請求項3之半導體記憶裝置，其中前述帶狀部， 具有覆蓋沿前述帶狀部之延伸方向之側壁之第2絕緣層；且 前述第2導電層， 具有自前述第2絕緣層之下端朝前述下承受部內突出之突出部。
  5. 如請求項4之半導體記憶裝置，其中前述帶狀部， 具有第3絕緣層，該第3絕緣層配置於沿前述帶狀部之延伸方向之側壁與前述第2絕緣層之間，覆蓋與沿前述帶狀部之延伸方向之側壁中之前述第1絕緣層之端面對向之部分；且 前述突出部， 自前述第3絕緣層之下端朝前述下承受部內突出。
  6. 如請求項4之半導體記憶裝置，其中前述突出部， 具有與前述第1方向交叉之第2方向之寬度朝向下方變小之錐形狀。
  7. 如請求項1之半導體記憶裝置，其中前述下層構造為半導體基板。
  8. 如請求項1之半導體記憶裝置，其中前述下層構造為配置於半導體基板之上方之第3導電層。
  9. 如請求項8之半導體記憶裝置，其更具備周邊電路，該周邊電路配置於前述半導體基板與前述第3導電層之間，且有助於前述記憶胞之動作。
  10. 如請求項1之半導體記憶裝置，其中前述柱包含複數個柱；且 前述帶狀部包含配置於前述複數個柱間之複數個帶狀部。
  11. 一種半導體記憶裝置之製造方法，其係：形成第1積層體，該第1積層體由包含第1犧牲層、及由與前述第1犧牲層異種之材料構成之第2犧牲層之複數個犧牲層、及複數個絕緣層逐層交替積層而成；且 形成柱，該柱在前述第1積層體內於前述第1積層體之積層方向延伸，且於側面具有通道層及記憶體層； 形成第2積層體，該第2積層體將前述第1犧牲層置換為導電層，由前述導電層、前述第2犧牲層、及前述複數個絕緣層積層而成； 形成第3積層體，該第3積層體將前述第2犧牲層置換為導電層，由複數個前述導電層與前述複數個絕緣層逐層交替積層而成。
  12. 如請求項11之半導體記憶裝置之製造方法，其中當形成前述第1積層體時， 使前述第1犧牲層之層數與前述第2犧牲層之層數之比率不同。
  13. 如請求項11之半導體記憶裝置之製造方法，其中當形成前述第1積層體時， 使前述第1犧牲層之層數與前述第2犧牲層之層數之比率相等。
  14. 如請求項13之半導體記憶裝置之製造方法，其中當形成前述第1積層體時， 介隔著前述絕緣層，交替地積層前述第1犧牲層與前述第2犧牲層。
  15. 如請求項11之半導體記憶裝置之製造方法，其更形成第1狹槽，該第1狹槽於沿前述複數個絕緣層之面方向之第1方向延伸，且在前述第1積層體內於前述積層方向延伸，且 當形成前述第2積層體時， 經由前述第1狹槽將前述第1犧牲層置換為前述導電層。
  16. 如請求項15之半導體記憶裝置之製造方法，其中當形成前述第3積層體時， 經由前述第1狹槽將前述第2犧牲層置換為前述導電層。
  17. 如請求項15之半導體記憶裝置之製造方法，其更形成第2狹槽，該第2狹槽於沿前述複數個絕緣層之面方向之第1方向延伸，且在前述第1積層體內於前述積層方向延伸，且 當形成前述第3積層體時， 經由前述第2狹槽將前述第2犧牲層置換為前述導電層。
  18. 如請求項17之半導體記憶裝置之製造方法，其中前述第1犧牲層及前述第2犧牲層中之一者為SiN層，另一者為多晶矽層。
  19. 如請求項18之半導體記憶裝置之製造方法，其在成為前述第1積層體之基底(base)之下層構造更形成下承受部，該下承受部於前述下層構造之上表面開口，且於在前述第1方向延伸之槽內填充有金屬層；且 當形成前述第1狹槽及前述第2狹槽中之於將前述多晶矽層置換為前述導電層時使用之狹槽時，將前述狹槽之下端部配置於前述下承受部。
  20. 如請求項18之半導體記憶裝置之製造方法，其在成為前述第1積層體之基底(base)之下層構造更形成下承受部，該下承受部於前述下層構造之上表面開口，且於在前述第1方向延伸之槽內填充有金屬層；且 當形成前述第1狹槽及前述第2狹槽時，將前述第1狹槽及前述第2狹槽之下端部配置於前述下承受部。
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* Cited by examiner, † Cited by third party
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KR102078852B1 (ko) 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2015170742A (ja) 2014-03-07 2015-09-28 株式会社東芝 集積回路装置及びその製造方法
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102608173B1 (ko) 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US9847345B2 (en) * 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
KR102635182B1 (ko) * 2018-07-12 2024-02-08 삼성전자주식회사 반도체 메모리 장치

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