TWI784610B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種可使半導體記憶裝置小型化之半導體記憶裝置及其製造方法，該半導體記憶裝置包含將接點與階梯形狀之階面連接之構造。 實施方式之半導體記憶裝置具有階梯部、柱狀體及接點。階梯部係設置於複數個導電層與複數個絕緣層一層一層地交替積層而成之積層體之第1區域，且包含階梯，該階梯具有導電層作為階面，且於與積層體之積層方向交叉之第1方向上排列成n行(n為3以上之整數)。柱狀體設置於積層體之第2區域，於積層方向上貫通，於與複數個導電層對向之位置構成有複數個記憶胞。接點與階面連接。又，階梯部包含之階梯之各者，於與積層方向及第1方向交叉之第2方向上，在具有複數個導電層中之p個(n＝p)導電層之每第1階升階。階梯各自具有之階面中，於第1方向上排列之階面之高度係互不相同，於第1方向上，在具有複數個導電層中之1個導電層之每第2階升階。

Description

半導體記憶裝置及其製造方法
本發明之實施方式係關於一種半導體記憶裝置及其製造方法。
例如，存在包含積層體及記憶體柱之具有三維構造之半導體記憶裝置，上述積層體係複數個導電層與複數個絕緣層一層一層地交替積層而成，上述記憶體柱於積層方向上貫通上述積層體，且於與導電層對向之部分形成記憶胞。導電層作為針對記憶胞之字元線發揮功能，於被加工成階梯形狀之各階面(台階面)連接有接點，經由接點控制記憶胞。 此種半導體記憶裝置中，由於記憶容量增大，故積層體之積層數有增加之趨勢。伴隨於此，階梯形狀之級數增加，階梯變長，因此，亦無法實現半導體記憶裝置之小型化。
本發明所欲解決之問題在於提供一種可使半導體記憶裝置小型化之半導體記憶裝置及其製造方法，上述半導體記憶裝置具有將接點與階梯形狀之階面連接之構造。
實施方式之半導體記憶裝置具有階梯部、柱狀體及接點。階梯部設置於複數個導電層與複數個絕緣層一層一層地交替積層而成之積層體之第1區域，且包含階梯，該階梯具有上述導電層作為階面且於與上述積層體之積層方向交叉之第1方向上排列成n行(n為3以上之整數)。柱狀體設置於上述積層體之第2區域，於上述積層方向上貫通，在與上述複數個導電層對向之位置構成有複數個記憶胞。接點與上述階面連接。上述階梯部包含之上述階梯之各者，於與上述積層方向及上述第1方向交叉之第2方向上，在具有上述複數個導電層中之p個(n＝p)導電層之每第1階升階。上述階梯各自具有之上述階面中，於上述第1方向上排列之上述階面之高度互不相同，於上述第1方向上，在具有上述複數個導電層中之1個導電層之每第2階升階。
以下，參照圖式而言明本發明之非限定性之例示性實施方式。所有圖式中，對相同或對應之構件或零件標註相同或對應之參照符號，並省略重複說明。又，圖式之目的不在於表示構件或零件間、或者各種層之厚度間之相互比較，因此，具體之厚度或尺寸可由本領域技術人員參照以下非限定性之實施方式來決定。
參照圖1～圖2B，就實施方式之半導體記憶裝置進行說明。圖1係實施方式之半導體記憶裝置之局部俯視圖，圖2A係沿著圖1之A-A線所得之剖視圖，圖2B係沿著圖1之B-B線所得之剖視圖。本實施方式之半導體記憶裝置1例如具有由矽等半導體形成之大致矩形之基板、形成於基板上之周邊電路部、及形成於周邊電路部上之記憶元件部。記憶元件部如下所述包含複數個導電層與複數個絕緣層一層一層地交替積層而成之積層體，積層體被劃分為圖1所示之胞陣列區域CA與階梯區域SA。
參照圖1，於胞陣列區域CA設有複數個記憶體柱MP。記憶體柱MP於圖中之x方向及y方向上週期性地排列，且分別沿圖中之z方向延伸。下文將參照圖2B，就記憶體柱MP之構造進行說明。
又，於半導體記憶裝置1，設有將胞陣列區域CA及階梯區域SA分割為複數個區塊BLK之複數個板狀部ST。各板狀部ST於x方向上橫穿胞陣列區域CA與階梯區域SA，並且如圖2A所示，沿圖中之z方向延伸，於下述源極線SL內終止。板狀部ST具有導電部EP及覆蓋導電部EP之絕緣部IP。具體而言，於胞陣列區域CA及階梯區域SA之積層體形成細長之槽狀狹縫，於該狹縫之內壁堆積絕緣材料，藉此形成絕緣部IP，於絕緣部IP之內側空間填埋導電材料而形成導電部EP，藉此形成板狀部ST。導電部EP連接於下述源極線SL，板狀部ST可作為源極接點發揮功能。但是，板狀部ST亦可不具有導電部EP。該情形時，上述狹縫之整個內部均被絕緣體填埋，成為絕緣性之板狀部ST。再者，如下所述，狹縫於形成積層體之導電層時被利用。
於各區塊BLK之階梯區域SA設有2個階梯部SR，於階梯部SR之各級階面，連接有沿圖中之z方向延伸之接點CC。本實施方式中，如下文所作說明，各階梯部SR於俯視下呈格子狀配置有階面(台階面)。詳細而言，階梯部SR具有於y方向上排列之3行階梯，各行具有於x方向上排列之3個階部。又，本實施方式中，於鄰接之2個區塊BLK中，相對於板狀部ST對稱地配置有階梯部SR。
參照圖2A，於基板S之表層，形成有由元件分離部STI分離之電晶體Tr。於電晶體Tr及基板S之上，由例如氧化矽等絕緣材料形成第1層間絕緣膜IL1，於第1層間絕緣膜IL1內，設有與電晶體Tr之閘極等連接之通孔V、及配線ML。由該等電晶體Tr、及通孔V、配線ML、第1層間絕緣膜IL1構成下述對記憶胞進行控制之周邊電路部PER。於第1層間絕緣膜IL1之上形成有源極線SL。源極線SL例如可由添加了砷或銻等雜質之導電性多晶矽形成。
於源極線SL之上方，介隔例如由氧化矽形成之絕緣膜SO，設有階梯部SR。階梯部SR包含積層體SK，積層體SK一層一層地交替積層有複數個絕緣層QLm與複數個導電層WLm(圖示之例中，m＝3～10之整數)。絕緣層QLm可由絕緣材料、例如氧化矽形成，導電層WLm可由金屬、例如鎢等形成。
圖示之例中，積層體SK之下方部、即靠近源極線SL之導電層WL7～WL10與絕緣層QL7～QL10於板狀部ST之間、即區塊BLK內，於y方向上連續地延伸。另一方面，位於較絕緣層QL7靠上之導電層WL3～WL6與絕緣層QL3～QL6於區塊BLK內被分斷。此處，關於從圖中左側之板狀部ST起沿y方向延伸之導電層WL4～WL6各自之長度，距離絕緣層QL7越遠，則越短。藉此，以導電層WL4～WL6作為階面，形成從圖中左側之板狀部ST起沿y方向降階之階梯形狀。又，以覆蓋該階梯形狀之方式形成有第2層間絕緣膜IL2。第2層間絕緣膜IL2由與絕緣層QLm相同之絕緣材料(例如氧化矽)形成，因此，由第2層間絕緣膜IL2覆蓋之絕緣層QL3～QL6與第2層間絕緣膜IL2實質上為一體。又，如下所述，於圖2B所示之位置上，絕緣層QL1～QL9與第2層間絕緣膜IL2實質上為一體。
作為階面之導電層WL5、WL6、WL7上分別連接有第2層間絕緣膜IL2、及分別貫通絕緣層QL5、QL6、QL7之接點CC。接點CC例如由鎢或鉬等金屬形成，於上端經由插塞Pg而與上部配線(未圖示)連接。
又，於各區塊BLK之階梯區域SA，在x方向上與階梯部SR鄰接地設有貫通連接部TP。於貫通連接部TP設有貫通接點，貫通接點例如將貫通連接部TP貫通，於下端與周邊電路部PER之周邊電路連接。又，貫通接點於上端經由插塞而與上部配線(未圖示)連接。藉此，周邊電路與導電層WL5、WL6、WL7等經由貫通接點、插塞等、上部配線、插塞Pg、及接點CC而相互電性連接。導電層WLm具有作為下述記憶胞之字元線之功能，因此，記憶胞由周邊電路控制。
再者，以下，於未特別提及絕緣層QL3、QL4、QL5、…、QL10之各者之情形時，有時簡單記作絕緣層QL。又，關於導電層WL3、WL4、WL5、…、WL10，有時亦簡單記作導電層WL。
圖2B係沿著圖1中之B-B線所得之剖視圖。其中，設置於階梯部SR下方之周邊電路部PER因具有與圖2A所示之周邊電路部PER相同之構成，故省略。又，亦省略了與接點CC連接之插塞等。
參照圖2B，以3個導電層WL9、WL6、WL3作為階面，形成於x方向上升階之階梯形狀。導電層WL9、WL6、WL3上分別連接有第2層間絕緣膜IL2、及分別貫通絕緣層QL9、QL6、QL3之接點CC。圖2A所示之將導電層WL7、WL6、WL5作為階面之階梯於包含1個絕緣層之各階部沿y方向升階，詳細而言，於每一組導電層WL及絕緣層QL處沿y方向升階，另一方面，圖2B所示之階梯於包含3個絕緣層之各階部沿x方向升階，詳細而言，於每三組導電層WL及絕緣層QL處沿x方向升階。如此一來，階梯部SR中，於圖1之x方向與y方向上，一階部之高度、亦即一級台階之高度不同。
記憶體柱MP沿著積層體SK之積層方向即z方向貫通積層體SK，於源極線SL內終止。記憶體柱MP具有有底之大致圓筒狀之形狀，具有從其中心朝向外側形成為同心圓狀之核心層COR、通道層CHN及記憶體膜MEM。此處，核心層COR例如可由氧化矽等形成，通道層CHN例如可由導電性多晶矽或非晶矽等形成。又，如圖2B所示，記憶體膜MEM具有沿著從記憶體柱MP之中心朝向外側之方向依序形成之隧道絕緣層TN、電荷蓄積層CT及阻擋絕緣層BK。隧道絕緣層TN及阻擋絕緣層BK例如可由氧化矽形成，電荷蓄積層CT例如可由氮化矽形成。
積層體SK中之導電層WL中處於最上層之導電層WL1與記憶體柱MP之記憶體膜MEM對向之部分作為汲極側選擇電晶體發揮功能。導電層WL中處於最下層之導電層WL(圖示之例中為導電層WL10)與記憶體柱MP對向之部分作為源極側選擇電晶體發揮功能。剩餘之導電層WL與記憶體膜MEM對向之部分作為記憶胞MC發揮功能。該等導電層WL作為記憶胞MC之字元線發揮功能。
又，於源極線SL內，記憶體柱MP之記憶體膜MEM之一部分被去除，通道層CHN構成記憶體柱MP之外側面。通道層CHN之形成外側面之部分係與源極線SL接觸。藉此，通道層CHN與源極線SL電性連接。
其次，參照圖3A至圖9D，就階梯部SR之形成方法進行說明。圖3A為俯視圖，圖3B係沿著圖3A之L1-L1線所得之剖視圖，圖3C係沿著圖3之L2-L2線所得之剖視圖，圖3D係沿著圖3之L3-L3線所得之剖視圖。又，圖3B、圖3C及圖3D中，示出蝕刻前後之剖視圖。再者，於圖4A至圖9D中，亦與圖3A～圖3D同樣圖示出俯視圖及剖視圖。又，於以下之形成方法中，同時形成圖1之單點劃線R所包圍之4個階梯部SR。圖1所示之板狀部ST於圖3A至圖9D中被省略。其原因在於，板狀部係於階梯部SR形成後才形成。
參照圖3A及圖3B，形成複數個絕緣層QL1～QL10與複數個犧牲層SN1～SN10一層一層地交替積層而成之積層體TSK。複數個絕緣層QL1～QL10可具有彼此大致相同之厚度，複數個犧牲層SN1～SN10亦可具有彼此大致相同之厚度。又，絕緣層與犧牲層之厚度亦可大致相同。絕緣層QL1～QL10例如可由氧化矽形成，犧牲層SN1～SN10例如可由氮化矽形成。再者，積層體TSK介隔絕緣膜SO(圖2A及圖2B)，設置於源極線SL之上方，但為了方便圖示，省略了絕緣膜SO、源極線SL、及其下方之構造。又，利用以下形成方法於積層體TSK形成臨時階梯部，於後續工序中，將上述階梯部內之犧牲層SN1～SN10置換為導電層WL1～WL10(圖2A及圖2B)，從而形成階梯部SR。再者，圖3A至圖9D中，圖示出符合說明目的之數量之絕緣層及導電層。但是，該等層之數量不限於圖示之例，可考慮要製造之半導體記憶裝置1之記憶容量，即記憶體柱MP中形成之記憶胞之數量來決定。
如圖3A所示，首先，於積層體TSK之上表面，形成俯視下具有矩形形狀之光阻膜R10。隨後，將光阻膜R10作為遮罩，進行第1次蝕刻。具體而言，藉由上述蝕刻，於未被光阻膜R10覆蓋之區域中，如圖3B所示，對在積層體TSK之表面露出之絕緣層QL1與犧牲層SN1進行蝕刻，藉此使絕緣層QL2露出。即，該蝕刻之蝕刻量相當於一組絕緣層QL1及犧牲層SN1。又，於由光阻膜R10覆蓋之區域，如圖3C及圖3D所示，絕緣層QL1與犧牲層SN1呈凸狀殘留。再者，於以下說明之第2次至第5次蝕刻中，蝕刻量亦相同。
其次，如圖4A所示，使光阻膜R10細化，形成俯視下具有較光阻膜R10小之矩形形狀之光阻膜R11。將光阻膜R11作為遮罩進行第2次蝕刻。此處，如圖4A所示，於未被光阻膜R11覆蓋，絕緣層QL2露出之區域中，露出之絕緣層QL2與犧牲層SN2被去除，絕緣層QL3露出。
又，於未被光阻膜R11覆蓋且形成有凸狀絕緣層QL1及犧牲層SN1之區域中，如圖4C所示，將凸狀絕緣層QL1及犧牲層SN1之形狀轉印至絕緣層QL2與犧牲層SN2，而獲得凸狀絕緣層QL2及犧牲層SN2，並且於凸狀絕緣層QL2及犧牲層SN2之周圍，絕緣層QL3露出。
進而，於藉由第1次蝕刻而形成之凸狀絕緣層QL1及犧牲層SN1上設有光阻膜R11之區域中，如圖4D所示，將凸狀絕緣層QL1及犧牲層SN1之形狀轉印至絕緣層QL2與犧牲層SN2，而獲得凸狀絕緣層QL2及犧牲層SN2，並且於凸狀絕緣層QL2及犧牲層SN2之周圍，絕緣層QL3露出。又，光阻膜R11之下殘留有凸狀絕緣層QL1及犧牲層SN1，於凸狀絕緣層QL1及犧牲層SN1之周圍，絕緣層QL2露出。藉此，於絕緣層QL3之上，較大之凸狀絕緣層QL2及犧牲層SN2與較小之凸狀絕緣層QL1及犧牲層SN1形成為兩個階部。
隨後，參照圖5A，於積層體TSK之上形成光阻膜R21。光阻膜R21上設有俯視下具有矩形形狀之4個開口QP21。按照圖示，以如下方式配置開口QP21，即，使開口QP21之一個角部與藉由目前為止之蝕刻形成之凸狀絕緣層QL2及犧牲層SN2之4個角部分別相接，且使絕緣層QL2與開口QP21之長邊連續。於開口QP21處絕緣層QL3露出。
當將光阻膜R21作為遮罩進行第3次蝕刻時，如圖5B所示，於開口QP21露出之絕緣層QL3及其下層之犧牲層SN3呈凹狀被去除，使得絕緣層QL4露出。即，於絕緣層QL4之上形成由絕緣層QL3與犧牲層SN3構成之凸部。另一方面，如圖5C及圖5D所示，由光阻膜R21覆蓋之區域即便於該蝕刻之後亦不會發生改變。
然後，使光阻膜R21細化後，如圖6A所示，開口QP21均勻地擴大至開口QP22。即，能獲得具有較開口QP21大之開口QP22之光阻膜R22。按照圖示，以如下方式配置開口QP22，即，使開口QP22之一個角部與藉由目前為止之蝕刻形成之凸狀絕緣層QL1及犧牲層SN1之4個角部分別相接，且使絕緣層QL1與開口QP22之長邊連續。換言之，藉由以如此配置開口QP22之方式使光阻膜R21細化，而獲得具有開口QP22之光阻膜R22。於開口QP22處，俯視下，具有矩形形狀之絕緣層QL4與包圍該絕緣層QL4之框體狀絕緣層QL3露出。
將光阻膜R22作為遮罩進行第4次蝕刻。如圖6B所示，於凸狀絕緣層QL3及犧牲層SN3之上設有光阻膜R22之區域中，凸狀絕緣層QL3及犧牲層SN3之形狀被轉印至絕緣層QL4與犧牲層SN4，而獲得凸狀絕緣層QL4及犧牲層SN4，於凸狀絕緣層QL4及犧牲層SN4之兩側，絕緣層QL5呈凹狀露出。又，於光阻膜R22之下殘留有凸狀絕緣層QL3及犧牲層SN3，於凸狀絕緣層QL3及犧牲層SN3之兩側，絕緣層QL4呈凹狀露出。即，形成由絕緣層QL3及犧牲層SN3構成之凸部。藉此，於絕緣層QL5之上，較大之凸狀絕緣層QL4及犧牲層SN4與較小之凸狀絕緣層QL3及犧牲層SN3形成為兩個階部。
又，如圖6C所示，於凸狀絕緣層QL2及犧牲層SN2之上設有光阻膜R22之區域中，凸狀絕緣層QL2及犧牲層SN2之形狀被轉印至絕緣層QL3與犧牲層SN3，而獲得凸狀絕緣層QL3及犧牲層SN3，於凸狀絕緣層QL3及犧牲層SN3之兩側，絕緣層QL4露出。又，於光阻膜R22之下殘留有凸狀絕緣層QL2及犧牲層SN2，於凸狀絕緣層QL2及犧牲層SN2之兩側，絕緣層QL3露出。藉此，於絕緣層QL4之上，較大之凸狀絕緣層QL3及犧牲層SN3與較小之凸狀絕緣層QL2及犧牲層SN2形成為兩個階部。再者，如圖6D所示，由光阻膜R23覆蓋之區域即便於該蝕刻之後亦不會發生改變。
其次，使光阻膜R22細化後，如圖7A所示，開口QP22均勻地擴大至開口QP23。即，能獲得具有較開口QP22大之開口QP23之光阻膜R23。按照圖示，於開口QP22處，俯視下，具有矩形形狀之絕緣層QL3、包圍該絕緣層QL3之框體狀絕緣層QL4、及包圍該絕緣層QL4之框體狀絕緣層QL5露出。
將光阻膜R23作為遮罩進行第5次蝕刻。如圖7B所示，於絕緣層QL3上設有光阻膜R23之區域中，凸狀絕緣層QL4及犧牲層SN4之形狀呈凹狀被轉印至絕緣層QL5及犧牲層SN5，而獲得凸狀絕緣層QL5及犧牲層SN5，於凸狀絕緣層QL5及犧牲層SN5之兩側，絕緣層QL6呈凹狀露出，凸狀絕緣層QL3及犧牲層SN3之形狀呈凹狀被轉印至絕緣層QL4及犧牲層SN4。又，未被光阻膜R23覆蓋之絕緣層QL3與犧牲層SN3被蝕刻。藉此，於露出之絕緣層QL6之上，較大之凸狀絕緣層QL5及犧牲層SN5、較其等小之凸狀絕緣層QL4及犧牲層SN4、更小之凸狀絕緣層QL3及犧牲層SN3形成為三個階部。
又，如圖7C所示，於凸狀絕緣層QL2及犧牲層SN2之上設有光阻膜R23之區域中，凸狀絕緣層QL3及犧牲層SN3之形狀被轉印至絕緣層QL4與犧牲層SN4，而獲得凸狀絕緣層QL4及犧牲層SN4，於上述凸狀絕緣層QL4及犧牲層SN4之兩側，絕緣層QL5露出。又，凸狀絕緣層QL2及犧牲層SN2之形狀被轉印至絕緣層QL3與犧牲層SN3，而獲得凸狀絕緣層QL3及犧牲層SN3。進而，於光阻膜R23之下，殘留有凸狀絕緣層QL2及犧牲層SN2，於上述凸狀絕緣層QL2及犧牲層SN2之兩側，絕緣層QL3露出。藉此，於絕緣層QL5之上，較大之凸狀絕緣層QL4及犧牲層SN4、較其等小之凸狀絕緣層QL3及犧牲層SN3、更小之凸狀絕緣層QL2及犧牲層SN2形成為三個階部。
參照圖7D，光阻膜R23形成於絕緣層QL1之上，藉由使用光阻膜R23進行蝕刻，而於絕緣層QL4之上，較大之凸狀絕緣層QL3及犧牲層SN3、較其等小之凸狀絕緣層QL2及犧牲層SN2、更小之凸狀絕緣層QL1及犧牲層SN1形成為三個階部。
其次，參照圖8A，於積層體TSK之上形成光阻膜R31。光阻膜R31具有2個開口QP31，各開口QP31沿圖中縱向細長地延伸。詳細而言，各開口QP31以跨及光阻膜R21之4個開口QP21所分別配置之4個區域中之2個區域之方式擴展，絕緣層QL6、QL5、QL4呈階梯狀露出。另一方面，絕緣層QL1～QL3被光阻膜R31覆蓋。再者，後續工序中，沿著圖8A中之單點劃線LL形成板狀部ST(圖1)。因此，以橫穿後續形成之板狀部ST之方式排列且配置有開口QP21之2個區域從開口QP31露出。
將光阻膜R31作為遮罩，進行第6次蝕刻。具體而言，如圖8B所示，於光阻膜R31之開口QP31露出之絕緣層QL6至犧牲層SN7呈凹狀被去除，即，絕緣層QL6、犧牲層SN6、絕緣層QL7、犧牲層SN7呈凹狀被去除。即，於第6次蝕刻中，兩組絕緣層及犧牲層被去除。藉此，絕緣層QL8呈凹狀露出。於絕緣層QL8之上，俯視下，形成較大之凸狀之三組絕緣層及犧牲層、亦即絕緣層QL5、犧牲層SN5、絕緣層QL6、犧牲層SN6、絕緣層QL7、犧牲層SN7；其上之較小之凸狀絕緣層QL4及犧牲層SN4；及其上之更小之凸狀絕緣層QL3及犧牲層SN3。
參照圖8C，同樣，於呈凹狀露出之絕緣層QL7之上，俯視下形成較大之凸狀之三組絕緣層及犧牲層、亦即絕緣層QL4、犧牲層SN4、絕緣層QL5、犧牲層SN5、絕緣層QL6、犧牲層SN6；其上之較小之凸狀絕緣層QL3及犧牲層SN3；及其上之更小之凸狀絕緣層QL2及犧牲層SN2。
進而，於圖8D中，於呈凹狀露出之絕緣層QL6之上，俯視下，形成較大之凸狀之三組絕緣層及犧牲層、亦即絕緣層QL3、犧牲層SN3、絕緣層QL4、犧牲層SN4、絕緣層QL5、犧牲層SN5；其上之較小之凸狀絕緣層QL2及犧牲層SN2；及其上之更小之凸狀絕緣層QL1及犧牲層SN1。
其次，使光阻膜R31細化後，如圖9A所示，開口QP31均勻地擴大至開口QP32。即，形成具有較開口QP31大之開口QP32之光阻膜R32。詳細而言，各開口QP32以跨及光阻膜R22之4個開口QP22所分別配置之4個區域中之2個區域之方式擴展。
將光阻膜R32作為遮罩進行第7次蝕刻。該蝕刻中，亦對兩組絕緣層及犧牲層進行蝕刻。具體而言，如圖9B所示，於光阻膜R32之開口中露出絕緣層QL5、QL8之部分，對絕緣層QL8至犧牲層SN9進行蝕刻，使絕緣層QL10呈凹狀露出，並且對絕緣層QL5至犧牲層SN6進行蝕刻，使絕緣層QL7呈凹狀露出。
同樣，如圖9C所示，於光阻膜R32之開口中露出絕緣層QL4、QL7之部分，對絕緣層QL7至犧牲層SN8進行蝕刻，使絕緣層QL9呈凹狀露出，並且對絕緣層QL4至犧牲層SN5進行蝕刻，使絕緣層QL6呈凹狀露出。
進而，如圖9D所示，於光阻膜R32之開口中露出絕緣層QL3、QL6之部分，對絕緣層QL3至犧牲層SN4進行蝕刻，使絕緣層QL5呈凹狀露出，並且對絕緣層QL6至犧牲層SN7進行蝕刻，使絕緣層QL8呈凹狀露出。
之後，去除光阻膜R32後，如圖10A及圖10B所示，絕緣層QL1至絕緣層QL10分別局部露出，獲得理應成為階梯部SR之臨時階梯部。圖10A係以此方式形成之階梯部之俯視圖，圖10B係該階梯部之立體圖。如圖10A所示，絕緣層QL2至絕緣層QL10這九層絕緣層於俯視下呈格子狀排列，各自成為階面。又，如圖10B所示，沿著L1-L1線、L2-L2線及L3-L3線、即圖1之x方向形成，且一個階部具有三組絕緣層及犧牲層之3個階梯於與L1-L1線、L2-L2線及L3-L3線交叉之方向即圖1之y方向上排列成3行。又，該臨時階梯部中，亦可於該交叉方向即圖1之y方向上，形成一個階部具有一組絕緣層及犧牲層之3個階梯。
之後，如圖11A所示，以覆蓋圖10A所示之4個階梯部中之右側2個階梯部之方式形成光阻膜R40。圖11A係光阻膜R40之俯視圖，圖11B係使用光阻膜R40進行蝕刻前後之沿著圖11A之L1-L1線所得之剖視圖。再者，圖11A之L1-L1線對應於圖3A至圖9D中之L1-L1線。
如圖11B所示，於從光阻膜R40露出之區域，亦即較光阻膜R40之端部R40E靠左側之區域中，藉由蝕刻去除9組絕緣層及犧牲層。藉此，該蝕刻前之階差形狀被轉印至下方之絕緣層與犧牲層。具體而言，於蝕刻前，絕緣層QL4、QL7及QL10作為階面露出，蝕刻後，絕緣層QL13、QL16及QL19露出。另一方面，於由光阻膜R40覆蓋之部分，去除光阻膜R40後作為階面之絕緣層QL4、QL7及QL10保持露出狀態。即，藉由使用光阻膜R40進行蝕刻，而於沿著L1-L1線之區域中，作為階面之絕緣層之數量從3倍增至6。該情況於圖3A至圖9D所示之沿著L2-L2線或L3-L3線之區域中亦相同。因此，於該蝕刻後，合計18個絕緣層QL作為階面露出。
隨後，以覆蓋如上所述形成之臨時階梯部之方式堆積例如氧化矽膜，藉由例如化學研磨平坦化(CMP(Chemical Mechanical Planarization，化學機械平坦化))法使該氧化矽膜平坦化後，形成第2層間絕緣膜IL2(圖2A及圖2B)。此處，由於上述各絕緣層QL亦由氧化矽形成，故第2層間絕緣膜IL2與各絕緣層QL實質上一體化。因此，例如如絕緣層QL4之下之犧牲層SN5般，犧牲層SN反而相當於階面。之後，形成用於板狀部ST(例如參照圖1)之狹縫，藉由狹縫將犧牲層SN置換為導電層WL。如上所述，導電層WL例如可由鎢等金屬形成。藉此，臨時階梯部成為階梯部SR。然後，形成貫通第2層間絕緣膜IL2，而到達包含導電層WL2～WL10(圖2A及圖2B)在內之合計18個導電層WL之各者之孔洞(未圖示)。利用金屬填埋該等孔洞，形成接點CC(圖2A及圖2B)。此處，18個導電層WL成為記憶胞MC(圖2B)之字元線。再者，如上所述，導電層WL1可作為源極側選擇電晶體之閘極線發揮功能。
此處，就藉由圖11B所示之處理而具有新階面之階梯部SR，及於X方向上與該階梯部SR鄰接、且未進行圖11B之處理之階梯部SR中之接點CC之配置位置之一例，進行說明。
圖11C至圖11E係就實施方式之半導體記憶裝置之階梯部中之接點配置的一例進行說明之說明圖。圖11C係示意地表示與圖10A對應之4個階梯部SR之俯視圖。圖11D係從箭頭方向觀察圖11C之區域R1所得之立體圖，圖11E係從箭頭方向觀察圖11C之區域R2所得之立體圖。
如圖11D所示，藉由圖11B所示之處理而具有新階面之階梯部SR1具有導電層WL10～WL19作為階面。可於其中之例如分別沿著LL1-LL1線、LL2-LL2線及LL3-LL3線之3行階梯配置接點CC。圖11D中，於各階面處以橢圓形之線示出接點CC之配置位置。
沿著LL1-LL1線之階梯具有WL13、WL16、WL19作為階面，沿著LL2-LL2線之階梯具有WL12、WL15、WL18作為階面，沿著LL3-LL3線之階梯具有WL11、WL14、WL17作為階面。其等均朝向另一階梯部SR2升階。藉由於該等階面配置接點CC，可將導電層WL11～WL19與上層配線電性連接。
如圖11E所示，於X方向上與階梯部SR1鄰接且未進行圖11B之處理之階梯部SR2具有導電層WL1～WL10作為階面。可於其中之例如分別沿著LL4-LL4線、LL5-LL5線及LL6-LL6線之3行階梯配置接點CC。圖11E中，於各階面處以橢圓形之線示出接點CC之配置位置。
沿著LL4-LL4線之階梯具有WL3、WL6、WL9作為階面，沿著LL5-LL5線之階梯具有WL2、WL5、WL8作為階面，沿著LL6-LL6線之階梯具有WL1、WL4、WL7作為階面。其等均朝向另一階梯部SR1升階。藉由於該等階面配置接點CC，可將導電層WL1～WL9與上層配線電性連接。
除此以外，偏離這三行階梯，於具有導電層WL10之階面亦配置接點CC。藉此，使階梯部SR1、SR2兩者合併後，導電層WL1～WL19會與接點CC連接。
但是，接點CC與導電層WL10之連接亦可於階梯部SR1完成。該情形時，偏離沿著LL1-LL1線、LL2-LL2線及LL3-LL3線之3行階梯，於具有導電層WL10之階面配置接點CC。
如上所述，一個區塊BLK中包含之複數個階梯部SR中，連接有接點CC之導電層WL之階層於每個階梯部SR均不同。即，於各階梯部SR中，構成供配置接點CC之階面之導電層WL之階層互不相同。
藉此，一個區塊BLK中包含之複數個階梯部SR中之1個階梯部SR將會具有包括積層體SK之最上層導電層WL之階面。又，一個區塊BLK中包含之複數個階梯部SR中之另一個階梯部SR將會具有包括積層體SK之最下層導電層WL之階面。
圖11C～圖11E之例中，一個區塊BLK中包含之階梯部SR1、SR2中之階梯部SR2具有包括積層體SK之最上層導電層WL1之階面。又，階梯部SR1具有包括積層體SK之最下層導電層WL19之階面。
以下，參照比較例就本實施方式之半導體記憶裝置1及其製造方法發揮之效果進行說明。圖12A及圖12B係表示比較例之半導體記憶裝置之階梯部之剖視圖。比較例之半導體記憶裝置係藉由將例如圖1所示之實施方式之半導體記憶裝置1之一個區塊BLK中的階梯區域SA之2個階梯部SR置換為圖12A及圖12B所示之階梯部而形成。因此，比較例之半導體記憶裝置除了圖12A及圖12B之階梯部、設置於階梯部之接點及上層配線之配置等之外，具有與實施方式之半導體記憶裝置1相同之構造。
如圖12A及圖12B所示，比較例之半導體記憶裝置之階梯部CSR具有2個階梯CSR1、CSR2，這2個階梯CSR1、CSR2於中央具有最下方階部且相互於x方向上朝反向升階。又，各階梯CSR1、CSR2具有將導電層作為階面之6個階部。根據此種構成，該階梯部CSR於x方向上具有合計12個階面，且分別連接有接點。
另一方面，於本實施方式之半導體記憶裝置1中，由圖1以及圖10A及圖10B可知，提供分別於x方向上具有6個階面之3個階梯。即，合計提供18個階面，但於x方向上僅具有6個階面。因此，與比較例之階梯部CSR之x方向之長度相比，可減小實施方式之階梯部SR之x方向之長度。藉此，亦可使半導體記憶裝置1小型化。
又，比較例之半導體記憶裝置中，階梯部CSR與鄰接之板狀部ST之間可能會產生未加以利用之區域。然而，根據實施方式之半導體記憶裝置1，於此種區域亦可形成階面，且可於此連接接點CC。因此，可有效利用可能浪費之區域，有助於半導體記憶裝置1變為小型。
進而，為了增大半導體記憶裝置之記憶容量，而以與設置於記憶體柱之記憶胞之數量相當之方式增加導電層之數量時，要相應地設置台階面。為了增加台階面，要增加階梯部。此處，例如比較例之半導體記憶裝置之階梯部CSR如圖12A及圖12B所示具有12個台階面，因此，需要與將台階面之數量除以12所得之商加上1後之數量相等數量之階梯部CSR。
另一方面，根據實施方式之半導體記憶裝置1，階梯部SR可提供18個階面，因此將台階面之數量除以18即可，所需之階梯部SR之數量可少於比較例之階梯部CSR之數量。並且，階面之數量、亦即導電層之數量越大，該數量差越大。因此，隨著記憶容量增大，實施方式之階梯部SR所發揮之效果增加。
再者，上述實施方式中，一個階梯區域SA設有2個階梯部SR，但不限於此，可相應於積層體SK(TSK)之層數，設置例如3個以上階梯部SR。
又，上述實施方式中，階梯部SR具有於y方向上排成3行之階梯，但不限於此，亦可具有排成4行以上之階梯。該情形時，可為於x方向上一個階部具有4個以上導電層之階梯。
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例提出，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施方式或其變化包含於發明範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。
[相關申請之交叉參考] 本申請享有以日本專利申請2021-033846號(申請日：2021年3月3日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 BK:阻擋絕緣層 BLK:區塊 CA:胞陣列區域 CC:接點 CHN:通道層 COR:核心層 CSR:階梯部 CSR1, CSR2:階梯 CT:電荷蓄積層 EP:導電部 IL1:第1層間絕緣膜 IL2:第2層間絕緣膜 IP:絕緣部 MC:記憶胞 MEM:記憶體膜 ML:配線 MP:記憶體柱 PER:周邊電路部 Pg:插塞 QL1~QL10:絕緣層 QP21:開口 QP22:開口 QP23:開口 QP31:開口 QP32:開口 QLm:絕緣層 R1:區域 R2:區域 R10:光阻膜 R11:光阻膜 R21:光阻膜 R22:光阻膜 R23:光阻膜 R31:光阻膜 R32:光阻膜 R40:光阻膜 R40E:端部 S:基板 SA:階梯區域 SK:積層體 SL:源極線 SN1~SN10:犧牲層 SO:絕緣膜 SR:階梯部 SR1:階梯部 SR2:階梯部 ST:板狀部 STI:元件分離部 TN:隧道絕緣層 TP:貫通連接部 Tr:電晶體 TSK:積層體 V:通孔 WL:導電層 WL1~WL10:導電層 WL10~WL19:導電層 WLm:導電層
圖1係實施方式之半導體記憶裝置之局部俯視圖。 圖2A係沿著圖1之A-A線所得之剖視圖，圖2B係沿著圖1之B-B線所得之剖視圖。 圖3A～圖3D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖4A～圖4D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖5A～圖5D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖6A～圖6D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖7A～圖7D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖8A～圖8D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖9A～圖9D係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖10A及圖10B係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖11A及圖11B係就實施方式之半導體記憶裝置之階梯部之形成方法進行說明的說明圖。 圖11C～圖11E係就實施方式之半導體記憶裝置之階梯部之接點配置的一例進行說明之說明圖。 圖12A及圖12B係表示比較例之半導體記憶裝置之階梯部之圖。
BK:阻擋絕緣層 CC:接點 CHN:通道層 COR:核心層 CT:電荷蓄積層 IL1:第1層間絕緣膜 IL2:第2層間絕緣膜 MC:記憶胞 MEM:記憶體膜 ML:配線 MP:記憶體柱 PER:周邊電路部 Pg:插塞 QL1~QL10:絕緣層 S:基板 SK:積層體 SL:源極線 SO:絕緣膜 SR:階梯部 ST:板狀部 STI:元件分離部 TN:隧道絕緣層 Tr:電晶體 V:通孔 WL1~WL10:導電層

Claims (20)

  1. 一種半導體記憶裝置，其包含： 階梯部，其設置於複數個導電層與複數個絕緣層一層一層地交替積層而成之積層體之第1區域，且包含階梯，該階梯具有上述導電層作為階面，且於與上述積層體之積層方向交叉之第1方向上排列成n行(n為3以上之整數)； 柱狀體，其設置於上述積層體之第2區域，於上述積層方向上貫通，於與上述複數個導電層對向之位置，構成有複數個記憶胞；及 接點，其與上述階面連接； 上述階梯部包含之上述階梯各者，於與上述積層方向及上述第1方向交叉之第2方向上，在具有上述複數個導電層中之p個(n＝p)導電層之每第1階升階， 上述階梯各自具有之上述階面中，於上述第1方向上排列之上述階面之高度互不相同，於上述第1方向上，在具有上述複數個導電層中之1個導電層之每第2階升階。
  2. 如請求項1之半導體記憶裝置，其 進而包含板狀部，上述板狀部於上述積層體內沿上述第2方向延伸，將上述積層體分割成包含上述第1區域及上述第2區域之複數個區塊。
  3. 如請求項2之半導體記憶裝置，其中 於以上述板狀部分割出之一個區塊中，設有至少2個上述階梯部。
  4. 如請求項3之半導體記憶裝置，其中 設置於一個區塊中之上述階梯部所包含之上述階面，由與構成另一上述階梯部所包含之上述階面之上述導電層階層互不相同之導電層構成。
  5. 如請求項4之半導體記憶裝置，其中 設置於一個區塊中之上述階梯部中之一個階梯部，包含具有上述複數個導電層中之最上層導電層之上述階面， 設置於一個區塊中之上述階梯部中之另一個階梯部，包含具有上述複數個導電層中之最下層導電層之上述階面。
  6. 如請求項3之半導體記憶裝置，其中 設置於一個區塊中之上述階梯部包含： 第1階梯部；及 第2階梯部，其鄰接於上述第1階梯部； 上述第1階梯部中包含之上述階梯，於每上述第1階朝向上述第2階梯部升階， 上述第2階梯部中包含之上述階梯，於每上述第1階朝向上述第1階梯部升階。
  7. 如請求項3之半導體記憶裝置，其中 設置於一個區塊中之上述階梯部，沿上述第2方向排列配置。
  8. 如請求項3之半導體記憶裝置，其中 一個區塊中包含之上述第1區域與上述第2區域，係沿上述第2方向排列配置。
  9. 如請求項2之半導體記憶裝置，其中 上述複數個區塊中鄰接之2個區塊中，隔著上述板狀部於上述第1方向上排列之上述階梯部之構成，係相對於上述板狀部成線對稱。
  10. 如請求項9之半導體記憶裝置，其中 設置於鄰接之上述2個區塊之各上述階梯部中，上述階梯各自具有之上述階面中於上述第1方向上排列之上述階面，在每上述第2階朝向上述板狀部升階。
  11. 一種半導體記憶裝置之製造方法，其係藉由將複數個犧牲層與複數個絕緣層一層一層地交替積層而形成積層體， 於上述積層體之上表面，形成俯視下包含矩形形狀之第1遮罩， 將上述第1遮罩之細化、及從上述第1遮罩露出之上述積層體表面之蝕刻，實施1次以上， 於使用上述第1遮罩進行處理後之上述積層體之上，形成第2遮罩，該第2遮罩具有與上述第1遮罩之4個角部當初配置之部分分別相接之4個第1開口， 將上述第2遮罩之細化、及從上述第2遮罩露出之上述積層體表面之蝕刻，實施2次以上， 於使用上述第2遮罩進行處理後之上述積層體之上，形成第3遮罩，該第3遮罩具有2個第2開口，其中一個上述第2開口跨及4個上述第1開口當初配置之部分中之2個部分，另一個上述第2開口跨及4個上述第1開口當初配置之部分中之其餘2個部分， 將上述第3遮罩之細化、及從上述第3遮罩露出之上述積層體表面之蝕刻，實施1次以上。
  12. 如請求項11之半導體記憶裝置之製造方法，其中 於對從上述第1遮罩露出之上述積層體之表面進行蝕刻時、及對從上述第2遮罩露出之上述積層體之表面進行蝕刻時，於每一次蝕刻中，均以與上述複數個犧牲層中之一個犧牲層和上述複數個絕緣層中之一個絕緣層之厚度相當之第1蝕刻量，對上述積層體進行蝕刻。
  13. 如請求項12之半導體記憶裝置之製造方法，其中 於已實施了j次(j為2以上之整數)上述第2遮罩之細化、及從上述第2遮罩露出之上述積層體表面之蝕刻之情形，於對從上述第3遮罩露出之上述積層體之表面進行蝕刻時，於每一次蝕刻中，均以與上述複數個犧牲層中之k個(j＝k)犧牲層和上述複數個絕緣層中之k個絕緣層之厚度相當之第2蝕刻量，對該積層體進行蝕刻。
  14. 如請求項11之半導體記憶裝置之製造方法，其係 實施1次上述第1遮罩之細化、及從上述第1遮罩露出之上述積層體表面之蝕刻，且 實施2次上述第2遮罩之細化、及從上述第2遮罩露出之上述積層體表面之蝕刻。
  15. 如請求項14之半導體記憶裝置之製造方法，其係 實施1次上述第3遮罩之細化、及從上述第3遮罩露出之上述積層體表面之蝕刻。
  16. 如請求項13之半導體記憶裝置之製造方法，其中 於使上述第1遮罩細化、及對從上述第1遮罩露出之上述積層體之表面進行蝕刻時， 使用上述第1遮罩，以上述第1蝕刻量對上述積層體進行蝕刻，藉此形成第1凸部， 使上述第1遮罩細化， 使用已實施過上述細化之上述第1遮罩，以上述第1蝕刻量對該積層體進行蝕刻，藉此形成上述第1凸部被轉印至下層之第2凸部，且於上述第2凸部上形成第3凸部。
  17. 如請求項16之半導體記憶裝置之製造方法，其中 於使上述第2遮罩細化、及對從上述第2遮罩露出之上述積層體之表面進行蝕刻時， 使用上述第2遮罩，以上述第1蝕刻量對該積層體進行蝕刻，藉此形成與上述第2凸部之4個角部分別相接之4個第1凹部， 藉由使上述第2遮罩細化，而形成較上述第1開口大，且與上述第3凸部之4個角部相接之4個第3開口， 使用已實施過上述細化之上述第2遮罩，以上述第1蝕刻量對該積層體進行蝕刻，藉此形成與上述第3凸部之4個角部分別相接之4個第2凹部、及於上述第2凹部內上述第1凹部分別被轉印至下層之4個第3凹部， 藉由使上述第2遮罩進一步細化，而形成較上述第3開口大之4個第4開口， 使用已進一步實施了上述細化之上述第2遮罩，以上述第1蝕刻量對該積層體進行蝕刻，藉此形成1個角部分別進入上述第3凸部之4個角部內側之4個第4凹部、於上述第4凹部內上述第2凹部分別被轉印至下層之4個第5凹部、及於上述第5凹部內上述第3凹部分別被轉印至更下層之4個第6凹部。
  18. 如請求項17之半導體記憶裝置之製造方法，其中 於使上述第3遮罩細化、及對從上述第3遮罩露出之上述積層體之表面進行蝕刻時， 使用上述第3遮罩，以上述第2蝕刻量對該積層體進行蝕刻，藉此形成包含上述第5凹部之一部分及上述第6凹部之區域分別被轉印至下層之2個第7凹部， 藉由使上述第3遮罩細化，而形成較上述第2開口大之2個第5開口， 使用已實施過上述細化之上述第3遮罩，以上述第2蝕刻量對該積層體進行蝕刻，藉此形成包含上述第4凹部之一部分及上述第2凸部之一部分之區域分別被轉印至下層之2個第8凹部、及於上述第8凹部內上述第7凹部分別被轉印至更下層之2個第9凹部。
  19. 如請求項11之半導體記憶裝置之製造方法，其進而包含如下步驟： 於使用上述第3遮罩進行處理後，將上述複數個犧牲層分別置換為導電層。
  20. 如請求項19之半導體記憶裝置之製造方法，其中 上述複數個犧牲層由氮化矽形成，上述導電層由金屬形成。
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