JP2012004433A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】本発明はコンタクト開口をエッチングにより形成する際の、埋込絶縁膜のエッチングを防ぐことが可能な半導体装置の構造の提供を目的とする。
【解決手段】本発明の半導体装置１は、半導体基板５と、前記半導体基板５の一面に形成されたトレンチ７内にゲート絶縁膜７Ａを介して形成された埋込ワード線９と、前記トレンチ７内の前記埋込ワード線９上に順次積層された第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａからなる絶縁層２０と、を具備してなることを特徴とする。
【選択図】図２

Description

本発明は半導体装置の製造方法及び半導体装置に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかし、ゲート長が短くなればなるほどトランジスタの短チャネル効果は顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大し、ＤＲＡＭにおけるリフレッシュ特性の悪化が深刻な問題となる。

このような問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が提供されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が６０ｎｍ以下の微細なＤＲＡＭも実現可能である。

図３３は、上記トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図３３に示す構造のＤＲＡＭ２００においては、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２同士が左右に離間した状態で形成され、これらによって挟まれた領域の半導体基板２０１に、ゲートトレンチ２０４同士が図３３の左右方向に離間した状態で形成され、このゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介してゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
また、ゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例の構造においてゲート電極２１２は下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造とされ、ゲートトレンチ２０４から突出形成された部分は半導体基板２０１上に形成された第一の層間絶縁膜２１４Ａにより覆われている。

図３３に示すゲート電極２１２同士間の領域においてシリコン基板２０１の表面部分には高濃度Ｐ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されるとともに、ゲート電極２１２の外側の領域には低濃度Ｎ型拡散層２１３が形成され、高濃度Ｎ型拡散層２０９上の第一の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ２１５Ｂが形成されている。

また、第一の層間絶縁膜２１４Ａの上方には第二の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第二の層間絶縁膜２１４Ｂ内にビット配線２１６が形成されているとともに、前記コンタクトプラグ２１５Ｂ上の第二の層間絶縁膜２１４Ｂ内に上下導通用の第二のコンタクトプラグ２１５Ｃが形成されている。
更に、第二の層間絶縁膜２１４Ｂの上には第３の層間絶縁膜２１４Ｃが形成され、前記第二のコンタクトプラグ２１５Ｃ上に形成されている第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が形成され、第３の層間絶縁膜２１４Ｃ上に第４の層間絶縁膜２１４Ｄが形成され、セルキャパシタ２１７の上部側電極２１７Ａが第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介してその上層側の配線２１８に接続され、図３３に示す概略構造のＤＲＡＭ２００が構成されている。

特開２００６−３３９４７６号公報 特開２００７−０８１０９５号公報

しかし、図３３に示すトレンチゲート型のセルトランジスタを備えたＤＲＡＭ２００は、ゲート電極２１２がシリコン基板２０１の上方側の第一の層間絶縁膜２１４Ａ側にまで突出した構造となる。そのため、ゲート電極２１２と、ゲート電極２１２に接続しているゲート配線との間の間隔は極めて狭小となり、この間にコンタクトプラグ（ビット配線コンタクト）２１５Ａを形成することは困難であった。

そこで、トレンチゲート型のセルトランジスタにおいては、上述のような問題を回避する方法として、図３４に示すように、シリコン基板２２０に形成したトレンチ２２１内にゲート電極（埋込ワード線）２２２を埋め込む方法が知られている。これにより、ゲート電極２２２の上に、トレンチ２２１から突出しないように埋込絶縁膜２２３を形成することができる。このとき、埋込絶縁膜２２３の材料としては、埋め込み性に優れたＳＯＧ膜（Spin On Glass）を用いることができる。また、図３４に示す構造においては、トレンチ２２１の下部内面側においてゲート電極２２２の周囲にゲート絶縁膜２２５を形成し、トレンチ２２１の上部内面側の埋込絶縁膜２２３の周囲にライナー膜２２６を形成する。

次いで、層間絶縁膜２２７を成膜後、図３５に示すように接続孔２２８を形成し、この接続孔２２８を利用してコンタクトプラグを形成する。
しかしこの際、層間絶縁膜２２７に接続孔２２８を形成する際のエッチング、およびコンタクトプラグ形成時の前洗浄処理（シリコン基板２２０上の埋込絶縁膜２２３除去）により、図３６に示すように接続孔２２８の下に位置する埋込絶縁膜２２３が部分的に大きくエッチングされてしまうことがある。このように埋込絶縁膜２２３に大きなエッチング孔２２９が生じる結果、後に形成するコンタクトプラグとゲート電極（埋込ワード線）２２２がショートするおそれが生じる。
すなわち、図３４に示す構造のトレンチゲート型のセルトランジスタ構造を採用すると、その上に上下導通用のコンタクトプラグを形成する場合に、コンタクトプラグとゲート電極２２２とがショートするおそれが生じやすい。

一方、大きなエッチング孔２２９の発生を防ぐ方法としては、ゲート電極２２２上のライナー膜（窒化シリコン膜）２２６を厚くする方法が知られている。しかし、この方法によればゲート電極２２２のエッチングは防がれるものの、ライナー膜２２６上面とシリコン基板２２０上面との段差が小さくなる。そのため、埋込絶縁膜２２３の埋設性が悪化するおそれがある。

なお、本発明者が埋込絶縁膜２２３の材料について研究したところ、ＨＤＰ（High Density Plasma）法による絶縁膜、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)−ＮＳＧ(Non-doped Silicate Glass)膜、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法によるＳｉＯ_２膜のいずれを埋込絶縁膜２２３の材料として用いても、埋設性およびウエットエッチング耐性に問題を生じることが判明している。

上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体装置は、前記半導体基板の一面に形成されたトレンチ内にゲート絶縁膜を介して形成された埋込ワード線と、前記トレンチ内の前記埋込ワード線上に順次積層された第一のライナー膜、第一の埋込絶縁膜、第二のライナー膜および第二の埋込絶縁膜からなる絶縁層と、を具備してなることを特徴とする。

本発明の半導体装置によれば、トレンチ内部の埋込ゲート電極（埋込ワード線）上に、第一のライナー膜、第一の埋込絶縁膜、第二のライナー膜および第二の埋込絶縁膜が順次積層してなる絶縁層が形成されている。すなわち、第一の埋込絶縁膜および第二の埋込絶縁膜は第二のライナー膜によって分離された構成となっている。これにより、層間絶縁膜にビット配線および／または容量コンタクトプラグを形成する際のエッチングおよび前洗浄処理によるエッチングは第二のライナー膜で防がれ、第一の埋込絶縁膜が過剰にエッチングされることはない。
また、上記構成によれば第一のライナー膜と第二のライナー膜は薄く形成されるため、第一のライナー膜上面とシリコン基板上面との段差、および、第二のライナー膜とシリコン基板上面の段差は十分に確保されている。そのため、トレンチ内における第一の埋込絶縁膜および第二の埋込絶縁膜の埋設性が損なわれることはない。
これにより、ビット配線および／または容量コンタクトプラグと、トレンチ内部の埋込ワード線とのショートを防ぐことができる。そのため、ビット配線および／または容量コンタクトプラグとと埋込ワード線とのショートによる半導体装置の不良が防がれ、プロセスマージンの拡大を図ることが可能となる。

本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図。 図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。 半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 残存した金属膜上及びゲート電極溝の内壁を覆うように第一のライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 第一の埋込絶縁膜と第一のライナー膜の一部を除去し、埋込ワード線と埋込配線と第一の埋込絶縁膜を形成した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 第一の埋込絶縁膜上およびゲート絶縁膜上を覆うように第二のライナー膜を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ＣＶＤ法により、第二のライナー膜上に第二の埋込絶縁膜を堆積した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ＣＭＰ処理を行ってシリコン窒化膜が露出するまで第二の埋込絶縁膜の表面を平坦化し、第二の埋込絶縁膜を形成した状態を示すもので、図１５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 エッチングを行ってシリコン窒化膜および第二の埋込絶縁膜と第二のライナー膜の一部を除去し、第二の埋込絶縁膜を半導体基板の表面と同等高さに加工した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板を覆うように第一の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第二の層間絶縁膜を形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ビット配線側方の第二の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第一の層間絶縁膜を貫通して半導体基板表面に達する第二のコンタクト開口を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 第二のコンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。 図１に示すメモリセルの平面図に対し、ビット配線の両側に内面層とライナー層を記載した状態を示す平面図。 本発明方法により形成された半導体装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図３０（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３０（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。 本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図３１（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３１（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。 本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図３２（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３２（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。 半導体基板に形成したトレンチにゲート電極の下部側を埋め込むように形成した半導体装置を備えた従来の半導体装置の一例を示す断面図。 半導体基板に形成したトレンチにゲート電極と埋込絶縁膜を堆積した構造の一例を示す断面図。 半導体基板に形成したトレンチにゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しエッチングした状態の一例を示す断面図。 半導体基板に形成したトレンチにゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しエッチングした場合に埋込絶縁膜がエッチングされた状態を示す断面図。

以下に本発明に係る半導体装置の一例について説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

図１は半導体装置のセル構造の一部要素を示す平面図であり、図２は半導体装置の部分断面構造である。また、図２（Ａ）には図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）には図１のＢ−Ｂ’線に沿う断面構造を示す。

本実施形態の半導体装置１は、図２の断面構造に示すトランジスタ形成領域２とキャパシタ形成領域３とから概略構成されている。
トランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向を向いてＹ方向に所定の間隔で複数離間した状態で形成さている。更に、図２（Ａ）に示すように、断面形状の素子分離溝４が活性領域Ｋを区画するように、図１のＸ方向に所定角度傾斜した方向で形成されている。また、素子分離溝４は図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成されている。

また、図２（Ａ）に示すようにシリコン酸化膜からなる内部絶縁膜４Ａが、素子分離溝４の内面を覆うように形成されている。また、シリコン窒化膜からなる素子分離絶縁膜６が素子分離溝４の内側を埋めるように形成されている。これにより、内部絶縁膜４Ａおよからなる素子分離領域（ＳＴＩ領域）が形成されている。

また、図２（Ｂ）に示すように、半導体基板５には複数のトレンチ７が互いに隣接するように形成されている。トレンチ７は図１のＹ方向に延在しており、また、図１、図２（Ｂ）のＸ方向に所定の間隔で並ぶように複数形成されている。

また、トレンチ７の内面には、シリコン酸化膜からなるゲート絶縁膜７Ａが形成されている。また、ゲート絶縁膜７Ａを覆うように、窒化チタンなどからなる内面層８と、タングステンなどの高融点金属からなる埋込ワード線９がこの順で積層されている。また、トレンチ７内の埋込ワード線９上には、トレンチ７を埋めるように絶縁層２０が形成されている。

図１におけるトレンチ７は、埋込ワード線９が形成される領域である。また、トレンチ７と活性領域Ｋと重なる部分では、トレンチゲートトランジスタのチャネルとなる溝が形成されている。また、活性領域Ｋに隣接するＳＴＩ領域上では、活性領域Ｋに形成される溝よりも相対的に浅い溝が形成されている。これらの異なる深さの２種類の溝（トレンチ７）の内側には、トレンチ７の内面を覆うようにゲート絶縁膜７Ａが形成されている。また、トレンチ７内部の下部領域には、ゲート絶縁膜７Ａを介して導電材料が埋め込まれており、上面が平坦な一つの連続する配線（埋込ワード線９）を構成している。

絶縁層２０は、埋込ワード線９上に形成されており、トレンチ７を埋め込む構成となっている。また、絶縁層２０は、第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａがこの順で積層された構成となっている。
第一のライナー膜１０は、トレンチ７内の埋込ワード線９上（凹部７ｂ）の下部領域を覆うように形成されている。これにより、埋込ワード線９上と、トレンチ７（凹部７ｂ）内のゲート絶縁膜７Ａの下部領域は、第一のライナー膜１０により覆われた構成となる。

また、第一のライナー膜１０上には、第一の埋込絶縁膜１０が第一のライナー膜１０上の凹みを埋めるように形成されている。これにより、第一の埋込絶縁膜１０は底面と側面が第一のライナー膜１０により覆われた構成となる。また、これにより、トレンチ７（凹部７ｂ）内の下部領域は、第一のライナー膜１０および第一の埋込絶縁膜１０により埋め込まれた構成となる。なお、第一のライナー膜１０は第一の埋込絶縁膜１０を裏打ちする機能を有し、第一の埋込絶縁膜１０の底面および側面を支持している。

第二のライナー膜１０ａは、トレンチ７内の埋込ワード線９上（凹部７ｂ）の上部領域を覆うように形成されている。これにより、第一の埋込絶縁膜１０上と、トレンチ７（凹部７ｂ）内のゲート絶縁膜７Ａの上部領域は、第二のライナー膜１０ａにより覆われた構成となる。

また、第二のライナー膜１０ａ上には、第二の埋込絶縁膜１１ａが第二のライナー膜１０ａ上の凹みを埋めるように形成されている。これにより、第二の埋込絶縁膜１１ａは底面と側面が第二のライナー膜１０ａにより覆われた構成となる。また、これにより、トレンチ７（凹部７ｂ）内の上部領域は、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａにより埋め込まれた構成となる。なお、第二のライナー膜１０ａは第二の埋込絶縁膜１１ａを裏打ちする機能を有し、第二の埋込絶縁膜１１ａの底面および側面を支持している。これにより、トレンチ７（凹部７ｂ）内の埋込絶縁膜（第一の埋込絶縁膜１０、第二の埋込絶縁膜１１ａ）は、第二のライナー膜１０ａによって分離された構成となっている。

なお、本実施形態ではゲート絶縁膜７Ａと第二のライナー膜１０ａの上端の縁は、トレンチ７の開口部に達するように形成されている。また、第二の埋込絶縁膜１１ａの上面とゲート絶縁膜７Ａの上端縁と第二のライナー膜１０ａの上端縁がほぼ面一になるように積層されている。

本実施形態においては、埋込絶縁膜１１としては、ＣＶＤ法により形成されたシリコン酸化膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜からなる固体膜を用いることができる。このような塗布膜を高温水分含有雰囲気でアニールすることにより固体膜として用いることができる。また、第一のライナー膜１０および第二のライナー膜１０ａは、膜厚１０ｎｍ程度で形成されていることが好ましい。また、第一のライナー膜１０および第二のライナー膜１０ａの材料としては、Ｓｉ_３Ｎ_４膜などのシリコン窒化膜を適用することができる。
第一のライナー膜１０および第二のライナー膜１０ａを膜厚１０ｎｍ程度で形成することにより、エッチングによる侵食を確実に食い止めることができるためである。

また、図２（Ａ）に示すようにＹ方向に隣接する素子分離溝４同士の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成されている。チャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面には、シリコン酸化膜からなるゲート絶縁膜７Ａが形成されている。また、ゲート絶縁膜７Ａ上には、窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成されている。また、埋込配線１３上には、第一のライナー膜１０と第一の埋込絶縁膜１１と第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａがこの順で積層されている。

これらの図２（Ａ）に示す第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａは、図２（Ｂ）に示す、埋込ワード線９の上に形成されている第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａとそれぞれ同じ膜である。また、図２（Ａ）に示すこれらの膜と、図２（Ｂ）に示す膜は、後述する製造方法においてそれぞれ同時に形成されたものである。

また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施形態の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。

図１、図２（Ｂ）に示すように埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図２（Ｂ）に示すように２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
また、図１に示すように、前記埋込ワード線９と埋込配線１３の配列方向に対し直交する方向に、後に詳述するビット配線１５が配列形成されている。従って、各埋込ワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように平面視帯状の活性領域Ｋが半導体基板５の表面に形成されていることになる。これらの活性領域Ｋが半導体基板５の表面に形成されていることから、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示すように配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５同士の間の領域において、前記活性領域Ｋが存在する部分に容量コンタクトプラグ形成領域１７が区画されている。

従って、これらの配線構造を平面視すると、図１に示すように埋込ワード線９と素子分離用の埋込配線１３に対してビット配線１５がほぼ直交されるとともに、これらに傾斜するように帯状の活性領域Ｋが配置され、隣接する埋込ワード線９、９の間の領域に対応する活性領域Ｋの部分にビット配線接続領域１６が形成され、埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、隣接するビット配線１５同士の間の領域に容量コンタクトプラグ形成領域１７がそれぞれ区画されている。そして、後に詳述する容量コンタクトパッド１８がこれらの容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５同士の間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。

次に、これらの容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示すように矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５同士の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。

図２（Ａ）、（Ｂ）を基にトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示すようにＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成され、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
そして、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したトレンチ７の上を覆うように第一の層間絶縁膜２６が形成されている。

第一の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するトレンチ７、７の間の領域にコンタクトホール２８が形成されていて、第一の層間絶縁膜２６上に図１に示すように埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されていて、各コンタクトホール２８の下に形成されている不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。

より詳細には、ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされており、図２（Ｂ）に示すビット配線１５の幅方向両側、及び、図２（Ａ）に示す第一の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにシリコン窒化膜などからなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。

図１に示すＹ方向に隣接するビット配線１５、１５の間の領域であって埋込ワード線９の上方領域からそれに隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の第二のコンタクト開口３６が形成され、これらの第二のコンタクト開口３６の内側にシリコン窒化膜などの側壁３７に囲まれて容量コンタクトプラグ１９が形成されている。従って第二のコンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。ここに形成されている容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。

次に、図２（Ａ）、（Ｂ）に示すキャパシタ形成領域３においては、図１に円形状に示すように各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に平面視一部重なるように互い違いに形成されている。各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていて、この第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように個々にキャパシタ４７が形成されている。

この実施形態においてキャパシタ４７は、容量コンタクトパッド１８の上に形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、上部電極４７Ｃの上に形成された第４の層間絶縁膜４８と第４の層間絶縁膜４８の上に形成された上部金属配線４９と、上部金属配線４９と第４の層間絶縁膜４８を覆って設けられた保護膜５４とを具備して構成されている。なお、キャパシタ形成領域３に形成されているキャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体装置に一般的に適用されている他のキャパシタ構造を適用しても良いのは勿論である。

本実施形態の半導体装置１においては、第一の埋込絶縁膜１１と第二の埋込絶縁膜１１ａの間には第二のライナー膜１０ａが設けられていることにより、エッチングにより接続孔（第二のコンタクト開口）３６を形成する際、第一の埋込絶縁膜１１が過剰にエッチングされることや、第一のライナー膜１０に到達するエッチング孔が形成されるおそれがない。そのため、埋込ワード線９とその上の容量コンタクトプラグ１９との短絡のおそれを回避することができる。
なお、このエッチングの際の工程と作用効果については以下に説明する半導体装置
の製造方法において詳細に述べる。

＜半導体装置の製造方法＞
以下、本発明の半導体装置の製造方法について図面を参照にして説明する。
まず、図１と図２に示す半導体装置１の製造方法の一例について、図３〜図２７に基づいて説明する。なお、図３〜図２７において、それぞれの図（Ａ）は図１のＡ−Ａ‘線に沿う部分の断面構造を示し、それぞれの図（Ｂ）は図１のＢ−Ｂ’線に沿う部分の断面構造を示す。

はじめに、図３に示すように、Ｐ型のＳｉ基板などの半導体基板５０上に、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ_３Ｎ_４膜）５２を順次積層する。なお、ここで用いる半導体基板は、トランジスタを形成するべき領域に予めイオン注入によってＰ型ウエルを形成した半導体基板を用いても良い。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域はシリコン窒化膜５２で覆われている。

次に、熱酸化法によって、図４に示すように半導体基板５０の表面にシリコン酸化膜５５を形成する。この後、素子分離溝５３の内部を充填するようにシリコン窒化膜を堆積してエッチバックを行い、素子分離溝５３の内下部側にのみシリコン窒化膜を残存させる。これにより、半導体基板５０の上面より若干低い位置まで充填された素子分離絶縁膜５６が形成される。
次に、ＣＶＤ法によって、素子分離溝５３の内部を充填するようにシリコン酸化膜５７を堆積し、図５に示すように、シリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、表面を平坦化する。

次に、図６に示すように素子分離領域５８を形成する。まず、ウエットエッチングによって、マスク用のシリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これによりＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。その後、熱酸化により半導体基板５０の表面にシリコン酸化膜６０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。

次いで、図７に示すように、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、ゲート電極溝（トレンチ）形成用のパターンにパターニングする。
次いで、図８に示すように半導体基板５０をエッチングし、複数のトレンチ（ゲート電極溝）６５を互いに隣接するように形成する。これらのトレンチ６５は、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。

この時、トレンチ６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板５０上面よりも低い位置となって浅溝を構成する。シリコン酸化膜のエッチング速度が半導体基板５０のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、トレンチ６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図８に示すように、素子分離領域５８と接するトレンチ６５の側面部分６６には薄膜状のシリコンがサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。図８に示すように、素子分離絶縁領域（ＳＴＩ）５８よりも半導体基板５０のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が形成される。

次に、図９に示すようにシリコン酸化膜等からなるゲート絶縁膜６７を形成する。次いで、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。次に、エッチバックを行い、図１０に示すようにトレンチ６５の底部に窒化チタン層６８およびタングステン膜６９を残存させる。これによりゲート電極を一部兼ねる構造の、タングステン膜６９からなる埋込ワード線７０および素子分離用の埋込配線７３が、トレンチ６５の下部内側に形成される。

次いで、図１１に示すように、埋込ワード線７０（残存したタングステン層６９）上およびトレンチ６５内のゲート絶縁膜６７を覆うようにシリコン窒化膜（Ｓｉ_３Ｎ_４）等からなる１０ｎｍ程度の膜厚の第一のライナー膜７１を形成する。
次いで、ＣＶＤ法により、第一のライナー膜７１上を覆い、かつ、トレンチ６５を埋め込むように、たとえばＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）からなる第一の埋込絶縁膜７２を形成する。

次に、図１２に示すように、第一の埋込絶縁膜７２および第一のライナー膜７１をエッチバックする。このとき、第一の埋込絶縁膜７２と第一のライナー膜７１の一部を除去するとともに、第一の埋込絶縁膜７２の表面は半導体基板５０のシリコン表面と概略同程度の高さにする。これにより、第一の埋込絶縁膜７２および第一のライナー膜７１が、埋込ワード線７０上のトレンチ６５内下部領域に残存し、トレンチ６５内の下部領域に残存した第一の埋込絶縁膜７２からなる第一の埋込絶縁膜７４が形成される。これにより、第一の埋込絶縁膜７４は第一のライナー膜７１上の凹みを埋める構成となり、また、第一の埋込絶縁膜７４の底面と側面は第一のライナー膜７１により覆われた構成となる。
以上により、トレンチ６５内の下部領域は、第一のライナー膜７１および第一の埋込絶縁膜７４により埋め込まれた構成となる。なお、第一のライナー膜７１は第一の埋込絶縁膜７４を裏打ちする機能を有し、第一の埋込絶縁膜７４の底面および側面を支持している。

次いで、図１３に示すように、第一の埋込絶縁膜７４上およびトレンチ６５内のゲート絶縁膜６７を覆うようにシリコン窒化膜等からなる１０ｎｍ程度の膜厚の第二のライナー膜７１ａを形成する。これにより、第一の埋込絶縁膜７４上と、トレンチ６５内のゲート絶縁膜６７の上部領域は、第二のライナー膜７１ａにより覆われた構成となる。
次いで、図１４に示すように、ＣＶＤ法により、第二のライナー膜７１ａを覆い、かつ、トレンチ６５の上部領域を埋め込むように、たとえばＳＯＤ膜からなる第二の埋込絶縁膜７２ａを形成する。

次にＣＭＰ処理を行い、図１５に示すようにシリコン窒化膜６２が露出するまで第二の埋込絶縁膜７２ａ表面およびシリコン窒化膜６２上を覆う第二のライナー膜７１ａを研磨除去する。これにより、トレンチ６５の上部領域を埋め込む構成で第二のライナー膜７１ａおよび第二の埋込絶縁膜７２ａが残存する。これにより、第二の埋込絶縁膜７２ａはトレンチ６５内の第二のライナー膜７１ａ上を埋め込む構成となる。以上により、トレンチ６５内の上部領域は、第二のライナー膜７１ａおよび第二の埋込絶縁膜７２ａにより埋め込まれた構成となり、また、第二の埋込絶縁膜７２ａの底面と側面は第二のライナー膜７１ａにより覆われた構成となる。なお、第二のライナー膜７１ａは第二の埋込絶縁膜７２ａを裏打ちする機能を有し、第二の埋込絶縁膜７２ａの底面および側面を支持している。

次いで図１６に示すように、シリコン窒化膜６２とシリコン酸化膜６０をエッチングにより除去する。このとき、同時に、第二の埋込絶縁膜７４ａおよび第二のライナー膜７１ａの一部が除去され、第二の埋込絶縁膜７４ａの表面は半導体基板５０のシリコン表面と概略同程度の高さになる。これにより、トレンチ６５の外方の半導体基板５０一面と、トレンチ６５内の第二の埋込絶縁膜７４ａが露出した状態となる。以上により、トレンチ６５内の埋込ワード線７０上を埋め込むように、第一のライナー膜７１、第一の埋込絶縁膜７４、第二のライナー膜７１ａおよび第二のライナー膜７１ａが順次積層してなる絶縁層１２０が形成される。以上によりトレンチ６５内の埋込絶縁膜（第一の埋込絶縁膜７４、第二の埋込絶縁膜７４ａ）は、第二のライナー膜７１ａによって分離された構成となる。

次に、図１７に示すように、半導体基板５０上を覆うようにシリコン酸化膜等からなる第一の層間絶縁膜７５を形成する。この後、第一の層間絶縁膜７５の一部を除去し、第一のコンタクト開口７６を形成する。第一のコンタクト開口７６は、図１に示した場合と同様に、埋込ワード線７０と同じ方向（図１のＹ方向、図１７では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成する。これにより、第一のコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。そして、この露出領域がビット配線接続領域とされる。

次いで、半導体基板５０のシリコン表面近傍にＮ型不純物（ヒ素等）をイオン注入し、Ｎ型の第一の不純物高濃度拡散層７７を形成する。このＮ型の第一の不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。

次に図１８に示すように、半導体基板５０上および第一の層間絶縁膜７５を覆うように、Ｎ型の不純物（リン等）を含有したポリシリコン膜からなる底部導電膜７８と、タングステン膜などの金属膜７９およびシリコン窒化膜８０を順次堆積する。

次に、図１９に示すように底部導電膜７８、金属膜７９およびシリコン窒化膜８０からなる積層膜をライン形状にパターニングし、ビット配線８１を形成する。このとき、ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成する。これにより、第一のコンタクト開口７６内で露出している半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と、半導体基板５０の表面のＮ型の第一の不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。なお、図１に示す構造と同様に、ビット配線８１は、埋込ワード線７０と直交する直線形状とするが、一部を湾曲させた折れ線形状や波型形状としてもよい。

次に、図２０に示すように、ビット配線８１および第一の層間絶縁膜７５を覆うようにシリコン窒化膜８２を形成する。次いで、シリコン窒化膜８２を覆うように、シリコン窒化膜等からなるライナー膜８３を形成する。なお、底部導電膜７８と金属膜７９とシリコン窒化膜８０からなる積層膜は、ビット配線８１として機能するだけではなく、半導体装置の周辺回路部においてプレーナ型ＭＯＳトランジスタのゲート電極として兼用することができる。また、ビット配線８１の側面を覆うシリコン窒化膜８２は、周辺回路部においてゲート電極のサイドウォールの一部として利用することができる。

次に、ビット配線８１同士の間を充填するように、塗布膜であるＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）を堆積する。次いで、高温の水蒸気（Ｈ_２Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜８５に改質する。次いで、ライナー膜８３の上面が露出するまでＣＭＰ処理を行って表面を平坦化する。次いで、図２１に示すように、堆積膜８５およびライナー膜８３の表面を覆うように第二の層間絶縁膜８６を形成する。

次に、図２２に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、図１の容量コンタクトプラグ形成領域１７に対応する位置に接続孔（第二のコンタクト開口）８７を形成する。このとき、第二のコンタクト開口８７を形成する位置は、図１を基に先に説明した構造の場合、図１の容量コンタクトプラグ形成領域１７に対応する位置とする。ここでは、先にビット配線８１の側面に形成したシリコン窒化膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、第二のコンタクト開口８７を形成することができる。

この第二のコンタクト開口８７形成の際のエッチングにより、第二のコンタクト開口８７と図１に示した活性領域Ｋの交差する領域で半導体基板５０の表面が露出する。この半導体基板５０の露出領域の下には、トレンチ６５を埋める構成の埋込ワード線７０が位置し、また、その上には埋込絶縁膜（第二の埋込絶縁膜７４ａおよび第一の埋込絶縁膜７４）が第二のライナー膜７１ａを介して積層した構成となる。

その後、後述するコンタクトプラグ９５の形成前に、バッファードフッ酸（Buffered HF：ＨＦとＮＨ_４ＦとＨ_２Ｏを混合したもの）で第二のコンタクト開口８７とその周囲を洗浄する。
このとき、第二のコンタクト開口８７の底部には二層構造の埋込絶縁膜（第二の埋込絶縁膜７４ａおよび第一の埋込絶縁膜７４）が存在するが、第二の埋込絶縁膜７４ａと第一の埋込絶縁膜７４の間には第二のライナー膜７１ａが設けられている。そのため、エッチングや洗浄により第二の埋込絶縁膜７４ａがエッチングされても、第二の埋込絶縁膜７４ａの下に第二のライナー膜７１ａが設けられていることにより、第二のライナー膜７１ａでエッチングを食い止めることができる。そのため、第一の埋込絶縁膜７４が過剰にエッチングされることが防がれる。そのため、第一のライナー膜７１に到達するようなエッチング孔が形成されるおそれがない。このため、第一の埋込絶縁膜７４の下に位置する埋込ワード線７０が、後に形成される容量コンタクトプラグとショートするおそれが無い。

これに対し、第二のライナー膜７１ａを設けずに、埋込絶縁膜を一層構造とした場合は、従来技術の説明で述べたように、第一のライナー膜７１に達する大きなエッチング孔が形成される。そのため、埋込ワード線７０と容量コンタクトプラグがショートするおそれが生じる。

次に、第二のコンタクト開口８７の内壁を覆うように、シリコン窒化膜からなるサイドウォール（ＳＷ）８８を形成する。次いで、第二のコンタクト開口８７の底部に露出する半導体基板５０の表面にＮ型不純物（リン等）をイオン注入する。これにより、第二のコンタクト開口８７の底部に露出する半導体基板５０の表面近傍にＮ型の第二の不純物高濃度拡散層９０が形成される。なお、この第二の不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。

次に、図２３に示すように、容量コンタクトプラグ９５を形成する。まず、第二のコンタクト開口８７内を充填し、かつ、第二の層間絶縁膜８６上を覆うようにリンを含有したポリシリコン膜を堆積させる。次いで、第二のコンタクト開口８７の底部にポリシリコン膜を残存させるようにエッチバックを行う。これにより、ポリシリコン膜からなる底部導電膜９１が形成される。この後、底部導電膜９１の上面を覆うようにコバルトシリサイド（ＣｏＳｉ）等からなるシリサイド層９２を形成する。次いで、シリサイド層９２を覆い、かつ、第二のコンタクト開口８７内を充填するように、たとえばタングステンからなる金属膜９３を形成する。

次いで、ＣＭＰ処理を行い、堆積膜８５の表面が露出するまで表面を平坦化し、堆積膜８５上のシリサイド層９２および金属膜９３を除去する。これにより、第二のコンタクト開口８７内にタングステンの金属膜９３が残存する。これにより、底部導電膜（ポリシリコン膜）９１とシリサイド層９２と金属膜９３が順次積層してなる３層構造の容量コンタクトプラグ９５が形成される。
本実施形態では、図２３に示すように、隣接する埋込ワード線７０同士の間に位置する第一の高濃度不純物拡散層７７上にビット配線８１を形成し、また、第二の高濃度不純物拡散層９０上に容量コンタクトプラグ９５を形成する。そのため、容量コンタクトプラグ９５とビット配線８１を埋込ワード線７０上に密に配置することができる。これにより、半導体装置の微細化に寄与することができる。

次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積し、図示しない積層膜を形成する。次いで、前記積層膜をパターニングすることにより、図２４に示すように、積層膜からなる容量コンタクトパッド９６が形成される。これにより、容量コンタクトパッド９６は容量コンタクトプラグ９５と接続した構成となる。
次に、図２５に示すように容量コンタクトパッド９６上を覆うように、シリコン窒化膜をからなるストッパー膜９７と、シリコン酸化膜等からなる第３の層間絶縁膜９８を順次積層する。

次いで、図２６に示すように、容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクトホール）９９を形成する。次いで、開口９９の内壁を覆うように窒化チタン等からなるキャパシタ素子の下部電極（第一の電極）１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。

次に、図２７に示すように、キャパシタ１０３を形成する。まず、下部電極１００の表面を覆うように容量絶縁膜１０１を形成する。次いで、窒化チタン等からなる上部電極１０２を形成する。これによりキャパシタ１０３が形成される。このとき、容量絶縁膜１０１としては、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）やそれらの積層膜を用いることができる。
次に、図２８に示すように、上部電極１０２を覆うようにシリコン酸化膜等からなる第４の層間絶縁膜１０５を形成する。次いで、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる上部金属配線１０６を形成する。この後、第４の層間絶縁膜１０５および上部金属配線１０６を覆うように保護膜１０７を形成することにより、図１、図２に示す構造の半導体装置（ＤＲＡＭ）１と同等構造の半導体装置１１０が完成する。

なお、以上説明した製造方法により得られた半導体装置１１０の配線構造について図２９に平面構造を示す。
図２９に示す配線構造に、図１の配線構造において記載を省略していたビット配線両側の絶縁膜８２とライナー膜８３を示す。図２９に示すように、Ｙ方向に隣接するビット配線８１同士の間には、図１で示した容量コンタクトプラグ形成領域１７が区画されている。
図２９に、図１の容量コンタクトプラグ形成領域１７の位置関係を示しておくことにより、図２２で説明した第二のコンタクト開口８７を形成する工程において、ライナー膜８３をサイドウォールとしてＳＡＣ法を行った後に第二のコンタクト開口８７を形成し、次いで、第二のコンタクト開口８７を基に容量コンタクトプラグ９５を形成する状況を明瞭に理解することができる。

図３０に、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体装置の一例構造を示す。
この実施形態の半導体装置１１１は、先の形態の半導体装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体装置１と同様である。

図３０（Ａ）は図１に示す半導体装置１におけるＡ−Ａ’線と同等の位置を断面視した図であり、図３０（Ｂ）は図１に示す半導体装置１におけるＢ−Ｂ’線と同等の位置を断面視した図である。また、本実施形態の半導体装置１１１は、図３０（Ａ）、（Ｂ）の断面構造に示すトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
本実施形態の半導体装置１１１においては、素子分離溝４の上に重なるように、埋込配線１３Ａおよび下向きの突型電極１３ａが形成され、また、図３０（Ａ）のＹ方向に隣接する突型電極１３ａ同士の間に位置する半導体基板５表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が、先の実施形態の半導体装置１のセルトランジスタ構造と異なっている。

図３１と図３２は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
本実施形態の半導体装置１１１の製造方法は、まず、先の実施形態の半導体装置１と同様に図３〜図７を基に説明した方法と同様の肯定を行う。次いで、図７に示すように半導体基板５０上にマスク用のシリコン窒化膜６２およびカーボン膜（アモルファス・カーボン膜）６３を順次堆積し、ゲート電極溝（トレンチ）形成用のパターンにパターニングする。次いで、図３１に示すようにドライエッチングによって半導体基板５０、シリコン酸化膜５５、素子分離絶縁膜５６およびシリコン酸化膜５７をエッチングし、トレンチ（ゲート電極溝）１１５を形成する。このトレンチ１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。

このエッチングの際に、先の実施形態では図８に示すように素子分離溝５３の領域よりも半導体基板５０のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部（チャネル領域）５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。

この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜したのちにエッチバックを行い、図３２に示すトレンチ（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成する。その後、先の実施形態の場合と同様に、図１１以降の工程を順次施すことにより、図３０に示す断面構造の半導体装置１１１が製造される。

本実施形態のサドルフィン型のセルトランジスタを備えた半導体装置１１１では、チャネル領域が半導体基板５０の表面部分に形成した凸部５０Ａの部分であり、チャネル領域が先の実施形態の半導体装置１よりも広いので、先の実施形態のリセス型のトランジスタ構造よりもトランジスタとしてオン電流を多く流すことができる特徴を有する。その他の構造は先の実施形態において説明した半導体装置１と同様であり、同等の効果を得ることができる。

また、図３０に示すサドルフィン型のセルトランジスタを有する半導体装置１１１も、第一の実施形態の半導体装置１と同様に第二の埋込絶縁膜１１ａと第一の埋込絶縁膜１１の間に第二のライナー膜１０ａを設ける。これにより、第二のコンタクト開口を形成する場合にその下に位置する埋込絶縁膜（第二の埋込絶縁膜１１ａおよび第一の埋込絶縁膜１１）が洗浄やエッチング液の接触によりエッチングされても、第二のライナー膜７１ａでエッチングを食い止めることができる。そのため、第一の埋込絶縁膜７４の過剰なエッチングが防がれる。そのため、埋込ワード線９Ａとその上の容量コンタクトプラグ１９とのショートを回避することができる。

Ｋ…活性領域、１…半導体装置、２…トランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ（ゲート電極溝）、４Ａ…内部絶縁膜、５…半導体基板、６…素子分離絶縁膜、７…トレンチ、７Ａ…ゲート絶縁膜、７ｂ…凹部、９…埋込ワード線、１０…第一のライナー膜、１０ａ…第二のライナー膜、１１…第一の埋込絶縁膜、１１ａ…第二の埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２０…絶縁層、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第一の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…第二のコンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ（ゲート電極溝）、６５ｂ…凹部、６７…ゲート絶縁膜、７０…埋込ワード線、７１…第一のライナー膜、７１ａ…第二のライナー膜、７２、７４…第一の埋込絶縁膜、７２ａ、７４ａ…第二の埋込絶縁膜、７６…第一のコンタクト開口、７７…第一の不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…第二のコンタクト開口、８８…サイドウォール、９０…第二の不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体装置、１１５…トレンチ（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線、１２０…絶縁層

Claims (9)

1. 半導体基板の一面に複数のトレンチを隣接形成する工程と、
   前記トレンチの内壁にゲート絶縁膜を形成する工程と、
   前記トレンチの下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、
   前記トレンチ内の埋込ワード線上に第一のライナー膜、第一の埋込絶縁膜、第二のライナー膜および第二の埋込絶縁膜を順次積層することにより絶縁層を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
2. 前記第二の埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、
   エッチングにより前記層間絶縁膜に前記第二の埋込絶縁膜及び前記第二の埋込絶縁膜に隣接する前記半導体基板表面に達するコンタクト開口を形成する工程と、
   前記コンタクト開口を介して前記半導体基板表面に接続するビット配線および／または容量コンタクトプラグを形成する工程を具備してなることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記コンタクト開口を形成後、前記半導体基板一面上に不純物を拡散することにより不純物高濃度拡散層を形成する工程と、
   前記不純物高濃度拡散層上に前記ビット配線および／または前記容量コンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記絶縁層を形成する工程において、
   前記埋込ワード線上及び前記トレンチ内側の前記ゲート絶縁膜を覆うように前記第一のライナー膜を形成したのちに、前記トレンチを埋め込むように前記第一のライナー膜上に前記第一の埋込絶縁膜を形成する工程と、
   前記第一の埋込絶縁膜および前記第一のライナー膜が前記トレンチ内下部領域に残存するようにエッチバックする工程と、
   前記第一の埋込絶縁膜上及び前記トレンチ内側の前記ゲート絶縁膜を覆うように前記第二のライナー膜を形成したのちに、前記トレンチを埋め込むように前記第二のライナー膜上に前記第二の埋込絶縁膜を形成する工程と、
   前記第二の埋込絶縁膜および前記第二のライナー膜が前記トレンチ内上部領域に残存するようにＣＭＰにより研磨除去する工程と、を具備してなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
5. 前記コンタクトプラグをポリシリコン膜とシリサイド層と金属膜を備えた少なくとも３層構造とすることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 半導体基板と、
   前記半導体基板の一面に形成されたトレンチ内にゲート絶縁膜を介して形成された埋込ワード線と、
   前記トレンチ内の前記埋込ワード線上に順次積層された第一のライナー膜、第一の埋込絶縁膜、第二のライナー膜および第二の埋込絶縁膜からなる絶縁層と、を具備してなることを特徴とする半導体装置。
7. 前記トレンチ内側において、前記埋込ワード線のゲート電極となるべき部分に隣接する前記半導体基板一面の表面領域に形成された不純物高濃度拡散層と、
   前記不純物高濃度拡散層上に形成されたビット配線および／または容量コンタクトプラグと、を具備してなることを特徴とする請求項６に記載の半導体装置。
8. 前記絶縁層が、
   前記埋込ワード線上および前記トレンチ内の前記ゲート絶縁膜を覆うように形成された前記第一のライナー膜と、
   前記第一のライナー膜を介して前記トレンチ内の下部領域を埋め込むように形成された前記第一の埋込絶縁膜と、
   前記第一の埋込絶縁膜上および前記トレンチ内の前記ゲート絶縁膜を覆うように形成された前記第二のライナー膜と、
   前記第二のライナー膜を介して前記トレンチ内の上部領域を埋め込むように形成された前記第二の埋込絶縁膜と、からなることを特徴とする請求項６または請求項７に記載の半導体装置。
9. 前記トレンチの一側の側方に位置する前記半導体基板表面に形成された第一の不純物高濃度拡散層と、
   前記第一の不純物高濃度拡散層の上に接続された前記ビット配線と、
   前記トレンチの他側の側方に位置する前記半導体基板表面に形成された第二の不純物高濃度拡散層と、
   前記第二の不純物高濃度拡散層の上に接合された前記容量コンタクトプラグと、を具備してなることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。

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