CN110731013A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

提供一种每单位面积的存储容量大的半导体装置。本发明是一种包括存储晶体管的半导体装置，存储晶体管包括具有开口的导电体、以与开口的内侧面接触的方式设置的第一绝缘体、以与第一绝缘体的内侧接触的方式设置的第二绝缘体、以与第二绝缘体的内侧接触的方式设置的第三绝缘体、以与第三绝缘体的内侧接触的方式设置的第一氧化物、以及以与第一氧化物的内侧接触的方式设置的第二氧化物，第二氧化物的能隙比第一氧化物的能隙窄。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明例如涉及一种存储装置及半导体装置。另外，本发明例如涉及一种存储装置及半导体装置的制造方法。另外，涉及一种存储装置所包括的存储晶体管及该存储晶体管的制造方法。另外，本发明例如涉及一种处理器、电子设备。另外，涉及一种处理器、电子设备的制造方法。另外，涉及一种存储装置、处理器、电子设备的驱动方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。或者，本发明的一个方式涉及一种程序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
注意，在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的所有装置。显示装置、发光装置、照明装置、电光装置、存储装置、半导体电路及电子设备有时包括半导体装置。
背景技术
近年来，随着使用数据量的增大，需要具有更大存储容量的半导体装置。为了增加每单位面积的存储容量，有效的是层叠地形成存储单元(参照专利文献1及专利文献2)。通过层叠设置存储单元，可以与存储单元的层叠数相应地增加每单位面积的存储容量。
[先行技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2011/0065270A1公报
[专利文献2]美国专利第9634097B2公报
发明内容
发明所要解决的技术问题
在专利文献1中，形成为柱状的半导体图案与包括电荷累积层的绝缘体直接接触。另外，在专利文献2中，形成为柱状的半导体图案与被用作隧穿介质的绝缘体直接接触。当半导体与绝缘体直接接触时，在它们的界面处有时形成陷阱中心。形成在半导体和绝缘体的界面处的陷阱中心俘获电子，使晶体管的阈值电压向正方向上漂移，因此有可能给晶体管的导通状态下的电流驱动力，即通态电流(on-state current)、场效应迁移率或可靠性带来负面影响。
鉴于上述问题，本发明的一个方式的目的之一是提供一种陷阱中心的形成得到抑制且具有良好的电特性的半导体装置。
本发明的目的之一是提供一种每单位面积的存储容量大的半导体装置。另外，本发明的目的之一是提供一种层叠存储单元(也称为存储晶体管)的新颖结构的半导体装置。另外，本发明的目的之一是提供一种生产率高的半导体装置。
另外，本发明的目的之一是提供一种包括上述半导体装置的模块。另外，本发明的目的之一是提供一种包括上述半导体装置或者上述模块的电子设备。另外，本发明的目的之一提供一种新颖的半导体装置。另外，本发明的目的之一是提供一种新颖的模块。另外，本发明的目的之一是提供一种新颖的电子设备。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
解决技术问题的手段
本发明的一个方式是一种包括存储晶体管的半导体装置，存储晶体管包括具有开口的导电体、以与开口的内侧面接触的方式设置的第一绝缘体、以与第一绝缘体的内侧接触的方式设置的第二绝缘体、以与第二绝缘体的内侧接触的方式设置的第三绝缘体、以与第三绝缘体的内侧接触的方式设置的第一氧化物、以及以与第一氧化物的内侧接触的方式设置的第二氧化物，第二氧化物的能隙比第一氧化物的能隙窄。
另外，本发明的一个方式是一种包括存储晶体管的半导体装置，存储晶体管包括具有开口的导电体、以与开口的内侧面接触的方式设置的第一绝缘体、以与第一绝缘体的内侧接触的方式设置的第二绝缘体、以与第二绝缘体的内侧接触的方式设置的第三绝缘体、以与第三绝缘体的内侧接触的方式设置的第一氧化物、以与第一氧化物的内侧接触的方式设置的第二氧化物、以及以与第二氧化物的内侧接触的方式设置的第三氧化物，第二氧化物的能隙比第一氧化物的能隙窄，第二氧化物的能隙与第三氧化物的能隙窄。
在上述结构中，第一氧化物及第二氧化物优选包含In、元素M(M是Al、Ga、Y或Sn)、Zn。
在上述结构中，第一氧化物中的相对于In的元素M的原子个数比优选大于第二氧化物中的相对于In的元素M的原子个数比。
在上述结构中，优选的是，半导体装置还包括基体，半导体装置在基体上包括多个存储晶体管，在垂直于基体所具有的一个面的方向上层叠设置有多个存储晶体管。
在上述结构中，第一绝缘体优选为包含硅、铝及铪中的任一个的氧化物。
在上述结构中，第三绝缘体优选为包含硅、铝及铪中的任一个的氧化物。
在上述结构中，存储晶体管可以还包括第四绝缘体，第四绝缘体优选以与第三氧化物的内侧接触的方式设置。
发明效果
根据本发明的一个方式，可以提供一种陷阱中心的形成得到抑制且具有良好的电特性的半导体装置。
可以提供一种每单位面积的存储容量大的半导体装置。另外，可以提供一种层叠存储单元(也称为存储晶体管)的新颖结构的半导体装置。另外，可以提供一种生产率高的半导体装置。
另外，可以提供一种包括上述半导体装置的模块。另外，可以提供一种包括上述半导体装置或者上述模块的电子设备。另外，可以提供一种新颖的半导体装置。另外，可以提供一种新颖的模块。另外，可以提供一种新颖的电子设备。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，说明书、附图以及权利要求书等的记载中显然存在上述效果以外的效果，可以从说明书、附图以及权利要求书等的记载中抽出上述效果以外的效果。
附图简要说明
[图1]说明根据本发明的一个方式的半导体装置的俯视图及截面图。
[图2]说明根据本发明的一个方式的半导体装置的立体图。
[图3]说明根据本发明的一个方式的半导体装置的俯视图。
[图4]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图5]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图6]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图7]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图8]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图9]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图10]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图11]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图12]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图13]说明根据本发明的一个方式的半导体装置的制造工序的图。
[图14]示出根据本发明的一个方式的存储装置的结构例子的功能方框图以及示出存储器串的结构例子的电路图。
[图15]示出根据本发明的一个方式的存储单元阵列的三维结构结构例子的图。
[图16]示出根据本发明的一个方式的存储单元阵列的三维结构结构例子的图。
[图17]示出根据本发明的一个方式的存储单元阵列的三维结构结构例子的图。
[图18]用来说明根据本发明的一个方式的存储装置的工作的电路图。
[图19]根据本发明的一个方式的存储装置的示意图。
[图20]示出根据本发明的一个方式的AI系统的结构例子的方框图。
[图21]说明根据本发明的一个方式的AI系统的应用例子的方框图。
[图22]示出安装有根据本发明的一个方式的AI系统的IC的结构例子的立体示意图。
[图23]示出根据本发明的一个方式的电子设备的图。
[图24]示出根据本发明的一个方式的电子设备的图。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
注意，在本说明书等中，氮氧化物是指氮含量大于氧含量的化合物。另外，氧氮化物是指氧含量大于氮含量的化合物。另外，例如可以使用卢瑟福背散射光谱学法(RBS:Rutherford Backscattering Spectrometry)等来测量各元素的含量。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，还简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET称为包含金属氧化物或氧化物半导体的晶体管。
在本说明书等中，In：Ga：Zn＝4：2：3或其附近是指在原子数的总和中In为4时，Ga为1以上且3以下(1≤Ga≤3)，Zn为2以上且4.1以下(2≤Zn≤4.1)。此外，In：Ga：Zn＝5：1：6或其附近是指在原子数的总和中In为5时，Ga大于0.1且2以下(0.1<Ga≤2)，Zn为5以上且7以下(5≤Zn≤7)。此外，In：Ga：Zn＝1：1：1或其附近是指在原子数的总和中In为1时，Ga大于0.1且2以下(0.1<Ga≤2)，Zn大于0.1且2以下(0.1<Zn≤2)。
(实施方式1)
在本实施方式中，参照图1至图18，说明根据所公开的发明的一个方式的半导体装置的结构、制造方法、电路结构、以及工作。
(存储晶体管、存储单元阵列700)
首先，参照图1至图3说明半导体装置的存储晶体管及存储单元阵列的结构。图1A是存储单元阵列700的俯视图，图1B是沿着图1A中的点划线A1-A2所示的部分的截面图。另外，图1C是在沿着图1A中的点划线A3-A4所示的部分的截面图，并是说明存储器串的截面图。另外，图1D、图2A及图2B是图1B中的由点划线围绕的部分的放大图，并是说明被用作存储单元的存储晶体管的图。图1D示出该存储晶体管的截面图，图2A及图2B示出该存储晶体管的立体图。另外，图2C是图1C中的由点划线围绕的部分的放大立体图，并是说明被用作选择晶体管的晶体管的图。注意，以下，如图1所示，为了方便起见，设定由x轴、y轴、z轴构成的直角坐标系而进行说明。在此，x轴及y轴平行于设置存储单元阵列700的基体720的顶面，z轴垂直于基体720的顶面。
存储单元阵列700在基体720上包括交替地层叠有导电体701(导电体701_1至导电体701_m：m是2以上的自然数)或导电体702与绝缘膜的叠层体，在以贯通该叠层体的方式形成的开口部的内侧包括绝缘体703(绝缘体703_1至绝缘体703_4)，在绝缘体703的内侧包括氧化物704(氧化物704_1至氧化物704_4)，包括与氧化物704_1至氧化物704_4的上端部各自电连接的导电体705(导电体705_1至导电体705_4)，包括与氧化物704_1至氧化物704_4的下端部电连接的导电体706(导电体706_1至导电体706_4)，包括与导电体701_1至导电体701_m各自电连接的导电体707(导电体707_1至导电体707_m)，并包括与导电体707_1至导电体707_m各自电连接的导电体708(导电体708_1至导电体708_m)。注意，在图1B中，为了表示多个导电体701示出4级以上的导电体701，但是本实施方式不局限于图1B的结构，至少包括2级以上的导电体701即可。
在此，如图1A及图1B所示，导电体701在x轴方向上延伸地设置。另外，如图1B及图1C所示，绝缘体703及氧化物704在z轴方向上延伸地设置。就是说，导电体701、绝缘体703及氧化物704优选彼此垂直交叉地设置。另外，如图1B所示，导电体707在z轴方向上延伸地设置。另外，也可以在y轴方向上延伸地设置导电体708。另外，也可以在y轴方向上延伸地设置被用作与导电体705连接的布线BL的导电体。此外，也可以将导电体705的一部分用作布线BL，在y轴方向上延伸地设置该导电体。
氧化物704被形成为柱状，并在z轴方向上延伸地设置。另外，绝缘体703以围绕柱状的氧化物704的周边部的方式设置。另外，导电体707被形成为柱状，并在z轴方向上延伸地设置。
柱状氧化物704在z轴方向的下端与导电体706电连接，并在上端与导电体705电连接。另外，如图1C所示，导电体706与相邻的两个柱状氧化物704的下端电连接，该两个柱状氧化物704的上端分别与电分离的导电体705电连接。
在此，导电体701、绝缘体703及氧化物704彼此交叉的区域附近被用作存储晶体管。另外，导电体702、绝缘体703及氧化物704彼此交叉的区域附近被用作选择晶体管。这些存储晶体管及选择晶体管的沟道长度方向平行于z轴。存储晶体管或选择晶体管串联电连接，它们构成存储器串。
注意，本实施方式所示的半导体装置的结构是一个例子，本发明不局限于根据本实施方式的附图等中所示的电路元件及布线等的个数以及配置等。可以根据电路结构或驱动方法适当地设定根据本实施方式所示的半导体装置所包括的电路元件及布线等的个数以及配置等。
设置存储单元阵列700的基体720优选具有绝缘表面。作为具有绝缘表面的衬底，可以使用其表面形成有绝缘膜的半导体衬底、绝缘体衬底、其表面形成有绝缘体的导电体衬底等。另外，作为半导体衬底，例如可以使用由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的半导体衬底等。作为绝缘体衬底，例如可以使用玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。再者，还可以使用在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以使用石墨衬底、金属衬底、合金衬底、导电树脂衬底等。
导电体701被用作存储晶体管的栅极，并与字线电连接。换言之，导电体701、导电体707及导电体708还被用作字线的一部分。在此，如图1B所示，优选将导电体701设置为下层的导电体701比上层的导电体701向A2一侧进一步延伸的阶梯状。通过如此设置导电体701，下层的导电体701的顶面的一部分区域与更上层的导电体701不重叠，因此可以连接各导电体701的该区域与各导电体707。
作为导电体701，可以使用硅、金属等具有导电性的材料。在作为导电体701使用硅的情况下，可以使用非晶硅或多晶硅。另外，也可以添加p型杂质或n型杂质以便使硅具有导电性。另外，作为包含硅的导电性材料，可以将包含钛、钴或镍的硅化合物用作导电体701。另外，在将金属材料用于导电体701的情况下，可以使用含有选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌等的金属元素中的一种以上的材料。
导电体702隔着绝缘膜设置在导电体701的上方。导电体702可以被用作选择晶体管(位线一侧选择晶体管：SDT及源极线一侧选择晶体管：SST)的栅极。另外，导电体702可以使用与导电体701相同的材料。另外，导电体702既可以使用与导电体701相同的材料，又可以使用不同的材料。根据导电体701及导电体702的用途，考虑功函数等而决定用于导电体701及导电体702的材料即可。
作为设置在导电体701及导电体702的上层及下层的绝缘膜，可以使用具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。因为氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂的相对介电常数较低，所以优选将其用于该绝缘膜。
另一方面，作为该绝缘膜，也可以使用氧化铝、氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等，但是它们的相对介电常数较高，因此，有时在导电体701间或者在导电体701与导电体702之间产生寄生电容。可以根据器件的设计、用途而决定用于该绝缘膜的材料。
如图1D所示，绝缘体703包括绝缘体703a、绝缘体703b及绝缘体703c。绝缘体703a设置在导电体701一侧，绝缘体703c设置在氧化物704一侧，绝缘体703b设置在绝缘体703a和绝缘体703c之间。绝缘体703a被用作栅极绝缘层，绝缘体703b被用作电荷累积层，绝缘体703c被用作隧道绝缘层。
此外，如图2C所示，也可以在选择晶体管中不设置电荷累积层及隧道绝缘层。因此，在位线一侧晶体管：SDT及源极线一侧晶体管：SST中，作为绝缘体703不设置绝缘体703b及绝缘体703c而只设置绝缘体703a。另外，在图2C中，氧化物704具有氧化物704a和氧化物704b的两层结构，但是不局限于此。如图2B所示，氧化物704可以具有氧化物704a、氧化物704b及氧化物704c的三层结构，也可以具有四层以上的叠层结构。另外，也可以氧化物704b的内侧设置有绝缘体711。
作为绝缘体703a优选使用氧化硅或氧氮化硅。另外，也可以使用氧化铝、氧化铪或含有铝及铪的氧化物。另外，也可以层叠它们，将其用作绝缘体703a。
绝缘体703b优选使用被用作电荷累积层的材料，优选使用氮化硅或氮氧化硅。另外，也可以使用氧化铝、氧化铪或含有铝及铪的氧化物。
作为绝缘体703c优选使用氧化硅或氧氮化硅。另外，也可以使用氧化铝、氧化铪或含有铝及铪的氧化物。另外，也可以层叠它们，将其用作绝缘体703c。另外，绝缘体703c优选比绝缘体703a薄。在对存储晶体管的数据的写入或删掉中，电荷经过绝缘体703c而移动在氧化物704与绝缘体702b之间，关于详细内容将在后面进行说明。就是说，绝缘体703c被用作隧道绝缘层。
尤其是，当在形成于包括导电体701、导电体702及绝缘膜的叠层体中的开口中形成绝缘体703时，需要通过利用干蚀刻等的各向异性蚀刻去除形成在开口的底部的绝缘体703。在各向异性蚀刻中，绝缘体703c的侧面也被暴露于等离子体、自由基、气体、药液等。当它们给绝缘体703c的侧面带来损伤时，在绝缘体703c中形成陷阱中心，有时给晶体管的电特性带来影响。为了抑制陷阱中心的形成，绝缘体703c的侧面被要求对蚀刻所造成的损伤具有高耐性。此时，作为绝缘体703c，优选使用氧化铝、氧化硅和氧化铝的叠层或者氧氮化硅和氧化铝的叠层。
绝缘体703a、绝缘体703b及绝缘体703c可以利用ALD法或CVD法形成。另外，为了防止绝缘体703a、绝缘体703b及绝缘体703c的界面污染，优选在同一腔室中或者利用包括多个腔室的多腔室沉积装置，不暴露于大气气氛而进行连续成膜。
氧化物704优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。与由硅等构成的半导体相比，在是氧化物半导体的情况下，晶体管的导通特性更良好，可以得到更高的迁移率，所以是优选的。
例如，作为氧化物704，优选使用In-M-Zn氧化物(元素M是选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种)等金属氧化物。另外，作为氧化物704，也可以使用In-Ga氧化物、In-Zn氧化物。
氧化物704优选包括设置在绝缘体703c一侧的氧化物704a以及设置在氧化物704a的内侧的氧化物704b。此时，优选将其能隙比用于氧化物704b的氧化物相对宽的氧化物用于氧化物704a。在此，有时将能隙较宽的氧化物称为宽隙，将能隙较窄的氧化物称为窄隙。
当氧化物704a为宽隙且氧化物704b为窄隙时，氧化物704a的导带底的能量优选比氧化物704b的导带底的能量高。另外，换言之，氧化物704a的电子亲和势优选比氧化物704b的电子亲和势小。
另外，氧化物704a和氧化物704b优选采用各金属原子的原子个数比彼此不同的组合。具体而言，用于氧化物704a的金属氧化物的构成元素中的元素M的原子个数比优选比用于氧化物704b的金属氧化物的构成元素中的元素M的原子个数比大。另外，用于氧化物704a的金属氧化物中的相对于In的元素M的原子个数比优选比用于氧化物704b的金属氧化物中的相对于In的元素M的原子个数比大。另外，用于氧化物704b的金属氧化物中的相对于元素M的In的原子个数比优选比用于氧化物704a的金属氧化物中的相对于元素M的In的原子个数比大。
作为氧化物704a例如可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2或In：Ga：Zn＝1：1：1的组成以及其附近的组成的金属氧化物。另外，作为氧化物704b例如可以使用具有In：Ga：Zn＝4：2：3至4.1、In：Ga：Zn＝1：1：1或者In：Ga：Zn＝5：1：6的组成及其附近的组成的金属氧化物。优选以满足上述原子个数比关系的方式组合氧化物704a及氧化物704b。例如，优选的是，作为氧化物704a采用具有In：Ga：Zn＝1：3：4的组成以及其附近的组成的金属氧化物，作为氧化物704b采用具有In：Ga：Zn＝4：2：3至4.1的组成及其附近的组成的金属氧化物。注意，上述组成表示形成在基体上的氧化物中的原子个数比或者溅射靶材中的原子个数比。
另外，优选的是，作为氧化物704a使用后述的CAAC-OS，作为氧化物704b使用CAC-OS。在作为氧化物704a使用CAAC-OS的情况下，c轴优选平行于图1A等所示的x-y平面，即垂直于z轴且从开口的侧面向中心取向。
在此，在氧化物704a和氧化物704b的结合部中，导带底平缓地变化。换言之，也可以将上述情况表达为氧化物704a和氧化物704b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物704a和氧化物704b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物704a和氧化物704b包含氧之外的共同元素(主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物704b为In-Ga-Zn氧化物的情况下，作为氧化物704a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。由此可以降低氧化物704a和氧化物704b的界面的缺陷态密度。因此界面散射给载流子传导带来的影响小，从而存储晶体管710可以得到高通态电流。
注意，后面将进行可用作氧化物704的金属氧化物的更详细的说明。
图1D是在图1B中由点划线围绕的存储晶体管710的放大图。另外，图2A是存储晶体管710的立体图。如图1D及图2A所示，氧化物704b以被氧化物704a围绕的方式设置。在是这样的结构的情况下，在从导电体705向导电体706的方向或从导电体706向导电体705的方向上使载流子流过时，在氧化物704中，载流子主要在具有窄隙的成分中流过。因此，在使用上述结构的情况下，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
另外，通过在氧化物704b与绝缘体703c之间设置氧化物704a，被用作载流子路径的氧化物704b不与绝缘体703c直接接触，而可以抑制陷阱中心的形成。形成在半导体(氧化物半导体)与绝缘体的界面的陷阱中心俘获电子，使晶体管的阈值电压向正方向上漂移，因此有给晶体管的可靠性或开启/关闭特性带来负面影响的担扰。因此，使用该氧化物的晶体管的电特性不受陷阱中心带来的影响，在导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。另外，该晶体管及使用该晶体管的半导体装置可以得到高可靠性。
注意，以氧化物704a围绕氧化物704b的方式设置图1D及图2A所示的氧化物704，但是本实施方式不局限于此。图2B示出存储晶体管710的不同例子。在图2B的存储晶体管710中，绝缘体703a、绝缘体703b及绝缘体703c的内侧设置有氧化物704a，氧化物704a的内侧设置有氧化物704b，氧化物704b的内侧设置有氧化物704c。另外，也可以氧化物704c的内侧埋入地设置有绝缘体711。注意，不一定需要设置绝缘体711，氧化物704c的内侧也可以是空孔。
氧化物704b也可以以夹在氧化物704a与氧化物704c之间的方式设置。此时，氧化物704c优选与氧化物704a同样地为宽隙。通过设置宽隙的氧化物704c，可以将流过氧化物704的载流子封闭在氧化物704b中，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
另外，当在氧化物704c的内侧设置绝缘体711时，绝缘体711优选为可以对氧化物704供应氧的材料或者供应氢或氮等杂质的材料。通过作为绝缘体711使用尽量不包含氢或氮等杂质的氧化物，有时可以对氧化物704供应氧。通过对氧化物704供应氧，可以去除包含在氧化物704中的氢或氮等杂质，氧化物704高纯度化。通过将杂质尽可能地减低的氧化物用作氧化物704，存储晶体管及使用该晶体管的半导体装置可以得到高可靠性。
另外，通过作为绝缘体711使用包含氢或氮的氧化物，有时可以对氧化物704供应氢或氮。通过对氧化物704供应氢或氮，氧化物704的电阻值有时降低。通过将氧化物704的电阻值降低到不给电路工作带来负面影响的程度，可以以更低的驱动电压驱动存储晶体管。另外，存储晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
此外，在图1A、图2A、图2B等中，在设置存储晶体管710的叠层体中形成的开口的顶面是圆形，但是不局限于此，该顶面例如可以是椭圆形，也可以是三角形、四角形等多角形。另外，在是多角形的情况下，该顶面也可以是角部带圆形的形状。另外，绝缘体703及氧化物704的顶面形状也有时根据该开口的顶面形状而变化。另外，该开口也可以具有下方(导电体706一侧)的开口的截面积比上方(导电体705一侧)的开口的截面积小的形状。
由氧化物704、绝缘体703及导电体701(导电体701_1至导电体701_m中的任一个)构成存储晶体管。图1示出层叠有m级(m是4以上的自然数)存储晶体管的例子。
导电体705与氧化物704电连接，并被用作源极线SL或位线BL的一部分。作为导电体705，优选使用包含金属元素的导电性材料。另外，优选在导电体705与氧化物704的界面处形成有含有导电体705所包含的金属元素以及氧化物704的成分的金属化合物层。在形成有该金属化合物时，导电体705与氧化物704的接触电阻降低，所以是优选的。或者，导电体705吸收包含在氧化物704中的氧，氧化物704的与导电体705的界面附近的电阻降低，由此可以降低导电体705与氧化物704的接触电阻。
作为导电体705优选使用包含选自铝、钌、钛、钽、铬、钨及铜中的一种或多种金属元素的导电性材料。
如图1C所示，导电体706与电连接到被用作位线BL的一部分的导电体705的氧化物704以及电连接到被用作源极线SL的一部分的导电体705的氧化物704电连接来构成存储器串。图1A中的由虚线围绕的区域表示存储器串。就是说，图1A示出包括四个存储器串的存储单元阵列700。
导电体706可以使用与导电体705相同的材料。另外，导电体706可以使用与导电体705相同的材料，又可以使用不同的材料。
另外，优选在导电体706与氧化物704的界面处形成含有导电体706所包含的金属元素以及氧化物704的成分的金属化合物层。在形成有该金属化合物时，导电体706与氧化物704的接触电阻降低，所以是优选的。或者，导电体706吸收包含在氧化物704中的氧，氧化物704的与导电体706的界面附近的电阻降低，由此导电体706与氧化物704的接触电阻可以降低。
(存储单元阵列700A)
图3是说明组合多个包括6级存储晶体管的存储单元阵列700而成的存储单元阵列700A的俯视图。注意，在图3中，为了简化起见，省略部分构成要素。例如，省略设置在导电体701上的选择晶体管(位线一侧晶体管：SDT及源极线一侧晶体管：SST)或它们的构成要素的导电体702。另外，以实线示出被用作位线BL或源极线SL的一部分的导电体705以及被用作字线WL的一部分的导电体708。
在存储单元阵列700A中，各存储单元阵列700包括具有6级存储晶体管的四个存储器串。
存储器串的位线一侧的端部分别与不同的位线BL(BL_1至BL_4)电连接。另一方面，存储器串的源极线一侧的端部与源极线SL电连接，并被供应共同电位。源极线SL既可以接地，又可以被供应固定电位。另外，也可以根据电路的工作改变电位。
导电体701_1至导电体701_6分别与不同的字线WL电连接。位线一侧的导电体701_1至导电体701_6分别与WLa_1至WLa_6电连接，源极线一侧的导电体701_1至导电体701_6分别与WLb_1至WLb_6电连接。
通过适当地选择位线BL(BL_1至BL_4)及字线(WLa_1至WLa_6及WLb_1至WLb_6)，可以选择存储单元阵列700中的任意存储晶体管。另外，也可以对被选择的存储晶体管进行写入、读出、删掉等。
另外，各存储器串设置有选择晶体管(未图示)，因此，可以选择存储单元阵列700A中的任意存储单元阵列700，对被选择的存储单元阵列700中的任意存储晶体管进行写入、读出、删掉等。
《金属氧化物》
以下，将说明可用于本发明的氧化物704的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位(也称为VO：oxygen vacancy)等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区域的情况。
通过将上述金属氧化物用于晶体管的沟道形成区域，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
在此，说明金属氧化物的导电的假说之一个例子。
固体中的导电被称为散射中心的散射源阻碍。例如，已知在单晶硅中晶格散射和离子化杂质散射为主要散射中心。换言之，在处于晶格缺陷或杂质少的本质状态中，固体中没有导电被阻碍的要素，因此载流子的迁移率高。
可推测上述记载还适合于金属氧化物。例如，可认为其氧含量少于化学计量组成的金属氧化物中的氧空位VO较多。存在于该氧空位周边的原子不是位于本质的位置而是位于畸变的位置。该氧空位所造成的畸变可能成为散射中心。
例如，在其氧含量超过化学计量组成的金属化合物中存在过剩氧。在金属化合物中以游离状态存在的过剩氧因接收电子而成为O-或O2-。成为O-或O2-的过剩氧有可能成为散射中心。
由此，可认为在金属氧化物具有包含满足化学计量组成的氧的本质状态时，载流子迁移率高。
因为包含铟、镓及锌的金属氧化物之一种的铟-镓-锌氧化物(下面，IGZO)有尤其在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。可认为这是因为与形成大结晶的情况相比小结晶彼此连接的情况下缓和畸变能。
另外，在小结晶彼此连接的区域中，有时形成缺陷以缓和该区域的畸变能。因此，通过不在该区域中形成缺陷地缓和畸变能，可以提高载流子的迁移率。
另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第14族元素之一的硅或碳时，在金属氧化物中形成缺陷能级。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，将包含碱金属或碱土金属的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少沟道形成区域中的氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以减小晶体管的关态电流，使晶体管具有稳定的电特性。
(存储单元阵列的制造方法)
接着，参照图4至图13说明本发明的存储单元阵列的制造方法的一个方式。注意，在图4至图13中，各附图A是从z轴方向上看时的俯视图，各附图B是沿着各附图A中的点划线A1-A2所示的部分的截面图。另外，各附图C是沿着各附图A中的点划线A3-A4所示的部分的截面图。另外，图12D及图13D分别是图12B及图13B中的由点划线围绕的部分的放大截面图。
首先，在具有绝缘表面的基体720上形成导电体706，以覆盖导电体706的方式形成绝缘膜721(参照图4)。
首先形成成为导电体706的导电膜，通过光刻法进行加工，由此可以形成导电体706。但是导电体706及绝缘膜721的形成方法不局限于此。可以在基体720上形成绝缘膜721，去除绝缘膜721的不需要的部分，来形成槽或开口，以埋入在该槽或开口部的方式形成导电体706。有时，将这样的导电体的形成方法称为镶嵌法(单镶嵌法、双镶嵌法)。通过在利用镶嵌法形成的导电体706及绝缘膜721上还形成绝缘膜，可以得到图4所示的结构。
导电体706、绝缘膜721可以利用溅射法、化学气相沉积(CVD：Chemical VaporDeposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。但是，ALD法的沉积速度比较慢，所以有时优选与CVD法等沉积速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，与使用多个成膜室进行成膜的情况相比可以以传送及调整压力所需的时间的部分缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在光刻法中，首先通过光掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要上述掩模。另外，作为去除抗蚀剂掩模的方法，可以进行灰化处理等干蚀刻处理或湿蚀刻处理。或者，可以通过在进行干蚀刻处理之后进行湿蚀刻处理或者在进行湿蚀刻处理之后进行干蚀刻处理，去除抗蚀剂掩模。
可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。
另外，该加工可以利用干蚀刻法或湿蚀刻法进行。利用干蚀刻法的加工适合于微型加工。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
当在导电膜的蚀刻中使用硬掩模时，可以在去除用来形成硬掩模的抗蚀剂掩模后进行该蚀刻处理，也可以在不去除抗蚀剂掩模的状态下进行该蚀刻处理。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述导电膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后面的工序或者可以在后面的工序中使用的情况下，不需要必须去除硬掩模。
作为成为导电体706的导电膜优选利用溅射法形成包含金属元素的导电膜。另外，也可以利用CVD法形成。
根据需要，优选对绝缘膜721的表面进行平坦化处理。作为平坦化处理，可以使用化学机械抛光(CMP)法或回流法。
接着，在导电体706及绝缘膜721上交替地层叠导电膜701A及绝缘膜722A。在本实施方式中，示出在绝缘膜721上形成导电膜701A且在导电膜701A上形成绝缘膜722A的例子，但是形成顺序不局限于此。可以在绝缘膜721上形成绝缘膜722A且在绝缘膜722A上形成导电膜701A。在形成导电膜701A及绝缘膜722A时，可以使用CVD法。另外，也可以使用溅射法。
另外，在本实施方式中，示出形成四层导电膜701A以及四层绝缘膜722A的例子，但是叠层的个数不局限于此。根据被要求的半导体装置的性能，也可以形成五层以上的导电膜701A以及五层以上的绝缘膜722A。例如，既可以形成32层、64层、128层导电膜701A以及32层、64层、128层绝缘膜722A，又可以形成200层以上的导电膜701A以及200层以上的绝缘膜722A。
在绝缘膜722A的最上层上形成导电膜702A。在导电膜702A上形成掩模723(参照图5)。导电膜702A可以使用与导电膜701A相同的方法以及相同的材料形成。导电膜702A既可以使用与导电膜701A相同的方法形成，又可以使用不同的方法形成。另外，导电膜702A既可以使用与导电膜701A相同的材料，又可以使用不同的材料。
接着，对导电膜702A、导电膜701A及绝缘膜722A进行加工，形成图6B所示的阶梯状的导电膜701B、导电膜702B及绝缘膜722B。在导电膜702A、导电膜701A及绝缘膜722A的加工中，交替进行导电膜702A、导电膜701A及绝缘膜722A的蚀刻与掩模723的缩小，由此可以形成阶梯状的导电膜701B、导电膜702B及绝缘膜722B。由于导电膜702A、导电膜701A及绝缘膜722A的加工，掩模723的宽度以及厚度都缩小而成为掩模723A(参照图6)。
接着，去除掩模723A，形成绝缘膜724。绝缘膜724可以利用CVD法形成。优选通过CMP法或回流法对绝缘膜724进行平坦化处理。接着，在绝缘膜724上形成掩模725。通过在平坦化的绝缘膜724上形成掩模725，光刻精度得到提高(参照图7)。
接着，利用掩模725对绝缘膜724、导电膜702B、导电膜701B、绝缘膜722B及绝缘膜721进行加工。通过该加工，形成被用作存储晶体管的栅极并与字线电连接导电体701以及被用作选择晶体管的栅极的导电体702。另外，绝缘膜722B由于该加工而成为绝缘体722(参照图8)。
接着，去除掩模725，以填充绝缘膜724、导电膜702B、导电膜701B、绝缘膜722B及绝缘膜721的由于上述加工而被去除的部分的方式形成绝缘体726。绝缘体726可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法、CVD法来形成绝缘体726。优选通过CMP法或回流法对绝缘体726进行平坦化处理。在利用CMP法进行平坦化处理的情况下，也可以直到绝缘膜724的表面露出为止对绝缘体726进行抛光。另外，也可以对绝缘膜724和绝缘体726同时进行抛光。此时，绝缘膜724的厚度变小。
接着，利用光刻法对绝缘膜724进行加工，以使导电体701露出的方式形成第一开口。对形成为阶梯状的各导电体701形成第一开口。另外，虽然未图示，但是也可以同时形成使导电体702露出的开口(参照图9)。
接着，以埋入第一开口中的方式形成导电体707。导电体707可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法、CVD法来形成导电体707。另外，导电体707也可以具有由多个层构成的叠层结构。在绝缘膜724上及第一开口中形成成为导电体707的导电膜，利用CMP等去除不需要的导电膜，由此可以形成导电体707。
接着，利用光刻法对绝缘膜724、导电体702、导电体701、绝缘体722及绝缘膜721进行加工，以使导电体706露出的方式形成第二开口(参照图10)。
接着，在绝缘膜724及导电体707上以及第二开口中形成成为绝缘体703的绝缘膜703A(参照图11)。此外，虽然未图示，但是可以依次层叠成为绝缘体703a的绝缘膜、成为绝缘体703b的绝缘膜以及成为绝缘体703c的绝缘膜来形成绝缘膜703A。绝缘膜703A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法、CVD法来形成绝缘膜703A。成为绝缘体703a的绝缘膜、成为绝缘体703b的绝缘膜以及成为绝缘体703c的绝缘膜既可以使用同一沉积装置形成，又可以使用不同的沉积装置形成。成为绝缘体703c的绝缘膜优选形成为比成为绝缘体703a的绝缘膜薄，以便使绝缘体703c比绝缘体703a薄。
接着，去除形成在第二开口底部的绝缘膜703A，得到绝缘体703。在绝缘膜703A的去除中，优选使用各向异性蚀刻。此时，因为绝缘膜724及导电体707上的绝缘膜703A也被去除，绝缘体703只在第二开口的侧壁形成(参照图12)。通过去除第二开口底部的绝缘膜703A，导电体706再次露出。
在此，如图12D所示，也可以去除位于第二开口上部的绝缘体703的绝缘体703b及绝缘体703c。图12D是图12B中的由点划线围绕的部分的放大图。首先，在第二开口中，埋入形成在后工序中可以容易去除的材料727(也称为牺牲层)，通过蚀刻等将其去除到第二开口中的所希望的深度。通过该蚀刻依次去除露出的绝缘体703c及绝缘体703b，作为位于导电体702的水平方向(x-y方向)的绝缘体703，可以只残留绝缘体703a。此时，选择晶体管SST、SDT的栅极绝缘膜由绝缘体703a构成。在去除绝缘体703c及绝缘体703b之后，去除材料727。
接着，在第二开口中形成氧化物704。在绝缘膜724、导电体707、绝缘体703上以及第二开口中依次形成成为氧化物704a的氧化物以及成为氧化物704b的氧化物，利用CMP法等去除不需要的氧化物，由此可以形成氧化物704(参照图13)。
图13D是图13B中的由点划线围绕的部分的放大图。在图13D中，示出氧化物704具有氧化物704a和氧化物704b的两层的叠层结构的例子，但是不局限于此。如图3B所示，氧化物704可以具有氧化物704a、氧化物704b及氧化物704c的三层结构，也可以具有四层以上的叠层结构。
氧化物704可以利用CVD法、ALD法或溅射法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法、CVD法来形成氧化物704。成为氧化物704a的氧化物、成为氧化物704b的氧化物及成为氧化物704c的氧化物既可以使用同一沉积装置形成，又可以使用不同的沉积装置形成。
另外，当氧化物704具有氧化物704a和氧化物704b的两层的叠层结构时，可以在氧化物704b的内侧形成如图3B所示的绝缘体711，当氧化物704具有氧化物704a、氧化物704b及氧化物704c的三层的叠层结构时，可以在氧化物704c的内侧形成如图3B所示的绝缘体711。
作为绝缘体711，根据存储晶体管或包括该存储晶体管的半导体装置所需要的特性，可以使用对氧化物704供应氧的材料或供应氢的材料。
氧化物704与导电体706接触地形成。当氧化物704与导电体706接触时，在导电体706和氧化物704的界面处有时形成含有导电体706所包含的金属元素以及氧化物704的成分的金属化合物层。在形成该金属化合物时，导电体706与氧化物704的接触电阻降低，所以是优选的。另外，导电体706有时吸收氧化物704的区域728所包含的氧。此时，氧化物704的与导电体706的界面附近的电阻降低，导电体706与氧化物704的接触电阻降低，所以是优选的。通过在氧化物704与导电体706接触的状态下进行加热处理，氧化物704进一步低电阻化，导电体706与氧化物704的接触电阻进一步降低。优选在包含氮的气氛下，以200℃以上且500℃以下，优选为300℃以上且400℃以下的温度进行加热处理。
以后的工序中，根据电路结构形成导电体705等即可。通过上述工序，可以制造存储单元阵列。在本制造工序的说明中，存储单元阵列包括四层存储晶体管以及四层存储器串，但是不局限于此。可以包括五层以上的存储晶体管。也可以包括五层以上的存储器串。例如，可以制造包括32层、64层、128层存储晶体管的存储单元阵列。另外，可以制造包括200层以上的存储晶体管的存储单元阵列。
通过上述步骤制造存储单元阵列，可以同时制造多个层的存储晶体管，而无需按各层进行用来制造存储晶体管的图案形成。并且，在通过上述方法制造存储单元阵列时，即使增加存储晶体管的层数，存储晶体管的图案形成及蚀刻处理的工序数也不增加。如此，可以缩短存储单元阵列制造工序，从而可以提供一种生产率高的半导体装置。
(3D NAND的结构例子)
图14A示出三维结构的NAND型非易失性存储装置(3D NAND)的结构例子。图14A所示的存储装置100包括控制电路105、存储单元阵列110以及外围电路。
控制电路105对整个存储装置100进行总控制，进行数据的写入及数据的读出。控制电路105处理来自外部的指令信号生成外围电路的控制信号。作为外围电路，设置有行译码器121、行驱动器122、读出放大器123、源极线驱动器124以及输入输出电路125。
存储单元阵列110包括多个存储器串112。图14B示出存储器串112的电路结构例子。在存储器串112中，在位线BL与源极线SL之间选择晶体管SST、存储晶体管MT1至MT2k(k是1以上的整数)、选择晶体管SDT电串联连接。
注意，在不区别存储晶体管MT1至MT2k的情况下，有时将这些晶体管统称为存储晶体管MT。其他构成要素也同样。
如上所述，选择晶体管SST、SDT、存储晶体管MT1至MT2k都是其沟道使用金属氧化物形成的晶体管。存储晶体管MT包括电荷累积层，并构成非易失性存储单元。
选择晶体管SST、SDT的栅极分别与选择栅极线SGL、DGL电连接。存储晶体管MT1至MT2k的栅极分别与字线WL1至WL2k电连接。位线BL在列方向上延伸，选择栅极线SGL、DGL、字线WL在行方向上延伸。
输入输出电路125暂时保持对存储单元阵列110的写入数据并暂时保持从存储单元阵列110读出的数据等。
源极线驱动器124驱动源极线SL。
位线BL与读出放大器123电连接。读出放大器123在数据的读出中检测并放大从存储器串112读出到位线BL的电压。另外，在数据的写入中，将对应于写入数据的电压输入到位线BL。
行译码器121对从外部输入的地址数据进行译码，选择要访问的行。行驱动器122根据行译码器121的译码结果将数据的写入、读出及删掉所需要的电压输入到选择信号线DGL、SGL、字线WL。
图15至图17示出存储单元阵列110的三维叠层结构例子。图15是用电路图示出存储单元阵列110的三维结构例子的示意图。图16是示出存储单元阵列110的三维结构例子的截面图。图17是示出字线WL、导电体701的连接部的三维结构例子的截面图。如图15所示，存储单元阵列110层叠设置在形成有读出放大器123的区域中。因此，可以缩小存储装置100的布局面积。如图16及图17所示，即使是同一级的导电体701，位线BL一侧的导电体701a与字线WLa连接，源极线SL一侧的导电体701b与字线WLb连接。注意，在图15至图17中，示出每一个存储器串112设置有八个存储晶体管MT1至MT8的例子。
(存储装置的电路工作的说明)
接着，使用图18A至图18C说明对存储器串112的数据的写入以及读出工作。此外，以下，将共同使用字线WL1至字线WL2k的存储晶体管MT的一块称为页。
在图18A至18C中，作为一个例子，示出存储器串112包括存储晶体管MT1至MT8的例子，但是存储晶体管MT的个数不局限于此。
<删掉工作>
在对存储晶体管MT写入数据时，优选在写入工作之前删掉数据。注意，有时将删掉数据的工作称为复位工作。例如，依次选择要删掉数据的存储晶体管MT来进行删掉工作。首先，对连接到要删掉数据的存储晶体管MT的栅极的字线WL供应低电位(用来抽取累积在电荷累积层中的电子的电位，例如是-18V)，对该字线WL以外的字线WL供应正电位(使晶体管导通的电位，例如是3V)。另外，对源极线SL及位线BL供应删掉电位VE(例如是0V)，使选择晶体管SDT及选择晶体管SST导通，由此可以删掉所希望的存储晶体管MT的数据。如图18A所示，对字线WL1供应低电位，使存储晶体管MT1非导通，对字线WL2至WL8供应正电位，使存储晶体管MT2至MT8导通，对源极线SL及位线BL供应删掉电位VE，使选择晶体管SDT及选择晶体管SST导通，由此可以删掉存储晶体管MT1的数据。然后，依次选择字线WL2至WL8，对被选择的字线WL供应低电位，对其他的字线WL供应正电位，由此可以删掉存储晶体管MT1至MT8的数据。通过删掉工作(复位工作)，可以抽取累积在存储晶体管MT1至MT8的各电荷累积层中的电子。由此，存储晶体管MT1至MT8处于保持数据“1”的状态。注意，删掉工作不需要对所有存储晶体管MT进行，也可以只选择要进行删掉的存储晶体管MT，进行数据的删掉。例如，也可以只对写入有数据“0”的存储晶体管MT进行删掉工作。
另外，删掉工作不局限于上述方法。在存储晶体管MT是常开启型时，可以按存储器串112(也称为块)进行数据的删掉。例如，对连接到要删掉数据的块中的存储晶体管MT的所有栅极的字线WL供应低电位(例如是0V)，对源极线SL及位线BL供应高电位(例如是+18V)。通过这样的工作，可以同时抽取累积在存储晶体管MT1至MT8的各电荷累积层中的电子。
此外，优选在对块的删掉工作之前，将不被进行数据的改写的存储晶体管MT的数据储存在其他的存储区域。
<写入工作>
接着，使用图18B说明数据的写入工作。
数据的写入工作可以按上述页进行。首先，对被进行写入的页的字线供应写入电位(例如是15V)，对不被进行写入的页的字线供应正电位(使晶体管导通的电位，例如是3V)。在此，如图18B所示，首先对字线WL1供应写入电位，对字线WL2至WL8供应正电位。并且，使选择晶体管SST处于非导通状态，通过对选择晶体管SDT供应正电位，使其处于导通状态。由此，对应于位线BL的电位的数据写入到存储晶体管MT1。具体而言，在位线BL的电位是低电位(例如是0V)的情况下，因为与供应到字线WL1的写入电位的电位差变大，所以电子注入到存储晶体管MT1的电荷累积层。另外，当选择晶体管SDT及位线BL的电位都是正电位时，选择晶体管SDT成为非导通。此时，存储晶体管MT处于电浮动状态，因此电子没有注入到存储晶体管MT1的电荷累积层。就是说，在对位线BL供应低电位的情况下，数据“0”写入到存储晶体管MT1，在对位线BL供应正电位的情况下，存储晶体管MT1的数据保持“1”。
在此，对位线BL按存储器串112供应不同电位，由此可以按页进行数据的写入。
另外，可以对存储晶体管MT写入多值数据。例如，根据位线BL等的电位或电位供应时间，控制注入到存储晶体管的电荷累积层的电荷量即可。
<读出工作>
接着，使用图18C说明数据的读出工作。
数据的读出工作也可以按页进行。首先，对被进行读出的页以及不被进行读出的页的字线供应正电位(使晶体管导通的电位，例如是3V)。在此，如图18C所示，对字线WL1至WL8供应正电位。并且，使选择晶体管SDT及选择晶体管SST处于导通状态。另外，对位线BL供应读出电位(例如是1V)，对源极线SL供应低电位(例如是0V)。此时，在存储晶体管MT1的数据是“1”时，电流流过存储器串112，位线BL的电位降低。在存储晶体管MT1的数据是“0”时，电流不流过存储器串112，位线BL的电位没有变化。读出放大器123检测并放大位线BL的电位。由此，可以读出存储器串112的数据。
在此，通过将各存储器串112的数据读出到位线BL，可以以页单位读出数据。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式2)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，这里，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图19示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图19A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，在基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于基板1104的存储器芯片1105等。
图19B是SD卡的外观示意图，图19C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，在基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于基板1113的存储器芯片1114等。
图19D是SSD的外观示意图，图19E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，在基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于基板1153的存储器芯片1154等。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式3)
在本实施方式中，参照图20对采用上述实施方式所示的半导体装置的AI系统进行说明。
图20是示出AI系统4041的结构例子的方框图。AI系统4041包括运算部4010、控制部4020以及输入输出部4030。
运算部4010包括模拟运算电路4011、DOSRAM4012、NOSRAM4013、FPGA4014以及3D-NAND4015。
在此，DOSRAM(注册商标)是“Dynamic Oxide Semiconductor RAM(动态氧化物半导体随机存取存储器)”的简称，并是指包括1T(晶体管)1C(电容器)型存储单元的RAM。
此外，NOSRAM(注册商标)是“Nonvolatile Oxide Semiconductor RAM(氧化物半导体非易失性随机存取存储器)”的简称，指具有增益单元型(2T型、3T型)存储单元的RAM。DOSRAM、NOSRAM是利用将氧化物用于半导体的晶体管(以下，称为OS晶体管)的关态电流低的特征的存储器。以下有时将NOSRAM这样的采用OS晶体管的存储装置称作OS存储器。
控制部4020包括CPU(Central Processing Unit：中央处理器)4021、GPU(Graphics Processing Unit：图形处理器)4022、PLL(Phase Locked Loop：锁相环)4023、SRAM(Static Random Access Memory：静态随机存取存储器)4024、PROM(ProgrammableRead Only Memory：可编程只读存储器)4025、存储控制器4026、电源电路4027以及PMU(Power Management Unit：电源管理单元)4028。
输入输出部4030包括外部存储控制电路4031、音频编解码器4032、视频编解码器4033、通用输入输出模块4034及通信模块4035。
运算部4010可以进行神经网络学习或神经网络推论。
模拟运算电路4011包括A/D(模拟/数字)转换电路、D/A(数字/模拟)转换电路及积和运算电路。
模拟运算电路4011优选使用OS晶体管形成。使用OS晶体管的模拟运算电路4011具有模拟存储器并能够以低功耗进行学习或推论时所需的积和运算。
DOSRAM4012是使用OS晶体管形成的DRAM，DOSRAM4012是暂时储存从CPU4021发送的数字数据的存储器。DOSRAM4012包括具有OS晶体管的存储单元以及具有Si晶体管的读出电路部。由于上述存储单元和读出电路部可以设置在被层叠的不同层上，所以可以缩小DOSRAM4012的整体电路面积。
在利用神经网络的计算中，有时输入数据数量超过1000。当将上述输入数据储存至SRAM时，由于SRAM的电路面积有限且存储容量较小而不得不一点点地储存上述输入数据。DOSRAM4012即便在有限的电路面积中也可以将存储单元高集成地配置，与SRAM相比存储容量更大。因此，DOSRAM4012可以高效地储存上述输入数据。
NOSRAM4013是采用OS晶体管的非易失性存储器。与快闪存储器、ReRAM(ResistiveRandom Access Memory：电阻随机存取存储器)、MRAM(Magnetoresistive Random AccessMemory：磁阻随机存取存储器)等其他的非易失性存储器相比，NOSRAM4013写入数据时的功耗小。此外，NOSRAM4013不会像快闪存储器或ReRAM那样在写入数据时发生元件劣化，在数据写入次数上没有限制。
此外，NOSRAM4013不仅可以储存1比特的2值数据还可以储存2比特以上的多值数据。NOSRAM4013通过储存多值数据可以缩小每1比特的存储单元面积。
此外，NOSRAM4013除了可以储存数字数据之外还可以储存模拟数据。因此，模拟运算电路4011可以将NOSRAM4013作为模拟存储器使用。由于NOSRAM4013可以以模拟数据的方式进行储存，所以不需要D/A转换电路或A/D转换电路。因此，可以缩小NOSRAM4013用外围电路的面积。此外，本说明书中的模拟数据是指具有3比特(8值)以上分辨率的数据。上述多值数据也可以包含在模拟数据内。
神经网络的计算所使用的数据及参数可以暂时储存在NOSRAM4013中。虽然也可以将上述数据和参数通过CPU4021储存至设置在AI系统4041的外部的存储器中，但是储存在设置于内部的NOSRAM4013可以更高速并更低功耗地储存上述数据和参数。此外，NOSRAM4013可以使位线长于DOSRAM4012的位线，由此可以增大存储容量。
FPGA4014是使用OS晶体管的FPGA。AI系统4041通过利用FPGA4014可以由硬件构成后述的深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等神经网络的连接。通过以硬件构成上述神经网络的连接可以进行更高速的执行。
FPGA4014是包括OS晶体管的FPGA。OS-FPGA的存储器面积可以比由SRAM构成的FPGA更小。因此，即便对其附加上下文切换功能，面积增加也较少。此外，OS-FPGA通过升压(boosting)可以高速地传送数据和参数。
3D-NAND4015是使用氧化物半导体的非易失性存储器。3D-NAND4015是高集成化的存储器，并是每单位面积的存储容量大的存储器。
此外，3D-NAND4015不仅可以储存1比特的2值数据还可以储存2比特以上的多值数据。3D-NAND4015通过储存多值数据可以进一步缩小每1比特的存储单元面积。
另外，作为3D-NAND4015例如可以使用在上述实施方式中示出的半导体装置。由此，可以缩小存储单元中的占有面积，可以使3D-NAND4015进一步高集成化。因此，可以增大3D-NAND4015的每单位面积的存储容量。
AI系统4041可以将模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014设置在一个管芯(芯片)上。因此，AI系统4041可以高速且低功耗地进行神经网络计算。此外，模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以以相同制造工序制造。因此，AI系统4041可以以低成本制造。
注意，运算部4010没有必要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根据AI系统4041想要解决的课题选择DOSRAM4012、NOSRAM4013和FPGA4014中的一个或多个即可。
AI系统4041可以根据想要解决的问题执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法。PROM4025可以储存用来执行上述方法中的至少一个的程序。此外，可以将部分上述程序或所有程序储存至NOSRAM4013或3D-NAND4015。3D-NAND4015是高集成化的存储器，其每单位面积的存储容量大，因此可以储存大容量的程序。
作为程序库存在的既存的程序多是在以GPU进行处理为前提而设计的。为此，优选AI系统4041具有GPU4022。AI系统4041可以利用运算部4010进行学习及推论所使用的积和运算中比较费时的积和运算并利用GPU4022进行其余的积和运算。由此，可以高速地进行学习及推论。
电源电路4027不仅生成逻辑电路用低电源电位还生成模拟运算用电位。电源电路4027也可以使用OS存储器。通过将参考电位储存至OS存储器可以降低电源电路4027的功耗。
PMU4028具有暂时停止AI系统4041的电力供给的功能。
CPU4021及GPU4022优选作为寄存器包括OS存储器。当使CPU4021及GPU4022包括OS存储器时，即便电力供给停止也可以在OS存储器中继续保持数据(逻辑值)。由此，AI系统4041可以节省电力。
PLL4023具有生成时钟的功能。AI系统4041以PLL4023生成的时钟为基准进行工作。PLL4023优选具有OS存储器。通过使PLL4023包括OS存储器，可以利用其保持控制时钟的振荡频率的模拟电位。
AI系统4041可以利用DRAM等外部存储器储存数据。为此，AI系统4041优选具有被用作与外部的DRAM之间的接口的存储控制器4026。此外，存储控制器4026优选配置在CPU4021或GPU4022的附近。由此，可以高速地进行数据通信。
控制部4020所示的电路的一部分或全部可以形成在与运算部4010相同的管芯上。由此，AI系统4041可以高速且低功耗地执行神经网络的计算。
神经网络的计算所使用的数据多储存于外部存储装置(HDD(Hard Disk Drive：硬盘驱动器)、SSD(Solid State Drive：固态驱动器)等)。为此，AI系统4041优选具有被用作与外部存储装置之间的接口的外部存储控制电路4031。
使用神经网络的学习及推论多利用音频或视频，AI系统4041包括音频编解码器4032及视频编解码器4033。音频编解码器4032进行音频数据的编码处理及译码，视频编解码器4033进行视频数据的编码处理及译码。
AI系统4041可以利用由外部传感器获得的数据进行学习或推论。为此，AI系统4041包括通用输入输出模块4034。通用输入输出模块4034例如包含USB(UniversalSerialBus：通用串行总线)或I2C(Inter-IntegratedCircuit：内置集成电路)等。
AI系统4041可以利用通过因特网获得的数据进行学习或推论。为此，AI系统4041优选包括通信模块4035。
模拟运算电路4011可以将多值的快闪存储器用作模拟存储器。但是，快闪存储器的改写可能次数有限。此外，多值的快闪存储器很难以嵌入的方式形成(即，很难将运算电路与存储器形成在同一管芯上)。
此外，模拟运算电路4011可以将ReRAM用作模拟存储器。但是，ReRAM的改写可能次数有限，在存储精度上也有问题。并且，由于是由2端子构成的元件，所以分开数据的写入与读出的电路设计比较复杂。
此外，模拟运算电路4011可以将MRAM用作模拟存储器。但是，MRAM电阻变化率低且在存储精度上也有问题。
鉴于上述理由，模拟运算电路4011优选将OS存储器用作模拟存储器。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式4)
<AI系统的应用例>
在本实施方式中，参照图21对上述实施方式所示的AI系统的应用例进行说明。
图21A是将图20说明的AI系统4041并列配置通过总线进行系统间的信号的发送和接收的AI系统4041A。
图21A所示的AI系统4041A包括多个AI系统4041_1至AI系统4041_n(n为自然数)。AI系统4041_1至AI系统4041_n通过总线4098彼此连接。
图21B是将图20说明的AI系统4041与图21A同样地并列配置通过网络进行系统间的信号的发送和接收的AI系统4041B。
图21B所示的AI系统4041B包括多个AI系统4041_1至AI系统4041_n。AI系统4041_1至AI系统4041_n通过网络4099彼此连接。
网络4099可以采用分别在AI系统4041_1至AI系统4041_n设置通信模块来进行无线或有线通信的结构。通信模块能够通过天线进行通信。例如，可以使各AI系统与WorldWide Web(WWW：环球网)的基础的因特网、内联网、外联网、PAN(Personal Area Network：个人网)、LAN(Local Area Network：局域网)、CAN(Campus Area Network：校园网)、MAN(Metropolitan Area Network：城域网)、WAN(Wide Area Network：广域网)、GAN(GlobalArea Network：全球网)等计算机网络连接，来进行通信。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(Long Term Evolution：长期演进)、GSM(GlobalSystem for Mobile Communication：注册商标：全球移动通信系统)、EDGE(Enhanced DataRates for GSM Evolution：GSM增强数据率演进)、CDMA2000(Code Division MultipleAccess 2000：码分多址2000)、W-CDMA(注册商标)；或者由IEEE(电气电子工程师学会)通信标准化的规格诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)等。
通过采用图21A和图21B的结构，可以将从外部的传感器等得到的模拟信号利用不同的AI系统进行处理。例如，可以利用脑波传感器、脈波传感器、血压传感器、温度传感器等各种传感器取得脑波、脉搏、血压、体温等生物信息并利用不同的AI系统处理模拟信号。通过利用不同的AI系统分别进行信号的处理或学习可以减少各AI系统的信息处理量。由此，可以通过较少的运算量进行信号的处理或学习。由此，可以提高识别精度。通过由不同的AI系统得到的信息，由此可以期待能够瞬时把握不规则变化的生物信息的变化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式5)
本实施方式示出安装有上述实施方式所示的AI系统的IC的一个例子。
上述实施方式所示的AI系统可以将CPU等的由Si晶体管构成的数字处理电路、使用OS晶体管的模拟运算电路、3D-NAND、OS-FPGA及DOSRAM、NOSRAM等OS存储器集成在一个管芯上。
图22示出安装有AI系统的IC的一个例子。图22所示的AI系统IC7000包括引线7001及电路部7003。AI系统IC7000例如安装于印刷电路板7002上。通过组合多个这样的IC芯片并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的衬底(安装基板7004)。在电路部7003中，上述实施方式所示的各种电路设置在一个管芯上。如上述实施方式所示，电路部7003具有叠层结构，大致分为Si晶体管层7031、布线层7032、OS晶体管层7033。由于可以将OS晶体管层7033层叠在Si晶体管层7031上，可以容易地实现AI系统IC7000的小型化。
虽然在图22中作为AI系统IC7000的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
可以将CPU等数字处理电路、使用OS晶体管的模拟运算电路、3D-NAND、OS-FPGA及DOSRAM、NOSRAM等OS存储器都形成在Si晶体管层7031、布线层7032及OS晶体管层7033中。也就是说，构成上述AI系统的元件可以利用同一制造工序形成。由此，本实施方式所示的IC即便增加构成元件也不需要增加制造工序，由此可以以低成本安装上述AI系统。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式6)
<电子设备>
根据本发明的一个方式的半导体装置可以应用于各种电子设备。图23以及图24示出使用根据本发明的一个方式的半导体装置的电子设备的具体例子。
图23A所示的机器人2000包括运算装置2001、传感器2002、灯2003、升降器2004、驱动部2005以及移动机构2011，由此在移动的同时能够拍摄静态图像或动态图像。这种机器人2000可以应用于保安系统或监控系统。
机器人2000可以还包括通信单元2006、扬声器2007、麦克风2008、显示部2009以及发光部2010等。
运算装置2001可以采用根据本发明的一个方式的半导体装置。此外，运算装置2001可以采用安装有根据本发明的一个方式的AI系统的IC。传感器2002具有拍摄机器人2000的周围的拍摄装置的功能。灯2003可以被用作由传感器2002拍摄机器人2000的周围时的灯。当用传感器2002拍摄静态图像时，优选将灯2003用作闪光灯。传感器2002通过升降器2004连接到机器人主体。传感器2002的高度可以由升降器2004调整。升降器2004优选为伸缩方式的。此外，升降器2004也可以为由多个杆构成的折叠式升降器。此外，因为在机器人2000中设置有驱动部2005和连接于驱动部2005的移动机构2011，所以传感器2002的拍摄范围，即监控范围得到扩大，这是优选的。
通信单元2006能够将传感器2002的拍摄数据发送到管理人或管理人所具有的服务器。此外，当在运算装置2001中对传感器2002的拍摄图像进行解析而判断为发生犯罪、事故、火灾等紧急状态时，能够将其传达给保安公司、警察、消防局、医疗机关、土地或建筑物的主人。扬声器2007可以用来向机器人周围的人传达信息，例如，对犯罪人的警告、对受伤人或急病人的打听以及避难引导等。麦克风2008可以用来获取机器人2000周围的声音。此外，通过组合使用通信单元2006和扬声器2007，可以将机器人2000用作电话，使得机器人2000周围的人能够与管理人或任意人说话。显示部2009能够显示任意信息。在紧急状态下，显示部2009能够显示灾害信息或避难经路。此外，通过组合使用通信单元2006、扬声器2007以及麦克风2008，可以将机器人2000用作电视电话，使得机器人2000周围的人能够边看显示部2009边与管理人或任意人说话。
发光部2010能够以文字或光显示机器人2000的移动方向或停止状态。此外，也可以以文字或光显示紧急状态。
图23B是示出机器人2000的结构的方框图。运算装置2001根据由传感器2002获取的视频等数据对灯2003进行点灭或亮度调整。此外，进行升降器2004的高度调整或驱动部2005的控制，以进行机器人2000或传感器2002的位置对准。此外，发光部2010可以用来显示驱动部2005的工作状态。此外，通信单元2006可以用来将由传感器2002或麦克风2008获取的机器人2000的周围信息发送到管理人或管理人所具有的服务器。此外，还可以根据运算装置2001或管理人的判断用扬声器2007或显示部2009向机器人2000的周围传达信息。
在使用即便周围较暗也能够进行拍摄的传感器作为用于传感器2002的传感器的情况下，不必设置灯2003。作为这种传感器，可以使用在受光部采用硒(Se)的图像传感器。
这种机器人2000可以用于商业设施或办公楼的保安。由传感器2002或麦克风2008获取的数据被储存在运算装置2001或服务器中。所储存的数据被AI系统解析，由此判断是否有物品的损失或破损、可疑个人的侵入、如火灾等灾害等异常情况。当进行数据解析时，也可以采用深度学习。在判断为发生异常情况的情况下，机器人2000向管理人报告，向周围传达信息，并记录周围的情况。
此外，机器人2000也可以用来监控农作物的生长情况。设置在水田或旱田中的机器人2000用传感器2002监控农作物的叶或果的形状、大小、颜色，以判断是否有病或害虫的附着。因为机器人2000设置有移动机构2011，所以可以监控广范围的农作物的生长情况。此外，因为机器人2000设置有升降器2004，所以无论农作物的种类或生长情况如何都可以监控任意高度的叶或果。监控结果由通信单元2006发送到生产人，由此可以使生产人判断农作物所需的肥料或农药的种类、量、喷洒时期。此外，也可以使用运算装置2001以AI系统解析监控结果，由此判断农作物所需的肥料或农药的种类、量、喷洒时期来通知生产人。当进行监控结果的解析时，也可以采用深度学习。
图24A示出使用机器人3001的分类系统3000。机器人3001包括运算装置3002、杆3003以及臂3004。此外，机器人3001可以还包括有线或无线的通信单元3011。此外，分类系统3000包括具备传感器3009的外壳3008。外壳3008包括通信单元3010。外壳3008被设置在分类系统3000中或者被设置在分类工作区的天花板、壁或梁(都未图示)上。此外，外壳3008也可以被设置在机器人3001中。例如，也可以被设置在杆3003以及臂3004中。在外壳3008被设置在机器人3001中的情况下，由传感器3009获取的数据也可以以不经由通信单元3010及通信单元3011的方式被发送到运算装置3002而被处理。
杆3003为可动式的，由此可以将臂3004配置在所希望的位置。此外，臂3004也可以为伸缩式的，使得配置在所希望的物品3007上的臂先伸出来夹持所希望的物品3007，再缩回，然后被杆3003迁移。
分类系统3000可以将容器3005内的物品3007迁移到容器3006。容器3005和容器3006既可为同一形状又可为不同形状。此外，也可以将放入一个容器3005内的多个物品3007分别迁移到多个容器3006。
作为容器3005及容器3006，使用标箱、瓦楞纸箱、包装商品的箱、箱、膜或袋、食品保管用箱、饭盒等。此外，容器3005和容器3006中的至少一个也可以为如锅或平底锅等烹调器。
运算装置3002可以采用根据本发明的一个方式的半导体装置。此外，运算装置3002可以采用安装有根据本发明的一个方式的AI系统的IC。
传感器3009读出容器3005的位置、容器3006的位置、容器3005内的状态及容器3005内的物品3007的状态，将其数据用通信单元3010发送到运算装置3002。数据发送方式为无线方式或有线方式。此外，也可以不使用通信单元3010而以有线方式发送数据。运算装置3002对所受到的数据进行解析。这里，物品3007的状态是指形状、个数或物品3007之间的重叠方式等。运算装置3002根据来自传感器3009的数据进行解析，以导出物品3007的详细数据。对其与储存在运算装置3002或能够与机器人3001进行通信的服务器中的数据之间进行比较，以导出物品3007的三维形状或硬度(柔度)。此外，可以根据物品3007的三维形状或硬度(柔度)改变臂3004的形状。
为了导出物品3007的详细数据，可以采用AI系统进行解析。当进行数据解析时，也可以采用深度学习。
图24B示出能够通过使一对板3021在水平方向上迁移夹持物品3007的臂。一对板3021能够在水平方向上向中心迁移来夹持物品3007。这种臂能够以面方式保持物品3007，适合用于夹持如立方体或长方体等柱形状的物品3007。图24C是能够使多个棒3022在水平方向上迁移来夹持物品3007的臂。多个棒3022能够在水平方向上向中心迁移来夹持物品3007。这种臂能够以点方式保持物品3007，适合用于夹持球形的物品3007或物品3007的形状不固定的情况，即形状不定的物品3007。在图24C中，棒3022的个数为四个，但是本实施方式不局限于此。棒3022的个数既可为三个又可为五个以上。图24D示出能够使一对板3023以彼此接近的方式绕同一轴旋转来夹持物品3007的臂。这种臂能够以面方式保持物品3007，适合用于夹持如纸或膜等薄膜状的物品3007。图24E示出能够通过使一对钩形状的板3024以其顶端彼此接近的方式绕同一轴旋转夹持物品3007的臂。这种臂能够以点或线方式保持物品3007，适合用于夹持如纸或膜等薄膜状的物品3007或更小的微粒形状的物品3007。此外，如图24F所示，也可以将刮板3025安装在臂的顶端，以回收更小的微粒形状的物品3007。
图24A至图24F所示的臂只是一个例子而已，本发明的一个方式不局限于这些形状。此外，各臂的用途的说明也只是一个例子而已，本发明的一个方式不局限于上述记载。
机器人3001根据来自运算装置3002的信号使杆3003运动，以将臂3004迁移到容器3005内的所希望的物品3007上。在采用伸缩式的臂3004的情况下，使臂3004伸出，以使臂3004的顶端到达物品3007的高度。通过使臂的顶端运动，夹持所希望的物品3007。使臂3004在夹持物品3007的状态下缩回。然后，再次使杆3003运动以使臂3004迁移到容器3006的所希望的位置。此时，为了调整相对于容器3006的物品3007的角度，也可以使臂3004旋转。使臂3004伸出，以将物品3007配置在容器3006内，然后使臂3004放掉物品3007。通过反复进行以上工作，机器人3001可以将物品3007从容器3005迁移到容器3006。
因为利用AI系统解析了容器3005及容器3006的位置信息及物品3007的状态，所以无论物品3007的形状或硬度如何都可以确实地迁移物品3007。作为物品3007的例子，除了配置在立方体或长方体的箱内或任意形状的箱或容器内的物品以外，还可以举出鸡蛋、如煎肉饼或可乐饼等已成型的加工食品、如土豆或西红柿等形状不定的蔬菜等食品、如螺子或螺母等机械零部件、如纸或膜等薄膜等。本实施方式所示的分类系统3000因为可以根据物品3007的形状或硬度改变臂的形状，所以无论物品3007的形状或硬度如何都可以将其从容器3005迁移到容器3006。
例如，使用本发明的一个方式的半导体装置的存储装置可以长期间保持上述电子设备的控制数据或控制程序等。通过使用本发明的一个方式的半导体装置，可以实现可靠性高的电子设备。
此外，例如，可以将安装有上述AI系统的IC用于上述电子设备的运算装置等。由此，本实施方式所示的电子设备可以利用AI系统以低功耗进行适合各种情况的准确的工作。
本实施方式可以与其他的实施方式等所示的结构适当地组合而实施。
[符号说明]
100：存储装置、105：控制电路、110：存储单元阵列、112：存储器串、121：行译码器、122：行驱动器、123：读出放大器、124：源极线驱动器、125：输入输出电路、700：存储单元阵列、700A：存储单元阵列、701：导电体、701_m：导电体、701_1：导电体、701_6：导电体、701a：导电体、701A：导电膜、701b：导电体、701B：导电膜、702：导电体、702A：导电膜、702b：绝缘体、702B：导电膜、703：绝缘体、703_1：绝缘体、703_4：绝缘体、703a：绝缘体、703A：绝缘膜、703b：绝缘体、703c：绝缘体、704：氧化物、704_1：氧化物、704_4：氧化物、704a：氧化物、704b：氧化物、704c：氧化物、705：导电体、705_1：导电体、705_4：导电体、706：导电体、706_1：导电体、706_4：导电体、707：导电体、707_m：导电体、707_1：导电体、708：导电体、708_m：导电体、708_1：导电体、710：存储晶体管、711：绝缘体、720：基体、721：绝缘膜、722：绝缘体、722A：绝缘膜、722B：绝缘膜、723：掩模、723A：掩模、724：绝缘膜、725：掩模、726：绝缘体、727：材料、728：区域、1100：USB存储器、1101：外壳、1102：盖子、1103：USB连接器、1104：基板、1105：存储器芯片、1106：控制器芯片、1110：SD卡、1111：外壳、1112：连接器、1113：基板、1114：存储器芯片、1115：控制器芯片、1150：SSD、1151：外壳、1152：连接器、1153：基板、1154：存储器芯片、1155：存储器芯片、1156：控制器芯片、2000：CDMA、2000：机器人、2001：运算装置、2002：传感器、2003：灯、2004：升降器、2005：驱动器、2006：通信单元、2007：扬声器、2008：麦克风、2009：显示部、2010：发光部、2011：移动机构、3000：系统、3001：机器人、3002：运算装置、3003：杆、3004：臂、3005：容器、3006：容器、3007：物品、3008：外壳、3009：传感器、3010：通信单元、3011：通信单元、3021：板、3022：棒、3023：板、3024：板、3025：刮板、4010：运算部、4011：模拟运算电路、4012：DOSRAM、4013：NOSRAM、4014：FPGA、4015：3D-NAND、4020：控制部、4021：CPU、4022：GPU、4023：PLL、4024：SRAM、4025：PROM、4026：存储器控制器、4027：电源电路、4028：PMU、4030：输入输出部、4031：外部存储控制电路、4032：音频编译码器、4033：视频编译码器、4034：通用输入输出模块、4035：通信模块、4041：AI系统、4041_n：AI系统、4041_1：AI系统、4041A：AI系统、4041B：AI系统、4098：总线、4099：网络、7000：AI系统IC、7001：引线、7002：印刷电路板、7003：电路部、7004：安装基板、7031：Si晶体管层、7032：布线层、7033：OS晶体管层

Claims (8)

1.一种半导体装置，其特征在于：
包括存储晶体管，
所述存储晶体管包括：
具有开口的导电体；
以与所述开口的内侧面接触的方式设置的第一绝缘体；
以与所述第一绝缘体的内侧接触的方式设置的第二绝缘体；
以与所述第二绝缘体的内侧接触的方式设置的第三绝缘体；
以与所述第三绝缘体的内侧接触的方式设置的第一氧化物；以及
以与所述第一氧化物的内侧接触的方式设置的第二氧化物，
所述第二氧化物的能隙比所述第一氧化物的能隙窄。
2.一种半导体装置，其特征在于：
包括存储晶体管，
所述存储晶体管包括：
具有开口的导电体；
以与所述开口的内侧面接触的方式设置的第一绝缘体；
以与所述第一绝缘体的内侧接触的方式设置的第二绝缘体；
以与所述第二绝缘体的内侧接触的方式设置的第三绝缘体；
以与所述第三绝缘体的内侧接触的方式设置的第一氧化物；
以与所述第一氧化物的内侧接触的方式设置的第二氧化物；以及
以与所述第二氧化物的内侧接触的方式设置的第三氧化物，
所述第二氧化物的能隙比所述第一氧化物的能隙窄，
所述第二氧化物的能隙比所述第三氧化物的能隙窄。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述第一氧化物及所述第二氧化物包含In、元素M(M是Al、Ga、Y或Sn)、Zn。
4.根据权利要求3所述的半导体装置，其特征在于：
所述第一氧化物中的相对于In的元素M的原子个数比大于所述第二氧化物中的相对于In的元素M的原子个数比。
5.根据权利要求1或2所述的半导体装置，其特征在于：
还包括基体，
在所述基体上包括多个所述存储晶体管，
在垂直于所述基体所具有的一个面的方向上层叠设置有所述多个存储晶体管。
6.根据权利要求1或2所述的半导体装置，其特征在于：
所述第一绝缘体为包含硅、铝及铪中的任一个的氧化物。
7.根据权利要求1或2所述的半导体装置，其特征在于：
所述第三绝缘体为包含硅、铝及铪中的任一个的氧化物。
8.根据权利要求2所述的半导体装置，其特征在于：
所述存储晶体管还包括第四绝缘体，
所述第四绝缘体以与所述第三氧化物的内侧接触的方式设置。
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