JP2021022746A - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

Info

Publication number
JP2021022746A
JP2021022746A JP2020179448A JP2020179448A JP2021022746A JP 2021022746 A JP2021022746 A JP 2021022746A JP 2020179448 A JP2020179448 A JP 2020179448A JP 2020179448 A JP2020179448 A JP 2020179448A JP 2021022746 A JP2021022746 A JP 2021022746A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
insulator
transistor
conductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2020179448A
Other languages
English (en)
Inventor
哲弥 掛端
Tetsuya Kakehata
哲弥 掛端
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2021022746A publication Critical patent/JP2021022746A/ja
Priority to JP2021207039A priority Critical patent/JP7354219B2/ja
Priority to JP2023152059A priority patent/JP2023171404A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】微細な構造であっても、ばらつきの少ない、信頼性が高く、安定した電気特性を有するトランジスタを提供する。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化を達成する。【解決手段】基板上に絶縁体を形成し、絶縁体に開口部を形成し、開口部内に酸化物半導体を形成した後、絶縁体の一部を除去し、酸化物半導体の側面を露出する。【選択図】図１１

Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する
。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プ
ロセッサ、撮像装置、電子機器に関する。または、酸化物、表示装置、液晶表示装置、発
光装置、記憶装置、プロセッサ、撮像装置、電子機器の製造方法に関する。または、半導
体装置、表示装置、液晶表示装置、発光装置、記憶装置、プロセッサ、撮像装置、電子機
器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されてい
る。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。
トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとを使い分ける場合がある。例えば、大型の表示装置を構成するトランジスタに適
用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適で
ある。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用す
る場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いる
と好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ
光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの
開発が活発化している。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子
へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物
半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文
献２参照。）。
また、非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献３参照。）
。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構
成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトラン
ジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置
を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して
利用することが可能であるため、設備投資を抑えられるメリットもある。
近年の研究開発の結果、結晶性を有する酸化物半導体を用いると、非晶質酸化物半導体を
用いた場合と比較して、トランジスタの信頼性が向上することが明らかとなってきた（非
特許文献１）。
また、酸化物半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電
界効果移動度を有するトランジスタが得られることが開示されている（特許文献４参照。
）。また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流
が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献５参照
。）。
また、半導体装置は年々スケーリング則に従って微細化が進んでいる。例えば、チャネル
長（ゲート線幅）を細くすることや、ゲート絶縁体の膜厚を薄くすることで、微細化が行
われている。そのため、露光装置や成膜装置などの装置の性能により、半導体装置を微細
化することは難しく、限界がある。従って、近年は、露光装置の性能に頼らない、ダブル
パターニング処理などのプロセスからのアプローチによってスケーリングが進められてい
る。
一方、単にトランジスタサイズを縮小できたとしても、電源電圧はスケーリングすること
ができないため、短チャネル効果などが顕著となり、トランジスタにおいて、しきい値電
圧の低下などの電気特性の悪化が生じる。そこで、ＦＩＮ型トランジスタやＧＡＡ型トラ
ンジスタ等の、トランジスタの半導体層をゲートの電界で取り囲む構造が提案されている
。例えば、ＦＩＮ型トランジスタは、ゲートによるチャネルの制御性が高いだけでなく、
チャネルが半導体層の側面にも形成されるため、半導体層の幅に対し、実効的なチャネル
幅を大きくすることができる。ただし、半導体層における幅の最小値は、露光装置の性能
によって決まるため、微細化が進めにくいという問題がある。
また、微細化に伴い、形状を正確に加工することが困難となり、半導体装置内の各トラン
ジスタの電気特性のばらつきも大きくなってしまうという問題がある。
特開昭６３−２３９１１７ 特表平１１−５０５３７７ 特許５２１５５８９号 特開２０１２−５９８６０号公報 特開２０１２−２５７１８７号公報
Ｓｈｕｎｐｅｉ Ｙａｍａｚａｋｉ， Ｊｕｎ Ｋｏｙａｍａ， Ｙｏｓｈｉｔａｋａ Ｙａｍａｍｏｔｏ ａｎｄ Ｋｅｎｊｉ Ｏｋａｍｏｔｏ， "Ｒｅｓｅａｒｃｈ， Ｄｅｖｅｌｏｐｍｅｎｔ， ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ" ＳＩＤ ２０１２ ＤＩＧＥＳＴ ｐｐ１８３−１８６
そこで、開示する発明の一態様は、微細化が可能なトランジスタを提供することを課題の
一とする。または、寄生容量が小さいトランジスタを提供することを課題の一とする。ま
たは、動作周波数が高いトランジスタを提供することを課題の一とする。または、安定し
た電気特性を有するトランジスタを提供することを課題の一とする。または、開示する発
明の一態様は、チャネル長の大きさを制御しやすいトランジスタを提供することを課題の
一とする。または、開示する発明の一態様は、オン電流の大きいトランジスタを提供する
ことを課題の一とする。
また、該トランジスタを含む半導体装置においても、高集積化、高性能化、高信頼性化、
及び高生産性化を達成することを課題の一とする。または、新規な半導体装置を提供する
ことを課題の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものでは
ない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これ
ら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり
、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である
。
本発明の一態様は、基板上に第１の絶縁体を形成し、第１の絶縁体に開口部を形成し、開
口部内に酸化物半導体を形成し、第１の絶縁体の一部を除去し、酸化物半導体の側面を露
出し、酸化物半導体上に、第１の導電体及び第２の導電体を形成し、第１の導電体、第２
の導電体、および酸化物半導体上に第２の絶縁体を形成し、第２の絶縁体上に第３の導電
体を形成する。
本発明の一態様は、基板上に第１の絶縁体を形成し、第１の絶縁体に開口部を形成し、開
口部の内壁に沿って、酸化物半導体を形成し、第１の絶縁体の一部を除去し、酸化物半導
体の側面を露出し、酸化物半導体上に、第１の導電体及び第２の導電体を形成し、第１の
導電体、第２の導電体、および酸化物半導体上に第２の絶縁体を形成し、第２の絶縁体上
に第３の導電体を形成する。
上記構成において、酸化物半導体の一部は、第１の絶縁体に埋め込まれてい。
本発明の一態様は、基板上に第１の絶縁体を形成し、第１の絶縁体に開口部を形成し、開
口部の内壁に沿って、第１の酸化物半導体を形成し、第１の酸化物半導体の一部を除去し
、島状の第２の酸化物半導体および島状の第３の酸化物半導体を形成し、第２の酸化物半
導体および第３の酸化物半導体上に、第１の導電体及び第２の導電体を形成し、第１の導
電体、第２の導電体、第２の酸化物半導体および第３の酸化物半導体上に第２の絶縁体を
形成し、第２の絶縁体上に第３の導電体を形成する。
本発明の一態様は、基板上に第１の絶縁体を形成し、第１の絶縁体に開口部を形成し、開
口部の内壁に沿って、第１の酸化物半導体を形成し、第１の酸化物半導体の一部を除去し
、環状の第２の酸化物半導体を形成し、第２の酸化物半導体上に第２の絶縁体を形成し、
第２の酸化物半導体の一部を除去し、島状の第３の酸化物半導体および島状の第４の酸化
物半導体を形成し、第１絶縁体および第２の絶縁体の一部を除去し、第３の酸化物半導体
および第４の酸化物半導体の側面を露出し、第３の酸化物半導体および第４の酸化物半導
体上に、第１の導電体及び第２の導電体を形成し、第１の導電体、第２の導電体、第３の
酸化物半導体および第４の酸化物半導体上に第３の絶縁体を形成し、第３の絶縁体上に第
３の導電体を形成する。
本発明の一態様は、基板上に第１の絶縁体、第２の絶縁体、酸化物半導体、第１の導電体
、第２の導電体、および第３の導電体を有し、酸化物半導体は、第１の絶縁体に埋め込ま
れ、第１の導電体と第１の絶縁体とは、第１の界面において接しており、第２の導電体と
第１の絶縁体とは、第２の界面において接しており、第１の界面および第２の界面は、酸
化物半導体の上面よりも低く、第１の界面および第２の界面は、酸化物半導体の底面より
も高い。
本発明の一態様は、基板上に第１の絶縁体を有し、第１の絶縁体上に、酸化物半導体を有
し、酸化物半導体上に、第１の導電体、および第２の導電体を有し、酸化物半導体上に、
第２の絶縁体を有し、第２の絶縁体上に、第３の導電体を有し、酸化物半導体の一部は、
第１の絶縁体に埋め込まれ、第１の導電体と第１の絶縁体とは、第１の界面において接し
ており、第２の導電体と第１の絶縁体とは、第２の界面において接しており、第１の界面
および第２の界面は、酸化物半導体の上面よりも低く、第１の界面および第２の界面は、
酸化物半導体の底面よりも高い。
本発明を用いることで、微細な構造であってもトランジスタ間の特性のばらつきが少ない
トランジスタを提供することができる。または、寄生容量が小さいトランジスタを提供す
ることができる。または、動作周波数が高いトランジスタを提供することができる。また
は、安定した電気特性を有するトランジスタを提供することができる。さらに、開示する
発明の一態様は、オン電流の大きいトランジスタを提供することができる。
本発明を用いることで、作製工程を複雑化することなく、微細なトランジスタを提供する
ことができる。そのため、大量生産の観点からも、歩留まりを向上させることができる。
また、トランジスタの構成において、チャネル幅の大きさを容易に制御することができる
。
さらに、酸素を含む絶縁体に酸化物半導体のチャネルとなる領域が接する構造とすること
により、酸化物半導体に酸素を供給することができる。供給された酸素が酸化物半導体中
の酸素欠損を補償することにより、酸化物半導体を用いたトランジスタの信頼性を高める
ことができる。
上記の構成により、微細な構造であっても、高く安定した電気特性を有するトランジスタ
を提供することができる。また、大量生産における歩留まりが向上し、生産コストを削減
することができる。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産
性化を達成することができる。または、新規な半導体装置などを提供することが出来る。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の作製方法における一形態を示す断面図及び上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す上面図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す断面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の作製方法における一形態を示す断面図および上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態を示す断面図及び上面図。 本発明の一態様に係る酸化物半導体の原子数比を説明する図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを
同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の
」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載
されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場
合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気
光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半
導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間に
チャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を
流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流
が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素
の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が
１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１
原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜
とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が
５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原
子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれる
ものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替
えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更
することが可能な場合がある。または、例えば、「絶縁層」という用語を、「絶縁膜」と
いう用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電体、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電体、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電体が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電体が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
（実施の形態１）
＜半導体装置の構成例１＞
本実施の形態では、半導体装置の構成及び作製方法の一例について、図１乃至図１６を用
いて説明する。
＜半導体装置の作製方法１＞
以下に、半導体装置の作製方法の一例を図１乃至図１１を参照して説明する。なお、図１
（Ａ）は、上面図の一例を示す。また、図１（Ｂ）および図１（Ｃ）は、図１（Ａ）に示
す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。また、図２乃至図１１
においても同様とする。
はじめに、基板１９０を準備する。基板１９０として使用することができる基板に大きな
制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが好ま
しい。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板
、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコ
ンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム
、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素からなる化合物半導体基板、
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（Ｇｅｒｍａｎｉｕ
ｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することもでき、これらの基板上に
半導体素子が設けられたものを、基板として用いてもよい。
また、基板として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半
導体装置を作製するには、可撓性基板上にトランジスタを直接作製してもよいし、他の作
製基板にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製
基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジス
タとの間に剥離層を設けるとよい。
次に、図１（Ａ）、図１（Ｂ）、および図１（Ｃ）に示すように、絶縁体１１０、絶縁体
１２０Ａ、およびレジストマスク１９１を形成する。
まず、基板１９０上に、絶縁体１１０および絶縁体１２０Ａを形成する。なお、本実施の
形態において、絶縁体１１０および絶縁体１２０Ａからなる２層構造としたが、積層構造
とする必要はなく、少なくとも絶縁体１２０Ａが形成されていればよい。また、３層以上
の積層構造としてもよい。絶縁体１１０および絶縁体１２０Ａは、例えば酸化シリコン膜
、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸
化窒化アルミニウム膜、窒化酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム
膜、酸化窒化ハフニウム膜、酸化ジルコニウム膜、酸化窒化ジルコニウム膜、酸化イット
リウム膜、酸化窒化イットリウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化タンタ
ル膜、酸化窒化タンタル膜などを用いればよい。
基板１９０がガスを放出することや、不純物の拡散源となる場合がある。また、基板１９
０上に水素や水などの不純物を含む半導体素子などが設けられる場合がある。その場合、
絶縁体１１０または絶縁体１２０Ａが、それらをバリアする性質を有することが好ましい
。
後に形成する酸化物半導体は、水素や水などの不純物に起因して欠陥準位を形成する場合
がある。したがって、絶縁体１１０または絶縁体１２０Ａが、水素透過性の低い（水素を
バリアする性質の）絶縁体であることが好ましい場合がある。
水素は、原子半径などが小さいため絶縁体中を拡散しやすい（拡散係数が大きい）。例え
ば、密度の低い絶縁体は、水素透過性が高くなる。言い換えれば、密度の高い絶縁体は水
素透過性が低くなる。密度の低い絶縁体は、絶縁体全体の密度が低い必要はなく、部分的
に密度が低い場合も含む。これは、密度の低い領域が水素の経路となるためである。水素
を透過しうる密度は一意には定まらないが、代表的には２．６ｇ／ｃｍ３未満などが挙げ
られる。密度の低い絶縁体としては、例えば、酸化シリコンおよび酸化窒化シリコンなど
の無機絶縁体、ならびにポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミ
ドなど）、ポリイミド、ポリカーボネートおよびアクリルなどの有機絶縁体などがある。
密度の高い絶縁体としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化ゲルマ
ニウム、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジム、酸化ハフニウムおよび酸化タンタルなどがある。なお、密度の低い絶縁体および密
度の高い絶縁体は、上述の絶縁体に限定されない。例えば、これらの絶縁体に、ホウ素、
窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素が含まれ
ていてもよい。
また、結晶粒界を有する絶縁体は、水素透過性が高い場合がある。言い換えれば、結晶粒
界を有さない（または結晶粒界が少ない）絶縁体は水素を透過させにくい。例えば、非多
結晶絶縁体（非晶質絶縁体など）は、多結晶絶縁体と比べて水素透過性が低くなる。
また、水素との結合エネルギーが高い絶縁体は、水素透過性が低い場合がある。例えば、
水素と結合して水素化合物を作る絶縁体が、装置の作製工程または装置の動作における温
度で水素を脱離しない程度の結合エネルギーを有すれば、水素透過性の低い絶縁体といえ
る。例えば、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００
℃以上１０００℃以下で水素化合物を作る絶縁体は、水素透過性が低い場合がある。また
、例えば、水素の脱離温度が、２００℃以上１０００℃以下、３００℃以上１０００℃以
下、または４００℃以上１０００℃以下である水素化合物を作る絶縁体は、水素透過性が
低い場合がある。一方、水素の脱離温度が、２０℃以上４００℃以下、２０℃以上３００
℃以下、または２０℃以上２００℃以下である水素化合物を作る絶縁体は、水素透過性が
高い場合がある。また、容易に脱離する水素、および遊離した水素を過剰水素と呼ぶ場合
がある。
また、酸化物半導体を有するトランジスタは、酸化物半導体中の酸素欠損が電気特性を劣
化させる要因となる場合がある。したがって、絶縁体１１０または／および絶縁体１２０
Ａが過剰酸素を有する絶縁体であることが好ましい。なお、過剰酸素とは、絶縁体中など
に存在し、かつ絶縁体などと結合していない（遊離した）酸素、または絶縁体などとの結
合エネルギーの低い酸素をいう。
過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上
７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍ
ｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／
ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一
定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳ
Ｒ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非
対称の信号を有することもある。
なお、水素透過性の低い絶縁体は、酸素透過性の低い絶縁体である場合も多い。したがっ
て、絶縁体１１０として水素透過性の低い絶縁体を用い、絶縁体１２０Ａとして過剰酸素
を有する絶縁体を用いることが好ましい。以上に示したように、絶縁体１１０および絶縁
体１２０Ａの積層構造を有することで、酸化物半導体を有するトランジスタの電気特性を
向上させることができる。
絶縁体１１０および絶縁体１２０Ａは、例えば、スパッタリング法、化学気相堆積（ＣＶ
Ｄ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、有機金属
ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法、プラズマ励起ＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎ
ｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を含む）、分子エ
ピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積
（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆
積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成す
ることができる。特に、当該絶縁体をＣＶＤ法、好ましくはＡＬＤ法等によって成膜する
と、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減
らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。また、ＴＥＯＳ（Ｔｅ
ｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しく
は亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコン膜を用いることも
できる。
次に、酸素イオンを添加することにより、絶縁体１１０または／および絶縁体１２０Ａに
過剰酸素を含ませてもよい。酸素イオンの添加は、例えば、イオン注入法により、加速電
圧を２ｋＶ以上５０ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１
０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
続いて、図１（Ａ）、図１（Ｂ）、および図１（Ｃ）に示すように、絶縁体１２０Ａ上に
リソグラフィ法等を用いてレジストマスク１９１を形成する。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様
々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジスト
マスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダ
ミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパタ
ーンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッ
チングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するた
めに、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜か
らなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６
ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。
そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。ま
た、液浸露光技術により露光を行ってもよい。また、露光には、極端紫外光（ＥＵＶ：Ｅ
ｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）、またはＸ線もしくは電子ビームなどの電磁
波を用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な
加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露
光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着
性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピ
ンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成すること
ができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減でき
る。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ
Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
レジストマスク１９１を用いて、絶縁体１２０Ａの不要な部分を除去し、開口部を有する
絶縁体１２０Ｂを形成する。その後、レジストマスク１９１を除去することにより、図２
（Ａ）、図２（Ｂ）および図２（Ｃ）に示す、絶縁体１２０Ｂを形成することができる。
なお、該開口部の深さは、例えば１０ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上
３００ｎｍ以下とするとよい。
なお、絶縁体１２０Ｂに開口部を形成する例を図示しているが、積層された絶縁体に開口
部を形成してもよい。例えば、絶縁体１２０Ａを貫通し、絶縁体１１０を露出させてもよ
い。この時、絶縁体１１０と絶縁体１２０Ａとで、エッチング比が取れる材料をそれぞれ
選択しておくとよい。絶縁体１１０をストッパ膜として用いることで、開口部の高さのば
らつきを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物
半導体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供すること
ができる。
続いて、図３（Ａ）、図３（Ｂ）、および図３（Ｃ）に示すように、絶縁体１２０Ｂの開
口部を埋めるように、酸化物半導体１３０Ａを形成する。酸化物半導体１３０Ａの成膜方
法は、スパッタリング法、塗布法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用
いることができる。
なお、酸素イオンを添加することにより、酸化物半導体１３０Ａに過剰酸素を含ませても
よい。酸素イオンの添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上５０ｋ
Ｖ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ
２以下として行えばよい。酸化物半導体１３０Ａに過剰酸素を含ませることによって、酸
化物半導体１３０Ａの酸素欠損を低減することができる。
例えば、酸化物半導体を、スパッタリング法を用いて成膜する場合、具体的には、基板温
度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中
の酸素割合を２体積％以上、好ましくは５体積％以上、さらに好ましくは１０体積％以上
として成膜することができる。
また、適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚ
ｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それ
らに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ
）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例え
ば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、
または複数種が含まれていることが好ましい。
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。ここで、
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。
そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル
、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウ
ム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の
元素を複数組み合わせても構わない場合がある。酸化物半導体が有するインジウム、元素
Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚの好ましい範囲について、図８４（Ａ）および図８
４（Ｂ）を用いて説明する。
図８４（Ａ）および図８４（Ｂ）は、酸化物半導体が有するインジウム、元素Ｍ及び亜鉛
の原子数の比の範囲について示している。ここで図８４（Ａ）および図８４（Ｂ）では、
元素ＭがＧａの例を示している。なお、酸素の原子数比については図８４（Ａ）および図
８４（Ｂ）には記載しない。
例えば、インジウム、元素Ｍ及び亜鉛を有する酸化物では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ
は自然数）で表されるホモロガス相（ホモロガスシリーズ）が存在することが知られてい
る。ここで、例として元素ＭがＧａである場合を考える。図８４に太い直線で示した領域
は、例えばＩｎ２Ｏ３、Ｇａ２Ｏ３、及びＺｎＯの粉末を混合し、１３５０℃で焼成した
場合に、単一相の固溶域をとり得ることが知られている組成である。また、図８４に四角
のシンボルで示す座標は、スピネル型の結晶構造が混在しやすいことが知られている組成
である。
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２Ｏ
４で表される化合物が知られている。また、図８４（Ａ）および図８４（Ｂ）に示すよう
にＺｎＧａ２Ｏ４の近傍の組成、つまりｘ，ｙ及びｚが（ｘ：ｙ：ｚ）＝（０：２：１）
に近い値を有する場合には、スピネル型の結晶構造が形成されやすい。また、元素ＭをＩ
ｎが置換する場合もある。よって、ｘ：ｙ：ｚ＝ａ：１−ａ：２（ａは０以上１以下）に
近い値を有する場合も、スピネル型の結晶構造が形成されやすい。
ここで、酸化物半導体はＣＡＡＣ−ＯＳ膜であることが好ましい。また、ＣＡＡＣ−ＯＳ
膜は、特にスピネル型の結晶構造が含まれないことが好ましい。また、キャリア移動度を
高めるためにはＩｎの含有率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛を有
する酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウ
ムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率
が多い酸化物はインジウムの含有率が少ない酸化物と比較してキャリア移動度が高くなる
。そのため、酸化物半導体にインジウムの含有量が多い酸化物を用いることで、キャリア
移動度を高めることができる。
よって、酸化物半導体の有するインジウム、元素Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚは
、例えば図８４（Ｂ）に示す領域１１の範囲であることが好ましい。ここで、領域１１は
、第１の座標Ｋ（ｘ：ｙ：ｚ＝８：１４：７）と、第２の座標Ｌ（ｘ：ｙ：ｚ＝２：５：
７）と、第３の座標Ｍ（ｘ：ｙ：ｚ＝５１：１４９：３００）と、第４の座標Ｎ（ｘ：ｙ
：ｚ＝４６：２８８：８３３）と、第５の座標Ｏ（ｘ：ｙ：ｚ＝０：２：１１）と、第６
の座標Ｐ（ｘ：ｙ：ｚ＝０：０：１）と、第７の座標Ｑ（ｘ：ｙ：ｚ＝１：０：０）とを
、順番に線分で結んだ範囲内の原子数の比を有する領域である。なお、領域１１には、直
線上の座標も含む。
ｘ：ｙ：ｚを図８４（Ｂ）に示す領域１１とすることにより、ナノビーム解析においてス
ピネル型の結晶構造が観測される割合をなくすことができる、または極めて低くすること
ができる。よって、優れたＣＡＡＣ−ＯＳ膜を得ることができる。また、ＣＡＡＣ構造と
スピネル型の結晶構造の境界におけるキャリア散乱等を減少させることができるため、酸
化物半導体をトランジスタに用いた場合に、高い電界効果移動度のトランジスタを実現す
ることができる。また、信頼性の高いトランジスタを実現することができる。
また、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からずれ
た原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜
の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比
の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。ここで、用い
るターゲットは多結晶であることが好ましい。
また、本実施の形態において、酸化物半導体１３０Ａの単層構造としたが、ｎ層（ｎは２
以上）からなる積層構造によって形成されていてもよい。
例えば、不純物を低減した第１の半導体上に、第２の半導体を形成することで、第２の半
導体は、第１の半導体よりもさらに不純物が少なく形成され、かつ、下層からの不純物の
拡散を防止することができる。また、後の工程で、酸化物半導体上にさらに積層を行う場
合、第２の半導体上に第３の半導体を薄く形成しておくことで、第３の酸化物半導体の上
層から、第２の半導体への不純物拡散も抑制することができる。不純物が低減された第２
の半導体がチャネル形成領域となるようにトランジスタを形成することで、信頼性の高い
半導体装置を提供することができる。
酸化物半導体１３０Ａを成膜後、熱処理を行うことが好ましい。熱処理は、２５０℃以上
６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化
性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲気で行えばよい。また、熱処理は、不
活性ガス雰囲気で熱処理を行った後に、脱離した酸素を補うために酸化性ガスを１０ｐｐ
ｍ以上含む雰囲気で行ってもよい。ここでの加熱処理によって、酸化物半導体１３０Ａか
ら水素や水などの不純物を除去することができる。また、この加熱処理により絶縁体１２
０Ｂから酸化物半導体１３０Ａに酸素を供給することができる。この際、絶縁体１２０Ｂ
が過剰酸素を含んでいると酸化物半導体に効率よく酸素を供給することができるので好適
である。
続いて、図４（Ａ）、図４（Ｂ）および図４（Ｃ）に示すように、酸化物半導体１３０Ａ
の不要な部分を除去し、酸化物半導体１３０を形成する。
酸化物半導体１３０Ａの不要な部分を除去するには、例えば、エッチバック処理、または
、機械的化学的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓ
ｈｉｎｇ）処理などにより、絶縁体１２０Ｂが露出するまで、酸化物半導体１３０Ａの一
部を除去することで、酸化物半導体１３０を形成する。この際、絶縁体１２０Ｂをストッ
パ層として使用することもでき、絶縁体１２０Ｂが薄くなる場合がある。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する
手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布
との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または
揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械
的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせてもよい。
次に、図５（Ａ）、図５（Ｂ）および図５（Ｃ）に示すように、絶縁体１２０Ｂの不要な
部分を除去することで、酸化物半導体１３０の側面を露出し、絶縁体１２０を形成する。
当該工程は、例えば、絶縁体１２０Ｂをドライエッチング法によりエッチバック処理を行
うとよい。このとき、図５（Ｂ）および図５（Ｃ）に示すように、酸化物半導体１３０の
一部が絶縁体１２０に埋め込まれた状態にしておくことで、後工程において酸化物半導体
１３０が倒壊することを抑制することができる。
続いて、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示すように、酸化物半導体１３０を
覆うように、導電体１４０Ａを形成し、導電体１４０Ａ上にリソグラフィ法等を用いてレ
ジストマスク１９２を形成する。なお、ここでは、導電体１４０Ａを単層構造で示してい
るが、導電体１４０Ａは、単層構造に限らず、２層以上の積層構造としてもよい。
導電体１４０Ａには、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅
、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素
を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等
を用いることができる。また、導電体１４０Ａとしてリン等の不純物元素をドーピングし
た多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイド膜を用いて
もよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タ
ングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタ
ンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウ
ム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金
属材料の積層構造とすることもできる。例えば、チタン膜５ｎｍと窒化チタン膜１０ｎｍ
、タングステン膜１００ｎｍの積層とすることができる。
導電体１４０Ａは、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、
ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメー
ジを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。
図７（Ａ）、図７（Ｂ）および図７（Ｃ）に示すように、レジストマスク１９２をマスク
として、エッチングを行うことにより、導電体１４０Ｂを形成する。
続いて、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示すように、導電体１４０Ｂ上に、
絶縁体１７０Ａおよびレジストマスク１９３を形成する。絶縁体１７０Ａは、酸化シリコ
ン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体である。ただし、絶縁体１７０Ａが
、主成分として酸素を含まない絶縁体であってもよい。例えば、窒化シリコン膜などを用
いてもよい。
なお、絶縁体１７０Ａは、過剰酸素を含む絶縁体であることが好ましい。過剰酸素を含む
絶縁体を形成する方法としては、ＣＶＤ法やスパッタリング法における成膜条件を適宜設
定して膜中に酸素を多く含ませた酸化シリコン膜や酸化窒化シリコン膜を形成することが
できる。また、酸化シリコン膜や酸化窒化シリコン膜を形成した後、イオン注入法やイオ
ンドーピング法やプラズマ処理によって酸素を添加してもよい。
続いて、レジストマスク１９３を用いて、絶縁体１７０Ａの不要な部分を除去し、絶縁体
１７０を形成する。その後、絶縁体１７０をマスクとして、導電体１４０Ｂの一部を除去
することで、図９（Ａ）、図９（Ｂ）および図９（Ｃ）に示すように、導電体１４０ａ、
および導電体１４０ｂを形成すると同時に、開口部を形成する。
次に、図１０（Ａ）、図１０（Ｂ）および図１０（Ｃ）に示すように、絶縁体１５０Ａ、
および導電体１６０Ａを成膜する。
絶縁体１５０Ａの膜厚は、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶
縁体１５０Ａは、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセ
ットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。また、ＭＯＣＶＤ法
を用いてもよい。例えば、ＭＯＣＶＤ法を用いて成膜した酸化ガリウム膜を、絶縁体１５
０Ａとして用いることができる。
絶縁体１５０Ａの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜
、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化ア
ルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。絶縁体１５０
Ａは、酸化物半導体１３０と接する部分において酸素を含むことが好ましい。特に、絶縁
体１５０Ａは、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素（過剰酸
素）が存在することが好ましく、本実施の形態では、絶縁体１５０ＡとしてＣＶＤ法で形
成する酸化窒化シリコン膜を用いる。過剰酸素を含む酸化窒化シリコン膜を絶縁体１５０
Ａとして用いると、酸化物半導体１３０に酸素を供給することができ、トランジスタ特性
を良好にすることができる。さらに、絶縁体１５０Ａは、後の工程で絶縁体１５０に加工
されることから、作製するトランジスタのサイズなどを考慮して形成することが好ましい
。
さらに、絶縁体１５０Ａの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシ
リケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉｘＯｙＮＺ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることも
できる。なお、絶縁体１５０Ａは、単層構造としてもよいし、積層構造としてもよい。
また、導電体１６０Ａは、スパッタリング法、蒸着法、ＣＶＤ法などを用いて形成する。
なお、導電体１６０Ａは、モリブデン、チタン、タンタル、タングステン、アルミニウム
、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した
元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）等を用いることができる。また、導電体１６０Ａとしてリン等の不純物元素をドーピン
グした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用い
てもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化
タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チ
タンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコン酸化物を添加したイン
ジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上
記金属材料の積層構造とすることもできる。例えば、チタン膜５ｎｍと窒化チタン膜１０
ｎｍ、タングステン膜１００ｎｍの積層とすることができる。
続いて、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）に示すように、ＣＭＰ処理など
により、絶縁体１７０が露出するまで、導電体１６０Ａ、絶縁体１５０Ａの一部を除去し
、絶縁体１５０、導電体１６０を形成する。この際、絶縁体１７０をストッパ層として使
用することもできる。また、ＣＭＰ処理により、絶縁体１７０の上面が除去され、絶縁体
１７０の厚さが減少する場合がある。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、研磨表面の平坦性をさらに向上させることができる。
以上の工程により、図１１に示すトランジスタ１００を作製することができる。トランジ
スタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を有する。
また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極としての
機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導電体１６
０は、ゲート電極としての機能を有する。
ここで、図１１に示すように、酸化物半導体１３０の幅をＷとする。また、酸化物半導体
１３０において、絶縁体１５０を介して、導電体１６０と重なる領域の長さをＬとする。
また、酸化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対向する部
分の高さをＨとする。
酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、または重なる領
域にチャネルが形成される場合がある。従って、チャネル形成領域は、長さＬ、幅Ｗ、お
よび高さＨで規定することができる。
また、本構成において、チャネル形成領域の三方は、絶縁体１５０を介して、導電体１６
０に囲まれている。つまり、導電体１６０から生じる電界によって、酸化物半導体１３０
のチャネル形成領域の少なくとも三方から電界を印加することができる。従って、本構造
では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くす
ることができる。また、チャネル形成領域に少なくとも三方から電界が印加されるため、
パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することができ
る。
なお、酸化物半導体１３０において、高さＨが大きいほどチャネル形成領域も大きくなり
、トランジスタのオン電流を高くすることができる。また、酸化物半導体１３０の幅Ｗが
薄いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイン
グ値を小さくすることができる。
従って、例えば、高さＨが幅Ｗの３倍以上の長さとなることが好ましい。高さＨが幅Ｗの
３倍以上の長さとなることで、サブスレッショルドスイング値が小さく、かつオン特性が
よいトランジスタを提供することができる。具体的には、例えば、酸化物半導体１３０に
おける高さＨが、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以
上、より好ましくは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する
場合があるため、例えば、酸化物半導体１３０における高さＨを、３００ｎｍ以下、好ま
しくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、酸
化物半導体１３０において長さＬが好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ
以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、酸化物半導体
１３０において幅Ｗが好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好
ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は、動作周波数が高いトランジスタである。
また、酸化物半導体として、エッチングが困難な材料（難エッチング材料とも呼ぶ）であ
るＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場合、エッチング条件によっては、レジストマスクが
エッチング時に消失してしまう場合がある。また、難エッチング材料を残渣なくエッチン
グすることは困難であり、微細加工が難しい。そこで、絶縁体に形成された開口部に、酸
化物半導体を作りこむことで、レジストマスクを用いずに、微細な島状の酸化物半導体を
形成することができる。また、酸化物半導体の周辺部の絶縁体を除去することで、島状の
半導体を露出するため、酸化物半導体のエッチング残りや、残渣の発生を防止することが
できる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１＞
以下では、トランジスタ１００の変形例について、図１２を用いて説明する。なお、半導
体装置の作製方法１に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法１を参酌することができる。
まず、絶縁体１１０上に膜１１５を形成し、膜１１５上に絶縁体１２０Ａを成膜する。続
いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去する。この時、膜１
１５はストッパ膜として機能する。従って、膜１１５は必須の構成ではないが、膜１１５
を形成しておくことで、開口部の高さのばらつきを抑えることができる。開口部の形状を
揃えることで、後の工程で形成する酸化物半導体のサイズにばらつきが少なくなるため、
信頼性が高いトランジスタを提供することができる。
続いて、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０を作りこむ。
次に、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ｂを除去することで
、酸化物半導体１３０の全側面を露出する。この時も、ストッパ膜として、膜１１５を用
いることができるため、酸化物半導体１３０の全側面を容易に露出させることができる。
当該工程で、酸化物半導体１３０の全側面を露出させることで、後の工程で形成する絶縁
体１５０を介して、導電体１６０と対する領域が大きくなり、チャネル長となる領域を効
率よく形成することができる。
酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法１と同様の工程を経
て、図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）に示す、トランジスタ１００を作製
することができる。
図１２（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図１２（Ｂ）および
図１２（Ｃ）は、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
また、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、または重
なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０において、
チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、チャネル形成領域の全表面にチャネルが形成される場合、酸化物半導体１３０にお
いて、絶縁体１５０を介して、導電体１６０と対する側面が大きいほどチャネル形成領域
は大きくなり、トランジスタのオン電流を高くすることができる。また、酸化物半導体１
３０において、チャネル形成領域の幅が薄いほど、キャリアの制御性の高い領域の割合が
増えるため、サブスレッショルドスイング値を小さくすることができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０の側
面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショルド
スイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０における高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、
さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半
導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さ
を、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とす
ればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例２＞
以下では、トランジスタ１００の変形例について、図１３を用いて説明する。なお、半導
体装置の作製方法１に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法１を参酌することができる。
まず、絶縁体１１０上に膜１１５を形成し、膜１１５上に絶縁体１２０Ａを成膜する。続
いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去する。
続いて、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０を作りこむ。
次に、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０の高さに、少なくとも、
後に形成する絶縁体１５０の厚みを加えた以上の深さとなるように、絶縁体１２０Ｂを除
去し、絶縁体１２０を形成する。つまり、図１３に示す、完成されたトランジスタ１００
において、酸化物半導体１３０の一部の上面および側面が、絶縁体１５０を介して、導電
体１６０に覆われる構造となる。
本構成において、ストッパ膜として、膜１１５を用いることが好ましい。膜１１５を用い
ることで、絶縁体１２０Ｂを除去する際に、エッチングが過剰になり、酸化物半導体１３
０の下部までエッチングされ、酸化物半導体１３０が倒壊することを防止することができ
る。
酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法１と同様の工程を経
て、図１３（Ａ）、図１３（Ｂ）および図１３（Ｃ）に示す、トランジスタ１００を作製
することができる。
図１３（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図１３（Ｂ）および
図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
また、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、または重
なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０において、
チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、チャネル形成領域の全表面にチャネルが形成される場合、酸化物半導体１３０にお
いて、絶縁体１５０を介して、導電体１６０と対する側面が大きいほどチャネル形成領域
は大きくなり、トランジスタのオン電流を高くすることができる。また、酸化物半導体１
３０において、チャネル形成領域の幅が薄いほど、キャリアの制御性の高い領域の割合が
増えるため、サブスレッショルドスイング値を小さくすることができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０の側
面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショルド
スイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０における高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、
さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半
導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さ
を、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とす
ればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例３＞
以下では、トランジスタ１００の変形例について、図１４を用いて説明する。なお、半導
体装置の作製方法１に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法１を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法１で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の側面を露出する。このとき、酸化物半導体１３０の一部が絶縁体１２０に
埋め込まれた状態にしておくことで、後工程において酸化物半導体１３０が倒壊すること
を抑制することができる。
次に、半導体装置の作製方法１と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
続いて、半導体装置の作製方法１と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３０ｃ、絶縁体１５０、導電体１６０を形成する。この際、絶縁体１
７０をストッパ層として使用することもでき、絶縁体１７０の厚さが減少する場合がある
。
以上の工程を経て、図１４（Ａ）、図１４（Ｂ）および図１４（Ｃ）に示す、トランジス
タ１００を作製することができる。
図１４（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図１４（Ｂ）および
図１４（Ｃ）は、図１４（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
また、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する、または
重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０ｂにおい
て、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、例えば、酸化物半導体１３０ｂにおいて、チャネル形成領域の高さがチャネル形
成領域の幅の３倍以上となることが好ましい。チャネル形成領域の高さがチャネル形成領
域の幅の３倍以上となることで、サブスレッショルドスイング値が小さく、かつオン特性
がよいトランジスタを提供することができる。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例４＞
以下では、トランジスタ１００の変形例について、図１５を用いて説明する。なお、半導
体装置の作製方法１に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法１を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法１で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ｂを除去することで
、酸化物半導体１３０ｂの全側面を露出する。この時も、ストッパ膜として、酸化物半導
体１３０ａを用いることができるため、酸化物半導体１３０ｂの全側面を容易に露出させ
ることができる。なお、当該工程で、酸化物半導体１３０ｂの全側面を露出させることで
、後の工程で形成する絶縁体１５０を介して、導電体１６０と対する領域が大きくなり、
チャネル長となる領域を効率よく形成することができる。
次に、半導体装置の作製方法１と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、半導体装置の変形例３と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０ｃの上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することが
できる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラ
ンジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図１５（Ａ）、図１５（Ｂ）および図１５（Ｃ）に示す、トランジス
タ１００を作製することができる。
図１５（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図１５（Ｂ）および
図１５（Ｃ）は、図１５（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
また、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する、または
重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０ｂにおい
て、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０ｂの
側面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショル
ドスイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また
、例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以
上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし
、半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおけ
る高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以
下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例５＞
以下では、トランジスタ１００の変形例について、図１６を用いて説明する。なお、半導
体装置の作製方法１に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法１を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法１で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法１と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０ｂの高さに、後に形成す
る絶縁体１５０の厚みを加えた以上の深さとなるように、酸化物半導体１３０ａおよび絶
縁体１１０の一部を除去する。つまり、図１６に示す、完成されたトランジスタ１００に
おいて、酸化物半導体１３０ｂの一部の上面および側面が、絶縁体１５０を介して、導電
体１６０に覆われる構造となる。
本構成において、酸化物半導体１３０ａが酸化物半導体１３０ｃおよび絶縁体１５０の厚
みの総計よりも厚く形成されている場合、絶縁体１１０をストッパ膜として用いることが
できる。絶縁体１１０をストッパ膜として用いることで、酸化物半導体１３０ｂの側面を
露出する際に、エッチングが過剰になり、酸化物半導体１３０の下部の絶縁体までエッチ
ングされ、酸化物半導体１３０が倒壊することを防止することができる。
次に、半導体装置の作製方法１と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、半導体装置の変形例１と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図１６（Ａ）、図１６（Ｂ）および図１６（Ｃ）に示す、トランジス
タ１００を作製することができる。
図１６（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図１６（Ｂ）および
図１６（Ｃ）は、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
また、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する、または
重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０ｂにおい
て、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０ｂの
側面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショル
ドスイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また
、例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以
上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし
、半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおけ
る高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以
下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジスト
マスクを用いずに、島状の酸化物半導体を形成することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、トランジスタ１００の作製方法について、図１７乃至図２２を用いて
説明する。
＜半導体装置の作製方法２＞
以下に、半導体装置の作製方法の一例を図１７乃至１８を参照して説明する。なお、実施
の形態１に示すトランジスタ１００と同符号を付記した構成要素は、実施の形態１に示す
トランジスタを参酌することができる。
まず、実施の形態１と同様に、図１および図２を経て、開口部を有する絶縁体１２０Ｂを
形成する。続いて、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）に示すように、絶
縁体１２１Ａを成膜後、酸化物半導体１３０Ａを形成する。なお、絶縁体１２１Ａは絶縁
体１１０または絶縁体１２０Ａと同様の工程で成膜することができる。
続いて、図１８（Ａ）、図１８（Ｂ）および図１８（Ｃ）に示すように、ＣＭＰ処理など
により、絶縁体１２１Ａまたは絶縁体１２０Ｂが露出するまで、酸化物半導体１３０Ａの
一部を除去し、酸化物半導体１３０、および絶縁体１２１を形成する。なお、図１８では
、絶縁体１２１が露出する場合を図示したが、絶縁体１２０Ｂの上面が露出するまで、絶
縁体１２１Ａを除去しても問題ない。設計する酸化物半導体１３０の形状に合わせて、絶
縁体１２１Ａの厚さおよび加工形状は適宜設定すればよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁体１２１または絶縁体１２０Ｂの平坦性をさらに向上させることができる。
絶縁体１２１Ａを成膜することで、絶縁体１２０Ｂに形成された開口部は、絶縁体１２１
Ａの膜の厚み分、細くなる。従って、開口部内に埋め込まれる酸化物半導体１３０におい
て、チャネル幅となる領域がより小さなトランジスタを提供することができる。チャネル
幅を小さくすることで、ゲート電界によるチャネル制御性が良いトランジスタを提供する
ことができる。
＜半導体装置の作製方法３＞
以下に、酸化物半導体が、積層構造を有する場合における半導体装置の作製方法の一例を
図１９乃至２２を参照して説明する。なお、実施の形態１に示すトランジスタ１００と同
符号を付記した構成要素は、実施の形態１に示すトランジスタを参酌することができる。
まず、実施の形態１と同様の工程を用いて、基板１９０上に、絶縁体１１０、酸化物半導
体１３０ａ、および開口部を有する絶縁体１２０Ｂを形成する。続いて、図１９（Ａ）、
図１９（Ｂ）、および図１９（Ｃ）に示すように、絶縁体１２１Ａを成膜する。なお、絶
縁体１２１Ａは絶縁体１１０または絶縁体１２０Ａと同様の工程で成膜することができる
。
続いて、図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）に示すように、絶縁体１２１
Ａの一部を除去することで絶縁体１２１Ｂを形成し、酸化物半導体１３０ａの一部を露出
する。なお、絶縁体１２１Ａの不要な部分を除去するには、例えば、エッチバック処理に
より行うとよい。
続いて、図２１（Ａ）、図２１（Ｂ）および図２１（Ｃ）に示すように、酸化物半導体１
３０Ｂを、絶縁体１２０Ｂ、絶縁体１２１Ｂ、および酸化物半導体１３０ａ上に成膜する
。なお、酸化物半導体１３０Ｂは、実施の形態１に示した酸化物半導体１３０Ａと同様の
工程で形成することができる。
続いて、図２２（Ａ）、図２２（Ｂ）および図２２（Ｃ）に示すように、ＣＭＰ処理など
により、絶縁体１２１Ｂまたは絶縁体１２０Ｂが露出するまで、酸化物半導体１３０Ｂの
一部を除去し、酸化物半導体１３０ｂ、および絶縁体１２１を形成する。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁体１２１または絶縁体１２０Ｂの平坦性をさらに向上させることができる。
絶縁体１２１Ａを形成することで、絶縁体１２０Ｂに形成された開口部は、絶縁体１２１
Ａの膜厚分細くなる。そのため、開口部内に埋め込まれる酸化物半導体１３０を、より微
細な形状とすることができる。
従って、開口部内に埋め込まれる酸化物半導体１３０において、チャネル幅となる領域が
より小さなトランジスタを提供することができる。チャネル幅を小さくすることで、ゲー
ト電界によるチャネル制御性が良いトランジスタを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
＜半導体装置の変形例６＞
本実施の形態では、トランジスタ１００の変形例について、図２３乃至図３７を用いて説
明する。
＜半導体装置の作製方法４＞
以下に、半導体装置の作製方法の一例を図２３乃至図３２を参照して説明する。なお、図
２３（Ａ）は、上面図の一例を示す。また、図２３（Ｂ）および図２３（Ｃ）は、図２３
（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。また、図２
４乃至図３２においても同様とする。なお、実施の形態１に示すトランジスタ１００と、
同様の機能を有する構成は実施の形態１に示すトランジスタ１００と同符号を付記し、実
施の形態１に示すトランジスタを参酌することができる。
はじめに、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）に示すように、基板１９０
上に、絶縁体１１０、絶縁体１２０Ａ、およびレジストマスク１９１を形成する。
続いて、図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）に示すように、レジストマス
ク１９１を用いて、絶縁体１２０Ａの不要な部分を除去し、絶縁体１２０Ｂを形成する。
次に、図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）に示すように、絶縁体１２０Ｂ
の開口部の内壁に沿って、酸化物半導体１３０Ａを形成する。続いて、酸化物半導体１３
０Ａ上に、絶縁体１２５Ａを形成する。なお、絶縁体１２５Ａは絶縁体１１０または絶縁
体１２０Ａと同様の工程で成膜することができる。
次に、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）に示すように、絶縁体１２５Ａ
、酸化物半導体１３０Ａの不要な部分を除去し、酸化物半導体１３０および絶縁体１２５
Ｂを形成する。
なお、酸化物半導体１３０Ａおよび絶縁体１２５Ａの不要な部分を除去するには、例えば
、エッチバック処理、または、ＣＭＰ処理などにより、絶縁体１２０Ｂが露出するまで、
絶縁体１２５Ａ、および酸化物半導体１３０Ａの一部を除去すればよい。この際、絶縁体
１２０Ｂをストッパ層として使用することもでき、絶縁体１２０Ｂが薄くなる場合がある
。
続いて、図２７（Ａ）、図２７（Ｂ）、および図２７（Ｃ）に示すように、絶縁体１２０
Ｂ、および絶縁体１２５Ｂの不要な部分を除去し、酸化物半導体１３０の上面、および側
面の一部を露出し、絶縁体１２０および絶縁体１２５を形成する。当該工程は、例えば、
絶縁体１２０Ｂおよび絶縁体１２５Ｂをドライエッチング法によりエッチバック処理を行
うとよい。このとき、図２７（Ｂ）、および図２７（Ｃ）に示すように、酸化物半導体１
３０の一部が、絶縁体１２０および絶縁体１２５に埋め込まれた状態にしておくことで、
後工程において酸化物半導体１３０が倒壊することを抑制することができる。
次に、図２８（Ａ）、図２８（Ｂ）、および図２８（Ｃ）に示すように、酸化物半導体１
３０上に、導電体１４０Ａ、およびレジストマスク１９２を形成する。続いて、レジスト
マスク１９２を用いて、導電体１４０Ａの不要な部分を除去し、導電体１４０Ｂを形成す
る。
次に、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）に示すように、導電体１４０Ｂ
上に、絶縁体１７０Ａおよびレジストマスク１９３を形成する。続いて、図３０（Ａ）、
図３０（Ｂ）、および図３０（Ｃ）に示すように、レジストマスク１９３を用いて、絶縁
体１７０Ａおよび導電体１４０Ｂの不要な部分を除去し、絶縁体１７０、導電体１４０ａ
、および導電体１４０ｂを形成する。
次に、図３１（Ａ）、図３１（Ｂ）、および図３１（Ｃ）に示すように、酸化物半導体１
３０上に、絶縁体１５０Ａおよび導電体１６０Ａを形成する。続いて、図３２（Ａ）、図
３２（Ｂ）、および図３２（Ｃ）に示すように、絶縁体１５０Ａおよび導電体１６０Ａの
不要な部分を除去する。なお、当該工程には、例えば、ＣＭＰ処理などにより、絶縁体１
７０が露出するまで、絶縁体１５０Ａ、および導電体１６０Ａの一部を除去すればよい。
この際、絶縁体１７０をストッパ層として使用することもでき、絶縁体１７０が薄くなる
場合がある。
以上の工程により、図３２に示すトランジスタ１００を作製することができる。トランジ
スタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を有する。
また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極としての
機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導電体１６
０は、ゲート電極としての機能を有する。
ここで、図３２に示すように、酸化物半導体１３０において、絶縁体１５０を介して、導
電体１６０と重なる領域の幅をそれぞれＷ１、Ｗ２とする。また、酸化物半導体１３０に
おいて、絶縁体１５０を介して、導電体１６０と重なる領域の長さをＬとする。また、酸
化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対向する部分高さを
Ｈとする。
酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、または重なる領
域にチャネルが形成される場合がある。従って、チャネル形成領域は、長さＬ、幅Ｗ１、
幅Ｗ２、および高さＨで規定することができる。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅Ｗ１及び幅Ｗ２は、
膜厚により制御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、先の実施の形態で説明した構成と比較して、チャネル形成領域が
おおよそ二倍となるため、オン特性が高くなり、トランジスタの制御性を向上することが
できる。さらに、チャネル形成領域の三方は、絶縁体１５０を介して、導電体１６０に囲
まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネル形
成領域の少なくとも三方から電界を印加することができる。従って、本構造では、トラン
ジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができ
る。また、チャネルが形成される領域に少なくとも三方から電界が印加されるため、パン
チスルー現象に起因したリーク電流が抑制されたトランジスタを提供することができる。
なお、酸化物半導体１３０において、高さＨが大きいほどチャネル形成領域も大きくなり
、トランジスタのオン電流を高くすることができる。また、酸化物半導体１３０の幅Ｗ１
、および幅Ｗ２が薄いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレ
ッショルドスイング値を小さくすることができる。
従って、例えば、高さＨが、幅Ｗ１または幅Ｗ２の３倍以上の長さとなることが好ましい
。高さＨが、幅Ｗ１または幅Ｗ２の３倍以上の長さとなることで、サブスレッショルドス
イング値が小さく、かつオン特性がよいトランジスタを提供することができる。具体的に
は、例えば、酸化物半導体１３０における高さＨが、１０ｎｍ以上、好ましくは２０ｎｍ
以上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただ
し、半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０におけ
る高さＨを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ
以下とすればよい。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例７＞
以下では、トランジスタ１００の変形例について、図３３を用いて説明する。なお、半導
体装置の作製方法４に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法４を参酌することができる。
まず、絶縁体１１０上に膜１１５を形成し、膜１１５上に絶縁体１２０Ａを成膜する。続
いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去する。この時、膜１
１５はストッパ膜として機能する。従って、膜１１５は必須の構成ではないが、膜１１５
を形成しておくことで、開口部の高さのばらつきを抑えることができる。開口部の形状を
揃えることで、後の工程で形成する酸化物半導体のサイズにばらつきが少なくなるため、
信頼性が高いトランジスタを提供することができる。
続いて、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０を作りこむ。
次に、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ｂを除去することで
、酸化物半導体１３０の全側面を露出する。この時も、ストッパ膜として、膜１１５を用
いることができるため、酸化物半導体１３０の全側面を容易に露出させることができる。
当該工程で、酸化物半導体１３０の全側面を露出させることで、後の工程で形成する絶縁
体１５０を介して、導電体１６０と対する領域が大きくなり、チャネル長となる領域を効
率よく形成することができる。
酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法４と同様の工程を経
て、図３３（Ａ）、図３３（Ｂ）および図３３（Ｃ）に示す、トランジスタ１００を作製
することができる。
図３３（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図３３（Ｂ）および
図３３（Ｃ）は、図３３（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、
または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０に
おいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３０において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０の側
面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショルド
スイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０の高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに
好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半導体装
置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さを、３
００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とすればよ
い。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例８＞
以下では、トランジスタ１００の変形例について、図３４を用いて説明する。なお、半導
体装置の作製方法４に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法４を参酌することができる。
まず、絶縁体１１０上に膜１１５を形成し、膜１１５上に絶縁体１２０Ａを成膜する。続
いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去する。
続いて、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０を作りこむ。
次に、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０の高さに、少なくとも、
後に形成する絶縁体１５０の厚みを加えた以上の深さとなるように、絶縁体１２０Ｂを除
去し、絶縁体１２０を形成する。つまり、図３４に示す、完成されたトランジスタ１００
において、酸化物半導体１３０の一部の上部および全側面が、絶縁体１５０を介して、導
電体１６０に覆われる構造となる。
本構成において、ストッパ膜として、膜１１５を用いることが好ましい。膜１１５を用い
ることで、絶縁体１２０Ｂを除去する際に、エッチングが過剰になり、酸化物半導体１３
０の下部までエッチングされ、酸化物半導体１３０が倒壊することを防止することができ
る。
酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法４と同様の工程を経
て、図３４（Ａ）、図３４（Ｂ）および図３４（Ｃ）に示す、トランジスタ１００を作製
することができる。
図３４（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図３４（Ｂ）および
図３４（Ｃ）は、図３４（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、
または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０に
おいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３０において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０の側
面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショルド
スイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０における高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、
さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半
導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さ
を、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とす
ればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例９＞
以下では、トランジスタ１００の変形例について、図３５を用いて説明する。なお、半導
体装置の作製方法４に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法４を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、酸化物半導体１３０Ａと同様の
工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０ｂの側面を露出する。このとき、酸化物半導体１３０ｂの一部が絶縁体１２
０に埋め込まれた状態にしておくことで、後工程において酸化物半導体１３０ｂが倒壊す
ることを抑制することができる。
次に、半導体装置の作製方法４と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
続いて、半導体装置の作製方法４と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３０ｃ、絶縁体１５０、導電体１６０を形成する。この際、絶縁体１
７０をストッパ層として使用することもでき、絶縁体１７０の厚さが減少する場合がある
。
以上の工程を経て、図３５（Ａ）、図３５（Ｂ）および図３５（Ｃ）に示す、トランジス
タ１００を作製することができる。
図３５（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図３５（Ｂ）および
図３５（Ｃ）は、図３５（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する
、または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０
ｂにおいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている
。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、例えば、酸化物半導体１３０ｂにおいて、チャネル形成領域の高さがチャネル形
成領域の幅の３倍以上となることが好ましい。チャネル形成領域の高さがチャネル形成領
域の幅の３倍以上となることで、サブスレッショルドスイング値が小さく、かつオン特性
がよいトランジスタを提供することができる。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１０＞
以下では、トランジスタ１００の変形例について、図３６を用いて説明する。なお、半導
体装置の作製方法４に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法４を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法４で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ｂを除去することで
、酸化物半導体１３０の全側面を露出する。この時も、ストッパ膜として、酸化物半導体
１３０ａを用いることができるため、酸化物半導体１３０の全側面を容易に露出させるこ
とができる。なお、当該工程で、酸化物半導体１３０の全側面を露出させることで、後の
工程で形成する絶縁体１５０を介して、導電体１６０と対する領域が大きくなり、チャネ
ル長となる領域を効率よく形成することができる。
次に、半導体装置の作製方法４と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、半導体装置の変形例１と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０ｃとすればよい。一
方、酸化物半導体１３０ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０ｃとすればよい。また、酸化物半導体１３０ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図３６（Ａ）、図３６（Ｂ）および図３６（Ｃ）に示す、トランジス
タ１００を作製することができる。
図３６（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図３６（Ｂ）および
図３６（Ｃ）は、図３６（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する
、または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０
ｂにおいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている
。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０ｂの
側面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショル
ドスイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また
、例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以
上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし
、半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおけ
る高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以
下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１１＞
以下では、トランジスタ１００の変形例について、図３７を用いて説明する。なお、半導
体装置の作製方法４に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法４を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法４で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法４と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０ｂの高さに、後に形成す
る絶縁体１５０の厚みを加えた以上の深さとなるように、酸化物半導体１３０ａおよび絶
縁体１１０の一部を除去し、絶縁体１２０を形成する。つまり、図３７に示す、完成され
たトランジスタ１００において、酸化物半導体１３０ｂの一部の上面および側面が、絶縁
体１５０を介して、導電体１６０に覆われる構造となる。
本構成において、酸化物半導体１３０ａが酸化物半導体１３０ｃおよび絶縁体１５０の厚
みの総計よりも厚く形成されている場合、絶縁体１１０をストッパ膜として用いることが
できる。絶縁体１１０をストッパ膜として用いることで、酸化物半導体１３０ｂの側面を
露出する際に、エッチングが過剰になり、酸化物半導体１３０の下部の絶縁体までエッチ
ングされ、酸化物半導体１３０が倒壊することを防止することができる。
次に、半導体装置の作製方法４と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および絶縁体１７０を形成する。
続いて、半導体装置の変形例１と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０ｃとすればよい。一
方、酸化物半導体１３０ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０ｃとすればよい。また、酸化物半導体１３０ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図３７（Ａ）、図３７（Ｂ）および図３７（Ｃ）に示す、トランジス
タ１００を作製することができる。
図３７（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図３７（Ｂ）および
図３７（Ｃ）は、図３７（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する
、または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０
ｂにおいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている
。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、チャネル形成領域の幅を薄くした場合でも、酸化物半導体１３０ｂの
側面に広範囲にわたってチャネル形成領域を形成することができる為、サブスレッショル
ドスイング値が小さく、かつオン特性がよいトランジスタを提供することができる。また
、例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以
上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし
、半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおけ
る高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以
下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジスト
マスクを用いずに、島状の酸化物半導体を形成することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
＜半導体装置の変形例１２＞
本実施の形態では、トランジスタ１００の変形例について、図３８乃至図５４を用いて説
明する。
＜半導体装置の作製方法５＞
以下に、半導体装置の作製方法の一例を図３８乃至図４８を参照して説明する。なお、図
３８（Ａ）は、上面図の一例を示す。また、図３８（Ｂ）および図３８（Ｃ）は、図３８
（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。また、図３
９乃至図４８においても同様とする。なお、実施の形態１に示すトランジスタ１００と、
同様の機能を有する構成は実施の形態１に示すトランジスタ１００と同符号を付記し、実
施の形態１に示すトランジスタを参酌することができる。
はじめに、図３８（Ａ）、図３８（Ｂ）、および図３８（Ｃ）に示すように、基板１９０
上に、絶縁体１１０、膜１１５、開口部を有する絶縁体１２０Ｂを形成する。
次に、図３９（Ａ）、図３９（Ｂ）、および図３９（Ｃ）に示すように、絶縁体１２０Ｂ
の開口部の内壁に沿って、酸化物半導体１３０Ａを形成する。続いて、図４０（Ａ）、図
４０（Ｂ）、および図４０（Ｃ）に示すように、酸化物半導体１３０Ａの不要な部分を除
去し、環状の酸化物半導体１３０を形成する。本工程は、例えば、膜１１５をストッパ膜
として用い、ドライエッチング法を用いたエッチバック処理により行うことができる。
次に、図４１（Ａ）、図４１（Ｂ）、および図４１（Ｃ）に示すように、絶縁体１２０Ｂ
、酸化物半導体１３０、および膜１１５上に、絶縁体１２５Ａを形成する。なお、絶縁体
１２５Ａは絶縁体１１０または絶縁体１２０Ａと同様の工程で成膜することができる。
続いて、図４２（Ａ）、図４２（Ｂ）、および図４２（Ｃ）に示すように、絶縁体１２０
Ｂ、および絶縁体１２５Ａの不要な部分を除去し、酸化物半導体１３０の上面、および側
面の一部を露出し、絶縁体１２０および絶縁体１２５を形成する。当該工程は、例えば、
絶縁体１２０Ｂおよび絶縁体１２５Ａをドライエッチング法によりエッチバック処理を行
うとよい。このとき、図４２（Ｂ）、および図４２（Ｃ）に示すように、酸化物半導体１
３０の一部が、絶縁体１２０および絶縁体１２５に埋め込まれた状態にしておくことで、
後工程において酸化物半導体１３０が倒壊することを抑制することができる。
次に、図４３（Ａ）、図４３（Ｂ）、および図４３（Ｃ）に示すように、酸化物半導体１
３０上に、導電体１４０Ａ、およびレジストマスク１９２を形成する。
続いて、図４４（Ａ）、図４４（Ｂ）、および図４４（Ｃ）に示すように、レジストマス
ク１９２を用いて、導電体１４０Ａの不要な部分を除去し、導電体１４０Ｂを形成する。
次に、図４５（Ａ）、図４５（Ｂ）、および図４５（Ｃ）に示すように、導電体１４０Ｂ
上に、絶縁体１７０Ａおよびレジストマスク１９３を形成する。続いて、図４６（Ａ）、
図４６（Ｂ）、および図４６（Ｃ）に示すように、レジストマスク１９３を用いて、絶縁
体１７０Ａおよび導電体１４０Ａの不要な部分を除去し、絶縁体１７０、導電体１４０ａ
、および導電体１４０ｂを形成する。
次に、図４７（Ａ）、図４７（Ｂ）、および図４７（Ｃ）に示すように、酸化物半導体１
３０上に、絶縁体１５０Ａおよび導電体１６０Ａを形成する。続いて、図４８（Ａ）、図
４８（Ｂ）、および図４８（Ｃ）に示すように、絶縁体１５０Ａおよび導電体１６０Ａの
不要な部分を除去する。なお、当該工程には、例えば、ＣＭＰ処理などにより、絶縁体１
７０が露出するまで、絶縁体１５０Ａ、および導電体１６０Ａの一部を除去すればよい。
この際、絶縁体１７０をストッパ層として使用することもでき、絶縁体１７０が薄くなる
場合がある。
以上の工程により、図４８に示すトランジスタ１００を作製することができる。トランジ
スタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を有する。
また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極としての
機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導電体１６
０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、先の実施の形態で説明した構成と比較して、チャネル形成領域が
おおよそ二倍となるため、オン特性が高くなり、トランジスタの制御性を向上することが
できる。さらに、チャネル形成領域の三方は、絶縁体１５０を介して、導電体１６０に囲
まれている。つまり、導電体１６０から生じる電界によって、酸化物半導体１３０のチャ
ネル形成領域の少なくとも三方から電界を印加することができる。従って、本構造では、
トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすること
ができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるため
、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することがで
きる。
なお、酸化物半導体１３０において、導電体１６０と対向する側面が大きいほどチャネル
形成領域も大きくなり、トランジスタのオン電流を高くすることができる。また、酸化物
半導体１３０の幅が薄いほど、キャリアの制御性の高い領域の割合が増えるため、サブス
レッショルドスイング値を小さくすることができる。
従って、例えば、酸化物半導体１３０が、絶縁体１５０を介して、導電体１６０と対向す
る高さが、酸化物半導体１３０の幅の３倍以上の長さとなることが好ましい。本構成とな
ることで、サブスレッショルドスイング値が小さく、かつオン特性がよいトランジスタを
提供することができる。具体的には、例えば、酸化物半導体１３０における高さＨが、１
０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好ましくは
５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため、例
えば、酸化物半導体１３０における高さＨを、３００ｎｍ以下、好ましくは２００ｎｍ以
下、さらに好ましくは１５０ｎｍ以下とすればよい。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１３＞
以下では、トランジスタ１００の変形例について、図４９を用いて説明する。なお、半導
体装置の作製方法５に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法５を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、酸化物半導体１３０Ａと同様の
工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の側面を露出する。このとき、酸化物半導体１３０の一部が絶縁体１２０に
埋め込まれた状態にしておくことで、後工程において酸化物半導体１３０が倒壊すること
を抑制することができる。
次に、半導体装置の作製方法５と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
続いて、半導体装置の作製方法５と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３０ｃ、絶縁体１５０、導電体１６０を形成する。この際、絶縁体１
７０をストッパ層として使用することもでき、絶縁体１７０の厚さが減少する場合がある
。
以上の工程を経て、図４９（Ａ）、図４９（Ｂ）および図４９（Ｃ）に示す、トランジス
タ１００を作製することができる。
図４９（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図４９（Ｂ）および
図４９（Ｃ）は、図４９（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高い、また、制御性の良いトランジスタを提供することがで
きる。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する
、または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０
ｂにおいて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている
。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
例えば、酸化物半導体１３０ｂにおいて、チャネル形成領域の高さがチャネル形成領域の
幅の３倍以上となることが好ましい。チャネル形成領域の高さがチャネル形成領域の幅の
３倍以上となることで、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１４＞
以下では、トランジスタ１００の変形例について、図５０および図５１を用いて説明する
。なお、半導体装置の作製方法５に示すトランジスタ１００と同符号を付記した構成要素
は、半導体装置の作製方法５を参酌することができる。
まず、半導体装置の作製方法５の図３８乃至図４１に示すように、基板１９０上に、絶縁
体１１０、膜１１５、絶縁体１２０Ｂ、酸化物半導体１３０、および絶縁体１２５Ｂを形
成する。
次に、図５０（Ａ）、図５０（Ｂ）および図５０（Ｃ）に示すように、絶縁体１２０Ｂお
よび絶縁体１２５Ａを除去することで、酸化物半導体１３０の全側面を露出する。この時
も、ストッパ膜として、膜１１５を用いることができるため、酸化物半導体１３０の全側
面を容易に露出させることができる。当該工程で、酸化物半導体１３０の全側面を露出さ
せることで、後の工程で形成する絶縁体１５０を介して、導電体１６０と対する領域が大
きくなり、チャネル長となる領域を効率よく形成することができる。
続いて、酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法５と同様の
工程を経て、図５１（Ａ）、図５１（Ｂ）および図５１（Ｃ）に示す、トランジスタ１０
０を作製することができる。
図５１（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図５１（Ｂ）および
図５１（Ｃ）は、図５１（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高くかつ、制御性の良いトランジスタを提供することができ
る。さらに、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、ま
たは重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０にお
いて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３０において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３０の側面に広範囲にわたってチャネル形成領域を形
成することができる為、オン特性がよいトランジスタを提供することができる。また、例
えば、酸化物半導体１３０における高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、さ
らに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半導
体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さを
、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とすれ
ばよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と
、がほとんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１５＞
以下では、トランジスタ１００の変形例について、図５２を用いて説明する。なお、半導
体装置の作製方法５に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法５を参酌することができる。
まず、絶縁体１１０上に膜１１５を形成し、膜１１５上に絶縁体１２０Ａを成膜する。続
いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去する。
続いて、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０を作りこむ。
次に、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０の高さに、少なくとも、
後に形成する絶縁体１５０の厚みを加えた以上の深さとなるように、絶縁体１２０Ｂを除
去し、絶縁体１２０を形成する。つまり、図５２に示す、完成されたトランジスタ１００
において、酸化物半導体１３０の一部の上部および全側面が、絶縁体１５０を介して、導
電体１６０に覆われる構造となる。
本構成において、ストッパ膜として、膜１１５を用いることが好ましい。膜１１５を用い
ることで、絶縁体１２０Ｂを除去する際に、エッチングが過剰になり、酸化物半導体１３
０の下部までエッチングされ、酸化物半導体１３０が倒壊することを防止することができ
る。
酸化物半導体１３０を露出させた後の工程は、半導体装置の作製方法５と同様の工程を経
て、図５２（Ａ）、図５２（Ｂ）および図５２（Ｃ）に示す、トランジスタ１００を作製
することができる。
図５２（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図５２（Ｂ）および
図５２（Ｃ）は、図５２（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０は、チャネル形成領域としての機能を
有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電極
としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。導
電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高くかつ、制御性の良いトランジスタを提供することができ
る。さらに、酸化物半導体１３０は、絶縁体１５０を介して、導電体１６０と対する、ま
たは重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０にお
いて、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３０において、絶縁体１５０を介して、導電体１６０と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３０において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３０の側面に広範囲にわたってチャネル形成領域を形
成することができる為、オン特性がよいトランジスタを提供することができる。また、例
えば、酸化物半導体１３０における高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上、さ
らに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、半導
体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０における高さを
、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下とすれ
ばよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１６＞
以下では、トランジスタ１００の変形例について、図５３を用いて説明する。なお、半導
体装置の作製方法５に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法５を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法５で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ｂを除去することで
、酸化物半導体１３０ｂの全側面を露出する。この時も、ストッパ膜として、酸化物半導
体１３０ａを用いることができるため、酸化物半導体１３０ｂの全側面を容易に露出させ
ることができる。なお、当該工程で、酸化物半導体１３０ｂの全側面を露出させることで
、後の工程で形成する絶縁体１５０を介して、導電体１６０と対する領域が大きくなり、
チャネル長となる領域を効率よく形成することができる。
次に、半導体装置の作製方法５と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、半導体装置の変形例１と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図５３（Ａ）、図５３（Ｂ）および図５３（Ｃ）に示す、トランジス
タ１００を作製することができる。
図５３（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図５３（Ｂ）および
図５３（Ｃ）は、図５３（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高くかつ、制御性の良いトランジスタを提供することができ
る。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する、
または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０ｂ
において、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、酸化物半導体１３０ｂの側面に広範囲にわたってチャネル形成領域を
形成することができる為、オン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上
、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、
半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおける
高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下
とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難である。そこで、絶
縁体に形成された開口部に、酸化物半導体を作りこむことで、レジストマスクを用いずに
、島状の酸化物半導体を形成することができる。また、酸化物半導体の周辺部の絶縁体を
除去することで、島状の半導体を露出するため、酸化物半導体のエッチング残りや、残渣
の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１７＞
以下では、トランジスタ１００の変形例について、図５４を用いて説明する。なお、半導
体装置の作製方法５に示すトランジスタ１００と同符号を付記した構成要素は、半導体装
置の作製方法５を参酌することができる。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、半導体装置の作製方法５で説明
した酸化物半導体１３０Ａと同様の工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ａに設けられた開
口部に、酸化物半導体１３０ｂを作りこむ。つまり、酸化物半導体１３０ａに接して、酸
化物半導体１３０ｂが形成される。従って、酸化物半導体１３０ｂは、酸化物半導体１３
０ａよりもさらに不純物が少なく形成され、かつ、下層からの不純物の拡散を防止ことが
できる。
次に、半導体装置の作製方法５と同様の工程を用いて、絶縁体１２０Ｂを除去し、酸化物
半導体１３０の全側面を露出する。この時、酸化物半導体１３０ｂの高さに、後に形成す
る絶縁体１５０の厚みを加えた以上の深さとなるように、酸化物半導体１３０ａおよび絶
縁体１１０の一部を除去する。つまり、図５４に示す、完成されたトランジスタ１００に
おいて、酸化物半導体１３０ｂの一部の上面および側面が、絶縁体１５０を介して、導電
体１６０に覆われる構造となる。
本構成において、酸化物半導体１３０ａが酸化物半導体１３０ｃおよび絶縁体１５０の厚
みの総計よりも厚く形成されている場合、絶縁体１１０をストッパ膜として用いることが
できる。絶縁体１１０をストッパ膜として用いることで、酸化物半導体１３０ｂの側面を
露出する際に、エッチングが過剰になり、酸化物半導体１３０の下部の絶縁体までエッチ
ングされ、酸化物半導体１３０が倒壊することを防止することができる。
次に、半導体装置の作製方法５と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、半導体装置の変形例１と同様の工程を用いて、絶縁体１７０に形成された開口部
に、酸化物半導体１３０ｃ、絶縁体１５０、および導電体１６０を形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、および酸化物半導体１３０ｂと同様に
形成することができる。なお、トランジスタのオン電流を高くするためには、酸化物半導
体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、好ましくは１０ｎｍ以
下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３０Ｃとすればよい。一
方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体１３０ｂへ、隣接する
絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックす
る機能を有する。そのため、酸化物半導体１３０Ｃは、ある程度の厚さを有することが好
ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上
の厚さの領域を有する酸化物半導体１３０Ｃとすればよい。また、酸化物半導体１３０Ｃ
は、基板１９０、または基板１９０と酸化物半導体１３０ｂとの間に介在する絶縁体など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
つまり、酸化物半導体１３０ｂ上に酸化物半導体１３０ｃを薄く形成しておくことで、酸
化物半導体１３０の上層から、酸化物半導体１３０ｂへの不純物拡散も抑制することがで
きる。不純物が低減された酸化物半導体１３０ｂをチャネル形成領域となるようにトラン
ジスタを形成することで、信頼性の高い半導体装置を提供することができる。
以上の工程を経て、図５４（Ａ）、図５４（Ｂ）および図５４（Ｃ）に示す、トランジス
タ１００を作製することができる。
図５４（Ａ）は、トランジスタ１００の上面図の一例を示す。なお、図５４（Ｂ）および
図５４（Ｃ）は、図５４（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断
面図である。
トランジスタ１００において、酸化物半導体１３０ｂは、チャネル形成領域としての機能
を有する。また、導電体１４０ａおよび導電体１４０ｂは、ソース電極およびドレイン電
極としての機能を有する。また、絶縁体１５０は、ゲート絶縁体としての機能を有する。
導電体１６０は、ゲート電極としての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３０ｂの幅は、膜厚により制
御できる。従って、微細なトランジスタを容易に提供することができる。
また、本構成において、チャネル形成領域を大きく、かつチャネル形成領域の表面積が広
く形成できる為、オン特性の高くかつ、制御性の良いトランジスタを提供することができ
る。さらに、酸化物半導体１３０ｂは、絶縁体１５０を介して、導電体１６０と対する、
または重なる領域にチャネルが形成される場合がある。本構成は、酸化物半導体１３０ｂ
において、チャネル形成領域は、絶縁体１５０を介して、導電体１６０に囲まれている。
本構成により、導電体１６０から生じる電界によって、酸化物半導体１３０ｂのチャネル
が形成される領域の少なくとも三方から電界を印加することができる。従って、本構造で
は、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くする
ことができる。また、チャネルが形成される領域に少なくとも三方から電界が印加される
ため、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供すること
ができる。
なお、酸化物半導体１３０ｂにおいて、絶縁体１５０を介して、導電体１６０と対する側
面が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすること
ができる。また、酸化物半導体１３０ｂにおいて、チャネル形成領域の幅が薄いほど、キ
ャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さく
することができる。
従って、本構成は、酸化物半導体１３０ｂの側面に広範囲にわたってチャネル形成領域を
形成することができる為、オン特性がよいトランジスタを提供することができる。また、
例えば、酸化物半導体１３０ｂにおける高さが、１０ｎｍ以上、好ましくは２０ｎｍ以上
、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。ただし、
半導体装置の生産性が低下する場合があるため、例えば、酸化物半導体１３０ｂにおける
高さを、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下
とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタ１００は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほ
とんど重ならない構造を有するため、導電体１６０に係る寄生容量を小さくすることがで
きる。即ち、トランジスタ１００は動作周波数が高い。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジスト
マスクを用いずに、島状の酸化物半導体を形成することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
＜半導体装置の応用例１＞
本実施の形態では、トランジスタ１００の応用例について、図５５乃至図５７を用いて説
明する。なお、実施の形態３および実施の形態４に示すトランジスタ１００と、同様の機
能を有する構成は実施の形態３および実施の形態４に示すトランジスタ１００と同符号を
付記し、実施の形態３および実施の形態４に示すトランジスタを参酌することができる。
図５５には、実施の形態３乃至実施の形態４で説明したトランジスタ１００を、複数個並
列接続した場合の上面図の一例を示す。また、図５６および図５７は、図５５に示す一点
鎖線Ｙ１−Ｙ２、およびＺ１−Ｚ２に対応する断面図である。
図５５乃至図５７に示すように、トランジスタ１００を並列して形成する場合、導電体１
４０ａおよび導電体１４０ｂ、絶縁体１５０、および導電体１６０は、複数のトランジス
タ１００に共通して形成することができる。
また、図５５乃至図５７に示すように、絶縁体１５０、絶縁体１７０、および導電体１６
０上に、絶縁体１７１を形成した後、導電体１４０ａに接続する導電体１４５ａ、および
導電体１４０ｂに接続する導電体１４５ｂを形成してもよい。なお、導電体１４５ａ、お
よび導電体１４５ｂはソース配線またはドレイン配線として機能を有する。
本実施の形態により、微細な構造を有するトランジスタ１００を複数作製することができ
る。本実施の形態ではソース電極およびドレイン電極を複数のトランジスタにわたって一
括で形成することができ、半導体装置の微細化が可能となる。また、本構成により、コン
タクト開口も複数のトランジスタ１００に渡って、細長くまとめて形成することで、加工
が容易となり、また、コンタクト抵抗を抑制することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
＜半導体装置の構成例２＞
本実施の形態では、トランジスタ１０１およびトランジスタ１０２の構成について、図５
８乃至図８０を用いて説明する。
＜半導体装置の作製方法６＞
以下に、半導体装置の作製方法の一例を図５８乃至図７０を参照して説明する。なお、図
５８（Ａ）は、上面図の一例を示す。また、図５８（Ｂ）および図５８（Ｃ）は、図５８
（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。また、図５
９乃至図７０においても同様とする。なお、実施の形態１に示すトランジスタ１００と、
同様の機能を有する構成は実施の形態１に示すトランジスタ１００と同符号を付記し、実
施の形態１に示すトランジスタを参酌することができる。
はじめに、図５８（Ａ）、図５８（Ｂ）、および図５８（Ｃ）に示すように、基板１９０
上に、絶縁体１１０、膜１１５、絶縁体１２０Ａ、およびレジストマスク１９１を形成す
る。
続いて、図５９（Ａ）、図５９（Ｂ）、および図５９（Ｃ）に示すように、レジストマス
ク１９１を用いて、絶縁体１２０Ａの不要な部分を除去し、絶縁体１２０Ｂを形成する。
この時、膜１１５はストッパ膜として機能する。従って、膜１１５は必須の構成ではない
が、膜１１５を形成しておくことで、開口部の高さのばらつきを抑えることができる。開
口部の形状を揃えることで、後の工程で形成する酸化物半導体のサイズにばらつきが少な
くなるため、信頼性が高いトランジスタを提供することができる。
次に、図６０（Ａ）、図６０（Ｂ）、および図６０（Ｃ）に示すように、絶縁体１２０Ｂ
の開口部の内壁に沿って、酸化物半導体１３０Ａを形成する。続いて、図６１（Ａ）、図
６１（Ｂ）、および図６１（Ｃ）に示すように、酸化物半導体１３０Ａの不要な部分を除
去し、環状の酸化物半導体１３１Ａを形成する。本工程は、例えば、膜１１５をストッパ
膜として用い、ドライエッチング法を用いたエッチバック処理により行うことができる。
次に、図６２（Ａ）、図６２（Ｂ）、および図６２（Ｃ）に示すように、酸化物半導体１
３１Ａ上に、絶縁体１２５Ａを形成した後、レジストマスク１９４を形成する。
続いて、図６３（Ａ）、図６３（Ｂ）、および図６３（Ｃ）に示すように、絶縁体１２５
Ａ、酸化物半導体１３１Ａの不要な部分を除去し、酸化物半導体１３１、酸化物半導体１
３２、絶縁体１２０Ｃおよび絶縁体１２５Ｂを形成する。
次に、図６４（Ａ）、図６４（Ｂ）、および図６４（Ｃ）に示すように、絶縁体１２０Ｃ
、および絶縁体１２５Ｂの不要な部分を除去し、酸化物半導体１３１、および酸化物半導
体１３２の上面、および側面の一部を露出し、絶縁体１２０Ｄ、および絶縁体１２５Ｃを
形成する。当該工程は、例えば、絶縁体１２０Ｃおよび絶縁体１２５Ｂをドライエッチン
グ法によりエッチバック処理を行うとよい。このとき、図６４（Ｂ）、および図６４（Ｃ
）に示すように、酸化物半導体１３１および酸化物半導体１３２の一部が、絶縁体１２０
Ｄおよび絶縁体１２５Ｃに埋め込まれた状態にしておくことで、後工程において酸化物半
導体１３１および酸化物半導体１３２が倒壊することを抑制することができる。
次に、図６５（Ａ）、図６５（Ｂ）、および図６５（Ｃ）に示すように、酸化物半導体１
３１および酸化物半導体１３２上に、導電体１４０Ａ、レジストマスク１９５、およびレ
ジストマスク１９６をそれぞれ形成する。続いて、図６６（Ａ）、図６６（Ｂ）、および
図６６（Ｃ）に示すように、レジストマスク１９５、およびレジストマスク１９６を用い
て、導電体１４０Ａ、絶縁体１２０Ｄ、および絶縁体１２５Ｃの不要な部分を除去し、絶
縁体１２０Ｅ、絶縁体１２５Ｄ、導電体１４１および導電体１４２を形成する。なお、こ
こで、膜１１５をストッパ膜として使用し、導電体１４１および導電体１４２の下部にあ
る絶縁体以外を除去してもよい。
次に、図６７（Ａ）、図６７（Ｂ）、および図６７（Ｃ）に示すように、導電体１４１お
よび導電体１４２上に、絶縁体１７０Ａおよびレジストマスク１９３を形成する。続いて
、図６８（Ａ）、図６８（Ｂ）、および図６８（Ｃ）に示すように、レジストマスク１９
３を用いて、絶縁体１７０Ａ、導電体１４１および導電体１４２の不要な部分を除去し、
絶縁体１７０、絶縁体１２０、絶縁体１２５、導電体１４１ａ、導電体１４１ｂ、導電体
１４２ａ、および導電体１４２ｂを形成する。
次に、図６９（Ａ）、図６９（Ｂ）、および図６９（Ｃ）に示すように、酸化物半導体１
３１および酸化物半導体１３２上に、絶縁体１５０Ａおよび導電体１６０Ａを形成する。
続いて、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）に示すように、絶縁体１５０
Ａおよび導電体１６０Ａの不要な部分を除去し、絶縁体１５１、絶縁体１５２、導電体１
６１、および導電体１６２を形成する。なお、当該工程には、例えば、ＣＭＰ処理などに
より、絶縁体１７０が露出するまで、絶縁体１５０Ａ、および導電体１６０Ａの一部を除
去すればよい。この際、絶縁体１７０をストッパ層として使用することもでき、絶縁体１
７０が薄くなる場合がある。
以上の工程により、図７０に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１８＞
以下では、トランジスタ１０１およびトランジスタ１０２の変形例について、図７１乃至
図７７を用いて説明する。なお、半導体装置の作製方法６に示すトランジスタ１０１乃至
トランジスタ１０２と同符号を付記した構成要素は、半導体装置の作製方法６を参酌する
ことができる。
まず、半導体装置の作製方法６の図５８乃至図６３に示すように、基板１９０上に、絶縁
体１１０、膜１１５、絶縁体１２０Ｃ、絶縁体１２５Ｂ、酸化物半導体１３１、および酸
化物半導体１３２を形成する。
次に、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２０Ｃおよび絶縁体１２
５Ｂを除去することで、酸化物半導体１３１および酸化物半導体１３２の全側面を露出す
る。この時も、ストッパ膜として、膜１１５を用いることができるため、酸化物半導体１
３１および酸化物半導体１３２の全側面を容易に露出させることができる。当該工程で、
酸化物半導体１３１および酸化物半導体１３２の全側面を露出させることで、後の工程で
形成する絶縁体１５１を介して、導電体１６１と対する領域が大きくなり、チャネル長と
なる領域を効率よく形成することができる。
次に、図７２（Ａ）、図７２（Ｂ）、および図７２（Ｃ）に示すように、酸化物半導体１
３１および酸化物半導体１３２上に、導電体１４０Ａ、レジストマスク１９５、およびレ
ジストマスク１９６をそれぞれ形成する。続いて、図７３（Ａ）、図７３（Ｂ）、および
図７３（Ｃ）に示すように、レジストマスク１９５、およびレジストマスク１９６を用い
て、導電体１４０Ａの不要な部分を除去し、導電体１４１および導電体１４２を形成する
。なお、ここで、膜１１５をストッパ膜として使用することができる。
次に、図７４（Ａ）、図７４（Ｂ）、および図７４（Ｃ）に示すように、導電体１４１お
よび導電体１４２上に、絶縁体１７０Ａおよびレジストマスク１９３を形成する。続いて
、図７５（Ａ）、図７５（Ｂ）、および図７５（Ｃ）に示すように、レジストマスク１９
３を用いて、絶縁体１７０Ａ、導電体１４１および導電体１４２の不要な部分を除去し、
絶縁体１７０、導電体１４１ａ、導電体１４１ｂ、導電体１４２ａ、および導電体１４２
ｂを形成する。
次に、図７６（Ａ）、図７６（Ｂ）、および図７６（Ｃ）に示すように、酸化物半導体１
３１および酸化物半導体１３２上に、絶縁体１５０Ａおよび導電体１６０Ａを形成する。
続いて、図７７（Ａ）、図７７（Ｂ）、および図７７（Ｃ）に示すように、絶縁体１５０
Ａおよび導電体１６０Ａの不要な部分を除去し、絶縁体１５１、絶縁体１５２、導電体１
６１、および導電体１６２を形成する。なお、当該工程には、例えば、ＣＭＰ処理などに
より、絶縁体１７０が露出するまで、絶縁体１５０Ａ、および導電体１６０Ａの一部を除
去すればよい。この際、絶縁体１７０をストッパ層として使用することもでき、絶縁体１
７０が薄くなる場合がある。
以上の工程により、図７７に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例１９＞
以下では、トランジスタ１０１およびトランジスタ１０２の変形例について、図７８を用
いて説明する。なお、半導体装置の作製方法６に示すトランジスタ１０１乃至トランジス
タ１０２と同符号を付記した構成要素は、半導体装置の作製方法６を参酌することができ
る。
まず、半導体装置の作製方法６の図５８乃至図６３に示すように、基板１９０上に、絶縁
体１１０、膜１１５、絶縁体１２０Ｃ、絶縁体１２５Ｂ、酸化物半導体１３１、および酸
化物半導体１３２を形成する。
次に、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２０Ｃおよび絶縁体１２
５Ｂを除去することで、酸化物半導体１３１および酸化物半導体１３２の全側面を露出す
る。この時、酸化物半導体１３０の高さに、少なくとも、後に形成する絶縁体１５０の厚
みを加えた以上の深さとなるように、絶縁体１２０Ｂを除去し、絶縁体１２０を形成する
。つまり、図７８に示す、完成されたトランジスタ１０１において、酸化物半導体１３１
の一部の上部および全側面が、絶縁体１５１を介して、導電体１６１に覆われる構造とな
る。
本構成において、ストッパ膜として、膜１１５を用いることが好ましい。膜１１５を用い
ることで、絶縁体１２０Ｂを除去する際に、エッチングが過剰になり、酸化物半導体１３
１の下部までエッチングされ、酸化物半導体１３１が倒壊することを防止することができ
る。
以降の工程は、半導体装置の作製方法６と同様の工程を用いて、絶縁体１７０、導電体１
４１ａ、導電体１４１ｂ、導電体１４２ａ、導電体１４２ｂ、絶縁体１５１、絶縁体１５
２、導電体１６１、および導電体１６２を形成する。
以上の工程により、図７８に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成において、開口部の大きさによらず、酸化物半導体１３０の幅は、膜厚により制御
できる。従って、微細なトランジスタを容易に提供することができる。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例２０＞
以下では、トランジスタ１０１およびトランジスタ１０２の変形例について、図７９を用
いて説明する。なお、半導体装置の作製方法６に示すトランジスタ１０１乃至トランジス
タ１０２と同符号を付記した構成要素は、半導体装置の作製方法６を参酌することができ
る。
まず、絶縁体１１０上に酸化物半導体１３０ａを形成し、酸化物半導体１３０ａ上に絶縁
体１２０Ａを成膜する。なお、酸化物半導体１３０ａは、酸化物半導体１３０Ａと同様の
工程を用いて形成することができる。
続いて、レジストマスクを用いて、絶縁体１２０Ａの不要な部分を除去し、酸化物半導体
１３０ａを露出させる。なお、この時、酸化物半導体１３０ａは、ストッパ膜としても機
能する。酸化物半導体１３０ａをストッパ膜として用いることで、開口部の高さのばらつ
きを抑えることができる。開口部の形状を揃えることで、後の工程で形成する酸化物半導
体のサイズにばらつきが少なくなるため、信頼性が高いトランジスタを提供することがで
きる。
続いて、絶縁体１２０Ａに設けられた開口部に、酸化物半導体１３０Ｂを作りこむ。つま
り、酸化物半導体１３０ａに接して、酸化物半導体１３０Ｂが形成される。従って、酸化
物半導体１３０Ｂは、酸化物半導体１３０ａよりもさらに不純物が少なく形成され、かつ
、下層からの不純物の拡散を防止ことができる。なお、酸化物半導体１３０Ｂは、酸化物
半導体１３０Ａと同様の工程を用いて形成することができる。
次に、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２５Ａを形成後、絶縁体
１２０Ｂおよび絶縁体１２５Ａの不要な部分を除去し、絶縁体１２０Ｃ、絶縁体１２５Ｂ
、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂを形成する。
続いて、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２０Ｃおよび絶縁体１
２５Ｂの不要な部分を除去し、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂの側面
を露出する。このとき、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂの一部が絶縁
体１２５に埋め込まれた状態にしておくことで、後工程において酸化物半導体１３１、お
よび酸化物半導体１３２が倒壊することを抑制することができる。
次に、半導体装置の作製方法６と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、酸化物半導体１３１ｂおよび酸化物半
導体１３２ｂと同様に形成することができる。なお、トランジスタのオン電流を高くする
ためには、酸化物半導体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、
好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３
０Ｃとすればよい。一方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体
１３１ｂおよび酸化物半導体１３２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半
導体１３０Ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好
ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物半導体１
３０Ｃとすればよい。また、酸化物半導体１３０Ｃは、基板１９０、または基板１９０と
酸化物半導体１３１ｂおよび酸化物半導体１３２ｂとの間に介在する絶縁体などから放出
される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
つまり、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂ上に酸化物半導体１３０Ｃを
薄く形成しておくことで、酸化物半導体１３１および酸化物半導体１３２の上層から、酸
化物半導体１３１ｂおよび酸化物半導体１３２ｂへの不純物拡散も抑制することができる
。不純物が低減された酸化物半導体１３１ｂおよび酸化物半導体１３２ｂをチャネル形成
領域となるようにトランジスタを形成することで、信頼性の高い半導体装置を提供するこ
とができる。
続いて、半導体装置の作製方法６と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３１ｃ、酸化物半導体１３２ｃ、絶縁体１５１、絶縁体１５２、導電
体１６１、および導電体１６２を形成する。この際、絶縁体１７０をストッパ層として使
用することもでき、絶縁体１７０の厚さが減少する場合がある。
以上の工程により、図７９に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例２１＞
以下では、トランジスタ１０１およびトランジスタ１０２の変形例について、図８０を用
いて説明する。なお、半導体装置の作製方法６に示すトランジスタ１０１乃至トランジス
タ１０２と同符号を付記した構成要素は、半導体装置の作製方法６を参酌することができ
る。
まず、半導体装置の作製方法６と同様の工程を用いて、基板１９０上に、絶縁体１１０、
酸化物半導体１３０ａ、酸化物半導体１３１ｂ、酸化物半導体１３２ｂ、絶縁体１２０Ｃ
および絶縁体１２５Ｂを形成する。
次に、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２０Ｃおよび絶縁体１２
５Ｂの不要な部分を除去し、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂの全側面
を露出する。この時も、ストッパ膜として、酸化物半導体１３０ａを用いることができる
ため、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂの全側面を容易に露出させるこ
とができる。なお、当該工程で、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂの全
側面を露出させることで、後の工程で形成する絶縁体１５０を介して、導電体１６０と対
する領域が大きくなり、チャネル長となる領域を効率よく形成することができる。
次に、半導体装置の作製方法６と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、酸化物半導体１３１ｂおよび酸化物半
導体１３２ｂと同様に形成することができる。なお、トランジスタのオン電流を高くする
ためには、酸化物半導体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、
好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３
０Ｃとすればよい。一方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体
１３１ｂおよび酸化物半導体１３２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半
導体１３０Ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好
ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物半導体１
３０Ｃとすればよい。また、酸化物半導体１３０Ｃは、基板１９０、または基板１９０と
酸化物半導体１３１ｂおよび酸化物半導体１３２ｂとの間に介在する絶縁体などから放出
される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
つまり、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂ上に酸化物半導体１３０Ｃを
薄く形成しておくことで、酸化物半導体１３１および酸化物半導体１３２の上層から、酸
化物半導体１３１ｂおよび酸化物半導体１３２ｂへの不純物拡散も抑制することができる
。不純物が低減された酸化物半導体１３１ｂおよび酸化物半導体１３２ｂをチャネル形成
領域となるようにトランジスタを形成することで、信頼性の高い半導体装置を提供するこ
とができる。
続いて、半導体装置の作製方法６と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３１ｃ、酸化物半導体１３２ｃ、絶縁体１５１、絶縁体１５２、導電
体１６１、および導電体１６２を形成する。この際、絶縁体１７０をストッパ層として使
用することもでき、絶縁体１７０の厚さが減少する場合がある。
以上の工程により、図８０に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
＜半導体装置の変形例２２＞
以下では、トランジスタ１０１およびトランジスタ１０２の変形例について、図８１を用
いて説明する。なお、半導体装置の作製方法６に示すトランジスタ１０１乃至トランジス
タ１０２と同符号を付記した構成要素は、半導体装置の作製方法６を参酌することができ
る。
まず、半導体装置の作製方法６と同様の工程を用いて、基板１９０上に、絶縁体１１０、
酸化物半導体１３１ａ、酸化物半導体１３１ｂ、酸化物半導体１３２ａ、酸化物半導体１
３２ｂ、絶縁体１２０Ｃおよび絶縁体１２５Ｂを形成する。
次に、半導体装置の作製方法６と同様の工程を用いて、絶縁体１２０Ｃおよび絶縁体１２
５Ｂの不要な部分を除去し、酸化物半導体１３１ａ、酸化物半導体１３１ｂ、酸化物半導
体１３２ａ、および酸化物半導体１３２ｂの全側面を露出する。この時、酸化物半導体１
３１ｂの高さに、後に形成する絶縁体１５０の厚みを加えた以上の深さとなるように、絶
縁体１１０の一部を除去する。つまり、図８１に示す、完成されたトランジスタ１０１に
おいて、酸化物半導体１３１ｂの一部の上面および側面が、絶縁体１５１を介して、導電
体１６１に覆われる構造となる。
本構成において、酸化物半導体１３１ａが酸化物半導体１３１ｃおよび絶縁体１５１の厚
みの総計よりも厚く形成されている場合、絶縁体１１０をストッパ膜として用いることが
できる。絶縁体１１０をストッパ膜として用いることで、酸化物半導体１３１ｂの側面を
露出する際に、エッチングが過剰になり、酸化物半導体１３１、および酸化物半導体１３
２の下部の絶縁体までエッチングされ、酸化物半導体１３１、および酸化物半導体１３２
が倒壊することを防止することができる。
次に、半導体装置の作製方法６と同様の工程を用いて、導電体１４０ａ、導電体１４０ｂ
、および開口部を有する絶縁体１７０を形成する。
続いて、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃとなる酸化物半導体
１３０Ｃ、絶縁体１５０となる絶縁体１５０Ａ、および導電体１６０となる導電体１６０
Ａを形成する。
酸化物半導体１３０Ｃは、酸化物半導体１３０ａ、酸化物半導体１３１ｂおよび酸化物半
導体１３２ｂと同様に形成することができる。なお、トランジスタのオン電流を高くする
ためには、酸化物半導体１３０Ｃの厚さは小さいほど好ましい。例えば、２０ｎｍ未満、
好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する酸化物半導体１３
０Ｃとすればよい。一方、酸化物半導体１３０Ｃは、チャネルの形成される酸化物半導体
１３１ｂおよび酸化物半導体１３２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半
導体１３０Ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好
ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物半導体１
３０Ｃとすればよい。また、酸化物半導体１３０Ｃは、基板１９０、または基板１９０と
酸化物半導体１３１ｂおよび酸化物半導体１３２ｂとの間に介在する絶縁体などから放出
される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
つまり、酸化物半導体１３１ｂおよび酸化物半導体１３２ｂ上に酸化物半導体１３０ｃを
薄く形成しておくことで、酸化物半導体１３０の上層から、酸化物半導体１３０ｂへの不
純物拡散も抑制することができる。不純物が低減された酸化物半導体１３１ｂおよび酸化
物半導体１３２ｂをチャネル形成領域となるようにトランジスタを形成することで、信頼
性の高い半導体装置を提供することができる。
続いて、半導体装置の作製方法６と同様に、ＣＭＰ処理などにより、絶縁体１７０が露出
するまで、導電体１６０Ａ、絶縁体１５０Ａ、および酸化物半導体１３０Ｃの一部を除去
し、酸化物半導体１３１ｃ、酸化物半導体１３２ｃ、絶縁体１５１、絶縁体１５２、導電
体１６１、および導電体１６２を形成する。この際、絶縁体１７０をストッパ層として使
用することもでき、絶縁体１７０の厚さが減少する場合がある。
以上の工程により、図８１に示すトランジスタ１０１およびトランジスタ１０２を作製す
ることができる。トランジスタ１０１およびトランジスタ１０２において、酸化物半導体
１３１および酸化物半導体１３２は、チャネル形成領域としての機能を有する。また、導
電体１４１ａ、導電体１４１ｂ、導電体１４２ａおよび導電体１４２ｂは、ソース電極お
よびドレイン電極としての機能を有する。また、絶縁体１５１および絶縁体１５２は、ゲ
ート絶縁体としての機能を有する。導電体１６１および導電体１６２は、ゲート電極とし
ての機能を有する。
本構成において、開口部の大きさによらず、酸化物半導体１３１、および酸化物半導体１
３２の幅は、膜厚により制御できる。従って、微細なトランジスタを容易に提供すること
ができる。
また、トランジスタ１０１において、酸化物半導体１３１は、絶縁体１５１を介して、導
電体１６１と対する、または重なる領域にチャネルが形成される場合がある。本構成は、
酸化物半導体１３１において、チャネル形成領域は、絶縁体１５１を介して、導電体１６
１に囲まれている。
本構成により、導電体１６１から生じる電界によって、酸化物半導体１３１のチャネルが
形成される領域の少なくとも三方から電界を印加することができる。従って、本構造では
、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くするこ
とができる。また、チャネルが形成される領域に少なくとも三方から電界が印加されるた
め、パンチスルー現象に起因したリーク電流が抑制されたトランジスタを提供することが
できる。
なお、酸化物半導体１３１において、絶縁体１５１を介して、導電体１６１と対する側面
が大きいほどチャネル形成領域は大きくなり、トランジスタのオン電流を高くすることが
できる。また、酸化物半導体１３１において、チャネル形成領域の幅が薄いほど、キャリ
アの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくする
ことができる。
従って、本構成は、酸化物半導体１３１の側面に広範囲にわたってチャネル形成領域を形
成することができる為、サブスレッショルドスイング値が小さく、かつオン特性がよいト
ランジスタを提供することができる。また、例えば、酸化物半導体１３１における高さが
、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好まし
くは５０ｎｍ以上とすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、酸化物半導体１３１における高さを、３００ｎｍ以下、好ましくは２００ｎｍ
以下、さらに好ましくは１５０ｎｍ以下とすればよい。
高いオン電流が得られるため、本構造は、微細化されたトランジスタに適した構造といえ
る。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の
高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チ
ャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２
０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下
、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ１０１は、導電体１４１ａおよび導電体１４１ｂと、導電体１６１と
、がほとんど重ならない構造を有するため、導電体１６１に係る寄生容量を小さくするこ
とができる。即ち、トランジスタ１０１は動作周波数が高い。
なお、トランジスタ１０２は、トランジスタ１０１と線対称に形成されるため、同様の効
果を得ることができる。
また、酸化物半導体として、難エッチング材料であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いる場
合、エッチング条件によっては、レジストマスクがエッチング時に消失してしまう場合が
ある。また、難エッチング材料を残渣なくエッチングすることは困難であり、微細加工が
難しい。そこで、絶縁体に形成された開口部に、酸化物半導体を作りこむことで、レジス
トマスクを用いずに、微細な島状の酸化物半導体を形成することができる。また、酸化物
半導体の周辺部の絶縁体を除去することで、島状の半導体を露出するため、酸化物半導体
のエッチング残りや、残渣の発生を防止することができる。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
＜半導体装置の構成例３＞
本実施の形態では、トランジスタ１００の構成について、図８２を用いて説明する。なお
、図８２（Ａ）は、上面図の一例を示す。また、図８２（Ｂ）および図８２（Ｃ）は、図
８２（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。なお、
実施の形態１に示すトランジスタ１００と、同様の機能を有する構成は実施の形態１に示
すトランジスタ１００と同符号を付記し、実施の形態１に示すトランジスタを参酌するこ
とができる。
本発明の一態様に係るトランジスタは、図８２に示すように、基板１９０と酸化物半導体
１３０との間に導電体１６５を有しても構わない。導電体１６５は、トランジスタの第２
のゲート電極（バックゲート電極ともいう。）としての機能を有する。
導電体１６５を設けるには、例えば、基板１９０上に導電体１６５を形成したのち、絶縁
体１１１を成膜する。続いて、ＣＭＰ処理などにより、導電体１６５が露出するまで、絶
縁体１１０の一部を除去することで形成することができる。ＣＭＰ処理を行うことで、導
電体１６５による段差が小さくなるため、トランジスタ１００の形状不良が低減され、信
頼性を高めることができる。
なお、絶縁体１１１は必須の構成ではなく、導電体１６５を形成したのちに、絶縁体１１
０を形成してもよい。また、絶縁体１１０に、ＣＭＰ処理を行ってもよい。
導電体１６５には、例えば、導電体１６０と同じ電圧を印加することができる。こうする
ことで、酸化物半導体１３０の上下から電界を印加することが可能となるため、トランジ
スタのオン電流を大きくすることができる。また、トランジスタのオフ電流を小さくする
ことができる。または、導電体１６５には、例えば、ソース電極よりも低い電圧または高
い電圧を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動さ
せてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲ
ート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオ
フが実現できる場合がある。なお、導電体１６５に印加する電圧は、可変であってもよい
し、固定であってもよい。導電体１６５に印加する電圧を可変にする場合、電圧を制御す
る回路を導電体１６５と電気的に接続してもよい。
導電体１６５としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、
合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導
電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタ
ンおよび窒素を含む導電体などを用いてもよい。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態８）
＜半導体装置の構成例４＞
本実施の形態では、トランジスタ１００の構成について、図８３を用いて説明する。なお
、図８３（Ａ）は、上面図の一例を示す。また、図８３（Ｂ）および図８３（Ｃ）は、図
８３（Ａ）に示す一点鎖線Ｘ１−Ｘ２、及びＹ１−Ｙ２に対応する断面図である。なお、
実施の形態１に示すトランジスタ１００と、同様の機能を有する構成は実施の形態１に示
すトランジスタ１００と同符号を付記し、実施の形態１に示すトランジスタを参酌するこ
とができる。
本発明の一態様に係るトランジスタにおいて、導電体１６０、絶縁体１５０、酸化物半導
体１３０ｃは、図８３に示すような形状でも構わない。
図８３に示すトランジスタ１００を設けるには、例えば、実施の形態１乃至７に示す工程
と同様に、基板１９０上に、導電体１６５、絶縁体１１０、導電体１６５、酸化物半導体
１３０ａ、酸化物半導体１３０ｂ、絶縁体１２０を形成する。
続いて、導電体１４０Ａを形成した後、レジストマスクを用いて、導電体１４０ａおよび
導電体１４０ｂを形成する。
次に、酸化物半導体１３０Ｃ、絶縁体１５０Ａ、導電体１６０を成膜後、レジストマスク
を用いて酸化物半導体１３０ｃ、絶縁体１５０、導電体１６０を形成する。その後、絶縁
体１７０を成膜するとよい。
以上より、微細な構造であっても、安定した電気特性を有し、動作速度の高いトランジス
タを提供することができる。また、該トランジスタを用いることで、トランジスタ間にお
いて、サイズおよび特性のばらつきが小さく、集積度の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置
の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図８５（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。
＜半導体装置の構造１＞
図８６は、図８５（Ａ）に対応する半導体装置の断面図である。図８６に示す半導体装置
は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ
２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００とし
て、上述の実施の形態において記載したトランジスタを用いることができる。よって、ト
ランジスタ２１００については、適宜上述したトランジスタについての記載を参酌するこ
とができる。
図８６に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。
トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の
領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域および
ドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能
を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電
体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即
ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・
非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、ま
たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛
、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０と
して単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただ
し、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用い
ても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与す
る不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても
構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、ト
ランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である
。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離さ
れる。領域４６０は、絶縁性を有する領域である。
図８６に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体
４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂ
と、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電
体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６
ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶
縁体４８９と、絶縁体４９０と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、絶
縁体４９５と、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４
６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４
８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上に
配置する。また、絶縁体４９３は、トランジスタ２１００上に配置する。また、絶縁体４
９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電
体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導
電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口
部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体
４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口
部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋
め込まれている。
また、絶縁体４８９は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導
電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開
口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれ
ている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない
。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１０
０のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４
ａとトランジスタ２１００のゲート電極としての機能を有する導電体５０４とを電気的に
接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくするこ
とができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１０
０の飽和領域における電気特性を安定にすることができる。なお、導電体４７４ａは上記
実施の形態の導電体１６５に相当するため、詳細については導電体１６５の記載を参酌す
ることができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部を有する。なお、絶縁体４９０は
上記実施の形態の絶縁体１２０に相当するため、詳細については絶縁体１２０の記載を参
酌することができる。
また、絶縁体４９５は、トランジスタ２１００のソースまたはドレインの一方である導電
体５０７ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース
またはドレインの他方である導電体５０７ａに達する開口部と、トランジスタ２１００の
ゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を
有する。なお、絶縁体４９５は上記実施の形態の絶縁体１７０に相当するため、詳細につ
いては絶縁体１７０の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ２１００のソースまたはドレインの一方である導電
体５０７ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース
またはドレインの他方である導電体５０７ａに達する開口部と、トランジスタ２１００の
ゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を
有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ
または導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトラン
ジスタ２１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体
４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部
には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれてい
る。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３および絶縁体
４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニ
ウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジル
コニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、ま
たは積層で用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体
４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有
することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブ
ロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特
性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、
導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、
導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、
導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒素
、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト
、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウ
ム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層
で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを
含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム
、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図８７に示す半導体装置は、図８６に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図８７に示す半導体装置については、図８６に示した
半導体装置の記載を参酌する。具体的には、図８７に示す半導体装置は、トランジスタ２
２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすること
により、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向
上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、ト
ランジスタ２２００のオフ特性を向上させることができる。
また、図８８に示す半導体装置は、図８６に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図８８に示す半導体装置については、図８６に示した
半導体装置の記載を参酌する。具体的には、図８８に示す半導体装置は、トランジスタ２
２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図８８には
、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半
導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制す
ることができるためトランジスタ２２００のオフ特性を向上させることができる。なお、
絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる
。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
図８６乃至図８８に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタ
を作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小
することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネ
ル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した
場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすること
ができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型ト
ランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレ
ンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型
トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高
くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図８５（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図８９
に示す。
図８９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用い
ることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３
００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジス
タ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または
リフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導
体装置となる。
図８９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。
図８９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラン
ジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる
二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）
のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジス
タ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とするこ
とにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保
持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＧに
与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つま
り、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情
報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいて
は、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるよ
うな電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望の
メモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発
明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに
３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることに
より、当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置の構造１＞
図９０は、図８９（Ａ）に対応する半導体装置の断面図である。図９０に示す半導体装置
は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する
。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方
に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００につ
いての記載を参照する。また、トランジスタ３２００としては、図８６に示したトランジ
スタ２２００についての記載を参照する。なお、図８６では、トランジスタ２２００がｐ
チャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャ
ネル型トランジスタであっても構わない。
図９０に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。
トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の
領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図９０に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体
４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂ
と、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電
体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６
ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶
縁体４８９と、絶縁体４９０と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、絶
縁体４９５と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４
６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４
８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上に
配置する。また、絶縁体４９３は、トランジスタ２１００上に配置する。また、絶縁体４
９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電
体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導
電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口
部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体
４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口
部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋
め込まれている。
また、絶縁体４８９は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導
電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開
口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれ
ている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構
わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ
３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体
４７４ａとトランジスタ３３００のトップゲート電極である導電体５０４とを電気的に接
続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすること
ができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００
の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口
部と、を有する。
また、絶縁体４９５は、トランジスタ３３００のソース電極またはドレイン電極の一方で
ある導電体５０７ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００
のソースまたはドレインの他方である導電体５０７ａを通って、導電体４７４ｃに達する
開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂが埋
め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成
要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９３は、容量素子３４００の電極の一方である導電体５１４に達する開口
部と、トランジスタ３３００のソースまたはドレインの他方である導電体５０７ｂと接続
する導電体４９６ｃと接する導電体に達する開口部と、を有する。また、開口部には、そ
れぞれ導電体４９６ｅ、導電体４９６ｄが埋め込まれている。
また、絶縁体４９４は、導電体４９６ｂに達する開口部と、導電体４９６ｄに達する開口
部と、導電体４９６ｅに達する開口部と、を有する。また、開口部には、それぞれ導電体
４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体
４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有
することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブ
ロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特
性を安定にすることができる。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと
、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３
００のソースまたはドレインの一方である導電体５０７ｂと電気的に接続する。また、ト
ランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７
８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジス
タ３３００のソースまたはドレインの他方である導電体５０７ａと電気的に接続する。
容量素子３４００は、導電体５１５と、導電体５１４と、絶縁体５１１、を有する。
そのほかの構造については、適宜図８６などについての記載を参酌することができる。
なお、図９１に示す半導体装置は、図９０に示した半導体装置のトランジスタ３２００の
構造が異なるのみである。よって、図９１に示す半導体装置については、図９０に示した
半導体装置の記載を参酌する。具体的には、図９１に示す半導体装置は、トランジスタ３
２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００につい
ては、図８７に示したトランジスタ２２００の記載を参照する。なお、図８７では、トラ
ンジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジ
スタ３２００がｎチャネル型トランジスタであっても構わない。
また、図９２に示す半導体装置は、図９０に示した半導体装置のトランジスタ３２００の
構造が異なるのみである。よって、図９２に示す半導体装置については、図９０に示した
半導体装置の記載を参酌する。具体的には、図９２に示す半導体装置は、トランジスタ３
２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板
である半導体基板４５０に設けられたトランジスタ３２００については、図８８に示した
トランジスタ２２００の記載を参照する。なお、図８８では、トランジスタ２２００がｐ
チャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャ
ネル型トランジスタであっても構わない。
＜記憶装置２＞
図８９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図８９（Ａ）に
示した半導体装置と異なる。この場合も図８９（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。
図８９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって
、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子
３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（Ｃ
Ｂ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用
することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシ
ュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場
合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内
容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで
問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置
である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行わ
れるため、高速な動作が可能となる。
＜記憶装置３＞
図８９（Ａ）に示す半導体装置（記憶装置）の変形例について、図９３に示す回路図を用
いて説明する。
図９３に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素
子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述の
トランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００
乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができ
る。なお、図９３に示す半導体装置は、図９３では図示を省略したが、マトリクス状に複
数設けられる。図９３に示す半導体装置は、配線４００１、配線４００３、配線４００５
乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御す
ることができる。
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トラ
ンジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図９
３では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でも
よい。
図９３に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は
、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素
子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で
電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ
４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４
３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保
持する。
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トラ
ンジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジ
スタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは
、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続さ
れる。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００
の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するス
イッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態に
おいてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられ
ることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化
物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトラン
ジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点
がある。なお図９３では、トランジスタ４２００乃至４４００の導電型をｎチャネル型と
して示すが、ｐチャネル型でもよい。
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物
半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図９３
に示す半導体装置は、図９３に示すように、トランジスタ４１００を有する第１の層４０
２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、
トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トラ
ンジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装
置の小型化を図ることができる。
次いで、図９３に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、
書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続
されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電
圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、
電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４
００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２
の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４０
０１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態と
なる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上
昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の
電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１０
０を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の
上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、
配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって
、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓが
Ｖｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書
き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持
部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、
電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４
００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態とし
て配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで
低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電
位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の
電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、ト
ランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４
１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止ま
り、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、
配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノード
ＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈと
なるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４
４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持さ
れる。
図９３に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線
４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各ト
ランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する
。
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデー
タ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ
１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデー
タに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータ
を保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
次いで、図９３に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、
読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３
を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をロ
ーレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とす
る。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が
流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位
の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００の
Ｖｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が
小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」
からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦ
Ｇ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデー
タ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する
。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベ
ルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流
れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トラン
ジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなる
ため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２
」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を
導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続され
るデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで
、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また
、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００
が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。その
ため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくこ
とが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデー
タを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値
の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低
下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読
み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３
を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、
プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベ
ルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする
。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流
れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の
低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶ
ｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小
さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」か
らＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ
１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ
電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。
以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベ
ルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流
れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トラン
ジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなる
ため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１
」が読み出される。
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデ
ータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦ
Ｇ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）の
データを保持することができる。また、図９３においては、第１の層４０２１乃至第３の
層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積
を増大させず記憶容量の増加を図ることができる。
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出
すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−
Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあ
たりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけるこ
とができるため、データの信頼性に優れたものとすることができる。
また、図９４に図９３に対応する半導体装置の断面図を示す。図９４に示す半導体装置は
、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４
６００と、を有する。ここで、トランジスタ４１００は第１の層４０２１に形成され、ト
ランジスタ４２００、４３００、及び容量素子４５００は第２の層４０２２に形成され、
トランジスタ４４００及び容量素子４６００は第３の層４０２３に形成される。
ここで、トランジスタ４２００乃至４４００としてはトランジスタ３３００の記載を、ト
ランジスタ４１００としてはトランジスタ３２００の記載を参酌することができる。また
、その他の配線、絶縁体等についても適宜図９０の記載を参酌することができる。
なお、図９０に示す半導体装置の容量素子３４００では導電層を基板に対して平行に設け
て容量を形成する構成としたが、容量素子４５００、４６００では、トレンチ状に導電層
を設けて、容量を形成する構成としている。このような構成とすることで、同じ占有面積
であっても大きい容量値を確保することができる。
＜ＦＰＧＡ＞
また本発明の一態様は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）などのＬＳＩにも適用可能である。
図９５（Ａ）には、ＦＰＧＡのブロック図の一例を示す。ＦＰＧＡは、ルーティングスイ
ッチエレメント５２１と、ロジックエレメント５２２とによって構成される。また、ロジ
ックエレメント５２２は、コンフィギュレーションメモリに記憶したコンフィギュレーシ
ョンデータに応じて、組み合わせ回路の機能、または順序回路の機能といった論理回路の
機能を切り替えることができる。
図９５（Ｂ）は、ルーティングスイッチエレメント５２１の役割を説明するための模式図
である。ルーティングスイッチエレメント５２１は、コンフィギュレーションメモリ５２
３に記憶したコンフィギュレーションデータに応じて、ロジックエレメント５２２間の接
続を切り替えることができる。なお図９５（Ｂ）では、スイッチを一つ示し、端子ＩＮと
端子ＯＵＴの間の接続を切り替える様子を示しているが、実際には複数あるロジックエレ
メント５２２間にスイッチが設けられる。
図９５（Ｃ）には、コンフィギュレーションメモリ５２３として機能する回路構成の一例
を示す。コンフィギュレーションメモリ５２３は、ＯＳトランジスタで構成されるトラン
ジスタＭ１１と、Ｓｉトランジスタで構成されるＭ１２と、によって構成される。ノード
ＦＮＳＷには、トランジスタＭ１１を介してコンフィギュレーションデータＤＳＷが与え
られる。このコンフィギュレーションデータＤＳＷの電位は、トランジスタＭ１１を非導
通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤ
ＳＷの電位によって、トランジスタＭ１２の導通状態が切り替えられ、端子ＩＮと端子Ｏ
ＵＴの間の接続を切り替えることができる。
図９５（Ｄ）は、ロジックエレメント５２２の役割を説明するための模式図である。ロジ
ックエレメント５２２は、コンフィギュレーションメモリ５２７に記憶したコンフィギュ
レーションデータに応じて、端子ＯＵＴｍｅｍの電位を切り替えることができる。ルック
アップテーブル５２４は、端子ＯＵＴｍｅｍの電位に応じて、端子ＩＮの信号を処理する
組み合わせ回路の機能を切り替えることができる。またロジックエレメント５２２は、順
序回路であるレジスタ５２５と、端子ＯＵＴの信号を切り替えるためのセレクタ５２６を
有する。セレクタ５２６は、コンフィギュレーションメモリ５２７から出力される端子Ｏ
ＵＴｍｅｍの電位に応じて、ルックアップテーブル５２４の信号の出力か、レジスタ５２
５の信号の出力か、を選択することができる。
図９５（Ｅ）には、コンフィギュレーションメモリ５２７として機能する回路構成の一例
を示す。コンフィギュレーションメモリ５２７は、ＯＳトランジスタで構成されるトラン
ジスタＭ１３、トランジスタＭ１４と、Ｓｉトランジスタで構成されるトランジスタＭ１
５、トランジスタＭ１６と、によって構成される。ノードＦＮＬＥには、トランジスタＭ
１３を介してコンフィギュレーションデータＤＬＥが与えられる。ノードＦＮＢＬＥには
、トランジスタＭ１４を介してコンフィギュレーションデータＤＢＬＥが与えられる。コ
ンフィギュレーションデータＤＢＬＥは、コンフィギュレーションデータＤＬＥの論理が
反転した電位に相当する。このコンフィギュレーションデータＤＬＥ、コンフィギュレー
ションデータＤＢＬＥの電位は、トランジスタＭ１３、トランジスタＭ１４を非導通状態
とすることで、保持することができる。保持したコンフィギュレーションデータＤＬＥ、
コンフィギュレーションデータＤＢＬＥの電位によって、トランジスタＭ１５またはトラ
ンジスタＭ１６の一方の導通状態が切り替えられ、端子ＯＵＴｍｅｍには電位ＶＤＤまた
は電位ＶＳＳを与えることができる。
図９５（Ａ）乃至（Ｅ）の構成に対して、上記実施の形態で説明した構成を適用すること
ができる。例えばトランジスタＭ１２、トランジスタＭ１５、トランジスタＭ１６をＳｉ
トランジスタで構成し、トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４
をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配
線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費
電力化に優れた回路とすることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態１０）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の
一例について説明する。
＜撮像装置の構成＞
図９６（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装
置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回
路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列
（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。
周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複
数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有す
る。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０およ
び周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある
。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ
１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよ
い。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお
、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０
のいずれか一以上を省略してもよい。
また、図９６（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素
２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副
画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。
図９７（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図
９７（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設
けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光
を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともい
う）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２
（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして
機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５
３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された
配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記
載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］
と記載する。なお、図９７（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒ
に接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配
線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと
記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフ
ィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する
。図９７（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に
配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に
配置された画素２１１が有する副画素２１２の接続例を示す。図９７（Ｂ）において、ｎ
行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイ
ッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ
＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また
、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂが
スイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定さ
れず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副
画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ
）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加え
て、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１
１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２
１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図９７（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の
波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２
の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比
（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、
画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば
、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮
像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図９８の
断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レン
ズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図９８（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５
４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２
３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の
一部によって遮光されてしまうことがある。したがって、図９８（Ｂ）に示すように光電
変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０
が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を
光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供すること
ができる。
図９８に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、
Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図９７に示す副画素２１２に加え
て、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。
図９９（Ａ）、図９９（Ｂ）は、撮像装置を構成する素子の断面図である。図９９（Ａ）
に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５
１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５
２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオー
ド３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０
および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３
６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイ
オード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３
２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有
する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３
４０を備えている。
なお図９９（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５
１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。
該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保すること
ができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード
３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１
０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省
略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を省
略すればよい。層３３０を省略した断面図の一例を図９９（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に
替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アル
ミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用
いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トラン
ジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設
けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダ
ングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方
、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素
は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３
５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したが
って、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジス
タを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を
設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ
３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体
３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトラ
ンジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用
いる。
また、図９９（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層
３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図１００（Ａ１）および図１００（Ｂ１）に示すように、撮像装置の一部または全
部を湾曲させてもよい。図１００（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の
方向に湾曲させた状態を示している。図１００（Ａ２）は、図１００（Ａ１）中の一点鎖
線Ｘ１−Ｘ２で示した部位の断面図である。図１００（Ａ３）は、図１００（Ａ１）中の
一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図１００（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、
同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図１００（Ｂ２）は
、図１００（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図１００（Ｂ
３）は、図１００（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化
や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる
。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態１１）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの
半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図１０１は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図
である。
図１０１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有
している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ
１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん
、図１０１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵは
その用途によって多種多様な構成を有している。例えば、図１０１に示すＣＰＵまたは演
算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作
するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット
数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１０１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることがで
きる。
図１０１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９
６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素
子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１０２は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一
例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源
遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４
と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有
する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１
２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子
、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図１０２では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図１０２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図１０２において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのト
ランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成さ
れるトランジスタとすることもできる。
図１０２における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号に応じて、トランジスタ１２１０の
状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる
。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元
の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ等のＬＳＩ、Ｒ
Ｆ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。また、ＦＰＧＡ（
Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐ
ｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバ
イスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態１２）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置に
ついて、図１０３および図１０４を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例とし
てＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表
示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコ
ントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。ま
た、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリ
ント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直
接実装されたモジュールも全て表示装置に含むものとする。
図１０３は、本発明の一態様に係るＥＬ表示装置の一例である。図１０３（Ａ）に、ＥＬ
表示装置の画素の回路図を示す。図１０３（Ｂ）は、ＥＬ表示装置全体を示す上面図であ
る。また、図１０３（Ｃ）は、図１０３（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ
断面である。
図１０３（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。
したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素
子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発
明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
図１０３（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、
容量素子７４２と、発光素子７１９と、を有する。
なお、図１０３（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加
することが可能である。逆に、図１０３（Ａ）の各ノードにおいて、トランジスタ、スイ
ッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の
電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極
と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ
７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４
４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定
電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また
、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジ
スタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４
１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用す
ることができる。
図１０３（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板
７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、Ｆ
ＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回
路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３
５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図１０３（Ｃ）は、図１０３（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断
面図である。
図１０３（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０５と、導電
体７０５が埋め込まれた絶縁体７０１、絶縁体７０１上の絶縁体７０２と、絶縁体７０２
上の半導体７０３と、半導体７０３上の導電体７０７ａおよび導電体７０７ｂと、半導体
７０３上の絶縁体７０６と、絶縁体７０６上の導電体７０４を有する構造を示す。なお、
トランジスタ７４１の構造は一例であり、図１０３（Ｃ）に示す構造と異なる構造であっ
ても構わない。
したがって、図１０３（Ｃ）に示すトランジスタ７４１において、導電体７０４および導
電体７０５はゲート電極としての機能を有し、絶縁体７０２および絶縁体７０６はゲート
絶縁体としての機能を有し、導電体７０７ａおよび導電体７０７ｂはソース電極またはド
レイン電極としての機能を有する。なお、半導体７０３は、光が当たることで電気特性が
変動する場合がある。したがって、導電体７０５、導電体７０４のいずれか一以上が遮光
性を有すると好ましい。
図１０３（Ｃ）には、容量素子７４２として、絶縁体７１０上の導電体７１４ａと、導電
体７１４ａ上の絶縁体７１４ｂと、絶縁体７１４ｂ上の導電体７１４ｃと、を有する構造
を示す。
容量素子７４２において、導電体７１４ａは一方の電極として機能し、導電体７１４ｃは
他方の電極として機能する。
図１０３（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である
。したがって、図１０３（Ｃ）は表示品位の高いＥＬ表示装置である。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、
絶縁体７０９および絶縁体７１０は、トランジスタ７４１のソース電極又はドレイン電極
として機能する導電体７０７ａ及び７０７ｂに達する開口部を有してもよい。絶縁体７２
０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介して
トランジスタ７４１と電気的に接続している。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔
壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される
。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および
導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明
する。
図１０４（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図１０４に示す画
素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子
（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、
ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、
上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、
液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図１０３（Ｂ）の
一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図１０４（Ｂ）に示す。図１０４（Ｂ
）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配
線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導
電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子
７５２は、容量素子７４２についての記載を参照する。なお、図１０４（Ｂ）には、図１
０３（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定さ
れない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さ
いトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリ
ークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる
。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態と
することで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液
晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、
開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、
絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導
電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ
７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上
には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７
９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５
および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９
７が配置される。
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴ
Ｎ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ
−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎ
ｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎ
ｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モ
ード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌ
ｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（
Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、
ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃ
ｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モ
ード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ
）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔ
ａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用
いることができる。ただし、これに限定されず、駆動方法として様々なものを用いること
ができる。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供するこ
とができる、または、表示品位の高い表示装置を提供することができる。または、高精細
の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔ
ｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放
出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）
、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカ
ル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ
（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレ
ーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、
エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを
用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気
的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有してい
ても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）また
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペー
パーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する
場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすれ
ばよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するように
すればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けること
も可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さ
らに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することが
できる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、
ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜して
もよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパ
ッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態１３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器に
ついて説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１０５に
示す。
図１０５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図１０５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と
表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定され
ない。
図１０５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１
３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。または、位置入力装置としての機能は
、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す
ることができる。
図１０５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図１０５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図１０５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度にしたがって切り替える構成としてもよい。
図１０５（Ｆ）は乗用車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライ
ト９５４等を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
１００ トランジスタ
１０１ トランジスタ
１０２ トランジスタ
１１０ 絶縁体
１１１ 絶縁体
１１５ 膜
１２０ 絶縁体
１２０Ａ 絶縁体
１２０Ｂ 絶縁体
１２０Ｃ 絶縁体
１２０Ｄ 絶縁体
１２０Ｅ 絶縁体
１２１ 絶縁体
１２１Ａ 絶縁体
１２１Ｂ 絶縁体
１２５ 絶縁体
１２５Ａ 絶縁体
１２５Ｂ 絶縁体
１２５Ｃ 絶縁体
１２５Ｄ 絶縁体
１３０ 酸化物半導体
１３０ａ 酸化物半導体
１３０Ａ 酸化物半導体
１３０ｂ 酸化物半導体
１３０Ｂ 酸化物半導体
１３０ｃ 酸化物半導体
１３０Ｃ 酸化物半導体
１３１ 酸化物半導体
１３１Ａ 酸化物半導体
１３１ｂ 酸化物半導体
１３１ｃ 酸化物半導体
１３２ 酸化物半導体
１３２ｂ 酸化物半導体
１３２ｃ 酸化物半導体
１４０ａ 導電体
１４０Ａ 導電体
１４０ｂ 導電体
１４０Ｂ 導電体
１４１ 導電体
１４１ａ 導電体
１４１ｂ 導電体
１４２ 導電体
１４２ａ 導電体
１４２ｂ 導電体
１４５ａ 導電体
１４５ｂ 導電体
１５０ 絶縁体
１５０Ａ 絶縁体
１５１ 絶縁体
１５２ 絶縁体
１６０ 導電体
１６０Ａ 導電体
１６１ 導電体
１６２ 導電体
１６５ 導電体
１７０ 絶縁体
１７０Ａ 絶縁体
１７１ 絶縁体
１９０ 基板
１９１ レジストマスク
１９２ レジストマスク
１９３ レジストマスク
１９４ レジストマスク
１９５ レジストマスク
１９６ レジストマスク
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３８０ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８９ 絶縁体
４９０ 絶縁体
４９２ 絶縁体
４９３ 絶縁体
４９４ 絶縁体
４９５ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９６ｅ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
５０４ 導電体
５０７ａ 導電体
５０７ｂ 導電体
５１１ 絶縁体
５１４ 導電体
５１５ 導電体
５２１ ルーティングスイッチエレメント
５２２ ロジックエレメント
５２３ コンフィギュレーションメモリ
５２４ ルックアップテーブル
５２５ レジスタ
５２６ セレクタ
５２７ コンフィギュレーションメモリ
７００ 基板
７０１ 絶縁体
７０２ 絶縁体
７０３ 半導体
７０４ 導電体
７０５ 導電体
７０６ 絶縁体
７０７ａ 導電体
７０７ｂ 導電体
７１０ 絶縁体
７１４ａ 導電体
７１４ｂ 絶縁体
７１４ｃ 導電体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子

Claims (2)

  1. 基板上に第１の絶縁体を有し、
    前記第１の絶縁体上に、酸化物半導体を有し、
    前記酸化物半導体上に、第１の導電体、および第２の導電体を有し、
    前記酸化物半導体上に、第２の絶縁体を有し、
    前記第２の絶縁体上に、第３の導電体を有し、
    前記酸化物半導体の一部は、前記第１の絶縁体に埋め込まれ、
    前記第１の導電体と前記第１の絶縁体とは、第１の界面において接しており、
    前記第２の導電体と前記第１の絶縁体とは、第２の界面において接しており、
    前記第１の界面および前記第２の界面は、前記酸化物半導体の上面よりも低く、
    前記第１の界面および前記第２の界面は、前記酸化物半導体の底面よりも高い半導体装置。
  2. 基板上に第１の絶縁体を形成し、
    前記第１の絶縁体に開口部を形成し、
    前記開口部の内壁に沿って、第１の酸化物半導体を形成し、
    前記第１の酸化物半導体の一部を除去し、島状の第２の酸化物半導体および島状の第３の酸化物半導体を形成し、
    前記第２の酸化物半導体および前記第３の酸化物半導体上に、第１の導電体及び第２の導電体を形成し、
    前記第１の導電体、前記第２の導電体、前記第２の酸化物半導体および前記第３の酸化物半導体上に第２の絶縁体を形成し、
    前記第２の絶縁体上に第３の導電体を形成する半導体装置の作製方法。
JP2020179448A 2015-07-21 2020-10-27 半導体装置、及び半導体装置の作製方法 Withdrawn JP2021022746A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021207039A JP7354219B2 (ja) 2015-07-21 2021-12-21 半導体装置
JP2023152059A JP2023171404A (ja) 2015-07-21 2023-09-20 半導体装置の作製方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015143858 2015-07-21
JP2015143858 2015-07-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016141965A Division JP6785592B2 (ja) 2015-07-21 2016-07-20 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021207039A Division JP7354219B2 (ja) 2015-07-21 2021-12-21 半導体装置

Publications (1)

Publication Number Publication Date
JP2021022746A true JP2021022746A (ja) 2021-02-18

Family

ID=57836206

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016141965A Active JP6785592B2 (ja) 2015-07-21 2016-07-20 半導体装置の作製方法
JP2020179448A Withdrawn JP2021022746A (ja) 2015-07-21 2020-10-27 半導体装置、及び半導体装置の作製方法
JP2021207039A Active JP7354219B2 (ja) 2015-07-21 2021-12-21 半導体装置
JP2023152059A Pending JP2023171404A (ja) 2015-07-21 2023-09-20 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016141965A Active JP6785592B2 (ja) 2015-07-21 2016-07-20 半導体装置の作製方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021207039A Active JP7354219B2 (ja) 2015-07-21 2021-12-21 半導体装置
JP2023152059A Pending JP2023171404A (ja) 2015-07-21 2023-09-20 半導体装置の作製方法

Country Status (2)

Country Link
US (1) US10985278B2 (ja)
JP (4) JP6785592B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022036126A (ja) * 2015-07-21 2022-03-04 株式会社半導体エネルギー研究所 半導体装置
WO2023112729A1 (ja) * 2021-12-17 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170096956A (ko) 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
US10593818B2 (en) * 2016-12-09 2020-03-17 The Boeing Company Multijunction solar cell having patterned emitter and method of making the solar cell
JP7264894B2 (ja) * 2018-06-29 2023-04-25 株式会社半導体エネルギー研究所 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302825A (ja) * 1993-04-12 1994-10-28 Mitsubishi Electric Corp 半導体装置
US20120187410A1 (en) * 2011-01-26 2012-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20120267696A1 (en) * 2011-04-22 2012-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5215589B1 (ja) 1971-06-21 1977-04-30
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4397599B2 (ja) 2002-01-28 2010-01-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI272666B (en) 2002-01-28 2007-02-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101996773B1 (ko) * 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8436403B2 (en) * 2010-02-05 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor provided with sidewall and electronic appliance
US9391209B2 (en) * 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011111505A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102001820B1 (ko) 2010-03-19 2019-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
CN103069717B (zh) 2010-08-06 2018-01-30 株式会社半导体能源研究所 半导体集成电路
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9691772B2 (en) * 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
TWI627756B (zh) 2011-03-25 2018-06-21 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
JP5731904B2 (ja) 2011-05-25 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6250883B2 (ja) 2013-03-01 2017-12-20 株式会社半導体エネルギー研究所 半導体装置
KR102222344B1 (ko) * 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343579B2 (en) * 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
TWI633650B (zh) 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
TWI663733B (zh) 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6674269B2 (ja) 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302825A (ja) * 1993-04-12 1994-10-28 Mitsubishi Electric Corp 半導体装置
US20120187410A1 (en) * 2011-01-26 2012-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012169611A (ja) * 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20120267696A1 (en) * 2011-04-22 2012-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015130536A (ja) * 2011-04-22 2015-07-16 株式会社半導体エネルギー研究所 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022036126A (ja) * 2015-07-21 2022-03-04 株式会社半導体エネルギー研究所 半導体装置
JP7354219B2 (ja) 2015-07-21 2023-10-02 株式会社半導体エネルギー研究所 半導体装置
WO2023112729A1 (ja) * 2021-12-17 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Also Published As

Publication number Publication date
JP2017028282A (ja) 2017-02-02
JP2023171404A (ja) 2023-12-01
JP2022036126A (ja) 2022-03-04
US20170025543A1 (en) 2017-01-26
US10985278B2 (en) 2021-04-20
JP6785592B2 (ja) 2020-11-18
JP7354219B2 (ja) 2023-10-02

Similar Documents

Publication Publication Date Title
JP6764681B2 (ja) 半導体装置の作製方法
JP7032585B2 (ja) 半導体装置および電子機器
JP7354219B2 (ja) 半導体装置
JP7254867B2 (ja) 半導体装置の作製方法
JP7022796B2 (ja) 半導体装置
JP7113602B2 (ja) 表示装置及び電子機器
JP7025575B2 (ja) 半導体装置
JP2020161845A (ja) 電子機器
JP6796411B2 (ja) 半導体装置の作製方法
JP2019024105A (ja) 半導体装置の作製方法
JP2017017693A (ja) ロジック回路、半導体装置、電子部品、および電子機器
JP6633316B2 (ja) 半導体装置
KR20180038987A (ko) 표시 장치 및 전자 기기
JP7177036B2 (ja) 半導体装置
JP6949536B2 (ja) 半導体装置
JP2016146475A (ja) 半導体装置およびその作製方法
WO2017009738A1 (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20211222