JP6796411B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明の一態様は、半導体装置およびその作製方法に関する。
または、本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの作製方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の作製方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、作製方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、撮像装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示された（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示された（特許文献２参照。）。
２０１０年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタと比べ、優れた電気特性および信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタが開発された（特許文献３参照。）。該結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物は、ｃ軸配向性を有することから、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ−Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとも呼ばれている。
特開昭６３−２３９１１７号公報 特表平１１−５０５３７７号公報 特開２０１１−８６９２３号公報
微細な構造を有するトランジスタを提供することを課題の一とする。または、電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、半導体と、第１の絶縁体と、第２の絶縁体と、第１の導電体と、開口部と、を有し、第１の絶縁体は、半導体上に配置され、開口部は、半導体の一部と重なる位置に、第１の絶縁体を貫通して配置され、第２の絶縁体は、開口部の側面および底面と接する領域を有し、第１の導電体は、第２の絶縁体を介して半導体と重なって配置される半導体装置の作製方法であって、半導体上に配置された第３の絶縁体上に第１の層を形成し、第１の層上に第２の層を形成し、第２の層上にエッチングマスクを形成し、エッチングマスクを用いて、第１の層が露出するまで第２の層をエッチングすることで第３の層を形成し、第３の層の上面および側面に選択成長層を形成し、第３の層および選択成長層を用いて、第３の絶縁体が露出するまで第１の層をエッチングすることで第４の層を形成し、第３の層、選択成長層および第４の層を用いて、半導体が露出するまで第３の絶縁体をエッチングすることで第１の絶縁体を形成する半導体装置の作製方法である。
（２）
本発明の一態様は、半導体と、第１の絶縁体と、第２の絶縁体と、第１の導電体と、第２の導電体と、第３の導電体と、開口部と、を有し、第１の絶縁体は、半導体上に配置され、開口部は、半導体の一部と重なる位置に、第１の絶縁体を貫通して配置され、第２の絶縁体は、開口部の側面および底面と接する領域を有し、第１の導電体は、第２の絶縁体を介して半導体と重なって配置され、第２の導電体および第３の導電体は、それぞれ半導体と第１の絶縁体との間に配置される半導体装置の作製方法であって、半導体上に配置された第４の導電体と、第４の導電体上に配置された第３の絶縁体上に第１の層を形成し、第１の層上に第２の層を形成し、第２の層上にエッチングマスクを形成し、エッチングマスクを用いて、第１の層が露出するまで第２の層をエッチングすることで第３の層を形成し、第３の層の上面および側面に選択成長層を形成し、第３の層および選択成長層を用いて、第３の絶縁体が露出するまで第１の層をエッチングすることで第４の層を形成し、第３の層、選択成長層および第４の層を用いて、半導体が露出するまで第３の絶縁体および第４の導電体をエッチングすることで第１の絶縁体、第２の導電体および第３の導電体を形成する半導体装置の作製方法である。
（３）
本発明の一態様は、（１）または（２）において、第２の層がシリコンを有する半導体装置の作製方法である。
（４）
本発明の一態様は、半導体と、第１の絶縁体と、第２の絶縁体と、第１の導電体と、第２の導電体と、第３の導電体と、開口部と、を有し、第１の絶縁体は、半導体上に配置され、開口部は、半導体の一部と重なる位置に、第１の絶縁体を貫通して配置され、第２の絶縁体は、開口部の側面および底面と接する領域を有し、第１の導電体は、第２の絶縁体を介して半導体と重なって配置され、第２の導電体および第３の導電体は、それぞれ半導体と第１の絶縁体との間に配置される半導体装置の作製方法であって、半導体上に配置された第４の導電体と、第４の導電体上に配置された第３の絶縁体上にエッチングマスクを形成し、エッチングマスクを用いて、第４の導電体が露出するまで第３の絶縁体をエッチングすることで第５の絶縁体を形成し、第５の絶縁体の上面および側面に選択成長層を形成し、第５の絶縁体および選択成長層を用いて、半導体が露出するまで第４の導電体をエッチングすることで第２の導電体および第３の導電体を形成する半導体装置の作製方法である。
（５）
本発明の一態様は、（４）において、第３の絶縁体がシリコンを有する半導体装置の作製方法である。
（６）
本発明の一態様は、半導体と、第１の絶縁体と、第２の絶縁体と、第１の導電体と、第２の導電体と、第３の導電体と、開口部と、を有し、第１の絶縁体は、半導体上に配置され、開口部は、半導体の一部と重なる位置に、第１の絶縁体を貫通して配置され、第２の絶縁体は、開口部の側面および底面と接する領域を有し、第１の導電体は、第２の絶縁体を介して半導体と重なって配置され、第２の導電体および第３の導電体は、それぞれ半導体と第１の絶縁体との間に配置される半導体装置の作製方法であって、半導体上に配置された第４の導電体と、第４の導電体上に配置された第３の絶縁体上に第１の層を形成し、第１の層上の一部に第２の層を形成し、第１の層および第２の層をシランガスに曝すことで、第１の層にはシランガスに曝された第１の領域と曝されなかった第２の領域とが形成され、第２の層をエッチングし、第１の領域上に選択成長層を形成し、選択成長層を用いて第１の層から第２の領域をエッチングすることで第３の層を形成し、第３の層および選択成長層を用いて、半導体が露出するまで第３の絶縁体および第４の導電体をエッチングすることで第１の絶縁体、第２の導電体および第３の導電体を形成する半導体装置の作製方法である。
（７）
本発明の一態様は、（１）乃至（６）のいずれか一において、選択成長層は、シリコンおよびハロゲンを有する原料ガスを用いて形成する半導体装置の作製方法である。
（８）
本発明の一態様は、（１）乃至（７）のいずれか一において、半導体が酸化物半導体を有する半導体装置の作製方法である。
（９）
本発明の一態様は、（１）乃至（７）のいずれか一において、半導体がシリコンを有する半導体装置の作製方法である。
微細な構造を有するトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタのチャネル形成領域近傍のバンド図。 Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明する三角図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 本発明の一態様に係る電子機器を示す斜視図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符合の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状などについての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。ただし、不純物以外にも、過剰に含まれた主成分の元素がＤＯＳの原因となる場合もある。その場合、微量（例えば０．００１原子％以上３原子％未満）の添加物によってＤＯＳを低くできる場合がある。なお、該添加物としては、上述した不純物となりうる元素を用いることもできる。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、明細書において、単に半導体と記載される場合、様々な半導体に置き換えることができる場合がある。例えば、シリコン、ゲルマニウムなどの第１４族半導体、酸化物半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなどの化合物半導体、および有機半導体に置き換えることができる。
ここで、本発明の一態様に係る半導体装置を作製する際に、構成要素の一部をエッチングする方法の一例を説明する。まず、構成要素上に感光性を有する有機物または無機物の層を、スピンコート法などを用いて形成する。次に、フォトマスクを用いて、感光性を有する有機物または無機物の層に光を照射する。当該光としては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、感光性を有する有機物または無機物の層に照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。次に、現像液を用いて、感光性を有する有機物または無機物の層の露光された領域を、除去または残存させてレジストなどを有するエッチングマスクを形成する。
なお、エッチングマスクの下には、反射防止層（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）を形成してもよい。ＢＡＲＣを用いる場合、まずエッチングマスクによってＢＡＲＣをエッチングする。次に、エッチングマスクおよびＢＡＲＣを用いて、構成要素をエッチングする。ただし、ＢＡＲＣに代えて、反射防止層の機能を有さない有機物または無機物を用いてもよい場合がある。
構成要素のエッチング後には、用いたエッチングマスクなどを除去する。エッチングマスクなどの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。エッチングマスクなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したエッチングマスクなどを除去してもよい。
また、本明細書において、導電体、絶縁体および半導体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱酸化法またはプラズマ酸化法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
＜トランジスタの作製方法１＞
以下では、図１乃至図１０を用いて、本発明の一態様に係る半導体装置の有するトランジスタの作製方法について説明する。
まず、基板４００を準備する。
次に、絶縁体４０１となる絶縁体を成膜する。次に、絶縁体４０１となる絶縁体の一部をエッチングすることで溝部を有する絶縁体４０１を形成する。
次に、導電体４１３となる導電体を成膜し、絶縁体４０１の溝部を埋める。次に、導電体４１３となる導電体を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって処理し、絶縁体４０１の上面より上の部分を除去することで導電体４１３を形成する。なお、ＣＭＰ法に代えて、ドライエッチング法や機械研磨（ＭＰ：Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。
なお、絶縁体４０１となる絶縁体を成膜しなくてもよい場合がある。その場合、エッチングマスクを用いて導電体４１３となる導電体の一部をエッチングすることで導電体４１３を形成すればよい。また、導電体４１３となる導電体を形成しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃを順に成膜する（図１参照。）。なお、図１（Ａ）は上面図を示し、図１（Ｂ）は図１（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図１（Ｃ）は図１（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
なお、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃの一以上を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、水素や水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体および導電体４１６となる導電体を順に成膜する。ここで、絶縁体４０６ａとなる絶縁体または／および導電体４１６となる導電体を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、導電体４１６となる導電体の一部をエッチングすることで、島状の導電体４１６を形成する。次に、導電体４１６を用いて、半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体の一部をエッチングすることで半導体４０６ｂおよび絶縁体４０６ａを形成する（図２参照。）。なお、図２（Ａ）は上面図を示し、図２（Ｂ）は図２（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図２（Ｃ）は図２（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体のエッチングに導電体４１６を用いることで、レジストを用いた場合と比べてできあがる半導体４０６ｂおよび絶縁体４０６ａの形状を安定させることができる。即ち、微細な形状を有する半導体４０６ｂおよび絶縁体４０６ａを得ることができる。ただし、導電体４１６となる導電体を形成しない場合、半導体４０６ｂまたは／および絶縁体４０６ａのエッチングにレジストを用いてもよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第２の加熱処理を行うことで、エッチング時に混入した水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、絶縁体４１０を成膜する。
次に、第３の加熱処理を行ってもよい。第３の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第３の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、層４２０および層４２５を順に成膜する（図３参照。）。なお、図３（Ａ）は上面図を示し、図３（Ｂ）は図３（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図３（Ｃ）は図３（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
次に、層４２５の一部をエッチングすることで溝部を有する層４２３を形成する（図４参照。）。なお、図４（Ａ）は上面図を示し、図４（Ｂ）は図４（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図４（Ｃ）は図４（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
次に、層４２３の上面および側面に層４２４を形成する（図５参照。）。なお、図５（Ａ）は上面図を示し、図５（Ｂ）は図５（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図５（Ｃ）は図５（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
層４２４は、層４２３の表面（上面、側面など）に選択的に形成される層であり、層４２０の表面（上面など）には形成されないことが好ましい。例えば、層４２３がシリコンを有する場合、シリコンおよびハロゲンを有する原料ガスを用いたＣＶＤ法によって層４２４を形成することができる。その場合、層４２０の少なくとも露出した表面にはシリコンを有さない（有していても選択的な層の成長が起こらない程度に低濃度であればよい。）ことが好ましい。即ち、層４２０と層４２３とは異なる種類の層であることが好ましい。
または、層４２３の表面を酸化または窒化することで、層４２４を形成してもよい。層４２３が酸化または窒化することで膨張した部分が層４２４となる。その場合、層４２０の酸化もしくは窒化が起こらない（起こっても僅かであればよい。）、または酸化もしくは窒化によって層４２０の膨張が起こらない（起こっても層４２３の膨張よりも小さければよい。）ことが好ましい。なお、層４２３を酸化または窒化以外の方法で膨張させてもよい。
次に、層４２３および層４２４を用いて、層４２０の一部をエッチングすることで溝部を有する層４２６を形成する（図６参照。）。なお、図６（Ａ）は上面図を示し、図６（Ｂ）は図６（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図６（Ｃ）は図６（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
層４２６に形成された溝部の幅は、層４２４の厚さの分だけ層４２３に形成された溝部の幅よりも小さくなる。したがって、層４２６の溝部の幅は、露光機の解像度の限界値よりも小さくすることができる。例えば、層４２３の溝部の幅が２０ｎｍである場合、層４２４の厚さを５ｎｍ（両側面で１０ｎｍ）とすることで層４２６の溝部の幅を１０ｎｍまで小さくすることができる。
層４２４は、上述したようにエッチングマスクとしての機能を有するため、層４２０の表面には形成されないことが好ましい。ただし、層４２４の厚さを層４２３の厚さよりも薄くすることで、層４２４が層４２０の表面に形成されてもよい場合がある。このとき、異方性エッチング法によって層４２０の表面の層４２４をエッチングし、かつ層４２３の側面の層４２４を残存させることができる。したがって、層４２３の側面に残存した層４２４を用いることで、層４２３の溝部の幅よりも小さい溝部を有する層４２６を形成することができる。
次に、層４２３、層４２４および層４２６を用いて、絶縁体４１０の一部をエッチングすることで溝部を有する絶縁体４１１を形成する。このとき、層４２３および層４２４もエッチングすることができる（図７参照。）。なお、図７（Ａ）は上面図を示し、図７（Ｂ）は図７（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図７（Ｃ）は図７（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。例えば、絶縁体４１０が酸化シリコンである場合、層４２６はフッ素を有するエッチングガス（例えば、ＣＦ４、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨＦ３など）によってエッチングされにくい層であることが好ましい。
なお、絶縁体４１０の一部をエッチングすることで、導電体４１６の一部、半導体４０６ｂの一部、絶縁体４０６ａの一部、および絶縁体４０２ｃの一部が露出する。このとき、絶縁体４０２ｃなどの一部がエッチングされて薄くなる場合もある。
次に、層４２６および絶縁体４１１を用いて、導電体４１６の一部をエッチングすることで導電体４１６ａおよび導電体４１６ｂを形成する（図８参照。）。なお、図８（Ａ）は上面図を示し、図８（Ｂ）は図８（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図８（Ｃ）は図８（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
導電体４１６ａと導電体４１６ｂとの間隔は、層４２６の溝部の幅と同程度とすることができる。また、図示しないが、導電体４１６ａの端部、および導電体４１６ｂの端部がテーパー角を有する場合、導電体４１６ａと導電体４１６ｂとの間隔は、層４２６の溝部の幅よりも小さくすることができる。
次に、絶縁体４３６ｃ、絶縁体４４２および導電体４３４を順に成膜する（図９参照。）。なお、図９（Ａ）は上面図を示し、図９（Ｂ）は図９（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図９（Ｃ）は図９（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
ここで、絶縁体４３６ｃを成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
絶縁体４３６ｃまたは／および絶縁体４４２は、絶縁体４１１の溝部を埋めきってしまわない程度の厚さとすることが好ましい。例えば、絶縁体４１１の溝部の幅が１２ｎｍである場合、絶縁体４３６ｃの厚さと、絶縁体４４２の厚さと、の合計が６ｎｍ（絶縁体４１１の溝部の両側面における厚さが１２ｎｍ）未満とすればよい。なお、絶縁体４３６ｃまたは／および絶縁体４４２の厚さが、半導体４０６ｂと接する領域と、絶縁体４１１の溝部の側面と接する領域と、で異なる場合もある。その場合、絶縁体４１１の溝部の側面と接する領域における絶縁体４３６ｃおよび絶縁体４４２の厚さの合計が、絶縁体４１１の溝部の幅よりも薄ければよい。一方、導電体４３４は、絶縁体４１１の溝部を埋めきってしまう程度の厚さとすることが好ましい。
次に、導電体４３４、絶縁体４４２および絶縁体４３６ｃをＣＭＰ法などによって処理し、絶縁体４１１の上面より上の部分を除去することで導電体４０４、絶縁体４１２および絶縁体４０６ｃを形成する。このときに、絶縁体４１１の厚さが薄くなる場合がある。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。また、エッチングマスクを用いて、導電体４３４、絶縁体４４２および絶縁体４３６ｃの一部をエッチングしてもよい。
次に、絶縁体４０８を成膜することでトランジスタを作製することができる（図１０参照。）。なお、図１０（Ａ）は上面図を示し、図１０（Ｂ）は図１０（Ａ）における一点鎖線Ａ１−Ａ２に対応する断面図を示し、図１０（Ｃ）は図１０（Ａ）における一点鎖線Ａ３−Ａ４に対応する断面図を示す。
絶縁体４０８は、酸素を有する雰囲気下において成膜することが好ましい。特に、酸素ガスを用いたスパッタリング法によって成膜することが好ましい。こうすることで、絶縁体４０８を成膜する際に、例えば、絶縁体４１１などに過剰酸素を添加することができる。過剰酸素は、半導体４０６ｂとして酸化物半導体を用いた場合に欠陥準位を低減するために用いられる。半導体４０６ｂの欠陥準位密度が高いと、トランジスタの電気特性が劣化する要因となる。
ここで、絶縁体４０８を成膜しなくてもよい場合がある。
次に、第４の加熱処理を行ってもよい。第４の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第４の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。また、絶縁体４０８の成膜時に絶縁体４１１などに過剰酸素が添加されている場合、第４の加熱処理によって過剰酸素を拡散させることができる。
図１０に示すトランジスタにおいて、導電体４０４は第１のゲート電極（フロントゲート電極ともいう。）としての機能を有し、絶縁体４１２は第１のゲート絶縁体（フロントゲート絶縁体）としての機能を有し、半導体４０６ｂはチャネル形成領域としての機能を有し、導電体４１６ａはソース電極としての機能を有し、導電体４１６ｂはドレイン電極としての機能を有し、導電体４１３は第２のゲート電極（バックゲート電極ともいう。）としての機能を有し、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは第２のゲート絶縁体（バックゲート絶縁体ともいう。）としての機能を有し、絶縁体４０８は、トランジスタへの不純物の混入を抑制するためのバリア層としての機能、または／および過剰酸素の外方拡散を抑制する機能を有する。
また、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂの保護層としての機能を有する。例えば、図１０（Ｃ）に示す断面図において半導体４０６ｂを取り囲んで形成されていることで、寄生チャネルの形成やキャリアトラップの形成などを抑制することができる。絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの詳細については後述する。
トランジスタは、図１０（Ｃ）に示すように、第１のゲート電極としての機能を有する導電体４０４の電界によって、半導体４０６ｂなどが電気的に取り囲まれた構造を有する。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂなどの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、非導通時の電流（オフ電流）を小さくすることができる。
絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは、その一部に電子などの電荷を捕獲する層または領域（電荷捕獲層または電荷捕獲領域ともいう。）を有することが好ましい。例えば、絶縁体４０２ｂ全体が電荷捕獲層であってもよいし、絶縁体４０２ａと絶縁体４０２ｂとの界面近傍の領域、または絶縁体４０２ｂと絶縁体４０２ｃとの界面近傍の領域が電荷捕獲領域であってもよい。例えば、導電体４１３に任意の電位を印加することで、電荷捕獲層または電荷捕獲領域に電子を注入することができる。このとき、導電体４１３に印加する電位の大きさや時間によって注入される電子の量を調整することができる。注入する電子の量は、要求されるスペックに応じて決定すればよい。例えば、注入する電子の量を調整することで、トランジスタのしきい値電圧を０．３Ｖ、０．５Ｖ、０．８Ｖ、１Ｖ、１．５Ｖまたは２Ｖ大きくすることもできる。その結果、例えば、ノーマリーオフの電気特性を有するトランジスタを実現することができる。
なお、電荷捕獲層または電荷捕獲領域が、半導体４０６ｂの下部に配置される場合に限定されない。例えば、絶縁体４１２を積層構造とし、その一部に電荷捕獲層または電荷捕獲領域を形成してもよい。その場合、導電体４０４に任意の電位を印加することで電子を注入することができる。
図１０に示すトランジスタは、第１のゲート電極と、ソース電極およびドレイン電極と、の間の寄生容量が小さい。したがって、高い周波数特性を有するトランジスタを実現することができる。また、第１のゲート電極の線幅を、露光機の解像度の限界値よりも小さくすることができるため、微細なトランジスタを実現することができる。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
半導体４０６ｂとしては、例えば、シリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウム、酸化物半導体などの化合物半導体、および有機半導体を用いることができる。特に、非晶質シリコン、多結晶シリコン、単結晶シリコンまたは酸化物半導体を用いることが好ましい。
絶縁体４０１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。特に、銅を有する導電体は、高い導電性を有するため好ましい。例えば、導電体４１３と同じ工程を経て形成した導電体を半導体装置の配線に用いる場合、導電性の高い銅を有する導電体が好適である。
絶縁体４０２ａとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２ａとしては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０２ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０２ｃとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２ｃとしては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
例えば、絶縁体４０２ｂとして、アルミニウム、ジルコニウムもしくはハフニウムを有する酸化物、またはシリコンを有する窒化物を用いることで、電荷蓄積層または電荷蓄積領域を形成できる場合がある。そのとき、絶縁体４０２ａおよび絶縁体４０２ｃとして、絶縁体４０２ｂよりもエネルギーギャップの大きい絶縁体を用いると、絶縁体４０２ｂに注入された電子を安定して保持することができる。例えば、絶縁体４０２ａおよび絶縁体４０２ｃとして酸化シリコンを用いればよい。
半導体４０６ｂが酸化物半導体である場合、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃのいずれか一以上が過剰酸素を有する絶縁体であることが好ましい。また、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃのいずれか一以上が酸素透過性の低い絶縁体（酸素バリア性を有する絶縁体ともいう。）であることが好ましい。特に、絶縁体４０２ｂが酸素バリア性を有し、絶縁体４０２ｃが過剰酸素を有することが好ましい。その場合、絶縁体４０２ｃの過剰酸素が外方拡散することを抑制できる。酸素透過性の低い絶縁体としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ハフニウムおよび窒化シリコンなどがある。
過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃのいずれか一以上が、水素透過性の低い絶縁体であることが好ましい。
水素は、原子半径などが小さいため絶縁体中を拡散しやすい（拡散係数が大きい）。例えば、密度の低い絶縁体は、水素透過性が高くなる。言い換えれば、密度の高い絶縁体は水素透過性が低くなる。密度の低い絶縁体は、絶縁体全体の密度が低い必要はなく、部分的に密度が低い場合も含む。これは、密度の低い領域が水素の経路となるためである。水素を透過しうる密度は一意には定まらないが、代表的には２．６ｇ／ｃｍ３未満などが挙げられる。密度の低い絶縁体としては、例えば、酸化シリコンおよび酸化窒化シリコンなどの無機絶縁体、ならびにポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートおよびアクリルなどの有機絶縁体などがある。密度の高い絶縁体としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化ゲルマニウム、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどがある。なお、密度の低い絶縁体および密度の高い絶縁体は、上述の絶縁体に限定されない。例えば、これらの絶縁体に、ホウ素、窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素が含まれていてもよい。
また、結晶粒界を有する絶縁体は、水素透過性が高い場合がある。言い換えれば、結晶粒界を有さない（または結晶粒界が少ない）絶縁体は水素を透過させにくい。例えば、非多結晶絶縁体（非晶質絶縁体など）は、多結晶絶縁体と比べて水素透過性が低くなる。
また、水素との結合エネルギーが高い絶縁体は、水素透過性が低い場合がある。例えば、水素と結合して水素化合物を作る絶縁体が、装置の作製工程または装置の動作における温度で水素を脱離しない程度の結合エネルギーを有すれば、水素透過性の低い絶縁体といえる。例えば、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下で水素化合物を作る絶縁体は、水素透過性が低い場合がある。また、例えば、水素の脱離温度が、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下である水素化合物を作る絶縁体は、水素透過性が低い場合がある。一方、水素の脱離温度が、２０℃以上４００℃以下、２０℃以上３００℃以下、または２０℃以上２００℃以下である水素化合物を作る絶縁体は、水素透過性が高い場合がある。また、容易に脱離する水素、および遊離した水素を過剰水素と呼ぶ場合がある。
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
半導体４０６ｂが酸化物半導体である場合、絶縁体４１２は過剰酸素を有する絶縁体であることが好ましい。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電体４０４として、酸化物導電体を用いると好ましい場合がある。例えば、インジウムおよび亜鉛を有する酸化物、インジウムおよびスズを有する酸化物、またはインジウム、ガリウムおよび亜鉛を有する酸化物などを用いる場合、導電体４０４となる導電体４３４の成膜時に、絶縁体４１２となる絶縁体４４２、および絶縁体４１１などに過剰酸素を添加することができる。一般に、インジウム、ガリウムおよび亜鉛を有する酸化物は、成膜時に高い割合で酸化性ガスを有する成膜ガスを用いる場合、導電性が著しく低下する。よって、その後にドーパントの添加などによって、低抵抗化することが好ましい。ドーパントの添加などによる低抵抗化を効果的に行うために、酸化性ガスの割合の高い成膜ガスを用いて成膜する層と、酸化性ガスの割合の低い、または有さない成膜ガスを用いて成膜する層と、を順に成膜した積層構造を有してもよい。
ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオン注入法またはイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素と言い換えてもよい。
ドーパントの添加工程は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。ドーパントのドーズ量は、例えば、１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１５ｉｏｎｓ／ｃｍ２以下とすればよい。ドーパント添加時の加速電圧は２ｋＶ以上５０ｋＶ以下、好ましくは５ｋＶ以上３０ｋＶ以下とすればよい。
また、加熱しながらドーパント添加してもよい。例えば、２００℃以上７００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下に加熱しながらドーパントを添加してもよい。
ドーパントとしては、例えば、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが挙げられる。これらの元素の中でも、ヘリウム、アルゴン、クリプトン、キセノン、窒素、リンまたはホウ素は、イオン注入法またはイオンドーピング法などを用いて抵抗の制御性を高く添加することができるため、好適である。
ドーパントの添加はイオンドーピング法およびイオン注入法に限定されない。例えば、ドーパントを有するプラズマに曝すことでドーパントを添加することができる。または、例えば、ドーパントを有する絶縁体などを成膜し、ドーパントを熱などで拡散させてもよい。特に、これらのドーパントの添加方法を二以上組み合わせるとよい。
また、ドーパントの添加処理後、加熱処理を行ってもよい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下とし、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
絶縁体４１１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０８が酸素透過性の低い絶縁体であることが好ましい。または、絶縁体４０８が水素透過性の低い絶縁体であることが好ましい。
以下では、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃについて説明する。
半導体４０６ｂの上下に絶縁体４０６ａおよび絶縁体４０６ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
絶縁体４０６ａはＣＡＡＣ−ＯＳを有することが好ましい。半導体４０６ｂはＣＡＡＣ−ＯＳを有することが好ましい。絶縁体４０６ｃはＣＡＡＣ−ＯＳを有することが好ましい。
半導体４０６ｂは、例えば、インジウムを含む酸化物である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体４０６ａおよび絶縁体４０６ｃが構成されるため、絶縁体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと絶縁体４０６ｃとの界面において、欠陥準位が形成されにくい。
絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃは、少なくともインジウムを含むと好ましい。なお、絶縁体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体４０６ｃは、絶縁体４０６ａと同種の酸化物を用いても構わない。ただし、絶縁体４０６ａまたは／および絶縁体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁体４０６ａまたは／および絶縁体４０６ｃが酸化ガリウムであっても構わない。なお、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
半導体４０６ｂは、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図１１参照。）。なお、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体４０６ａ中および絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。なお、絶縁体４０６ａおよび絶縁体４０６ｃは、単独で存在した場合には導体、半導体または絶縁体のいずれの性質も取りうるが、トランジスタの動作時においてはチャネルを形成しない領域を有する。具体的には、絶縁体４０６ａと半導体４０６ｂとの界面近傍、および絶縁体４０６ｃと半導体４０６ｂとの界面近傍のみにチャネルが形成され、そのほかの領域にはチャネルが形成されない。したがって、トランジスタの動作上は絶縁体と呼ぶことができるため、本明細書中では半導体および導電体ではなく絶縁体と表記する。ただし、絶縁体４０６ａと、半導体４０６ｂと、絶縁体４０６ｃと、は相対的な物性の違いによって半導体と絶縁体とを呼び分けられるだけであって、例えば、絶縁体４０６ａまたは絶縁体４０６ｃとして用いることのできる絶縁体を、半導体４０６ｂとして用いることができる場合がある。上述したように、絶縁体４０６ａと半導体４０６ｂとの界面における欠陥準位密度、および半導体４０６ｂと絶縁体４０６ｃとの界面における欠陥準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を大きくすることができる。
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を大きくするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは絶縁体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、トランジスタのオン電流を大きくするためには、絶縁体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体４０６ｃとすればよい。一方、絶縁体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体４０６ｃとすればよい。また、絶縁体４０６ｃは、他の絶縁体から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、絶縁体４０６ａは厚く、絶縁体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体４０６ａとすればよい。絶縁体４０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体４０６ａとすればよい。
例えば、半導体４０６ｂと絶縁体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体４０６ｂと絶縁体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの水素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの水素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの窒素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのない２層構造としても構わない。または、絶縁体４０６ａの上もしくは下、または絶縁体４０６ｃ上もしくは下に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、絶縁体４０６ａの上、絶縁体４０６ａの下、絶縁体４０６ｃの上、絶縁体４０６ｃの下のいずれか二箇所以上に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した半導体のいずれか一以上を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜組成＞
以下では、Ｉｎ−Ｍ−Ｚｎ酸化物の組成について説明する。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。
図１２は、各頂点にＩｎ、ＭまたはＺｎを配置した三角図である。また、図中の［Ｉｎ］はＩｎの原子濃度を示し、［Ｍ］は元素Ｍの原子濃度を示し、［Ｚｎ］はＺｎの原子濃度を示す。
Ｉｎ−Ｍ−Ｚｎ酸化物の結晶はホモロガス構造を有することが知られており、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数。）で示される。また、ＩｎとＭとを置き換えることが可能であるため、Ｉｎ１＋αＭ１−αＯ３（ＺｎＯ）ｍで示すこともできる。これは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：１、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：２、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：３、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：４、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：５と表記した破線で示される組成である。なお、破線上の太線は、例えば、原料となる酸化物を混合し、１３５０℃で焼成した場合に固溶体となりうる組成である。
よって、上述の固溶体となりうる組成に近づけることで、結晶性を高くすることができる。なお、スパッタリング法によってＩｎ−Ｍ−Ｚｎ酸化物を成膜する場合、ターゲットの組成と膜の組成とが異なる場合がある。例えば、ターゲットとして原子数比が「１：１：１」、「１：１：１．２」、「３：１：２」、「４：２：４．１」、「５：１：７」、「１：３：２」、「１：３：４」、「１：４：５」のＩｎ−Ｍ−Ｚｎ酸化物を用いた場合、膜の原子数比はそれぞれ「１：１：０．７（０．５から０．９程度）」、「１：１：０．９（０．８から１．１程度）」、「３：１：１．５（１から１．８程度）」、「４：２：３（２．６から３．６程度）」、「５：１：６（５．５から６．５程度）」、「１：３：１．５（１から１．８程度）」、「１：３：３（２．５から３．５程度）」、「１：４：４（３．４から４．４程度）」となる。したがって、所望の組成の膜を得るためには、組成の変化を考慮してターゲットの組成を選択すればよい。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図５９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図５９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図５９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図５９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５９（Ｅ）に示す。図５９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図５９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図５９（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図６０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図６０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図６０（Ｂ）および図６０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図６０（Ｄ）および図６０（Ｅ）は、それぞれ図６０（Ｂ）および図６０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図６０（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図６０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図６０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図６１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図６１（Ｂ）に示す。図６１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図６１（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図６１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図６２に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図６２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図６２（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図６２（Ａ）および図６２（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図６３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図６３より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図６３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図６３より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜トランジスタの作製方法２＞
以下では、図１３乃至図１９を用いて、本発明の一態様に係る半導体装置の有するトランジスタの作製方法について説明する。なお、図１乃至図１０を用いて説明したトランジスタの作製方法を参酌することができる。
まず、基板４００を準備する。
次に、絶縁体４０１となる絶縁体を成膜する。次に、絶縁体４０１となる絶縁体の一部をエッチングすることで溝部を有する絶縁体４０１を形成する。
次に、導電体４１３となる導電体を成膜し、絶縁体４０１の溝部を埋める。次に、導電体４１３となる導電体をＣＭＰ法などによって処理し、絶縁体４０１の上面より上の部分を除去することで導電体４１３を形成する。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。
なお、絶縁体４０１となる絶縁体を成膜しなくてもよい場合がある。その場合、エッチングマスクを用いて導電体４１３となる導電体の一部をエッチングすることで導電体４１３を形成すればよい。また、導電体４１３となる導電体を形成しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃを順に成膜する。
なお、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃの一以上を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、水素や水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体および導電体４１６となる導電体を順に成膜する。ここで、絶縁体４０６ａとなる絶縁体または／および導電体４１６となる導電体を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、導電体４１６となる導電体の一部をエッチングすることで、島状の導電体４１６を形成する。次に、導電体４１６を用いて、半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体の一部をエッチングすることで半導体４０６ｂおよび絶縁体４０６ａを形成する（図１３参照。）。なお、図１３（Ａ）は上面図を示し、図１３（Ｂ）は図１３（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１３（Ｃ）は図１３（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体のエッチングに導電体４１６を用いることで、レジストを用いた場合と比べてできあがる半導体４０６ｂおよび絶縁体４０６ａの形状を安定させることができる。即ち、微細な形状を有する半導体４０６ｂおよび絶縁体４０６ａを得ることができる。ただし、導電体４１６となる導電体を形成しない場合、半導体４０６ｂまたは／および絶縁体４０６ａのエッチングにレジストを用いてもよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第２の加熱処理を行うことで、エッチング時に混入した水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、絶縁体４１０を成膜する（図１４参照。）。なお、図１４（Ａ）は上面図を示し、図１４（Ｂ）は図１４（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１４（Ｃ）は図１４（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
次に、第３の加熱処理を行ってもよい。第３の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第３の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、絶縁体４１０の一部をエッチングすることで、溝部を有する絶縁体４１１を形成する（図１５参照。）。なお、図１５（Ａ）は上面図を示し、図１５（Ｂ）は図１５（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１５（Ｃ）は図１５（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
なお、絶縁体４１０の一部をエッチングすることで、導電体４１６の一部、半導体４０６ｂの一部、絶縁体４０６ａの一部、および絶縁体４０２ｃの一部が露出する。このとき、絶縁体４０２ｃなどの一部がエッチングされて薄くなる場合もある。
次に、絶縁体４１１の上面および側面に層４２８を形成する（図１６参照。）。なお、図１６（Ａ）は上面図を示し、図１６（Ｂ）は図１６（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１６（Ｃ）は図１６（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
層４２８は、絶縁体４１１の表面（上面、側面など）に選択的に形成される層であり、導電体４１６の表面（上面など）には形成されないことが好ましい。例えば、絶縁体４１１がシリコンを有する場合、シリコンおよびハロゲンを有する原料ガスを用いたＣＶＤ法によって層４２８を形成することができる。その場合、導電体４１６の少なくとも露出した表面にはシリコンを有さない（有していても選択的な層の成長が起こらない程度に低濃度であればよい。）ことが好ましい。
次に、絶縁体４１１および層４２８を用いて、導電体４１６の一部をエッチングすることで導電体４１６ａおよび導電体４１６ｂを形成する（図１７参照。）。なお、図１７（Ａ）は上面図を示し、図１７（Ｂ）は図１７（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１７（Ｃ）は図１７（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
導電体４１６の露出した表面の幅は、層４２８の厚さの分だけ小さくなる。したがって、導電体４１６ａと導電体４１６ｂとの間隔（チャネル長に相当する。）を、露光機の解像度の限界値よりも小さくすることができる。例えば、絶縁体４１１の溝部の幅が２０ｎｍである場合、層４２８の厚さを５ｎｍ（両側面で１０ｎｍ）とすることで導電体４１６ａと導電体４１６ｂとの間隔を１０ｎｍまで小さくすることができる。
層４２８は、上述したようにエッチングマスクとしての機能を有するため、導電体４１６の表面には形成されないことが好ましい。ただし、層４２８の厚さを導電体４１６の厚さよりも薄くすることで、層４２８が導電体４１６の表面に形成されてもよい場合がある。このとき、異方性エッチング法によって導電体４１６の表面の層４２８をエッチングし、かつ絶縁体４１１の溝部の側面の層４２８を残存させることができる。したがって、絶縁体４１１の溝部の側面に残存した層４２８を用いることで、導電体４１６ａと導電体４１６ｂとの間隔を絶縁体４１１の溝部の幅よりも小さくすることができる。
この後、残存した層４２８を除去してもよい。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、絶縁体４３６ｃ、絶縁体４４２および導電体４３４を順に成膜する（図１８参照。）。なお、図１８（Ａ）は上面図を示し、図１８（Ｂ）は図１８（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１８（Ｃ）は図１８（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
ここで、絶縁体４３６ｃを成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
絶縁体４３６ｃまたは／および絶縁体４４２は、絶縁体４１１および層４２８の溝部を埋めきってしまわない程度の厚さとすることが好ましい。例えば、絶縁体４１１および層４２８の溝部の幅が１２ｎｍである場合、絶縁体４３６ｃの厚さと、絶縁体４４２の厚さと、の合計が６ｎｍ（絶縁体４１１の溝部の両側面における厚さが１２ｎｍ）未満とすればよい。なお、絶縁体４３６ｃまたは／および絶縁体４４２の厚さが、半導体４０６ｂと接する領域と、絶縁体４１１および層４２８の溝部の側面と接する領域と、で異なる場合もある。その場合、絶縁体４１１および層４２８の溝部の側面と接する領域における絶縁体４３６ｃおよび絶縁体４４２の厚さの合計が、絶縁体４１１および層４２８の溝部の幅よりも薄ければよい。一方、導電体４３４は、絶縁体４１１および層４２８の溝部を埋めきってしまう程度の厚さとすることが好ましい。
次に、導電体４３４、絶縁体４４２、絶縁体４３６ｃおよび層４２８をＣＭＰ法などによって処理し、絶縁体４１１の上面より上の部分を除去することで導電体４０４、絶縁体４１２、絶縁体４０６ｃおよび層４２９を形成する。このときに、絶縁体４１１の厚さが薄くなる場合がある。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。また、エッチングマスクを用いて、導電体４３４、絶縁体４４２、絶縁体４３６ｃおよび層４２８の一部をエッチングしてもよい。
次に、絶縁体４０８を成膜することでトランジスタを作製することができる（図１９参照。）。なお、図１９（Ａ）は上面図を示し、図１９（Ｂ）は図１９（Ａ）における一点鎖線Ｂ１−Ｂ２に対応する断面図を示し、図１９（Ｃ）は図１９（Ａ）における一点鎖線Ｂ３−Ｂ４に対応する断面図を示す。
絶縁体４０８は、酸素を有する雰囲気下において成膜することが好ましい。特に、酸素ガスを用いたスパッタリング法によって成膜することが好ましい。こうすることで、絶縁体４０８を成膜する際に、例えば、絶縁体４１１などに過剰酸素を添加することができる。
ここで、絶縁体４０８を成膜しなくてもよい場合がある。
次に、第４の加熱処理を行ってもよい。第４の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第４の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。また、絶縁体４０８の成膜時に絶縁体４１１などに過剰酸素が添加されている場合、第４の加熱処理によって過剰酸素を拡散させることができる。
図１９に示すトランジスタにおいて、導電体４０４は第１のゲート電極（フロントゲート電極ともいう。）としての機能を有し、絶縁体４１２は第１のゲート絶縁体（フロントゲート絶縁体）としての機能を有し、半導体４０６ｂはチャネル形成領域としての機能を有し、導電体４１６ａはソース電極としての機能を有し、導電体４１６ｂはドレイン電極としての機能を有し、導電体４１３は第２のゲート電極（バックゲート電極ともいう。）としての機能を有し、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは第２のゲート絶縁体（バックゲート絶縁体ともいう。）としての機能を有し、絶縁体４０８は、トランジスタへの不純物の混入を抑制するためのバリア層としての機能、または／および過剰酸素の外方拡散を抑制する機能を有する。
また、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂの保護層としての機能を有する。例えば、図１９（Ｃ）に示す断面図において半導体４０６ｂを取り囲んで形成されていることで、寄生チャネルの形成やキャリアトラップの形成などを抑制することができる。
トランジスタは、図１９（Ｃ）に示すように、第１のゲート電極としての機能を有する導電体４０４の電界によって、半導体４０６ｂなどが電気的に取り囲まれた構造を有する。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓ−ｃｈａｎｎｅｌ構造とよぶ。そのため、半導体４０６ｂなどの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、非導通時の電流（オフ電流）を小さくすることができる。
絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは、その一部に電子などの電荷を捕獲する層または領域（電荷捕獲層または電荷捕獲領域ともいう。）を有することが好ましい。例えば、絶縁体４０２ｂ全体が電荷捕獲層であってもよいし、絶縁体４０２ａと絶縁体４０２ｂとの界面近傍の領域、または絶縁体４０２ｂと絶縁体４０２ｃとの界面近傍の領域が電荷捕獲領域であってもよい。例えば、導電体４１３に任意の電位を印加することで、電荷捕獲層または電荷捕獲領域に電子を注入することができる。このとき、導電体４１３に印加する電位の大きさや時間によって注入される電子の量を調整することができる。注入する電子の量は、要求されるスペックに応じて決定すればよい。例えば、注入する電子の量を調整することで、トランジスタのしきい値電圧を０．３Ｖ、０．５Ｖ、０．８Ｖ、１Ｖ、１．５Ｖまたは２Ｖ大きくすることもできる。その結果、例えば、ノーマリーオフの電気特性を有するトランジスタを実現することができる。
なお、電荷捕獲層または電荷捕獲領域が、半導体４０６ｂの下部に配置される場合に限定されない。例えば、絶縁体４１２を積層構造とし、その一部に電荷捕獲層または電荷捕獲領域を形成してもよい。その場合、導電体４０４に任意の電位を印加することで電子を注入することができる。
図１９に示すトランジスタは、第１のゲート電極と、ソース電極およびドレイン電極と、の間の寄生容量が小さい。したがって、高い周波数特性を有するトランジスタを実現することができる。また、第１のゲート電極の線幅を、露光機の解像度の限界値よりも小さくすることができるため、微細なトランジスタを実現することができる。
＜トランジスタの作製方法３＞
以下では、図２０乃至図２８を用いて、本発明の一態様に係る半導体装置の有するトランジスタの作製方法について説明する。なお、図１乃至図１０、または図１３乃至図１９を用いて説明したトランジスタの作製方法を参酌することができる。
まず、基板４００を準備する。
次に、絶縁体４０１となる絶縁体を成膜する。次に、絶縁体４０１となる絶縁体の一部をエッチングすることで溝部を有する絶縁体４０１を形成する。
次に、導電体４１３となる導電体を成膜し、絶縁体４０１の溝部を埋める。次に、導電体４１３となる導電体をＣＭＰ法などによって処理し、絶縁体４０１の上面より上の部分を除去することで導電体４１３を形成する。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。
なお、絶縁体４０１となる絶縁体を成膜しなくてもよい場合がある。その場合、エッチングマスクを用いて導電体４１３となる導電体の一部をエッチングすることで導電体４１３を形成すればよい。また、導電体４１３となる導電体を形成しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃを順に成膜する。
なお、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃの一以上を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、水素や水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体および導電体４１６となる導電体を順に成膜する。ここで、絶縁体４０６ａとなる絶縁体または／および導電体４１６となる導電体を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、導電体４１６となる導電体の一部をエッチングすることで、島状の導電体４１６を形成する。次に、導電体４１６を用いて、半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体の一部をエッチングすることで半導体４０６ｂおよび絶縁体４０６ａを形成する。
半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体のエッチングに導電体４１６を用いることで、レジストを用いた場合と比べてできあがる半導体４０６ｂおよび絶縁体４０６ａの形状を安定させることができる。即ち、微細な形状を有する半導体４０６ｂおよび絶縁体４０６ａを得ることができる。ただし、導電体４１６となる導電体を形成しない場合、半導体４０６ｂまたは／および絶縁体４０６ａのエッチングにレジストを用いてもよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第２の加熱処理を行うことで、エッチング時に混入した水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、絶縁体４１０を成膜する。
次に、層４２０を成膜する（図２０参照。）なお、図２０（Ａ）は上面図を示し、図２０（Ｂ）は図２０（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２０（Ｃ）は図２０（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
次に、第３の加熱処理を行ってもよい。第３の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第３の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。
次に、層４２０上の一部に層４３０を形成する（図２１参照。）。なお、図２１（Ａ）は上面図を示し、図２１（Ｂ）は図２１（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２１（Ｃ）は図２１（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
次に、シランガスを有する雰囲気に曝す（図２２参照。）。なお、図２２（Ａ）は上面図を示し、図２２（Ｂ）は図２２（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２２（Ｃ）は図２２（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
次に、層４３０を除去する。シランガスに曝されることで層４２０には領域４２１が形成される（図２３参照。）。なお、図２３（Ａ）は上面図を示し、図２３（Ｂ）は図２３（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２３（Ｃ）は図２３（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。領域４２１は、シリコン（シリコンを有する原子団を含む。）が付着または結合した領域となる。シランガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８などを用いることができる。また、表面に曝すだけでシリコンを付着させるためには、処理温度よりも低い温度で分解の起こるガスを用いることが好ましい。その観点から、シランガスに代えてＳｉＣｌ４、Ｓｉ２Ｃｌ６、ＳｉＣｌ２Ｈ２、ＳｉＣｌ３Ｈ、ＳｉＥｔ２Ｈ２、Ｓｉ（ＯＭｅ）４、Ｓｉ（ＯＥｔ）４、Ｓｉ（ＯＥｔ）３（（ＣＨ２）３ＮＨ２）、Ｓｉ（ＯｔＰｅ）３ＯＨ、ＳｉＨ（Ｎ（ＣＨ３）２）３、ＳｉＨ２（Ｎ（ＣＨ３）２）２、ＳｉＨ２（ＮＨｔＢｕ）２、Ｓｉ（ＮＣＯ）４、ＭｅＯＳｉ（ＮＣＯ）３などを用いてもよい。なお、Ｍｅはメチル基、Ｅｔはエチル基、ｔＢｕはｔｅｒｔ−ブチル基、ｔＰｅはｔｅｒｔ−ペンチル基を示す。ただし、扱いやすさの点からＳｉＨ４を用いることが好ましい。
層４３０は、層４２０とエッチングの選択性を有する層であることが好ましい。例えば、感光性の無機物または有機物を用いればよい。
次に、領域４２１上に層４３２を形成する（図２４参照。）。なお、図２４（Ａ）は上面図を示し、図２４（Ｂ）は図２４（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２４（Ｃ）は図２４（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
層４３２は、領域４２１の表面（上面など）に選択的に形成される層であり、領域４２１以外の領域には形成されないことが好ましい。例えば、シリコンおよびハロゲンを有する原料ガスを用いたＣＶＤ法によって層４３２を形成することができる。その場合、層４２０の領域４２１以外の領域の表面にはシリコンを有さない（有していても選択的な層の成長が起こらない程度に低濃度であればよい。）ことが好ましい。
次に、層４３２を用いて、層４２０の一部をエッチングすることで溝部を有する層４２３を形成する（図２５参照。）。なお、図２５（Ａ）は上面図を示し、図２５（Ｂ）は図２５（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２５（Ｃ）は図２５（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
次に、層４２３、層４３２を用いて、絶縁体４１０の一部をエッチングすることで溝部を有する絶縁体４１１を形成する。このとき、層４３２もエッチングすることができる（図２６参照。）。なお、図２６（Ａ）は上面図を示し、図２６（Ｂ）は図２６（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２６（Ｃ）は図２６（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
なお、絶縁体４１０の一部をエッチングすることで、導電体４１６の一部、半導体４０６ｂの一部、絶縁体４０６ａの一部、および絶縁体４０２ｃの一部が露出する。このとき、絶縁体４０２ｃなどの一部がエッチングされて薄くなる場合もある。
次に、層４２３および絶縁体４１１を用いて、導電体４１６の一部をエッチングすることで導電体４１６ａおよび導電体４１６ｂを形成する（図２７参照。）。なお、図２７（Ａ）は上面図を示し、図２７（Ｂ）は図２７（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２７（Ｃ）は図２７（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
次に、絶縁体４３６ｃ、絶縁体４４２および導電体４３４を順に成膜する。
ここで、絶縁体４３６ｃを成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
絶縁体４３６ｃまたは／および絶縁体４４２は、絶縁体４１１の溝部を埋めきってしまわない程度の厚さとすることが好ましい。例えば、絶縁体４１１の溝部の幅が１２ｎｍである場合、絶縁体４３６ｃの厚さと、絶縁体４４２の厚さと、の合計が６ｎｍ（絶縁体４１１の溝部の両側面における厚さが１２ｎｍ）未満とすればよい。なお、絶縁体４３６ｃまたは／および絶縁体４４２の厚さが、半導体４０６ｂと接する領域と、絶縁体４１１の溝部の側面と接する領域と、で異なる場合もある。その場合、絶縁体４１１の溝部の側面と接する領域における絶縁体４３６ｃおよび絶縁体４４２の厚さの合計が、絶縁体４１１の溝部の幅よりも薄ければよい。一方、導電体４３４は、絶縁体４１１の溝部を埋めきってしまう程度の厚さとすることが好ましい。
次に、導電体４３４、絶縁体４４２および絶縁体４３６ｃをＣＭＰ法などによって処理し、絶縁体４１１の上面より上の部分を除去することで導電体４０４、絶縁体４１２および絶縁体４０６ｃを形成する。このときに、絶縁体４１１の厚さが薄くなる場合がある。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。また、エッチングマスクを用いて、導電体４３４、絶縁体４４２および絶縁体４３６ｃの一部をエッチングしてもよい。
次に、絶縁体４０８を成膜することでトランジスタを作製することができる（図２８参照。）。なお、図２８（Ａ）は上面図を示し、図２８（Ｂ）は図２８（Ａ）における一点鎖線Ｃ１−Ｃ２に対応する断面図を示し、図２８（Ｃ）は図２８（Ａ）における一点鎖線Ｃ３−Ｃ４に対応する断面図を示す。
絶縁体４０８は、酸素を有する雰囲気下において成膜することが好ましい。特に、酸素ガスを用いたスパッタリング法によって成膜することが好ましい。こうすることで、絶縁体４０８を成膜する際に、例えば、絶縁体４１１などに過剰酸素を添加することができる。
ここで、絶縁体４０８を成膜しなくてもよい場合がある。
次に、第４の加熱処理を行ってもよい。第４の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第４の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。また、絶縁体４０８の成膜時に絶縁体４１１などに過剰酸素が添加されている場合、第４の加熱処理によって過剰酸素を拡散させることができる。
図２８に示すトランジスタにおいて、導電体４０４は第１のゲート電極（フロントゲート電極ともいう。）としての機能を有し、絶縁体４１２は第１のゲート絶縁体（フロントゲート絶縁体）としての機能を有し、半導体４０６ｂはチャネル形成領域としての機能を有し、導電体４１６ａはソース電極としての機能を有し、導電体４１６ｂはドレイン電極としての機能を有し、導電体４１３は第２のゲート電極（バックゲート電極ともいう。）としての機能を有し、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは第２のゲート絶縁体（バックゲート絶縁体ともいう。）としての機能を有し、絶縁体４０８は、トランジスタへの不純物の混入を抑制するためのバリア層としての機能、または／および過剰酸素の外方拡散を抑制する機能を有する。
また、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂの保護層としての機能を有する。例えば、図２８（Ｃ）に示す断面図において半導体４０６ｂを取り囲んで形成されていることで、寄生チャネルの形成やキャリアトラップの形成などを抑制することができる。
トランジスタは、図２８（Ｃ）に示すように、第１のゲート電極としての機能を有する導電体４０４の電界によって、半導体４０６ｂなどが電気的に取り囲まれた構造を有する。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓ−ｃｈａｎｎｅｌ構造とよぶ。そのため、半導体４０６ｂなどの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、非導通時の電流（オフ電流）を小さくすることができる。
絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは、その一部に電子などの電荷を捕獲する層または領域（電荷捕獲層または電荷捕獲領域ともいう。）を有することが好ましい。例えば、絶縁体４０２ｂ全体が電荷捕獲層であってもよいし、絶縁体４０２ａと絶縁体４０２ｂとの界面近傍の領域、または絶縁体４０２ｂと絶縁体４０２ｃとの界面近傍の領域が電荷捕獲領域であってもよい。例えば、導電体４１３に任意の電位を印加することで、電荷捕獲層または電荷捕獲領域に電子を注入することができる。このとき、導電体４１３に印加する電位の大きさや時間によって注入される電子の量を調整することができる。注入する電子の量は、要求されるスペックに応じて決定すればよい。例えば、注入する電子の量を調整することで、トランジスタのしきい値電圧を０．３Ｖ、０．５Ｖ、０．８Ｖ、１Ｖ、１．５Ｖまたは２Ｖ大きくすることもできる。その結果、例えば、ノーマリーオフの電気特性を有するトランジスタを実現することができる。
なお、電荷捕獲層または電荷捕獲領域が、半導体４０６ｂの下部に配置される場合に限定されない。例えば、絶縁体４１２を積層構造とし、その一部に電荷捕獲層または電荷捕獲領域を形成してもよい。その場合、導電体４０４に任意の電位を印加することで電子を注入することができる。
図２８に示すトランジスタは、第１のゲート電極と、ソース電極およびドレイン電極と、の間の寄生容量が小さい。したがって、高い周波数特性を有するトランジスタを実現することができる。また、第１のゲート電極の線幅を、露光機の解像度の限界値よりも小さくすることができるため、微細なトランジスタを実現することができる。
＜トランジスタの作製方法４＞
以下では、図２９乃至図３６を用いて、本発明の一態様に係る半導体装置の有するトランジスタの作製方法について説明する。なお、図１乃至図１０、図１３乃至図１９、または図２０乃至図２８を用いて説明したトランジスタの作製方法を参酌することができる。
まず、基板４００を準備する。
次に、絶縁体４０１となる絶縁体を成膜する。次に、絶縁体４０１となる絶縁体の一部をエッチングすることで溝部を有する絶縁体４０１を形成する。
次に、導電体４１３となる導電体を成膜し、絶縁体４０１の溝部を埋める。次に、導電体４１３となる導電体をＣＭＰ法などによって処理し、絶縁体４０１の上面より上の部分を除去することで導電体４１３を形成する。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。
なお、絶縁体４０１となる絶縁体を成膜しなくてもよい場合がある。その場合、エッチングマスクを用いて導電体４１３となる導電体の一部をエッチングすることで導電体４１３を形成すればよい。また、導電体４１３となる導電体を形成しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃを順に成膜する。
なお、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃの一以上を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、水素や水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体、および半導体４０６ｂとなる半導体を順に成膜する。ここで、絶縁体４０６ａとなる絶縁体を成膜しなくてもよい場合がある。その場合、以下に示す作製方法の係る部分を省略することができる。
次に、半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体の一部をエッチングすることで半導体４０６ｂおよび絶縁体４０６ａを形成する。
なお、半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体の一部のエッチングに、図２などで説明した導電体４１６を用いてもよい。その場合、半導体４０６ｂおよび絶縁体４０６ａの形成後に導電体４１６を除去すればよい。半導体４０６ｂとなる半導体、および絶縁体４０６ａとなる絶縁体のエッチングに導電体４１６を用いることで、レジストを用いた場合と比べてできあがる半導体４０６ｂおよび絶縁体４０６ａの形状を安定させることができる。即ち、微細な形状を有する半導体４０６ｂおよび絶縁体４０６ａを得ることができる。
次に、絶縁体４３６ｃを成膜する（図２９参照。）。なお、図２９（Ａ）は上面図を示し、図２９（Ｂ）は図２９（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図２９（Ｃ）は図２９（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。
次に、第２の加熱処理を行ってもよい。第２の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第２の加熱処理を行うことで、エッチング時に混入した水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂ、絶縁体４０６ａまたは／および絶縁体４０６ｃの結晶性を高くすることができる場合がある。
次に、絶縁体４１１を形成する（図３０参照。）。なお、図３０（Ａ）は上面図を示し、図３０（Ｂ）は図３０（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３０（Ｃ）は図３０（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。
絶縁体４１１の形成方法については、図３乃至図７、または図２０乃至図２６を用いた説明を参酌すればよい。ただし、絶縁体４１１の形成方法は、これらの限定されるものではない。例えば、図１４乃至図１６を用いた説明を参酌し、絶縁体４１１の表面に層４２８が形成されていてもよい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理の方法は、第１の加熱処理の方法の説明を参照する。第３の加熱処理を行うことで、水素などを有する不純物を除去することができる場合がある。また、半導体４０６ｂまたは／および絶縁体４０６ａの結晶性を高くすることができる場合がある。また、チャネル形成領域となる半導体４０６ｂ、およびその近傍におけるキャリア密度を低減することができる場合がある。
次に、絶縁体４１２となる絶縁体、および導電体４０４となる導電体を順に成膜する。
絶縁体４１２となる絶縁体は、絶縁体４１１の溝部を埋めきってしまわない程度の厚さとすることが好ましい。例えば、絶縁体４１１の溝部の幅が１２ｎｍである場合、絶縁体４１２となる絶縁体の厚さが６ｎｍ（絶縁体４１１の溝部の両側面における厚さが１２ｎｍ）未満とすればよい。なお、絶縁体４１２となる絶縁体の厚さが、絶縁体４０６ｃと接する領域と、絶縁体４１１の溝部の側面と接する領域と、で異なる場合もある。その場合、絶縁体４１１の溝部の側面と接する領域における絶縁体４１２となる絶縁体の厚さが、絶縁体４１１の溝部の幅よりも薄ければよい。一方、導電体４０４となる導電体は、絶縁体４１１の溝部を埋めきってしまう程度の厚さとすることが好ましい。
次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体をＣＭＰ法などによって処理し、絶縁体４１１の上面より上の部分を除去することで導電体４０４および絶縁体４１２を形成する（図３１参照。）。このときに、絶縁体４１１の厚さが薄くなる場合がある。なお、図３１（Ａ）は上面図を示し、図３１（Ｂ）は図３１（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３１（Ｃ）は図３１（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。なお、ＣＭＰ法に代えて、ドライエッチング法やＭＰ法などを用いてもよい。また、これらの方法を二種以上組み合わせて行ってもよい。また、エッチングマスクを用いて、導電体４０４となる導電体、および絶縁体４１２となる絶縁体の一部をエッチングしてもよい。
次に、絶縁体４３６ｃが露出するまで絶縁体４１１をエッチングする（図３２参照。）。なお、図３２（Ａ）は上面図を示し、図３２（Ｂ）は図３２（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３２（Ｃ）は図３２（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。
絶縁体４１１のエッチングには、エッチングマスクを形成しなくてもよい。例えば、導電体４０４がエッチングされない、またはエッチングされにくい条件で絶縁体４１１をエッチングすることで、導電体４０４を残存させることができる。
図３２では、絶縁体４１２がエッチングされない場合を示しているが、絶縁体４１１をエッチングする際に絶縁体４１２の一部がエッチングされていてもよい。例えば、絶縁体４１２の導電体４０４の側面に形成された部分がエッチングされる場合がある。絶縁体４１２の導電体４０４の側面に形成された部分は、絶縁体４１１のエッチング時に完全になくなる場合と、一部なくなる場合と、薄くなる場合と、がある。例えば、基板４００の上面（または背面）に平行な面と、導電体４０４の側面に平行な面と、の為す角度が９０°以下である領域を有する場合（このような形状を垂直形状または順テーパー形状と呼ぶ場合がある。）、絶縁体４１２の導電体４０４の側面に形成された部分は、絶縁体４１１のエッチング時に完全になくなる場合がある（図３３参照。）。なお、図３３（Ａ）は上面図を示し、図３３（Ｂ）は図３３（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３３（Ｃ）は図３３（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。一方、基板４００の上面（または背面）に平行な面と、導電体４０４の側面に平行な面と、の為す角度が９０°より大きい領域を有する場合（このような形状を逆テーパー形状またはオーバーハング形状と呼ぶ場合がある。）、絶縁体４１２の導電体４０４の側面に形成された部分は、絶縁体４１１のエッチング時に一部なくなる場合と、薄くなる場合と、がある（図３４参照。）。なお、図３４（Ａ）は上面図を示し、図３４（Ｂ）は図３４（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３４（Ｃ）は図３４（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。なお、絶縁体４１２をエッチングさせない場合、絶縁体４１１と絶縁体４１２とがエッチングの選択性を有する条件でエッチングすればよい。
次に、絶縁体４３６ｃの一部をエッチングすることで絶縁体４０６ｃを形成する（図３５参照。）。なお、図３５（Ａ）は上面図を示し、図３５（Ｂ）は図３５（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３５（Ｃ）は図３５（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。ただし、絶縁体４３６ｃのエッチングは、絶縁体４１１のエッチングと同じ工程、または連続した工程で行ってもよい。
絶縁体４３６ｃのエッチングには、エッチングマスクを形成しなくてもよい。例えば、導電体４０４または／および絶縁体４１２がエッチングされない、またはエッチングされにくい条件で絶縁体４３６ｃをエッチングすることで、導電体４０４または／および絶縁体４１２の下にある領域を残存させることができる。ただし、絶縁体４３６ｃのエッチングにエッチングマスクを用いてもよい。その場合、例えば、絶縁体４０６ａおよび半導体４０６ｂを覆うように絶縁体４０６ｃを形成することができる。
次に、絶縁体４０６ａおよび半導体４０６ｂにドーパントの添加を行うことで領域４１７ａおよび領域４１７ｂを形成する（図３６参照。）。なお、図３６（Ａ）は上面図を示し、図３６（Ｂ）は図３６（Ａ）における一点鎖線Ｄ１−Ｄ２に対応する断面図を示し、図３６（Ｃ）は図３６（Ａ）における一点鎖線Ｄ３−Ｄ４に対応する断面図を示す。領域４１７ａおよび領域４１７ｂは、導電体４０４および絶縁体４１２をマスクとして自己整合的に形成することができる。領域４１７ａおよび領域４１７ｂは、他の領域と比べて抵抗の低い領域を有する。なお、絶縁体４１１の溝部を利用することで、導電体４０４が高いアスペクト比を有する場合でも倒壊などの不良発生を抑制することができる。即ち、導電体４０４を厚く形成することができる。例えば、導電体４０４を厚くすることで、ドーパントの突き抜けなどを防ぐことができる。
ここで、絶縁体４１２が導電体４０４の側面にも形成されている場合、絶縁体４１２の厚さの分だけ領域４１７ａおよび領域４１７ｂと、導電体４０４と、が重ならない領域（オフセット領域ともいう。）が絶縁体４０６ａおよび半導体４０６ｂに形成される。ただし、領域４１７ａおよび領域４１７ｂは、横方向に広がって形成される場合があるため、オフセット領域が存在しない場合もある。また、チャネル長が短いトランジスタの場合、領域４１７ａおよび領域４１７ｂが横方向に広がって実効チャネル長が０になってしまう場合もあるため、絶縁体４１２の厚さなどによって実効チャネル長を確保することが好ましい。
ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオン注入法またはイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素と言い換えてもよい。
ドーパントの添加工程は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。ドーパントのドーズ量は、例えば、１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１５ｉｏｎｓ／ｃｍ２以下とすればよい。ドーパント添加時の加速電圧は２ｋＶ以上５０ｋＶ以下、好ましくは５ｋＶ以上３０ｋＶ以下とすればよい。
また、加熱しながらドーパント添加してもよい。例えば、２００℃以上７００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下に加熱しながらドーパントを添加してもよい。
ドーパントとしては、例えば、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが挙げられる。これらの元素の中でも、ヘリウム、アルゴン、クリプトン、キセノン、窒素、リンまたはホウ素は、イオン注入法またはイオンドーピング法などを用いて抵抗の制御性を高く添加することができるため、好適である。なお、領域４１７ａおよび領域４１７ｂの横方向の広がりを低減するために、半導体４０６ｂにおける拡散係数の小さいドーパントを用いることが好ましい。
また、ドーパントの添加処理後、加熱処理を行ってもよい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下とし、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
導電体４０４として、酸化物導電体を用いる場合、例えば、インジウムおよび亜鉛を有する酸化物、インジウムおよびスズを有する酸化物、またはインジウム、ガリウムおよび亜鉛を有する酸化物などを用いる場合、導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体、および絶縁体４１１などに過剰酸素を添加することができる。一般に、インジウム、ガリウムおよび亜鉛を有する酸化物は、成膜時に高い割合で酸化性ガスを有する成膜ガスを用いる場合、導電性が著しく低下する。よって、その後にドーパントの添加などによって、低抵抗化することが好ましい。ドーパントの添加などによる低抵抗化を効果的に行うために、酸化性ガスの割合の高い成膜ガスを用いて成膜する層と、酸化性ガスの割合の低い、または有さない成膜ガスを用いて成膜する層と、を順に成膜した積層構造を有してもよい。なお、ドーパントの添加を、領域４１７ａおよび領域４１７ｂの形成と同時に行ってもよい。
図３６に示すトランジスタにおいて、導電体４０４は第１のゲート電極（フロントゲート電極ともいう。）としての機能を有し、絶縁体４１２は第１のゲート絶縁体（フロントゲート絶縁体）としての機能を有し、半導体４０６ｂはチャネル形成領域としての機能を有し、領域４１７ａはソース領域としての機能を有し、領域４１７ｂはドレイン領域としての機能を有し、導電体４１３は第２のゲート電極（バックゲート電極ともいう。）としての機能を有し、絶縁体４０２ａ、絶縁体４０２ｂおよび絶縁体４０２ｃは第２のゲート絶縁体（バックゲート絶縁体ともいう。）としての機能を有する。以上の工程を経てトランジスタを作製することができる。
図３６に示すトランジスタは、第１のゲート電極と、ソース領域およびドレイン領域と、の間の寄生容量が小さい。したがって、高い周波数特性を有するトランジスタを実現することができる。また、第１のゲート電極の線幅を、露光機の解像度の限界値よりも小さくすることができるため、微細なトランジスタを実現することができる。
上述した複数のトランジスタの作製方法は一例であり、それらを組み合わせて使用しても良い。よって、本発明の一態様に係るトランジスタの作製方法は、上述したそれぞれのトランジスタの作製方法を部分的に組み合わせて全体を構成することもできる。
＜回路＞
以下では、本発明の一態様に係る半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図３７（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜半導体装置の構造１＞
図３８は、図３７（Ａ）に対応する半導体装置の断面図である。図３８に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００としては、上述したトランジスタなどを用いればよい。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。なお、図３８（Ａ）、図３８（Ｂ）および図３８（Ｃ）は、それぞれ異なる場所の断面図である。
図３８に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図３８に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４８２と、絶縁体４０２と、絶縁体４９２と、絶縁体４０８と、絶縁体４９４と、を有する。
ここで、絶縁体４７０および絶縁体４０８は、バリア性を有する絶縁体である。即ち、図３８に示す半導体装置は、トランジスタ２１００がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４７０および絶縁体４０８のいずれか一以上を有さなくてもよい。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８２は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８２上に配置する。また、絶縁体４９２は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８および絶縁体４７０は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８２は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ２１００のゲート電極としての機能を有する導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０８および絶縁体４９２は、トランジスタ２１００のソースまたはドレインの一方である領域４１７ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソースまたはドレインの他方である領域４１７ａに達する開口部と、トランジスタ２１００のゲート電極である導電体４０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかを介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８２、絶縁体４９２および絶縁体４９４としては、材料が同じであってもよいし、材料が異なっていてもよく、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層でそれぞれ用いればよい。例えば、絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８２、絶縁体４９２および絶縁体４９４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルから選ばれた一種以上をそれぞれ用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８２、絶縁体４９２または絶縁体４９４の一以上は、バリア性を有する絶縁体を有すると好ましい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、材料が同じであってもよいし、材料が異なっていてもよく、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層でそれぞれ用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃの一以上は、バリア性を有する導電体を有すると好ましい。
なお、図３９に示す半導体装置は、図３８に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図３９に示す半導体装置については、図３８に示した半導体装置の記載を参酌する。具体的には、図３９に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。なお、図３９（Ａ）、図３９（Ｂ）および図３９（Ｃ）は、それぞれ異なる場所の断面図である。
また、図４０に示す半導体装置は、図３８に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図４０に示す半導体装置については、図３８に示した半導体装置の記載を参酌する。具体的には、図４０に示す半導体装置は、トランジスタ２２００がＳＯＩ基板に設けられた場合を示している。図４０には、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。ＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０の一部を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。なお、図４０（Ａ）、図４０（Ｂ）および図４０（Ｃ）は、それぞれ異なる場所の断面図である。
図３８乃至図４０に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図３７（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４１に示す。
図４１（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図４１（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図４１（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷にかかわらず、トランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷にかかわらず、トランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
＜半導体装置の構造２＞
図４２は、図４１（Ａ）に対応する半導体装置の断面図である。図４２に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図３８に示したトランジスタ２２００についての記載を参照する。なお、図３８では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図４２（Ａ）、図４２（Ｂ）および図４２（Ｃ）は、それぞれ異なる場所の断面図である。
図４２に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図４２に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、導電体４９８ｄと、絶縁体４８２と、絶縁体４０２と、絶縁体４９２と、絶縁体４０８と、絶縁体４９４と、を有する。
ここで、絶縁体４７０および絶縁体４０８は、バリア性を有する絶縁体である。即ち、図４２に示す半導体装置は、トランジスタ３３００がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４７０および絶縁体４０８のいずれか一以上を有さなくてもよい。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８２は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４８２上に配置する。また、絶縁体４９２は、トランジスタ３３００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８および絶縁体４７０は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８２は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ３３００のトップゲート電極である導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０８および絶縁体４９２は、トランジスタ３３００のソースまたはドレインの一方である領域４１７ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソースまたはドレインの他方である領域４１７ａと絶縁体４１２を介して重なる導電体４０５に達する開口部と、トランジスタ３３００のゲート電極である導電体４０４に達する開口部と、トランジスタ３３００のソースまたはドレインの他方である領域４１７ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃまたは導電体４９８ｄが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８２、絶縁体４９２または絶縁体４９４の一以上は、バリア性を有する絶縁体を有すると好ましい。
導電体４９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。導電体４９８ｄは、バリア性を有する導電体を有すると好ましい。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソースまたはドレインの一方である領域４１７ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソースまたはドレインの他方である領域４１７ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソースまたはドレインの他方と電気的に接続する電極と、導電体４０５と、絶縁体４１２と、を有する。なお、容量素子３４００の絶縁体４１２は、トランジスタ３３００のゲート絶縁体として機能する絶縁体４１２と同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電体４０５として、トランジスタ３３００のゲート電極として機能する導電体４０４と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。ただし、それらを別々の工程で形成しても構わない。
そのほかの構造については、適宜図３８などについての記載を参酌することができる。
なお、図４３に示す半導体装置は、図４２に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図４３に示す半導体装置については、図４２に示した半導体装置の記載を参酌する。具体的には、図４３に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図３９に示したトランジスタ２２００の記載を参照する。なお、図３９では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図４３（Ａ）、図４３（Ｂ）および図４３（Ｃ）は、それぞれ異なる場所の断面図である。
また、図４４に示す半導体装置は、図４２に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図４４に示す半導体装置については、図４２に示した半導体装置の記載を参酌する。具体的には、図４４に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図４０に示したトランジスタ２２００の記載を参照する。なお、図４０では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図４４（Ａ）、図４４（Ｂ）および図４４（Ｃ）は、それぞれ異なる場所の断面図である。
＜記憶装置２＞
図４１（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図４１（Ａ）に示した半導体装置と異なる。この場合も図４１（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図４１（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図４５（Ａ）は、本発明の一態様に係る撮像装置２０００の例を示す平面図である。撮像装置２０００は、画素部２０１０と、画素部２０１０を駆動するための周辺回路２０６０と、周辺回路２０７０、周辺回路２０８０と、周辺回路２０９０と、を有する。画素部２０１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２０１１を有する。周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０は、それぞれ複数の画素２０１１に接続し、複数の画素２０１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２０６０は周辺回路の一部といえる。
また、撮像装置２０００は、光源２０９１を有することが好ましい。光源２０９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２０１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０のいずれか一以上を省略してもよい。
また、図４５（Ｂ）に示すように、撮像装置２０００が有する画素部２０１０において、画素２０１１を傾けて配置してもよい。画素２０１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２０００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２０００が有する１つの画素２０１１を複数の副画素２０１２で構成し、それぞれの副画素２０１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図４６（Ａ）は、カラー画像を取得するための画素２０１１の一例を示す平面図である。図４６（Ａ）に示す画素２０１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｂ」ともいう）を有する。副画素２０１２は、フォトセンサとして機能させることができる。
副画素２０１２（副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂ）は、配線２０３１、配線２０４７、配線２０４８、配線２０４９、配線２０５０と電気的に接続される。また、副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂは、それぞれが独立した配線２０５３に接続している。また、本明細書等において、例えばｎ行目の画素２０１１に接続された配線２０４８および配線２０４９を、それぞれ配線２０４８［ｎ］および配線２０４９［ｎ］と記載する。また、例えばｍ列目の画素２０１１に接続された配線２０５３を、配線２０５３［ｍ］と記載する。なお、図４６（Ａ）において、ｍ列目の画素２０１１が有する副画素２０１２Ｒに接続する配線２０５３を配線２０５３［ｍ］Ｒ、副画素２０１２Ｇに接続する配線２０５３を配線２０５３［ｍ］Ｇ、および副画素２０１２Ｂに接続する配線２０５３を配線２０５３［ｍ］Ｂと記載している。副画素２０１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２０００は、隣接する画素２０１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２同士がスイッチを介して電気的に接続する構成を有する。図４６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２０１１が有する副画素２０１２と、該画素２０１１に隣接するｎ＋１行ｍ列に配置された画素２０１１が有する副画素２０１２の接続例を示す。図４６（Ｂ）において、ｎ行ｍ列に配置された副画素２０１２Ｒと、ｎ＋１行ｍ列に配置された副画素２０１２Ｒがスイッチ２００３を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｇと、ｎ＋１行ｍ列に配置された副画素２０１２Ｇがスイッチ２００２を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｂと、ｎ＋１行ｍ列に配置された副画素２０１２Ｂがスイッチ２００１を介して接続されている。
なお、副画素２０１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２０１１に３種類の異なる波長帯域の光を検出する副画素２０１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。１つの画素２０１１に４種類の異なる波長帯域の光を検出する副画素２０１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４６（Ａ）において、赤の波長帯域の光を検出する副画素２０１２、緑の波長帯域の光を検出する副画素２０１２、および青の波長帯域の光を検出する副画素２０１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２０１１に設ける副画素２０１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域の光を検出する副画素２０１２を２つ以上設けることで、冗長性を高め、撮像装置２０００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２０００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２０１１にレンズを設けてもよい。ここで、図４７の断面図を用いて、画素２０１１、フィルタ２０５４、レンズ２０５５の配置例を説明する。レンズ２０５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図４７（Ａ）に示すように、画素２０１１に形成したレンズ２０５５、フィルタ２０５４（フィルタ２０５４Ｒ、フィルタ２０５４Ｇおよびフィルタ２０５４Ｂ）、および画素回路２０３０等を通して光２０５６を光電変換素子２０２０に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２０５６の一部が配線２０５７の一部によって遮光されてしまうことがある。したがって、図４７（Ｂ）に示すように光電変換素子２０２０側にレンズ２０５５およびフィルタ２０５４を配置して、光電変換素子２０２０が光２０５６を効率良く受光させる構造が好ましい。光電変換素子２０２０側から光２０５６を光電変換素子２０２０に入射させることで、検出感度の高い撮像装置２０００を提供することができる。
図４７に示す光電変換素子２０２０として、ｐｎ型接合またはｐｉｎ型接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２０２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２０２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２０２０を実現できる。
ここで、撮像装置２０００が有する１つの画素２０１１は、図４６に示す副画素２０１２に加えて、第１のフィルタを有する副画素２０１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図４８（Ａ）、図４８（Ｂ）は、撮像装置を構成する素子の断面図である。図４８（Ａ）に示す撮像装置は、シリコン基板２３００に設けられたシリコンを用いたトランジスタ２３５１、トランジスタ２３５１上に積層して配置された酸化物半導体を用いたトランジスタ２３５２およびトランジスタ２３５３、ならびにシリコン基板２３００に設けられたフォトダイオード２３６０を含む。各トランジスタおよびフォトダイオード２３６０は、種々のプラグ２３７０および配線２３７１と電気的な接続を有する。また、フォトダイオード２３６０のカソード２３６２は、プラグを介して配線２３７１と電気的に接続を有する。また、フォトダイオード２３６０のアノード２３６１は、低抵抗領域２３６３を介してプラグ２３７０と電気的に接続を有する。
また撮像装置は、シリコン基板２３００に設けられたトランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、層２３１０と接して設けられ、配線２３７１を有する層２３２０と、層２３２０と接して設けられ、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、層２３３０と接して設けられ、配線２３７２および配線２３７３を有する層２３４０を備えている。
なお図４８（Ａ）の断面図の一例では、シリコン基板２３００において、トランジスタ２３５１が形成された面とは逆側の面にフォトダイオード２３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード２３６０の受光面をトランジスタ２３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層２３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層２３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層２３３０を省略すればよい。層２３３０を省略した断面図の一例を図４８（Ｂ）に示す。層２３３０を省略する場合、層２３４０の配線２３７２も省略することができる。
なお、シリコン基板２３００は、ＳＯＩ基板であってもよい。また、シリコン基板２３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、の間には絶縁体２４０２が設けられる。ただし、絶縁体２４０２の位置は限定されない。
トランジスタ２３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２３５１の信頼性を向上させる効果がある。一方、トランジスタ２３５２およびトランジスタ２３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコンを用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間にバリア性を有する絶縁体２４０２を設けることが好ましい。また、トランジスタ２３５２およびトランジスタ２３５３の四方を、バリア性を有する絶縁体で囲むことが好ましい。また、トランジスタ２３５２およびトランジスタ２３５３の上方を、バリア性を有する絶縁体２４０８で覆うことが好ましい。絶縁体２４０２より下層に水素を閉じ込めることで、トランジスタ２３５１の信頼性が向上させることができる。さらに、絶縁体２４０２より下層から、絶縁体２４０２より上層に水素が拡散することを抑制できるため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を向上させることができる。
即ち、図４８（Ａ）に示す半導体装置は、トランジスタ２３５２およびトランジスタ２３５３がバリア性を有する絶縁体に囲まれた構造を有する。ただし、トランジスタ２３５２およびトランジスタ２３５３がバリア性を有する絶縁体に囲まれていなくてもよい。
また、図４８（Ａ）の断面図において、層２３１０に設けるフォトダイオード２３６０と、層２３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
なお、図４９（Ａ）および図４９（Ｂ）に示すように、画素の上部または下部にフィルタ２３５４または／およびレンズ２３５５を配置してもよい。フィルタ２３５４は、フィルタ２０５４についての記載を参照する。レンズ２３５５は、レンズ２０５５についての記載を参照する。
また、図５０（Ａ１）および図５０（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図５０（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図５０（Ａ２）は、図５０（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図５０（Ａ３）は、図５０（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図５０（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図５０（Ｂ２）は、図５０（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図５０（Ｂ３）は、図５０（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
＜ＦＰＧＡ＞
また本発明の一態様は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも適用可能である。
図５１（Ａ）には、ＦＰＧＡのブロック図の一例を示す。ＦＰＧＡは、ルーティングスイッチエレメント１５２１と、ロジックエレメント１５２２とによって構成される。また、ロジックエレメント１５２２は、コンフィギュレーションメモリに記憶したコンフィギュレーションデータに応じて、組み合わせ回路の機能、または順序回路の機能といった論理回路の機能を切り替えることができる。
図５１（Ｂ）は、ルーティングスイッチエレメント１５２１の役割を説明するための模式図である。ルーティングスイッチエレメント１５２１は、コンフィギュレーションメモリ１５２３に記憶したコンフィギュレーションデータに応じて、ロジックエレメント１５２２間の接続を切り替えることができる。なお図５１（Ｂ）では、スイッチを一つ示し、端子ＩＮと端子ＯＵＴの間の接続を切り替える様子を示しているが、実際には複数あるロジックエレメント１５２２間にスイッチが設けられる。
図５１（Ｃ）には、コンフィギュレーションメモリ１５２３として機能する回路構成の一例を示す。コンフィギュレーションメモリ１５２３は、酸化物半導体を用いたトランジスタで構成されるトランジスタＭ１１と、シリコンを用いたトランジスタで構成されるトランジスタＭ１２と、によって構成される。ノードＦＮＳＷには、トランジスタＭ１１を介してコンフィギュレーションデータＤＳＷが与えられる。このコンフィギュレーションデータＤＳＷの電位は、トランジスタＭ１１を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＳＷの電位によって、トランジスタＭ１２の導通状態が切り替えられ、端子ＩＮと端子ＯＵＴの間の接続を切り替えることができる。
図５１（Ｄ）は、ロジックエレメント１５２２の役割を説明するための模式図である。ロジックエレメント１５２２は、コンフィギュレーションメモリ１５２７に記憶したコンフィギュレーションデータに応じて、端子ＯＵＴｍｅｍの電位を切り替えることができる。ルックアップテーブル１５２４は、端子ＯＵＴｍｅｍの電位に応じて、端子ＩＮの信号を処理する組み合わせ回路の機能を切り替えることができる。またロジックエレメント１５２２は、順序回路であるレジスタ１５２５と、端子ＯＵＴの信号を切り替えるためのセレクタ１５２６を有する。セレクタ１５２６は、コンフィギュレーションメモリ１５２７から出力される端子ＯＵＴｍｅｍの電位に応じて、ルックアップテーブル１５２４の信号の出力か、レジスタ１５２５の信号の出力か、を選択することができる。
図５１（Ｅ）には、コンフィギュレーションメモリ１５２７として機能する回路構成の一例を示す。コンフィギュレーションメモリ１５２７は、酸化物半導体を用いたトランジスタで構成されるトランジスタＭ１３、トランジスタＭ１４と、シリコンを用いたトランジスタで構成されるトランジスタＭ１５、トランジスタＭ１６と、によって構成される。ノードＦＮＬＥには、トランジスタＭ１３を介してコンフィギュレーションデータＤＬＥが与えられる。ノードＢＦＮＬＥには、トランジスタＭ１４を介してコンフィギュレーションデータＢＤＬＥが与えられる。コンフィギュレーションデータＢＤＬＥは、コンフィギュレーションデータＤＬＥの論理が反転した電位に相当する。このコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＢＤＬＥの電位は、トランジスタＭ１３、トランジスタＭ１４を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＢＤＬＥの電位によって、トランジスタＭ１５またはトランジスタＭ１６の一方の導通状態が切り替えられ、端子ＯＵＴｍｅｍには電位ＶＤＤまたは電位ＶＳＳを与えることができる。
図５１の構成に対して、上述したトランジスタ、論理回路および記憶装置などを適用することができる。例えばトランジスタＭ１２、トランジスタＭ１５、トランジスタＭ１６を、シリコンを用いたトランジスタで構成し、トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４を、酸化物半導体を用いたトランジスタで構成する。この場合、シリコン基板上にシリコンを用いたトランジスタを作製し、その後、シリコンを用いたトランジスタの上方に酸化物半導体を用いたトランジスタを作製することで、ＦＰＧＡのチップサイズを縮小することができる。また、酸化物半導体を用いたトランジスタの低いオフ電流を有する特性と、シリコンを用いたトランジスタの高いオン電流を有する特性と、を組み合わせることによって、消費電力が小さく、動作速度の高いＦＰＧＡとすることができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図５２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図５２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図５２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図５２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図５３は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図５３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図５３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図５３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、その信号を回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図５４および図５６を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図５４は、本発明の一態様に係るＥＬ表示装置の一例である。図５４（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図５４（Ｂ）は、ＥＬ表示装置全体を示す上面図である。
図５４（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図５４（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図５４（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図５４（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図５４（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、絶縁体４２２と、絶縁体４０８と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図５４（Ｃ）は、図５４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図５４（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７１３ａと、導電体７１３ａ上の絶縁体７０２と、絶縁体７０２上にあり導電体７１３ａと重なる絶縁体７０６ａおよび半導体７０６ｂと、半導体７０６ｂ上の絶縁体７０６ｃと、絶縁体７０６ｃ上の絶縁体７１２と、絶縁体７１２上にあり半導体７０６ｂと重なる導電体７０４と、を有する構造を示す。絶縁体７０６ａおよび半導体７０６ｂは、領域７０７ａおよび領域７０７ｂを有する。なお、トランジスタ７４１の構造は一例であり、図５４（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図５４（Ｃ）に示すトランジスタ７４１において、導電体７１３ａはゲート電極としての機能を有し、絶縁体７０２はゲート絶縁体としての機能を有し、領域７０７ａはソースとしての機能を有し、領域７０７ｂはドレインとしての機能を有し、絶縁体７１２はゲート絶縁体としての機能を有し、導電体７０４はゲート電極としての機能を有する。なお、半導体７０６ｂは、光が当たることで電気特性が変動する場合がある。したがって、導電体７１３ａ、領域７０７ａ、領域７０７ｂ、導電体７０４のいずれか一以上が遮光性を有すると好ましい。
図５４（Ｃ）には、容量素子７４２として、基板７００上の導電体７１３ｂと、導電体７１３ｂ上の絶縁体７０２と、絶縁体７０２上の電極７０７ｃと、を有する構造を示す。
容量素子７４２において、導電体７１３ｂは一方の電極として機能し、電極７０７ｃは他方の電極として機能する。
電極７０７ｃは、トランジスタの絶縁体７０６ａおよび半導体７０６ｂと同じ表面にある層に形成される。したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７１３ａおよび導電体７１３ｂを同種の導電体とすると好ましい。その場合、導電体７１３ａおよび導電体７１３ｂは、同一工程を経て形成することができる。
トランジスタ７４１および容量素子７４２上には、絶縁体７１８が配置される。ここで、絶縁体７１８は、トランジスタ７４１のソースとして機能する領域７０７ｂに達する開口部を有してもよい。絶縁体７１８上には、導電体７８１が配置される。導電体７８１は、絶縁体７１８の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここで、絶縁体４２２および絶縁体４０８は、バリア性を有する絶縁体である。即ち、図５４に示す表示装置は、トランジスタ７４１がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２および絶縁体４０８のいずれか一以上を有さなくてもよい。
なお、ＥＬ表示装置を高精細化するために、トランジスタ、容量素子または／および配線層などを積層させてもよい。
図５５は、半導体基板上に作製したＥＬ表示装置の画素を示す断面図の一例である。
図５５に示すＥＬ表示装置は、半導体基板８０１と、基板８０２と、絶縁体８０３と、絶縁体８０４と、絶縁体８０５と、接着層８０６と、フィルタ８０７と、フィルタ８０８と、フィルタ８０９と、絶縁体８１１と、絶縁体８１２と、絶縁体８１３と、絶縁体８１４と、絶縁体８１５と、絶縁体８１６と、絶縁体８１７と、絶縁体８１８と、絶縁体８１９と、絶縁体８２０と、絶縁体８２１と、導電体８３１と、導電体８３２と、導電体８３３と、導電体８３４と、導電体８３５と、導電体８３６と、導電体８３７と、導電体８３８と、導電体８３９と、導電体８４０と、導電体８４１と、導電体８４２と、導電体８４３と、導電体８４４と、導電体８４５と、導電体８４６と、導電体８４７と、導電体８４８と、導電体８４９と、導電体８５０と、導電体８５１、導電体８５２と、導電体８５３と、導電体８５４と、導電体８５５と、導電体８５６と、導電体８５７と、導電体８５８と、導電体８５９と、導電体８６０と、導電体８６１と、導電体８６２と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、絶縁体８７７と、絶縁体８７８と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、層８８７と、層８８８と、発光層８９３と、を有する。
また、半導体基板８０１と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、によって、トランジスタ８９１が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８７１は、ゲート絶縁体としての機能を有する。導電体８７２は、ゲート電極としての機能を有する。絶縁体８７３は、側壁絶縁体としての機能を有する。絶縁体８７４は、側壁絶縁体としての機能を有する。領域８７５は、ソース領域または／およびドレイン領域としての機能を有する。領域８７６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８７２は、絶縁体８７１を介して半導体基板８０１の一部と重なる領域を有する。領域８７５および領域８７６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域であってもよい。例えば、タングステンシリサイド、チタンシリサイド、コバルトシリサイドまたはニッケルシリサイドなどを有する領域であってもよい。領域８７５および領域８７６は、導電体８７２、絶縁体８７３および絶縁体８７４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８７５および領域８７６が配置される。
トランジスタ８９１は、絶縁体８７３を有することにより、領域８７５とチャネル形成領域との間を空けることができる。したがって、絶縁体８７３を有することにより、領域８７５から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。また、トランジスタ８９１は、絶縁体８７４を有することにより、領域８７６とチャネル形成領域との間を空けることができる。したがって、絶縁体８７４を有することにより、領域８７６から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。なお、トランジスタ８９１は、領域８７５とチャネル形成領域との間隔よりも、領域８７６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９１の動作時において、領域８７５とチャネル形成領域との電位差よりも、領域８７６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
また、半導体基板８０１と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、によって、トランジスタ８９２が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８８１は、ゲート絶縁体としての機能を有する。導電体８８２は、ゲート電極としての機能を有する。絶縁体８８３は、側壁絶縁体としての機能を有する。絶縁体８８４は、側壁絶縁体としての機能を有する。領域８８５は、ソース領域または／およびドレイン領域としての機能を有する。領域８８６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８８２は、絶縁体８８１を介して半導体基板８０１の一部と重なる領域を有する。領域８８５および領域８８６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域である。領域８８５および領域８８６は、導電体８８２、絶縁体８８３および絶縁体８８４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８８５および領域８８６が配置される。
トランジスタ８９２は、絶縁体８８３を有することにより、領域８８５とチャネル形成領域との間を空けることができる。したがって、絶縁体８８３を有することにより、領域８８５から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。また、トランジスタ８９２は、絶縁体８８４を有することにより、領域８８６とチャネル形成領域との間を空けることができる。したがって、絶縁体８８４を有することにより、領域８８６から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。なお、トランジスタ８９２は、領域８８５とチャネル形成領域との間隔よりも、領域８８６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９２の動作時において、領域８８５とチャネル形成領域との電位差よりも、領域８８６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２を覆うように配置される。したがって、絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２の保護膜としての機能を有する。絶縁体８０３、絶縁体８０４および絶縁体８０５は、素子を分離する機能を有する。例えば、トランジスタ８９１とトランジスタ８９２とは、絶縁体８０３および絶縁体８０４を間に有することによって素子分離される。
導電体８５１、導電体８５２、導電体８５３、導電体８５４、導電体８５５、導電体８５６、導電体８５７、導電体８５８、導電体８５９、導電体８６０、導電体８６１および導電体８６２は、素子と素子、素子と配線、配線と配線などを電気的に接続する機能を有する。よって、これらの導電体を配線またはプラグと言い換えることもできる。
導電体８３１、導電体８３２、導電体８３３、導電体８３４、導電体８３５、導電体８３６、導電体８３７、導電体８３８、導電体８３９、導電体８４０、導電体８４１、導電体８４２、導電体８４３、導電体８４４、導電体８４５、導電体８４６、導電体８４７、導電体８４９、導電体８５０は、配線、電極または／および遮光層としての機能を有する。
例えば、導電体８３６および導電体８４４は、絶縁体８１７を有する容量素子の電極としての機能を有する。例えば、導電体８３８および導電体８４５は、絶縁体８１８を有する容量素子の電極としての機能を有する。例えば、導電体８４０および導電体８４６は、絶縁体８１９を有する容量素子の電極としての機能を有する。例えば、導電体８４２および導電体８４７は、絶縁体８２０を有する容量素子の電極としての機能を有する。なお、導電体８３６と導電体８３８とが電気的に接続していてもよい。また、導電体８４４と導電体８４５とが電気的に接続していてもよい。また、導電体８４０と導電体８４２とが電気的に接続していてもよい。また、導電体８４６と導電体８４７とが電気的に接続してもよい。
絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、層間絶縁体としての機能を有する。絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、表面が平坦化されていると好ましい。
導電体８３１、導電体８３２、導電体８３３および導電体８３４は、絶縁体８１１上に配置される。導電体８５１は、絶縁体８１１の開口部に配置される。導電体８５１は、導電体８３１と領域８７５とを電気的に接続する。導電体８５２は、絶縁体８１１の開口部に配置される。導電体８５２は、導電体８３３と領域８８５とを電気的に接続する。導電体８５３は、絶縁体８１１の開口部に配置される。導電体８５３は、導電体８３４と領域８８６とを電気的に接続する。
導電体８３５、導電体８３６、導電体８３７および導電体８３８は、絶縁体８１２上に配置される。導電体８３６上には絶縁体８１７が配置される。絶縁体８１７上には導電体８４４が配置される。導電体８３８上には絶縁体８１８が配置される。絶縁体８１８上には導電体８４５が配置される。導電体８５４は、絶縁体８１２の開口部に配置される。導電体８５４は、導電体８３５と導電体８３１とを電気的に接続する。導電体８５５は、絶縁体８１２の開口部に配置される。導電体８５５は、導電体８３７と導電体８３３とを電気的に接続する。
導電体８３９、導電体８４０、導電体８４１および導電体８４２は、絶縁体８１３上に配置される。導電体８４０上には絶縁体８１９が配置される。絶縁体８１９上には導電体８４６が配置される。導電体８４２上には絶縁体８２０が配置される。絶縁体８２０上には導電体８４７が配置される。導電体８５６は、絶縁体８１３の開口部に配置される。導電体８５６は、導電体８３９と導電体８３５とを電気的に接続する。導電体８５７は、絶縁体８１３の開口部に配置される。導電体８５７は、導電体８４０と導電体８４４とを電気的に接続する。導電体８５８は、絶縁体８１３の開口部に配置される。導電体８５８は、導電体８４１と導電体８３７とを電気的に接続する。導電体８５９は、絶縁体８１３の開口部に配置される。導電体８５９は、導電体８４２と導電体８４５とを電気的に接続する。
導電体８４３は、絶縁体８１４上に配置される。導電体８６０は、絶縁体８１４の開口部に配置される。導電体８６０は、導電体８４３と導電体８４６とを電気的に接続する。導電体８６１は、導電体８４３と導電体８４７とを電気的に接続する。
導電体８４８は、絶縁体８１５上に配置される。導電体８４８は、電気的に浮いていてもよい。なお、導電体８４８は、遮光層としての機能を有すれば、導電体に限定されない。例えば、遮光性を有する絶縁体または半導体であってもよい。
導電体８４９は、絶縁体８１６上に配置される。絶縁体８２１は、絶縁体８１６上および導電体８４９上に配置される。絶縁体８２１は、導電体８４９を露出する開口部を有する。発光層８９３は、導電体８４９上および絶縁体８２１上に配置される。導電体８５０は、発光層８９３上に配置される。
したがって、導電体８４９と導電体８５０とに電位差を与えることで、発光層８９３から発光が生じる。そのため、導電体８４９と、導電体８５０と、発光層８９３と、は発光素子としての機能を有する。なお、絶縁体８２１は、隔壁としての機能を有する。
絶縁体８７８は、導電体８５０上に配置される。絶縁体８７８は、発光素子を覆うため、保護絶縁体としての機能を有する。例えば、絶縁体８７８がバリア性を有する絶縁体であってもよい。また、バリア性を有する絶縁体で、発光素子を囲む構造としてもよい。
基板８０２は、透光性を有する基板を用いればよい。例えば、基板７５０についての記載を参照する。基板８０２には、層８８７および層８８８が設けられる。層８８７および層８８８は、遮光層としての機能を有する。遮光層としては、例えば、樹脂や金属などを用いればよい。層８８７および層８８８を有することによって、ＥＬ表示装置のコントラストを向上させることや色のにじみを低減させることなどができる。
フィルタ８０７、フィルタ８０８およびフィルタ８０９は、カラーフィルタとしての機能を有する。例えば、フィルタ２０５４についての記載を参照する。フィルタ８０８は、層８８８、基板８０２および層８８７にまたがって配置される。フィルタ８０７は、層８８８においてフィルタ８０８と重なる領域を有する。フィルタ８０９は、層８８７においてフィルタ８０８と重なる領域を有する。フィルタ８０７、フィルタ８０８およびフィルタ８０９は、それぞれ厚さが異なっていてもよい。フィルタの厚さが異なることによって、発光素子からの光取り出し効率が高くなる場合がある。
フィルタ８０７、フィルタ８０８およびフィルタ８０９と、絶縁体８７８と、の間には、接着層８０６が配置される。
図５５に示したＥＬ表示装置は、トランジスタ、容量素子または／および配線層などが積層した構造を有するため、画素を縮小することができる。そのため、高精細なＥＬ表示装置を実現することができる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図５６（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図５６に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図５４（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図５６（Ｂ）に示す。図５６（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図５６（Ｂ）には、図５４（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７１８が配置される。ここで、絶縁体７１８は、トランジスタ７５１に達する開口部を有する。絶縁体７１８上には、導電体７９１が配置される。導電体７９１は、絶縁体７１８の開口部を介してトランジスタ７５１と電気的に接続する。
ここで、絶縁体４２２および絶縁体４０８は、バリア性を有する絶縁体である。即ち、図５６に示す表示装置は、トランジスタ７５１がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２および絶縁体４０８のいずれか一以上を有さなくてもよい。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ素子、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、エレクトロウェッティング素子、カーボンナノチューブを用いた表示素子、量子ドットなどの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。各画素に量子ドットを有する表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子の一部、バックライトの一部、またはバックライトと表示素子との間に配置すればよい。量子ドットを用いることにより、色純度の高い表示装置を作製することができる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
また、ＭＥＭＳを用いた表示装置は、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤によって水分を除去できるため、ＭＥＭＳなどが動きにくくなることや劣化することを防止することができる。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５７に示す。
図５７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図５７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図５７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図５７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図５７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図５７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図５７（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を有する電子機器について、図５８を参照しながら説明する。なお、ここでは、電子機器の一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
図５８（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図５８（Ａ−２）は、携帯機器１３００Ａの上面図である。図５８（Ａ−３）は、携帯機器１３００Ａの使用状態を説明する図である。
図５８（Ｂ−１）および図５８（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視図である。
図５８（Ｃ−１）および図５８（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視図である。
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機能から選ばれた一つまたは複数の機能を有する。
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可とう性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域１３１２に表示することができる。
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図５８（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領域１３１２に表示することができる（図５８（Ａ−２）参照。）。
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に表示された文字や画像情報を、使用者は容易に確認することができる（図５８（Ａ−３）参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３００Ａの上方から観察できる。
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波センサーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用いればよい。
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備えることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振動を与えることにより着信を拒否するモードに移行させることができる。
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に向けて使用することができる。
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
４００ 基板
４０１ 絶縁体
４０２ 絶縁体
４０２ａ 絶縁体
４０２ｂ 絶縁体
４０２ｃ 絶縁体
４０４ 導電体
４０５ 導電体
４０６ａ 絶縁体
４０６ｂ 半導体
４０６ｃ 絶縁体
４０８ 絶縁体
４１０ 絶縁体
４１１ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１７ａ 領域
４１７ｂ 領域
４２０ 層
４２１ 領域
４２２ 絶縁体
４２３ 層
４２４ 層
４２５ 層
４２６ 層
４２８ 層
４２９ 層
４３０ 層
４３２ 層
４３４ 導電体
４３６ｃ 絶縁体
４４２ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７０ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８２ 絶縁体
４９０ トランジスタ
４９２ 絶縁体
４９４ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
４９８ｄ 導電体
７００ 基板
７０２ 絶縁体
７０４ 導電体
７０６ａ 絶縁体
７０６ｂ 半導体
７０６ｃ 絶縁体
７０７ａ 領域
７０７ｂ 領域
７０７ｃ 電極
７１２ 絶縁体
７１３ａ 導電体
７１３ｂ 導電体
７１８ 絶縁体
７１９ 発光素子
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
８０１ 半導体基板
８０２ 基板
８０３ 絶縁体
８０４ 絶縁体
８０５ 絶縁体
８０６ 接着層
８０７ フィルタ
８０８ フィルタ
８０９ フィルタ
８１１ 絶縁体
８１２ 絶縁体
８１３ 絶縁体
８１４ 絶縁体
８１５ 絶縁体
８１６ 絶縁体
８１７ 絶縁体
８１８ 絶縁体
８１９ 絶縁体
８２０ 絶縁体
８２１ 絶縁体
８３１ 導電体
８３２ 導電体
８３３ 導電体
８３４ 導電体
８３５ 導電体
８３６ 導電体
８３７ 導電体
８３８ 導電体
８３９ 導電体
８４０ 導電体
８４１ 導電体
８４２ 導電体
８４３ 導電体
８４４ 導電体
８４５ 導電体
８４６ 導電体
８４７ 導電体
８４８ 導電体
８４９ 導電体
８５０ 導電体
８５１ 導電体
８５２ 導電体
８５３ 導電体
８５４ 導電体
８５５ 導電体
８５６ 導電体
８５７ 導電体
８５８ 導電体
８５９ 導電体
８６０ 導電体
８６１ 導電体
８６２ 導電体
８７１ 絶縁体
８７２ 導電体
８７３ 絶縁体
８７４ 絶縁体
８７５ 領域
８７６ 領域
８７７ 絶縁体
８７８ 絶縁体
８８１ 絶縁体
８８２ 導電体
８８３ 絶縁体
８８４ 絶縁体
８８５ 領域
８８６ 領域
８８７ 層
８８８ 層
８９１ トランジスタ
８９２ トランジスタ
８９３ 発光層
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３００Ａ 携帯機器
１３００Ｂ 携帯機器
１３００Ｃ 携帯機器
１３１０ 筐体
１３１１ 領域
１３１２ 領域
１５２１ ルーティングスイッチエレメント
１５２２ ロジックエレメント
１５２３ コンフィギュレーションメモリ
１５２４ ルックアップテーブル
１５２５ レジスタ
１５２６ セレクタ
１５２７ コンフィギュレーションメモリ
２０００ 撮像装置
２００１ スイッチ
２００２ スイッチ
２００３ スイッチ
２０１０ 画素部
２０１１ 画素
２０１２ 副画素
２０１２Ｂ 副画素
２０１２Ｇ 副画素
２０１２Ｒ 副画素
２０２０ 光電変換素子
２０３０ 画素回路
２０３１ 配線
２０４７ 配線
２０４８ 配線
２０４９ 配線
２０５０ 配線
２０５３ 配線
２０５４ フィルタ
２０５４Ｂ フィルタ
２０５４Ｇ フィルタ
２０５４Ｒ フィルタ
２０５５ レンズ
２０５６ 光
２０５７ 配線
２０６０ 周辺回路
２０７０ 周辺回路
２０８０ 周辺回路
２０９０ 周辺回路
２０９１ 光源
２１００ トランジスタ
２２００ トランジスタ
２３００ シリコン基板
２３１０ 層
２３２０ 層
２３３０ 層
２３４０ 層
２３５１ トランジスタ
２３５２ トランジスタ
２３５３ トランジスタ
２３５４ フィルタ
２３５５ レンズ
２３６０ フォトダイオード
２３６１ アノード
２３６２ カソード
２３６３ 低抵抗領域
２３７０ プラグ
２３７１ 配線
２３７２ 配線
２３７３ 配線
２４０２ 絶縁体
２４０８ 絶縁体
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (7)

  1. 半導体上に第１の絶縁体を形成し、
    前記第１の絶縁体上に第１の層を形成し、
    前記第１の層上に第２の層を形成し、
    前記第１の層が露出するまで前記第２の層をエッチングすることで第３の層を形成し、
    前記第３の層の表面に第４の層を形成し、
    前記第３の層および前記第４の層を用いて、前記第１の絶縁体が露出するまで前記第１の層をエッチングすることで第５の層を形成し、
    前記第３の層、前記第４の層および前記第５の層を用いて、前記半導体が露出するまで前記第１の絶縁体をエッチングすることで第２の絶縁体を形成し、
    前記第２の絶縁体の側面と接する領域、および前記半導体の上面と接する領域を有する第３の絶縁体を形成し、
    前記第３の絶縁体を介して、前記半導体と重なる領域を有する第１の導電体を形成し、
    前記第２の層は、シリコンを有し、
    前記第１の層は、前記第２の層と異なる材料を有する半導体装置の作製方法。
  2. 半導体上に第１の導電体を形成し、
    前記第１の導電体上に第１の絶縁体を形成し、
    前記第１の絶縁体上に第１の層を形成し、
    前記第１の層上に第２の層を形成し、
    前記第１の層が露出するまで前記第２の層をエッチングすることで第３の層を形成し、
    前記第３の層の表面に第４の層を形成し、
    前記第３の層および前記第４の層を用いて、前記第１の絶縁体が露出するまで前記第１の層をエッチングすることで第５の層を形成し、
    前記第３の層、前記第４の層および前記第５の層を用いて、前記半導体が露出するまで前記第１の絶縁体および前記第１の導電体をエッチングすることで第２の絶縁体、第２の導電体および第３の導電体を形成し、
    前記第２の絶縁体の側面と接する領域、前記第２の導電体の側面と接する領域、前記第３の導電体の側面と接する領域、および前記半導体の上面と接する領域を有する第３の絶縁体を形成し、
    前記第３の絶縁体を介して、前記半導体と重なる領域を有する第４の導電体を形成し、
    前記第２の層は、シリコンを有し、
    前記第１の層は、前記第２の層と異なる材料を有する半導体装置の作製方法。
  3. 請求項１において、
    前記第１の導電体は、前記半導体のチャネル幅方向において、前記第３の絶縁体を介して、前記半導体の側面と面する領域を有する半導体装置の作製方法。
  4. 請求項２において、
    前記第４の導電体は、前記半導体のチャネル幅方向において、前記第３の絶縁体を介して、前記半導体の側面と面する領域を有する半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第４の層は、シリコンおよびハロゲンを有する原料ガスを用いて形成する半導体装置の作製方法。
  6. 請求項１乃至請求項４のいずれか一において、
    前記第４の層は、前記第３の層の表面を酸化または窒化することで形成する半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか一において、
    前記半導体は、酸化物半導体を有する半導体装置の作製方法。
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