KR20190142334A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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KR20190142334A
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슌페이 야마자키
？페이 야마자키
사치아키 데즈카
히로키 고마가타
유지 에기
나오키 오쿠노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

양호한 전기 특성을 가지는 반도체 장치를 제공한다. 산화물 위에 제 1 절연체를 형성하고, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 도전체를 형성하고, 산화물의 상면과, 제 1 절연체의 측면과, 제 2 절연체의 측면과, 도전체의 측면에 접하는 제 3 절연체를 형성하고, 제 1 절연체 및 제 2 절연체는 감압 분위기하에서 연속적으로 형성한다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치, 반도체 장치의 제작 방법, 그리고 절연막의 형성 방법에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
특히, 본 발명의 일 형태에 나타내는 절연막의 형성 방법에는 ALD(Atomic Layer Deposition)법을 사용하는 것을 특징의 하나로 한다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
반도체 소자를 사용한 집적 회로(Integrated Circuit: IC)의 개발이 진행되고 있다. CPU나 메모리의 개발 및 제조에는, 집적도가 더욱 높은 IC로 이루어지는 LSI나 초LSI의 기술이 사용되고 있다. 이와 같은 IC는 회로 기판, 예를 들어 인쇄 배선판에 실장되고, 컴퓨터, 정보 단말, 표시 장치, 자동차 등을 구성하는 다양한 전자 기기의 부품 중 하나로서 사용된다. 또한, 이들을 인공 지능(Artificial Intelligence: AI) 시스템에 사용하는 연구도 진행되고 있다.
컴퓨터나 정보 단말로서, 데스크톱형 컴퓨터, 랩톱형 컴퓨터, 태블릿형 컴퓨터, 스마트폰, 휴대 전화 등이 알려져 있다.
반도체 소자에 사용되는 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(특허문헌 1 참조).
또한, 근년에는 전자 기기의 소형화, 경량화에 따라, 고밀도화가 더 진행된 집적 회로에 대한 요구가 높아지고 있다. 또한, 집적 회로를 포함하는 반도체 장치의 생산성의 향상이 요구된다.
또한, 집적 회로의 고밀도화에 따라, 반도체 소자의 미세화가 요구되고 있고, 핀홀 등의 결함이 없고 피복성이 우수한 박막의 형성 기술에 대한 요구가 높아지고 있다. 이와 같은 박막 형성 기술로서, ALD(Atomic Layer Deposition)법이 알려져 있다.
일본 공개특허공보 특개2012-257187호
본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 전기 특성의 변동을 억제함으로써 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 장기간의 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 데이터의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는 제작 공정이 간략화된 반도체 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 면적이 축소된 반도체 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 산화물이 제공된 기판을 성막실에 배치하고, 성막실에 산화제를 펄스상으로 복수회 도입하고, 산화제의 도입 후에 산화물 위에 절연막을 형성하고, 산화제의 도입에 의하여 산화물로의 산소의 첨가와 산화물로부터의 수소 또는 물의 이탈 중 한쪽 또는 양쪽을 수행하는 반도체 장치의 제작 방법이다.
상기에서, 절연막은 ALD법을 사용하여 형성되는 것이 바람직하다.
상기에서, 절연막은 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것이 바람직하다.
본 발명의 일 형태는 산화물 위에 제 1 절연체를 형성하고, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 도전체를 형성하고, 산화물의 상면과, 제 1 절연체의 측면과, 제 2 절연체의 측면과, 도전체의 측면에 접하는 제 3 절연체를 형성하고, 제 1 절연체 및 제 2 절연체는 감압 분위기하에서 연속적으로 형성되는 반도체 장치의 제작 방법이다.
상기에서, 제 1 절연체 및 제 2 절연체는 ALD법을 사용하여 형성되는 것이 바람직하다.
상기에서, 제 3 절연체는 ALD법을 사용하여 형성되는 것이 바람직하다.
상기에서, 제 2 절연체는 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것이 바람직하다.
상기에서, 제 3 절연체는 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것이 바람직하다.
또한, 본 발명의 일 형태는 제 1 도전체 위에 제 1 절연체를 형성하고, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 제 3 절연체를 형성하고, 제 3 절연체 위에 제 4 절연체를 형성하고, 제 4 절연체 위에 제 5 절연체를 형성하고, 제 5 절연체 위에 산화물을 형성하고, 제 2 절연체, 제 3 절연체, 및 제 4 절연체는 감압 분위기하에서 연속적으로 형성되는 반도체 장치의 제작 방법이다.
상기에서, 제 2 절연체, 제 3 절연체, 및 제 4 절연체는 ALD법을 사용하여 형성되는 것이 바람직하다.
상기에서, 제 2 절연체 및 제 4 절연체는 하프늄 및 알루미늄 중 한쪽을 포함하는 산화물이고, 제 3 절연체는 하프늄 및 알루미늄 중 다른 쪽을 포함하는 산화물인 것이 바람직하다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 전기 특성의 변동을 억제함으로써 안정된 전기 특성을 가지면서, 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다. 또는, 장기간의 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또는, 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여 제작 공정이 간략화된 반도체 장치 및 그 제작 방법을 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 면적이 축소된 반도체 장치 및 그 제작 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 4는 본 발명의 일 형태에 따른 성막 장치의 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 성막 방법을 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 회로도 및 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 회로도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 24는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 25는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 26은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 27은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 28은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 29는 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 회로도.
도 30은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 31은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 32는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 33은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 34는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 35는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도 및 회로도.
도 36은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 37은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도, 회로도, 및 반도체 장치의 동작예를 도시한 타이밍 차트.
도 38은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 39는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 회로도, 및 반도체 장치의 동작예를 도시한 타이밍 차트.
도 40은 본 발명의 일 형태에 따른 AI 시스템의 구성예를 도시한 블록도.
도 41은 본 발명의 일 형태에 따른 AI 시스템의 응용예를 설명하는 블록도.
도 42는 본 발명의 일 형태에 따른 AI 시스템을 제공한 IC의 구성예를 도시한 사시 모식도.
도 43은 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 44는 본 발명의 실시예에 따른 산화물의 시트 저항값을 나타낸 도면.
도 45는 본 발명의 실시예에 따른 절연체의 산소 배리어 특성을 나타낸 도면.
도 46은 본 발명의 실시예에 따른 트랜지스터의 전기 특성을 나타낸 도면.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서는, 명료화를 위하여 크기, 층의 두께, 또는 영역이 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 이를 생략하는 경우가 있다. 또한, 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에서는, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꾸어 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 본 명세서에서, '위', '아래' 등 배치를 나타내는 말은, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여, 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 말에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
예를 들어, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 스위치는 온, 오프가 제어되는 기능을 가진다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되고, 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변환시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와 X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, 본 명세서 등에서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서, 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 외관상 채널 폭을 '둘러싸인 채널 폭(SCW: Surrounded Channel Width)'이라고 부르는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 둘러싸인 채널 폭 또는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, 및 둘러싸인 채널 폭 등은, 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한, 본 명세서 등에서, 산화질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하인 농도 범위에서 포함되는 것을 말한다. 또한, 질화산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 것을 말한다.
또한, 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
또한, 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한, '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한, '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한, 본 명세서 등에 나타내어지는 트랜지스터는, 명시되어 있는 경우를 제외하고, 전계 효과 트랜지스터로 한다. 또한, 본 명세서 등에 나타내는 트랜지스터는, 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
또한, 본 명세서 등에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 결정이 삼방정계 또는 능면체정(rhombohedral crystal)계인 경우, 육방정계로서 나타낸다.
또한, 본 명세서에서, 배리어막이란, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막에 도전성을 가지는 경우에는, 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란 넓은 의미에서의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET라고 기재하는 경우에는, 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 1의 (A), (B), (C), 및 (D)는, 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)의 상면도이다. 또한, 도 1의 (B), (C), 및 (D)는 트랜지스터(200)의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에 A-B의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 1의 (C)는 도 1의 (A)에 C-D의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 1의 (D)는 도 1의 (A)에 E-F의 일점쇄선으로 나타내어진 부분의 단면도이다. 도 1의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200)]
도 1 및 도 2에 도시된 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치된 절연체(208), 및 절연체(208) 위에 배치된 절연체(210) 위에, 도전체(209)와, 도전체(209)의 주위에 배치된 절연체(212)와, 도전체(209) 및 절연체(212) 위에 배치된 도전체(205)와, 도전체(205)의 주위에 배치된 절연체(216)와, 절연체(216) 및 도전체(205) 위에 배치된 절연체(220)와, 절연체(220) 위에 배치된 절연체(222)(절연체(222a), 절연체(222b), 및 절연체(222c))와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)(절연체(250a) 및 절연체(250b))와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 도전체(260) 위에 배치된 절연체(270)와, 절연체(270) 위에 배치된 절연체(271)와, 적어도 절연체(250)의 측면 및 도전체(260)의 측면에 접하도록 배치된 절연체(272)와, 절연체(272)의 상면의 일부 및 측면의 일부에 접하도록 배치된 절연체(273)와, 적어도 산화물(230), 절연체(271), 절연체(272), 및 절연체(273)를 덮도록 배치된 절연체(274)를 가진다.
또한, 트랜지스터(200)를 덮도록 절연체(280)가 배치된다.
절연체(212)는, 도전체(209)를 덮도록 배치된 절연막을, CMP법 등을 사용하여 도전체(209)가 노출될 때까지 연마함으로써 형성할 수 있다. 그러므로, 절연체(212) 및 도전체(209)는 표면의 평탄성이 우수하다.
또한, 도전체(209) 및 절연체(212)의 형성 방법은 상기에 한정되지 않는다. 절연체(212)를 먼저 형성하고, 절연체(212)에 형성된 홈이나 슬릿 등의 개구부를 메우도록 도전체(209)를 형성하여도 좋다. 이와 같은 도전체 및 절연체의 형성 방법은 다마신 프로세스라고 불린다. 또한, 도전체(209)보다 아래층의 구조에 따라, 싱글 다마신 프로세스를 사용하여도 좋고, 듀얼 다마신 프로세스를 사용하여도 좋다. 듀얼 다마신 프로세스를 사용함으로써, 도전체(209)와, 그 아래층에 위치하는 소자나 배선 등의 구조체와 직접 접속할 수 있기 때문에 바람직하다.
절연체(216)는, 도전체(205)를 덮도록 배치된 절연막을, CMP법 등을 사용하여 도전체(205)가 노출될 때까지 연마함으로써 형성할 수 있다. 그러므로, 절연체(216) 및 도전체(205)는 표면의 평탄성이 우수하다. 또한, 본 발명의 일 형태의 절연체(216) 및 도전체(205)의 형성은 이에 한정되지 않는다. 상술한 다마신 프로세스를 사용하여, 절연체(216) 및 도전체(205)를 형성하여도 좋다.
또한, 도전체(209)는 적층 구조를 가져도 좋다. 이 경우, 위층의 도전체와 비교하여 도전성이 우수한 도전체 위에, 아래층의 도전체와 비교하여 내산화성이 우수한 도전체를 배치하는 구성이 바람직하다. 도전체(209)의 위층에 산화되기 어려운 재료를 사용함으로써, 절연체(216)의 형성 시, 절연체(216)에 제공되는 개구부의 형성 시, 및 도전체(205)의 형성 시에 도전체(209)의 산화를 억제할 수 있다. 이로써, 도전체(209)의 산화로 인한 전기 저항의 증가를 억제할 수 있다. 즉, 도전체(209)와 도전체(205)의 콘택트는 양호해진다.
또한, 도전체(205)는 적층 구조를 가져도 좋다. 이 경우, 위층의 도전체와 비교하여 도전성이 우수한 도전체 위에, 아래층의 도전체와 비교하여 내산화성이 우수한 도전체를 배치하는 구성이 바람직하다. 도전체(205)의 위층에 산화되기 어려운 재료를 사용함으로써, 절연체(220)의 형성 시에 도전체(205)의 산화를 억제할 수 있다. 이로써, 도전체(205)의 산화로 인한 전기 저항의 증가를 억제할 수 있다.
도전체(205)와 산화물(230) 사이에 배치된 절연체(220), 절연체(222), 및 절연체(224)에서, 절연체(220) 및 절연체(224)는 실리콘을 포함하는 산화물을 포함하는 것이 바람직하고, 또한, 실리콘 및 질소를 포함하는 산화물인 것이 바람직하다. 또한, 절연체(222)에는, 비유전율이 높은, 소위 high-k 재료를 사용하는 것이 바람직하다.
비유전율이 높은 절연체로서는 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한, 절연체(222)를 절연체(222a), 절연체(222b), 및 절연체(222c)의 3층 구조로 하는 경우, 상기 비유전율이 높은 절연체에서 선택된 2종류 또는 3종류의 절연체를 적층하여 절연체(222)를 구성하면 좋다. 예를 들어, 절연체(222a) 및 절연체(222c)를 산화 하프늄으로 하고, 절연체(222b)를 산화 알루미늄으로 하여도 좋다. 또는, 절연체(222a) 및 절연체(222c)를 산화 알루미늄으로 하고, 절연체(222b)를 산화 하프늄으로 하여도 좋다. 한편, 본 발명의 절연체(222)는 3층 구조에 한정되지 않는다. 절연체(222)는 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다.
또한, 절연체(222)의 각 층은 ALD법을 사용하여 형성되는 것이 바람직하다. 절연체(220) 및 절연체(224)는 플라스마 CVD법을 사용하여 형성할 수 있지만, ALD법을 사용하여 형성하는 것이 바람직하다. 절연체(220), 절연체(222), 및 절연체(224)를, ALD법을 사용하여 형성하는 경우, 상기 절연체의 형성 장치로서는, 복수의 성막실을 가지는, 소위 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 상기 절연체가 형성되는 기판은 절연체(220)의 형성 시작부터 절연체(224)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연체(220), 절연체(222), 및 절연체(224)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(220), 절연체(222), 및 절연체(224)의 형성을 연속적으로 수행함으로써, 절연체(220) 및 절연체(222)의 계면 또한 절연체(222) 및 절연체(224)의 계면의 오염을 방지할 수 있고, 이들 절연체를 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
또한, 트랜지스터(200)에서는, 도 1에 도시된 바와 같이, 산화물(230a), 산화물(230b), 및 산화물(230c)을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 산화물(230a), 산화물(230b)의 2층 구조, 산화물(230b), 산화물(230c)의 2층 구조로 하여도 좋다. 즉, 산화물(230a) 및 산화물(230c) 중 한쪽을 제공하지 않아도 된다. 또는 4층 이상의 적층 구조로 하여도 좋다. 또한, 산화물(230b)만의 단층으로 하여도 좋다. 또한, 트랜지스터(200)에서는, 도전체(260a) 및 도전체(260b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
여기서, 도 1의 (B)에서의 파선으로 둘러싸인, 채널 근방의 영역(239)의 확대도를 도 2에 도시하였다.
도 1의 (B) 및 도 2에 도시된 바와 같이, 산화물(230)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)과 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b)) 사이에 영역(232)(영역(232a) 및 영역(232b))을 가진다. 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)은 캐리어 밀도가 높은, 저저항화된 영역이다. 또한, 채널 형성 영역으로서 기능하는 영역(234)은, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 캐리어 밀도가 낮은 영역이다. 또한, 영역(232)은 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 캐리어 밀도가 낮고, 채널 형성 영역으로서 기능하는 영역(234)보다 캐리어 밀도가 높은 영역이다.
영역(231) 및 영역(232)은 산화물(230)에 헬륨이나 아르곤으로 대표되는 희가스를 첨가함으로써 제공할 수 있다. 희가스의 첨가에는, 예를 들어 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
산화물(230)에 희가스가 첨가되면 산화물(230) 내의 금속 원소와 산소 원자의 결합이 끊어지고, 산화물(230) 내에 산소 결손이 생기는 것으로 생각된다. 산소 결손이 수소 등의 불순물을 포획함으로써, 캐리어가 생겨, 산화물(230), 즉 영역(231) 및 영역(232)은 저저항화된다. 수소 등의 불순물은 산화물(230) 내에 존재하는 경우가 있다. 이때, 상기 불순물은 금속 원소나 산소 원자와는 미결합의 상태로 존재하여도 좋다. 또한, 산화물(230)에 접하여 제공되는 절연체, 예를 들어 절연체(274)로부터 공급할 수 있다.
또한, 산화물(230)에 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소로서, 붕소나 인을 들 수 있다. 또한, 붕소나 인 이외에도, 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄 등을 사용할 수 있다. 또한, 상기 원소로서 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등의 금속 원소도 들 수 있다. 산화물(230)에 대하여, 상기 원소 중에서 선택되는 어느 하나 또는 복수의 원소를 첨가하여도 좋다. 상술한 것 중에서도, 첨가되는 원소로서는 붕소 및 인이 바람직하다. 붕소 및 인의 첨가에는 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
영역(234)은 산소 결손이나 수소 등의 불순물이 가능한 한 저감된, 고순도화된 영역이다. 고순도화된 산화물은 실질적으로 진성인 영역이 되고, 영역(234)은 채널 형성 영역으로서 기능할 수 있다.
또한, 도 1 및 도 2에서, 영역(232)은 게이트 전극으로서 기능하는 도전체(260)와 중첩되지 않지만, 본 실시형태는 이에 한정되지 않는다. 영역(231) 및 영역(232)의 형성 방법에 따라서는, 영역(232)은 게이트 전극으로서 기능하는 도전체(260)와 중첩되는 경우가 있다.
영역(232)은 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 캐리어 밀도가 낮고, 채널 형성 영역으로서 기능하는 영역(234)보다 캐리어 밀도가 높은 영역으로 할 수 있다. 이 경우, 영역(232)은 채널 형성 영역과 소스 영역 또는 드레인 영역 사이의 접합 영역(junction region)으로서 기능한다.
접합 영역을 제공함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)과 채널 형성 영역으로서 기능하는 영역(234) 사이에 고저항 영역이 형성되지 않고, 트랜지스터의 온 전류를 크게 할 수 있기 때문에 바람직하다.
영역(234)은 도전체(260)와 중첩된다. 영역(234)은 영역(232a) 및 영역(232b) 사이에 배치되고, 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(231) 및 영역(232)보다 작은 것이 바람직하다.
영역(234)에서, 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도를 영역(231) 및 영역(232)보다 작게 하기 위해서는, 도전체(260) 및 절연체(250)를 마스크로 하여, 산화물(230)에 상기 금속 원소나 불순물을 첨가하면 좋다. 또는, 절연체(272)가 되는 절연막을 형성한 후에, 상기 금속 원소나 불순물을 첨가함으로써, 도전체(260) 및 절연체(250)의 측면에 배치된 상기 절연막도 마스크로서 기능할 수 있어 바람직하다. 도전체(260) 및 절연체(250), 또는 상기 절연막의 일부를 마스크로서 사용함으로써, 영역(234)에 상기 금속 원소나 불순물이 첨가되는 것을 억제할 수 있다. 즉, 영역(234)의 채널 길이 방향의 폭은, 도전체(260) 및 절연체(250)의 채널 길이 방향의 폭 및 상기 절연막의 두께에 의존한다. 따라서, 트랜지스터(200)의 전기 특성의 요구값이나 회로 설계에 따라 도전체(260) 및 절연체(250)의 채널 길이 방향의 폭 및 상기 절연막의 두께를 제어함으로써, 영역(234)의 채널 길이 방향의 폭을 원하는 폭으로 얻을 수 있다.
또한, 적어도 도전체(260) 및 절연체(250)의 측면에는 절연체(272) 및 절연체(273)가 제공되고, 산화물(230)과 산화물(230)에 불순물을 공급할 수 있는 절연체(274)가 접하는 영역을 제어한다. 산화물(230)과 절연체(274)가 접하는 영역이 영역(231)이 되고, 영역(234)과 영역(231) 사이의 영역이 영역(232)이 된다. 즉, 영역(232)의 채널 길이 방향의 폭 및 영역(231)의 채널 길이 방향의 폭은, 절연체(272) 및 절연체(273)의 채널 길이 방향의 폭에 의존한다.
절연체(272) 및 절연체(273)의 채널 길이 방향의 폭은, 절연체(272)가 되는 절연막의 두께 및 절연체(273)가 되는 절연막의 두께에 의존한다. 따라서, 트랜지스터(200)의 전기 특성의 요구값이나 회로 설계에 따라 상기 절연막의 두께를 제어함으로써, 절연체(272) 및 절연체(273)의 채널 길이 방향의 폭을 제어하고, 영역(232)의 채널 길이 방향의 폭 및 영역(231)의 채널 길이 방향의 폭을 원하는 폭으로 얻을 수 있다.
또한, 산화물(230)에서, 영역(231), 영역(232), 및 영역(234)의 경계는 명확히 검출할 수 없는 경우가 있다. 각 영역 내에서 검출되는 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는, 영역마다의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉, 영역(231)으로부터 영역(232)으로, 영역(234)에 가까운 영역일수록, 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
또한, 도 1의 (B) 및 도 2에서는, 영역(234), 영역(231), 및 영역(232)이 산화물(230a), 산화물(230b), 및 산화물(230c)에 형성되어 있지만, 이에 한정되지 않고, 적어도 산화물(230b)에 형성되어 있으면 좋다. 또한, 예를 들어 이들 영역은 산화물(230b) 및 산화물(230c)에만 형성되어 있어도 좋다. 또한, 도면에서는 각 영역의 경계를 절연체(224)와 산화물(230)의 계면에 대하여 실질적으로 수직으로 표시하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어, 영역(232)이 산화물(230b)의 표면 근방에서는 영역(234) 측으로 돌출되고, 산화물(230b)의 하면 근방에서는 영역(231) 측으로 후퇴하는 형상이 되는 경우가 있다.
또한, 트랜지스터(200)에서, 산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
한편으로, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되기 쉽고, 신뢰성이 낮아지는 경우가 있다. 또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 따라서, 채널 형성 영역에 산소 결손이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 채널 형성 영역 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
특히, 산화물(230)에서의 채널이 형성되는 영역(234)과, 게이트 절연막으로서 기능하는 절연체(250)의 계면에 산소 결손이 존재하면, 전기 특성의 변동이 되기 쉽고, 또한 신뢰성이 낮아지는 경우가 있다.
그러므로, 산화물(230)의 영역(234)과 접하는 절연체(250)가 화학량론적 조성을 만족시키는 산소보다 많은 산소(과잉 산소라고도 함)를 포함하는 것이 바람직하다. 즉, 절연체(250)가 가지는 과잉 산소가 영역(234)으로 확산됨으로써, 영역(234) 내의 산소 결손을 저감할 수 있다.
예를 들어, 절연체(250)를 절연체(250a) 및 절연체(250b)를 가지는 적층 구조로 하고, 절연체(250a) 위에 산소를 포함하는 분위기에서 절연체(250b)를 형성함으로써, 절연체(250a)에 더 많은 산소, 즉 과잉 산소를 포함시킬 수 있다. 또는, 절연체(250a)를 절연체(250b)의 형성 직전에 산소를 포함하는 분위기에 노출시킴으로써, 절연체(250a)에 더 많은 산소를 포함시킬 수 있다. 산소를 포함하는 분위기란, 산소 분자를 포함하는 분위기뿐만 아니라, 산소 분자를 여기함으로써 생기는 산소 이온, 산소 라디칼, 산소 분자 이온, 산소 분자 라디칼, 오존 중 적어도 하나를 포함하는 분위기도 포함된다.
절연체(250a)로서, 예를 들어 산화 실리콘 및 산화질화 실리콘을 사용할 수 있다. 또한, 절연체(250a)의 형성에는, ALD법이나 플라스마 CVD법을 사용할 수 있다. 또한, 절연체(250b)로서, 비유전율이 높은 소위 high-k 재료를 사용하는 것이 바람직하다.
비유전율이 높은 절연체로서는 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한, 절연체(250b)의 형성에는, ALD법이나 스퍼터링법을 사용할 수 있다. 절연체(250a) 및 절연체(250b)를, ALD법을 사용하여 형성하는 경우, 상기 절연체의 형성 장치에는 복수의 성막실을 가지는 소위 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 상기 절연체가 형성되는 기판은 절연체(250a)의 형성 시작부터 절연체(250b)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연체(250a) 및 절연체(250b)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(250a) 및 절연체(250b)의 형성을 연속적으로 수행함으로써, 절연체(250a) 및 절연체(250b)의 계면의 오염을 방지할 수 있고, 이들 절연체를 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
절연체(250) 위에 도전체(260)가 제공된다. 도전체(260)에는, 도전체(260a) 및 도전체(260a) 위의 도전체(260b)를 가진다. 도전체(260a)에는 질화 타이타늄 등을 사용하는 것이 바람직하다. 또한, 도전체(260b)로서, 예를 들어 텅스텐 등의 도전성이 높은 금속을 사용할 수 있다.
도전체(260a)는 ALD법이나 스퍼터링법을 사용하여 형성할 수 있다. 절연체(250a), 절연체(250b), 및 도전체(260a)를, ALD법을 사용하여 형성하는 경우, 상기 절연체 및 도전체의 형성 장치에는 복수의 성막실을 가지는 소위 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 상기 절연체 및 도전체가 형성되는 기판은 절연체(250a)의 형성 시작부터 도전체(260a)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연체(250a), 절연체(250b), 및 도전체(260a)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(250a), 절연체(250b), 및 도전체(260a)의 형성을 연속적으로 수행함으로써, 절연체(250a) 및 절연체(250b)의 계면 또한 절연체(250b) 및 도전체(260a)의 계면의 오염을 방지할 수 있다. 게이트 절연막 내, 및 게이트 절연막과 게이트 전극의 계면의 오염이 저감된 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
도전체(260b)는 스퍼터링법, ALD법, 또는 메탈 CVD법을 사용하여 형성할 수 있다.
또한, 적어도 절연체(250)의 측면과 접하도록 절연체(272)를 제공하는 것이 바람직하다. 예를 들어, 절연체(272)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 절연체(272)가 산소의 확산을 억제하는 기능을 가짐으로써, 과잉 산소 영역의 산소가 절연체(274) 측으로 확산되지 않고 효율적으로 영역(234)에 공급된다. 따라서, 산화물(230)과 절연체(250)의 계면에서의 산소 결손의 형성이 억제되어 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(250)의 측면에도 좋은 피복성으로 절연체(272)를 형성하기 위해서는, ALD법을 사용하는 것이 바람직하다. ALD법을 사용함으로써, 절연체의 측면에도 균일한 막 두께로 절연체(272)를 형성할 수 있어, 절연체(250)에 포함되는 산소의 확산의 억제에 유효하다.
또한, 절연체(272)의 형성 시에 절연체(250) 및/또는 산화물(230)에 산소, 즉 과잉 산소가 공급되는 것이 바람직하다. 따라서, 절연체(272)의 형성은 산소를 포함하는 분위기에서 수행되는 것이 바람직하다. 또는, 절연체(250)를 절연체(272)의 형성 직전에 산소를 포함하는 분위기에 노출시킨 후 절연체(272)를 형성하는 것이 바람직하다.
또한, 트랜지스터(200)는 물 또는 수소 등의 불순물의 혼입을 방지하는 배리어성을 가지는 절연체로 둘러싸이는 것이 바람직하다. 배리어성을 가지는 절연체란, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용한 절연체이다. 또한, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
트랜지스터(200)에서, 도전체(260)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한, 도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 그 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 실질적으로 트랜지스터(200)의 문턱 전압을 플러스 측으로 시프트시킬 수 있다. 또한, 트랜지스터(200)의 문턱값을 0V보다 크게 함으로써, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(260)에 인가되는 전압이 0V일 때의 드레인 전류를 작게 할 수 있다.
제 2 게이트 전극으로서 기능하는 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
도전체(205)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(205)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 제 1 도전성 재료 위에, 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 포함하는 제 2 도전성 재료를 제공하여도 좋다. 특히 제 2 도전성 재료로서, 제 1 도전성 재료보다 내산화성이 우수한(산화되기 어려운) 재료를 사용함으로써, 제 1 도전성 재료의 산화를 억제하고, 전기 저항이나 도전체(205)와 전기적으로 접속되는 플러그 등과의 콘택트 저항의 증가를 억제할 수 있다.
도전체(209)는 전극이나 배선으로서 기능할 수 있다. 도전체(205)를 트랜지스터(200)의 제 2 게이트 전극으로서 사용하는 경우, 도전체(209)의 일부는 게이트 배선으로서 기능할 수 있다. 이때, 도전체(207) 및 도전체(209)를 통하여 도전체(205)와 도전체(252d)를 전기적으로 접속하여도 좋다. 도전체(207)는 도전체(205)와 같은 공정으로 제작할 수 있다.
절연체(210)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터로 혼입되는 것을 방지하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(214)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(210)로서 산화 알루미늄이나 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 수소, 물 등의 불순물이 절연체(210)보다 트랜지스터 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(210)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한, 층간막으로서 기능하는 절연체(212) 및 절연체(216)는 절연체(210)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
예를 들어, 층간막으로서 기능하는 절연체(212) 및 절연체(216)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
절연체(220), 절연체(222), 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접하는 절연체(224)에는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 즉, 절연체(224)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(230)에 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(224)로서, 예를 들어 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다. 절연체(224)의 막 두께는 1nm 이상 30nm 이하, 바람직하게는 1nm 이상 10nm 이하, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
또한, 절연체(224)가 과잉 산소 영역을 가지는 경우, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(222)가 산소의 확산을 억제하는 기능을 가짐으로써, 과잉 산소 영역의 산소는 절연체(220) 측으로 확산시키지 않고, 산화물(230)에 효율적으로 공급할 수 있다. 또한, 절연체(224)가 가지는 과잉 산소 영역의 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 트랜지스터의 미세화 및 고집적화가 가능하게 된다. 특히, 산화 알루미늄 및 산화 하프늄 등의 불순물, 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터의 수소 등의 불순물의 혼입을 방지하는 층으로서 기능할 수 있다.
또는, 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
절연체(222)는 절연체(222a), 절연체(222b), 및 절연체(222c)의 3층으로 이루어지는 적층 구조로 하는 것이 바람직하다. 이때, 절연체(222a) 및 절연체(222c)를 산화 하프늄으로 하고, 절연체(222b)를 산화 알루미늄으로 하여도 좋다. 또는, 절연체(222a) 및 절연체(222c)를 산화 알루미늄으로 하고, 절연체(222b)를 산화 하프늄으로 하여도 좋다. 절연체(222)는 3층으로 이루어지는 적층 구조에 한정되지 않는다. 단층 구조이어도 좋고, 2층, 또는 4층 이상의 적층 구조이어도 좋다.
절연체(222a), 절연체(222b), 및 절연체(222c)의 막 두께는 각각 0.5nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 하면 좋다. 예를 들어, 산화 하프늄으로 이루어지는 2nm의 절연체(222a)와, 산화 알루미늄으로 이루어지는 2nm의 절연체(222b)와, 산화 하프늄으로 이루어지는 2nm의 절연체(222c)를, ALD법을 사용하여 연속적으로 성막한다. 이 경우, 절연체(222)의 막 두께는 6nm가 된다. 다만, 본 발명의 절연체(222)의 구성은 이에 한정되지 않는다. 절연체(222a), 절연체(222b), 및 절연체(222c)의 막 두께는 모두 같아도 좋고, 각각 상이하여도 좋고, 어느 하나의 막 두께가 상이하여도 좋다.
또한, 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, high-k 재료의 절연체와 조합함으로써, 열적으로 안정적이고 비유전율이 높은 적층 구조로 할 수 있다. 절연체(220)의 막 두께는 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하로 한다.
또한, 절연체(220), 절연체(222), 및 절연체(224)가 각각 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한, 트랜지스터(200)에서 절연체(220), 절연체(222), 및 절연체(224)가 게이트 절연체로서 기능하는 구성을 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어, 게이트 절연체로서, 절연체(220), 절연체(222), 및 절연체(224) 중 어느 2층 또는 1층을 제공하는 구성으로 하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 또한, 산화물(230)은 영역(231), 영역(232), 및 영역(234)을 가진다. 또한, 영역(231)의 적어도 일부는 절연체(274)와 접하는 것이 바람직하다. 또한, 영역(231)의 적어도 일부는 인듐 등의 금속 원소, 수소, 및 질소 중 적어도 하나의 농도가 영역(234)보다 큰 것이 바람직하다.
트랜지스터(200)를 온으로 하면, 영역(231a) 또는 영역(231b)은, 소스 영역 또는 드레인 영역으로서 기능한다. 한편, 영역(234)의 적어도 일부는 채널이 형성되는 영역으로서 기능한다.
여기서, 도 2에 도시된 바와 같이, 산화물(230)은 영역(232)을 가지는 것이 바람직하다. 영역(232)을 접합 영역으로 함으로써, 온 전류를 크게 하고, 또한 비도통 시의 누설 전류(오프 전류)를 작게 할 수 있다.
또한, 산화물(230a) 위에 산화물(230b)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230c) 아래에 산화물(230b)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
즉, 산화물(230b)에 제공된 영역(234)은 산화물(230a) 및 산화물(230c)에 둘러싸이고, 상기 영역의 수소나 질소 등의 불순물 농도를 낮게 유지할 수 있고, 산소 농도를 높게 유지할 수 있다. 이와 같은 구조를 가지는 산화물(230)을 사용한 반도체 장치는 양호한 전기 특성을 가지고, 높은 신뢰성을 가진다.
또한, 산화물(230)은 측면과 상면 사이에 만곡면을 가진다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(230b)의 단부에서 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 하는 것이 바람직하다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 영역(234)이 되는 금속 산화물로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
예를 들어, 산화물(230)로서, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한, 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
여기서, 산화물(230)의 영역(234)에 대하여 설명한다.
영역(234)은 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a) 및 산화물(230b)의 적층 구조를 가지는 경우, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)은 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
산화물(230a)에는, 예를 들어 In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:2, 또는 In:Ga:Zn=1:1:1의 조성을 가지는 금속 산화물을 사용할 수 있다. 또한, 산화물(230b)에는, 예를 들어 In:Ga:Zn=4:2:3, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=5:1:6의 조성을 가지는 금속 산화물을 사용할 수 있다. 산화물(230c)에는, 예를 들어 In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:2, In:Ga:Zn=4:2:3, 또는 In:Ga:Zn=1:1:1의 조성을 가지는 금속 산화물을 사용할 수 있다. 또한, 상기 조성은 기판 위에 형성된 산화물 내의 원자수비 또는 스퍼터링 타깃에서의 원자수비를 나타낸다.
특히, 산화물(230a)로서 In:Ga:Zn=1:3:4, 산화물(230b)로서 In:Ga:Zn=4:2:3, 산화물(230c)로서 In:Ga:Zn=1:3:4의 조성을 가지는 금속 산화물의 조합은, 산화물(230b)을 더 에너지 갭이 넓은 산화물(230a)과 산화물(230c)로 끼울 수 있어 바람직하다. 이때, 산화물(230b)에 대하여 상대적으로 에너지 갭이 넓은 산화물(230a) 및 산화물(230c)을 와이드 갭(wide gap), 산화물(230a) 및 산화물(230c)에 대하여 상대적으로 에너지 갭이 좁은 산화물(230b)을 내로 갭(narrow gap)이라고 부르는 경우가 있다. 와이드 갭 및 내로 갭에 대해서는, [금속 산화물의 구성]에서 설명한다.
이어서, 산화물(230)의 영역(231)에 대하여 설명한다.
영역(231)은 산화물(230)로서 제공된 금속 산화물에 인듐 등의 금속 원자, 헬륨이나 아르곤 등의 희가스, 또는 수소나 질소 등의 불순물을 첨가하여 저저항화한 영역이다. 또한, 각 영역은 적어도 영역(234)에서의 산화물(230b)보다 도전성이 높다. 또한, 영역(231)에 금속 원자, 희가스, 또는 불순물을 첨가하기 위하여, 예를 들어 이온화된 원료 가스를 질량 분리시켜 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리시키지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용하여, 금속 원소, 희가스, 및 불순물 중 적어도 하나를 도펀트로서 첨가하면 좋다.
즉, 영역(231)에서 산화물(230)의 인듐 등의 금속 원자의 함유율을 높임으로써, 전자 이동도를 높여 저저항화를 도모할 수 있다.
또는, 산화물(230)에 접하여, 불순물이 되는 원소를 포함하는 절연체(274)를 성막함으로써, 영역(231)에 불순물을 첨가할 수 있다.
즉, 영역(231)은 산소 결손을 형성하는 원소, 또는 산소 결손에 포획되는 원소가 첨가됨으로써 저저항화된다. 이와 같은 원소로서는, 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등을 들 수 있다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 따라서, 영역(231)은 상기 원소 중 하나 또는 복수를 포함하는 구성으로 하면 좋다.
또는, 절연체(274)로서, 영역(231)에 포함되는 산소를 추출하고 흡수하는 막을 사용하여도 좋다. 산소가 추출되면 영역(231)에는 산소 결손이 생긴다. 산소 결손에 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등이 포획됨으로써, 영역(231)은 저저항화된다.
영역(232)의 채널 길이 방향의 폭은 절연체(272) 및 절연체(273)의 폭에 의하여 제어할 수 있다.
따라서, 영역(232)의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞은 전기 특성을 가지는 트랜지스터를 용이하게 제공할 수 있다.
절연체(250)는 게이트 절연막으로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 예를 들어, 승온 이탈 가스 분광법 분석(TDS 분석)에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
예를 들어, 절연체(250)를 절연체(250a) 및 절연체(250b)를 가지는 적층 구조로 하여도 좋다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250a)로서 산화물(230c)의 상면에 접하여 제공함으로써, 산화물(230b)의 영역(234)에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250a) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250a)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 1nm 이상 10nm, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
절연체(250b)는 형성 시 또는 형성 후에, 절연체(250a)에 산소를 공급할 수 있는 절연체인 것이 바람직하다. 이와 같은 절연체는 산소를 포함하는 분위기에서 형성함으로써, 또는 절연체(250a)를 절연체(250b)의 형성 직전에 산소를 포함하는 분위기에 노출시킴으로써, 절연체(250a)에 더 많은 산소, 즉 과잉 산소를 포함시킬 수 있다. 또는, 절연체(250b)는 산소를 포함하는 타깃을 사용하여 형성할 수 있다. 예를 들어, ALD법이나 스퍼터링법을 사용하여 산소를 포함하는 분위기 중에서 산화 알루미늄을 형성한다. 절연체(250b)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 1nm 이상 10nm, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
절연체(250a) 위에 절연체(250b)를 제공함으로써, 절연체(250a)에 더 많은 산소, 즉 과잉 산소를 포함시킬 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(260)는, 도전체(260a) 및 도전체(260a) 위의 도전체(260b)를 가진다. 도전체(260a)에는 질화 타이타늄 등을 사용하는 것이 바람직하다. 또한, 도전체(260b)로서, 예를 들어 텅스텐 등의 도전성이 높은 금속을 사용할 수 있다.
도전체(260a)는 ALD법이나 스퍼터링법을 사용하여 형성할 수 있다. 절연체(250a), 절연체(250b), 및 도전체(260a)를, ALD법을 사용하여 형성하는 경우, 상기 절연체 및 도전체의 형성 장치에는 복수의 성막실을 가지는 소위 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 상기 절연체 및 도전체가 형성되는 기판은 절연체(250a)의 형성 시작부터 도전체(260a)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연체(250a), 절연체(250b), 및 도전체(260a)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(250a), 절연체(250b), 및 도전체(260a)의 형성을 연속적으로 수행함으로써, 절연체(250a) 및 절연체(250b)의 계면 또한 절연체(250b) 및 도전체(260a)의 계면의 오염을 방지할 수 있다. 게이트 절연막 내, 및 게이트 절연막과 게이트 전극의 계면의 오염이 저감된 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
도전체(260b)는 스퍼터링법, ALD법, 또는 메탈 CVD법을 사용하여 형성할 수 있다.
도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 발생하는 전계와 도전체(205)로부터 발생하는 전계에 의하여, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한, 배리어막으로서 기능하는 절연체(272)를 절연체(250)의 측면 및 도전체(260)의 측면에 접하도록 제공한다. 또한, 배리어막으로서 기능하는 절연체(270)를 도전체(260)의 상부에 제공한다.
여기서, 절연체(270) 및 절연체(272)에는 물 또는 수소 등의 불순물, 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이로써, 절연체(250) 내의 산소가 외부로 확산되는 것을 방지할 수 있다. 또한, 절연체(250)의 단부 등으로부터 산화물(230)로 수소, 물 등의 불순물이 혼입되는 것을 억제할 수 있다.
절연체(270) 및 절연체(272)를 제공함으로써, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 도전체(260)의 상면과 측면 및 절연체(250)의 측면을 덮을 수 있다. 이로써, 도전체(260)가 산화되거나, 도전체(260) 및 절연체(250)를 통하여 물 또는 수소 등의 불순물이 산화물(230)로 혼입되는 것을 억제할 수 있다. 따라서, 절연체(270) 및 절연체(272)는 게이트 전극 및 게이트 절연막을 보호하는 배리어로서 기능한다.
절연체(250)의 측면, 및 도전체(260)의 측면에도 좋은 피복성으로 절연체(272)를 형성하기 위해서는, ALD법을 사용하는 것이 바람직하다. ALD법을 사용함으로써, 절연체(250)의 측면에도 균일한 막 두께로 절연체(272)를 형성할 수 있기 때문에, ALD법을 사용한 절연체(272)의 형성은 절연체(250)에 포함되는 산소의 확산의 억제나 도전체(260)의 산화의 억제에 유효하다.
또한, 절연체(272)의 형성 시에 절연체(250) 및/또는 산화물(230)에 산소, 즉 과잉 산소가 공급되는 것이 바람직하다. 따라서, 절연체(272)의 형성은 산소를 포함하는 분위기에서 수행되는 것이 바람직하다. 또는, 절연체(250)를 절연체(272)의 형성 직전에 산소를 포함하는 분위기에 노출시킨 후 절연체(272)를 형성하는 것이 바람직하다.
절연체(270)의 상부에는 절연체(271)가 제공된다. 절연체(271)는, 도전체(260)나 절연체(250)를 형성할 때, 하드 마스크로서 사용할 수 있다. 또한, 절연체(271)는 절연체(270)보다 유전율이 낮은 것이 바람직하다. 자세한 내용은 후술하지만, 트랜지스터(200)와 같은 층에 트랜지스터(200)의 구조의 일부를 사용하여 용량 소자를 제공하는 반도체 장치의 구성으로 할 때, 절연체(271)에 유전율이 낮은 재료를 사용함으로써, 후술하는 도전체(130)와 도전체(260) 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(271)에는 절연체(212) 및 절연체(216)와 같은 재료를 사용할 수 있다.
또한, 트랜지스터가 미세화되어 채널 길이가 10nm 이상 30nm 이하 정도로 형성되어 있는 경우, 트랜지스터(200)의 주변에 제공되는 구조체에 포함되는 불순물 원소가 확산되어, 영역(231a)과 영역(231b), 또는 영역(232a)과 영역(232b)이 전기적으로 도통될 우려가 있다.
그러므로, 본 실시형태에 나타내어진 바와 같이, 절연체(272) 및 절연체(273)를 형성함으로써, 절연체(250) 및 도전체(260)로 수소나 물 등의 불순물이 혼입되는 것을 억제하고, 또한 절연체(250) 내의 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 제 1 게이트 전압이 0V일 때, 소스 영역과 드레인 영역이 직접, 또는 영역(232) 등을 통하여 전기적으로 도통되는 것을 방지할 수 있다.
절연체(273)는 절연체(272)보다 유전율이 낮은 것이 바람직하다. 자세한 내용은 후술하지만, 트랜지스터(200)와 같은 층에 트랜지스터(200)의 구조의 일부를 사용하여 용량 소자를 제공하는 반도체 장치의 구성으로 할 때, 절연체(273)에 유전율이 낮은 재료를 사용함으로써, 후술하는 도전체(130)와 도전체(260) 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(273)에는 절연체(212) 및 절연체(216)와 같은 재료를 사용할 수 있다.
본 실시형태에서는, 적어도 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)는 그 측면이 기울어져 있다. 절연체(272) 및 절연체(273)가 되는 절연막을 형성할 때, 절연체(250) 및 도전체(260)의 측면은 경사를 가지므로 피복성이 향상되기 때문에 바람직하다. 그러나, 본 발명은 이에 한정되지 않는다. 절연체(250) 및 도전체(260)의 측면에 절연체(272) 및 절연체(273)를 형성하는 데 있어서, 적어도 절연체(250) 및 도전체(260)의 측면은 기판 표면 또는 절연체(220)나 절연체(222)의 표면에 대하여 수직인 것이 바람직하다. 절연체(250) 및 도전체(260)의 측면의 각도는 프로세스상의 편의성도 고려하여 적절히 조정할 수 있다.
절연체(274)는 적어도 산화물(230), 절연체(271), 절연체(272), 및 절연체(273)를 덮도록 제공된다.
또한, 절연체(274)는 물 또는 수소 등의 불순물, 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(274)로서 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하는 것이 바람직하다. 이와 같은 절연체(274)를 형성함으로써, 절연체(274)를 투과하여 산소가 혼입되어, 영역(231a) 및 영역(231b)의 산소 결손에 산소가 공급됨으로 인한 캐리어 밀도 저하를 방지할 수 있다. 또한, 절연체(274)를 투과하여 물 또는 수소 등의 불순물이 혼입되어, 영역(234)으로 확산되는 것을 억제할 수 있다.
또한, 절연체(274)를 성막함으로써 영역(231)을 제공하는 경우, 절연체(274)는 수소 및 질소 중 적어도 한쪽을 가지는 것이 바람직하다. 수소 또는 질소 등의 불순물을 가지는 절연체를 절연체(274)에 사용함으로써, 수소 또는 질소 등의 불순물을 산화물(230)에 첨가하여 산화물(230)에서 영역(231)을 저저항화할 수 있다.
절연체(274) 위에 층간막으로서 기능하는 절연체(280)를 제공하는 것이 바람직하다. 절연체(280)는 절연체(224) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한, 절연체(280)는 같은 절연체로 이루어지는 적층 구조로 하여도 좋다.
절연체(280)는 절연체(210)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
예를 들어, 층간막으로서 기능하는 절연체(280)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(280) 등에 형성된 개구에 도전체(252)(도전체(252a), 도전체(252b), 도전체(252c), 및 도전체(252d))를 배치한다.
또한, 도전체(252)는 절연체(280)의 개구의 내벽에 접하여 형성되어 있다. 여기서, 도전체(252)의 상면의 높이와 절연체(280)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 도 1에서는 도전체(252)가 2층인 구성에 대하여 도시하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(252)는 단층, 또는 3층 이상의 적층 구조이어도 좋다.
도전체(252a)는 절연체(280) 및 절연체(274)에 형성된 개구를 통하여 트랜지스터(200)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하는 영역(231a)과 접하고 있다. 도전체(252b)는 절연체(280) 및 절연체(274)에 형성된 개구를 통하여 트랜지스터(200)의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능하는 영역(231b)과 접하고 있다. 영역(231)은 저저항화되어 있기 때문에, 도전체(252a)와 영역(231a)의 접촉 저항, 및 도전체(252b)와 영역(231b)의 접촉 저항을 저감할 수 있다. 또한, 도전체(252c)는 절연체(280), 절연체(274), 절연체(271), 및 절연체(270)에 형성된 개구를 통하여 트랜지스터(200)의 제 1 게이트 전극으로서 기능하는 도전체(260)와 접하고 있다. 또한, 도전체(252d)는 절연체(280), 절연체(274), 절연체(222), 및 절연체(220)에 형성된 개구를 통하여 도전체(207)와 접하고, 도전체(209)를 통하여 트랜지스터(200)의 제 2 게이트 전극으로서 기능하는 도전체(205)와 전기적으로 접속되어 있다.
여기서, 도전체(252a) 및 도전체(252b)는 적어도 산화물(230)의 상면과 접하고, 또한 산화물(230)의 측면과 접하는 것이 바람직하다. 도전체(252a)(도전체(252b))는 산화물(230)의 채널 폭 방향(일점쇄선 C-D)과 교차되는 측면에서, C측의 측면 및 D측의 측면의 양쪽 또는 한쪽과 접하는 것이 바람직하다. 또한, 도전체(252a)(도전체(252b))가 산화물(230)의 채널 길이 방향(일점쇄선 A-B)과 교차되는 측면에서, A측의 측면(B측의 측면)과 접하는 구성으로 하여도 좋다. 이와 같이, 도전체(252a) 및 도전체(252b)가 산화물(230)의 상면에 더하여 산화물(230)의 측면과 접하는 구성으로 함으로써, 도전체(252a) 및 도전체(252b)와 산화물(230)의 콘택트부의 상면적을 증가시키지 않고 콘택트부의 접촉 면적을 증가시켜, 도전체(252a) 및 도전체(252b)와 산화물(230)의 접촉 저항을 저감할 수 있다. 이로써, 트랜지스터의 소스 전극 및 드레인 전극의 미세화를 도모하면서 온 전류를 크게 할 수 있다.
도전체(252)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(252)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
도전체(252)를 적층 구조로 하는 경우, 절연체(274) 및 절연체(280)와 접하는 도전체에는, 도전체(205) 등과 마찬가지로 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료는, 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)보다 위층으로부터 수소, 물 등의 불순물이 도전체(252)를 통하여 산화물(230)로 혼입되는 것을 억제할 수 있다.
또한, 도전체(252)가 매립된 절연체(274) 및 절연체(280)의 개구의 내벽에 접하여, 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연체가 제공되는 구성으로 하여도 좋다. 이와 같은 절연체로서는, 절연체(210)에 사용할 수 있는 절연체, 예를 들어 산화 알루미늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(280) 등으로부터 수소, 물 등의 불순물이 도전체(252)를 통하여 산화물(230)로 혼입되는 것을 억제할 수 있다. 또한, 상기 절연체는 예를 들어 ALD법 또는 CVD법 등을 사용하여 성막함으로써 좋은 피복성으로 성막할 수 있다.
또한, 도시하지 않았지만, 도전체(252)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다.
<반도체 장치의 구성예 2>
도 3은 도 1에 도시된 반도체 장치와 상이한 구성을 가지는 반도체 장치의 상면도 및 단면도이다. 도 3에 도시된 반도체 장치는 트랜지스터(201)와 같은 층에 트랜지스터(201)의 구조의 일부를 사용하여 용량 소자(100)가 제공되어 있다. 본 명세서에 있어서, 트랜지스터와 용량 소자를 가지는 반도체 장치를 셀이라고 하는 경우가 있다. 이후, 트랜지스터(201)와 용량 소자(100)를 가지는 셀(600)에 대하여 설명한다.
도 3의 (A), (B), (C), 및 (D)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 3의 (A)는 셀(600)의 상면도이다. 또한, 도 3의 (B), (C), 및 (D)는 셀(600), 트랜지스터(201), 또는 용량 소자(100)의 단면도이다. 여기서, 도 3의 (B)는 도 3의 (A)에 A-B의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(201)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 3의 (C)는 도 3의 (A)에 C-D의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(201)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 3의 (D)는 도 3의 (A)에 E-F의 일점쇄선으로 나타내어진 부분의 단면도이고, 용량 소자(100)의 단면도이기도 하다. 도 3의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(201)]
도 3에 도시된 트랜지스터(201)에서, 도 1에 도시된 트랜지스터(200)와 공통되는 부분에 대해서는 동일한 부호를 부여하고, 설명을 생략하는 경우가 있다.
트랜지스터(201)에서, 절연체(220), 절연체(222), 및 절연체(224)에는 개구부가 제공되고, 산화물(230)은 상기 개구부를 통하여 도전체(203)와 전기적으로 접속되어 있다. 도전체(203)는 도전체(205)와 같은 재료를 사용하여, 같은 공정으로 형성할 수 있다. 특히, 도전체(205)와 동시에 형성하는 것이 바람직하다.
도전체(203)는 전극이나 배선으로서 기능할 수 있다. 또한, 도전체(209)는 도전체(203)를 통하여 산화물(230)과 전기적으로 접속되고, 트랜지스터(200)의 소스 배선 또는 드레인 배선으로서 기능할 수 있다. 또한, 도전체(203) 및 도전체(209)는 절연체(210)보다 아래층에 위치하는 소자나 배선과 전기적으로 접속하기 위한 전극으로서 사용하여도 좋다.
산화물(230)의 아래에 중첩되도록 도전체(203) 및 도전체(209)를 제공함으로써, 트랜지스터(201)와, 절연체(210)보다 아래층에 위치하는 소자나 배선과 접속하기 위한 플러그나 전극을 트랜지스터(201)에 중첩시켜 제공할 수 있다. 따라서, 셀 크기를 축소할 수 있기 때문에 바람직하다.
또한, 절연체(224)와 산화물(230a) 사이에 산화물(230d)을 제공하여도 좋다. 절연체(224) 위에 산화물(230d)이 되는 산화막을 형성하고, 상기 산화막 위에 절연체(220), 절연체(222), 및 절연체(224)에 개구부를 형성하기 위한 마스크를 제공하고, 상기 개구부를 형성하여도 좋다. 마스크를 산화물(230d)이 되는 산화막 위에 형성함으로써, 게이트 절연막으로서 기능하는 절연체(절연체(220), 절연체(222), 및 절연체(224))의 표면에 마스크가 형성되지 않는다. 따라서, 게이트 절연막으로서 기능하는 절연체의 표면에 마스크가 부착되지 않기 때문에, 마스크 형성 시의 게이트 절연막으로의 대미지나, 마스크에 포함되는 성분이나 불순물로 인한 게이트 절연막의 오염을 방지할 수 있다. 또한, 마스크 제거에 사용하는 약액이나 플라스마로 인한 게이트 절연막의 오염이나 대미지를 억제할 수 있다. 이와 같은 프로세스에 의하여, 신뢰성이 높은 반도체 장치의 제작 방법을 제공할 수 있다.
산화물(230d)에는 산화물(230a)이나 산화물(230c)과 같은 재료를 사용할 수 있다. 또한, 산화물(230d)을 가짐으로써, 산화물(230d)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한, 산화물(230d)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230d)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230d)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
산화물(230d)에는, 예를 들어 In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:2, 또는 In:Ga:Zn=1:1:1의 조성을 가지는 금속 산화물을 사용할 수 있다. 또한, 상기 조성은 기판 위에 형성된 산화물 내의 원자수비 또는 스퍼터링 타깃에서의 원자수비를 나타낸다.
특히, 산화물(230d)로서 In:Ga:Zn=1:3:4, 산화물(230a)로서 In:Ga:Zn=1:1:1, 산화물(230b)로서 In:Ga:Zn=4:2:3, 산화물(230c)로서 In:Ga:Zn=1:3:4의 조성을 가지는 금속 산화물의 조합은 산화물(230b)을 더 에너지 갭이 넓은 산화물(230d), 산화물(230a)과 산화물(230c)로 끼울 수 있어 바람직하다. 이때, 산화물(230b)에 대하여, 상대적으로 에너지 갭이 넓은 산화물(230d)을 와이드 갭이라고 부르는 경우가 있다.
[용량 소자(100)]
도 3에 도시된 바와 같이, 용량 소자(100)는 트랜지스터(201)와 공통되는 구조를 가지는 구성이다. 본 실시형태에서는, 트랜지스터(201)의 산화물(230)에 제공된 영역(231b)의 일부가 용량 소자(100)의 전극의 한쪽으로서 기능하는 용량 소자(100)의 예에 대하여 나타낸다.
용량 소자(100)는 산화물(230)의 영역(231b)의 일부, 절연체(276), 절연체(276) 위의 도전체(130)(도전체(130a), 도전체(130b))를 가진다. 또한, 도전체(130)의 적어도 일부가 영역(231b)의 일부와 중첩되도록 배치되는 것이 바람직하다.
산화물(230)의 영역(231b)의 일부는 용량 소자(100)의 전극의 한쪽으로서 기능하고, 도전체(130)는 용량 소자(100)의 전극의 다른 쪽으로서 기능한다. 즉, 영역(231b)은 트랜지스터(201)의 소스 및 드레인 중 한쪽으로서의 기능과, 용량 소자(100)의 전극의 한쪽으로서의 기능을 겸한다. 절연체(276)의 일부는 용량 소자(100)의 유전체로서 기능한다.
용량 소자(100)의 유전체로서 절연체(276)를 사용하는 경우, 도 1에 도시된 바와 같은 절연체(274)는 영역(231)을 형성 후에 일부 또는 전부를 제거하는 것이 바람직하다. 일부 또는 전부의 절연체(274)를 제거한 후에 절연체(276)를 형성한다. 또는, 절연체(274)를 용량 소자(100)의 유전체로서 사용하여도 좋다.
절연체(276)로서, 비유전율이 높은 high-k 재료를 사용함으로써, 용량 소자(100)의 용량값을 크게 할 수 있다.
또한, 비유전율이 높은 절연체로서는, 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한, 절연체(276)를 절연체(276a), 절연체(276b), 및 절연체(276c)의 3층 구조로 하는 경우, 상기 비유전율이 높은 절연체에서 선택된 2종류 또는 3종류의 절연체를 적층하여 절연체(276)를 구성하면 좋다. 예를 들어, 절연체(276a) 및 절연체(276c)를 산화 하프늄으로 하고, 절연체(276b)를 산화 알루미늄으로 하여도 좋다. 또는, 절연체(276a) 및 절연체(276c)를 산화 알루미늄으로 하고, 절연체(276b)를 산화 하프늄으로 하여도 좋다. 한편, 본 발명의 절연체(276)는 3층 구조에 한정되지 않는다. 절연체(276)는 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다.
또한, 절연체(276)의 각 층은 ALD법을 사용하여 형성되는 것이 바람직하다. 절연체(276a), 절연체(276b), 및 절연체(276c)를 ALD법을 사용하여 형성하는 경우, 상기 절연체의 형성 장치에는 복수의 성막실을 가지는 소위 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 상기 절연체가 형성되는 기판은 절연체(276a)의 형성 시작부터 절연체(276c)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연체(276a), 절연체(276b), 및 절연체(276c)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(276a), 절연체(276b), 및 절연체(276c)의 형성을 연속적으로 수행함으로써, 절연체(276a) 및 절연체(276b)의 계면 또한 절연체(276b) 및 절연체(276c)의 계면의 오염을 방지할 수 있고, 이들 절연체를 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
절연체(276a), 절연체(276b), 및 절연체(276c)의 막 두께는 각각 0.5nm 이상 5nm 이하가 바람직하고, 0.5nm 이상 3nm 이하가 더 바람직하다. 예를 들어, 산화 하프늄으로 이루어지는 1nm의 절연체(276a)와, 산화 알루미늄으로 이루어지는 1nm의 절연체(276b)와, 산화 하프늄으로 이루어지는 1nm의 절연체(276c)를, ALD법을 사용하여 연속적으로 성막한다. 다만, 본 발명의 절연체(276)의 구성은 이에 한정되지 않는다. 절연체(276a), 절연체(276b), 및 절연체(276c)의 막 두께는 모두 같아도 좋고, 각각 상이하여도 좋고, 어느 하나의 막 두께가 상이하여도 좋다.
절연체(276)를 형성할 때, 절연체(274)에 의하여 저저항화된 영역(231)의 저항값을 높이지 않는 것이 중요하다. 산화물(230)에 불순물을 첨가함으로써 영역(231)이 저저항화되어 있는 경우, 절연체(276)의 형성 공정에서, 영역(231)으로부터 불순물이 이탈되지 않도록(제거되지 않도록) 한다. 이와 같은 경우, 절연체(276)의 성막 온도를 절연막(250b)의 성막 온도보다 낮춤으로써, 불순물의 이탈을 억제한다. 한편, 산화물(230)에 산소 결손을 생기게 함으로써 영역(231)이 저저항화되어 있는 경우, 절연체(276)의 성막 시에 산화물(230)로의 산소의 공급을 억제하는 것이 바람직하다. 예를 들어, 성막 전 및 성막 중의 산소 및 오존의 도입을 수행하지 않거나, 또는 도입량을 적게 함으로써, 산화물(230)로의 산소의 공급을 억제할 수 있다.
여기서, 트랜지스터(201)의 제 1 게이트 전극으로서 기능하는 도전체(260)의 측면에는, 절연체(272) 및 절연체(273)가 제공되어 있다. 도전체(260)와 도전체(130) 사이에 절연체(272) 및 절연체(273)가 제공됨으로써, 도전체(260)와 도전체(130) 사이의 기생 용량을 저감할 수 있다.
도전체(130)는 도전체(130a) 및 도전체(130a) 위에 배치된 도전체(130b)를 포함하는 적층 구조인 것이 바람직하다. 예를 들어, 도전체(130a)는 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하고, 도전체(130b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 도전체(130)는 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
[셀(600)]
본 발명의 일 형태의 반도체 장치는 트랜지스터(201)와 용량 소자(100), 층간막으로서 기능하는 절연체(280)를 가진다. 또한, 트랜지스터(201) 및 용량 소자(100)와 전기적으로 접속되고 플러그로서 기능하는 도전체(252)(도전체(252a), 도전체(252b), 도전체(252c), 및 도전체(252d))를 가진다.
용량 소자(100)의 전극으로서 기능하는 도전체(130)와 전기적으로 접속되는 플러그로서 도전체(252b)를 제공하여도 좋다. 또한, 도전체(130)를 복수의 셀(600)이 가지는 용량 소자(100)의 전극으로서 공유할 수 있다. 그러므로, 각 셀(600)에 도전체(252b)를 반드시 제공할 필요는 없고, 복수의 셀에 대하여 상기 셀의 개수보다 적은 플러그를 제공하여도 좋다. 예를 들어, 셀(600)이 행렬 또는 매트릭스상으로 배치된 셀 어레이에서, 각 행에 하나의 플러그를, 또는 각 열에 하나의 플러그를 제공하여도 좋다.
절연체(280)는 절연체(276) 및 도전체(130)를 덮도록 제공되는 것이 바람직하다.
도전체(252a)는 절연체(280) 및 절연체(276)에 형성된 개구를 통하여 트랜지스터(201)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하는 영역(231a)과 접하고 있다. 영역(231)은 저저항화되어 있기 때문에, 도전체(252a)와 영역(231a)의 접촉 저항을 저감할 수 있다. 또한, 도전체(252b)는 절연체(280)에 형성된 개구를 통하여 용량 소자(100)의 전극의 한쪽인 도전체(130)와 접하고 있다. 또한, 도전체(252c)는 절연체(280), 절연체(276), 절연체(271), 및 절연체(270)에 형성된 개구를 통하여 트랜지스터(201)의 제 1 게이트 전극으로서 기능하는 도전체(260)와 접하고 있다. 또한, 도전체(252d)는 절연체(280), 절연체(276), 절연체(222), 및 절연체(220)에 형성된 개구를 통하여 도전체(207)와 접하고, 도전체(209)를 통하여 트랜지스터(201)의 제 2 게이트 전극으로서 기능하는 도전체(205)와 전기적으로 접속된다.
또한, 도시하지 않았지만, 도전체(252)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다.
<ALD 장치 및 ALD법을 사용한 성막 방법>
절연체(222), 절연체(250b), 절연체(272), 절연체(276) 등의 형성에 사용할 수 있는 ALD 장치 및 ALD법을 사용한 성막 방법에 대하여 설명한다.
ALD법을 이용한 성막 장치는 반응을 위한 제 1 원료 가스(전구체, 금속 전구체라고도 부름)와 제 2 원료 가스(반응제, 비금속 전구체라고도 부름)를 번갈아 체임버에 도입하고, 이들 원료 가스의 도입을 반복함으로써 성막을 수행한다. 또한, 원료 가스의 도입의 전환은, 예를 들어 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 수행할 수 있다. 또한, 원료 가스 도입 시에, 질소(N2)나 아르곤(Ar) 등의 불활성 가스를 캐리어 가스로서 원료 가스와 함께 체임버에 도입하여도 좋다. 캐리어 가스를 사용함으로써, 원료 가스의 휘발성이 낮거나, 또는 증기압이 낮은 경우에도, 원료 가스가 배관 내부나 밸브 내부에 흡착되는 것을 억제하고, 원료 가스를 체임버에 도입할 수 있게 된다. 또한, 형성되는 막의 균일성도 향상되어 바람직하다.
예를 들어, 이하와 같은 순서로 성막을 수행한다. 우선, 제 1 원료 가스를 체임버에 도입하고, 기판 표면에 전구체를 흡착시킨다(제 1 단계). 여기서, 전구체가 기판 표면에 흡착됨으로써, 표면 화학 반응의 자기 정지 기구가 작용되고, 기판 위의 전구체 층 위에 전구체가 더 흡착되지는 않는다. 또한, 표면 화학 반응의 자기 정지 기구가 작용되는 기판 온도의 적정 범위를 ALD Window라고도 부른다. ALD Window는 전구체의 온도 특성, 증기압, 분해 온도 등으로 결정된다. 다음으로, 진공 배기에 의하여, 잉여 전구체나 반응 생성물 등을 체임버로부터 배출한다(제 2 단계). 또한, 진공 배기를 수행하는 대신에 불활성 가스(아르곤, 또는 질소 등) 등을 체임버에 도입하여, 잉여 전구체나 반응 생성물 등을 체임버로부터 배출하여도 좋다. 다음으로, 제 2 원료 가스로서, 반응제(예를 들어 산화제(오존(O3), 산소(O2), 물(H2O) 등))를 체임버에 도입하고, 기판 표면에 흡착된 전구체와 반응시켜, 막의 구성 분자를 기판에 흡착시킨 채 전구체의 일부를 제거한다(제 3 단계). 다음으로, 진공 배기 또는 불활성 가스의 도입에 의하여, 잉여 반응제나 반응 생성물 등을 체임버로부터 배출한다(제 4 단계).
또한, 상기 설명에서는 제 1 원료 가스를 체임버에 도입한 후에 제 2 원료 가스를 체임버에 도입하는 예를 나타내었지만, 본 발명은 이에 한정되지 않는다. 제 2 원료 가스를 체임버에 도입한 후에, 제 1 원료 가스를 체임버에 도입하여도 좋다. 즉, 먼저 상기 제 3 단계 및 제 4 단계를 수행한 후에, 제 1 단계, 제 2 단계, 제 3 단계, 및 제 4 단계를 수행하고, 이후 제 1 단계 내지 제 4 단계를 반복 수행함으로써 성막을 수행하여도 좋다. 또한, 상기 제 3 단계 및 제 4 단계를 여러 번 반복한 후에, 제 1 단계 내지 제 4 단계를 반복 수행함으로써 성막을 수행하여도 좋다.
이와 같이, 제 1 단계 전에, 제 3 단계 및 제 4 단계를 1번씩, 또는 여러 번 수행하는 것은 체임버 내의 성막 분위기를 제어할 수 있기 때문에 바람직하다. 예를 들어, 제 3 단계로서 산화제를 도입함으로써, 체임버 내를 산소 분위기로 할 수 있다. 산소 분위기에서 성막을 시작하면, 형성되는 막 내의 산소 농도를 높일 수 있어 바람직하다. 또한, 상기 막의 하지가 되는 절연체나 산화물에도 산소를 공급할 수 있다. 이와 같은 방법을 사용하여 형성된 반도체 장치는 양호한 특성을 가지고 높은 신뢰성을 얻을 수 있다.
또한, 제 1 단계 및 제 2 단계 후에, 제 3 단계에서의 제 2 원료 가스의 도입과, 제 4 단계에서의 진공 배기 또는 불활성 가스의 도입을 여러 번 반복 수행하여도 좋다. 즉, 제 1 단계 및 제 2 단계 후에, 제 3 단계, 제 4 단계, 제 3 단계, 제 4 단계…, 라는 식으로, 제 3 단계와 제 4 단계를 반복 수행하여도 좋다.
예를 들어, 제 3 단계로 산화제로서 O3 및 O2를 도입하고, 제 4 단계에서 진공 배기를 수행하고, 이 공정을 여러 번 반복하여도 좋다.
또한, 제 3 단계와 제 4 단계를 반복하는 경우, 반드시 같은 종류의 원료 가스의 도입을 반복할 필요는 없다. 예를 들어, 첫 번째의 제 3 단계에서 산화제로서 H2O를 사용하고, 2번째 이후의 제 3 단계에서 산화제로서 O3를 사용하여도 좋다.
이와 같이, 체임버 내에서 산화제의 도입과 진공 배기(또는 불활성 가스의 도입)를 단시간에 여러 번 반복함으로써, 기판 표면에 흡착된 전구체로부터, 불필요한 수소 원자 등을 더 확실히 제거하고, 체임버 밖으로 배제할 수 있다. 또한, 산화제의 종류를 2종류로 늘림으로써, 기판 표면에 흡착된 전구체로부터, 불필요한 수소 원자 등을 더 많이 제거할 수 있다. 이와 같이, 성막 중에 수소 원자가 막 내에 들어가지 않도록 함으로써, 성막된 절연체에 포함되는 물, 수소 등을 저감할 수 있다.
이와 같은 방법을 사용함으로써, TDS 분석에 있어서 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서, 물 분자의 이탈량이 1.0×1013molecules/cm2 이상 1.0×1016molecules/cm2 이하, 더 바람직하게는 1.0×1013molecules/cm2 이상 3.0×1015molecules/cm2 이하가 되는 절연체를 형성할 수 있다.
이와 같이, 기판 표면에 제 1 단일층을 성막할 수 있고, 제 1 단계 내지 제 4 단계를 다시 수행함으로써, 제 1 단일층 위에 제 2 단일층을 적층할 수 있다. 제 1 단계 내지 제 4 단계를, 가스 도입을 제어하면서 막이 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
ALD법은 열 에너지를 사용하여 전구체 및 반응제를 반응시켜 수행하는 성막 방법이다. 또한, 상기 전구체 및 반응제의 반응에 더하여, 제 3 원료 가스로서, 플라스마 여기된 반응제도 체임버에 도입함으로써 처리를 수행하는 ALD법을 플라스마 ALD법이라고 부르는 경우가 있다. 이 경우, 제 3 원료 가스의 도입부에는 플라스마 생성 장치가 제공된다. 플라스마의 생성에는, 유도 결합 플라스마(Inductively Coupled Plasma: ICP)를 사용할 수 있다. 또한 이에 대하여, 전구체 및 반응제의 반응을 열 에너지로 수행하는 ALD법을 열 ALD법이라고 부르는 경우가 있다.
플라스마 ALD법에서는, 상기 제 1 단계 내지 제 4 단계를 반복하는 것과 동시에, 플라스마 여기된 반응제(제 2 반응제)를 도입함으로써 성막이 수행된다. 이 경우, 제 3 단계에서 도입되는 반응제를 제 1 반응제라고 부른다. 플라스마 ALD법에서, 제 3 원료 가스에 사용하는 제 2 반응제는 산화제 외에, 질화제이어도 좋다. 질화제로서는, 질소(N2)나 암모니아(NH3)를 사용할 수 있다. 또한, 질소(N2)와 수소(H2)의 혼합 가스를 질화제로서 사용할 수 있다. 예를 들어, 질소(N2) 5%, 수소(H2) 95%의 혼합 가스를 질화제로서 사용할 수 있다. 플라스마 여기된 질소나 암모니아를 도입하면서 성막을 수행함으로써, 금속 질화막 등의 질화막을 형성할 수 있다.
또한, 제 2 반응제의 캐리어 가스로서, 아르곤(Ar)이나 질소(N2)를 사용하여도 좋다. 아르곤이나 질소 등의 캐리어 가스를 사용함으로써, 플라스마의 방전이 용이해지고, 플라스마 여기된 제 2 반응제가 용이하게 생성되기 때문에 바람직하다. 또한, 플라스마 ALD법을 사용하여 금속 산화막 등의 산화막을 형성하는 경우, 캐리어 가스에 질소를 사용하면, 막 내로 질소가 혼입되어, 원하는 막질을 얻을 수 없는 경우가 있다. 이 경우 캐리어 가스로서 아르곤을 사용하는 것이 바람직하다. 예를 들어, 플라스마 ALD법을 사용하여 산화 알루미늄을 형성하는 경우, 제 1 재료 가스로서 알루미늄을 포함하는 금속 전구체와, 아르곤을 포함하는 캐리어 가스를 사용하고, 제 2 재료 가스로서 오존과 산소를 사용하고, 제 3 재료 가스로서 산소와, 아르곤을 포함하는 캐리어 가스를 사용하면 좋다.
ALD법은 매우 얇은 막을 균일한 막 두께로 성막할 수 있다. 또한, 요철을 가지는 면에 대해서도, 표면 피복률이 높다.
또한, 플라스마 ALD법에 의하여 성막함으로써, 열 ALD법에 비하여 더 낮은 온도에서의 성막이 가능하게 된다. 플라스마 ALD법은, 예를 들어 100℃ 이하에서도 성막 속도를 저하시키지 않고 성막할 수 있다. 또한, 플라스마 ALD법에서는, 산화제뿐만 아니라, 질화제 등 많은 반응제를 사용할 수 있기 때문에, 산화물뿐만 아니라, 질화물, 플루오린화물, 금속 등 많은 종류의 막을 성막할 수 있다.
또한, 플라스마 ALD법을 수행하는 경우에는, ICP(Inductively Coupled Plasma) 등과 같이 기판으로부터 떨어진 상태에서 플라스마를 발생시킬 수도 있다. 이와 같이 플라스마를 발생시킴으로써, 플라스마 대미지를 억제할 수 있다.
여기서, ALD법을 사용하여 성막할 수 있는 장치의 일례로서, 성막 장치(1000)의 구성에 대하여, 도 4의 (A) 및 (B)를 사용하여 설명한다. 도 4의 (A)는 멀티 체임버식 성막 장치(1000)의 모식도이고, 도 4의 (B)는 성막 장치(1000)에 사용할 수 있는 ALD 장치의 단면도이다.
<성막 장치의 구성예>
성막 장치(1000)는 반입 반출실(1002)과, 반입 반출실(1004)과, 반송실(1006)과, 성막실(1008)과, 성막실(1009)과, 성막실(1010)과, 반송 암(1014)을 가진다. 여기서, 반입 반출실(1002), 반입 반출실(1004), 성막실(1008 내지 1010)은 반송실(1006)과 접속되어 있다. 이로써, 성막실(1008 내지 1010)에서 대기에 노출시키지 않고, 연속 성막을 수행할 수 있어, 막 내로 불순물이 혼입되는 것을 방지할 수 있다. 또한, 기판과 막의 계면 및 각 막의 계면의 오염은 저감되고, 청정한 계면을 얻을 수 있다.
또한, 반입 반출실(1002), 반입 반출실(1004), 반송실(1006), 성막실(1008 내지 1010)은 수분의 부착 등을 방지하기 위하여, 노점이 관리된 불활성 가스(질소 가스 등)를 충전시켜 두는 것이 바람직하고, 감압을 유지시키는 것이 바람직하다.
또한, 성막실(1008 내지 1010)에는 ALD 장치를 사용할 수 있다. 또한, 성막실(1008 내지 1010) 중 어느 것에 ALD 장치 이외의 성막 장치를 사용하는 구성으로 하여도 좋다. 성막실(1008 내지 1010)에 사용할 수 있는 성막 장치로서는, 예를 들어 스퍼터링 장치, PECVD 장치, TCVD 장치, MOCVD 장치 등이 있다.
또한, 성막 장치(1000)는 반입 반출실(1002), 반입 반출실(1004), 성막실(1008 내지 1010)을 가지는 구성으로 하였지만, 본 발명은 이에 한정되지 않는다. 성막 장치(1000)의 성막실을 4개 이상으로 하는 구성으로 하여도 좋고, 열처리나 플라스마 처리를 수행하기 위한 처리실을 추가하는 구성으로 하여도 좋다. 또한, 성막 장치(1000)는 매엽식으로 하여도 좋고, 복수의 기판을 일괄적으로 성막하는 배치(batch)식으로 하여도 좋다.
<ALD 장치>
다음으로, 성막 장치(1000)에 사용할 수 있는 ALD 장치의 구성에 대하여 설명한다. ALD 장치는 성막실(체임버(1020))과, 원료 공급부(1021a, 1021b, 및 1021c)와, 유량 제어기인 고속 밸브(1022a, 1022b)와, 원료 도입구(1023a, 1023b, 및 1023c)와, 원료 배출구(1024)와, 배기 장치(1025)를 가진다. 체임버(1020) 내에 설치되는 원료 도입구(1023a, 1023b, 및 1023c)는 공급 관이나 밸브를 통하여 원료 공급부(1021a, 1021b, 및 1021c)와 각각 접속되어 있고, 원료 배출구(1024)는 배출관이나 밸브나 압력 조정기를 통하여 배기 장치(1025)와 접속되어 있다.
또한, 도 4의 (B)에 도시된 바와 같이 체임버(1020)에 플라스마 발생 장치(1028)를 접속함으로써, 열 ALD법에 더하여 플라스마 ALD법으로 성막을 수행할 수 있다. 플라스마 발생 장치(1028)는 고주파 전원에 접속된 코일(1029)을 사용하는 ICP형 플라스마 발생 장치로 하는 것이 바람직하다. 플라스마 ALD법은 저온에서도 성막 레이트를 저하시키지 않고 성막을 할 수 있기 때문에, 성막 효율이 낮은 매엽식 성막 장치에 사용하는 것이 좋다.
체임버 내부에는 기판 홀더(1026)가 있고, 그 기판 홀더(1026) 위에 피성막 기판(1030)을 배치한다. 또한, 체임버 외벽에는 히터(1027)가 제공되어 있다.
원료 공급부(1021a, 1021b, 및 1021c)에서는, 기화기나 가열 수단 등에 의하여 고체의 원료나 액체의 원료로부터 원료 가스를 생성한다. 또는, 원료 공급부(1021a, 1021b, 및 1021c)는 기체의 원료 가스를 공급하는 구성으로 하여도 좋다.
또한, 원료 공급부(1021a, 1021b, 및 1021c)를 3개 제공하는 예를 나타내었지만 특별히 한정되지 않고, 2개, 또는 4개 이상 제공하여도 좋다. 또한, 고속 밸브(1022a, 1022b)는 시간으로 정밀하게 제어할 수 있어, 제 1 원료 가스와 제 2 원료 가스 중 어느 한쪽을 체임버(1020)에 공급하는 구성이 되어 있다. 고속 밸브(1022a, 1022b)는 제 1 원료 가스의 유량 제어기이며, 또한 제 2 원료 가스의 유량 제어기라고도 할 수 있다.
도 4의 (B)에 도시된 ALD 장치에서는 기판(1030)을 기판 홀더(1026) 위에 반입하고, 체임버(1020)를 밀폐 상태로 한 후, 히터(1027)에 의하여 기판(1030)을 원하는 온도(예를 들어 80℃ 이상, 100℃ 이상, 또는 150℃ 이상)로 하고, 제 1 원료 가스의 공급과, 배기 장치(1025)에 의한 배기와, 제 2 원료 가스의 공급과, 배기 장치(1025)에 의한 배기를 반복함으로써 박막을 기판 표면에 형성한다. 또한, 박막의 형성은, 제 3 원료 가스를 공급하면서 수행하여도 좋다. 히터(1027)의 온도는 형성되는 막 종류, 원료 가스, 원하는 막질, 기판이나 상기 기판에 제공되어 있는 막이나 소자의 내열성에 따라 적절히 결정하면 좋다. 예를 들어, 200℃ 이상 300℃ 이하에서 성막하여도 좋고, 300℃ 이상 500℃ 이하에서 성막하여도 좋다.
히터(1027)를 사용하여 기판(1030)을 가열하면서 성막함으로써, 후공정에서 필요한 기판(1030)의 가열 처리를 생략할 수 있다. 즉, 히터(1027)가 제공된 체임버(1020), 또는 성막 장치(1000)를 사용함으로써, 기판(1030) 위의 막의 형성과 기판(1030)의 가열 처리를 겸할 수 있다.
도 4의 (B)에 도시된 성막 장치에서는, 원료 공급부(1021a, 1021b, 및 1021c)에서 사용하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택함으로써, 하프늄, 알루미늄, 탄탈럼, 지르코늄 등으로부터 선택된 1종류 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 성막할 수 있다. 구체적으로는, 산화 하프늄을 포함하여 구성되는 절연층, 산화 알루미늄을 포함하여 구성되는 절연층, 하프늄 실리케이트를 포함하여 구성되는 절연층, 또는 알루미늄 실리케이트를 포함하여 구성되는 절연층 등을 성막할 수 있다. 또한, 원료 공급부(1021a, 1021b, 및 1021c)에서 사용하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택함으로써, 텅스텐층, 타이타늄층 등의 금속층이나, 질화 타이타늄층 등의 질화물층 등의 박막을 성막할 수도 있다.
예를 들어, ALD 장치에 의하여 산화 하프늄층을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드나, 테트라키스다이메틸아마이드 하프늄(TDMAHf) 등의 하프늄아마이드)를 기화시킨 제 1 원료 가스와, 산화제로서 오존(O3) 및 산소(O2)의 제 2 원료 가스를 사용한다. 이 경우, 원료 공급부(1021a)로부터 공급되는 제 1 원료 가스가 TDMAHf이고, 원료 공급부(1021b)로부터 공급되는 제 2 원료 가스가 오존 및 산소이다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는 테트라키스(에틸메틸아마이드)하프늄 등이 있다. 또한, 제 2 원료 가스로서 H2O를 사용할 수 있다.
ALD 장치에 의하여 산화 알루미늄층을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물(TMA: 트라이메틸알루미늄 등)을 포함하는 액체를 기화시킨 제 1 원료 가스와, 산화제로서 오존(O3) 및 산소(O2)를 포함하는 제 2 원료 가스를 사용한다. 이 경우, 원료 공급부(1021a)로부터 공급되는 제 1 원료 가스가 TMA이고, 원료 공급부(1021b)로부터 공급되는 제 2 원료 가스가 오존 및 산소이다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다. 또한, 제 2 원료 가스로서 H2O를 사용할 수 있다.
<성막 시퀀스>
도 5의 (A)에 ALD 장치를 사용한 성막 시퀀스를 도시하였다. 우선, 체임버(1020) 내의 기판 홀더(1026)에 기판(1030)을 배치한다(S101). 다음으로, 히터(1027)의 온도 조절을 수행한다(S102). 다음으로, 기판(1030)의 온도가 기판 면 내에서 균일하게 되도록 기판(1030)을 기판 홀더(1026)에 유지한다(S103). 다음으로, 체임버(1020) 내부를 산소 분위기로 한다(S104). 다음으로, 상술한 제 1 단계 내지 제 4 단계에 의하여 성막을 수행한다. 즉, 체임버(1020)에 제 1 원료 가스 및 제 2 원료 가스를 번갈아 도입하고, 기판(1030) 위에 성막을 수행한다(S105). 기판(1030)의 배치 및 유지 후에 체임버(1020) 내부를 산소 분위기로 함으로써, 기판(1030) 및 기판(1030) 위에 제공된 막에 산소를 첨가할 수 있는 경우가 있다. 또한, 기판(1030) 및 기판(1030) 위에 제공된 막으로부터 수소를 이탈시킬 수 있는 경우가 있다. 기판(1030) 내 또는 막 내의 수소가 기판(1030) 내 또는 막 내에 첨가된 산소와 반응하고, 물(H2O)이 되어 기판(1030) 또는 막으로부터 이탈되는 경우가 있다.
도 5의 (B)는 상기 성막 시퀀스의 구체적인 예를 도시한 것이다. 상기 S101 내지 S103에 따라서, 기판(1030)을 기판 홀더(1026)에 배치하고, 히터(1027)의 온도 조정 및 기판(1030)의 유지를 수행한다. 다음으로, 체임버(1020)에 제 2 원료 가스를 도입한다(S104). 제 2 원료 가스로서, 산화제로서 기능하는 오존(O3), 산소(O2), 및 물(H2O)에서 선택된 하나 또는 복수를 도입하는 것이 바람직하다. 본 실시형태에서는, 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용한다. 이때, 제 2 원료 가스는 펄스상으로 도입되는 것이 바람직하지만, 본 발명은 이에 한정되지 않는다. 제 2 원료 가스는 연속적으로 도입되어도 좋다. 도 5의 (B)에서는 제 2 원료 가스의 도입을 ON으로 나타내고, 제 2 원료 가스가 도입되지 않는 기간을 OFF로 나타내었다. 제 2 원료 가스가 도입되지 않는 기간에서는 체임버(1020) 내를 배기한다. 체임버(1020)에 제 2 원료 가스를 도입하는 펄스 시간은 0.1초 이상 30초 이하, 바람직하게는 0.3초 이상 15초 이하로 하는 것이 바람직하다. 또한, 제 2 원료 가스가 도입되지 않는 기간, 즉 체임버(1020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다. 체임버(1020)에 산화제 등의 제 2 원료 가스를 도입함으로써, 기판(1030) 또는 기판(1030) 위에 제공된 막은, 산화제 등의 제 2 원료 가스에 노출된다.
다음으로, 제 1 원료 가스 및 제 2 원료 가스를 번갈아 도입하여, 기판(1030) 위에 성막을 수행한다(S105). 제 1 원료 가스 및 제 2 원료 가스의 도입은 각각 펄스상으로 수행된다. 도 5의 (B)에서는, 제 1 원료 가스 및 제 2 원료 가스의 도입을 각각 ON으로 나타내고, 원료 가스가 도입되지 않는 기간을 OFF로 나타내었다. 체임버(1020)에 제 1 원료 가스를 도입하는 펄스 시간은 0.1초 이상 1초 이하, 바람직하게는 0.1초 이상 0.5초 이하로 하는 것이 바람직하다. 또한, 제 1 원료 가스가 도입되지 않는 기간, 즉 체임버(1020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다. 체임버(1020)에 제 2 원료 가스를 도입하는 펄스 시간은 0.1초 이상 30초 이하, 바람직하게는 0.3초 이상 15초 이하로 하는 것이 바람직하다. 또한, 제 2 원료 가스가 도입되지 않는 기간, 즉 체임버(1020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다.
성막은 제 1 원료 가스의 도입(상기 제 1 단계), 제 1 원료 가스의 배기(상기 제 2 단계), 제 2 원료 가스의 도입(상기 제 3 단계), 제 2 원료 가스의 배기(상기 제 4 단계)를 1사이클로 하고, 이를 반복함으로써 원하는 막 두께를 가지는 막이 형성된다.
또한, 기판(1030)의 배치(S101) 후에, 히터(1027)의 온도 조절이 불필요한 경우에는 S102를 생략하여도 좋다. 또한, 기판(1030)의 유지(S103) 후에, 체임버(1020) 내부를 산소 분위기로 할 필요가 없는 경우에는 S104를 생략하여도 좋다. 도 5의 (C)는 기판(1030)을 배치하고(S101), 이어서 기판(1030)의 온도가 기판 면 내에서 균일하게 되도록 기판(1030)을 기판 홀더(1026)에 유지하고(S103), 그 후 제 1 원료 가스 및 제 2 원료 가스를 번갈아 도입하여, 기판(1030) 위에 성막을 수행하는(S105) 성막 시퀀스의 예를 도시한 것이다.
<셀 어레이의 구조 1>
여기서, 본 실시형태의 셀 어레이의 일례를 도 6 및 도 7에 도시하였다. 도 6 및 도 7에서는, 트랜지스터(200) 및 용량 소자(100)를 가지는 셀(600)을 매트릭스상으로 배치함으로써, 셀 어레이를 구성할 수 있다. 또한, 트랜지스터(200)(트랜지스터(200a), 트랜지스터(200b))에는 도 1에 도시된 트랜지스터(200)나 도 3에 도시된 트랜지스터(201)를 사용할 수 있다.
도 6은 도 3에 도시된 셀(600)을 매트릭스상으로 배치한 셀 어레이의 일 형태를 도시한 회로도이다. 또한, 도 7의 (A)는 상기 셀 어레이의 일부의 회로(620)를 추출한 회로도이고, 도 7의 (B)는 상기 셀 어레이에 상당하는 셀(600)의 단면 모식도이다.
도 6에서는 행 방향으로 인접한 셀(600)이 가지는 트랜지스터(200)의 소스 및 드레인 중 한쪽이 공통되는 BL(BL01, BL02, BL03)과 전기적으로 접속된다. 또한, 상기 배선은 열 방향으로 배치된 셀이 가지는 트랜지스터(200)의 소스 및 드레인 중 한쪽에도 전기적으로 접속된다. 한편, 행 방향으로 인접한 셀(600)이 가지는 트랜지스터(200)의 제 1 게이트는 상이한 WL(WL01 내지 WL06)과 전기적으로 접속된다. 또한, 각 셀(600)이 가지는 트랜지스터(200)의 제 2 게이트는 트랜지스터(400)와 전기적으로 접속되어도 좋다. 트랜지스터(400)를 통하여 트랜지스터(200)의 제 2 게이트에 인가되는 전위에 의하여 트랜지스터(200)의 문턱값을 제어할 수 있다.
또한, 셀(600)이 가지는 용량 소자(100)의 제 1 전극은, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 이때, 용량 소자(100)의 제 1 전극은 트랜지스터(200)를 구성하는 구조의 일부로 이루어지는 경우가 있다. 또한, 셀(600)이 가지는 용량 소자(100)의 제 2 전극은, PL(PL01, PL02, PL03, PL04)과 전기적으로 접속된다. 여기서는, 행 방향으로 인접하며, 또한 공통되는 BL을 공유하지 않는 셀(600)이 가지는 용량 소자(100)의 제 2 전극이 공통되는 PL과 전기적으로 접속하는 예를 나타내었지만, 본 발명은 이에 한정되지 않는다. 용량 소자(100)의 제 2 전극은, 각 셀(600)에서 상이한 전위를 가져도 좋고, 공통되는 전위를 가져도 좋다. 예를 들어, 용량 소자(100)의 제 2 전극은 열마다 공통되는 전위를 가져도 좋고 행마다 공통되는 전위를 가져도 좋다.
도 7의 (B)에 도시된 바와 같이, 셀(600a)은 트랜지스터(200a) 및 용량 소자(100a)를 가진다. 셀(600b)은 트랜지스터(200b) 및 용량 소자(100b)를 가진다.
트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 모두 BL02와 전기적으로 접속되어 있다. 또한, 도 7의 (B)에 도시된 바와 같이, 트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 직접 접속되어 있어도 좋다. 즉, 반도체층이 되는 하나의 섬 형상의 산화물에 2개의 트랜지스터를 제공하고, 각각의 소스 및 드레인 중 한쪽을 공통되는 것으로 하여도 좋다.
트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 제 1 전극과 전기적으로 접속함으로써, 용량 소자(100)에 원하는 전위를 인가하고 유지할 수 있다. 또한, 채널 형성 영역에 산화물 반도체를 사용하는 트랜지스터(200)는 비도통 상태에서의 누설 전류가 매우 작다. 따라서, 용량 소자(100)에 인가된 전위를 장시간 유지할 수 있다.
이와 같은 셀 어레이는 기억 장치나 연산 회로로서 사용할 수 있다.
<셀 어레이의 구조 2>
여기서, 본 실시형태의 셀 어레이의 일례를, 도 8 및 도 9에 도시하였다. 도 8 및 도 9에서는, 트랜지스터(200) 및 용량 소자(100)를 가지는 셀(600), 및 셀(600)과 전기적으로 접속하는 트랜지스터(300)를 매트릭스상으로 배치함으로써, 셀 어레이를 구성할 수 있다. 또한, 트랜지스터(200)(트랜지스터(200a), 트랜지스터(200b))에는 도 1에 도시된 트랜지스터(200)나 도 3에 도시된 트랜지스터(201)를 사용할 수 있다.
도 8은 도 3에 도시된 셀(600) 및 셀(600)과 전기적으로 접속되는 트랜지스터(300)를 매트릭스상으로 배치한 셀 어레이의 일 형태를 도시한 회로도이다. 또한, 도 9의 (A)는 상기 셀 어레이의 일부의 회로(640)를 추출한 회로도이고, 도 9의 (B)는 상기 셀 어레이에 상당하는 셀(600) 및 트랜지스터(300)의 단면 모식도이다.
트랜지스터(300)는 반도체 기판에 제공된 트랜지스터를 사용할 수 있다. 상기 반도체 기판은 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 반도체 기판을 사용하여도 좋다. 이 경우, 트랜지스터(300)는 p채널형 또는 n채널형 중 어느 쪽이어도 좋다. 또한, 트랜지스터(300)로서, 트랜지스터(200)와 마찬가지로 산화물 반도체를 사용한 트랜지스터를 사용할 수도 있다.
도 8에서는 행 방향으로 인접한 셀(600)이 가지는 트랜지스터(200)의 소스 및 드레인 중 한쪽이 공통되는 WBL(WBL01, WBL02, WBL03)과 전기적으로 접속된다. 또한, 상기 배선은 열 방향으로 배치된 셀이 가지는 트랜지스터(200)의 소스 및 드레인 중 한쪽에도 전기적으로 접속된다. 한편, 행 방향으로 인접한 셀(600)이 가지는 트랜지스터(200)의 제 1 게이트는, 상이한 WWL(WWL01 내지 WWL06)과 전기적으로 접속된다. 또한, 각 셀(600)이 가지는 트랜지스터(200)의 제 2 게이트는 트랜지스터(400)와 전기적으로 접속되어도 좋다. 트랜지스터(400)를 통하여 트랜지스터(200)의 제 2 게이트에 인가되는 전위에 의하여 트랜지스터의 문턱값을 제어할 수 있다.
또한, 셀(600)이 가지는 용량 소자(100)의 제 1 전극은 트랜지스터(200)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(300)의 게이트와 전기적으로 접속된다. 이때, 용량 소자(100)의 제 1 전극은 트랜지스터(200)를 구성하는 구조의 일부로 이루어지는 경우가 있다. 또한, 셀(600)이 가지는 용량 소자(100)의 제 2 전극은, RWL(RWL01, RWL02, RWL03)과 전기적으로 접속된다. 용량 소자(100)의 제 2 전극은, 각 셀(600)에서 상이한 전위를 가져도 좋고, 공통되는 전위를 가져도 좋다. 예를 들어, 용량 소자(100)의 제 2 전극은 열마다 공통되는 전위를 가져도 좋고 행마다 공통되는 전위를 가져도 좋다.
트랜지스터(300)의 소스 및 드레인 중 한쪽은 배선(SL)(SL01 내지 SL06)과 전기적으로 접속되고, 트랜지스터(300)의 소스 및 드레인 중 다른 쪽은 배선(RBL)(RBL01 내지 RBL06)과 전기적으로 접속된다.
도 9의 (B)에 도시된 바와 같이, 셀(600a)은 트랜지스터(200a) 및 용량 소자(100a)를 가지고, 트랜지스터(300a)의 게이트와 전기적으로 접속되어 있다. 셀(600b)은 트랜지스터(200b) 및 용량 소자(100b)를 가지고, 트랜지스터(300b)의 게이트와 전기적으로 접속되어 있다.
트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 모두 WBL02와 전기적으로 접속되어 있다. 또한, 도 9의 (B)에 도시된 바와 같이, 트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 직접 접속되어 있어도 좋다. 즉, 반도체층이 되는 하나의 섬 형상의 산화물에 2개의 트랜지스터를 제공하고, 각각의 소스 및 드레인 중 한쪽을 공통되는 것으로 하여도 좋다.
트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 트랜지스터(300)의 게이트 및 용량 소자(100)의 제 1 전극과 전기적으로 접속됨으로써, 트랜지스터(300)의 게이트에 원하는 전위를 인가하여 유지할 수 있다. 또한, 채널 형성 영역에 산화물 반도체를 사용하는 트랜지스터(200)는 비도통 상태에서의 누설 전류가 매우 작다. 따라서, 트랜지스터(300)의 게이트 전극에 인가된 전위를 장시간 유지할 수 있다.
이와 같은 셀 어레이는 기억 장치나 연산 회로로서 사용할 수 있다.
[트랜지스터(400)]
도 10은 트랜지스터(400)의 일 형태를 도시한 단면 모식도이다. 트랜지스터(400)는 트랜지스터(200)와 상이한 구조를 가져도 좋다.
트랜지스터(400)는 트랜지스터(200)와 공통되는 재료를 사용하여 제작되는 것이 바람직하다.
도전체(409)는 도전체(209)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 도전체(403) 및 도전체(405)는 도전체(203) 및 도전체(205)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 도전체(405)는 트랜지스터(400)의 제 2 게이트 전극으로서 기능할 수 있다.
산화물(430a), 산화물(430b), 산화물(430c), 및 산화물(430d)은 각각 산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d)과 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 트랜지스터(400)에서, 산화물(430d)의 일부는 채널 형성 영역으로서 기능하고, 산화물(430a), 산화물(430b), 산화물(430c), 및 산화물(430d)은 산화물(230)과 마찬가지로 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역을 가진다. 또한, 산화물(430a), 산화물(430b), 및 산화물(430c)에는 더 저항이 낮은 콘택트 영역이 제공되어 있는 것이 바람직하다.
절연체(450a) 및 절연체(450b)는 각각 절연체(250a) 및 절연체(250b)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있고, 절연체(450a) 및 절연체(450b)를 가지는 절연체(450)는 게이트 절연막으로서 기능할 수 있다. 도전체(460a) 및 도전체(460b)는 각각 도전체(260a) 및 도전체(260b)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있고, 도전체(460a) 및 도전체(460b)를 가지는 도전체(460)는 제 1 게이트 전극으로서 기능할 수 있다.
절연체(470)는 절연체(270)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 절연체(471)는 절연체(271)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 절연체(472)는 절연체(272)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다. 절연체(473)는 절연체(273)와 같은 재료를 사용하고, 같은 공정으로 형성할 수 있다.
절연체(280) 및 절연체(276)에는 개구부가 제공되고, 산화물(430)에 접속하는 도전체(452a) 및 도전체(452b)가 배치된다.
트랜지스터(400)에서, 소스 영역 및 드레인 영역 중 한쪽은 산화물(430a), 절연체(224), 절연체(222), 및 절연체(220)에 제공된 개구를 통하여 도전체(403)와 전기적으로 접속된다. 또한, 도전체(403)는 도전체(409)를 통하여 제 2 게이트 전극으로서 기능하는 도전체(405)와 전기적으로 접속된다. 또한, 상기 소스 영역 및 드레인 영역 중 한쪽은 도전체(452b)를 통하여 제 1 게이트 전극으로서 기능하는 도전체(460)와 전기적으로 접속된다. 즉, 트랜지스터(400)는 소스 영역 및 드레인 영역 중 한쪽, 제 1 게이트 전극, 및 제 2 게이트 전극이 전기적으로 접속됨으로써, 다이오드 접속을 구성한다.
다이오드 접속된 트랜지스터(400)의 소스 및 드레인 중 한쪽은 도전체(409) 및 도전체(209) 등을 통하여 트랜지스터(200)의 제 2 게이트 전극과 전기적으로 접속된다. 이로써, 트랜지스터(200)의 제 2 게이트 전극의 전위는 트랜지스터(400)에 의하여 제어할 수 있다. 또한, 트랜지스터(400)는 산화물(430d)에 채널 형성 영역이 제공되어 있기 때문에, 비도통 상태에서의 누설 전류는 매우 작다. 따라서, 예를 들어 트랜지스터(200)의 제 2 게이트 전극에 음의 전위를 인가하는 경우, 트랜지스터(400)에 전원의 공급을 수행하지 않아도, 트랜지스터(200)의 제 2 게이트 전극의 전위를 장시간 유지할 수 있다.
트랜지스터(400)는 각 셀(600)에 제공할 필요는 없고, 복수의 셀에 대하여 상기 셀의 개수보다 적은 트랜지스터(400)를 제공하여도 좋다. 예를 들어, 셀(600)이 매트릭스상으로 배치된 셀 어레이에서, 셀 어레이당 하나의 트랜지스터(400), 각 행에 하나의 트랜지스터(400)를, 또는 각 열에 하나의 트랜지스터(400)를 제공하여도 좋다.
트랜지스터(400)는 트랜지스터(200)와 공통되는 재료 및 같은 공정으로 제작할 수 있다. 그러므로, 특별한 공정이나 제조 비용의 증가 없이 트랜지스터(400)를 제작할 수 있다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리시키고, 가요성 기판으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 좋다. 또한, 기판이 신축성을 가져도 좋다. 또한, 기판은 구부리거나 당기는 것을 중지하였을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 가진다. 기판을 얇게 하면, 트랜지스터를 가지는 반도체 장치를 경량화할 수 있다. 또한, 기판을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 가지는 경우나, 구부리거나 당기는 것을 중지하였을 때 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판으로서는, 예를 들어 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 또한, 기판으로서, 섬유를 짠 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 가요성 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판으로서는, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
<<절연체>>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
여기서, 게이트 절연체로서 기능하는 절연체에 비유전율이 높은 high-k 재료를 사용함으로써, 트랜지스터의 미세화 및 고집적화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한, 비유전율이 높은 절연체로서는, 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한, 비유전율이 낮은 절연체로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한, 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이다. 그러므로, 예를 들어 수지와 조합함으로써, 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. 또한, 예를 들어 산화 실리콘 및 산화질화 실리콘은 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어, 절연체(222), 절연체(210), 및 절연체(250b)로서, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다. 또한, 절연체(222), 절연체(210), 및 절연체(250b)는 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
절연체(220), 절연체(224), 및 절연체(250a)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 가지는 것이 바람직하다.
예를 들어, 게이트 절연체로서 기능하는 절연체(224) 및 절연체(250a)에서, 산화 알루미늄, 산화 갈륨, 하프늄 알루미네이트, 또는 산화 하프늄이 산화물(230)과 접하는 구조로 함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(230)로 혼입되는 것을 억제할 수 있다. 한편, 절연체(224) 및 절연체(250a)에서, 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화 알루미늄, 산화 갈륨, 하프늄 알루미네이트, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘과의 계면에 트랩 센터가 형성되는 경우가 있다. 상기 트랩 센터는, 전자를 포획함으로써 트랜지스터의 문턱 전압을 플러스 방향으로 변동시킬 수 있는 경우가 있다.
예를 들어, 유전체로서 기능하는 절연체(276)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 하프늄 알루미네이트 등을 사용하면 좋고, 적층 또는 단층으로 제공된다. 예를 들어, 산화 알루미늄 등의 high-k 재료와, 산화질화 실리콘 등의 절연 내력이 큰 재료의 적층 구조로 하는 것이 바람직하다. 상기 구성으로 함으로써, 용량 소자(100)는 high-k 재료에 의하여 충분한 용량을 확보할 수 있고, 절연 내력이 큰 재료에 의하여 절연 내력이 향상되기 때문에, 용량 소자(100)의 정전 파괴를 억제하여 용량 소자(100)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(276)를 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 적층한 적층 구조로 함으로써, 용량 소자(100)는 더 큰 용량값을 얻을 수 있어 바람직하다.
절연체(212), 절연체(216), 절연체(273), 및 절연체(280)는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 절연체(212), 절연체(216), 절연체(273), 및 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘 또는 수지 등을 가지는 것이 바람직하다. 또는, 절연체(212), 절연체(216), 절연체(273), 및 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연체(270) 및 절연체(272)로서는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다. 절연체(270) 및 절연체(272)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 하프늄 알루미네이트, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다.
<<도전체>>
도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에서, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(260), 도전체(203), 도전체(205), 도전체(207), 도전체(209), 도전체(130), 도전체(252)로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
<<금속 산화물>>
산화물(230)로서, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로부터 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한, 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열의 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에서는 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자들 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는, 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고, 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에서는, 산화물 반도체막 내의 불순물 농도를 낮추고 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 산화물 반도체는 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실할 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정되게 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는 근접하는 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘이나 탄소가 산화물 반도체에 포함되면 산화물 반도체에 결함 준위가 형성된다. 그러므로, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry))에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 또는 알칼리 토금속이 산화물 반도체에 포함되면 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성이 되기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 반도체 내의 질소 농도는, SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
<반도체 장치의 제작 방법 1>
다음으로, 본 발명에 따른 트랜지스터(200)를 가지는 반도체 장치에 대하여, 제작 방법을 도 11 내지 도 22를 사용하여 설명한다. 또한, 도 11 내지 도 22에서 각 도면의 (A)는 상면도를 도시한 것이다. 또한, 각 도면의 (B)는 (A)에 A-B의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다. 또한, 각 도면의 (C)는 (A)에 C-D의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다. 또한, 각 도면의 (D)는 (A)에 E-F의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(208)를 성막한다. 절연체(208)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD(Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물로의 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물로의 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 또한, 플라스마를 사용하지 않는 ALD법을 사용함으로써, 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 아스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(208)로서 CVD법에 의하여 산화 실리콘을 성막한다.
다음으로, 절연체(208) 위에 절연체(210)를 형성한다. 본 실시형태에서는, 절연체(210)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 또한, 절연체(210)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(210) 위에 도전체(209)가 되는 도전막을 형성한다. 도전막의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전막으로서 스퍼터링법에 의하여 텅스텐을 성막한다. 또한, 도전막으로서, 텅스텐 외에, 알루미늄이나 구리 등의 도전체를 사용할 수 있다. 또한, 도전막을 적층 구조로 하여도 좋고, 상기 도전체 위에 타이타늄이나 탄탈럼을 포함하는 도전체를 적층하여 제공하여도 좋다. 예를 들어, 상기 도전체 위에 질화 타이타늄 또는 질화 탄탈럼 등의 금속 질화물을 사용할 수 있다.
다음으로, 상기 도전막을 리소그래피법을 사용하여 가공하고, 도전체(209)를 형성한다.
또한, 리소그래피법에서는, 우선 포토 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을, 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에, 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한, 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다.
상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
도전막의 에칭에 하드 마스크를 사용하는 경우, 상기 에칭 처리는 하드 마스크의 형성에 사용한 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 상기 도전막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향이 없거나, 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
다음으로 절연체(210), 도전체(209) 위에 절연체(212)를 형성한다. 절연체(212)의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(212)로서 CVD법에 의하여 산화 실리콘 또는 산화질화 실리콘을 형성한다.
다음으로, CMP 처리를 수행함으로써 절연체(212)의 일부를 제거하여, 도전체(209)를 노출시킨다. 그 결과, 도전체의 주위에 절연체(212)가 잔존한다. 이로써, 상면이 평탄한 절연체(212) 및 도전체(209)를 형성할 수 있다(도 11 참조). 또한, 상기 CMP 처리에 의하여 도전체(209)의 일부가 제거되는 경우가 있다.
또한, 도전체(209) 및 절연체(212)의 형성 방법은 상기에 한정되지 않는다. 절연체(212)를 먼저 형성하고, 절연체(212)에 형성된 홈이나 슬릿 등의 개구부를 메우도록 도전체(209)를 형성하여도 좋다. 이와 같은 도전체 및 절연체의 형성 방법은 다마신 프로세스라고 불린다. 또한, 도전체(209)보다 아래층의 구조에 따라, 싱글 다마신 프로세스를 사용하여도 좋고, 듀얼 다마신 프로세스를 사용하여도 좋다. 듀얼 다마신 프로세스를 사용함으로써, 도전체(209)와, 그 아래층에 위치하는 소자나 배선 등의 구조체와 직접 접속할 수 있기 때문에 바람직하다.
다음으로, 절연체(212) 및 도전체(209) 위에 도전체(205) 및 절연체(216)를 성막한다. 도전체(205) 및 절연체(216)는, 도전체(209) 및 절연체(212)와 같은 방법으로 형성할 수 있다. 또한, 다마신 프로세스를 사용하여 형성하여도 좋다(도 11 참조).
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(220)를 성막한다. 절연체(220)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
절연체(220)로서, 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다. 절연체(220)의 막 두께는 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하로 한다.
다음으로, 절연체(220) 위에 절연체(222)를 성막한다(도 11 참조). 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
절연체(222)로서, 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 절연체(222)는, ALD법에 의하여 형성되는 것이 바람직하다. ALD법에 의하여 성막된 절연체(222)는 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물은 트랜지스터(200)의 내측으로 확산되지 않기 때문에, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)로서, 예를 들어 산화 하프늄을 사용한다. 절연체(222)의 막 두께는 1nm 이상 30nm 이하, 바람직하게는 1nm 이상 10nm 이하, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
또한, 절연체(222)는 적층 구조로 하여도 좋다. 절연체(222)를 적층 구조로 하는 경우에는, 도 2에 도시된 바와 같이 절연체(222a), 절연체(222b), 및 절연체(222c)의 3층 구조로 하는 것이 바람직하다. 예를 들어, 절연체(222a) 및 절연체(222c)를 산화 하프늄으로 하고, 절연체(222b)를 산화 알루미늄으로 하여도 좋다. 또는, 절연체(222a) 및 절연체(222c)를 산화 알루미늄으로 하고, 절연체(222b)를 산화 하프늄으로 하여도 좋다. 한편, 본 발명의 절연체(222)는 3층 구조에 한정되지 않는다. 절연체(222)는 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다.
또한, 절연체(222)의 각 층은 ALD법을 사용하여 형성되는 것이 바람직하다. ALD법을 사용하여 형성하는 경우, 상기 절연체의 형성 장치에는 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 절연체(222)가 형성되는 기판은, 절연체(222)의 형성 시작부터 절연체(222)의 각 층의 형성 종료까지, 감압 분위기하로 할 수 있어, 적층 구조의 절연체(222)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(222)의 각 층(예를 들어 절연체(222a), 절연체(222b), 및 절연체(222c))의 형성을 연속적으로 수행함으로써, 절연체(222a) 및 절연체(222b)의 계면 또한 절연체(222b) 및 절연체(222c)의 계면의 오염을 방지할 수 있다. 이와 같은 절연체를 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다. 또한, 절연체(220)와 절연체(222)의 형성을 멀티 체임버식 ALD 장치를 사용하여 연속적으로 수행함으로써, 절연체(220)와 절연체(222)의 계면의 오염도 방지할 수 있어 더 바람직하다.
절연체(222)를 절연체(222a), 절연체(222b), 및 절연체(222c)의 3층 구조로 하는 경우, 절연체(222a), 절연체(222b), 및 절연체(222c)의 막 두께는 각각 0.5nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 하면 좋다. 예를 들어, 산화 하프늄으로 이루어지는 2nm의 절연체(222a)와, 산화 알루미늄으로 이루어지는 2nm의 절연체(222b)와, 산화 하프늄으로 이루어지는 2nm의 절연체(222c)를, ALD법을 사용하여 연속적으로 성막한다. 이 경우, 절연체(222)의 막 두께는 6nm가 된다. 다만, 본 발명의 절연체(222)의 구성은 이에 한정되지 않는다. 절연체(222a), 절연체(222b), 및 절연체(222c)의 막 두께는 모두 같아도 좋고, 각각 상이하여도 좋고, 어느 하나의 막 두께가 상이하여도 좋다.
또한, 절연체(222)의 형성에서, 기판을 가열하면서 절연체(222)를 형성함으로써, 후공정에서 필요한 기판의 가열 처리를 생략할 수 있다. 즉, 절연체(222)의 형성과 기판의 가열 처리를 겸할 수 있다.
이어서, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 질소 또는 불활성 가스 분위기, 산소 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산소 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
상기 가열 처리에 의하여, 절연체(220) 및 절연체(222)에 포함되는 수소나 물 등의 불순물을 제거하는 것 등을 할 수 있다. 또한, 산소 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행함으로써, 절연체(220) 및 절연체(222)에 산소를 공급할 수 있는 경우가 있다.
또는, 가열 처리로서, 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있어, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 절연체(222) 내에 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 수행한 후에 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 또한, 제 1 가열 처리는 수행하지 않아도 되는 경우가 있다.
또한, 가열 처리는 절연체(220) 성막 전 및 절연체(220)의 성막 후의 각각에 수행할 수도 있다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있지만, 절연체(220) 성막 전후의 가열 처리는, 질소를 포함하는 분위기 중에서 수행하는 것이 바람직하다.
본 실시형태에서는, 가열 처리로서 절연체(222) 성막 후에 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행하고, 이어서 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다(도 12 참조). 절연체(224)로서, 예를 들어 산화 실리콘 및 산화질화 실리콘을 사용할 수 있다. 절연체(224)의 막 두께는 1nm 이상 30nm 이하, 바람직하게는 1nm 이상 10nm 이하, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
또한, 절연체(222)의 형성 후에 가열 처리를 수행하지 않는 경우에는, 절연체(222)와 절연체(224)를 연속적으로 형성하여도 좋다. 또한, 절연체(220), 절연체(222), 및 절연체(224)를 연속적으로 형성하여도 좋다.
절연체(224)의 성막 후에 상기 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 절연체(224)에 포함되는 수소나 물 등의 불순물을 제거하는 것 등을 할 수 있다.
다음으로, 절연체(224) 위에 산화물(230a)이 되는 산화막(230A) 및 산화물(230b)이 되는 산화막(230B)을 형성한다(도 12 참조).
산화막(230A) 및 산화막(230B)의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한, 상기 산화막을 스퍼터링법에 의하여 형성하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230A)의 형성 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 또한, 산화막(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
산화막(230A)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하로 한다. 본 실시형태에서는, 스퍼터링법에 의하여, In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여, 막 두께 5nm의 산화막(230A)을 형성한다. 또한, 산화막(230B)의 막 두께는 10nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하, 더 바람직하게는, 15nm 이상 25nm 이하로 한다. 본 실시형태에서는, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여, 막 두께 15nm의 산화막(230B)을 형성한다. 또한, 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성하는 것이 좋다.
산화막(230A)의 형성 후, 산화막(230B)의 형성은 대기 분위기에 노출시키지 않고 연속적으로 수행되는 것이 바람직하다. 산화막(230A)의 형성 및 산화막(230B)의 형성에는 멀티 체임버식 성막 장치를 사용함으로써, 상기 산화막이 형성되는 기판은, 산화막(230A)의 형성 시작부터 산화막(230B)의 형성 종료까지, 감압 분위기하로 할 수 있어, 산화막(230A)의 표면을 대기 분위기에 노출시키지 않고, 산화막(230A) 위에 산화막(230B)을 형성할 수 있다. 산화막(230A)의 형성 및 산화막(230B)의 형성을 연속적으로 수행함으로써, 산화막(230A) 및 산화막(230B)의 계면의 오염을 방지할 수 있고, 이들 산화막을 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
예를 들어, 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한, 상기 산화막을 스퍼터링법에 의하여 형성하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
산화막(230A) 및 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
본 실시형태에서는, 산화막(230A)으로서 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하고, 산화막(230B)으로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한, 산화막(230A) 및 산화막(230B) 형성은 멀티 체임버식 스퍼터링 장치를 사용하여, 대기 분위기에 노출시키지 않고 연속적으로 수행한다. 또한, 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성하는 것이 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여 산화막(230A) 및 산화막(230B) 내의 수소나 물 등의 불순물의 제거 등을 할 수 있다. 본 실시형태에서는, 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230A) 및 산화막(230B)을 섬 형상으로 가공하여, 산화물(230a) 및 산화물(230b)을 형성한다(도 13 참조).
또한, 상기 공정에서, 절연체(224)를 섬 형상으로 가공하여도 좋다. 또한, 절연체(224)에 대해서는 하프 에칭을 수행하여도 좋다. 절연체(224)에 대하여 하프 에칭을 수행함으로써, 추후의 공정에서 형성되는 산화물(230c)의 아래에도 절연체(224)가 잔존한 상태에서 형성된다. 또한, 절연체(224)는, 추후의 공정에서 도전막(260A) 및 도전막(260B), 또는 절연막(272A)을 가공할 때, 섬 형상으로 가공할 수 있다. 그 경우, 절연체(222)를 에칭 스토퍼막으로서 사용하여도 좋다.
여기서, 산화물(230a) 및 산화물(230b)은 적어도 일부가 도전체(205)와 중첩되도록 형성한다. 또한, 산화물(230b)의 측면은 산화물(230a)의 측면과 동일 평면을 가지는 것이 바람직하다. 또한, 산화물(230a) 및 산화물(230b)의 측면은 절연체(222)에 대하여 대략 수직인 것이 바람직하다. 이때, 산화물(230b)의 단부는 산화물(230a)의 단부와 대략 일치한다. 산화물(230a) 및 산화물(230b)의 측면이 절연체(222)에 대하여 대략 수직임으로써, 복수의 트랜지스터(200)를 제공할 때, 소면적화, 고밀도화가 가능하게 된다. 또한, 산화물(230a) 및 산화물(230b)의 측면과 절연체(222)의 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 그 경우, 산화물(230a) 및 산화물(230b)의 측면과 절연체(222)의 상면이 이루는 각은 클수록 바람직하다.
또한, 산화물(230a) 및 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가진다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(230a) 및 산화물(230b)의 단부에서 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 하는 것이 바람직하다.
또한, 단부에 각을 가지지 않음으로써, 추후의 성막 공정에서의 막의 피복성이 향상된다.
또한, 상기 산화막의 가공에는 리소그래피법을 사용하여 수행하면 좋다. 또한, 상기 가공은 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
또한, 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을, 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에, 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한, 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 산화막(230B) 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 산화막(230A) 및 산화막(230B)의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 상기 산화막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향이 없거나, 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
또한, 상기 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a) 및 산화물(230b) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
이어서, 가열 처리를 수행하여도 좋다. 가열 처리의 조건은 상술한 가열 처리의 조건을 사용할 수 있다.
다음으로, 절연체(224), 산화물(230a), 및 산화물(230b) 위에 산화물(230c)이 되는 산화막(230C)을 성막한다(도 14 참조).
산화막(230C)의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 산화물(230c)에 요구되는 특성에 맞추어 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여 산화막(230C)을 성막하면 좋다. 산화막(230C)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하로 한다. 본 실시형태에서는, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 5nm의 산화막(230C)을 형성한다.
산화막(230C)은, 도 15에 도시된 바와 같이 섬 형상으로 가공하여도 좋다. 절연체(250) 및 도전체(260)의 형성 전에 산화막(230C)을 가공함으로써, 후공정에서 형성되는 절연체(250) 및 도전체(260)의 아래 측에 위치하는 산화막(230C)의 일부를 제거할 수 있다. 이로써, 인접한 셀(600)의 산화막(230C)이 분리되어, 셀(600) 사이의 산화막(230C)을 통한 누설을 방지할 수 있어 바람직하다.
산화막(230C)의 가공에는 드라이 에칭이나 웨트 에칭을 사용할 수 있다. 산화막(230A) 및 산화막(230B)의 가공에 사용한 방법을 사용하여도 좋다.
다음으로, 절연체(224), 산화막(230C) 위에 절연막(250A), 절연막(250B), 도전막(260A), 도전막(260B), 절연막(270A), 및 절연막(271A)을 순차적으로 형성한다(도 16 참조).
절연막(250A) 및 절연막(250B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
절연막(250A)으로서, CVD법 또는 ALD법을 사용하여 산화질화 실리콘 또는 산화 실리콘을 형성한다. 또한, 절연막(250B)으로서, 스퍼터링법 또는 ALD법을 사용하여 산화 알루미늄 또는 산화 하프늄을 형성한다. 절연막(250A) 및 절연막(250B)을, ALD법을 사용하여 형성하는 경우, 멀티 체임버식 ALD 장치를 사용하고, 절연막(250A)과 절연막(250B)을 연속적으로 성막하는 것이 바람직하다. 절연막(250A)과 절연막(250B)을 연속적으로 성막함으로써, 상기 절연막이 형성되는 기판은 절연막(250A)의 형성 시작부터 절연막(250B)의 형성 종료까지, 감압 분위기하로 할 수 있어, 절연막(250A)의 표면을 대기 분위기에 노출시키지 않고, 절연막(250B)의 성막을 수행할 수 있다. 이로써, 절연막(250A)과 절연막(250B)의 계면의 오염을 방지할 수 있어, 이들 절연막을 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
또한, 절연막(250B)의 형성에서, 절연막(250A)에 포함되는 수소나 물이 제거되는 것이 바람직하다. 또한, 절연막(250B)의 형성에서, 절연막(250A)에 산소가 공급되는 것이 바람직하다. 예를 들어, 절연막(250B)의 형성 온도를 200℃ 이상, 바람직하게는 400℃ 이상으로 함으로써, 절연막(250A)에 포함되는 수소나 물을 이탈시킬 수 있다. 또한, 산소를 포함하는 분위기 중에서 절연막(250B)을 형성함으로써, 절연막(250A)에 산소를 공급할 수 있다. 또한, 산소를 포함하는 타깃을 사용하여 절연막(250B)을 형성함으로써, 절연막(250A)에 산소를 공급할 수 있다.
절연막(250B)의 형성에서, 기판을 가열하면서 절연막(250B)을 형성함으로써, 후공정에서 필요한 기판의 가열 처리를 생략할 수 있다. 즉, 절연막(250B)의 형성과, 기판의 가열 처리를 겸할 수 있다.
또한, 절연막(250A)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 5nm 이상 10nm로 한다. 또한, 절연막(250B)의 막 두께는 1nm 이상 20nm 이하, 바람직하게는 5nm 이상 10nm로 한다.
본 실시형태에서는, 절연막(250A)으로서 CVD법을 사용하여 산화질화 실리콘을 5nm 형성하고, 절연막(250B)으로서 ALD법을 사용하여 산화 알루미늄을 5nm 형성한다. 다만, 본 발명은 이에 한정되지 않는다. 절연막(250B)으로서 ALD법을 사용하여 산화 하프늄을 5nm 형성하여도 좋다. 또한, 절연막(250A) 및 절연막(250B)을 ALD법으로 연속적으로 형성하여도 좋다.
또한, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연막(250A) 및 절연막(250B)의 수분 농도 및 수소 농도를 저감시킬 수 있다.
도전막(260A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 도전막(260A)으로서 질화 타이타늄이나 질화 탄탈럼을 사용할 수 있다. 본 실시형태에서는, 도전막(260A)으로서 스퍼터링법을 사용하여 질화 타이타늄을 형성한다. 또한, ALD법을 사용하여 도전막(260A)을 형성하여도 좋다. ALD법을 사용하여 도전막(260A)을 형성하는 경우, 절연막(250B)과 도전막(260A)을 연속적으로 형성하는 것이 바람직하다. 절연막(250B)과 도전막(260A)을 연속적으로 형성함으로써, 절연막(250B)과 도전막(260A)의 계면의 오염을 방지할 수 있어, 이와 같은 절연막 및 도전막을 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
또한, 도전막(260B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 도전막(260B)으로서 저항이 낮은 금속막을 적층함으로써, 구동 전압이 작은 트랜지스터를 제공할 수 있다. 본 실시형태에서는, 도전막(260B)으로서 스퍼터링법을 사용하여 텅스텐을 형성한다.
이어서, 가열 처리를 수행할 수 있다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 또한, 가열 처리는 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
절연막(270A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연막(270A)은 배리어막으로서 기능하기 때문에, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용한다. 예를 들어, 산화 알루미늄, 산화 하프늄, 또는 하프늄 알루미네이트, 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 도전체(260)의 산화를 방지할 수 있다. 또한, 도전체(260) 및 절연체(250)를 통하여 물 또는 수소 등의 불순물이 산화물(230)로 혼입되는 것을 방지할 수 있다.
절연막(271A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연막(271A)으로서, 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다. 또한, 절연막(271A)으로서, 질화 실리콘을 사용하여도 좋다. 또한, 절연막(271A)으로서, 질화 실리콘과 산화 실리콘, 또는 질화 실리콘과 산화질화 실리콘을 적층하여 형성하여도 좋다. 여기서, 절연막(271A)의 막 두께는 추후의 공정에서 성막되는 절연막(272A)의 막 두께보다 두껍게 하는 것이 바람직하다. 이로써, 추후의 공정에서 절연체(272)를 형성할 때, 도전체(260) 위에 절연체(270)를 용이하게 잔존시킬 수 있다.
또한, 절연체(271)는 하드 마스크로서 기능한다. 절연체(271)를 제공함으로써, 절연체(250a)의 측면, 절연체(250b)의 측면, 도전체(260a)의 측면, 도전체(260b)의 측면, 및 절연체(270)의 측면을 기판에 대하여 대략 수직으로 형성할 수 있다.
다음으로, 절연막(271A)을 에칭하고 절연체(271)를 형성한다. 이어서, 절연체(271)를 마스크로 하여 절연막(250A), 절연막(250B), 도전막(260A), 도전막(260B), 및 절연막(270A)을 에칭하여, 절연체(250)(절연체(250a), 절연체(250b)), 도전체(260)(도전체(260a), 도전체(260b)), 및 절연체(270)를 형성한다(도 17 참조). 또한, 상기 가공 후에도, 절연체(271)를 제거하지 않고 후공정을 진행하여도 좋다. 절연체(271)는 후공정에서 실시되는 도펀트의 첨가에서도 하드 마스크로서 기능할 수 있다.
또한, 절연체(250)의 측면, 도전체(260)의 측면, 및 절연체(270)의 측면은, 동일면 내에 있는 것이 바람직하다. 또한, 절연체(250)의 측면, 도전체(260)의 측면, 및 절연체(270)의 측면이 공유하는 동일면은, 기판에 대하여 대략 수직인 것이 바람직하다. 즉, 단면 형상에서 절연체(250), 도전체(260), 및 절연체(270)는 산화물(230)의 상면에 대한 각도가 예각이며, 또한 클수록 바람직하다. 또한, 단면 형상에서 절연체(250), 도전체(260), 및 절연체(270)의 측면과, 절연체(250)와 접하는 산화물(230)의 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 그 경우, 절연체(250), 도전체(260), 및 절연체(270)의 측면과, 절연체(250)와 접하는 산화물(230)의 상면이 이루는 각은 클수록 바람직하다.
또한, 절연체(250), 도전체(260), 및 절연체(270)는 적어도 일부가 도전체(205) 및 산화물(230)과 중첩되도록 형성한다.
또한, 상기 에칭에 의하여, 산화막(230C) 중 절연체(250)와 중첩되지 않는 영역의 상부가 에칭되는 경우가 있다. 이 경우, 산화막(230C) 중 절연체(250)와 중첩되는 영역의 막 두께가 절연체(250)와 중첩되지 않는 영역의 막 두께보다 두꺼워지는 경우가 있다.
또한, 상기 에칭에 의하여 절연체(224) 중 산화막(230C)과 중첩되지 않는 영역이 에칭되는 경우가 있다. 이 경우, 산화막(230C) 및 도전체(260)와 중첩되지 않는 영역에서 절연체(222)가 노출된다.
이어서, 가열 처리를 수행할 수 있다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 또한, 가열 처리는 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230C), 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)를 덮어 절연막(272A)을 성막한다(도 18 참조). 절연막(272A)은 피복성이 우수한 ALD법에 의하여 성막하는 것이 바람직하다. ALD법을 사용함으로써, 도전체(260) 등에 의하여 형성된 단차부에서도 절연체(250), 도전체(260), 및 절연체(270)의 측면에 대하여 균일한 두께를 가지는 절연막(272A)을 형성할 수 있다. 절연체(250)의 측면에 피복성이 우수한 절연막(272A)을 형성함으로써, 절연체(250)에 포함되는 산소의 절연체(250) 측면으로부터의 방출을 방지할 수 있다.
이때, 절연막(272A)과 접하는 산화물(230)의 저항값이 저하하는 경우가 있다. 이는, ALD법을 사용한 절연막(272A)의 형성에서 원료 가스에 포함되는 수소, 질소, 탄소 등이 산화물(230)로 혼입됨으로써 생기는 것으로 생각된다. 산화물(230)에서, 절연막(272A)의 형성에 의하여 저저항화되는 영역은 영역(232)이 된다. 또한, 영역(232) 사이의 영역은 영역(234)이 된다.
한편, 절연막(272A)의 형성에서, 산화물(230) 및 절연체(250) 중 한쪽 또는 양쪽에 산소를 첨가할 수 있는 것이 바람직하다. 또한, 절연막(272A)의 형성에서, 산화물(230) 및 절연체(250) 중 한쪽 또는 양쪽으로부터 수소를 제거할 수 있는 것이 바람직하다. 산화물(230) 및 절연체(250) 중 한쪽 또는 양쪽으로의 산소의 첨가, 또는 산화물(230) 및 절연체(250) 중 한쪽 또는 양쪽으로부터의 수소의 제거를 수행하기 위해서는, 도 5의 (A), (B), 또는 (C)에 도시된 성막 시퀀스를 사용하여 절연막(272A)을 형성하면 좋다.
또한, 절연막(272A)의 형성에서, 기판을 가열하면서 절연막(272A)을 형성함으로써, 후공정에서 필요한 기판의 가열 처리를 생략할 수 있다. 즉, 절연막(272A)의 형성과, 기판의 가열 처리를 겸할 수 있다.
또한, 절연막(272A)으로 덮인 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)를 마스크로 사용하여, 산화물(230)에 희가스를 첨가하여도 좋다. 희가스의 첨가에는, 예를 들어 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다. 희가스를 첨가함으로써, 산화물(230)에 영역(234) 및 영역(232)을 제공하여도 좋다.
다음으로, 절연막(272A)을 덮어 절연막(273A)을 성막한다(도 19 참조). 절연막(273A)에는 유전율이 낮은 재료를 사용하는 것이 바람직하고, 절연체(212) 및 절연체(216)와 같은 재료를 사용할 수 있다. 절연막(273A)으로서, 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다. 또한, 절연막(273A)으로서 질화 실리콘을 사용하여도 좋다.
다음으로, 절연막(273A) 및 절연막(272A)에 이방성 에칭 처리를 수행하여, 절연체(250), 도전체(260), 및 절연체(270)의 측면에 접하여 배리어로서 기능하는 절연체(272) 및 사이드 월로서 기능하는 절연체(273)를 형성한다(도 20 참조). 이방성 에칭 처리로서는, 드라이 에칭 처리를 수행하는 것이 바람직하다. 이로써, 절연체(272) 및 절연체(273)를 자기 정합(self-aligned)적으로 형성할 수 있다. 이때, 절연막(272A)의 일부 및 절연막(273A)의 일부가 산화물(230)의 측벽에 잔존하는 경우가 있다.
여기서, 절연체(270) 위에 절연체(271)를 형성해 둠으로써, 절연체(270) 상부의 절연막(273A) 및 절연막(272A)이 제거되어도, 절연체(270)를 잔존시킬 수 있다. 또한, 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)로 이루어지는 구조체의 높이를 산화물(230a), 산화물(230b), 및 산화막(230C)을 합친 높이보다 높임으로써 산화막(230C)을 개재(介在)한 산화물(230a) 및 산화물(230b)의 측면의 절연막(273A) 및 절연막(272A)을 제거할 수 있다. 또한, 산화물(230a) 및 산화물(230b)의 단부를 라운드 형상으로 해 두면, 산화물(230a) 및 산화물(230b)의 측면에 산화막(230C)을 개재하여 성막된 절연막(273A) 및 절연막(272A)을 제거하기 위한 시간이 단축되어, 더 용이하게 절연체(272) 및 절연체(273)를 형성할 수 있다.
다음으로, 절연체(250), 도전체(260), 절연체(270), 절연체(271), 절연체(272), 및 절연체(273)를 마스크로 하여 산화막(230C)을 에칭하고, 산화막(230C)의 일부를 제거하여 산화물(230c)을 형성한다(도 21 참조). 또한, 본 공정에 의하여, 산화물(230b)의 상면 및 측면과 산화물(230a)의 측면의 일부가 제거되는 경우가 있다. 또한, 산화막(230C)의 일부, 절연막(272A)의 일부, 및 절연막(273A)의 일부가 산화물(230)의 측벽에 잔존하는 경우가 있다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)에서, 영역(231)을 형성하여도 좋다. 영역(231)은 산화물(230a), 산화물(230b), 및 산화물(230c)로서 제공된 금속 산화물에 인듐 등의 금속 원자 또는 불순물을 첨가하여 저저항화된 영역이다. 또한, 각 영역은 적어도 영역(234)에서의 산화물(230b)보다 도전성이 높다.
영역(231) 및 영역(232)을 저저항화하기 위하여, 예를 들어, 인듐 등의 금속 원자, 헬륨이나 아르곤 등의 희가스, 또는 수소나 질소 등의 불순물 중 적어도 하나를 도펀트로서 첨가하면 좋다.
또한, 도펀트로서 영역(231) 및 영역(232)에 산소 결손을 형성하는 원소, 또는 산소 결손과 결합되는 원소 등을 사용하면 좋다. 이와 같은 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한, 붕소나 인 이외에도, 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 또한, 상기 원소로서 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등의 금속 원소도 들 수 있다. 산화물(230)에 대하여, 상기 원소 중에서 선택되는 어느 하나 또는 복수의 원소를 첨가하여도 좋다. 상술한 중에서도, 도펀트로서는 붕소 및 인이 바람직하다. 붕소, 인을 도펀트로서 사용하는 경우, 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다.
상기 원소의 첨가 후에는 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써, 산화물(230)에 첨가된 원소는 산화물(230) 내의 산소와 더 효과적으로 결합되어, 더 많은 산소 결손을 형성하는 것으로 생각된다. 이 산소 결손에 수소 등의 불순물이 포획됨으로써, 산화물(230)의 영역(231) 및 영역(232)의 저항값은 더 저하한다. 또한, 상기 가열 처리는 원소의 첨가 후 바로 수행하여도 좋고, 절연체나 도전체 등의 형성 후나, 가공 후에 수행하여도 좋다. 즉, 원소의 첨가부터 가열 처리까지의 사이에 다른 공정이 수행되어도 좋다.
또한, 도펀트의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다. 질량 분리를 수행하는 경우, 첨가하는 이온 종류 및 그 농도를 엄밀하게 제어할 수 있다. 한편, 질량 분리를 수행하지 않는 경우, 단시간에 고농도의 이온을 첨가할 수 있다. 또한, 원자 또는 분자의 클러스터를 생성하여 이온화하는 이온 도핑법을 사용하여도 좋다. 또한, 도펀트를 이온, 도너, 억셉터, 불순물, 또는 원소 등으로 환언하여도 좋다.
또한, 도펀트는 플라스마 처리에서 첨가되어도 좋다. 이 경우, 플라스마 CVD 장치, 드라이 에칭 장치, 애싱 장치를 사용하여 플라스마 처리를 수행하여, 산화물(230a), 산화물(230b), 및 산화물(230c)에 도펀트를 첨가할 수 있다.
또한, 불순물을 도펀트로서 첨가하는 경우, 산화물(230)에 접하도록 도펀트를 포함하는 막을 형성하여도 좋다. 예를 들어, 도펀트로서 수소, 붕소, 탄소, 질소, 플루오린, 또는 인 등을 포함하는 절연체(274)를, 산화물(230c), 절연체(272), 및 절연체(273)의 외측에 위치하는 산화물(230)에 접하도록 성막하여 영역(231)을 형성한다(도 22 참조). 절연체(274)의 성막이나 성막 후의 열처리에 의하여 영역(231)은 저저항화된다. 절연체(274)에 포함되는 도펀트가 영역(231)으로 확산되고, 상기 영역은 저저항화되는 것으로 생각된다. 또한, 절연체(274)에 포함되는 도펀트가 영역(232)으로도 확산되고, 영역(232)은 상술한 희가스의 첨가에 의하여 저하한 저항값보다 더 저저항화되는 경우가 있다.
산화물(230a), 산화물(230b), 및 산화물(230c)은 인듐의 함유율을 높임으로써 캐리어 밀도를 높여 저저항화를 도모할 수 있다. 따라서, 도펀트로서 산화물(230a), 산화물(230b), 및 산화물(230c)의 캐리어 밀도를 향상시키는 인듐 등의 금속 원소를 사용할 수 있다.
즉, 영역(231) 및 영역(232)에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 인듐 등의 금속 원자의 함유율을 높임으로써, 전자 이동도를 높여 저저항화를 도모할 수 있다.
그 경우, 적어도 영역(231)에서의 원소 M에 대한 인듐의 원자수비가, 영역(234)의 원소 M에 대한 인듐의 원자수비보다 커진다.
또한, 도펀트로서는 상술한 산소 결손을 형성하는 원소 또는 산소 결손에 포획되는 원소 등을 사용하면 좋다. 이와 같은 원소로서는, 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등을 들 수 있다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다.
또한, 트랜지스터(200)에서 영역(232)을 제공함으로써, 소스 영역 및 드레인 영역으로서 기능하는 영역(231)과 채널이 형성되는 영역(234) 사이에 고저항 영역이 형성되지 않기 때문에, 트랜지스터의 온 전류 및 이동도를 크게 할 수 있다. 또한, 영역(232)을 가짐으로써, 채널 길이 방향에서 소스 영역 및 드레인 영역과 게이트가 중첩되지 않기 때문에, 불필요한 용량이 형성되는 것을 억제할 수 있다. 또한, 영역(232)을 가짐으로써, 비도통 시의 누설 전류를 작게 할 수 있다.
따라서, 영역(231a) 및 영역(231b)의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞은 전기 특성을 가지는 트랜지스터를 용이하게 제공할 수 있다.
본 실시형태에서는 절연체(222), 산화물(230), 절연체(271), 절연체(272), 및 절연체(273)를 덮어 절연체(274)를 성막한다(도 22 참조).
절연체(274)로서, 예를 들어 CVD법을 사용하여 성막한 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘을 사용할 수 있다. 본 실시형태에서는, 절연체(274)로서 질화산화 실리콘을 사용한다. 또한, 절연체(274)를 용량 소자(100)의 유전체로서 사용하는 경우, 그 막 두께를 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하로 한다.
산화물(230)에 접하여, 질소 등의 불순물이 되는 원소를 포함하는 절연체(274)를 성막함으로써, 영역(231a) 및 영역(231b)에는 절연체(274)의 성막 분위기에 포함되는 수소 또는 질소 등의 불순물 원소가 첨가된다. 산화물(230) 중 절연체(274)와 접하는 영역을 중심으로, 첨가된 불순물 원소에 의하여 산소 결손이 형성되고, 또한 상기 불순물 원소가 산소 결손에 들어감으로써 캐리어 밀도가 높아져 저저항화된다. 이때, 절연체(274)와 접하지 않는 영역(232)으로도 불순물이 확산됨으로써 저저항화된다.
따라서, 영역(231a) 및 영역(231b)은 영역(234)보다 수소 및 질소 중 적어도 한쪽의 농도가 커지는 것이 바람직하다. 수소 또는 질소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다. 여기서, 영역(234)의 수소 또는 질소의 농도로서는 산화물(230b) 중 절연체(250)와 중첩되는 영역의 중앙 근방(예를 들어 산화물(230b)에서 절연체(250)의 채널 길이 방향의 양쪽 측면으로부터의 거리가 대략 같은 부분)의 수소 또는 질소의 농도를 측정하면 좋다.
또한, 영역(231) 및 영역(232)은 산소 결손을 형성하는 원소 또는 산소 결손에 포획되는 원소가 첨가됨으로써 저저항화된다. 이와 같은 원소로서는, 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등을 들 수 있다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 따라서, 영역(231) 및 영역(232)은 상기 원소 중 하나 또는 복수를 포함하는 구성으로 하면 좋다.
또는, 절연체(274)로서, 영역(231) 및 영역(232)에 포함되는 산소를 추출하여 흡수하는 막을 사용하여도 좋다. 산소가 추출되면 영역(231) 및 영역(232)에는 산소 결손이 생긴다. 산소 결손에 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등이 포획됨으로써, 영역(231) 및 영역(232)은 저저항화된다.
불순물이 되는 원소를 포함하는 절연체 또는 산화물(230)로부터 산소를 추출하는 절연체로서 절연체(274)를 성막하는 경우, 절연체(274)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
불순물이 되는 원소를 포함하는 절연체(274)의 성막은 질소 및 수소 중 적어도 한쪽을 포함하는 분위기에서 수행하는 것이 바람직하다. 이와 같은 분위기에서 성막을 수행함으로써, 산화물(230b) 및 산화물(230c) 중 절연체(250)와 중첩되지 않는 영역을 중심으로 산소 결손을 형성하고, 상기 산소 결손과 질소 또는 수소 등의 불순물 원소를 결합시켜, 캐리어 밀도를 높일 수 있다. 이와 같이, 저저항화된 영역(231a) 및 영역(231b)을 형성할 수 있다. 절연체(274)로서, 예를 들어 CVD법을 사용하여 형성된 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘을 사용할 수 있다. 본 실시형태에서는, 절연체(274)로서 질화산화 실리콘을 사용한다.
또한, 절연체(274)를 2층 이상의 절연체로 이루어지는 적층 구조로 하여도 좋다. 절연체(274)는 CVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다. ALD법은 우수한 단차 피복성, 우수한 두께의 균일성, 및 우수한 막 두께의 제어성을 가지기 때문에, 산화물(230)이나 도전체(260)에 의하여 형성된 단차부의 성막에는 적합하다. ALD법을 사용하여 0.5nm 이상 5.0nm 이하의 막 두께를 가지는 절연체를 형성한 후, 플라스마 CVD법을 사용하여 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하의 절연체를 적층하여 절연체(274)를 형성하여도 좋다. 예를 들어, ALD법을 사용하여 형성된 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 위에, 플라스마 CVD법을 사용하여 형성된 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 또는 산화 실리콘을 적층하여 절연체(274)로 하여도 좋다. 또는, 플라스마 CVD법을 사용하여 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하의 절연체를 형성하여 단층의 절연체(274)로 하여도 좋다. 예를 들어, 플라스마 CVD법을 사용하여 형성한 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 또는 산화 실리콘을 절연체(274)로 하여도 좋다.
따라서, 절연체(274)의 성막에 의하여 소스 영역 및 드레인 영역을 자기 정합적으로 형성할 수 있다. 따라서, 미세화 또는 고집적화된 반도체 장치도 좋은 수율로 제조할 수 있다.
여기서, 도전체(260) 및 절연체(250)의 상면 및 측면을, 절연체(270) 및 절연체(272)로 덮어 둠으로써, 질소 또는 수소 등의 불순물 원소가 도전체(260) 및 절연체(250)로 혼입되는 것을 방지할 수 있다. 이로써, 질소 또는 수소 등의 불순물 원소가, 도전체(260) 및 절연체(250)를 통하여 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)으로 혼입되는 것을 방지할 수 있다. 따라서, 양호한 전기 특성을 가지는 트랜지스터(200)를 제공할 수 있다.
또한, 상기에서 절연체(274)의 성막에 의한 산화물(230)의 저저항화를 사용하여 영역(231)을 형성하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어, 도펀트의 첨가 처리 또는 플라스마 처리를 사용하여도 좋고, 이들을 복수 조합하여 각 영역 등을 형성하여도 좋다.
예를 들어, 절연체(250), 도전체(260), 절연체(272), 절연체(273), 절연체(270), 및 절연체(271)를 마스크로 하여, 산화물(230)에 플라스마 처리를 수행하여도 좋다. 플라스마 처리는 상술한 산소 결손을 형성하는 원소 또는 산소 결손에 포획되는 원소를 포함하는 분위기 등에서 수행하면 좋다. 예를 들어, 아르곤 가스와 질소 가스를 사용하여 플라스마 처리를 수행하면 좋다.
이어서, 가열 처리를 수행할 수 있다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리를 수행함으로써, 첨가된 도펀트가 산화물(230)의 영역(231)으로 확산되어, 온 전류를 크게 할 수 있다. 또한, 이 가열 처리에 의하여 첨가된 도펀트가 영역(232)으로 확산되는 경우가 있다.
이상의 공정에 의하여 트랜지스터(200)를 형성할 수 있다. 또한, 절연체(274) 위에 절연체(280)를 형성하여도 좋다. 절연체(280)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또는, 스핀 코팅법, 딥법(dipping method), 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(280)로서 산화질화 실리콘을 사용한다.
또한, 절연체(280)는 상면이 평탄성을 가지도록 형성하는 것이 바람직하다. 예를 들어, 절연체(280)는 절연체(280)가 되는 절연막을 성막한 시점에서 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(280)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등의 상면을 가공함으로써 평탄성을 가져도 좋다. 이와 같은 처리를 평탄화 처리라고 부른다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 본 실시형태에서는, 평탄화 처리로서 CMP 처리를 사용한다. 다만, 절연체(280)의 상면은 반드시 평탄성을 가지지 않아도 된다.
다음으로, 절연체(280) 및 절연체(274)에 산화물(230)의 영역(231)까지 도달하는 개구를, 절연체(280), 절연체(274), 절연체(271), 및 절연체(270)에 도전체(260)까지 도달하는 개구를, 절연체(280), 절연체(274), 절연체(222), 및 절연체(220)에 도전체(205)까지 도달하는 개구를 형성한다. 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다.
또한, 도전체(252a) 및 도전체(252b)가 산화물(230)의 측면에 접하여 제공되도록, 산화물(230)까지 도달하는 개구에서 산화물(230)의 측면이 노출되도록 상기 개구를 형성한다.
다음으로, 도전체(252)(도전체(252a), 도전체(252b), 도전체(252c), 도전체(252d))를 형성하여도 좋다. 또한, 필요에 따라 도전체(252)와 전기적으로 접속하는 도전체를 형성하여도 좋다.
<반도체 장치의 제작 방법 2>
트랜지스터(201)와 같은 층에 용량 소자(100)를 가지는 반도체 장치에 대하여, 제작 방법을 도 23 내지 도 25를 사용하여 설명한다. 또한, 도 23 내지 도 25에서 각 도면의 (A)는 상면도를 도시한 것이다. 또한, 각 도면의 (B)는 (A)에 A-B의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다. 또한, 각 도면의 (C)는 (A)에 C-D의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다. 또한, 각 도면의 (D)는 (A)에 E-F의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다.
또한, 트랜지스터(201)의 작성 방법은 <반도체 장치의 제작 방법 1>에 나타내어진 트랜지스터(200)의 작성 방법을 참조하면 좋고, 그 설명은 생략한다. 또한, 본 제작 방법에서, 용량 소자(100)의 용량값은 산화물(230)의 면적에 의존한다. 본 제작 방법에서는, 산화물(230)의 일부를 채널 폭 방향(E-F 방향)으로 넓힘으로써, 용량 소자(100)의 용량값을 크게 하는 예를 나타낸다.
우선, <반도체 장치의 제작 방법 1>에 따라 절연체(222), 산화물(230), 절연체(271), 절연체(272), 및 절연체(273)를 덮어 절연체(274)를 성막함으로써, 산화물(230)에 영역(231)을 형성한 후, 절연체(274)를 제거한다(도 23 참조).
다음으로, 용량 소자(100)의 유전체로서 기능하는 절연체(276)를 형성한다(도 24 참조). 절연체(276)에는 절연체(222)와 같은 재료를 사용할 수 있다. 절연체(276)로서, 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 절연체(276)의 막 두께는 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하로 한다.
절연체(276)는 산화물(230)이나, 절연체(250), 도전체(260), 절연체(271) 등으로 인하여 생기는 단차부에 형성될 필요가 있다. 상기와 같은 막 두께의 절연체(276)를 상기 단차부에 균일한 막 두께로 형성하기 위해서는, ALD법을 사용하는 것이 바람직하다.
또한, 절연체(276)는 적층 구조로 하여도 좋다. 절연체(276)를 적층 구조로 하는 경우에는, 예를 들어 산화 하프늄과, 산화 알루미늄과, 산화 하프늄의 적층 구조로 하는 것이 바람직하다. 또는, 산화 알루미늄과, 산화 하프늄과, 산화 알루미늄의 적층 구조로 하는 것이 바람직하다. 한편, 본 발명의 절연체(276)는 3층 구조에 한정되지 않는다. 절연체(276)는 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다.
또한, 절연체(276)의 각 층은 ALD법을 사용하여 형성되는 것이 바람직하다. ALD법을 사용하여 형성하는 경우, 상기 절연체의 형성 장치에는 멀티 체임버식 ALD 장치를 사용하는 것이 바람직하다. 멀티 체임버식 ALD 장치를 사용함으로써, 절연체(276)가 형성되는 기판은 절연체(276)의 형성 시작부터 절연체(276)의 각 층의 형성 종료까지, 감압 분위기하로 할 수 있어, 적층 구조의 절연체(276)의 형성을 대기 분위기에 노출시키지 않고 연속적으로 수행할 수 있다. 절연체(276)의 각 층의 형성을 연속적으로 수행함으로써, 절연체(276)의 각 층의 계면의 오염을 방지할 수 있다. 이와 같은 절연체를 사용한 반도체 장치는 양호한 특성 및 높은 신뢰성을 가질 수 있다.
절연체(276)를 적층 구조로 하는 경우, 각 층의 막 두께는 각각 0.5nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 하면 좋다. 예를 들어, 산화 하프늄으로 이루어지는 1nm의 절연체와, 산화 알루미늄으로 이루어지는 1nm의 절연체와, 산화 하프늄으로 이루어지는 1nm의 절연체를, ALD법을 사용하여 연속적으로 성막한다. 이 경우, 절연체(276)의 막 두께는 3nm가 된다. 다만, 본 발명의 절연체(276)의 구성은 이에 한정되지 않는다. 적층 구조로 이루어지는 절연체(276)의 각 층의 막 두께는 모두 같아도 좋고, 각각 상이하여도 좋고, 어느 하나의 막 두께가 상이하여도 좋다.
절연체(276)의 일부는, 산화물(230)의, 저저항화된 영역(231)과 접하도록 제공된다. 절연체(276)의 형성에서, 영역(231)으로의 산소의 공급이나, 영역(231)으로부터 수소 등의 불순물이 방출됨으로써, 영역(231)의 저항값이 높아질 우려가 있다. 영역(231)으로의 산소의 공급을 줄이기 위해서는, 성막 중에 영역(231)이 산화 분위기에 노출되지 않도록 하는 것이 바람직하다. 예를 들어, ALD법을 사용한 절연체(276)의 형성에서, 체임버 내부를 산소 분위기로 하는 단계(S104)가 생략된 도 5의 (C)의 성막 시퀀스를 사용하는 것이 바람직하다. 또한, 제 2 원료 가스에 산소가 포함되는 경우에는, 그 펄스 시간(ON의 시간)을 가능한 한 짧게 하는 것이 바람직하다. 또한, 영역(231)으로부터 수소 등의 불순물이 방출되는 것을 방지하기 위해서는, 절연체(276)의 형성 온도를 낮추는 것이 바람직하고, 250℃ 이하, 바람직하게는 200℃ 이하로 한다.
또한, 절연체(276)의 형성에서, 기판을 가열하면서 절연체(276)를 형성함으로써, 후공정에서 필요한 기판의 가열 처리를 생략할 수 있다. 즉, 절연체(276)의 형성과 기판의 가열 처리를 겸할 수 있다.
다음으로, 절연체(276) 위에 도전막(130A) 및 도전막(130B)을 형성한다(도 24 참조). 도전막(130A) 및 도전막(130B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 본 실시형태에서는, 도전막(130A)으로서 스퍼터링법을 사용하여 질화 타이타늄을 형성하고, 도전막(130B)으로서 스퍼터링법을 사용하여 텅스텐을 형성한다.
다음으로, 도전막(130A) 및 도전막(130B)을, 리소그래피법을 사용하여 가공하여, 도전체(130)(도전체(130a), 도전체(130b))를 형성한다(도 25 참조). 도전막(130A) 및 도전막(130B)의 가공에는 드라이 에칭법, 웨트 에칭법, 또는 이들을 조합하여 사용할 수 있다. 드라이 에칭법에서는, 이방성 에칭을 실현할 수 있으므로, 미세 가공이 우수하기 때문에 바람직하다. 한편, 등방성 에칭이 가능한 웨트 에칭을 사용함으로써, 산화물(230)의 측면, 절연체(250)의 측면, 및 절연체(272)의 측면의 도전막(130A), 및 도전막(130B)의 제거가 용이해진다. 따라서, 드라이 에칭법과 웨트 에칭법을 조합한 가공은 양호한 형상의 도전체(130)를 형성할 수 있어 바람직하다.
본 실시형태에서는, 도 25의 (A) 및 (D)에 도시된 바와 같이, 산화물(230)의 위쪽에 제공되는 도전체(130)의 일부가 산화물(230)의 외측까지 연장되도록 제공되어 있다. 구체적으로는, 도 25의 (D)에서 도전체(130)는 산화물(230)보다 E측 및 F측에 돌출되도록 제공되어 있다.
이와 같은 형상으로 함으로써, 용량 소자(100)는 산화물(230)의 상면과 도전체(130) 사이뿐만 아니라, 산화물(230)의 측면과 도전체(130) 사이에서도 용량을 형성할 수 있어 바람직하다. 따라서, 도 25의 (B)에서 도전체(130)가 산화물(230)보다 B측으로 돌출되도록 제공하여도 좋다. 한편, 셀(600)이 차지하는 면적에 제한이 있는 경우, 도전체(130)가 산화물(230)로부터 가능한 한 돌출되지 않도록 형성함으로써, 셀(600)의 미세화가 가능하게 되어 반도체 장치의 고집적화를 실현할 수 있다.
도전체(130)는 인접한 용량 소자(100)의 도전체(130)와 연결되도록 형성하여도 좋다.
이상의 공정에 의하여 트랜지스터(201)와 같은 층에, 용량 소자(100)를 가지는 반도체 장치를 형성할 수 있다. 또한, 절연체(276) 및 도전체(130) 위에 절연체(280)를 형성하여도 좋다. 절연체(280)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또는, 스핀 코팅법, 딥법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 상기 절연막으로서 산화질화 실리콘을 사용한다.
또한, 절연체(280)는 상면이 평탄성을 가지도록 형성하는 것이 바람직하다. 예를 들어, 절연체(280)는 절연체(280)가 되는 절연막을 성막한 시점에서 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(280)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등의 상면을 가공함으로써 평탄성을 가져도 좋다. 이와 같은 처리를 평탄화 처리라고 부른다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 본 실시형태에서는, 평탄화 처리로서 CMP 처리를 사용한다. 다만, 절연체(280)의 상면은 반드시 평탄성을 가지지 않아도 된다.
다음으로, 절연체(280) 및 절연체(276)에 산화물(230)의 영역(231)까지 도달하는 개구를, 절연체(280)에 도전체(130)까지 도달하는 개구를, 절연체(280), 절연체(276), 절연체(271), 및 절연체(270)에 도전체(260)까지 도달하는 개구를, 절연체(280), 절연체(276), 절연체(222), 및 절연체(220)에 도전체(205)까지 도달하는 개구를 형성한다. 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다.
또한, 도전체(252a)가 산화물(230)의 측면에 접하여 제공되도록, 산화물(230)까지 도달하는 개구에서 산화물(230)의 측면이 노출되도록 상기 개구를 형성한다.
다음으로, 도전체(252)(도전체(252a), 도전체(252b), 도전체(252c), 도전체(252d))를 형성하여도 좋다. 또한, 필요에 따라 도전체(252)와 전기적으로 접속하는 도전체를 형성하여도 좋다.
본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내어진 구성, 방법 등은, 다른 실시형태에 나타내어지는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태를 도 26 내지 도 29를 사용하여 설명한다.
[기억 장치 1]
도 26의 (A) 및 도 27에 도시된 기억 장치는 트랜지스터(200), 용량 소자(100), 및 트랜지스터(300)를 가진다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는, 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
또한, 도 26의 (A) 및 도 27에 도시된 트랜지스터(200)와 용량 소자(100)는 공통되는 구조를 가지기 때문에, 투영 면적이 작고, 미세화 및 고집적화가 가능하다.
도 26의 (A) 및 도 27에 도시된 기억 장치에서 배선(3001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(3002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한, 배선(3003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(3004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(3006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은, 용량 소자(100)의 전극의 한쪽으로서 기능하고, 절연체(220), 절연체(222), 절연체(224), 및 산화물(230a)에 형성된 개구를 통하여 트랜지스터(300)의 게이트와 전기적으로 접속되어 있다. 배선(3005)은 용량 소자(100)의 전극의 다른 쪽과 전기적으로 접속되어 있다.
도 26의 (A) 및 도 27에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위가 유지 가능하다는 특성을 가지기 때문에, 이하에 나타내어지는 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(200)가 도통 상태가 되는 전위로 하여, 트랜지스터(200)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(300)의 게이트 및 용량 소자(100)의 전극의 한쪽과 전기적으로 접속하는 노드(SN)에 공급된다. 즉, 트랜지스터(300)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 제공하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 한쪽이 공급되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(200)가 비도통 상태가 되는 전위로 하여, 트랜지스터(200)를 비도통 상태로 함으로써, 노드(SN)에 전하가 유지된다(유지).
트랜지스터(200)의 오프 전류가 작은 경우, 노드(SN)의 전하는 장기간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위(定電位))를 공급한 상태에서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)은 노드(SN)에 유지된 전하량에 대응하는 전위를 취한다. 이는 트랜지스터(300)를 n채널형으로 하면, 트랜지스터(300)의 게이트에 High 레벨 전하가 공급된 경우의 외관상 문턱 전압(Vth_H)은, 트랜지스터(300)의 게이트에 Low 레벨 전하가 공급된 경우의 외관상 문턱 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 외관상 문턱 전압이란, 트랜지스터(300)를 '도통 상태'로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 노드(SN)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에서 노드(SN)에 High 레벨 전하가 공급되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(300)는 '도통 상태'가 된다. 한편, 노드(SN)에 Low 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(300)는 '비도통 상태'를 유지한다. 그러므로, 제 2 배선(3002)의 전위를 판별함으로써, 노드(SN)에 유지되어 있는 정보를 판독할 수 있다.
<기억 장치 1의 구조>
본 발명의 일 형태의 기억 장치는 도 26의 (A) 및 도 27에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 용량 소자(100)를 가진다. 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(200)와 같은 층에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
절연체(315)는 트랜지스터(300)의 게이트 절연막으로서 기능한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 따라 일함수가 정해지기 때문에, 도전체의 재료를 변경함으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한, 도 26의 (A) 및 도 27에 도시된 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서, 도 26의 (A) 및 도 27에서 W1-W2로 나타내어진 트랜지스터(300)의 W폭 방향의 단면도를 도 26의 (B)에 도시하였다. 도 26의 (B)에 도시된 바와 같이, 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한, 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한, 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한, 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 도시하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는, 그 아래쪽에 제공되는 트랜지스터(300) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한, 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소의 이탈량은 TDS 분석에 있어서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하인 것이 좋다.
또한, 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한, 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다. 또한, 플러그 또는 배선으로서 기능하는 도전체에는 복수의 구조를 합쳐 동일한 부호를 부여하는 경우가 있다. 또한, 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(354) 및 도전체(356)의 위쪽에는 절연체(210), 절연체(212), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 절연체(210), 절연체(212), 및 절연체(216) 중 어느 것에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
절연체(210), 절연체(212), 및 절연체(216)에는, 예를 들어 기판(311) 또는 트랜지스터(300)가 제공되는 영역 등으로부터, 트랜지스터(200)를 제공하는 영역으로, 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성된 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(210), 절연체(212), 및 절연체(216)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(200)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하는 것에 적합하다.
또한, 예를 들어 절연체(212) 및 절연체(216)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212) 및 절연체(216)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(210), 절연체(212), 및 절연체(216)에는 도전체(209), 도전체(203), 및 도전체(205) 등, 트랜지스터(200)를 구성하는 도전체가 매립되어 있다. 또한, 도전체(203) 및 도전체(209)는 트랜지스터(200) 및 트랜지스터(300)를 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 도전체(209), 도전체(203), 및 도전체(205)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(210) 및 절연체(212)와 접하는 영역의 도전체(209)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(212)의 위쪽에는 트랜지스터(200) 및 용량 소자(100)가 제공되어 있다. 또한, 트랜지스터(200) 및 용량 소자(100)의 구조는 앞의 실시형태에서 설명한 트랜지스터(200) 및 용량 소자(100)의 구조를 사용하면 좋다. 또한, 도 26의 (A)에 도시된 트랜지스터(200) 및 용량 소자(100)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터 및 용량 소자를 사용하면 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 27에서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(350)는 절연체(324)와 마찬가지로, 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 구체적으로는, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
또한, 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하면 좋다. 또한, 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 27에서 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서 기능한다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(360)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 구체적으로는, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 27에서, 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(370)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 구체적으로는, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 27에서 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서 기능한다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(380)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 구체적으로는, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(384) 및 도전체(386) 위에는 절연체(210), 절연체(212), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 절연체(210), 절연체(212), 및 절연체(216) 중 어느 것에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
절연체(210), 절연체(212), 및 절연체(216)에는, 예를 들어 기판(311) 또는 트랜지스터(300)가 제공되는 영역 등으로부터, 트랜지스터(200)를 제공하는 영역으로, 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, 스퍼터링법이나 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(210), 절연체(212), 및 절연체(216)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(200)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하는 것에 적합하다.
또한, 예를 들어 절연체(212) 및 절연체(216)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212) 및 절연체(216)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(210), 절연체(212), 및 절연체(216)에는 도전체(209), 도전체(203), 및 도전체(205) 등, 트랜지스터(200)를 구성하는 도전체가 매립되어 있다. 또한, 도전체(203) 및 도전체(209)는 트랜지스터(200) 및 트랜지스터(300)를 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 도전체(209), 도전체(203), 및 도전체(205)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(210) 및 절연체(212)와 접하는 영역의 도전체(209)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(212)의 위쪽에는 트랜지스터(200) 및 용량 소자(100)가 제공되어 있다. 또한, 트랜지스터(200) 및 용량 소자(100)의 구조는 앞의 실시형태에서 설명한 트랜지스터(200) 및 용량 소자(100)의 구조를 사용하면 좋다. 또한, 도 27에 도시된 트랜지스터(200) 및 용량 소자(100)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터 및 용량 소자를 사용하면 좋다.
여기서, 도 27에서는, 트랜지스터(300)의 게이트와 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은, 도전체(356), 도전체(366), 도전체(376), 및 도전체(386)의 4개의 도전체를 통하여 전기적으로 접속되는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 트랜지스터(300)의 게이트와 트랜지스터(200)의 소스 및 드레인 중 다른 쪽 사이에 제공되는 도전체는, 도전체(356)만으로도 좋고, 2개, 3개, 또는 5개 이상 제공하여도 좋다. 또는, 트랜지스터(300)의 게이트와 전기적으로 접속되는 도전체(330)와, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 도전체(209)를 직접 접속하여도 좋다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
<기억 장치 1의 변형예>
또한, 본 실시형태의 변형예를 도 28 및 도 29에 도시하였다.
도 28에 도시된 기억 장치를 메모리 셀로서 집적함으로써, 메모리 셀 어레이를 구성할 수 있다. 예를 들어, 도 29에 도시된 회로도에서 메모리 셀이 매트릭스상이 되도록 복수의 기억 장치를 제공하는 것이 좋다. 도 28은 도 26에 도시된 기억 장치에서 트랜지스터(200)를 집적한 경우에서의 메모리 셀 어레이의 단면도의 일례이다.
도 28 및 도 29는 트랜지스터(300a), 트랜지스터(200a), 및 용량 소자(100a)를 가지는 기억 장치와, 트랜지스터(300b), 트랜지스터(200b), 및 용량 소자(100b)를 가지는 기억 장치를 가지는 메모리 셀 어레이를 도시한 것이다.
예를 들어, 도 26에 도시된 바와 같이, 트랜지스터(200a)와 트랜지스터(200b)를 중첩하여 제공할 수 있다. 또한, 트랜지스터(300a) 및 트랜지스터(300b)에서 SL 라인을 공통적으로 제공할 수 있다. 예를 들어, 트랜지스터(300a) 및 트랜지스터(300b)에서, SL 라인으로서 저저항 영역(314a)을 공통적으로 제공함으로써, 배선이나 플러그의 형성이 불필요하게 되어, 공정의 단축이 가능하게 된다. 또한, 상기 구성에 의하여, 반도체 장치의 소면적화, 고집적화, 및 미세화가 가능하게 된다.
이상, 본 실시형태에 나타내어진 구성, 방법 등은, 다른 실시형태에 나타내어지는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 도 30 내지 도 33을 사용하여, 본 발명의 일 형태에 따른, 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부름) 및 용량 소자가 적용되어 있는 기억 장치의 일례로서 NOSRAM에 대하여 설명한다. NOSRAM(등록 상표)이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다. 또한, 이하에서 NOSRAM과 같이 OS 트랜지스터를 사용한 메모리 장치를 OS 메모리라고 부르는 경우가 있다.
NOSRAM에서는, 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하, 'OS 메모리'라고 부름)가 적용되어 있다. OS 메모리는 적어도 용량 소자와 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터는 오프 전류가 매우 작은 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<<NOSRAM>>
도 30에 NOSRAM의 구성예를 도시하였다. 도 30에 도시된 NOSRAM(1600)은 메모리 셀 어레이(1610), 컨트롤러(1640), 행 드라이버(1650), 열 드라이버(1660), 출력 드라이버(1670)를 가진다. 또한, NOSRAM(1600)은 1개의 메모리 셀로 멀티 레벨 데이터를 기억하는 멀티 레벨 NOSRAM이다.
메모리 셀 어레이(1610)는 복수의 메모리 셀(1611), 복수의 워드선(WWL, RWL), 비트선(BL), 소스선(SL)을 가진다. 워드선(WWL)은 기록 워드선이고, 워드선(RWL)은 판독 워드선이다. NOSRAM(1600)에서는 1개의 메모리 셀(1611)로 3비트(8레벨)의 데이터를 기억한다.
컨트롤러(1640)는, NOSRAM(1600) 전체를 통괄적으로 제어하여, 데이터(WDA[31:0])의 기록, 데이터(RDA[31:0])의 판독을 수행한다. 컨트롤러(1640)는 외부로부터의 명령 신호(예를 들어 칩 인에이블 신호, 기록 인에이블 신호 등)를 처리하여, 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 제어 신호를 생성한다.
행 드라이버(1650)는 액세스하는 행을 선택하는 기능을 가진다. 행 드라이버(1650)는 행 디코더(1651) 및 워드선 드라이버(1652)를 가진다.
열 드라이버(1660)는 소스선(SL) 및 비트선(BL)을 구동한다. 열 드라이버(1660)는 열 디코더(1661), 기록 드라이버(1662), DAC(디지털-아날로그 변환 회로)(1663)를 가진다.
DAC(1663)는 3비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(1663)는 32비트의 데이터(WDA[31:0])를 3비트마다 아날로그 전압으로 변환한다.
기록 드라이버(1662)는 소스선(SL)을 프리차지하는 기능, 소스선(SL)을 전기적으로 플로팅 상태로 하는 기능, 소스선(SL)을 선택하는 기능, 선택된 소스선(SL)에 DAC(1663)에서 생성한 기록 전압을 입력하는 기능, 비트선(BL)을 프리차지하는 기능, 비트선(BL)을 전기적으로 플로팅 상태로 하는 기능 등을 가진다.
출력 드라이버(1670)는 실렉터(1671), ADC(아날로그-디지털 변환 회로)(1672), 출력 버퍼(1673)를 가진다. 실렉터(1671)는 액세스하는 소스선(SL)을 선택하고, 선택된 소스선(SL)의 전압을 ADC(1672)로 송신한다. ADC(1672)는 아날로그 전압을 3비트의 디지털 데이터로 변환하는 기능을 가진다. 소스선(SL)의 전압은 ADC(1672)에서 3비트의 데이터로 변환되고, 출력 버퍼(1673)는 ADC(1672)로부터 출력되는 데이터를 유지한다.
또한, 본 실시형태에 나타내어진 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 구성은 상기에 한정되지 않는다. 메모리 셀 어레이(1610)의 구성 또는 구동 방법 등에 따라, 이들 드라이버 및 상기 드라이버에 접속되는 배선의 배치를 변경하여도 좋고, 이들 드라이버 및 상기 드라이버에 접속되는 배선이 가지는 기능을 변경 또는 추가하여도 좋다. 예를 들어, 상기 소스선(SL)이 가지는 기능의 일부를 비트선(BL)에 가지게 하는 구성으로 하여도 좋다.
또한, 상기에서는 각 메모리 셀(1611)에 유지시키는 정보량을 3비트로 하였지만, 본 실시형태에 나타내어지는 기억 장치의 구성은 이에 한정되지 않는다. 각 메모리 셀(1611)에 유지시키는 정보량을 2비트 이하로 하여도 좋고, 4비트 이상으로 하여도 좋다. 예를 들어, 각 메모리 셀(1611)에 유지시키는 정보량을 1비트로 하는 경우, DAC(1663) 및 ADC(1672)를 제공하지 않는 구성으로 하여도 좋다.
<메모리 셀>
도 31의 (A)는 메모리 셀(1611)의 구성예를 도시한 회로도이다. 메모리 셀(1611)은 2T형 게인 셀이고, 메모리 셀(1611)은 워드선(WWL, RWL), 비트선(BL), 소스선(SL), 배선(BGL)에 전기적으로 접속되어 있다. 메모리 셀(1611)은 노드(SN), OS 트랜지스터(MO61), 트랜지스터(MP61), 용량 소자(C61)를 가진다. OS 트랜지스터(MO61)는 기록 트랜지스터이다. 트랜지스터(MP61)는 판독 트랜지스터이고, 예를 들어 p채널형 Si 트랜지스터로 구성된다. 용량 소자(C61)는 노드(SN)의 전압을 유지하기 위한 유지 용량이다. 노드(SN)는 데이터의 유지 노드이고, 여기서는 트랜지스터(MP61)의 게이트에 상당한다.
메모리 셀(1611)의 기록 트랜지스터가 OS 트랜지스터(MO61)로 구성되어 있기 때문에, NOSRAM(1600)은 장시간 데이터를 유지할 수 있다.
도 31의 (A)의 예에서, 비트선은 기록과 판독에서 공통되는 비트선이지만, 도 31의 (B)에 도시된 바와 같이, 기록 비트선으로서 기능하는 비트선(WBL)과, 판독 비트선으로서 기능하는 비트선(RBL)을 제공하여도 좋다.
도 31의 (C) 내지 (E)에 메모리 셀의 다른 구성예를 도시하였다. 도 31의 (C) 내지 (E)에는 기록용 비트선(WBL)과 판독용 비트선(RBL)을 제공한 예를 도시하였지만, 도 31의 (A)와 같이 기록과 판독에서 공유되는 비트선을 제공하여도 좋다.
도 31의 (C)에 도시된 메모리 셀(1612)은 메모리 셀(1611)의 변형예이고, 판독 트랜지스터를 n채널형 트랜지스터(MN61)로 변경한 것이다. 트랜지스터(MN61)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611) 및 메모리 셀(1612)에서 OS 트랜지스터(MO61)는 백 게이트가 없는 OS 트랜지스터이어도 좋다.
도 31의 (D)에 도시된 메모리 셀(1613)은 3T형 게인 셀이고, 워드선(WWL, RWL), 비트선(WBL, RBL), 소스선(SL), 배선(BGL, PCL)에 전기적으로 접속되어 있다. 메모리 셀(1613)은 노드(SN), OS 트랜지스터(MO62), 트랜지스터(MP62), 트랜지스터(MP63), 용량 소자(C62)를 가진다. OS 트랜지스터(MO62)는 기록 트랜지스터이다. 트랜지스터(MP62)는 판독 트랜지스터이고, 트랜지스터(MP63)는 선택 트랜지스터이다.
도 31의 (E)에 도시된 메모리 셀(1614)은 메모리 셀(1613)의 변형예이고, 판독 트랜지스터 및 선택 트랜지스터를 n채널형 트랜지스터(MN62, MN63)로 변경한 것이다. 트랜지스터(MN62, MN63)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1613) 및 메모리 셀(1614)에서, OS 트랜지스터(MO62)는 백 게이트가 없는 OS 트랜지스터이어도 좋다.
메모리 셀(1611) 내지 메모리 셀(1614)에 제공되는 트랜지스터(MP61), 트랜지스터(MN61), 트랜지스터(MP62), 트랜지스터(MP63), 트랜지스터(MN62), 및 트랜지스터(MN63)는 각각 백 게이트가 없는 트랜지스터이어도 좋고, 백 게이트가 있는 트랜지스터이어도 좋다.
상기에서 메모리 셀(1611) 등이 병렬로 접속된 소위 NOR형 기억 장치에 대하여 설명하였지만, 본 실시형태에 나타내어지는 기억 장치는 이에 한정되지 않는다. 예를 들어, 이하에 나타내어지는 바와 같이 메모리 셀(1615)이 직렬로 접속된 소위 NAND형 기억 장치로 하여도 좋다.
도 32는 NAND형 메모리 셀 어레이(1610)의 구성예를 도시한 회로도이다. 도 32에 도시된 메모리 셀 어레이(1610)는 소스선(SL), 비트선(RBL), 비트선(WBL), 워드선(WWL), 워드선(RWL), 배선(BGL), 및 메모리 셀(1615)을 가진다. 메모리 셀(1615)은 노드(SN), OS 트랜지스터(MO63), 트랜지스터(MN64), 용량 소자(C63)를 가진다. 여기서, 트랜지스터(MN64)는, 예를 들어 n채널형 Si 트랜지스터로 구성된다. 이에 한정되지 않고, 트랜지스터(MN64)는 p채널형 Si 트랜지스터이어도 좋고, OS 트랜지스터이어도 좋다.
이하에서는, 도 32에 도시된 메모리 셀(1615a) 및 메모리 셀(1615b)을 예로 설명한다. 여기서, 메모리 셀(1615a) 및 메모리 셀(1615b) 중 어느 것에 접속되는 배선 또는 회로 소자의 부호에 대해서는 a 또는 b의 부호를 부여하여 나타내었다.
메모리 셀(1615a)에서 트랜지스터(MN64a)의 게이트와, 트랜지스터(MO63a)의 소스 및 드레인 중 한쪽과, 용량 소자(C63a)의 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 비트선(WBL)과 트랜지스터(MO63a)의 소스 및 드레인 중 다른 쪽은 전기적으로 접속되어 있다. 또한, 워드선(WWLa)과 트랜지스터(MO63a)의 게이트는 전기적으로 접속되어 있다. 또한, 배선(BGLa)과 트랜지스터(MO63a)의 백 게이트는 전기적으로 접속되어 있다. 그리고, 워드선(RWLa)과 용량 소자(C63a)의 전극의 다른 쪽은 전기적으로 접속되어 있다.
메모리 셀(1615b)은 비트선(WBL)과의 콘택트부를 대칭의 축으로 하여, 메모리 셀(1615a)과 대칭적으로 제공할 수 있다. 따라서, 메모리 셀(1615b)에 포함되는 회로 소자도 상기 메모리 셀(1615a)과 마찬가지로 배선과 접속된다.
또한, 메모리 셀(1615a)이 가지는 트랜지스터(MN64a)의 소스는 메모리 셀(1615b)의 트랜지스터(MN64b)의 드레인과 전기적으로 접속된다. 메모리 셀(1615a)이 가지는 트랜지스터(MN64a)의 드레인은 비트선(RBL)과 전기적으로 접속된다. 메모리 셀(1615b)이 가지는 트랜지스터(MN64b)의 소스는 복수의 메모리 셀(1615)이 가지는 트랜지스터(MN64)를 통하여 소스선(SL)과 전기적으로 접속된다. 이와 같이, NAND형 메모리 셀 어레이(1610)에서는 비트선(RBL)과 소스선(SL) 사이에 복수의 트랜지스터(MN64)가 직렬로 접속된다.
여기서, 도 33에 메모리 셀(1615a) 및 메모리 셀(1615b)에 대응하는 단면도를 도시하였다. 메모리 셀(1615a) 및 메모리 셀(1615b)은 도 26에 도시된 기억 장치와 같은 구조를 가진다. 즉, 용량 소자(C63a) 및 용량 소자(C63b)는 용량 소자(100)와 같은 구조를 가지고, OS 트랜지스터(MO63a) 및 OS 트랜지스터(MO63b)는 트랜지스터(200)와 같은 구조를 가지고, 트랜지스터(MN64a) 및 트랜지스터(MN64b)는 트랜지스터(300)와 같은 구조를 가진다. 또한, 도 33에 도시된 구성에서, 도 26에 도시된 구성과 같은 부호가 부여된 것은 그 기재를 참작할 수 있다.
메모리 셀(1615a)에서, 도전체(130b)는 연장되어 제공되어 워드선(RWLa)으로서 기능하고, 도전체(260)는 연장되어 제공되어 워드선(WWLa)으로서 기능하고, 도전체(205)의 하면에 접하는 도전체(209)는 연장되어 제공되어 배선(BGLa)으로서 기능한다. 메모리 셀(1615b)에서도 마찬가지로, 워드선(RWLb), 워드선(WWLb), 및 배선(BGLb)이 제공된다.
도 33에 도시된 저저항 영역(314b)은 트랜지스터(MN64a)의 소스 및 트랜지스터(MN64b)의 드레인으로서 기능한다. 또한, 트랜지스터(MN64a)의 드레인으로서 기능하는 저저항 영역(314a)은 도전체(328) 및 도전체(330)를 통하여 비트선(RBL)과 전기적으로 접속된다. 또한, 트랜지스터(MN64b)의 소스는 복수의 메모리 셀(1615)이 가지는 트랜지스터(MN64), 도전체(328), 및 도전체(330)를 통하여 소스선(SL)과 전기적으로 접속된다.
또한, 도전체(256)는 연장되어 제공되어 비트선(WBL)으로서 기능한다. 여기서, 도전체(252a)는 워드선(WBL)의 콘택트부로서 기능하고, 트랜지스터(MO63a)와 트랜지스터(MO63b)에서 공통적으로 사용된다. 이와 같이, 메모리 셀(1615a)과 메모리 셀(1615b)에서, 비트선(WBL)의 콘택트부를 공유함으로써, 비트선(WBL)의 콘택트부의 개수를 삭감하고, 메모리 셀(1615)의 상면에서 보았을 때의 점유 면적을 저감할 수 있다. 이로써, 본 실시형태에 따른 기억 장치를 더 고집적화시킬 수 있어, 단위 면적당 기억 용량을 증가시킬 수 있다.
도 32에 도시된 메모리 셀 어레이(1610)를 가지는 기억 장치에서는, 같은 워드선(WWL)(또는 워드선(RWL))에 접속된 복수의 메모리 셀(이하, 메모리 셀 열이라고 부름)마다, 기록 동작 및 판독 동작을 수행한다. 예를 들어, 기록 동작은 다음과 같이 수행할 수 있다. 기록을 수행하는 메모리 셀 열에 접속된 워드선(WWL)에 트랜지스터(MO63)가 온 상태가 되는 전위를 공급하여, 기록을 수행하는 메모리 셀 열의 트랜지스터(MO63)를 온 상태로 한다. 이로써, 지정된 메모리 셀 열의 트랜지스터(MN64)의 게이트 및 용량 소자(C63)의 전극의 한쪽에 비트선(WBL)의 전위가 공급되어, 상기 게이트에 소정의 전하가 인가된다. 이와 같이, 지정된 메모리 셀 열의 메모리 셀(1615)에 데이터를 기록할 수 있다.
또한, 예를 들어, 판독 동작은 다음과 같이 수행할 수 있다. 우선, 판독을 수행하는 메모리 셀 열에 접속되지 않은 워드선(RWL)에, 트랜지스터(MN64)의 게이트에 인가된 전하와 상관없이, 트랜지스터(MN64)가 온 상태가 되는 전위를 공급하여 판독을 수행하는 메모리 셀 열 이외의 트랜지스터(MN64)를 온 상태로 한다. 그리고, 판독을 수행하는 메모리 셀 열에 접속된 워드선(RWL)에, 트랜지스터(MN64)의 게이트가 가지는 전하에 따라 트랜지스터(MN64)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 공급한다. 그리고, 소스선(SL)에 정전위를 공급하고, 비트선(RBL)에 접속되어 있는 판독 회로를 동작 상태로 한다. 여기서, 소스선(SL)-비트선(RBL) 사이의 복수의 트랜지스터(MN64)는, 판독을 수행하는 메모리 셀 열을 제외하고 온 상태가 되어 있기 때문에, 소스선(SL)-비트선(RBL) 사이의 컨덕턴스는 판독을 수행하는 메모리 셀 열의 트랜지스터(MN64)의 상태(온 상태 또는 오프 상태)에 따라 결정된다. 판독을 수행하는 메모리 셀 열의 트랜지스터(MN64)의 게이트가 가지는 전하에 따라 트랜지스터의 컨덕턴스는 상이하기 때문에, 이에 따라, 비트선(RBL)의 전위는 상이한 값을 취하게 된다. 비트선(RBL)의 전위를 판독 회로에 의하여 판독함으로써, 지정된 메모리 셀 열의 메모리 셀(1615)로부터 정보를 판독할 수 있다.
용량 소자(C61), 용량 소자(C62), 또는 용량 소자(C63)의 충방전에 의하여 데이터를 재기록하기 때문에, NOSRAM(1600)은 원리적으로는 재기록 횟수에 제약은 없고, 또한 낮은 에너지로 데이터의 기록 및 판독이 가능하다. 또한, 장시간 데이터를 유지할 수 있기 때문에 리프레시 빈도를 저감할 수 있다.
상기 실시형태에 나타내어진 반도체 장치를 메모리 셀(1611, 1612, 1613, 1614, 1615)에 사용하는 경우, OS 트랜지스터(MO61, MO62, MO63)로서 트랜지스터(200)를 사용하고, 용량 소자(C61, C62, C63)로서 용량 소자(100)를 사용하고, 트랜지스터(MP61, MP62, MP63, MN61, MN62, MN63, MN64)로서 트랜지스터(300)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 더 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 도 34 및 도 35를 사용하여, 본 발명의 일 형태에 따른, OS 트랜지스터 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, DOSRAM에 대하여 설명한다. DOSRAM(등록 상표)이란, 'Dynamic Oxide Semiconductor RAM'의 약칭이고, 1T(트랜지스터) 1C(용량)형 메모리 셀을 가지는 RAM을 가리킨다. DOSRAM에도 NOSRAM과 마찬가지로 OS 메모리가 적용되어 있다.
<<DOSRAM(1400)>>
도 34에 DOSRAM의 구성예를 도시하였다. 도 34에 도시된 바와 같이, DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 메모리 셀 및 감지 증폭기 어레이(1420)(이하, 'MC-SA 어레이(1420)'라고 부름)를 가진다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)를 가진다. 열 회로(1415)는 글로벌 감지 증폭기 어레이(1416), 입출력 회로(1417)를 가진다. 글로벌 감지 증폭기 어레이(1416)는 복수의 글로벌 감지 증폭기(1447)를 가진다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 감지 증폭기 어레이(1423), 글로벌 비트선(GBLL, GBLR)을 가진다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 감지 증폭기 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL, GBLR)은 메모리 셀 어레이(1422) 위에 적층되어 있다. DOSRAM(1400)에서는 비트선의 구조에 로컬 비트선과 글로벌 비트선으로 계층화된 계층 비트선 구조가 채용되어 있다.
메모리 셀 어레이(1422)는 N개(N은 2 이상의 정수(整數))의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 가진다. 도 35의 (A)에 로컬 메모리 셀 어레이(1425)의 구성예를 도시하였다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL, BLR)을 가진다. 도 35의 (A)의 예에서는 로컬 메모리 셀 어레이(1425)의 구조는 오픈 비트선형이지만, 폴디드 비트선형이어도 좋다.
도 35의 (B)에 메모리 셀(1445)의 회로 구성예를 도시하였다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 단자(B1, B2)를 가진다. 트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선(WL)에 전기적으로 접속되고, 제 1 단자는 비트선(BLL 또는 BLR)에 전기적으로 접속되고, 제 2 단자는 용량 소자(CS1)의 제 1 단자에 전기적으로 접속되어 있다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속되어 있다. 단자(B2)에는 정전압(예를 들어 저전원 전압)이 입력된다.
상기 실시형태에 나타내어지는 반도체 장치를 메모리 셀(1445)에 사용하는 경우, 트랜지스터(MW1)로서 트랜지스터(200)를 사용하고, 용량 소자(CS1)로서 용량 소자(100)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
트랜지스터(MW1)는 백 게이트를 구비하고, 백 게이트는 단자(B1)에 전기적으로 접속되어 있다. 그러므로, 단자(B1)의 전압에 따라, 트랜지스터(MW1)의 문턱 전압을 변경할 수 있다. 예를 들어, 단자(B1)의 전압은 고정 전압(예를 들어 음의 정전압)이어도 좋고, DOSRAM(1400)의 동작에 따라 단자(B1)의 전압을 변화시켜도 좋다.
트랜지스터(MW1)의 백 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속되어도 좋다. 또는, 트랜지스터(MW1)에 백 게이트를 제공하지 않아도 된다.
감지 증폭기 어레이(1423)는 N개의 로컬 감지 증폭기 어레이(1426<0> 내지 1426<N-1>)를 가진다. 로컬 감지 증폭기 어레이(1426)는 1개의 스위치 어레이(1444), 복수의 감지 증폭기(1446)를 가진다. 감지 증폭기(1446)에는 비트선쌍이 전기적으로 접속되어 있다. 감지 증폭기(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 스위치 어레이(1444)는, 비트선쌍을 선택하여, 선택한 비트선쌍과 글로벌 비트선쌍 사이를 도통 상태로 하는 기능을 가진다.
여기서, 비트선쌍이란 감지 증폭기에 의하여 동시에 비교되는 2개의 비트선을 가리킨다. 글로벌 비트선쌍이란, 글로벌 감지 증폭기에 의하여 동시에 비교되는 2개의 글로벌 비트선을 가리킨다. 비트선쌍을 한 쌍의 비트선이라고 부를 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 부를 수 있다. 여기서는, 비트선(BLL)과 비트선(BLR)이 한 쌍의 비트선쌍을 이룬다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 한 쌍의 글로벌 비트선쌍을 이룬다. 이하, 비트선쌍(BLL, BLR), 글로벌 비트선쌍(GBLL, GBLR)이라고도 나타낸다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410), 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동하는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코드하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스 대상 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)는 감지 증폭기 어레이(1423)를 구동하기 위한 회로이다. 열 실렉터(1413)는 액세스 대상 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호에 의하여, 각 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)가 제어된다. 감지 증폭기 드라이버 회로(1414)의 제어 신호에 의하여, 복수의 로컬 감지 증폭기 어레이(1426)는 독립적으로 구동된다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능, 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속되어 있다. 글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR) 사이의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 글로벌 비트선쌍(GBLL, GBLR)으로의 데이터의 기록 및 판독은 입출력 회로(1417)에 의하여 수행된다.
DOSRAM(1400)의 기록 동작의 개요를 설명한다. 입출력 회로(1417)에 의하여, 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 감지 증폭기 어레이(1416)에 의하여 유지된다. 어드레스가 지정하는 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)에 의하여 글로벌 비트선쌍의 데이터가 대상 열의 비트선쌍에 기록된다. 로컬 감지 증폭기 어레이(1426)는 기록된 데이터를 증폭하고 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서 행 회로(1410)에 의하여 대상 행의 워드선(WL)이 선택되고, 선택 행의 메모리 셀(1445)에 로컬 감지 증폭기 어레이(1426)의 유지 데이터가 기록된다.
DOSRAM(1400)의 판독 동작의 개요를 설명한다. 어드레스 신호에 의하여, 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서 대상 행의 워드선(WL)이 선택 상태가 되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 감지 증폭기 어레이(1426)에 의하여 각 열의 비트선쌍의 전압차가 데이터로서 검출되며 유지된다. 스위치 어레이(1444)에 의하여 로컬 감지 증폭기 어레이(1426)의 유지 데이터 중, 어드레스가 지정하는 열의 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 감지 증폭기 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하고 유지한다. 글로벌 감지 증폭기 어레이(1416)의 유지 데이터는 입출력 회로(1417)에 출력된다. 이상으로 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수에 제약은 없으며 낮은 에너지로 데이터의 기록 및 판독이 가능하다. 또한, 메모리 셀(1445)의 회로 구성이 단순하기 때문에 대용량화가 용이하다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 용량 소자(CS1)로부터 전하가 누설되는 것을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 DRAM에 비하여 매우 길다. 따라서 리프레시의 빈도를 저감할 수 있기 때문에, 리프레시 동작에 필요한 전력을 삭감할 수 있다. 따라서, DOSRAM(1400)은 대용량의 데이터를 고빈도로 재기록하는 메모리 장치, 예를 들어 화상 처리에 이용되는 프레임 메모리에 적합하다.
MC-SA 어레이(1420)가 적층 구조임으로써, 로컬 감지 증폭기 어레이(1426)의 길이와 같은 정도의 길이로 비트선을 짧게 할 수 있다. 비트선을 짧게 함으로써, 비트선 용량이 작아지므로 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한, 로컬 감지 증폭기 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 이상의 이유로, DOSRAM(1400)의 액세스 시에 구동하는 부하가 저감되고, 소비전력을 저감할 수 있다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 도 36 내지 도 39를 사용하여, 본 발명의 일 형태에 따른, OS 트랜지스터 및 용량 소자가 적용되어 있는 반도체 장치의 일례로서, FPGA(field programmable gate array)에 대하여 설명한다. 본 실시형태의 FPGA는 컨피규레이션 메모리 및 레지스터에 OS 메모리가 적용되어 있다. 여기서는, 이와 같은 FPGA를 'OS-FPGA'라고 부른다.
<<OS-FPGA>>
도 36의 (A)에 OS-FPGA의 구성예를 도시하였다. 도 36의 (A)에 도시된 OS-FPGA(3110)는 멀티 컨텍스트 구조에 의한 컨텍스트 전환, 세립도 파워 게이팅, NOFF(노멀리 오프) 컴퓨팅이 가능하다. OS-FPGA(3110)는 컨트롤러(Controller)(3111), 워드 드라이버(Word driver)(3112), 데이터 드라이버(Data driver)(3113), 프로그래머블 에어리어(Programmable area)(3115)를 가진다.
프로그래머블 에어리어(3115)는 2개의 입출력 블록(IOB)(3117), 코어(Core)(3119)를 가진다. IOB(3117)는 복수의 프로그래머블 입출력 회로를 가진다. 코어(3119)는 복수의 논리 어레이 블록(LAB)(3120), 복수의 스위치 어레이 블록(SAB)(3130)을 가진다. LAB(3120)는 복수의 PLE(3121)를 가진다. 도 36의 (B)에는 LAB(3120)를 5개의 PLE(3121)로 구성하는 예를 도시하였다. 도 36의 (C)에 도시된 바와 같이 SAB(3130)는 어레이상으로 배열된 복수의 스위치 블록(SB)(3131)을 가진다. LAB(3120)는 그 자체의 입력 단자와 SAB(3130)를 통하여 4(상하좌우)방향의 LAB(3120)에 접속된다.
도 37의 (A) 내지 (C)를 참조하여 SB(3131)에 대하여 설명한다. 도 37의 (A)에 도시된 SB(3131)에는 data, datab, 신호(context[1:0]), 신호(word[1:0])가 입력된다. data, datab는 컨피규레이션 데이터이고, data와 datab는 논리가 상보적인 관계에 있다. OS-FPGA(3110)의 컨텍스트 수는 2이고, 신호(context[1:0])는 컨텍스트 선택 신호이다. 신호(word[1:0])는 워드선 선택 신호이고, 신호(word[1:0])가 입력되는 배선이 각각 워드선이다.
SB(3131)는 PRS(프로그래머블 라우팅 스위치)(3133[0], 3133[1])를 가진다. PRS(3133[0], 3133[1])는 상보 데이터를 저장할 수 있는 컨피규레이션 메모리(CM)를 가진다. 또한, PRS(3133[0])와 PRS(3133[1])를 구별하지 않는 경우, PRS(3133)라고 부른다. 다른 요소에 대해서도 마찬가지이다.
도 37의 (B)에 PRS(3133[0])의 회로 구성예를 도시하였다. PRS(3133[0])와 PRS(3133[1])는 같은 회로 구성을 가진다. PRS(3133[0])와 PRS(3133[1])는 입력되는 컨텍스트 선택 신호, 워드선 선택 신호가 상이하다. 신호(context[0]), 신호(word[0])는 PRS(3133[0])에 입력되고, 신호(context[1]), 신호(word[1])는 PRS(3133[1])에 입력된다. 예를 들어, SB(3131)에서 신호(context[0])가 "H"가 됨으로써, PRS(3133[0])가 액티브가 된다.
PRS(3133[0])는 CM(3135), Si 트랜지스터(M31)를 가진다. Si 트랜지스터(M31)는 CM(3135)에 의하여 제어되는 패스 트랜지스터이다. CM(3135)은 메모리 회로(3137, 3137B)를 가진다. 메모리 회로(3137, 3137B)는 같은 회로 구성이다. 메모리 회로(3137)는 용량 소자(C31), OS 트랜지스터(MO31, MO32)를 가진다. 메모리 회로(3137B)는 용량 소자(CB31), OS 트랜지스터(MOB31, MOB32)를 가진다.
상기 실시형태에 나타내어지는 반도체 장치를 SAB(3130)에 사용하는 경우, OS 트랜지스터(MO31, MOB31)로서 트랜지스터(200)를 사용하고, 용량 소자(C31, CB31)로서 용량 소자(100)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 반도체 장치를 고집적화시킬 수 있다.
OS 트랜지스터(MO31, MO32, MOB31, MOB32)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
Si 트랜지스터(M31)의 게이트가 노드(N31)이고, OS 트랜지스터(MO32)의 게이트가 노드(N32)이고, OS 트랜지스터(MOB32)의 게이트가 노드(NB32)이다. 노드(N32, NB32)는 CM(3135)의 전하 유지 노드이다. OS 트랜지스터(MO32)는 노드(N31)와 신호(context[0])용 신호선 사이의 도통 상태를 제어한다. OS 트랜지스터(MOB32)는 노드(N31)와 저전위 전원선(VSS) 사이의 도통 상태를 제어한다.
메모리 회로(3137, 3137B)가 유지하는 데이터는 상보적인 관계에 있다. 따라서, OS 트랜지스터(MO32 또는 MOB32) 중 어느 한쪽이 도통된다.
도 37의 (C)를 참조하여 PRS(3133[0])의 동작예를 설명한다. PRS(3133[0])에 컨피규레이션 데이터가 미리 기록되어 있고, PRS(3133[0])의 노드(N32)는 "H"이고, 노드(NB32)는 "L"이다.
신호(context[0])가 "L"인 동안 PRS(3133[0])는 비액티브이다. 이 기간에 PRS(3133[0])의 입력 단자가 "H"로 전이되어도, Si 트랜지스터(M31)의 게이트는 "L"이 유지되고, PRS(3133[0])의 출력 단자도 "L"이 유지된다.
신호(context[0])가 "H"인 동안 PRS(3133[0])는 액티브이다. 신호(context[0])가 "H"로 전이되면, CM(3135)이 기억하는 컨피규레이션 데이터에 의하여, Si 트랜지스터(M31)의 게이트는 "H"로 전이된다.
PRS(3133[0])가 액티브인 기간에 입력 단자가 "H"로 전이되면, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 소스 폴로어이기 때문에, 부스팅에 의하여 Si 트랜지스터(M31)의 게이트 전압은 상승한다. 그 결과, 메모리 회로(3137)의 OS 트랜지스터(MO32)는 구동 능력을 잃고, Si 트랜지스터(M31)의 게이트는 플로팅 상태가 된다.
멀티 컨텍스트 기능을 구비하는 PRS(3133)에서 CM(3135)은 멀티플렉서의 기능을 겸비한다.
도 38에 PLE(3121)의 구성예를 도시하였다. PLE(3121)는 LUT 블록(룩업 테이블 블록)(LUT block)(3123), 레지스터 블록(3124), 실렉터(3125), CM(3126)을 가진다. LUT 블록(3123)은 입력 inA 내지 inD에 따라 내부의 16비트 CM쌍의 출력을 멀티플렉스하는 구성이다. 실렉터(3125)는 CM(3126)이 저장하는 컨피규레이션에 따라 LUT 블록(3123)의 출력 또는 레지스터 블록(3124)의 출력을 선택한다.
PLE(3121)는 파워 스위치(3127)를 통하여 전압 VDD용 전원선에 전기적으로 접속되어 있다. 파워 스위치(3127)의 온, 오프는 CM(3128)이 저장하는 컨피규레이션 데이터에 의하여 설정된다. 각 PLE(3121)에 파워 스위치(3127)를 제공함으로써, 세립도 파워 게이팅이 가능하다. 세립도 파워 게이팅 기능에 의하여 컨텍스트의 전환 후에 사용되지 않는 PLE(3121)를 파워 게이팅할 수 있기 때문에, 대기 전력을 효과적으로 저감할 수 있다.
NOFF 컴퓨팅을 실현하기 위하여 레지스터 블록(3124)은 비휘발성 레지스터로 구성된다. PLE(3121) 내의 비휘발성 레지스터는 OS 메모리를 구비한 플립플롭(이하 [OS-FF]라고 부름)이다.
레지스터 블록(3124)은 OS-FF(3140[1], 3140[2])를 가진다. 신호(user_res, load, store)가 OS-FF(3140[1], 3140[2])에 입력된다. 클록 신호(CLK1)는 OS-FF(3140[1])에 입력되고, 클록 신호(CLK2)는 OS-FF(3140[2])에 입력된다. 도 39의 (A)에 OS-FF(3140)의 구성예를 도시하였다.
OS-FF(3140)는, FF(3141), 섀도 레지스터(3142)를 가진다. FF(3141)는 노드(CK, R, D, Q, QB)를 가진다. 노드(CK)에는 클록 신호가 입력된다. 노드 R에는 신호(user_res)가 입력된다. 신호(user_res)는 리셋 신호이다. 노드 D는 데이터 입력 노드이고, 노드(Q)는 데이터 출력 노드이다. 노드(Q)와 노드(QB)는 논리가 상보 관계에 있다.
섀도 레지스터(3142)는 FF(3141)의 백업 회로로서 기능한다. 섀도 레지스터(3142)는 신호(store)에 따라 노드(Q, QB)의 데이터를 각각 백업하고, 또한 신호(load)에 따라 백업한 데이터를 노드(Q, QB)에 다시 기록한다.
섀도 레지스터(3142)는 인버터 회로(3188, 3189), Si 트랜지스터(M37, MB37), 메모리 회로(3143, 3143B)를 가진다. 메모리 회로(3143, 3143B)는 PRS(3133)의 메모리 회로(3137)와 같은 회로 구성이다. 메모리 회로(3143)는 용량 소자(C36), OS 트랜지스터(MO35, MO36)를 가진다. 메모리 회로(3143B)는 용량 소자(CB36), OS 트랜지스터(MOB35), OS 트랜지스터(MOB36)를 가진다. 노드(N36, NB36)는 OS 트랜지스터(MO36), OS 트랜지스터(MOB36)의 게이트이고, 각각 전하 유지 노드이다. 노드(N37, NB37)는 Si 트랜지스터(M37, MB37)의 게이트이다.
상기 실시형태에 나타내어지는 반도체 장치를 LAB(3120)에 사용하는 경우, OS 트랜지스터(MO35, MOB35)로서 트랜지스터(200)를 사용하고, 용량 소자(C36, CB36)로서 용량 소자(100)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 반도체 장치를 고집적화시킬 수 있다.
OS 트랜지스터(MO35, MO36, MOB35, MOB36)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
도 39의 (B)를 참조하여 OS-FF(3140)의 동작 방법예를 설명한다.
(백업(Backup))
"H"의 신호(store)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 FF(3141)의 데이터를 백업한다. 노드(N36)는 노드(Q)의 데이터가 기록됨으로써 "L"이 되고, 노드(NB36)는 노드(QB)의 데이터가 기록됨으로써 "H"가 된다. 그 후, 파워 게이팅이 실행되고, 파워 스위치(3127)를 오프로 한다. FF(3141)의 노드(Q, QB)의 데이터는 소실되지만, 전원이 오프이어도 섀도 레지스터(3142)는 백업한 데이터를 유지한다.
(리커버리(Recovery))
파워 스위치(3127)를 온으로 하여 PLE(3121)에 전원을 공급한다. 그 후, "H"의 신호(load)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 백업되어 있는 데이터를 FF(3141)에 다시 기록한다. 노드(N36)는 "L"이기 때문에 노드(N37)는 "L"이 유지되고, 노드(NB36)는 "H"이기 때문에 노드(NB37)는 "H"가 된다. 따라서, 노드(Q)는 "H"가 되고, 노드(QB)는 "L"이 된다. 즉, OS-FF(3140)는 백업 동작 시의 상태로 복귀된다.
세립도 파워 게이팅과 OS-FF(3140)의 백업/리커버리 동작을 조합함으로써, OS-FPGA(3110)의 소비전력을 효과적으로 저감할 수 있다.
메모리 회로에서 발생될 수 있는 오류로서 방사선의 입사로 인한 소프트 오류를 들 수 있다. 소프트 오류는 메모리나 패키지를 구성하는 재료 등으로부터 방출되는 α선이나, 우주로부터 대기로 입사한 일차 우주선이 대기 중에 존재하는 원자의 원자핵과 핵반응을 일으킴으로써 발생하는 이차 우주선 중성자 등이 트랜지스터에 조사되어 전자 정공쌍이 생성됨으로써, 메모리에 유지된 데이터가 반전하는 등의 오작동이 생기는 현상이다. OS 트랜지스터를 사용한 OS 메모리는 소프트 오류 내성이 높다. 그러므로, OS 메모리를 탑재함으로써, 신뢰성이 높은 OS-FPGA(3110)를 제공할 수 있다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 도 40을 사용하여 상기 실시형태에 나타내어진 반도체 장치를 적용한 AI 시스템에 대하여 설명한다.
도 40은 AI 시스템(4041)의 구성예를 나타낸 블록도이다. AI 시스템(4041)은 연산부(4010)와, 제어부(4020)와, 입출력부(4030)를 가진다.
연산부(4010)는 아날로그 연산 회로(4011)와, DOSRAM(4012)과, NOSRAM(4013)과, FPGA(4014)를 가진다. DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)로서 상기 실시형태에 나타내어지는 DOSRAM(1400), NOSRAM(1600), 및 OS-FPGA(3110)를 사용할 수 있다.
제어부(4020)는 CPU(Central Processing Unit)(4021)와, GPU(Graphics Processing Unit)(4022)와, PLL(Phase Locked Loop)(4023)과, SRAM(Static Random Access Memory)(4024)과, PROM(Programmable Read Only Memory)(4025)과, 메모리 컨트롤러(4026)와, 전원 회로(4027)와, PMU(Power Management Unit)(4028)를 가진다.
입출력부(4030)는 외부 기억 제어 회로(4031)와, 음성 코덱(4032)과, 영상 코덱(4033)과, 범용 입출력 모듈(4034)과, 통신 모듈(4035)을 가진다.
연산부(4010)는 신경망에 의한 학습 또는 추론을 실행할 수 있다.
아날로그 연산 회로(4011)는 A/D(아날로그/디지털) 변환 회로, D/A(디지털/아날로그) 변환 회로, 및 적화 연산 회로를 가진다.
아날로그 연산 회로(4011)는 OS 트랜지스터를 사용하여 형성하는 것이 바람직하다. OS 트랜지스터를 사용한 아날로그 연산 회로(4011)는 아날로그 메모리를 가지고, 학습 또는 추론에 필요한 적화 연산을 저소비전력으로 실행할 수 있게 된다.
DOSRAM(4012)은 OS 트랜지스터를 사용하여 형성된 DRAM이고, DOSRAM(4012)은 CPU(4021)로부터 송신되는 디지털 데이터를 일시적으로 저장하는 메모리이다. DOSRAM(4012)은 OS 트랜지스터를 포함하는 메모리 셀과, Si 트랜지스터를 포함하는 판독 회로부를 가진다. 상기 메모리 셀과 판독 회로부는 적층된 상이한 층에 제공할 수 있기 때문에, DOSRAM(4012)은 전체의 회로 면적을 작게 할 수 있다.
신경망을 사용한 계산은 입력 데이터가 1000개를 넘는 경우가 있다. 상기 입력 데이터를 SRAM에 저장하는 경우, SRAM은 회로 면적에 제한이 있어 기억 용량이 작기 때문에, 상기 입력 데이터를 작게 나누어 저장할 수밖에 없다. DOSRAM(4012)은 제한된 회로 면적에서도 메모리 셀을 높은 집적도로 배치할 수 있고, SRAM에 비하여 기억 용량이 크다. 그러므로, DOSRAM(4012)은 상기 입력 데이터를 효율적으로 저장할 수 있다.
NOSRAM(4013)은 OS 트랜지스터를 사용한 비휘발성 메모리이다. NOSRAM(4013)은 플래시 메모리나, ReRAM(Resistive Random Access Memory), MRAM(Magnetoresistive Random Access Memory) 등의 다른 비휘발성 메모리에 비하여, 데이터를 기록할 때의 소비전력이 작다. 또한, 플래시 메모리나 ReRAM과 달리, 데이터를 기록할 때 소자가 열화되지 않고, 데이터의 기록 가능 횟수에 제한이 없다.
또한, NOSRAM(4013)은, 1비트의 2레벨 데이터 외에, 2비트 이상의 멀티 레벨 데이터를 기억할 수 있다. NOSRAM(4013)은 멀티 레벨 데이터를 기억함으로써, 1비트당 메모리 셀 면적을 작게 할 수 있다.
또한, NOSRAM(4013)은 디지털 데이터 외에 아날로그 데이터를 기억할 수 있다. 그러므로, 아날로그 연산 회로(4011)는 NOSRAM(4013)을 아날로그 메모리로서 사용할 수도 있다. NOSRAM(4013)은 아날로그 데이터를 그대로 기억할 수 있기 때문에, D/A 변환 회로나 A/D 변환 회로가 불필요하다. 그러므로, NOSRAM(4013)을 사용함으로써, 주변 회로의 면적을 작게 할 수 있다. 또한, 본 명세서에서 아날로그 데이터란, 3비트(8레벨) 이상의 분해능을 가지는 데이터를 가리킨다. 상술한 멀티 레벨 데이터가 아날로그 데이터에 포함되는 경우도 있다.
신경망의 계산에 사용되는 데이터나 파라미터는, 일단 NOSRAM(4013)에 저장할 수 있다. 상기 데이터나 파라미터는, CPU(4021)를 통하여 AI 시스템(4041)의 외부에 제공된 메모리에 저장하여도 좋지만, 내부에 제공된 NOSRAM(4013)이 더 고속으로, 그리고 저소비전력으로 상기 데이터나 파라미터를 저장할 수 있다. 또한, NOSRAM(4013)은 DOSRAM(4012)보다 비트선을 길게 할 수 있기 때문에, 기억 용량을 크게 할 수 있다.
FPGA(4014)는 OS 트랜지스터를 사용한 FPGA이다. AI 시스템(4041)은 FPGA(4014)를 사용함으로써, 후술하는 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기(autoencorder), 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 신경망의 접속을 하드웨어로 구성할 수 있다. 상기 신경망의 접속을 하드웨어로 구성함으로써, 더 고속으로 실행할 수 있다.
FPGA(4014)는 OS 트랜지스터를 가지는 FPGA이다. OS-FPGA는 SRAM으로 구성되는 FPGA보다 메모리의 면적을 작게 할 수 있다. 그러므로, 컨텍스트 전환 기능을 추가하여도 면적 증가가 적다. 또한, OS-FPGA는 부스팅에 의하여 데이터나 파라미터를 고속으로 전할 수 있다.
AI 시스템(4041)은 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 1개의 다이(칩) 위에 제공할 수 있다. 그러므로, AI 시스템(4041)은 고속으로, 그리고 저소비전력으로 신경망의 계산을 실행할 수 있다. 또한, 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)는 같은 제조 프로세스에서 제작할 수 있다. 그러므로, AI 시스템(4041)은 낮은 비용으로 제작할 수 있다.
또한, 연산부(4010)는, DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 모두 가질 필요는 없다. AI 시스템(4041)이 해결하려고 하는 과제에 따라 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014) 중 하나 또는 복수를 선택하여 제공하면 좋다.
AI 시스템(4041)은 해결하려고 하는 과제에 따라 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 기법을 실행할 수 있다. PROM(4025)은 이들 기법 중 적어도 하나를 실행하기 위한 프로그램을 저장할 수 있다. 또한, 상기 프로그램의 일부 또는 전부를 NOSRAM(4013)에 저장하여도 좋다.
라이브러리로서 존재하는 기존의 프로그램은 GPU의 처리를 전제로 하는 것이 많다. 그러므로, AI 시스템(4041)은 GPU(4022)를 가지는 것이 바람직하다. AI 시스템(4041)은 학습과 추론으로 사용되는 적화 연산 중, 보틀넥이 되는 적화 연산을 연산부(4010)에서 실행하고, 그 이외의 적화 연산을 GPU(4022)에서 실행할 수 있다. 이로써, 학습과 추론을 고속으로 실행할 수 있다.
전원 회로(4027)는 논리 회로용 저전원 전위를 생성하는 것뿐만 아니라, 아날로그 연산을 위한 전위 생성도 수행한다. 전원 회로(4027)는 OS 메모리를 사용하여도 좋다. 전원 회로(4027)는 기준 전위를 OS 메모리에 저장함으로써, 소비전력을 저감할 수 있다.
PMU(4028)는 AI 시스템(4041)의 전력 공급을 일시적으로 오프로 하는 기능을 가진다.
CPU(4021) 및 GPU(4022)는 레지스터로서 OS 메모리를 가지는 것이 바람직하다. CPU(4021) 및 GPU(4022)는 OS 메모리를 가짐으로써, 전력 공급이 오프가 되어도 OS 메모리 내에 데이터(논리값)를 계속 유지할 수 있다. 그 결과, AI 시스템(4041)은 전력을 절약할 수 있다.
PLL(4023)은 클록을 생성하는 기능을 가진다. AI 시스템(4041)은 PLL(4023)이 생성한 클록을 기준으로 동작을 수행한다. PLL(4023)은 OS 메모리를 가지는 것이 바람직하다. PLL(4023)은 OS 메모리를 가짐으로써, 클록의 발진 주기를 제어하는 아날로그 전위를 유지할 수 있다.
AI 시스템(4041)은 DRAM 등의 외부 메모리에 데이터를 저장하여도 좋다. 그러므로, AI 시스템(4041)은 외부의 DRAM과의 인터페이스로서 기능하는 메모리 컨트롤러(4026)를 가지는 것이 바람직하다. 또한, 메모리 컨트롤러(4026)는 CPU(4021) 또는 GPU(4022)의 가까이에 배치하는 것이 바람직하다. 이로써, 데이터를 고속으로 주고받을 수 있다.
제어부(4020)에 나타내어지는 회로의 일부 또는 전부는, 연산부(4010)와 같은 다이 위에 형성할 수 있다. 이로써, AI 시스템(4041)은 고속으로, 그리고 저소비전력으로 신경망의 계산을 실행할 수 있다.
신경망의 계산에 사용되는 데이터는 외부 기억 장치(HDD(Hard Disk Drive), SSD(Solid State Drive) 등)에 저장되는 경우가 많다. 그러므로, AI 시스템(4041)은 외부 기억 장치와의 인터페이스로서 기능하는 외부 기억 제어 회로(4031)를 가지는 것이 바람직하다.
신경망을 사용한 학습과 추론은 음성이나 영상을 취급하는 경우가 많기 때문에, AI 시스템(4041)은 음성 코덱(4032) 및 영상 코덱(4033)을 가진다. 음성 코덱(4032)은 음성 데이터의 인코드(부호화) 및 디코드(복호화)를 수행하고, 영상 코덱(4033)은 영상 데이터의 인코드 및 디코드를 수행한다.
AI 시스템(4041)은 외부 센서로부터 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 범용 입출력 모듈(4034)을 가진다. 범용 입출력 모듈(4034)은, 예를 들어 USB(Universal Serial Bus)나 I2C(Inter-Integrated Circuit) 등을 포함한다.
AI 시스템(4041)은 인터넷을 경유하여 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 통신 모듈(4035)을 가지는 것이 바람직하다.
아날로그 연산 회로(4011)는 멀티 레벨의 플래시 메모리를 아날로그 메모리로서 사용하여도 좋다. 그러나, 플래시 메모리는 재기록 가능 횟수에 제한이 있다. 또한, 멀티 레벨의 플래시 메모리는 임베디드로 형성하는(연산 회로와 메모리를 같은 다이 위에 형성하는) 것이 매우 어렵다.
또한, 아날로그 연산 회로(4011)는 ReRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, ReRAM은 재기록 가능 횟수에 제한이 있고, 기억 정확도의 관점에서도 문제가 있다. 또한, 2개의 단자로 이루어지는 소자이기 때문에 데이터의 기록과 판독을 나누는 회로 설계가 복잡해진다.
또한, 아날로그 연산 회로(4011)는 MRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, MRAM은 저항 변화율이 낮기 때문에, 기억 정확도의 관점에서 문제가 있다.
이상을 감안하여, 아날로그 연산 회로(4011)에는 OS 메모리를 아날로그 메모리로서 사용하는 것이 바람직하다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
<AI 시스템의 응용예>
본 실시형태에서는 상기 실시형태에 나타내어지는 AI 시스템의 응용예에 대하여 도 41을 사용하여 설명을 수행한다.
도 41의 (A)는 도 40에서 설명한 AI 시스템(4041)을 병렬로 배치하고, 버스선을 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041A)을 도시한 것이다.
도 41의 (A)에 도시된 AI 시스템(4041A)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)(n은 자연수)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 버스선(4098)을 통하여 서로 접속되어 있다.
또한 도 41의 (B)는 도 40에서 설명한 AI 시스템(4041)을 도 41의 (A)와 마찬가지로 병렬로 배치하고, 네트워크를 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041B)을 도시한 것이다.
도 41의 (B)에 도시된 AI 시스템(4041B)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 네트워크(4099)를 통하여 서로 접속되어 있다.
네트워크(4099)는 AI 시스템(4041_1) 내지 AI 시스템(4041_n)의 각각에 통신 모듈을 제공하고, 무선 또는 유선에 의한 통신을 수행하는 구성으로 하면 좋다. 통신 모듈은 안테나를 통하여 통신을 수행할 수 있다. 예를 들어 World Wide Web(WWW)의 기반인 인터넷, 인트라넷, 엑스트라넷, PAN(Personal Area Network), LAN(Local Area Network), CAN(Campus Area Network), MAN(Metropolitan Area Network), WAN(Wide Area Network), GAN(Global Area Network) 등의 컴퓨터 네트워크에 각 전자 기기를 접속시켜, 통신을 수행할 수 있다. 무선 통신을 수행하는 경우, 통신 프로토콜 또는 통신 기술로서, LTE(Long Term Evolution), GSM(Global System for Mobile Communication: 등록 상표), EDGE(Enhanced Data Rates for GSM Evolution), CDMA2000(Code Division Multiple Access 2000), W-CDMA(등록 상표) 등의 통신 규격, 또는 Wi-Fi(등록 상표), Bluetooth(등록 상표), ZigBee(등록 상표) 등의 IEEE에 의하여 통신 규격화된 사양을 사용할 수 있다.
도 41의 (A), (B)의 구성으로 함으로써, 외부의 센서 등으로 얻어진 아날로그 신호를 별개의 AI 시스템으로 처리할 수 있다. 예를 들어, 생체 정보로서, 뇌파, 맥박, 혈압, 체온 등과 같은 정보를 뇌파 센서, 맥파 센서, 혈압 센서, 온도 센서와 같은 각종 센서로 취득하고, 별개의 AI 시스템으로 아날로그 신호를 처리할 수 있다. 별개의 AI 시스템의 각각에서 신호의 처리 또는 학습을 수행함으로써 하나의 AI 시스템당 정보 처리량을 적게 할 수 있다. 그러므로, 더 적은 연산량으로 신호의 처리 또는 학습을 수행할 수 있다. 그 결과, 인식 정확도를 높일 수 있다. 각각의 AI 시스템으로 얻어진 정보로부터, 복잡하게 변화하는 생체 정보의 변화를 순식간에 통합적으로 파악할 수 있다는 것 등을 기대할 수 있다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태는 상기 실시형태에 나타내어지는 AI 시스템이 제공된 IC의 일례를 나타낸다.
상기 실시형태에 나타내어지는 AI 시스템은 CPU 등의 Si 트랜지스터로 이루어지는 디지털 처리 회로, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리를 하나의 다이에 집적할 수 있다.
도 42에 AI 시스템을 제공한 IC의 일례를 도시하였다. 도 42에 도시된 AI 시스템 IC(7000)는 리드(7001) 및 회로부(7003)를 가진다. AI 시스템 IC(7000)는, 예를 들어 인쇄 기판(7002)에 실장된다. 이와 같은 IC칩이 복수 조합되고, 각각이 인쇄 기판(7002) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 회로부(7003)에는 상기 실시형태에 나타내어진 각종 회로가 하나의 다이에 제공되어 있다. 회로부(7003)는 적층 구조를 가지고, Si 트랜지스터층(7031), 배선층(7032), OS 트랜지스터층(7033)으로 크게 나누어진다. OS 트랜지스터층(7033)을 Si 트랜지스터층(7031)에 적층하여 제공할 수 있기 때문에, AI 시스템 IC(7000)의 소형화가 용이하다.
도 42에서는 AI 시스템 IC(7000)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다.
CPU 등의 디지털 처리 회로, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리는 모두, Si 트랜지스터층(7031), 배선층(7032), 및 OS 트랜지스터층(7033)에 형성할 수 있다. 즉, 상기 AI 시스템을 구성하는 소자는 동일한 제조 프로세스에서 형성할 수 있다. 그러므로, 본 실시형태에 나타내어지는 IC는 구성하는 소자가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 상기 AI 시스템을 낮은 비용으로 제공할 수 있다.
본 실시형태에 나타내어진 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 43에 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 도시하였다.
도 43의 (A)에 모니터(830)를 도시하였다. 모니터(830)는, 표시부(831), 하우징(832), 스피커(833) 등을 가진다. 또한, LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다. 또한, 모니터(830)는 리모트 컨트롤러(834)에 의하여 조작할 수 있다.
또한, 모니터(830)는 방송 전파를 수신하여 텔레비전 장치로서 기능할 수 있다.
모니터(830)가 수신할 수 있는 방송 전파로서는, 지상파 또는 위성으로부터 송신되는 전파 등을 들 수 있다. 또한 방송 전파로서, 아날로그 방송, 디지털 방송 등이 있고, 또한 영상 및 음성, 또는 음성만의 방송 등이 있다. 예를 들어 UHF대(300MHz 이상 3GHz 이하) 및 VHF대(30MHz 이상 300MHz 이하) 중 특정 주파수 대역에서 송신되는 방송 전파를 수신할 수 있다. 또한, 예를 들어 복수의 주파수 대역에서 수신한 복수의 데이터를 사용함으로써, 전송 레이트를 높일 수 있어, 더 많은 정보를 얻을 수 있다. 이로써 풀 하이비전을 넘는 해상도를 가지는 영상을 표시부(831)에 표시시킬 수 있다. 예를 들어, 4K-2K, 8K-4K, 16K-8K, 또는 그 이상의 해상도를 가지는 영상을 표시시킬 수 있다.
또한, 인터넷이나 LAN(Local Area Network), Wi-Fi(등록 상표) 등의 컴퓨터 네트워크를 통한 데이터 전송 기술에 의하여 송신된 방송의 데이터를 사용하여, 표시부(831)에 표시하는 화상을 생성하는 구성으로 하여도 좋다. 이때, 모니터(830)에 튜너를 가지지 않아도 된다.
또한, 모니터(830)는 컴퓨터와 접속되고, 컴퓨터용 컴퓨터로서 사용할 수 있다. 또한, 컴퓨터와 접속된 모니터(830)는 복수의 사람이 동시에 열람할 수 있으므로 회의 시스템으로서 사용할 수 있다. 또한, 네트워크를 통한 컴퓨터의 정보 표시나, 모니터(830) 자체의 네트워크로의 접속에 의하여 모니터(830)를 영상 회의 시스템에 사용할 수 있다.
또한, 모니터(830)는 디지털 사이니지로서 사용할 수도 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용함으로써, 고속 동작이나 신호 처리를 저소비전력으로 실현할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 모니터(830)의 화상 처리부에 사용함으로써, 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업 컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한, 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한, 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
도 43의 (B)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 가진다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 또한, 비디오 카메라(2940)는 하우징(2941)의 내측에 안테나, 배터리 등을 구비한다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있는 구조가 되어 있다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 수행할 수 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용함으로써, 고속 동작이나 신호 처리를 저소비전력으로 실현할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 비디오 카메라(2940)의 화상 처리부에 사용함으로써, 비디오 카메라(2940) 주위의 환경에 따른 촬영을 실현할 수 있다. 구체적으로는, 주위의 밝기에 따라 최적의 노출로 촬영할 수 있다. 또한, 역광에서의 촬영이나 옥외와 옥내 등, 밝기가 상이한 상황을 동시에 촬영하는 경우에는, 하이 다이내믹 레인지(HDR) 촬영을 수행할 수 있다.
또한, AI 시스템은 촬영자의 촬영 패턴을 학습하고, 촬영의 보조를 수행할 수 있다. 구체적으로는 촬영자의 손떨림의 패턴을 학습하고, 촬영 중의 손떨림을 보정함으로써, 촬영된 화상에는 손떨림으로 인한 화상의 흔들림이 가능한 한 포함되지 않도록 할 수 있다. 또한, 촬영 중에 줌 기능을 사용할 때에는 피사체가 늘 화상의 중심으로 촬영되도록 렌즈의 방향 등을 제어할 수 있다.
도 43의 (C)에 도시된 정보 단말(2910)은 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 가진다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 또한, 정보 단말(2910)은 하우징(2911)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2910)은, 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용할 수 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 상술한 정보 단말(2910)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 정보 단말(2910)의 화상 처리부에 사용함으로써, 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업 컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한, 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한, 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
또한, AI 시스템은 사용자의 조작 버릇을 학습하고, 정보 단말(2910)의 조작의 보조를 수행할 수 있다. AI 시스템을 탑재한 정보 단말(2910)은 사용자의 손가락의 동작이나 시선 등으로 터치 입력을 예측할 수 있다.
도 43의 (D)에 도시된 랩톱형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 가진다. 또한, 랩톱형 퍼스널 컴퓨터(2920)는 하우징(2921)의 내측에 안테나, 배터리 등을 구비한다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 랩톱형 퍼스널 컴퓨터(2920)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 랩톱형 퍼스널 컴퓨터(2920)의 화상 처리부에 사용함으로써 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업 컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한, 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한, 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
또한 AI 시스템은 사용자의 조작 버릇을 학습하고 랩톱형 퍼스널 컴퓨터(2920) 조작의 보조를 수행할 수 있다. AI 시스템을 탑재한 랩톱형 퍼스널 컴퓨터(2920)는, 사용자의 손가락의 움직임이나 시선 등으로부터, 표시부(2922)로의 터치 입력을 예측할 수 있다. 또한, 텍스트의 입력에서는 과거의 텍스트 입력 정보나, 앞뒤의 텍스트나, 사진 등의 도면으로부터 입력을 예측하여 변환의 보조를 수행한다. 따라서 입력 오타나 변환 오류를 가능한 한 저감할 수 있다.
도 43의 (E)는 자동차의 일례를 도시한 외관도이고, 도 43의 (F)는 내비게이션 장치(860)를 도시한 것이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 가진다. 또한, 자동차(2980)는 안테나, 배터리 등을 구비한다. 내비게이션 장치(860)는 표시부(861), 조작 버튼(862), 및 외부 입력 단자(863)를 구비한다. 자동차(2980)와 내비게이션 장치(860)는 각각 독립되어 있어도 좋지만, 내비게이션 장치(860)가 자동차(2980)에 제공되고, 연동하여 기능하는 구성으로 하는 것이 바람직하다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는, 자동차(2980)나 내비게이션 장치(860)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 자동차(2980)의 제어 장치 등에 사용함으로써, AI 시스템은 운전자의 운전 기술이나 운전 패턴을 학습하고, 안전 운전의 보조나, 휘발유나 배터리 등을 효율적으로 이용하는 운전의 보조를 수행할 수 있다. 안전 운전의 보조로서는, 운전자의 운전 기술이나 운전 패턴을 학습할 뿐만 아니라, 자동차(2980)의 속도나 이동 방법 등의 자동차의 거동, 내비게이션 장치(860)에 저장된 도로 정보 등을 복합적으로 학습하여, 주행 중의 차선으로부터의 이탈 방지나, 다른 자동차, 보행자, 구조체 등과의 충돌 회피를 실현할 수 있다. 구체적으로는, 진행 방향에 급커브가 존재하는 경우, 내비게이션 장치(860)는 그 도로 정보를 자동차(2980)로 송신하여 자동차(2980)의 속도 제어나 주행 조향 보조를 수행할 수 있다.
본 실시형태는, 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
산화물 위에, 실시형태 1에서 설명한 절연막 또는 절연체를 ALD법을 사용하여 성막하였을 때의 산화물의 시트 저항(Sheet resistance)의 변동을 평가하였다. 평가 결과를 도 44에 나타내었다.
석영 기판 위에, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 제 1 산화막을 형성하고, In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 막 두께 15nm의 제 2 산화막을 형성하였다. 다음으로, 형성한 산화막에 대하여, 질소 분위기에 있어서 400℃의 온도에서 1시간의 가열 처리를 수행하고, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 가열 처리를 하였다. 가열 처리 후, 제 2 산화막 위에, In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 제 3 산화막을 형성하였다. 이상과 같이, 제 1 산화막, 제 2 산화막, 및 제 3 산화막으로 이루어지는 산화물을 얻었다.
얻어진 산화물의 시트 저항을 측정하였다. 시트 저항 측정기로서는, 측정 상한이 6×106Ω/sq.인 것을 사용하였다. 측정 결과는 측정 범위를 초과하고, 산화물의 시트 저항이 6×106Ω/sq. 이상인 것을 알 수 있었다.
다음으로, 산화물 위에 ALD법을 사용하여 산화 알루미늄(AlOx)을 형성하였다. 산화 알루미늄의 성막에는 제 1 원료 가스로서 트라이메틸알루미늄(TMA)을 사용하였다. 또한, 제 1 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 200sccm으로 하였다. 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용하였다. 또한, 제 2 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 150sccm으로 하였다. 제 1 원료 가스의 도입 시간(펄스)을 0.1sec, 제 1 원료 가스의 퍼징(perging) 시간을 3sec, 제 2 원료 가스의 도입 시간(펄스)을 15sec, 제 2 원료 가스의 퍼징 시간을 3sec로 하였다. 이때, 산화 알루미늄의 형성 온도는 200℃(제 1 조건), 250℃(제 2 조건), 300℃(제 3 조건), 350℃(제 4 조건), 및 400℃(제 5 조건)의 5가지 조건으로 하였다.
상기 5가지 조건으로 산화 알루미늄을 형성한 후, 산화 알루미늄을 웨트 에칭으로 제거하고, 산화물의 시트 저항을 다시 측정하였다. 산화 알루미늄을 200℃에서 형성한 조건에서는, 산화 알루미늄을 제거한 후의 산화물의 시트 저항은 1.43×105Ω/sq.가 되고, 산화 알루미늄의 성막에 의하여 산화물의 시트 저항이 저하되어 있다는 것을 알 수 있었다. 한편, 250℃ 이상에서 형성한 제 2 조건 내지 제 5 조건에서는, 산화 알루미늄을 제거한 후의 산화물의 시트 저항은 측정 범위를 초과하고, 산화물의 시트 저항이 6×106Ω/sq. 이상인 것을 알 수 있었다(도 44의 (A) 참조).
산화 알루미늄을 200℃에서 형성함으로써 산화물의 시트 저항이 저하한 이유로서는, 기판이 성막실에 배치되고 나서 성막될 때까지의 대기 시간에 산화물 내로 수소가 혼입되거나, 또는 산화물로부터 산소가 이탈되어, 산소 결손을 생성한 것으로 생각된다. 또한, 성막 중에 산화물 내로 수소가 혼입된 것으로 생각된다. 또한, 성막 중에 산화물 내에 충분한 산소가 첨가되지 않은 것으로 생각된다.
한편, 산화 알루미늄을 250℃ 이상에서 형성하여도 산화물의 시트 저항이 측정기의 상한 이상을 유지한 이유로서는, 기판이 성막실에 배치되고 나서 성막될 때까지의 대기 시간에 산화물 내의 수소가 이탈된 것으로 생각된다. 또한, 성막 중에 산화물 내에 충분한 산소가 공급된 것으로 생각된다.
도 44의 (B)는, 성막 온도를 318℃로 하였을 때, 기판을 성막실에 배치하고 나서 성막되기 직전까지 대기시킨 후, 성막을 수행하지 않고 기판을 성막실로부터 꺼내고, 산화물의 시트 저항을 측정한 결과를 나타낸 것이다. 기판의 성막실에서의 대기 시간은 약 7min이었다. 이때의 산화물의 시트 저항은 5.18×104Ω/sq.이었다. 한편, 같은 조건으로 성막실에서 기판을 7min 대기시킨 후, 산화 알루미늄을 형성하고, 산화 알루미늄을 제거한 후에 산화물의 시트 저항을 측정하면 측정 범위를 초과하고, 산화물의 시트 저항이 6×106Ω/sq. 이상이 되었다.
이로써, 산화물은 성막실 내에서 한 번 저항값이 저하한 후, 성막에 의하여 저항값이 다시 상승한 것을 알 수 있었다. 산화물의 저항값이 한 번 저하한 이유로서는, 성막실에서 대기중에, 산화물로부터 산소가 이탈되어 산소 결손이 생성된 것 및 산화물로 수소가 혼입된 것 중 한쪽 또는 양쪽으로 생각할 수 있다. 또한, 산화 알루미늄의 형성 후에 산화물의 저항값이 상승한 이유로서는, 성막 중에 산화물 내에 산소가 첨가된 것으로 생각된다. 산소의 첨가에 의한 산화물 내의 산소 결손의 수복(修復)과 산화물로부터의 수소의 이탈 중 한쪽 또는 양쪽으로 생각된다. 산화물 내의 수소가 성막 중에 첨가된 산소와 반응하여, 물(H2O)이 되어 산화물로부터 이탈되는 경우가 있다.
산화물 위에 ALD법을 사용한 막의 형성을 수행하는 경우, 그 조건에 따라 산화물의 성질이 변동된다는 것을 알 수 있었다. 특히 성막 온도에 따라 산화물의 시트 저항값은 변동된다. 예를 들어, 산화물(230)에 저저항 영역이 되는 영역(231) 또는 영역(232)을 형성하려고 하는 경우에는, 본 실시예에서 나타내어진 바와 같은, 성막 온도가 낮은 제 1 조건으로 성막을 수행하면 좋다. 예를 들어, 절연체(272)가 되는 절연막(272A)의 형성에 의하여 산화물(230)의 일부를 저저항화하는 경우에는, 제 1 조건으로 수행하는 것이 바람직하다. 한편, 절연막(272A)의 형성에서는 산화물(230)의 저저항화를 수행하지 않고, 절연체(274)의 형성에 의하여 산화물(230)의 일부를 저저항화하는 경우에는, 절연막(272A)의 형성은 성막 온도가 높은 제 2 조건 내지 제 5 조건으로 수행되는 것이 바람직하다. 본 발명에 사용할 수 있는 절연막 또는 절연체의 형성에서, 성막 조건은 디바이스나 프로세스의 요구에 맞추어 적절히 선택할 수 있다.
(실시예 2)
다음으로, 본 실시형태 1에서 나타내어진, ALD법에 의하여 형성된 절연체의 산소 배리어 특성을 평가하였다. 평가 결과를 도 45에 나타내었다.
실리콘 기판 위에, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 산화막을 형성하고, 그 위에 CVD법을 사용하여 산화질화 실리콘막을 10nm 형성하였다. 이 산화질화 실리콘막에 산소를 공급하기 위하여, 스퍼터링법으로 Al2O3의 타깃을 사용하여 막 두께 5nm의 산화 알루미늄을 형성하였다.
다음으로, 스퍼터링법으로 형성된 산화 알루미늄을 웨트 에칭에 의하여 제거함으로써 산화질화 실리콘막을 노출시켜, 산화질화 실리콘막 내에 포함되는 산소량을 평가하였다. 산소량의 평가는 TDS(Thermal Desorption Spectroscopy) 분석으로 수행하여, 산화질화 실리콘막으로부터의 산소 방출량을 측정하였다. 이때, 산화질화 실리콘막으로부터의 산소 방출량은 1.28×1015molecules/cm2이었다.
다음으로, 평가 샘플을 작성하여, ALD법에 의하여 형성된 절연체의 산소 배리어 특성을 평가하였다. 샘플 1로서, 상기와 마찬가지로, 실리콘 기판 위에, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 산화막을 형성하고, 그 위에 CVD법을 사용하여 산화질화 실리콘막을 10nm 형성하였다. 이 산화질화 실리콘막에 산소를 공급하기 위하여, 스퍼터링법으로 Al2O3의 타깃을 사용하여 막 두께 5nm의 산화 알루미늄을 형성하였다.
다음으로, 스퍼터링법으로 형성된 산화 알루미늄을 웨트 에칭에 의하여 제거하여, 산화질화 실리콘막을 노출시켰다. 노출된 산화질화 실리콘막 위에 ALD법을 사용하여 산화 알루미늄을 형성하였다. 산화 알루미늄의 형성 장치는 성막실 외에 반입 반출실 및 반송실을 가지는 ALD 성막 장치를 사용하였다. 상기 ALD 성막 장치의 반입 반출실 및 반송실은 질소 등의 불활성 가스로 충전되고, 감압 분위기를 유지할 수 있다. 산화 알루미늄의 성막에는 제 1 원료 가스로서 트라이메틸알루미늄(TMA)을 사용하였다. 또한, 제 1 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 200sccm으로 하였다. 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용하였다. 또한, 제 2 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 150sccm으로 하였다. 제 1 원료 가스의 도입 시간(펄스)을 0.1sec, 제 1 원료 가스의 퍼징 시간을 3sec, 제 2 원료 가스의 도입 시간(펄스)을 15sec, 제 2 원료 가스의 퍼징 시간을 3sec로 하였다. 이때, 산화 알루미늄의 형성 온도는 201℃로 하였다.
ALD법으로 형성한 산화 알루미늄을 웨트 에칭에 의하여 제거함으로써 산화질화 실리콘막을 노출시켜, 상기와 마찬가지로, TDS 분석으로 산화질화 실리콘막 내에 포함되는 산소량을 평가하였다. 이때, 산화질화 실리콘막으로부터의 산소 방출량은 5.89×1013molecules/cm2이었다.
다음으로, 샘플 2로서, 반입 반출실 및 반송실을 가지지 않는 ALD 성막 장치를 사용하여 형성된 절연체의 산소 배리어 특성을 평가하였다. 기판은 성막실을 대기 개방하고, 성막실에 직접 배치하였다. 기판을 성막실에 배치한 후, 성막실 내를 진공 배기하고, 히터를 250℃로 설정하였다. 히터가 250℃에 도달한 후, 기판의 온도가 기판 면 내에서 균일하게 되도록 기판을 유지하였다. 그 후, 성막실에 오존(O3)과 산소(O2)를 도입하고, 성막실 내를 산소 분위기로 하였다. 또한, 캐리어 가스로서 질소를 사용하고, 그 유량을 20sccm으로 하였다. 오존, 산소, 및 캐리어 가스는 펄스상으로 도입하였다. 절연막의 성막은 제 1 원료 가스로서 트라이메틸알루미늄(TMA)을 사용하였다. 또한, 제 1 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 20sccm으로 하였다. 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용하였다. 또한, 제 2 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 20sccm으로 하였다. 제 1 원료 가스의 도입 시간(펄스)을 0.03sec, 제 1 원료 가스의 퍼징 시간을 15sec, 제 2 원료 가스의 도입 시간(펄스)을 0.10sec, 제 2 원료 가스의 퍼징 시간을 20sec로 하였다.
형성된 산화 알루미늄을 웨트 에칭에 의하여 제거함으로써 산화질화 실리콘막을 노출시켜, 상기와 마찬가지로, TDS 분석으로 산화질화 실리콘막 내에 포함되는 산소량을 평가하였다. 이때, 산화질화 실리콘막으로부터의 산소 방출량은 3.88×1013molecules/cm2이었다. 이로써, 반입 반출실 및 반송실을 가지는 ALD 성막 장치를 사용하여 형성된 절연체가 더 높은 산소 배리어 특성을 가진다는 것을 알 수 있었다.
(실시예 3)
본 실시형태에서 설명한 ALD법을 사용하여 트랜지스터를 제작하고, 평가를 수행하였다. 평가에 사용한 트랜지스터는 도 1에 도시된 트랜지스터(200)와 달리 도전체(209) 및 절연체(273)가 제공되어 있지 않다.
도전체(205)는 다마신법을 사용하여 형성하고, 질화 탄탈럼, 질화 타이타늄, 텅스텐의 적층 구조로 하였다. 절연체(220)로서 CVD법을 사용하여 10nm의 산화질화 실리콘을 형성하였다. 절연체(222)로서 ALD법을 사용하여 20nm의 산화 하프늄을 형성하였다. 절연체(224)로서, CVD법을 사용하여 30nm의 산화질화 실리콘을 형성하였다. 산화물(230a)로서, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 산화물을 형성하였다. 산화물(230b)로서, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 막 두께 15nm의 산화물을 형성하였다. 산화물(230c)로서, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 막 두께 5nm의 산화물을 형성하였다. 절연체(250a)로서 CVD법을 사용하여 10nm의 산화질화 실리콘을 형성하였다. 절연체(250b)로서 스퍼터링법을 사용하여 5nm의 산화 알루미늄을 형성하였다. 도전체(260)로서 스퍼터링법을 사용하여 10nm의 질화 타이타늄과 30nm의 텅스텐을 연속적으로 형성하였다. 절연체(270)로서 ALD법을 사용하여 7nm의 산화 알루미늄을 형성하였다. 절연체(271)로서 CVD법을 사용하여 산화질화 실리콘을 형성하였다. 절연체(272)로서 ALD법을 사용하여 5nm의 산화 알루미늄을 형성하였다. 절연체(274)로서 CVD법을 사용하여 20nm의 질화 실리콘을 형성하였다.
절연체(272)에 사용한 산화 알루미늄의 성막에는, 제 1 원료 가스로서 트라이메틸알루미늄(TMA)을 사용하였다. 또한, 제 1 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 200sccm으로 하였다. 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용하였다. 또한, 제 2 원료 가스의 캐리어 가스로서 질소를 사용하고, 그 유량을 150sccm으로 하였다. 제 1 원료 가스의 도입 시간(펄스)을 0.1sec, 제 1 원료 가스의 퍼징 시간을 3sec, 제 2 원료 가스의 도입 시간(펄스)을 15sec, 제 2 원료 가스의 퍼징 시간을 3sec로 하였다. 이때, 산화 알루미늄의 형성 온도는 201℃로 하였다.
이와 같이 제작된 트랜지스터의 전기 특성으로서, Id-Vg 특성을 도 46에 나타내었다. 전기 특성을 측정한 트랜지스터의 채널 길이(L)는 0.33μm, 채널 폭(W)은 0.16μm, 단위 면적에 제공된 트랜지스터의 개수로부터 계산되는 밀도는 0.23개/μm2이다. Vg가 0V의 부근에서 온, 오프가 전환되고, 특성이 양호한 트랜지스터를 얻을 수 있었다.
100: 용량 소자
100a: 용량 소자
100b: 용량 소자
130: 도전체
130a: 도전체
130A: 도전막
130b: 도전체
130B: 도전막
200: 트랜지스터
200a: 트랜지스터
200b: 트랜지스터
201: 트랜지스터
203: 도전체
205: 도전체
207: 도전체
208: 절연체
209: 도전체
210: 절연체
212: 절연체
214: 절연체
216: 절연체
220: 절연체
222: 절연체
222a: 절연체
222b: 절연체
222c: 절연체
224: 절연체
230: 산화물
230a: 산화물
230A: 산화막
230b: 산화물
230B: 산화막
230c: 산화물
230C: 산화막
230d: 산화물
231: 영역
231a: 영역
231b: 영역
232: 영역
232a: 영역
232b: 영역
234: 영역
239: 영역
250: 절연체
250a: 절연체
250A: 절연막
250b: 절연체
250B: 절연막
252: 도전체
252a: 도전체
252b: 도전체
252c: 도전체
252d: 도전체
256: 도전체
260: 도전체
260a: 도전체
260A: 도전막
260b: 도전체
260B: 도전막
270: 절연체
270A: 절연막
271: 절연체
271A: 절연막
272: 절연체
272A: 절연막
273: 절연체
273A: 절연막
274: 절연체
276: 절연체
276a: 절연체
276b: 절연체
276c: 절연체
280: 절연체
300: 트랜지스터
300a: 트랜지스터
300b: 트랜지스터
311: 기판
313: 반도체 영역
314a: 저저항 영역
314b: 저저항 영역
315: 절연체
316: 도전체
320: 절연체
322: 절연체
324: 절연체
326: 절연체
328: 도전체
330: 도전체
350: 절연체
352: 절연체
354: 절연체
356: 도전체
360: 절연체
362: 절연체
364: 절연체
366: 도전체
370: 절연체
372: 절연체
374: 절연체
376: 도전체
380: 절연체
382: 절연체
384: 절연체
386: 도전체
400: 트랜지스터
403: 도전체
405: 도전체
409: 도전체
430: 산화물
430a: 산화물
430b: 산화물
430c: 산화물
430d: 산화물
450: 절연체
450a: 절연체
450b: 절연체
452a: 도전체
452b: 도전체
460: 도전체
460a: 도전체
460b: 도전체
470: 절연체
471: 절연체
472: 절연체
473: 절연체
600: 셀
600a: 셀
600b: 셀
620: 회로
640: 회로
830: 모니터
831: 표시부
832: 하우징
833: 스피커
834: 리모트 컨트롤러
860: 내비게이션 장치
861: 표시부
862: 조작 버튼
863: 외부 입력 단자
1000: 성막 장치
1002: 반입 반출실
1004: 반입 반출실
1006: 반송실
1008: 성막실
1009: 성막실
1010: 성막실
1014: 반송 암
1020: 체임버
1021a: 원료 공급부
1021b: 원료 공급부
1022a: 고속 밸브
1022b: 고속 밸브
1023a: 원료 도입구
1023b: 원료 도입구
1024: 원료 배출구
1025: 배기 장치
1026: 기판 홀더
1027: 히터
1028: 플라스마 발생 장치
1029: 코일
1030: 기판
1400: DOSRAM
1405: 컨트롤러
1410: 행 회로
1411: 디코더
1412: 워드선 드라이버 회로
1413: 열 실렉터
1414: 감지 증폭기 드라이버 회로
1415: 열 회로
1416: 글로벌 감지 증폭기 어레이
1417: 입출력 회로
1420: 감지 증폭기 어레이
1422: 메모리 셀 어레이
1423: 감지 증폭기 어레이
1425: 로컬 메모리 셀 어레이
1426: 로컬 감지 증폭기 어레이
1444: 스위치 어레이
1445: 메모리 셀
1446: 감지 증폭기
1447: 글로벌 감지 증폭기
1600: NOSRAM
1610: 메모리 셀 어레이
1611: 메모리 셀
1612: 메모리 셀
1613: 메모리 셀
1614: 메모리 셀
1615: 메모리 셀
1615a: 메모리 셀
1615b: 메모리 셀
1640: 컨트롤러
1650: 행 드라이버
1651: 행 디코더
1652: 워드선 드라이버
1660: 열 드라이버
1661: 열 디코더
1662: 드라이버
1663: DAC
1670: 출력 드라이버
1671: 실렉터
1672: ADC
1673: 출력 버퍼
2000: CDMA
2910: 정보 단말
2911: 하우징
2912: 표시부
2913: 카메라
2914: 스피커부
2915: 조작 스위치
2916: 외부 접속부
2917: 마이크로폰
2920: 랩톱형 퍼스널 컴퓨터
2921: 하우징
2922: 표시부
2923: 키보드
2924: 포인팅 디바이스
2940: 비디오 카메라
2941: 하우징
2942: 하우징
2943: 표시부
2944: 조작 스위치
2945: 렌즈
2946: 접속부
2980: 자동차
2981: 차체
2982: 차륜
2983: 대시보드
2984: 라이트
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3006: 배선
3110: OS-FPGA
3111: 컨트롤러
3112: 워드 드라이버
3113: 데이터 드라이버
3115: 프로그래머블 에어리어
3117: IOB
3119: 코어
3120: LAB
3121: PLE
3123: LUT 블록
3124: 레지스터 블록
3125: 실렉터
3126: CM
3127: 파워 스위치
3128: CM
3130: SAB
3131: SB
3133: PRS
3135: CM
3137: 메모리 회로
3137B: 메모리 회로
3140: OS-FF
3141: FF
3142: 섀도 레지스터
3143: 메모리 회로
3143B: 메모리 회로
3188: 인버터 회로
3189: 인버터 회로
4010: 연산부
4011: 아날로그 연산 회로
4012: DOSRAM
4013: NOSRAM
4014: FPGA
4020: 제어부
4021: CPU
4022: GPU
4023: PLL
4025: PROM
4026: 메모리 컨트롤러
4027: 전원 회로
4028: PMU
4030: 입출력부
4031: 외부 기억 제어 회로
4032: 음성 코덱
4033: 영상 코덱
4034: 범용 입출력 모듈
4035: 통신 모듈
4041: AI 시스템
4041_n: AI 시스템
4041_1: AI 시스템
4041A: AI 시스템
4041B: AI 시스템
4098: 버스선
4099: 네트워크
7000: AI 시스템 IC
7001: 리드
7003: 회로부
7031: Si 트랜지스터층
7032: 배선층
7033: OS 트랜지스터층

Claims (12)

  1. 반도체 장치의 제작 방법으로서,
    산화물이 제공된 기판을 성막실에 배치하고,
    상기 성막실에 산화제를 펄스상으로 여러 번 도입하고,
    상기 산화제의 도입 후에 상기 산화물 위에 절연막을 형성하고,
    상기 산화제의 도입에 의하여 상기 산화물로의 산소의 첨가와 상기 산화물로부터의 수소 또는 물의 이탈 중 한쪽 또는 양쪽을 수행하는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 ALD법을 사용하여 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것을 특징으로 하는, 반도체 장치의 제작 방법.
  4. 반도체 장치의 제작 방법으로서,
    산화물 위에 제 1 절연막을 형성하고,
    상기 제 1 절연막 위에 제 2 절연막을 형성하고,
    상기 제 2 절연막 위에 도전막을 형성하고,
    상기 산화물의 상면의 일부가 노출되도록 상기 도전막, 상기 제 2 절연막, 및 상기 제 1 절연막을 가공하여, 상기 산화물 위에 제 1 절연체를, 상기 제 1 절연체 위에 제 2 절연체를, 상기 제 2 절연체 위에 도전체를 형성하고,
    가공에 의하여 노출된 상기 산화물의 상면과, 상기 제 1 절연체의 측면과, 상기 제 2 절연체의 측면과, 상기 도전체의 측면에 접하는 제 3 절연막을 형성하고,
    상기 제 1 절연막 및 상기 제 2 절연막은 감압 분위기하에서 연속적으로 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 ALD법을 사용하여 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 3 절연막은 ALD법을 사용하여 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 절연막은 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것을 특징으로 하는, 반도체 장치의 제작 방법.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 제 3 절연막은 알루미늄 및 하프늄 중 한쪽 또는 양쪽을 포함하는 산화물인 것을 특징으로 하는, 반도체 장치의 제작 방법.
  9. 제 4 항 또는 제 5 항에 있어서,
    상기 제 3 절연막의 성막 전에, 적어도 가공에 의하여 노출된 상기 산화물의 상면과, 상기 제 1 절연체의 측면을 산화제에 노출시키는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  10. 반도체 장치의 제작 방법으로서,
    제 1 도전체 위에 제 1 절연체를 형성하고,
    상기 제 1 절연체 위에 제 2 절연체를 형성하고,
    상기 제 2 절연체 위에 제 3 절연체를 형성하고,
    상기 제 3 절연체 위에 제 4 절연체를 형성하고,
    상기 제 4 절연체 위에 제 5 절연체를 형성하고,
    상기 제 5 절연체 위에 산화물을 형성하고,
    상기 제 2 절연체, 상기 제 3 절연체, 및 상기 제 4 절연체는 감압 분위기하에서 연속적으로 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 2 절연체, 상기 제 3 절연체, 및 상기 제 4 절연체는 ALD법을 사용하여 형성되는 것을 특징으로 하는, 반도체 장치의 제작 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 2 절연체 및 상기 제 4 절연체는 하프늄 및 알루미늄 중 한쪽을 포함하는 산화물이고,
    상기 제 3 절연체는 하프늄 및 알루미늄 중 다른 쪽을 포함하는 산화물인 것을 특징으로 하는, 반도체 장치의 제작 방법.
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