JP2023086808A - 半導体装置 - Google Patents

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英臣 須澤
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Abstract

【課題】高集積化が可能な半導体装置を提供する。【解決手段】第１および第２のトランジスタと、第１および第２の容量素子と、を有する半導体装置であり、第１および第２のトランジスタは酸化物上のゲート絶縁体とゲート電極とを有し、第１および第２の容量素子は導電体と導電体上の誘電体と酸化物とを有し、第１および第２のトランジスタは、第１の容量素子と第２の容量素子の間に配置され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と共有し、第１のトランジスタのソースまたはドレインの他方は、第１の容量素子の一方の電極と共有し、第２のトランジスタのソースまたはドレインの他方は、第２の容量素子の一方の電極と共有し、第１および第２トランジスタのチャネル長は、第４および第５の導電体の短辺に平行な方向の長さよりも長い。【選択図】図５

Description

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報
ここで、電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、酸化物半導体を有するトランジスタも、微細な構造において、設計通り良好な電気特性を有するものが求められている。
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の絶縁体と、第１の絶縁体上の第１の導電体および第２の導電体と、第１の導電体と、第２の導電体と、の間に配置された第３の導電体と、第１の絶縁体および第１乃至第３の導電体を覆うように形成された誘電体と、誘電体上の酸化物と、第１の導電体と、第３の導電体の間に位置し、且つ酸化物と接する第２の絶縁体と、第２の導電体と、第３の導電体の間に位置し、且つ酸化物と接する第３の絶縁体と、第２の絶縁体と接する第４の導電体と、第３の絶縁体と接する第５の導電体と、第３の導電体と重畳する第６の導電体と、を有する半導体装置である。
本発明の一態様は、第１の絶縁体と、第１の絶縁体上の第１の導電体および第２の導電体と、第１の導電体と、第２の導電体と、の間に配置された第３の導電体と、第１の絶縁体および第１乃至第３の導電体を覆うように形成された誘電体と、誘電体上の酸化物と、第１の導電体と、第３の導電体の間に位置し、且つ酸化物と接する第２の絶縁体と、第２の導電体と、第３の導電体の間に位置し、且つ酸化物と接する第３の絶縁体と、第２の絶縁体と接する第４の導電体と、第３の絶縁体と接する第５の導電体と、第３の導電体と重畳する第６の導電体と、を有し、酸化物、第２の絶縁体、及び第４の導電体は、第１のトランジスタを構成し、酸化物、第３の絶縁体、及び第５の導電体は、第２のトランジスタを構成し、第１の導電体、誘電体、及び酸化物は、第１の容量素子を構成し、第２の導電体、誘電体、及び酸化物は、第２の容量素子を構成し、第１のトランジスタおよび第２のトランジスタは、第１の容量素子と第２の容量素子の間に配置され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と共有し、第１のトランジスタのソースまたはドレインの他方は、第１の容量素子の一方の電極と共有し、第２のトランジスタのソースまたはドレインの他方は、第２の容量素子の一方の電極と共有し、第１のトランジスタのチャネル長は、第４の導電体の短辺に平行な方向の長さよりも長く、第２のトランジスタのチャネル長は、第５の導電体の短辺に平行な方向の長さよりも長い半導体装置である。
上記記載の半導体装置は、第１のトランジスタ上、第２のトランジスタ上、第１の容量素子上および第２の容量素子上に設けられた第４の絶縁体と、第４の絶縁体は、酸化物を露出する開口を有し、開口内に、第６の導電体が設けられ、第４の絶縁体上、および第６の導電体上に、配線として機能する第７の導電体を有する。
上記記載の半導体装置において、第１乃至第５の導電体は、酸化物の長辺方向と、概略直交して設けられ、第７の導電体は、酸化物の長辺方向と、概略平行に設けられる。
上記記載の半導体装置において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す回路図および断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る記憶装置の消費電力を説明する図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル長（以下、「実効的なチャネル長」ともいう。）と、トランジスタの上面図において示されるチャネル長（以下、「見かけ上のチャネル長」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル長が、見かけ上のチャネル長よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細、かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル長よりも、実効的なチャネル長の方が大きくなる。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さを言う。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置である。本実施の形態では、半導体装置の一形態を、図１乃至図２０を用いて説明する。
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例について説明する。以下では、半導体装置の一形態を、図１乃至図２０を用いて説明する。
図１（Ａ）、および図２（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の上面図である。また、図１（Ｂ）、および図２（Ｂ）は、図１（Ａ）、および図２（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また図２（Ｃ）は、図２（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。図１（Ａ）、および図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２は、図１の各構成要素に符号を付した図面である。
本発明の一態様の半導体装置は、図１、および図２に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂと、を有する。また、半導体装置は、層間膜として機能する絶縁体２１０、および絶縁体２８０と、プラグとして機能する導電体２４０と、導電体２４０と電気的に接続し、配線として機能する導電体２４５と、を有する。
ここで、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした、点対称の構成を有している。
同様に、トランジスタ１４０ａ、およびトランジスタ１４０ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした、点対称の構成を有している。
同様に、容量素子１００ａ、および容量素子１００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした、点対称の構成を有している。
上記構成より、トランジスタ２００ａ、およびトランジスタ２００ｂは、共通のプラグとして機能する導電体２４０と接続することができる。つまり、トランジスタ２００ａ、およびトランジスタ２００ｂにおいて、ソースおよびドレインの一方と電気的に接続する配線を共通化することができる。従って、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の占有面積を縮小することができる。
また、半導体装置は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを覆う様に絶縁体２７３を設けることが好ましい。絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
また、酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化アルミニウムと接する酸化物２３０に、領域２４２（領域２４２＿１乃至領域２４２＿５）が設けられている場合、領域２４２中の水素を酸化アルミニウムが吸収し、水素が低減された領域２４２は、酸化物２３０の他の領域中の水素を吸収する場合がある。従って、酸化物２３０中の水素濃度を低減することができる。
また、絶縁体２７３上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体２８０、および絶縁体２７３の開口の内壁に接するように導電体２４０が形成される。当該開口の底部の少なくとも一部には領域２４２＿３が位置しており、導電体２４０は、領域２４２＿３と接する（図２（Ｂ）参照）。
なお、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
導電体２４０は、トランジスタ２００ａのソースまたはドレインの一方としての機能を有し、並びにトランジスタ２００ｂのソースまたはドレインの一方としての機能も有する。当該構成とすることで、隣接するトランジスタ２００ａと、トランジスタ２００ｂと、の間隔を小さくすることができる。従って、トランジスタを高密度に配置することが可能となり半導体装置の高集積化が可能となる。
なお、図７は、図２（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図である。つまり、導電体２４０と、トランジスタ２００ａおよびトランジスタ２００ｂの酸化物２３０（領域２４２＿３）と、が接する領域の断面図である。
一例として、図７（Ａ）に示すように、導電体２４０は、酸化物２３０（領域２４２＿３）と、酸化物２３０（領域２４２＿３）の上面および酸化物２３０（領域２４２＿３）のＡ５側およびＡ６側の両側面で接してもよい。つまり、導電体２４０と、酸化物２３０（領域２４２＿３）とが接する領域が鞍のような断面形状を有する（鞍面コンタクトと呼ぶことができる）。当該構成とすることで、導電体２４０と、酸化物２３０（領域２４２＿３）と、が接する領域の面積を大きくすることができる。従って、導電体２４０と、酸化物２３０（領域２４２＿３）と、のコンタクト抵抗を、より低減することができる。
また、図７（Ｂ）に示すように、導電体２４０は、酸化物２３０（領域２４２＿３）と、酸化物２３０（領域２４２＿３）の上面、および酸化物２３０（領域２４２＿３）の片側の側面と接してもよい。例えば、図７（Ｂ）は、導電体２４０が、酸化物２３０（領域２４２＿３）のＡ５側の側面と接する領域の一例を示す。なお、図７（Ｃ）に示すように、導電体２４０は、酸化物２３０（領域２４２＿３）のＡ６側の側面と接する領域を有してもよい。当該構成とすることで、導電体２４０と、酸化物２３０（領域２４２＿３）と、が接する領域の面積を大きくすることができる。従って、導電体２４０と、酸化物２３０（領域２４２＿３）と、のコンタクト抵抗を低減することができる。
また、トランジスタ２００ａのソースまたはドレインの他方と、容量素子１００ａとを、重畳して設ける。同様に、トランジスタ２００ｂのソースまたはドレインの他方と、容量素子１００ｂとを、重畳して設ける。
以上のように、本発明の一態様の半導体装置は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを同じ層に配置することが可能な構成となっている。当該構成とすることで、半導体装置は、高密度にトランジスタおよび容量素子を配置することができるので、高集積化することができる。
また、領域２４２＿２は、トランジスタ２００ａのソースまたはドレインの他方と、容量素子１００ａの一方の電極と、を兼ねる構成となっている。同様に、領域２４２＿４は、トランジスタ２００ｂのソースまたはドレインの他方と、容量素子１００ｂの一方の電極と、を兼ねる構成となっている。当該構成により、容量素子１００ａとトランジスタ２００ａとの間を接続する工程、および容量素子１００ｂとトランジスタ２００ｂとの間を接続する工程を削減することができる。従って、工程数の低減、および生産コストを削減することができる。
本発明の一態様では、複数の容量素子と、複数のトランジスタと、各構造と接続するプラグと、を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
［トランジスタ２００ａおよびトランジスタ２００ｂ］
図１、および図２に示すように、トランジスタ２００ａは、基板（図示せず）上に配置された絶縁体２１０上の絶縁体２１２と、絶縁体２１２に埋め込まれるように配置された導電体２０３＿１と、導電体２０３＿１上および絶縁体２１２上の絶縁体２１４と、絶縁体２１４上の導電体２３５＿２および導電体２３５＿３と、絶縁体２１４、導電体２３５＿２および導電体２３５＿３を覆う様に形成された誘電体２７８と、誘電体２７８上の酸化物２３０と、導電体２３５＿２と導電体２３５＿３の間に位置し、且つ酸化物２３０と接する絶縁体２５０＿２と、絶縁体２５０＿２と接する導電体２６０＿２と、を有する。
また、図１、および図２に示すように、トランジスタ２００ｂは、基板（図示せず）上に配置された絶縁体２１０上の絶縁体２１２と、絶縁体２１２に埋め込まれるように配置された導電体２０３＿２と、導電体２０３＿２上および絶縁体２１２上の絶縁体２１４と、絶縁体２１４上の導電体２３５＿３および、導電体２３５＿４と、絶縁体２１４、導電体２３５＿３および導電体２３５＿４を覆う様に形成された誘電体２７８と、誘電体２７８上の酸化物２３０と、導電体２３５＿３と導電体２３５＿４の間に位置し、且つ酸化物２３０と接する絶縁体２５０＿３と、絶縁体２５０＿３と接する導電体２６０＿３と、を有する。
なお、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物２３０を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、２層、３層または４層以上の積層構造としてもよい。
また、トランジスタ２００ａおよびトランジスタ２００ｂでは、導電体２６０＿２および導電体２６０＿３を単層の構成で示しているが、本発明はこれに限られるものではない。例えば、導電体２６０＿２、および導電体２６０＿３を、２層以上の積層構造としてもよい。
ここで、上述したように、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした、点対称の構成を有している。
つまり、トランジスタ２００ｂは、トランジスタ２００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ２００ａ、およびトランジスタ２００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ２００ｂについては、トランジスタ２００ａの説明を参酌することができる。
例として、トランジスタ２００ａの導電体２０３＿１、絶縁体２５０＿２、導電体２６０＿２は、それぞれ、トランジスタ２００ｂの導電体２０３＿２、絶縁体２５０＿３、導電体２６０＿３に対応する。
なお、酸化物２３０は、トランジスタ２００ａと、トランジスタ２００ｂとで、共通する構造である。従って、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機能する領域と、トランジスタ２００ａのソースまたはドレインの一方として機能する領域と、トランジスタ２００ｂのチャネル形成領域として機能する領域と、トランジスタ２００ｂのソースまたはドレインの一方として機能する領域と、トランジスタ２００ａおよびトランジスタ２００ｂのソースまたはドレインの他方として機能する領域を有する。
上記構成により、ソースおよびドレインの一方と電気的に接続するプラグを共通化することができる。特に、トランジスタ２００ａとトランジスタ２００ｂとが、酸化物２３０を共有することで、トランジスタ２００ａの第１のゲートとして機能する導電体２６０＿２と、トランジスタ２００ｂの第１のゲートとして機能する導電体２６０＿３との間を、最小加工寸法としてもよい。導電体２６０＿２と導電体２６０＿３との間の距離を、最小加工寸法とすることで、２個のトランジスタの占有面積を縮小することができる。
酸化物２３０として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物に代表される酸化物半導体を用いるとよい。特に、元素Ｍとしては、アルミニウム、ガリウム、イットリウム、または錫であると好適である。または、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００ａ、およびトランジスタ２００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００ａ、およびトランジスタ２００ｂに用いることができる。
ここで、図２（Ｂ）における、トランジスタ２００ａのチャネル近傍の領域の拡大図を図８（Ａ）に示す。
図８（Ａ）に示すように、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機能する領域２３４と、トランジスタ２００ａのソースまたはドレインとして機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。図８では、領域２３４近傍を破線で示す。図８では、図の明瞭化のために領域２３４の位置を酸化物２３０の中央付近に示しているが、これに限らず、酸化物２３０と絶縁体２５０＿２との界面付近、または、酸化物２３０と誘電体２７８との界面付近、または破線で示す範囲の酸化物２３０全体としてもよい。
ソースまたはドレインとして機能する領域２３１は、酸素濃度が低く、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソースまたはドレインとして機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。
なお、酸化物２３０の領域２３１において、少なくとも酸化物２３０の表面および表面近傍（図中、領域２４２＿２および領域２４２＿３で示す）のみ低抵抗化されていればよい。つまり、低抵抗化した領域２３１において、領域２４２＿２および領域２４２＿３が最も低抵抗化されていることが好ましい。
なお、領域２３１は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、希ガス、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。さらに、領域２３１において、領域２４２＿２および領域２４２＿３は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、希ガス、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が他の領域よりも高いことが好ましい。
例えば、領域２３１は、酸化物２３０の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。酸化物２３０に、金属元素が添加されることで、領域２３１を低抵抗化することができる。なお、領域２３１は、酸化物２３０中の金属元素と、添加された金属元素とが、合金化した領域２４２＿２および領域２４２＿３を有してもよい。
領域２４２＿２および領域２４２＿３を形成するためには、例えば、酸化物２３０の領域２３１に接して、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を設ければよい。これにより、当該膜中の金属元素が酸化物半導体に添加され、酸化物半導体中に金属化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄せる場合がある。
また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
なお、酸化物２３０の各領域は、トランジスタ２００ａにおいては、導電体２６０＿２および絶縁体２５０＿２をマスクとし、酸化物２３０へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成する。また、トランジスタ２００ｂにおいては、導電体２６０＿３および絶縁体２５０＿３をマスクとし、酸化物２３０へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成する。そのため、トランジスタ２００ａおよびトランジスタ２００ｂを有する半導体装置を、複数同時に形成する場合、半導体装置間の電気特性バラつきを小さくすることができる。
また、図８（Ａ）に示すように、トランジスタ２００ａのチャネル長は、領域２３４の長さと概略等しい。領域２３４の長さは、導電体２６０＿２の両方の側面と、酸化物２３０と、が絶縁体２５０＿２を介して、重なる領域の長さに、導電体２６０＿２の短辺の底面と、酸化物２３０と、が絶縁体２５０＿２を介して重なる領域の長さを加えた長さと概略等しい。つまり、トランジスタ２００ａのチャネル長は、導電体２６０＿２の短辺に平行な方向の長さ２６０Ｗよりも長くすることができる。
トランジスタ２００ａを微細化し、長さ２６０Ｗをより微細に作製してもトランジスタ２００ａのチャネル長を長さ２６０Ｗよりも長くすることができるので、トランジスタのショートチャネル効果を抑制することができる。なお、トランジスタ２００ａのチャネル長は、長さ２６０Ｗの１．５倍以上１０倍以下とする。
なお、トランジスタ２００ｂの構成および効果についても上述のトランジスタ２００ａの構成および効果を参酌することができる。
以下では、本発明の一態様に係るトランジスタ２００ａ、およびトランジスタ２００ｂの詳細な構成について説明する。なお、以下においてもトランジスタ２００ｂの構成については、トランジスタ２００ａを参酌することができる。
トランジスタ２００ａの第２のゲート電極として機能する導電体２０３＿１は、酸化物２３０および導電体２６０＿２と重なるように配置する。
ここで、導電体２６０＿２は、トランジスタ２００ａの第１のゲート電極として機能する場合がある。また、導電体２０３＿１は、トランジスタ２００ａの第２のゲート電極として機能する場合がある。
なお、導電体２０３＿１に印加する電位は、接地電位や、導電体２６０＿２に印加する電位と異なる任意の電位としてもよい。例えば、導電体２０３＿１に印加する電位を、導電体２６０＿２に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００ａのしきい値電圧を制御することができる。特に、導電体２０３＿１に負の電位を印加することにより、トランジスタ２００ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。従って、導電体２６０＿２に印加する電圧が０Ｖのときのドレイン電流を小さくすることができる。
一方、導電体２０３＿１に印加する電位は、導電体２６０＿２に印加する電位と同電位としてもよい。導電体２０３＿１に印加する電位は、導電体２６０＿２に印加する電位と同電位とする場合、導電体２０３＿１は、酸化物２３０における領域２３４よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体２０３＿１は、チャネル幅方向において、酸化物２３０の領域２３４の端部よりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０３＿１と、導電体２６０＿２とは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、導電体２６０＿２、および導電体２０３＿１に電位を印加した場合、導電体２６０＿２から生じる電界と、導電体２０３＿１から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０＿２の電界と、第２のゲート電極としての機能を有する導電体２０３＿１の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁体２１０は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１０は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１０として窒化シリコン、酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０より上層に拡散するのを抑制することができる。なお、絶縁体２１０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体２１０は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２１４などに含まれる酸素が下方拡散するのを抑制することができる。
絶縁体２５０＿２は、トランジスタ２００ａの第１のゲート絶縁膜として機能でき、絶縁体２１４は、トランジスタ２００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ２００ａでは、絶縁体２１４を単層の構成で示しているが、本発明はこれに限られるものではない。例えば、絶縁体２１４は、２層以上を積層した構造にしてもよい。
酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面または界面近傍が低抵抗化する場合がある。
上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面または界面近傍、および希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面または界面近傍、および希ガスの周辺が低抵抗化する場合がある。
また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れた領域では、結晶性が崩れ、非晶質のように観察される場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、および窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソースまたはドレインとして機能する低抵抗化した領域を設けることができる。
ここで、トランジスタ２００ａは、導電体２６０＿２と、導電体２３５＿２と、の間および導電体２６０＿２と、導電体２３５＿３と、の間に寄生容量が形成される場合がある。同様に、トランジスタ２００ｂは、導電体２６０＿３と、導電体２３５＿３と、の間および導電体２６０＿３と、導電体２３５＿４と、の間に寄生容量が形成される場合がある。
この場合は、図４（Ｂ）に示すように、導電体２３５＿２の側面に絶縁体２２０＿２を設け、導電体２３５＿３の側面に絶縁体２２０＿３を設ける構成とすることで、トランジスタ２００ａの寄生容量を低減することができる。トランジスタ２００ｂも同様に、導電体２３５＿４の側面に絶縁体２２０＿４を設ける構成とすることで、トランジスタ２００ｂの寄生容量を低減することができる。寄生容量を低減することで、トランジスタ２００ａおよびトランジスタ２００ｂを高速に動作することができる。
ここで、図２に示すように、トランジスタ２００ａ、およびトランジスタ２００ｂを覆うように、絶縁体２７３を設けてもよい（図２参照）。
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
また、酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化アルミニウムと接する酸化物２３０に、領域２４２が設けられている場合、領域２４２中の水素を酸化アルミニウムが吸収し、水素が低減された領域２４２は、酸化物２３０の他の領域中の水素を吸収する場合がある。従って、酸化物２３０中の水素濃度を低減することができる。また、絶縁体２７３と、絶縁体２５０＿２および絶縁体２５０＿３とが、接する領域を有することで、絶縁体２５０＿２および絶縁体２５０＿３に酸素を供給できる場合がある。
［トランジスタ１４０ａおよびトランジスタ１４０ｂ］
図１、および図２に示すように、トランジスタ１４０ａおよびトランジスタ１４０ｂは、上述のトランジスタ２００ａおよびトランジスタ２００ｂの構成とは、トランジスタ２００ａの第２のゲート電極として機能する導電体２０３＿１およびトランジスタ２００ｂの第２のゲート電極として機能する導電体２０３＿２を有しないところが異なる。その他の構成については、トランジスタ２００ａおよびトランジスタ２００ｂと同様の構成である。
図１および図２に示すように、トランジスタ１４０ａおよびトランジスタ１４０ｂは、トランジスタ２００ａおよびトランジスタ２００ｂのＡ１－Ａ２方向の両端を挟むように隣接して配置されている。即ち、トランジスタ２００ａのＡ１方向に隣接するようにトランジスタ１４０ａが配置され、トランジスタ２００ｂのＡ２方向に隣接するようにトランジスタ１４０ｂが配置される。
例えば、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂで構成されたメモリセルを複数有する半導体装置において、該メモリセルが、図１および図２におけるＡ１－Ａ２方向およびＡ３－Ａ４方向へ連続して配置されている場合、Ａ１－Ａ２方向においては、隣接するメモリセルは、共通の酸化物２３０を有するために、隣接するメモリセル間において、トランジスタが電気的に接続されてしまう。
トランジスタ１４０ａおよびトランジスタ１４０ｂを有することで、隣接するメモリセル間を電気的に分離することができる。即ち、トランジスタ１４０ａは、Ａ１方向に隣接するメモリセルと、電気的に分離する機能を有し、トランジスタ１４０ｂは、Ａ２方向に隣接するメモリセルと、電気的に分離することができる機能を有する。このような機能は、トランジスタ１４０ａおよびトランジスタ１４０ｂを常にオフ状態とすればよい。トランジスタ１４０ａおよびトランジスタ１４０ｂを常にオフ状態にするためには、トランジスタ１４０ａの第１のゲート電極の機能を有する導電体２６０＿１およびトランジスタ１４０ｂの第１のゲート電極の機能を有する導電体２６０＿４にトランジスタ１４０ａおよびトランジスタ１４０ｂそれぞれがオフ状態となる電位を与えればよい。
また、図３に示すように、トランジスタ１４０ａの第２のゲート電極の機能を有する導電体２０５＿１およびトランジスタ１４０ｂの第２のゲート電極の機能を有する導電体２０５＿２を設けても良い。このような構成とすることで、例えば、導電体２０５＿１および導電体２０５＿２に負の電位を与えることで、トランジスタ１４０ａおよびトランジスタ１４０ｂがオフ状態となる導電体２６０＿１へ与える電位および導電体２６０＿４へ与える電位を低く抑えることができる。また、オフ電流を低減することもできる。
または、導電体２０５＿１と導電体２６０＿１と、を接続して同じ電位を与え、導電体２０５＿２と導電体２６０＿４と、を接続して同じ電位を与えてもよい。
［容量素子１００ａおよび容量素子１００ｂ］
図１、および図２に示すように、容量素子１００ａは、トランジスタ２００ａと重畳する領域に設ける。同様に、容量素子１００ｂは、トランジスタ２００ｂと重畳する領域に設ける。また、図８（Ｂ）に図１、および図２にＡ７－Ａ８の一点鎖線で示す部分の断面図を示す。
なお、トランジスタ２００ａの説明と同様に、容量素子１００ｂは、容量素子１００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子１００ａ、および容量素子１００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌することができる。
容量素子１００ａは、導電体２３５＿２と、導電体２３５＿２を覆う様に配置された誘電体２７８と、誘電体２７８上の酸化物２３０と、を有する。また、容量素子１００ｂは、導電体２３５＿４と、導電体２３５＿４を覆う様に配置された誘電体２７８と、誘電体２７８上の、酸化物２３０と、を有する。
また、酸化物２３０が有する領域２４２＿２は、容量素子１００ａの一方の電極と、トランジスタ２００ａのソースまたはドレインの他方と、を兼ねる構成となっている。導電体２３５＿２は、容量素子１００ａの他方の電極としての機能を有する。導電体２３５＿２と、領域２４２＿２と、は誘電体２７８を介して重なる。同様に、酸化物２３０が有する領域２４２＿４は、容量素子１００ｂの一方の電極と、トランジスタ２００ｂのソースまたはドレインの他方と、を兼ねる構成となっている。導電体２３５＿４は、容量素子１００ｂの他方の電極としての機能を有する。導電体２３５＿４と、領域２４２＿４と、は誘電体２７８を介して重なる。
図１（Ｂ）、図２（Ｂ）および図８（Ｂ）に示すように、容量素子１００ａおよび容量素子１００ｂは、概ね平面上に容量素子を配置することができるので、誘電体２７８の被覆性が向上するので、誘電体２７８を薄くすることができ、容量素子１００ａおよび容量素子１００ｂの容量値を大きくすることが可能となり好ましい。
また、誘電体２７８は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
また、誘電体２７８は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。誘電体２７８の膜厚は、０．１ｎｍ以上２０ｎｍ以下、好ましくは、０．３ｎｍ以上１０ｎｍ以下、より好ましくは、１ｎｍ以上５ｎｍ以下とする。
＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２１０および絶縁体２７３として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体２１０および絶縁体２７３としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体２１０および絶縁体２７３は、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ましい。
絶縁体２１４および絶縁体２５０（絶縁体２５０＿１、絶縁体２５０＿２、絶縁体２５０＿３および絶縁体２５０＿４）は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２１４および絶縁体２５０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。
または、絶縁体２１４および絶縁体２５０は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２５０において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物２３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。また、例えば、絶縁体２５０において、酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体２１２、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２２０および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２２０および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
＜導電体＞
導電体２０３（導電体２０３＿１および導電体２０３＿２）、導電体２０５（導電体２０５＿１および導電体２０５＿２）、導電体２３５（導電体２３５＿１、導電体２３５＿２、導電体２３５＿３、導電体２３５＿４および導電体２３５＿５）、導電体２６０（導電体２６０＿１、導電体２６０＿２、導電体２６０＿３および導電体２６０＿４）、導電体２４０および導電体２４５としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、特に、導電体２６０として、酸化物２３０に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物２３０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明に係る半導体層および酸化物２３０に適用可能な金属酸化物について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面および界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の作製方法を図９乃至図２０を用いて説明する。また、図９乃至図２０において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
例えば、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に絶縁体２１０上に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２０３＿１および導電体２０３＿２となる導電膜は、多層膜とすることができる。例えば、導電体２０３＿１および導電体２０３＿２となる導電膜としてタングステンを成膜するとよい。
次に、リソグラフィー法を用いて、導電体２０３＿１および導電体２０３＿２となる導電膜を加工し、導電体２０３＿１および導電体２０３＿２を形成する。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０３＿１および導電体２０３＿２となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
次に、絶縁体２１０上、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１２となる絶縁膜を成膜する。絶縁体２１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体２１２となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。
ここで、絶縁体２１２となる絶縁膜の膜厚は、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚以上とすることが好ましい。例えば、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１とすると、絶縁体２１２となる絶縁膜の膜厚は、１以上３以下とする。
次に、絶縁体２１２となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１２となる絶縁膜の一部を除去し、導電体２０３＿１の表面および導電体２０３＿２の表面を露出させる。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２と、絶縁体２１２を形成することができる（図９参照。）。
以下では、上記と異なる導電体２０３＿１および導電体２０３＿２の形成方法について説明する。
絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
０２８３］
次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、または酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
例えば、導電体２０３＿１および導電体２０３＿２となる導電膜を、多層構造とする場合、例えば、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜するとよい。当該金属窒化物を導電体２０３＿１および導電体２０３＿２となる導電膜の下層に用いることにより、後述する導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの拡散しやすい金属を用いても、当該金属が導電体２０３＿１および導電体２０３＿２から外に拡散するのを防ぐことができる。
次に、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０３＿１および導電体２０３＿２となる導電膜の上層、ならびに導電体２０３＿１および導電体２０３＿２となる導電膜の下層の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３＿１および導電体２０３＿２となる導電膜が残存する。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。以上が、導電体２０３＿１および導電体２０３＿２の異なる形成方法である。
次に、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図９参照。）。
次に、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体２１４に含まれる水素や水などの不純物を除去することなどができる。または、加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。尚、加熱処理は行わなくても良い場合がある。
次に、導電体２３５（導電体２３５＿１、導電体２３５＿２、導電体２３５＿３、導電体２３５＿４および導電体２３５＿５）となる導電膜を成膜する。導電体２３５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、リソグラフィー法によって、導電体２３５となる導電膜を加工し、導電体２３５（導電体２３５＿１、導電体２３５＿２、導電体２３５＿３、導電体２３５＿４および導電体２３５＿５）を形成する。ここで、導電体２３５は、導電体２３５＿２と導電体２３５＿３の間が導電体２０３＿１と重なるように配置し、導電体２５３＿３と導電体２３５＿４の間が、導電体２０３＿２と重なるように配置する（図９参照。）。
次に、絶縁体２１４および導電体２３５を覆う様に誘電体２７８を成膜する（図１０参照。）。誘電体２７８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、誘電体２７８上に酸化物２３０となる酸化膜を成膜する（図１１参照。）。酸化物２３０となる酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化物２３０となる酸化膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化物２３０となる酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化物２３０となる酸化膜の成膜時に、スパッタリングガスに含まれる酸素の一部が誘電体２７８を通り、絶縁体２１４に供給される場合がある。
なお、酸化物２３０となる酸化膜のスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
酸化物２３０となる酸化膜として、スパッタリング法によって成膜する場合には、例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットまたはＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］のターゲットなどを用いて成膜する。
本実施の形態では、酸化物２３０となる酸化膜を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、２層、３層または４層以上の積層構造としてもよい。積層構造とする場合は、スパッタリング法によって成膜する場合には、Ｉｎ、ＧａおよびＺｎの原子数比の異なる複数のターゲットを用いて、積層構造としてもよい。または、スパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。または、Ｉｎ、ＧａおよびＺｎの原子数比およびスパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。
次に、加熱処理を行ってもよい。加熱処理は、上述の加熱処理と同様の条件を用いることができる。加熱処理によって酸化物２３０となる酸化膜中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、酸化物２３０となる酸化膜を加工して、酸化物２３０を形成する。この時、酸化物２３０と重ならない領域の誘電体２７８がエッチングされて、絶縁体２１４の表面が露出する場合がある（図１１参照。）。
ここで、図１１（Ａ）に示すように、酸化物２３０の長辺は、導電体２３５の長辺と平行な方向と直交する方向に伸長するように形成する。また、少なくとも一部が導電体２０３と重なるように形成する。
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化物２３０となる酸化膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化物２３０となる酸化膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。酸化物２３０となる酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０などの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
次に、加熱処理を行っても良い。加熱処理の条件は、上述の加熱処理の条件を用いることができる。
次に、絶縁体２１４、導電体２３５および酸化物２３０の上に、絶縁膜２５０Ａを成膜する（図１２参照。）。絶縁膜２５０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁膜２５０Ａを積層構造としてもよい。例えば、絶縁膜２５０Ａを、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁膜２５０Ａの２層目の成膜することで、絶縁膜２５０Ａの１層目に酸素を添加することができる。
ここで、加熱処理を行なってもよい。該加熱処理は、上述の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜２５０Ａ中の水分濃度および水素濃度を低減させることができる。
次に、絶縁膜２５０Ａの上に導電膜２６０Ａを成膜する（図１３参照。）。導電膜２６０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電膜２６０Ａは、２層以上の積層構造としてもよい。例えば、窒化チタンをＣＶＤ法、またはＡＬＤ法を用いて成膜した後にＣＶＤ法によってタングステンを成膜してもよい。
次に、ＣＭＰ処理を行うことによって、導電膜２６０Ａの一部を除去し、絶縁膜２５０Ａの一部を露出させることで、導電体２６０（導電体２６０＿１、導電体２６０＿２、導電体２６０＿３および導電体２６０＿４）を形成する（図１４参照。）。
次に、露出している部分の絶縁膜２５０Ａ、つまり導電体２３５の上面と重なる領域の絶縁膜２５０Ａをエッチングし、絶縁体２５０（絶縁体２５０＿１、絶縁体２５０＿２、絶縁体２５０＿３および絶縁体２５０＿４）を形成する。これによって、導電体２３５の上面と重なる領域の酸化物２３０が露出する（図１５参照。）。
続いて、酸化物２３０上、絶縁体２５０上および導電体２６０上に膜２４２Ａを成膜する（図１６参照。）。
膜２４２Ａは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いる。膜２４２Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜２４２Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜２４２Ａから、膜２４２Ａの成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が膜２４２Ａへと、拡散し、酸化物２３０の表層に低抵抗化された領域２４２（領域２４２＿１、領域２４２＿２、領域２４２＿３および領域２４２＿４）を形成することができる。その後、膜２４２Ａを、除去してもよい（図１７参照。）。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。
ここで、膜２４２Ａの金属元素、および酸化物２３０の金属元素により、金属化合物を形成することで、低抵抗化された領域２４２が形成される。なお、領域２４２は、膜２４２Ａの成分と、酸化物２３０の成分とを含む金属化合物を有する層とする。例えば、領域２４２は、酸化物２３０の金属元素と、膜２４２Ａの金属元素とが、合金化した層を有していてもよい。合金化することで、金属元素は比較的安定な状態となり、信頼性の高い半導体装置を提供することができる。
また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
上記領域２４２の形成工程、または加熱処理において、酸化物２３０の領域２３１の酸素が、領域２４２に吸収されることで、領域２３１に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１のキャリア密度は、増加する。従って、酸化物２３０の領域２３１は、ｎ型となり、低抵抗化される。
上記構成とすることで、酸化物２３０の各領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
ここで、上述の膜２４２Ａを用いて領域２３１を形成する方法とは別に、または、加えて、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法などを用いて、領域２３１を形成してもよい。ここで、導電体２３５の上面と重なる領域近傍における酸化物２３０には、当該イオンが到達できるが、その他の領域の酸化物２３０には、当該イオンが到達することができない。従って、自己整合的に領域２３１を形成することができる。
イオンドーピング法などで質量分離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
次に、絶縁体２７３を成膜する。絶縁体２７３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体２７３としては、スパッタリング法によって、酸化アルミニウムを成膜するとよい（図１８参照。）
次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、酸化窒化シリコンを用いる。
絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる（図１９参照。）。
なお、図では、絶縁体２８０を単層構造にしているが、２層以上の積層構造としてもよい。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有する層を積層することで、内部応力を相殺してもよい。
次に、絶縁体２８０に、酸化物２３０の領域２３１が有する領域２４２＿３に達する開口を形成する。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１が有する領域２４２＿３へイオン注入を行ってもよい。開口以外は、絶縁体２８０によってイオンが到達することができない。即ち、自己整合的に開口へイオン注入することができる。このイオン注入によって、開口の領域２３１が有する領域２４２＿３のキャリア密度をより高くすることができるので、導電体２４０と、領域２３１が有する領域２４２＿３と、のコンタクト抵抗を低減することができる場合がある。
次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体２８０上の、導電体２４０となる導電膜を除去する。その結果、上記開口のみに、該導電膜を残存することで上面が平坦な導電体２４０を形成することができる。
また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
次に、導電体２４５となる導電膜を成膜する。導電体２４５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、リソグラフィー法によって、導電体２４５となる導電膜を加工し、導電体２４５を形成する。導電体２４５は、Ａ１－Ａ２方向と平行な方向に伸長して形成する（図２０参照。）。
以上により、図１に示す、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置を作製することができる。
＜半導体装置の変形例＞
図５は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例を示す。図５（Ａ）は半導体装置の上面を示す。なお、図の明瞭化のため、図５（Ａ）において一部の膜は省略されている。また、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図である。また、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面図である。
図５に示す半導体装置は、領域２４２（領域２４２＿１、領域２４２＿２、領域２４２＿３、領域２４２＿４および領域２４２＿５）を有さず、絶縁体２５０が、絶縁体２５０＿１、絶縁体２５０＿２、絶縁体２５０＿３および絶縁体２５０＿４に分離しない構成であり、導電体２６０が、２層構造となっているところが、図１および図２に示す半導体装置と異なる。
その他の構成、効果については、図１および図２に示す半導体装置を参酌することができる。
図６は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例を示す。図６（Ａ）は半導体装置の上面を示す。なお、図の明瞭化のため、図６（Ａ）において一部の膜は省略されている。また、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図である。また、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面図である。
図６に示す半導体装置は、導電体２３５（導電体２３５＿１、導電体２３５＿２、導電体２３５＿３、導電体２３５＿４および導電体２３５＿５）の側面に接して、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）を有するところが、図５に示す半導体装置と異なる構成となっている。
導電体２３５＿２の側面に絶縁体２２０＿２を設け、導電体２３５＿３の側面に絶縁体２２０＿３を設けることで、トランジスタ２００ａの寄生容量を低減することができる。トランジスタ２００ｂも同様に、導電体２３５＿３の側面に絶縁体２２０＿３を設け、導電体２３５＿４の側面に絶縁体２２０＿４を設ける構成とすることで、トランジスタ２００ｂの寄生容量を低減することができる。寄生容量を低減することで、トランジスタ２００ａおよびトランジスタ２００ｂを高速に動作することができる。その他の構成、効果については、図５に示す半導体装置を参酌することができる。尚、図５および図６に示す半導体装置は、図３に示すように、トランジスタ１４０ａの第２のゲート電極の機能を有する導電体２０５＿１およびトランジスタ１４０ｂの第２のゲート電極の機能を有する導電体２０５＿２を有する構成としてもよい。
＜半導体装置の応用例＞
上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２１に示すようにセル６００と、セル６００と同様の構成を有するセル６０１がトランジスタ１４０ｂを介して接続されている構成としてもよい。なお、本明細書では、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有する半導体装置をセルと称する。尚、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、上述のトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂに係る記載を参酌することができる。
図２１は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有するセル６００と、セル６００と同様の構成を有するセル６０１がトランジスタ１４０ｂを介して接続されている断面図である。
図２１に示すように、セル６００と、セル６０１と、の間にはトランジスタ１４０ｂが配置されており、トランジスタ１４０ｂを常にオフ状態とすることで、セル６００とセル６０１と、を電気的に分離することができる。トランジスタ１４０ｂの機能および効果については、上述のトランジスタ１４０ａおよびトランジスタ１４０ｂの説明を参酌することができる。
上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを形成することにより、セルの面積を低減し、半導体装置の微細化または高集積化を図ることができる。
［セルアレイの構造］
ここで、本実施の形態のセルアレイの一例を図２２に示す。例えば、図１に示す半導体装置の構成を一つのセルとして、該セルを行列、またはマトリクス上に配置することで、セルアレイを構成することができる。
図２２は、図１に示すセルの構成を、マトリクス状に配置した一形態を示す回路図である。図２２に示すセルアレイでは、配線ＢＬが行方向に延伸され、配線ＷＬが列方向に延伸される。
図２２に示すように、セルを構成するトランジスタ２００ａとトランジスタ２００ｂのソースおよびドレインの一方が共通の配線ＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的に接続する。また、当該配線ＢＬは、行方向に配置されたセル６００が有するトランジスタ２００ａとトランジスタ２００ｂのソースおよびドレインの一方とも電気的に接続する。一方、セル６００を構成する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートは、それぞれ異なる配線ＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。また、これらの配線ＷＬは、列方向に配置されたセル６００が有する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートと、それぞれ電気的に接続する。また、行方向に配置された隣り合うセル６００間に、トランジスタ１４０ａおよびトランジスタ１４０ｂが配置される。トランジスタ１４０ａの第１のゲートと、トランジスタ１４０ｂの第１のゲートは、それぞれ異なる配線ＩＬ（ＩＬ０１およびＩＬ０２）と電気的に接続する。また、これらの配線ＩＬは、列方向に配置された、トランジスタ１４０ａの第１のゲートと、トランジスタ１４０ｂの第１のゲートと、それぞれ電気的に接続する。配線ＩＬには、トランジスタ１４０ａおよびトランジスタ１４０ｂがそれぞれ常にオフ状態となる電位を与えることによって、隣り合うセル間を電気的に分離することができる。
例えば、図２１に示す、ＢＬ０２、ＷＬ０３、ＷＬ０４と接続されたセル６００では、図２１に示すように、導電体２４０がＢＬ０２と電気的に接続され、導電体２６０＿２がＷＬ０３と電気的に接続され、導電体２６０＿３がＷＬ０４と電気的に接続される。
また、各セル６００が有するトランジスタ２００ａおよびトランジスタ２００ｂには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。当該ＢＧはトランジスタ４００と接続されており、ＢＧに印加される電位は、トランジスタ４００によって制御することができる。また、セル６００が有する、容量素子１００ａの導電体２３５＿２、および容量素子１００ｂの導電体２３５＿４は、それぞれ、異なる配線ＰＬと電気的に接続する。
また、図２２に示す回路図の各配線および各部位のレイアウトを示した模式図を、図２３に示す。図２３に示すように、酸化物２３０および配線ＷＬをマトリクス状に配置することで、図２２に示す回路図の半導体装置を形成することができる。ここで、配線ＢＬは、配線ＷＬおよび酸化物２３０とは異なる層に設けることが好ましい。特に、配線ＢＬよりも、下層に容量素子１００ａ、および容量素子１００ｂを設けることで、酸化物２３０の長辺方向と、配線ＢＬが、概略平行になるレイアウトを実現することができる。従って、セルのレイアウトを単純化することができ、設計の自由度が向上し、工程コストを低減することができる。
また、当該セルアレイを平面のみでなく積層する構成としてもよい。複数のセルアレイを積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。
以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図２４を用いて説明する。
［記憶装置１］
図２４に示す記憶装置は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、容量素子１００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ３００と、を有している。図２４は、トランジスタ３００のチャネル長方向の断面図である。図２５は、図２４にＷ１－Ｗ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ３００近傍のトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ２００ａ、およびトランジスタ２００ｂは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００ａ、およびトランジスタ２００ｂは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図２４に示す記憶装置において、配線３００１はトランジスタ３００のソースおよびドレインの一方と電気的に接続され、配線３００２はトランジスタ３００のソースおよびドレインの他方と電気的に接続され、配線３００７はトランジスタ３００のゲートと電気的に接続されている。また、配線３００３はトランジスタ２００ａのソースおよびドレインの一方、およびトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続され、配線３００４ａはトランジスタ２００ａの第１のゲートと電気的に接続され、配線３００４ｂはトランジスタ２００ｂの第１のゲートと電気的に接続され、配線３００６ａはトランジスタ２００ａの第２のゲートと電気的に接続され、配線３００６ｂはトランジスタ２００ｂの第２のゲートと電気的に接続されている。また、配線３００５ａは容量素子１００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子１００ｂの電極の一方と電気的に接続されている。
図２４に示す半導体装置は、後述するＤＯＳＲＡＭのような酸化物トランジスタを設けた記憶装置に適用することができる。トランジスタ２００ａ、およびトランジスタ２００ｂのオフ電流が小さく、ソースおよびドレインの他方（容量素子１００ａ、および容量素子１００ｂの電極の他方ということもできる。）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
＜記憶装置１の構造＞
本発明の一態様の半導体装置は、図２４に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、容量素子１００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ３００を有する。トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂはトランジスタ３００の上方に設けられ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂは同じ層に配置される。なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、先の実施の形態を参酌することができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソースまたはドレインとして機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図２５に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソースまたはドレインとなる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図２４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００ａ、およびトランジスタ２００ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも比誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジスタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２４において、絶縁体３５０および絶縁体３５２が順に積層して設けられている。また、絶縁体３５０および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂとは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
上記において、導電体３５６を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
また、絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２４において、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層と、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体３６６、および導電体３７６は、プラグ、または配線として機能する。また、絶縁体３６０乃至絶縁体３７４は、上述した絶縁体と同様の材料を用いて設けることができる。
絶縁体３７４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられている。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの混入を防止することができる。また、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂに対する保護膜として用いることに適している。
また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００ａやトランジスタ２００ｂを構成する導電体等が埋め込まれている。なお、導電体２１８は、トランジスタ２００ａ、およびトランジスタ２００ｂ、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂとは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの水素の拡散を抑制することができる。
絶縁体２１２の上方には、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂが設けられている。なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構造は、先の実施の形態で説明したトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを用いればよい。また、図２４に示すトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
また、導電体２４８を導電体２１８と接するように設けることで、トランジスタ３００と接続される導電体２５３をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出すことができる。図２４においては、配線３００２をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出したが、これに限られることなく、配線３００１または配線３００７などをトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出す構成にしてもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜記憶装置２＞
図２６に示す半導体装置は、トランジスタ４００と、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する記憶装置である。以下に、記憶装置としての一形態を、図２６を用いて説明する。
本実施の形態に示す半導体装置における、トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの接続関係の一例を示した回路図を図２６（Ａ）に示す。また、図２６（Ａ）に示す配線１００３から配線１０１０などを対応させた半導体装置の断面図を図２６（Ｂ）に示す。また、図２６（Ｂ）にＷ３－Ｗ４の一点鎖線で示す部位の断面図を図２６（Ｃ）に示す。図２６（Ｃ）は、トランジスタ４００のチャネル形成領域におけるチャネル幅方向の断面図である。
図２６に示すように、トランジスタ２００ａは、ゲートが配線１００４ａと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ａのソース及びドレインの他方が容量素子１００ａの電極の一方を兼ねている。容量素子１００ａの電極の他方が配線１００５ａと電気的に接続される。トランジスタ２００ｂは、ゲートが配線１００４ｂと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ｂのソース及びドレインの他方が容量素子１００ｂの電極の一方を兼ねている。容量素子１００ｂの電極の他方が配線１００５ｂと電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、トランジスタ２００ａの第２のゲート、トランジスタ２００ｂの第２のゲート、トランジスタ４００のソース、トランジスタ４００の第１のゲート、およびトランジスタ４００の第２のゲートは、配線１００６ａ、配線１００６ｂ、配線１００７、配線１００８、および配線１００９を介してそれぞれ電気的に接続される。
ここで、配線１００４ａに電位を印加することで、トランジスタ２００ａのオン状態、オフ状態を制御することができる。トランジスタ２００ａをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ａを介して、容量素子１００ａに電荷を供給することができる。このとき、トランジスタ２００ａをオフ状態にすることで、容量素子１００ａに供給された電荷を保持することができる。また、配線１００５ａは、任意の電位を与えることで、容量結合によって、トランジスタ２００ａと容量素子１００ａの接続部分の電位を制御することができる。例えば、配線１００５ａに接地電位を与えると、上記電荷を保持しやすくなる。
同様に配線１００４ｂに電位を印加することで、トランジスタ２００ｂのオン状態、オフ状態を制御することができる。トランジスタ２００ｂをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ｂを介して、容量素子１００ｂに電荷を供給することができる。このとき、トランジスタ２００ｂをオフ状態にすることで、容量素子１００ｂに供給された電荷を保持することができる。また、配線１００５ｂは、任意の電位を与えることで、容量結合によって、トランジスタ２００ｂと容量素子１００ｂの接続部分の電位を制御することができる。例えば、配線１００５ｂに接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートに負の電位を与え、トランジスタ２００ａおよびトランジスタ２００ｂのしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースとトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートとを接続する構成にすることで、配線１０１０によって、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲート電圧を制御することができる。トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートソース間の電圧、および第２のゲートソース間の電圧は、０Ｖになる。トランジスタ４００の第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さく、しきい値電圧がトランジスタ２００ａおよびトランジスタ２００ｂより大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持することで、トランジスタ２００ａおよびトランジスタ２００ｂに電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。つまり、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００に電源供給をしなくても、容量素子１００ａおよび容量素子１００ｂに電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ４００、容量素子１００ａおよび容量素子１００ｂの接続関係は、図２６（Ａ）および図２６（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
＜記憶装置２の構造＞
図２６（Ｂ）は、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ４００を有する記憶装置の断面図である。なお、図２６に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
本発明の一態様の記憶装置は、図２６に示すようにトランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する。トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂは同じ層に配置される。
なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂとしては、先の実施の形態、および図１で説明した半導体装置が有する容量及びトランジスタを用いればよい。なお、図２６に示す容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０と、第２のゲート電極として機能する導電体４０５と、導電体４６０の側面と接する絶縁体４５０と、ソースまたはドレインとして機能する酸化物２３０と、を有する。また、第２のゲート電極として機能する導電体４０５は、配線として機能する導電体４０３と、電気的に接続されている。
トランジスタ４００において、導電体４０５は、導電体２０３＿１および導電体２０３＿２と、同じ層である。絶縁体４５０は、絶縁体２５０＿１、絶縁体２５０＿２、絶縁体２５０＿３および絶縁体２５０＿４と、同じ層である。導電体４６０は、導電体２６０＿１、導電体２６０＿２、導電体２６０＿３および導電体２６０＿４と、同じ層である。
トランジスタ４００の活性層として機能する酸化物２３０は、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図２７および図２８を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。ＤＯＳＲＡＭとは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。なお、以下において、ＤＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
ＤＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＤＯＳＲＡＭ１４００＞＞
図２７にＤＯＳＲＡＭの構成例を示す。図２７に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ－ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ－ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ－ＳＡアレイ１４２０）
ＭＣ－ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞－１４２５＜Ｎ－１＞を有する。図２８（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２８（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図２８（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合がある。
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジスタＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａのゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に電気的に接続されている。このように、ビット線ＢＬＬ（ＢＬＲ）がトランジスタＭＷ１ａの第１端子とトランジスタＭＷ１ｂの第１端子に共通で用いられる。
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、トランジスタＭＷ１ａとしてトランジスタ２００ａ、トランジスタＭＷ１ｂとしてトランジスタ２００ｂを用い、容量素子ＣＳ１ａとして容量素子１００ａを用い、容量素子ＣＳ１ｂとして容量素子１００ｂを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、第１端子、または第２端子に電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞－１４２６＜Ｎ－１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部から入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ－ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
ＭＣ－ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
従って、ＯＳトランジスタを用いたＤＯＳＲＡＭは、大容量化が容易である。さらにＯＳトランジスタを用いたＤＯＳＲＡＭは、長時間の保持が可能であるため、リフレッシュ動作のペナルティが実質無視できる。さらに、ＯＳトランジスタを用いたＤＯＳＲＡＭは、バックゲートの電位を利用し、周辺回路のパワーゲーティングを行うことができる。
ここで、ＯＳトランジスタを用いたＤＯＳＲＡＭと、一般的なＤＲＡＭの消費電力を比較したグラフを図２９に示す。なお、縦軸は、実際の場合における、一般的なＤＲＡＭの消費電力を１とした割合（Ａ．Ｕ：任意単位）である（Ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）。また、実際の場合は、１日のうち、１０％がアクティブ、９０％がスタンバイ、またはセルフリフレッシュモードであると想定している。図に示すように、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は、リフレッシュ動作の頻度を低減した場合（ＤＯＳＲＡＭ ｉｎ ｌｏｗ ｒｅｆｒｅｓｈ ｒａｔｅ ｍｏｄｅ）、一般的なＤＲＡＭの消費電力の約２０％削減できると推定される。また、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は、パワーゲーティングを行った場合（ＤＯＳＲＡＭ ｉｎ ｐｏｗｅｒ ｇａｔｉｎｇ ｍｏｄｅ）、約６０％を削減できると推定される。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図３０を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図３０はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００を用いることができる。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭ４０２４に格納する場合、ＳＲＡＭ４０２４は回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭ４０２４に比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。本実施の形態のＮＯＳＲＡＭもＤＯＳＲＡＭと同様に、ＯＳメモリを適用することができる。
ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリを適用することができる。ここでは、このようなＦＰＧＡを「ＯＳ－ＦＰＧＡ」と呼ぶ。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＦＰＧＡ４０１４はＯＳ－ＦＰＧＡである。ＯＳ－ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ－ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３１を用いて説明を行う。
図３１（Ａ）は、図３０で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図３１（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図３１（Ｂ）は、図３０で説明したＡＩシステム４０４１を図３１（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図３１（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図３１（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図３２に、ＡＩシステムを組み込んだＩＣの一例を示す。図３２に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図３２では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図３３（Ａ）に、モニタ８３０を示す。モニタ８３０は、表示部８３１、筐体８３２、スピーカ８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。またモニタ８３０は、リモコン操作機８３４により、操作することができる。
またモニタ８３０は、放送電波を受信して、テレビジョン装置として機能することができる。
モニタ８３０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（３００ＭＨｚ以上３ＧＨｚ以下）またはＶＨＦ帯（３０ＭＨｚ以上３００ＭＨｚ以下）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部８３１に表示させることができる。例えば、４Ｋ－２Ｋ、８Ｋ－４Ｋ、１６Ｋ－８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
また、インターネットやＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｗｉ－Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部８３１に表示する画像を生成する構成としてもよい。このとき、モニタ８３０にチューナを有さなくてもよい。
また、モニタ８３０は、コンピュータと接続し、コンピュータ用モニタとして用いることができる。また、コンピュータと接続したモニタ８３０は、複数の人が同時に閲覧可能となり、会議システムに用いることができる。また、ネットワークを介したコンピュータの情報の表示や、モニタ８３０自体のネットワークへの接続により、モニタ８３０をテレビ会議システムに用いることができる。
また、モニタ８３０はデジタルサイネージとして用いることもできる。
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。
また、本発明の一態様の半導体装置を用いたＡＩシステムをモニタ８３０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
図３３（Ｂ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。
また、本発明の一態様の半導体装置を用いたＡＩシステムをビデオカメラ２９４０の画像処理部に用いることで、ビデオカメラ２９４０周囲の環境に応じた撮影が実現できる。具体的には、周囲の明るさに応じて最適な露出で撮影を行うことができる。また、逆光における撮影や屋内と屋外など、明るさの異なる状況を同時に撮影する場合では、ハイダイナミックレンジ（ＨＤＲ）撮影を行うことができる。
また、ＡＩシステムは、撮影者の癖を学習し、撮影のアシストを行うことができる。具体的には、撮影者の手振れの癖を学習し、撮影中の手振れを補正することで、撮影した画像には手振れによる画像の乱れが極力含まれないようにすることができる。また、撮影中にズーム機能を用いる際には、被写体が常に画像の中心で撮影されるようにレンズの向きなどを制御することができる。
図３３（Ｃ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した情報端末２９１０の制御情報や、制御プログラムなどを長期間保持することができる。
また、本発明の一態様の半導体装置を用いたＡＩシステムを情報端末２９１０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
また、ＡＩシステムは、ユーザーの癖を学習し、情報端末２９１０の操作のアシストを行うことができる。ＡＩシステムを搭載した情報端末２９１０は、ユーザーの指の動きや、目線などからタッチ入力を予測することができる。
図３３（Ｄ）に示すラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、ラップトップ型パーソナルコンピュータ２９２０の制御情報や、制御プログラムなどを長期間保持することができる。
また、本発明の一態様の半導体装置を用いたＡＩシステムをラップトップ型パーソナルコンピュータ２９２０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
また、ＡＩシステムは、ユーザーの癖を学習し、ラップトップ型パーソナルコンピュータ２９２０の操作のアシストを行うことができる。ＡＩシステムを搭載したラップトップ型パーソナルコンピュータ２９２０は、ユーザーの指の動きや、目線などから表示部２９２２へのタッチ入力を予測することができる。また、テキストの入力においては、過去のテキスト入力情報や、前後のテキストや写真などの図から入力予測を行い、変換のアシストを行う。これにより、入力ミスや変換ミスを極力低減することができる。
図３３（Ｅ）は、自動車の一例を示す外観図、図３３（Ｆ）は、ナビゲーション装置８６０を示している。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。ナビゲーション装置８６０は、表示部８６１、操作ボタン８６２、及び外部入力端子８６３を具備する。自動車２９８０とナビゲーション装置８６０は、それぞれ独立していても良いが、ナビゲーション装置８６０が自動車２９８０に組み込まれ、連動して機能する構成とするのが好ましい。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、自動車２９８０やナビゲーション装置８６０の制御情報や、制御プログラムなどを長期間保持することができる。また、本発明の一態様の半導体装置を用いたＡＩシステムを自動車２９８０の制御装置などに用いることで、ＡＩシステムは、ドライバーの運転技術や癖を学習し、安全運転のアシストや、ガソリンやバッテリなどの燃料を効率的に利用する運転のアシストを行うことができる。安全運転のアシストとしては、ドライバーの運転技術や癖を学習するだけでなく、自動車２９８０の速度や移動方法といった自動車の挙動、ナビゲーション装置８６０に保存された道路情報などを複合的に学習し、走行中のレーンから外れることの防止や、他の自動車、歩行者、構造体などとの衝突回避が実現できる。具体的には、進行方向に急カーブが存在する場合、ナビゲーション装置８６０はその道路情報を自動車２９８０に送信し、自動車２９８０の速度の制御や、ハンドル操作のアシストを行うことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００ａ：容量素子、１００ｂ：容量素子、１４０ａ：トランジスタ、１４０ｂ：トランジスタ、２００：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、２０３：導電体、２０３＿１：導電体、２０３＿２：導電体、２０５：導電体、２０５＿１：導電体、２０５＿２：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２０：絶縁体、２２０＿１：絶縁体、２２０＿２：絶縁体、２２０＿３：絶縁体、２２０＿４：絶縁体、２２０＿５：絶縁体、２２４：絶縁体、２３０：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２３５：導電体、２３５＿１：導電体、２３５＿２：導電体、２３５＿３：導電体、２３５＿４：導電体、２３５＿５：導電体、２４０：導電体、２４２：領域、２４２＿１：領域、２４２＿２：領域、２４２＿３：領域、２４２＿４：領域、２４２＿５：領域、２４２Ａ：膜、２４５：導電体、２４８：導電体、２５０：絶縁体、２５０＿１：絶縁体、２５０＿２：絶縁体、２５０＿３：絶縁体、２５０＿４：絶縁体、２５０Ａ：絶縁膜、２５３：導電体、２５３＿３：導電体、２６０：導電体、２６０＿１：導電体、２６０＿２：導電体、２６０＿３：導電体、２６０＿４：導電体、２６０Ａ：導電膜、２７３：絶縁体、２７８：誘電体、２８０：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６６：導電体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、４００：トランジスタ、４０３：導電体、４０５：導電体、４５０：絶縁体、４６０：導電体、６００：セル、６０１：セル、８３０：モニタ、８３１：表示部、８３２：筐体、８３３：スピーカ、８３４：リモコン操作機、８６０：ナビゲーション装置、８６１：表示部、８６２：操作ボタン、８６３：外部入力端子、１００３：配線、１００４ａ：配線、１００４ｂ：配線、１００５ａ：配線、１００５ｂ：配線、１００６ａ：配線、１００６ｂ：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線、１４００：ＤＯＳＲＡＭ、１４０５：コントローラ、１４１０：行回路、１４１１：デコーダ、１４１２：ワード線ドライバ回路、１４１３：列セレクタ、１４１４：センスアンプドライバ回路、１４１５：列回路、１４１６：グローバルセンスアンプアレイ、１４１７：入出力回路、１４２０：ＭＣ－ＳＡアレイ、１４２２：メモリセルアレイ、１４２３：センスアンプアレイ、１４２５：ローカルメモリセルアレイ、１４２６：ローカルセンスアンプアレイ、１４４４：スイッチアレイ、１４４５：メモリセル、１４４５ａ：メモリセル、１４４５ｂ：メモリセル、１４４６：センスアンプ、１４４７：グローバルセンスアンプ、２０００：ＣＤＭＡ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９２０：ラップトップ型パーソナルコンピュータ、２９２１：筐体、２９２２：表示部、２９２３：キーボード、２９２４：ポインティングデバイス、２９４０：ビデオカメラ、２９４１：筐体、２９４２：筐体、２９４３：表示部、２９４４：操作スイッチ、２９４５：レンズ、２９４６：接続部、２９８０：自動車、２９８１：車体、２９８２：車輪、２９８３：ダッシュボード、２９８４：ライト、３００１：配線、３００２：配線、３００３：配線、３００４ａ：配線、３００４ｂ：配線、３００５ａ：配線、３００５ｂ：配線、３００６ａ：配線、３００６ｂ：配線、３００７：配線、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、７０００：ＡＩシステムＩＣ、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層

Claims (1)

  1. 第１の絶縁体と、
    前記第１の絶縁体上の第１の導電体および第２の導電体と、
    前記第１の導電体と、前記第２の導電体と、の間に配置された第３の導電体と、
    前記第１の絶縁体および前記第１乃至第３の導電体を覆うように形成された誘電体と、
    前記誘電体上の酸化物半導体として機能する酸化物と、
    前記酸化物上の第２の絶縁体と、
    前記第２の絶縁体上の第４の導電体と、
    前記第２の絶縁体上の第５の導電体と、
    前記第３の導電体と重畳する第６の導電体と、を有し、
    前記第２の絶縁体は、前記酸化物と接し、
    前記第２の絶縁体の第１の部分は、前記第１の導電体と前記第３の導電体の間に配置され、
    前記第２の絶縁体の第２の部分は、前記第２の導電体と前記第３の導電体の間に配置され、
    前記第４の導電体の第１の側面と前記第４の導電体の第２の側面のそれぞれは、前記第２の絶縁体の前記第１の部分に接し、
    前記第５の導電体の第１の側面と前記第５の導電体の第２の側面のそれぞれは、前記第２の絶縁体の前記第２の部分に接する、半導体装置。
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