KR20200038941A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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KR20200038941A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

고집적화가 가능한 반도체 장치를 제공한다. 제 1 트랜지스터 및 제 2 트랜지스터와 제 1 용량 소자 및 제 2 용량 소자를 가지는 반도체 장치이고, 제 1 트랜지스터 및 제 2 트랜지스터는 산화물 위의 게이트 절연체와 게이트 전극을 가지고, 제 1 용량 소자 및 제 2 용량 소자는 도전체와, 도전체 위의 유전체와, 산화물을 가지고, 제 1 트랜지스터 및 제 2 트랜지스터는 제 1 용량 소자와 제 2 용량 소자 사이에 배치되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 공유되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 용량 소자의 한쪽 전극과 공유되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 용량 소자의 한쪽 전극과 공유되고, 제 1 트랜지스터 및 제 2 트랜지스터의 채널 길이는 제 4 도전체 및 제 5 도전체의 짧은 변에 평행한 방향의 길이보다 길다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치, 및 반도체 장치의 구동 방법에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 활성층으로 하는 트랜지스터를 사용하여 표시 장치를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한 근년, 산화물 반도체를 가지는 트랜지스터를 사용하여 기억 장치의 집적 회로를 제작하는 기술이 공개되어 있다(특허문헌 3 참조). 또한 기억 장치뿐만 아니라, 연산 장치 등도 산화물 반도체를 가지는 트랜지스터에 의하여 제작되고 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-96055호 일본 공개특허공보 특개2011-119674호
여기서, 전자 기기의 고성능화, 소형화, 경량화에 따라 집적 회로는 고집적화되고, 트랜지스터의 크기는 미세화되고 있다. 이에 따라서, 트랜지스터 제작의 프로세스 룰도, 45nm, 32nm, 22nm로 해마다 작아지고 있다. 이에 따라, 산화물 반도체를 가지는 트랜지스터도 미세한 구조에 있어서 설계대로 양호한 전기 특성을 가지는 것이 요구되고 있다.
본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 오프 전류가 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 온 전류가 큰 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 데이터 유지가 장기간 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 정보 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 절연체, 제 1 절연체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체와 제 2 도전체 사이에 배치된 제 3 도전체, 제 1 절연체 및 제 1 도전체 내지 제 3 도전체를 덮도록 형성된 유전체, 유전체 위의 산화물, 제 1 도전체와 제 3 도전체 사이에 위치하고 산화물과 접하는 제 2 절연체, 제 2 도전체와 제 3 도전체 사이에 위치하고 산화물과 접하는 제 3 절연체, 제 2 절연체와 접하는 제 4 도전체, 제 3 절연체와 접하는 제 5 도전체, 그리고 제 3 도전체와 중첩되는 제 6 도전체를 가지는 반도체 장치이다.
본 발명의 일 형태는 제 1 절연체, 제 1 절연체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체와 제 2 도전체 사이에 배치된 제 3 도전체, 제 1 절연체 및 제 1 도전체 내지 제 3 도전체를 덮도록 형성된 유전체, 유전체 위의 산화물, 제 1 도전체와 제 3 도전체 사이에 위치하고 산화물과 접하는 제 2 절연체, 제 2 도전체와 제 3 도전체 사이에 위치하고 산화물과 접하는 제 3 절연체, 제 2 절연체와 접하는 제 4 도전체, 제 3 절연체와 접하는 제 5 도전체, 그리고 제 3 도전체와 중첩되는 제 6 도전체를 가지고, 산화물, 제 2 절연체, 및 제 4 도전체는 제 1 트랜지스터를 구성하고, 산화물, 제 3 절연체, 및 제 5 도전체는 제 2 트랜지스터를 구성하고, 제 1 도전체, 유전체, 및 산화물은 제 1 용량 소자를 구성하고, 제 2 도전체, 유전체, 및 산화물은 제 2 용량 소자를 구성하고, 제 1 트랜지스터 및 제 2 트랜지스터는 제 1 용량 소자와 제 2 용량 소자 사이에 배치되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 공유되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 용량 소자의 한쪽 전극과 공유되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 용량 소자의 한쪽 전극과 공유되고, 제 1 트랜지스터의 채널 길이는 제 4 도전체의 짧은 변과 평행한 방향의 길이보다 길고, 제 2 트랜지스터의 채널 길이는 제 5 도전체의 짧은 변과 평행한 방향의 길이보다 긴 반도체 장치이다.
상기 반도체 장치는 제 1 트랜지스터 위, 제 2 트랜지스터 위, 제 1 용량 소자 위, 및 제 2 용량 소자 위에 제공된 제 4 절연체를 가지고, 제 4 절연체는 산화물을 노출시키는 개구를 가지고, 개구 내에 제 6 도전체가 제공되고, 제 4 절연체 위 및 제 6 도전체 위에 배선으로서 기능하는 제 7 도전체를 가진다.
상기 반도체 장치에서, 제 1 도전체 내지 제 5 도전체는 산화물의 긴 변 방향과 대략 직교하여 제공되고, 제 7 도전체는 산화물의 긴 변 방향과 대략 평행하게 제공된다.
상기 반도체 장치에서, 산화물은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다.
본 발명의 일 형태에 의하여, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 데이터 유지가 장기간 가능한 반도체 장치를 제공할 수 있다. 또는, 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 상면도.
도 24는 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 25는 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 26은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 회로도 및 단면도.
도 27은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 28은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도 및 회로도.
도 29는 본 발명의 일 형태에 따른 기억 장치의 소비전력을 설명하는 도면.
도 30은 본 발명의 일 형태에 따른 AI 시스템의 구성예를 도시한 블록도.
도 31은 본 발명의 일 형태에 따른 AI 시스템의 응용예를 설명하는 블록도.
도 32는 본 발명의 일 형태에 따른 AI 시스템이 제공된 IC의 구성예를 도시한 사시 모식도.
도 33은 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 생략하여 도시하는 경우가 있다. 또한 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명에 대한 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서에서, '위', '아래' 등 배치를 나타내는 어구는, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
또한 본 명세서 등에서, 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 길이(이하, '실효적인 채널 길이'라고도 함)와 트랜지스터의 상면도에서 나타내어진 채널 길이(이하, '외관상 채널 길이'라고도 함)가 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 길이가 외관상 채널 길이보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 길이보다 실효적인 채널 길이가 커진다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 채널 길이 방향을 기준으로 하여 수직 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내어진 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실효적인 채널 폭의 실측에 의한 견적이 어려워지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 외관상 채널 폭을 '둘러싸인 채널 폭(SCW: Surrounded Channel Width)'이라고 부르는 경우가 있다. 또한 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, 둘러싸인 채널 폭 또는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, 및 둘러싸인 채널 폭 등은, 단면 TEM 이미지 등을 해석하는 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한 본 명세서 등에서, 산화질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 것을 말한다. 또한 질화산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 것을 말한다.
또한 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한 '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한 '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한 본 명세서 등에 기재되는 트랜지스터는, 명시되어 있는 경우를 제외하고, 전계 효과 트랜지스터로 한다. 또한 본 명세서 등에 기재되는 트랜지스터는, 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
또한 본 명세서 등에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서에서 배리어막이란, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막이 도전성을 가지는 경우에는, 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란 넓은 표현에서의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET(Field Effect Transistor)라고 기재하는 경우에는, 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
(실시형태 1)
본 발명의 일 형태의 반도체 장치는 채널 형성 영역에 산화물을 가지는 반도체 장치이다. 본 실시형태에서는 반도체 장치의 일 형태를 도 1 내지 도 20을 사용하여 설명한다.
<반도체 장치의 구성예>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 일례에 대하여 설명한다. 이하에서는, 반도체 장치의 일 형태를 도 1 내지 도 20을 사용하여 설명한다.
도 1의 (A) 및 도 2의 (A)는 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 상면도이다. 또한 도 1의 (B) 및 도 2의 (B)는 도 1의 (A) 및 도 2의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이다. 또한 도 2의 (C)는 도 2의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이다. 도 1의 (A) 및 도 2의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다. 또한 도 2는 도 1의 각 구성 요소에 부호를 부여한 도면이다.
본 발명의 일 형태의 반도체 장치는 도 1 및 도 2에 도시된 바와 같이, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가진다. 또한 반도체 장치는 층간막으로서 기능하는 절연체(210) 및 절연체(280), 플러그로서 기능하는 도전체(240), 그리고 도전체(240)와 전기적으로 접속되고 배선으로서 기능하는 도전체(245)를 가진다.
여기서, 트랜지스터(200a) 및 트랜지스터(200b)는 도 1의 (A)에 도시된 부분에서 A1-A2 간의 일점쇄선과 A5-A6 간의 일점쇄선이 교차되는 점을 중심으로 한 점대칭 구성을 가진다.
마찬가지로, 트랜지스터(140a) 및 트랜지스터(140b)는 도 1의 (A)에 도시된 부분에서 A1-A2 간의 일점쇄선과 A5-A6 간의 일점쇄선이 교차되는 점을 중심으로 한 점대칭 구성을 가진다.
마찬가지로, 용량 소자(100a) 및 용량 소자(100b)는 도 1의 (A)에 도시된 부분에서 A1-A2 간의 일점쇄선과 A5-A6 간의 일점쇄선이 교차되는 부분을 중심으로 한 점대칭 구성을 가진다.
상기 구성에 의하여, 트랜지스터(200a) 및 트랜지스터(200b)는 공통의 플러그로서 기능하는 도전체(240)와 접속될 수 있다. 즉, 트랜지스터(200a) 및 트랜지스터(200b)에서 소스 및 드레인 중 한쪽과 전기적으로 접속되는 배선을 공통화할 수 있다. 따라서, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 점유 면적을 축소할 수 있다.
또한 반도체 장치는 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 덮도록 절연체(273)가 제공되는 것이 바람직하다. 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는, 마그네슘 등에서 선택된 1종 또는 2종 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄은 배리어성이 높으므로, 0.5nm 이상 3.0nm 이하의 박막이더라도 수소 및 질소의 확산을 억제할 수 있다.
또한 산화 알루미늄은 산화물(230)과 근접한 상태에서 열처리를 수행함으로써, 산화물(230) 내의 수소를 추출하는 경우가 있다. 또한 산화 알루미늄과 접하는 산화물(230)에 영역(242)(영역(242_1) 내지 영역(242_5))이 제공되어 있는 경우, 영역(242) 내의 수소를 산화 알루미늄이 흡수하고, 수소가 저감된 영역(242)은 산화물(230)의 다른 영역 내의 수소를 흡수하는 경우가 있다. 따라서, 산화물(230) 내의 수소 농도를 저감할 수 있다.
또한 절연체(273) 위에 절연체(280)를 제공하는 것이 바람직하다. 절연체(280)는 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
절연체(280) 및 절연체(273)의 개구의 내벽에 접하여 도전체(240)가 형성된다. 상기 개구의 바닥 부분의 적어도 일부에는 영역(242_3)이 위치하고, 도전체(240)는 영역(242_3)과 접한다(도 2의 (B) 참조).
또한 개구의 측벽부에 산화 알루미늄을 형성한 후에 도전체(240)를 형성하여도 좋다. 개구의 측벽부에 산화 알루미늄을 형성함으로써, 외측으로부터의 산소 투과를 억제하여 도전체(240)의 산화를 방지할 수 있다. 또한 도전체(240)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다. 상기 산화 알루미늄의 형성은 개구에 ALD법 등을 사용하여 산화 알루미늄을 성막하고, 이방성 에칭을 수행함으로써 형성할 수 있다.
도전체(240)는 트랜지스터(200a)의 소스 및 드레인 중 한쪽으로서의 기능을 가지고, 또한 트랜지스터(200b)의 소스 및 드레인 중 한쪽으로서의 기능도 가진다. 상기 구성으로 함으로써, 인접한 트랜지스터(200a)와 트랜지스터(200b)의 간격을 작게 할 수 있다. 따라서, 트랜지스터를 고밀도로 배치할 수 있게 되어 반도체 장치의 고집적화가 가능해진다.
또한 도 7은 도 2의 (A)에 A5-A6의 일점쇄선으로 나타낸 부분의 단면도이다. 즉, 도전체(240)와, 트랜지스터(200a) 및 트랜지스터(200b)의 산화물(230)(영역(242_3))이 접하는 영역의 단면도이다.
일례로서, 도 7의 (A)에 도시된 바와 같이, 도전체(240)는 산화물(230)(영역(242_3))의 상면 및 산화물(230)(영역(242_3))의 A5 측 및 A6 측의 양 측면에서 산화물(230)(영역(242_3))과 접하여도 좋다. 즉, 도전체(240)와 산화물(230)(영역(242_3))이 접하는 영역이 말안장과 같은 단면 형상을 가진다(말안장 면 접촉(saddle-surface contact)이라고 부를 수 있음). 상기 구성으로 함으로써, 도전체(240)와 산화물(230)(영역(242_3))이 접하는 영역의 면적을 크게 할 수 있다. 따라서, 도전체(240)와 산화물(230)(영역(242_3))의 접촉 저항을 더 저감할 수 있다.
또한 도 7의 (B)에 도시된 바와 같이, 도전체(240)는 산화물(230)(영역(242_3))의 상면 및 산화물(230)(영역(242_3))의 한쪽 측면에서 산화물(230)(영역(242_3))과 접하여도 좋다. 예를 들어, 도 7의 (B)는 도전체(240)가 산화물(230)(영역(242_3))의 A5 측의 측면과 접하는 영역의 일례를 도시한 것이다. 또한 도 7의 (C)에 도시된 바와 같이, 도전체(240)는 산화물(230)(영역(242_3))의 A6 측의 측면과 접하는 영역을 가져도 좋다. 상기 구성으로 함으로써, 도전체(240)와 산화물(230)(영역(242_3))이 접하는 영역의 면적을 크게 할 수 있다. 따라서, 도전체(240)와 산화물(230)(영역(242_3))의 접촉 저항을 저감할 수 있다.
또한 트랜지스터(200a)의 소스 및 드레인 중 다른 쪽과 용량 소자(100a)를 중첩시켜 제공한다. 마찬가지로, 트랜지스터(200b)의 소스 및 드레인 중 다른 쪽과 용량 소자(100b)를 중첩시켜 제공한다.
이상과 같이, 본 발명의 일 형태의 반도체 장치는 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 같은 층에 배치할 수 있는 구성이 되어 있다. 상기 구성으로 함으로써, 반도체 장치는 트랜지스터 및 용량 소자를 고밀도로 배치할 수 있기 때문에 고집적화할 수 있다.
또한 영역(242_2)은 트랜지스터(200a)의 소스 및 드레인 중 다른 쪽과 용량 소자(100a)의 한쪽 전극을 겸하는 구성이 되어 있다. 마찬가지로, 영역(242_4)은 트랜지스터(200b)의 소스 및 드레인 중 다른 쪽과 용량 소자(100b)의 한쪽 전극을 겸하는 구성이 되어 있다. 상기 구성에 의하여, 용량 소자(100a)와 트랜지스터(200a) 사이를 접속하는 공정, 및 용량 소자(100b)와 트랜지스터(200b) 사이를 접속하는 공정을 삭감할 수 있다. 따라서, 공정 수를 저감하고 생산 비용을 삭감할 수 있다.
본 발명의 일 형태에서는, 복수의 용량 소자, 복수의 트랜지스터, 및 각 구조를 접속하는 플러그를 상술한 구성으로 함으로써, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다.
[트랜지스터(200a) 및 트랜지스터(200b)]
도 1 및 도 2에 도시된 바와 같이, 트랜지스터(200a)는 기판(미도시) 위에 배치된 절연체(210) 위의 절연체(212), 절연체(212)에 매립되도록 배치된 도전체(203_1), 도전체(203_1) 위 및 절연체(212) 위의 절연체(214), 절연체(214) 위의 도전체(235_2) 및 도전체(235_3), 절연체(214), 도전체(235_2), 및 도전체(235_3)를 덮도록 형성된 유전체(278), 유전체(278) 위의 산화물(230), 도전체(235_2)와 도전체(235_3) 사이에 위치하고 산화물(230)과 접하는 절연체(250_2), 그리고 절연체(250_2)와 접하는 도전체(260_2)를 가진다.
또한 도 1 및 도 2에 도시된 바와 같이, 트랜지스터(200b)는 기판(미도시) 위에 배치된 절연체(210) 위의 절연체(212), 절연체(212)에 매립되도록 배치된 도전체(203_2), 도전체(203_2) 위 및 절연체(212) 위의 절연체(214), 절연체(214) 위의 도전체(235_3) 및 도전체(235_4), 절연체(214), 도전체(235_3), 및 도전체(235_4)를 덮도록 형성된 유전체(278), 유전체(278) 위의 산화물(230), 도전체(235_3)와 도전체(235_4) 사이에 위치하고 산화물(230)과 접하는 절연체(250_3), 그리고 절연체(250_3)와 접하는 도전체(260_3)를 가진다.
또한 트랜지스터(200a) 및 트랜지스터(200b)에서는, 산화물(230)을 단층으로 하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 2층, 3층, 또는 4층 이상의 적층 구조로 하여도 좋다.
또한 트랜지스터(200a) 및 트랜지스터(200b)에서는, 도전체(260_2) 및 도전체(260_3)를 단층 구성으로 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(260_2) 및 도전체(260_3)를 2층 이상의 적층 구조로 하여도 좋다.
여기서, 상술한 바와 같이 트랜지스터(200a) 및 트랜지스터(200b)는 도 1의 (A)에 도시된 부분에서 A1-A2 간의 일점쇄선과 A5-A6 간의 일점쇄선이 교차되는 점을 중심으로 한 점대칭 구성을 가진다.
즉, 트랜지스터(200b)는 트랜지스터(200a)가 가지는 구조와 각각 대응하는 구조를 가진다. 따라서 도면에서는, 트랜지스터(200a) 및 트랜지스터(200b)에 있어서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 또한 이하에서는, 특히 언급하지 않는 한, 트랜지스터(200b)에 대해서는 트랜지스터(200a)의 설명을 참작할 수 있다.
예로서, 트랜지스터(200a)의 도전체(203_1), 절연체(250_2), 도전체(260_2)는 각각, 트랜지스터(200b)의 도전체(203_2), 절연체(250_3), 도전체(260_3)에 대응한다.
또한 산화물(230)은 트랜지스터(200a)와 트랜지스터(200b)에서 공통의 구조이다. 따라서, 산화물(230)은 트랜지스터(200a)의 채널 형성 영역으로서 기능하는 영역, 트랜지스터(200a)의 소스 및 드레인 중 한쪽으로서 기능하는 영역, 트랜지스터(200b)의 채널 형성 영역으로서 기능하는 영역, 트랜지스터(200b)의 소스 및 드레인 중 한쪽으로서 기능하는 영역, 그리고 트랜지스터(200a) 및 트랜지스터(200b)의 소스 및 드레인 중 다른 쪽으로서 기능하는 영역을 가진다.
상기 구성에 의하여, 소스 및 드레인 중 한쪽과 전기적으로 접속되는 플러그를 공통화할 수 있다. 특히, 트랜지스터(200a)와 트랜지스터(200b)가 산화물(230)을 공유함으로써, 트랜지스터(200a)의 제 1 게이트로서 기능하는 도전체(260_2)와 트랜지스터(200b)의 제 1 게이트로서 기능하는 도전체(260_3) 사이를 최소 가공 치수로 하여도 좋다. 도전체(260_2)와 도전체(260_3) 사이의 거리를 최소 가공 치수로 함으로써, 2개의 트랜지스터의 점유 면적을 축소할 수 있다.
산화물(230)로서 예를 들어, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수 종류) 등의 금속 산화물로 대표되는 산화물 반도체를 사용하면 좋다. 특히 원소 M으로서는, 알루미늄, 갈륨, 이트륨, 또는 주석이 적합하다. 또는 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200a) 및 트랜지스터(200b)는 비도통 상태에서 누설 전류가 매우 작으므로 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200a) 및 트랜지스터(200b)에 사용할 수 있다.
여기서, 도 2의 (B)에서의 트랜지스터(200a)의 채널 근방의 영역의 확대도를 도 8의 (A)에 도시하였다.
도 8의 (A)에 도시된 바와 같이, 산화물(230)은 트랜지스터(200a)의 채널 형성 영역으로서 기능하는 영역(234), 및 트랜지스터(200a)의 소스 또는 드레인으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 가진다. 도 8에서는 영역(234) 근방을 파선으로 나타내었다. 도 8에서는 도면의 명료화를 위하여 영역(234)의 위치를 산화물(230)의 중앙 부근에 도시하였지만, 이에 한정되지 않고, 산화물(230)과 절연체(250_2)의 계면 부근, 또는 산화물(230)과 유전체(278)의 계면 부근, 또는 파선으로 나타낸 범위의 산화물(230) 전체로 하여도 좋다.
소스 또는 드레인으로서 기능하는 영역(231)은 산소 농도가 낮고 캐리어 밀도가 높은 저저항화된 영역이다. 또한 채널 형성 영역으로서 기능하는 영역(234)은 소스 또는 드레인으로서 기능하는 영역(231)보다 산소 농도가 높고 캐리어 밀도가 낮은 고저항 영역이다.
또한 산화물(230)의 영역(231)에서, 적어도 산화물(230)의 표면 및 표면 근방(도면에서 영역(242_2) 및 영역(242_3)으로 나타내어짐)만 저저항화되어 있으면 된다. 즉, 저저항화된 영역(231)에서 영역(242_2) 및 영역(242_3)이 가장 저저항화되어 있는 것이 바람직하다.
또한 영역(231)은 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소, 희가스, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(234)보다 높은 것이 바람직하다. 또한 영역(231)에서, 영역(242_2) 및 영역(242_3)은 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소, 희가스, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 다른 영역보다 높은 것이 바람직하다.
예를 들어, 영역(231)은 산화물(230) 외에, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소 중에서 선택되는 어느 하나 또는 복수의 금속 원소를 가지는 것이 바람직하다. 산화물(230)에 금속 원소가 첨가됨으로써, 영역(231)을 저저항화할 수 있다. 또한 영역(231)은 산화물(230) 내의 금속 원소와, 첨가된 금속 원소가 합금화한 영역(242_2) 및 영역(242_3)을 가져도 좋다.
영역(242_2) 및 영역(242_3)을 형성하기 위해서는, 예를 들어 산화물(230)의 영역(231)에 접하여 금속막, 금속 원소를 가지는 산화막, 또는 금속 원소를 가지는 질화막을 제공하면 좋다. 이로써, 상기 막 내의 금속 원소가 산화물 반도체에 첨가되고, 산화물 반도체 내에 금속 화합물을 형성하는 경우가 있다. 상기 금속 화합물은 산화물(230)에 포함되는 수소를 끌어당기는 경우가 있다.
또한 산화물(230)에서, 각 영역의 경계는 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
또한 산화물(230)의 각 영역으로서, 트랜지스터(200a)에서는 도전체(260_2) 및 절연체(250_2)를 마스크로 하여 산화물(230)에 불순물 또는 금속 원소를 첨가함으로써, 자기 정합(自己整合)적으로 저저항화된 영역을 형성한다. 또한 트랜지스터(200b)에서는, 도전체(260_3) 및 절연체(250_3)를 마스크로 하여 산화물(230)에 불순물 또는 금속 원소를 첨가함으로써, 자기 정합적으로 저저항화된 영역을 형성한다. 그러므로, 트랜지스터(200a) 및 트랜지스터(200b)를 가지는 반도체 장치를 복수 동시에 형성하는 경우, 반도체 장치 간의 전기 특성 편차를 작게 할 수 있다.
또한 도 8의 (A)에 도시된 바와 같이, 트랜지스터(200a)의 채널 길이는 영역(234)의 길이와 대략 동등하다. 영역(234)의 길이는 도전체(260_2)의 양쪽 측면과 산화물(230)이 절연체(250_2)를 개재(介在)하여 중첩되는 영역의 길이에, 도전체(260_2)의 짧은 변의 바닥면과 산화물(230)이 절연체(250_2)를 개재하여 중첩되는 영역의 길이를 더한 길이와 대략 동등하다. 즉, 트랜지스터(200a)의 채널 길이는 도전체(260_2)의 짧은 변에 평행한 방향의 길이 260W보다 길게 할 수 있다.
트랜지스터(200a)를 미세화하여 길이 260W를 더 미세하게 제작하여도 트랜지스터(200a)의 채널 길이를 길이 260W보다 길게 할 수 있기 때문에, 트랜지스터의 단채널 효과를 억제할 수 있다. 또한 트랜지스터(200a)의 채널 길이는 길이 260W의 1.5배 이상 10배 이하로 한다.
또한 트랜지스터(200b)의 구성 및 효과에 대하여도 상술한 트랜지스터(200a)의 구성 및 효과를 참작할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200a) 및 트랜지스터(200b)의 자세한 구성에 대하여 설명한다. 또한 이하에서도 트랜지스터(200b)의 구성에 대해서는 트랜지스터(200a)를 참작할 수 있다.
트랜지스터(200a)의 제 2 게이트 전극으로서 기능하는 도전체(203_1)는 산화물(230) 및 도전체(260_2)와 중첩되도록 배치한다.
여기서, 도전체(260_2)는 트랜지스터(200a)의 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(203_1)는 트랜지스터(200a)의 제 2 게이트 전극으로서 기능하는 경우가 있다.
또한 도전체(203_1)에 인가하는 전위는 접지 전위나 도전체(260_2)에 인가하는 전위와 상이한 임의의 전위로 하여도 좋다. 예를 들어, 도전체(203_1)에 인가하는 전위를, 도전체(260_2)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써 트랜지스터(200a)의 문턱 전압을 제어할 수 있다. 특히, 도전체(203_1)에 음의 전위를 인가함으로써, 트랜지스터(200a)의 문턱 전압을 0V보다 크게 하여 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(260_2)에 인가하는 전압이 0V일 때의 드레인 전류를 작게 할 수 있다.
한편, 도전체(203_1)에 인가하는 전위는 도전체(260_2)에 인가하는 전위와 같은 전위로 하여도 좋다. 도전체(203_1)에 인가하는 전위를, 도전체(260_2)에 인가하는 전위와 같은 전위로 하는 경우, 도전체(203_1)는 산화물(230)에서의 영역(234)보다 채널 폭 방향의 길이가 크게 되도록 크게 제공하여도 좋다. 특히, 도전체(203_1)는 채널 폭 방향에서 산화물(230)의 영역(234)의 단부보다 외측의 영역까지 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향의 측면의 외측에서 도전체(203_1)와 도전체(260_2)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 도전체(260_2) 및 도전체(203_1)에 전위를 인가한 경우, 도전체(260_2)로부터 발생하는 전계와 도전체(203_1)로부터 발생하는 전계가 연결됨으로써 폐회로를 형성하고, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260_2)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(203_1)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연체(210)는 아래층으로부터 물 또는 수소 등의 불순물이 트랜지스터에 혼입되는 것을 방지하는 배리어 절연막으로서 기능할 수 있다. 절연체(210)에는 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(210)로서 질화 실리콘, 산화 알루미늄, 산화 하프늄, 실리콘 및 하프늄을 포함한 산화물(하프늄 실리케이트), 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이로써, 수소, 물 등의 불순물이 절연체(210)보다 위층으로 확산되는 것을 억제할 수 있다. 또한 절연체(210)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물 중 적어도 하나의 투과를 억제하는 기능을 가지는 것이 바람직하다. 또한 이하에서, 불순물의 투과를 억제하는 기능을 가지는 절연성 재료에 대하여 기재하는 경우도 마찬가지이다.
또한 절연체(210)에는 산소(예를 들어, 산소 원자 또는 산소 분자 등)의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 이로써, 절연체(214) 등에 포함되는 산소가 아래쪽으로 확산되는 것을 억제할 수 있다.
절연체(250_2)는 트랜지스터(200a)의 제 1 게이트 절연막으로서 기능할 수 있고, 절연체(214)는 트랜지스터(200a)의 제 2 게이트 절연막으로서 기능할 수 있다. 또한 트랜지스터(200a)에서는, 절연체(214)를 단층 구성으로 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 절연체(214)는 2층 이상을 적층한 구조로 하여도 좋다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 금속 산화물로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
여기서, 산화물 반도체는 산화물 반도체를 구성하는 원소 외에, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 크로뮴, 텅스텐 등의 금속 원소를 첨가함으로써, 금속 화합물이 되어 저저항화되는 경우가 있다. 또한 바람직하게는 알루미늄, 타이타늄, 탄탈럼, 텅스텐 등을 사용하는 것이 바람직하다. 산화물 반도체에 금속 원소를 첨가하기 위해서는, 예를 들어 산화물 반도체 위에, 상기 금속 원소를 포함하는 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 제공하면 좋다. 또한 상기 막을 제공함으로써, 상기 막과 산화물 반도체의 계면, 또는 상기 계면 근방에 위치하는 산화물 반도체 내의 일부의 산소가 상기 막 등에 흡수됨으로써 산소 결손이 형성되어, 산화물 반도체의 상기 계면 또는 계면 근방이 저저항화되는 경우가 있다.
상기 계면 근방에 형성된 산소 결손의 주변은 변형을 가진다. 또한 상기 막을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 희가스가 포함되면 상기 막의 성막 중에 희가스가 산화물 반도체 내에 혼입되는 경우가 있다. 산화물 반도체 내에 희가스가 혼입함으로써, 상기 계면 또는 계면 근방, 및 희가스의 주변에서는, 변형 또는 구조의 불균일이 생긴다. 또한 상기 희가스로서는 He, Ar 등을 들 수 있다. 또한 He보다 Ar이, 원자 반지름이 크기 때문에 더 바람직하다. 상기 Ar이 산화물 반도체 내에 혼입함으로써, 변형 또는 구조의 불균일이 적합하게 생긴다. 이들 변형, 또는 구조가 불균일한 영역에서는, 결합한 산소의 수가 적은 금속 원자가 증가할 것으로 생각된다. 결합한 산소의 수가 적은 금속 원자가 증가함으로써 상기 계면 또는 계면 근방, 및 희가스의 주변이 저저항화되는 경우가 있다.
또한 산화물 반도체로서, 결정성의 산화물 반도체를 사용하는 경우, 상기 변형, 또는 구조가 불균일한 영역에서는, 결정성이 무너지고 비정질인 것처럼 관찰되는 경우가 있다.
또한 산화물 반도체 위에, 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 제공한 후, 질소를 포함하는 분위기하에서 열처리를 수행하면 좋다. 질소를 포함하는 분위기하에서의 열처리에 의하여, 금속막으로부터 금속 원소가 산화물 반도체로 확산되어, 산화물 반도체에 금속 원소를 첨가할 수 있다.
또한 산화물 반도체에 존재하는 수소는, 산화물 반도체의 저저항화된 영역으로 확산되고, 저저항화된 영역에 존재하는 산소 결손 내에 들어간 경우, 비교적으로 안정적인 상태가 된다. 또한 산화물 반도체에 존재하는 산소 결손 내의 수소는, 250℃ 이상의 열처리에 의하여 산소 결손으로부터 빠져나가 산화물 반도체의 저저항화된 영역으로 확산되고, 저저항화된 영역에 존재하는 산소 결손 내에 들어가, 비교적으로 안정적인 상태가 되는 것이 알려져 있다. 따라서, 열처리에 의하여, 산화물 반도체의 저저항화된 영역은 더 저저항화되고, 저저항화되지 않은 산화물 반도체는 고순도화(물, 수소 등의 불순물의 저감)되어 더 고저항화되는 경향이 있다.
또한 산화물 반도체는 수소 또는 질소 등의 불순물 원소가 존재하면 캐리어 밀도가 증가한다. 산화물 반도체 내의 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되어, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어 밀도가 증가한다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 즉, 질소 또는 수소를 가지는 산화물 반도체는 저저항화된다.
따라서, 산화물 반도체에 대하여, 선택적으로 금속 원소, 그리고 수소 및 질소 등의 불순물 원소를 첨가함으로써, 산화물 반도체에 고저항 영역 및 저저항 영역을 제공할 수 있다. 즉, 산화물(230)을 선택적으로 저저항화함으로써, 산화물(230)에 캐리어 밀도가 낮은 반도체로서 기능하는 영역과, 소스 또는 드레인으로서 기능하는 저저항화된 영역을 제공할 수 있다.
여기서, 트랜지스터(200a)에서는 도전체(260_2)와 도전체(235_2) 사이 및 도전체(260_2)와 도전체(235_3) 사이에 기생 용량이 형성되는 경우가 있다. 마찬가지로, 트랜지스터(200b)에서는 도전체(260_3)와 도전체(235_3) 사이 및 도전체(260_3)와 도전체(235_4) 사이에 기생 용량이 형성되는 경우가 있다.
이 경우에는, 도 4의 (B)에 도시된 바와 같이, 도전체(235_2)의 측면에 절연체(220_2)를 제공하고, 도전체(235_3)의 측면에 절연체(220_3)를 제공하는 구성으로 함으로써, 트랜지스터(200a)의 기생 용량을 저감할 수 있다. 트랜지스터(200b)도 마찬가지로, 도전체(235_4)의 측면에 절연체(220_4)를 제공하는 구성으로 함으로써, 트랜지스터(200b)의 기생 용량을 저감할 수 있다. 기생 용량을 저감함으로써, 트랜지스터(200a) 및 트랜지스터(200b)를 고속으로 동작할 수 있다.
여기서, 도 2에 도시된 바와 같이, 트랜지스터(200a) 및 트랜지스터(200b)를 덮도록 절연체(273)를 제공하여도 좋다(도 2 참조).
예를 들어 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종 또는 2종 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄은 배리어성이 높으므로, 0.5nm 이상 3.0nm 이하의 박막이더라도 수소 및 질소의 확산을 억제할 수 있다.
또한 산화 알루미늄은 산화물(230)과 근접한 상태에서 열처리를 수행함으로써, 산화물(230) 내의 수소를 추출하는 경우가 있다. 또한 산화 알루미늄과 접하는 산화물(230)에 영역(242)이 제공되어 있는 경우, 영역(242) 내의 수소를 산화 알루미늄이 흡수하고, 수소가 저감된 영역(242)은 산화물(230)의 다른 영역 내의 수소를 흡수하는 경우가 있다. 따라서, 산화물(230) 내의 수소 농도를 저감할 수 있다. 또한 절연체(273)와 절연체(250_2) 및 절연체(250_3)가 접하는 영역을 가짐으로써, 절연체(250_2) 및 절연체(250_3)에 산소를 공급할 수 있는 경우가 있다.
[트랜지스터(140a) 및 트랜지스터(140b)]
도 1 및 도 2에 도시된 바와 같이, 트랜지스터(140a) 및 트랜지스터(140b)는 상술한 트랜지스터(200a) 및 트랜지스터(200b)의 구성과는 트랜지스터(200a)의 제 2 게이트 전극으로서 기능하는 도전체(203_1) 및 트랜지스터(200b)의 제 2 게이트 전극으로서 기능하는 도전체(203_2)를 가지지 않는 점이 상이하다. 그 다른 구성에 대해서는, 트랜지스터(200a) 및 트랜지스터(200b)와 같은 구성이다.
도 1 및 도 2에 도시된 바와 같이, 트랜지스터(140a) 및 트랜지스터(140b)는 트랜지스터(200a) 및 트랜지스터(200b)의 A1-A2 방향의 양단을 끼우도록 인접하여 배치되어 있다. 즉, 트랜지스터(200a)의 A1 방향으로 인접하도록 트랜지스터(140a)가 배치되고, 트랜지스터(200b)의 A2 방향으로 인접하도록 트랜지스터(140b)가 배치된다.
예를 들어, 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)로 구성된 메모리 셀을 복수로 가지는 반도체 장치에서, 상기 메모리 셀이 도 1 및 도 2의 A1-A2 방향 및 A3-A4 방향으로 연속적으로 배치되어 있는 경우, A1-A2 방향에서는 인접한 메모리 셀은 공통의 산화물(230)을 가지기 때문에, 인접한 메모리 셀 간에서 트랜지스터가 전기적으로 접속된다.
트랜지스터(140a) 및 트랜지스터(140b)를 가짐으로써, 인접한 메모리 셀 간을 전기적으로 분리할 수 있다. 즉, 트랜지스터(140a)는 A1 방향으로 인접한 메모리 셀과 전기적으로 분리되는 기능을 가지고, 트랜지스터(140b)는 A2 방향으로 인접한 메모리 셀과 전기적으로 분리될 수 있는 기능을 가진다. 이러한 기능은 트랜지스터(140a) 및 트랜지스터(140b)를 항상 오프 상태로 하면 좋다. 트랜지스터(140a) 및 트랜지스터(140b)를 항상 오프 상태로 하기 위해서는, 트랜지스터(140a)의 제 1 게이트 전극의 기능을 가지는 도전체(260_1) 및 트랜지스터(140b)의 제 1 게이트 전극의 기능을 가지는 도전체(260_4)에 트랜지스터(140a) 및 트랜지스터(140b) 각각이 오프 상태가 되는 전위를 공급하면 좋다.
또한 도 3에 도시된 바와 같이, 트랜지스터(140a)의 제 2 게이트 전극의 기능을 가지는 도전체(205_1) 및 트랜지스터(140b)의 제 2 게이트 전극의 기능을 가지는 도전체(205_2)를 제공하여도 좋다. 이러한 구성으로 함으로써, 예를 들어 도전체(205_1) 및 도전체(205_2)에 음의 전위를 공급함으로써, 트랜지스터(140a) 및 트랜지스터(140b)가 오프 상태가 되는, 도전체(260_1)에 공급되는 전위 및 도전체(260_4)에 공급되는 전위를 낮게 억제할 수 있다. 또한 오프 전류를 저감할 수도 있다.
또는, 도전체(205_1)와 도전체(260_1)를 접속하여 같은 전위를 공급하고, 도전체(205_2)와 도전체(260_4)를 접속하여 같은 전위를 공급하여도 좋다.
[용량 소자(100a) 및 용량 소자(100b)]
도 1 및 도 2에 도시된 바와 같이, 용량 소자(100a)는 트랜지스터(200a)와 중첩되는 영역에 제공된다. 마찬가지로, 용량 소자(100b)는 트랜지스터(200b)와 중첩되는 영역에 제공된다. 또한 도 8의 (B)에는 도 1 및 도 2에 A7-A8의 일점쇄선으로 나타낸 부분의 단면도를 도시하였다.
또한 트랜지스터(200a)의 설명과 마찬가지로, 용량 소자(100b)는 용량 소자(100a)가 가지는 구조에 각각 대응하는 구조를 가진다. 따라서, 도면에서는, 용량 소자(100a) 및 용량 소자(100b)에 있어서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 따라서, 이하에서는, 특히 언급하지 않는 한, 용량 소자(100b)에 대해서는 용량 소자(100a)의 설명을 참작할 수 있다.
용량 소자(100a)는 도전체(235_2), 도전체(235_2)를 덮도록 배치된 유전체(278), 및 유전체(278) 위의 산화물(230)을 가진다. 또한 용량 소자(100b)는 도전체(235_4), 도전체(235_4)를 덮도록 배치된 유전체(278), 및 유전체(278) 위의 산화물(230)을 가진다.
또한 산화물(230)이 가지는 영역(242_2)은 용량 소자(100a)의 한쪽 전극과 트랜지스터(200a)의 소스 및 드레인 중 다른 쪽을 겸하는 구성이 되어 있다. 도전체(235_2)는 용량 소자(100a)의 다른 쪽 전극으로서의 기능을 가진다. 도전체(235_2)와 영역(242_2)은 유전체(278)를 개재하여 중첩된다. 마찬가지로, 산화물(230)이 가지는 영역(242_4)은 용량 소자(100b)의 한쪽 전극과 트랜지스터(200b)의 소스 및 드레인 중 다른 쪽을 겸하는 구성이 되어 있다. 도전체(235_4)는 용량 소자(100b)의 다른 쪽 전극으로서의 기능을 가진다. 도전체(235_4)와 영역(242_4)은 유전체(278)를 개재하여 중첩된다.
도 1의 (B), 도 2의 (B), 및 도 8의 (B)에 도시된 바와 같이, 용량 소자(100a) 및 용량 소자(100b)는 대략 평탄한 면 위에 용량 소자를 배치할 수 있기 때문에, 유전체(278)의 피복성이 향상되므로, 유전체(278)를 얇게 할 수 있고, 용량 소자(100a) 및 용량 소자(100b)의 용량값을 크게 할 수 있어 바람직하다.
또한 유전체(278)는 유전율이 큰 절연체를 사용하는 것이 바람직하다. 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또한 유전체(278)는 적층 구조이어도 좋다. 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등으로부터 2층 이상을 선택하여 적층 구조로 하여도 좋다. 예를 들어, ALD법으로 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 성막하여 적층 구조로 하는 것이 바람직하다. 유전체(278)의 막 두께는 0.1nm 이상 20nm 이하, 바람직하게는 0.3nm 이상 10nm 이하, 더 바람직하게는 1nm 이상 5nm 이하로 한다.
<기판>
트랜지스터를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한 기판으로서 가요성 기판을 사용하여도 좋다. 또한 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판으로 전치(轉置)하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한 기판으로서 섬유를 짠 시트, 필름, 또는 포일 등을 사용하여도 좋다. 또한 기판이 신축성을 가져도 좋다. 또한 기판은 구부리거나 당기는 것을 중지하였을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 가진다. 기판을 얇게 하면, 트랜지스터를 가지는 반도체 장치를 경량화할 수 있다. 또한 기판을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 가지는 경우나, 구부리거나 당기는 것을 중지하였을 때 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판으로서는, 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판으로서는, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판으로서 적합하다.
<절연체>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 예를 들어, 절연체(210) 및 절연체(273)로서 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다.
또한 예를 들어 절연체(210) 및 절연체(273)로서는, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 실리콘 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화물, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 절연체(210) 및 절연체(273)는 산화 알루미늄 및 산화 하프늄 등을 가지는 것이 바람직하다.
절연체(214) 및 절연체(250)(절연체(250_1), 절연체(250_2), 절연체(250_3), 및 절연체(250_4))는 비유전율이 높은 절연체를 가지는 것이 바람직하다. 예를 들어, 절연체(214) 및 절연체(250)는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등을 가지는 것이 바람직하다.
또는, 절연체(214) 및 절연체(250)는 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이고 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 절연체(250)에서 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 산화물(230)과 접하는 구조로 함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(230)에 혼입되는 것을 억제할 수 있다. 또한 예를 들어, 절연체(250)에서 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 트랩 중심이 형성되는 경우가 있다. 상기 트랩 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(212), 절연체(220)(절연체(220_1), 절연체(220_2), 절연체(220_3), 절연체(220_4), 및 절연체(220_5)), 및 절연체(280)는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 절연체(212), 절연체(220), 및 절연체(280)는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는, 절연체(212), 절연체(220), 및 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
<도전체>
도전체(203)(도전체(203_1) 및 도전체(203_2)), 도전체(205)(도전체(205_1) 및 도전체(205_2)), 도전체(235)(도전체(235_1), 도전체(235_2), 도전체(235_3), 도전체(235_4), 및 도전체(235_5)), 도전체(260)(도전체(260_1), 도전체(260_2), 도전체(260_3), 및 도전체(260_4)), 도전체(240), 및 도전체(245)로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 특히 도전체(260)로서, 산화물(230)에 적용 가능한 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 산화물(230)에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
<금속 산화물>
산화물(230)로서, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 반도체층 및 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 육각형이 기본이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 산화물 반도체를 트랜지스터에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에서는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실될 때까지 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에서 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로, 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체와의 계면 또는 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에서 질소가 포함되면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가하여 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 반도체 내의 질소 농도는, SIMS에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<반도체 장치의 제작 방법>
다음으로, 본 발명에 따른 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 제작 방법에 대하여 도 9 내지 도 20을 사용하여 설명한다. 또한 도 9 내지 도 20에서, 각 도면의 (A)는 상면도이다. 각 도면의 (B)는 각 도면의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이다. 또한 각 도면의 (C)는 각 도면의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이다.
우선, 기판(미도시)을 준비하고, 상기 기판 위에 절연체(210)를 성막한다. 절연체(210)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한 ALD법도 피처리물에 대한 대미지를 작게 할 수 있는 성막 방법이다. 또한 ALD법도 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
예를 들어, 절연체(210)로서 스퍼터링법으로 산화 알루미늄을 성막하면 좋다. 또한 절연체(210)는 다층 구조로 하여도 좋다. 예를 들어, 스퍼터링법으로 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에, ALD법으로 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법으로 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법으로 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로 절연체(210) 위에 도전체(203_1) 및 도전체(203_2)가 되는 도전막을 성막한다. 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또한 도전체(203_1) 및 도전체(203_2)가 되는 도전막은 다층막으로 할 수 있다. 예를 들어, 도전체(203_1) 및 도전체(203_2)가 되는 도전막으로서 텅스텐을 성막한다.
다음으로, 리소그래피법을 사용하여 도전체(203_1) 및 도전체(203_2)가 되는 도전막을 가공하여 도전체(203_1) 및 도전체(203_2)를 형성한다.
또한 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에, 전자빔이나 이온빔을 사용하여도 좋다. 또한 전자빔이나 이온빔을 사용하는 경우에는 마스크는 불필요하다. 또한 레지스트 마스크의 제거에는, 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전체(203_1) 및 도전체(203_2)가 되는 도전막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나, 또는 후공정에서 이용될 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
다음으로, 절연체(210) 위, 도전체(203_1) 위, 및 도전체(203_2) 위에 절연체(212)가 되는 절연막을 성막한다. 절연체(212)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, 절연체(212)가 되는 절연막으로서, CVD법으로 산화 실리콘을 성막한다.
여기서, 절연체(212)가 되는 절연막의 막 두께는 도전체(203_1)의 막 두께 및 도전체(203_2)의 막 두께 이상으로 하는 것이 바람직하다. 예를 들어, 도전체(203_1)의 막 두께 및 도전체(203_2)의 막 두께를 1로 하면 절연체(212)가 되는 절연막의 막 두께는 1 이상 3 이하로 한다.
다음으로, 절연체(212)가 되는 절연막에 CMP(chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(212)가 되는 절연막의 일부를 제거하여 도전체(203_1)의 표면 및 도전체(203_2)의 표면을 노출시킨다. 이로써, 상면이 평탄한 도전체(203_1) 및 도전체(203_2)와 절연체(212)를 형성할 수 있다(도 9 참조).
이하에서는, 상기와 다른 도전체(203_1) 및 도전체(203_2)의 형성 방법에 대하여 설명한다.
절연체(210) 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 절연체(212)에, 절연체(210)에 도달하는 개구를 형성한다. 개구란, 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리키고 개구부라고 하는 경우가 있다. 개구의 형성은 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공에는 더 바람직하다. 또한 절연체(210)는 절연체(212)를 에칭하여 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(212)에 산화 실리콘막을 사용한 경우에는, 절연체(210)는 질화 실리콘막, 산화 알루미늄막, 또는 산화 하프늄막을 사용하면 좋다.
개구의 형성 후에, 도전체(203_1) 및 도전체(203_2)가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 도전체(203_1) 및 도전체(203_2)가 되는 도전막을 다층 구조로 하는 경우, 예를 들어 스퍼터링법으로 질화 탄탈럼, 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막하면 좋다. 상기 금속 질화물을 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 아래층에 사용함으로써, 후술하는 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 위층의 도전막으로서 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(203_1) 및 도전체(203_2)로부터 밖으로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 위층의 도전막을 성막한다. 상기 도전막의 성막은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 위층의 도전막으로서 구리 등의 저저항 도전성 재료를 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 위층, 그리고 도전체(203_1) 및 도전체(203_2)가 되는 도전막의 아래층의 일부를 제거하여 절연체(212)를 노출시킨다. 그 결과, 개구부에만 도전체(203_1) 및 도전체(203_2)가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한 도전체(203_1) 및 도전체(203_2)를 형성할 수 있다. 또한 상기 CMP 처리에 의하여 절연체(212)의 일부가 제거되는 경우가 있다. 이상이 도전체(203_1) 및 도전체(203_2)의 다른 형성 방법이다.
다음으로, 도전체(203_1) 위 및 도전체(203_2) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다(도 9 참조).
다음으로, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 질소 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 절연체(214)에 포함되는 수소나 물 등의 불순물을 제거하는 등을 할 수 있다. 또는 가열 처리에서, 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 또한 가열 처리는 수행하지 않아도 되는 경우가 있다.
다음으로, 도전체(235)(도전체(235_1), 도전체(235_2), 도전체(235_3), 도전체(235_4), 및 도전체(235_5))가 되는 도전막을 성막한다. 도전체(235)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 리소그래피법에 의하여 도전체(235)가 되는 도전막을 가공하여 도전체(235)(도전체(235_1), 도전체(235_2), 도전체(235_3), 도전체(235_4), 및 도전체(235_5))를 형성한다. 여기서, 도전체(235)는 도전체(235_2)와 도전체(235_3) 사이가 도전체(203_1)와 중첩되도록 배치하고, 도전체(253_3)와 도전체(235_4) 사이가 도전체(203_2)와 중첩되도록 배치한다(도 9 참조).
다음으로, 절연체(214) 및 도전체(235)를 덮도록 유전체(278)를 성막한다(도 10 참조). 유전체(278)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 유전체(278) 위에 산화물(230)이 되는 산화막을 성막한다(도 11 참조). 산화물(230)이 되는 산화막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화물(230)이 되는 산화막을 스퍼터링법으로 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 산화물(230)이 되는 산화막을 스퍼터링법으로 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화물(230)이 되는 산화막의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 유전체(278)를 통과하여 절연체(214)에 공급되는 경우가 있다.
또한 산화물(230)이 되는 산화막의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
산화물(230)이 되는 산화막으로서, 스퍼터링법에 의하여 성막하는 경우에는, 예를 들어 In:Ga:Zn=4:2:4.1[원자수비]의 타깃, In:Ga:Zn=1:1:1[원자수비]의 타깃, 또는 In:Ga:Zn=1:1:0.5[원자수비]의 타깃 등을 사용하여 성막한다.
본 실시형태에서는 산화물(230)이 되는 산화막을 단층으로 하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 2층, 3층, 또는 4층 이상의 적층 구조로 하여도 좋다. 적층 구조로 하는 경우, 스퍼터링법에 의하여 성막할 때는 In, Ga 및 Zn의 원자수비가 상이한 복수의 타깃을 사용하여 적층 구조로 하여도 좋다. 또는, 스퍼터링 가스에 포함되는 산소의 비율을 변화시켜 적층 구조로 하여도 좋다. 또는, In, Ga 및 Zn의 원자수비 및 스퍼터링 가스에 포함되는 산소의 비율을 변화시켜 적층 구조로 하여도 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리는 상술한 가열 처리와 같은 조건을 사용할 수 있다. 가열 처리에 의하여 산화물(230)이 되는 산화막 내의 수소나 물 등의 불순물을 제거하는 등을 할 수 있다. 예를 들어, 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화물(230)이 되는 산화막을 가공하여 산화물(230)을 형성한다. 이때, 산화물(230)과 중첩되지 않는 영역의 유전체(278)가 에칭되어, 절연체(214)의 표면이 노출되는 경우가 있다(도 11 참조).
여기서, 도 11의 (A)에 도시된 바와 같이, 산화물(230)의 긴 변은 도전체(235)의 긴 변에 평행한 방향과 직교되는 방향으로 신장되도록 형성한다. 또한 적어도 일부가 도전체(203)와 중첩되도록 형성한다.
또한 상기 산화막의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
또한 에칭 마스크로서는, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 산화물(230)이 되는 산화막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 산화물(230)이 되는 산화막의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 산화물(230)이 되는 산화막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다.
여기까지의 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리의 조건은 상술한 가열 처리의 조건을 사용할 수 있다.
다음으로, 절연체(214), 도전체(235), 및 산화물(230) 위에 절연막(250A)을 성막한다(도 12 참조). 절연막(250A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 여기서 절연막(250A)을 적층 구조로 하여도 좋다. 예를 들어, 절연막(250A)을 2층 구조로 하는 경우, 스퍼터링법을 사용하여 산소를 포함한 분위기하에서 절연막(250A)의 두 번째 층을 성막함으로써, 절연막(250A)의 첫 번째 층에 산소를 첨가할 수 있다.
여기서, 가열 처리를 수행하여도 좋다. 상기 가열 처리는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연막(250A) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다.
다음으로, 절연막(250A) 위에 도전막(260A)을 성막한다(도 13 참조). 도전막(260A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 도전막(260A)은 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 타이타늄을 CVD법 또는 ALD법을 사용하여 성막한 후에 CVD법에 의하여 텅스텐을 성막하여도 좋다.
다음으로, CMP 처리를 수행함으로써, 도전막(260A)의 일부를 제거하여 절연막(250A)의 일부를 노출시킴으로써, 도전체(260)(도전체(260_1), 도전체(260_2), 도전체(260_3), 및 도전체(260_4))를 형성한다(도 14 참조).
다음으로, 노출된 부분의 절연막(250A), 즉 도전체(235)의 상면과 중첩되는 영역의 절연막(250A)을 에칭하여 절연체(250)(절연체(250_1), 절연체(250_2), 절연체(250_3), 및 절연체(250_4))를 형성한다. 이에 의하여, 도전체(235)의 상면과 중첩되는 영역의 산화물(230)이 노출된다(도 15 참조).
다음으로, 산화물(230) 위, 절연체(250) 위, 및 도전체(260) 위에 막(242A)을 성막한다(도 16 참조).
막(242A)은 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 사용한다. 막(242A)은, 예를 들어 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소를 포함하는 막으로 한다. 또한 막(242A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 가열 처리를 수행한다. 질소를 포함하는 분위기하에서의 열처리에 의하여 막(242A)으로부터, 막(242A)의 성분인 금속 원소가 산화물(230)로, 또는 산화물(230)의 성분인 금속 원소가 막(242A)으로 확산되어, 산화물(230)의 표층에 저저항화된 영역(242)(영역(242_1), 영역(242_2), 영역(242_3), 및 영역(242_4))을 형성할 수 있다. 그 후, 막(242A)을 제거하여도 좋다(도 17 참조).
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 또는 불활성 가스 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다.
또한 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다.
여기서, 막(242A)의 금속 원소 및 산화물(230)의 금속 원소에 의하여 금속 화합물을 형성함으로써, 저저항화된 영역(242)이 형성된다. 또한 영역(242)은 막(242A)의 성분과 산화물(230)의 성분을 포함하는 금속 화합물을 가지는 층으로 한다. 예를 들어, 영역(242)은 산화물(230)의 금속 원소와 막(242A)의 금속 원소가 합금화된 층을 가져도 좋다. 합금화됨으로써 금속 원소는 비교적으로 안정적인 상태가 되고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 산화물(230) 내의 수소는 영역(231)으로 확산되고, 영역(231)에 존재하는 산소 결손 내에 들어간 경우, 비교적으로 안정적인 상태가 된다. 또한 영역(234)에 존재하는 산소 결손 내의 수소는, 250℃ 이상의 열처리에 의하여 산소 결손으로부터 빠져나가 영역(231)으로 확산되고, 영역(231)에 존재하는 산소 결손 내에 들어가, 비교적으로 안정적인 상태가 된다. 따라서, 열처리에 의하여 영역(231)은 더 저저항화되고, 영역(234)은 고순도화(물, 수소 등의 불순물의 저감)되어 더 고저항화된다.
상기 영역(242)의 형성 공정 또는 가열 처리에서, 산화물(230)의 영역(231)의 산소가 영역(242)에 흡수됨으로 인하여 영역(231)에 산소 결손이 생기는 경우가 있다. 산화물(230) 내의 수소가 상기 산소 결손에 들어감으로써, 영역(231)의 캐리어 밀도는 증가한다. 따라서, 산화물(230)의 영역(231)은 n형이 되어 저저항화된다.
상기 구성으로 함으로써, 산화물(230)의 각 영역을 자기 정합적으로 형성할 수 있다. 따라서, 미세화 또는 고집적화된 반도체 장치도 좋은 수율로 제조할 수 있다.
따라서, 각 영역의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞은 전기 특성을 가지는 트랜지스터를 용이하게 제공할 수 있다.
여기서, 상술한 막(242A)을 사용하여 영역(231)을 형성하는 방법과는 별도로, 또는 추가적으로, 이온화된 원료 가스를 질량 분리시키지 않고 첨가하는 이온 도핑법 등을 사용하여 영역(231)을 형성하여도 좋다. 여기서, 도전체(235)의 상면과 중첩되는 영역 근방의 산화물(230)에는 상기 이온이 도달할 수 있지만, 기타 영역의 산화물(230)에는 상기 이온이 도달할 수 없다. 따라서, 자기 정합적으로 영역(231)을 형성할 수 있다.
이온 도핑법 등에서 질량 분리를 수행하는 경우, 첨가하는 이온종 및 그 농도를 엄밀하게 제어할 수 있다. 한편, 질량 분리를 수행하지 않는 경우, 단시간에 고농도의 이온을 첨가할 수 있다. 또한 원자 또는 분자의 클러스터를 생성하여 이온화하는 이온 도핑법을 사용하여도 좋다. 또한 도펀트를 이온, 도너, 억셉터, 불순물, 또는 원소 등으로 환언하여도 좋다.
도펀트로서는, 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소 등을 사용하면 좋다. 이와 같은 원소로서는, 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등을 들 수 있다. 또한 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다.
다음으로, 절연체(273)를 성막한다. 절연체(273)의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어 절연체(273)로서는, 스퍼터링법에 의하여 산화 알루미늄을 성막하면 좋다(도 18 참조).
다음으로, 절연체(280)를 성막한다. 절연체(280)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또는, 스핀 코팅법, 딥법(dipping method), 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(280)로서 산화질화 실리콘을 사용한다.
절연체(280)는 상면이 평탄성을 가지도록 형성하는 것이 바람직하다. 예를 들어, 절연체(280)는 성막 직후에 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(280)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등을 상면으로부터 제거함으로써 평탄성을 가져도 좋다. 이와 같은 처리를 평탄화 처리라고 부른다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 본 실시형태에서는, 평탄화 처리로서 CMP 처리를 사용한다(도 19 참조).
또한 도면에서는 절연체(280)를 단층 구조로 하였지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 기판의 휨을 억제하기 위하여, 압축 응력을 가지는 층과 인장 응력을 가지는 층을 적층함으로써, 내부 응력을 상쇄하여도 좋다.
다음으로 절연체(280)에, 산화물(230)의 영역(231)이 가지는 영역(242_3)에 도달하는 개구를 형성한다. 상기 공정은 개구의 종횡비가 크므로, 예를 들어 하드 마스크를 사용하여 이방성 에칭을 수행하는 것이 바람직하다. 또한 종횡비가 큰 이방성 에칭에는 드라이 에칭을 사용하는 것이 바람직하다.
여기서, 이온 주입법, 이온화된 원료 가스를 질량 분리시키지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여, 영역(231)이 가지는 영역(242_3)에 이온 주입을 수행하여도 좋다. 개구 이외에는 절연체(280)에 의하여 이온이 도달할 수 있다. 즉, 자기 정합적으로 개구에 이온 주입할 수 있다. 이 이온 주입에 의하여, 개구의 영역(231)이 가지는 영역(242_3)의 캐리어 밀도를 더 높게 할 수 있기 때문에, 도전체(240)와, 영역(231)이 가지는 영역(242_3)의 접촉 저항을 저감할 수 있는 경우가 있다.
다음으로, 도전체(240)가 되는 도전막을 성막한다. 도전체(240)가 되는 도전막은 물 또는 수소 등 불순물의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조로 하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등의 적층으로 할 수 있다. 도전체(240)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 절연체(280) 위의 도전체(240)가 되는 도전막을 제거한다. 그 결과, 상기 개구에만 상기 도전막이 잔존함으로써, 상면이 평탄한 도전체(240)를 형성할 수 있다.
또한 개구의 측벽부에 산화 알루미늄을 형성한 후에 도전체(240)를 형성하여도 좋다. 개구의 측벽부에 산화 알루미늄을 형성함으로써, 외측으로부터의 산소 투과를 억제하여 도전체(240)의 산화를 방지할 수 있다. 또한 도전체(240)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다. 상기 산화 알루미늄의 형성은 개구에 ALD법 등을 사용하여 산화 알루미늄을 성막하고, 이방성 에칭을 수행함으로써 형성할 수 있다.
다음으로, 도전체(245)가 되는 도전막을 성막한다. 도전체(245)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 다음으로, 리소그래피법에 의하여 도전체(245)가 되는 도전막을 가공하여 도전체(245)를 형성한다. 도전체(245)는 A1-A2 방향과 평행한 방향으로 신장하여 형성한다(도 20 참조).
이상과 같이, 도 1에 도시된 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치를 제작할 수 있다.
<반도체 장치의 변형예>
도 5는 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 일례를 도시한 것이다. 도 5의 (A)에는 반도체 장치의 상면을 도시하였다. 또한 도면의 명료화를 위하여, 도 5의 (A)에서 일부의 막은 생략되어 있다. 또한 도 5의 (B)는 도 5의 (A)에 도시된 일점쇄선 A1-A2에 대응하는 단면도이다. 또한 도 5의 (C)는 도 5의 (A)에 도시된 일점쇄선 A3-A4에 대응하는 단면도이다.
도 5에 도시된 반도체 장치는 영역(242)(영역(242_1), 영역(242_2), 영역(242_3), 영역(242_4), 및 영역(242_5))을 가지지 않고, 절연체(250)가 절연체(250_1), 절연체(250_2), 절연체(250_3), 및 절연체(250_4)로 분리되지 않는 구성이고, 도전체(260)가 2층 구조인 점에서 도 1 및 도 2에 도시된 반도체 장치와 다르다.
기타 구성, 효과에 대해서는 도 1 및 도 2에 도시된 반도체 장치를 참작할 수 있다.
도 6은 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치의 일례를 도시한 것이다. 도 6의 (A)에는 반도체 장치의 상면을 도시하였다. 또한 도면의 명료화를 위하여, 도 6의 (A)에서 일부의 막은 생략되어 있다. 또한 도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선 A1-A2에 대응하는 단면도이다. 또한 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선 A3-A4에 대응하는 단면도이다.
도 6에 도시된 반도체 장치는 도전체(235)(도전체(235_1), 도전체(235_2), 도전체(235_3), 도전체(235_4), 및 도전체(235_5))의 측면에 접하여 절연체(220)(절연체(220_1), 절연체(220_2), 절연체(220_3), 절연체(220_4), 및 절연체(220_5))를 가지는 점에서 도 5에 도시된 반도체 장치와 다른 구성이다.
도전체(235_2)의 측면에 절연체(220_2)를 제거하고, 도전체(235_3)의 측면에 절연체(220_3)를 제공하는 구성으로 함으로써, 트랜지스터(200a)의 기생 용량을 저감할 수 있다. 트랜지스터(200b)도 마찬가지로, 도전체(235_3)의 측면에 절연체(220_3)를 제공하고, 도전체(235_4)의 측면에 절연체(220_4)를 제공하는 구성으로 함으로써, 트랜지스터(200b)의 기생 용량을 저감할 수 있다. 기생 용량을 저감함으로써, 트랜지스터(200a) 및 트랜지스터(200b)를 고속으로 동작할 수 있다. 기타 구성, 효과에 대해서는 도 5에 도시된 반도체 장치를 참작할 수 있다. 또한 도 5 및 도 6에 도시된 반도체 장치는 도 3에 도시된 바와 같이, 트랜지스터(140a)의 제 2 게이트 전극의 기능을 가지는 도전체(205_1) 및 트랜지스터(140b)의 제 2 게이트 전극의 기능을 가지는 도전체(205_2)를 가지는 구성으로 하여도 좋다.
<반도체 장치의 응용예>
상기에서는, 반도체 장치의 구성예로서 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 들었지만, 본 실시형태에 나타내는 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 도 21에 도시된 바와 같이 셀(600)과, 셀(600)과 같은 구성을 가지는 셀(601)이 트랜지스터(140b)를 통하여 접속되어 있는 구성으로 하여도 좋다. 또한 본 명세서에서는, 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 반도체 장치를 셀이라고 부른다. 또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)의 구성에 대해서는 상술한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)에 따른 기재를 참작할 수 있다.
도 21은 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 셀(600)과, 셀(600)과 같은 구성을 가지는 셀(601)이 트랜지스터(140b)를 통하여 접속되어 있는 단면도이다.
도 21에 도시된 바와 같이, 셀(600)과 셀(601) 사이에는 트랜지스터(140b)가 배치되어 있고, 트랜지스터(140b)를 항상 오프 상태로 함으로써, 셀(600)과 셀(601)을 전기적으로 분리할 수 있다. 트랜지스터(140b)의 기능 및 효과에 대해서는 상술한 트랜지스터(140a) 및 트랜지스터(140b)의 설명을 참작할 수 있다.
상술한 바와 같이, 본 실시형태에 나타내는 구성으로 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 형성함으로써, 셀의 면적을 저감하고, 반도체 장치의 미세화 또는 고집적화를 도모할 수 있다.
[셀 어레이의 구조]
여기서, 본 실시형태의 셀 어레이의 일례를 도 22에 도시하였다. 예를 들어, 도 1에 도시된 반도체 장치의 구성을 하나의 셀로 하고, 상기 셀을 행렬로, 또는 매트릭스상으로 배치함으로써 셀 어레이를 구성할 수 있다.
도 22는 도 1에 도시된 셀의 구성을 매트릭스상으로 배치한 일 형태를 도시한 회로도이다. 도 22에 도시된 셀 어레이에서는, 배선 BL이 행 방향으로 연장되고, 배선 WL이 열 방향으로 연장된다.
도 22에 도시된 바와 같이, 셀을 구성하는 트랜지스터(200a)와 트랜지스터(200b)의 소스 및 드레인 중 한쪽이 공통의 배선 BL(BL01, BL02, BL03)과 전기적으로 접속된다. 또한 상기 배선 BL은 행 방향으로 배치된 셀(600)이 가지는 트랜지스터(200a)와 트랜지스터(200b)의 소스 및 드레인 중 한쪽에도 전기적으로 접속된다. 한편, 셀(600)을 구성하는, 트랜지스터(200a)의 제 1 게이트 및 트랜지스터(200b)의 제 1 게이트는 각각 상이한 배선 WL(WL01 내지 WL06)에 전기적으로 접속된다. 또한 이들 배선 WL은 열 방향으로 배치된 셀(600)이 가지는 트랜지스터(200a)의 제 1 게이트 및 트랜지스터(200b)의 제 1 게이트에 각각 전기적으로 접속된다. 또한 행 방향으로 배치된 인접한 셀(600) 사이에 트랜지스터(140a) 및 트랜지스터(140b)가 배치된다. 트랜지스터(140a)의 제 1 게이트 및 트랜지스터(140b)의 제 1 게이트는 각각 상이한 배선 IL(IL01 및 IL02)에 전기적으로 접속된다. 또한 이들 배선 IL은 열 방향으로 배치된 트랜지스터(140a)의 제 1 게이트 및 트랜지스터(140b)의 제 1 게이트에 각각 전기적으로 접속된다. 배선 IL에는 트랜지스터(140a) 및 트랜지스터(140b) 각각이 항상 오프 상태가 되는 전위를 공급함으로써, 인접한 셀 간을 전기적으로 분리할 수 있다.
예를 들어, 도 21에 도시된 BL02, WL03, WL04에 접속된 셀(600)에서는, 도 21에 도시된 바와 같이, 도전체(240)가 BL02에 전기적으로 접속되고, 도전체(260_2)가 WL03에 전기적으로 접속되고, 도전체(260_3)가 WL04에 전기적으로 접속된다.
또한 각 셀(600)이 가지는 트랜지스터(200a) 및 트랜지스터(200b)에는 제 2 게이트 BG가 제공되어도 좋다. BG에 인가되는 전위에 의하여 트랜지스터의 문턱값을 제어할 수 있다. 상기 BG는 트랜지스터(400)에 접속되어 있고, BG에 인가되는 전위는 트랜지스터(400)에 의하여 제어할 수 있다. 또한 셀(600)이 가지는 용량 소자(100a)의 도전체(235_2) 및 용량 소자(100b)의 도전체(235_4)는 각각 상이한 배선 PL에 전기적으로 접속된다.
또한 도 22에 도시된 회로도의 각 배선 및 각 부분의 레이아웃을 나타낸 모식도를 도 23에 도시하였다. 도 23에 도시된 바와 같이, 산화물(230) 및 배선 WL을 매트릭스상으로 배치함으로써, 도 22에 도시된 회로도의 반도체 장치를 형성할 수 있다. 여기서, 배선 BL은 배선 WL 및 산화물(230)과는 상이한 층에 제공하는 것이 바람직하다. 특히, 배선 BL보다 아래층에 용량 소자(100a) 및 용량 소자(100b)를 제공함으로써, 산화물(230)의 긴 변 방향과 배선 BL이 대략 평행하게 되는 레이아웃을 실현할 수 있다. 따라서, 셀의 레이아웃을 단순화할 수 있고, 설계의 자유도가 향상되고, 공정 비용을 저감할 수 있다.
또한 상기 셀 어레이를 평면뿐만 아니라 적층하는 구성으로 하여도 좋다. 복수의 셀 어레이를 적층함으로써, 셀 어레이의 전유 면적을 늘리지 않고 셀을 집적하여 배치할 수 있다. 즉, 3D 셀 어레이를 구성할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 의하여, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 생산성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 일 형태를 도 24를 사용하여 설명한다.
[기억 장치 1]
도 24에 도시된 기억 장치는 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 용량 소자(100b), 트랜지스터(140a), 트랜지스터(140b), 및 트랜지스터(300)를 가진다. 도 24는 트랜지스터(300)의 채널 길이 방향의 단면도이다. 도 25는 도 24에 W1-W2의 일점쇄선으로 나타낸 부분의 단면도이다. 즉, 트랜지스터(300)의 채널 폭 방향의 트랜지스터(300) 근방의 단면도이다.
트랜지스터(200a) 및 트랜지스터(200b)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200a) 및 트랜지스터(200b)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 24에 도시된 기억 장치에서, 배선(3001)은 트랜지스터(300)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(3002)은 트랜지스터(300)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 배선(3007)은 트랜지스터(300)의 게이트와 전기적으로 접속되어 있다. 또한 배선(3003)은 트랜지스터(200a)의 소스 및 드레인 중 한쪽 그리고 트랜지스터(200b)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(3004a)은 트랜지스터(200a)의 제 1 게이트와 전기적으로 접속되고, 배선(3004b)은 트랜지스터(200b)의 제 1 게이트와 전기적으로 접속되고, 배선(3006a)은 트랜지스터(200a)의 제 2 게이트와 전기적으로 접속되고, 배선(3006b)은 트랜지스터(200b)의 제 2 게이트와 전기적으로 접속되어 있다. 또한 배선(3005a)은 용량 소자(100a)의 전극 중 한쪽과 전기적으로 접속되고, 배선(3005b)은 용량 소자(100b)의 전극 중 한쪽과 전기적으로 접속되어 있다.
도 24에 도시된 반도체 장치는 후술하는 DOSRAM과 같은 산화물 트랜지스터를 제공한 기억 장치에 적용할 수 있다. 트랜지스터(200a) 및 트랜지스터(200b)의 오프 전류가 작고, 소스 및 드레인 중 다른 쪽(용량 소자(100a) 및 용량 소자(100b)의 전극 중 다른 쪽이라고도 할 수 있다)의 전위를 유지할 수 있다는 특성을 가짐으로써, 정보의 기록, 유지, 판독이 가능하다.
<기억 장치 1의 구조>
본 발명의 일 형태의 반도체 장치는 도 24에 도시된 바와 같이, 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 용량 소자(100b), 트랜지스터(140a), 트랜지스터(140b), 및 트랜지스터(300)를 가진다. 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)는 트랜지스터(300)의 위쪽에 제공되고, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)는 같은 층에 배치된다. 또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)의 구성에 대해서는 상술한 실시형태를 참작할 수 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 또는 드레인으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(300)는, 도 25에 도시된 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대함으로써 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 또는 드레인이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 정해지기 때문에, 도전체의 재료를 변경함으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 24에 도시된 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는, 그 아래쪽에 제공되는 트랜지스터(300) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200a) 및 트랜지스터(200b)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200a) 및 트랜지스터(200b) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서, 트랜지스터(200a) 및 트랜지스터(200b)와, 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소 이탈량은 TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이, 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 비유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 트랜지스터(300)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다. 또한 플러그 또는 배선으로서 기능하는 도전체에는 복수의 구조를 합쳐 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 24에서, 절연체(350) 및 절연체(352)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350) 및 절연체(352)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로, 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하면 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
상기에서, 도전체(356)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 기억 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
또한 절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 24에서, 절연체(360), 절연체(362), 및 도전체(366)를 포함한 배선층과, 절연체(372), 절연체(374), 및 도전체(376)를 포함한 배선층이 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 도전체(366)를 포함한 배선층과, 절연체(372), 절연체(374), 및 도전체(376)를 포함한 배선층 사이에 복수의 배선층을 가져도 좋다. 또한 도전체(366) 및 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한 절연체(360) 내지 절연체(374)는 상술한 절연체와 같은 재료를 사용하여 제공할 수 있다.
절연체(374) 위에는 절연체(210) 및 절연체(212)가 순차적으로 적층되어 제공되어 있다. 절연체(210) 및 절연체(212) 중 어느 것에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
절연체(210)에는, 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200a) 및 트랜지스터(200b) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(210)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물이 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(212)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218), 및 트랜지스터(200a)나 트랜지스터(200b)를 구성하는 도전체 등이 매립되어 있다. 또한 도전체(218)는 트랜지스터(200a) 및 트랜지스터(200b) 또는 트랜지스터(300)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 도전체(218)는, 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(210) 및 절연체(214)와 접하는 영역의 도전체(218)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와, 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)를 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 및 트랜지스터(140b)로의 수소 확산을 억제할 수 있다.
절연체(212)의 위쪽에는 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)가 제공되어 있다. 또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)의 구조는 상술한 실시형태에서 설명한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 사용하면 좋다. 또한 도 24에 도시된 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
또한 도전체(248)를 도전체(218)와 접하도록 제공함으로써, 트랜지스터(300)와 접속되는 도전체(253)를 트랜지스터(200a) 및 트랜지스터(200b)의 위쪽으로 추출할 수 있다. 도 24에서는 배선(3002)을 트랜지스터(200a) 및 트랜지스터(200b) 위쪽으로 추출하였지만, 이에 한정되지 않고, 배선(3001) 또는 배선(3007) 등을 트랜지스터(200a) 및 트랜지스터(200b)의 위쪽으로 추출하는 구성으로 하여도 좋다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
<기억 장치 2>
도 26에 도시된 반도체 장치는 트랜지스터(400), 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가지는 기억 장치이다. 이하에서 기억 장치로서의 일 형태에 대하여 도 26을 사용하여 설명한다.
본 실시형태에서 설명하는 반도체 장치에서의 트랜지스터(400), 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)의 접속 관계의 일례를 나타낸 회로도를 도 26의 (A)에 도시하였다. 또한 도 26의 (A)에 도시된 배선(1003) 내지 배선(1010) 등을 대응시킨 반도체 장치의 단면도를 도 26의 (B)에 도시하였다. 또한 도 26의 (B)에 W3-W4의 일점쇄선으로 나타낸 부분의 단면도를 도 26의 (C)에 도시하였다. 도 26의 (C)는 트랜지스터(400)의 채널 형성 영역에서의 채널 폭 방향의 단면도이다.
도 26에 도시된 바와 같이, 트랜지스터(200a)는 게이트가 배선(1004a)에, 소스 및 드레인 중 한쪽이 배선(1003)에 전기적으로 접속된다. 또한 트랜지스터(200a)의 소스 및 드레인 중 다른 쪽이 용량 소자(100a)의 전극 중 한쪽을 겸한다. 용량 소자(100a)의 전극 중 다른 쪽이 배선(1005a)에 전기적으로 접속된다. 트랜지스터(200b)는 게이트가 배선(1004b)에, 소스 및 드레인 중 한쪽이 배선(1003)에 전기적으로 접속된다. 또한 트랜지스터(200b)의 소스 및 드레인 중 다른 쪽이 용량 소자(100b)의 전극 중 한쪽을 겸한다. 용량 소자(100b)의 전극 중 다른 쪽이 배선(1005b)에 전기적으로 접속된다. 또한 트랜지스터(400)의 드레인이 배선(1010)에 전기적으로 접속된다. 또한 트랜지스터(200a)의 제 2 게이트, 트랜지스터(200b)의 제 2 게이트, 트랜지스터(400)의 소스, 트랜지스터(400)의 제 1 게이트, 및 트랜지스터(400)의 제 2 게이트는 배선(1006a), 배선(1006b), 배선(1007), 배선(1008), 및 배선(1009)을 통하여 각각 전기적으로 접속된다.
여기서, 배선(1004a)에 전위를 인가함으로써, 트랜지스터(200a)의 온 상태, 오프 상태를 제어할 수 있다. 트랜지스터(200a)를 온 상태로 하여 배선(1003)에 전위를 인가함으로써, 트랜지스터(200a)를 통하여 용량 소자(100a)에 전하를 공급할 수 있다. 이때, 트랜지스터(200a)를 오프 상태로 함으로써, 용량 소자(100a)에 공급된 전하를 유지할 수 있다. 또한 배선(1005a)은 임의의 전위를 공급함으로써, 용량 결합에 의하여 트랜지스터(200a)와 용량 소자(100a)의 접속 부분의 전위를 제어할 수 있다. 예를 들어, 배선(1005a)에 접지 전위를 공급하면 상기 전하를 유지하기 쉬워진다.
마찬가지로 배선(1004b)에 전위를 인가함으로써, 트랜지스터(200b)의 온 상태, 오프 상태를 제어할 수 있다. 트랜지스터(200b)를 온 상태로 하여 배선(1003)에 전위를 인가함으로써, 트랜지스터(200b)를 통하여 용량 소자(100b)에 전하를 공급할 수 있다. 이때, 트랜지스터(200b)를 오프 상태로 함으로써, 용량 소자(100b)에 공급된 전하를 유지할 수 있다. 또한 배선(1005b)은 임의의 전위를 공급함으로써, 용량 결합에 의하여 트랜지스터(200b)와 용량 소자(100b)의 접속 부분의 전위를 제어할 수 있다. 예를 들어, 배선(1005b)에 접지 전위를 공급하면 상기 전하를 유지하기 쉬워진다. 또한 배선(1010)에 음의 전위를 인가함으로써, 트랜지스터(400)를 통하여 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트에 음의 전위를 공급하고, 트랜지스터(200a) 및 트랜지스터(200b)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트를 접속하는 구성으로 함으로써, 배선(1010)에 의하여 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트 전압을 제어할 수 있다. 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 간의 전압, 및 제 2 게이트-소스 간의 전압은 0V가 된다. 트랜지스터(400)의 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작고, 문턱 전압이 트랜지스터(200a) 및 트랜지스터(200b)보다 크기 때문에, 이 구성으로 함으로써, 트랜지스터(400)에 전원 공급을 하지 않아도 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트의 음의 전위를 장시간 유지할 수 있다.
또한 트랜지스터(200a) 및 트랜지스터(200b) 각각의 제 2 게이트의 음의 전위를 유지함으로써, 트랜지스터(200a) 및 트랜지스터(200b)에 전원 공급을 하지 않아도 트랜지스터(200a) 및 트랜지스터(200b)의 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다. 즉, 트랜지스터(200a), 트랜지스터(200b), 및 트랜지스터(400)에 전원 공급을 하지 않아도, 용량 소자(100a) 및 용량 소자(100b)에 전하를 장시간 유지할 수 있다. 예를 들어, 이와 같은 반도체 장치를 기억 소자로서 사용함으로써, 전원 공급 없이 장시간의 기억 유지를 수행할 수 있다. 따라서, 리프레시 동작의 빈도가 적거나, 또는 리프레시 동작을 필요로 하지 않는 기억 장치를 제공할 수 있다.
또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(400), 용량 소자(100a), 및 용량 소자(100b)의 접속 관계는 도 26의 (A) 및 (B)에 도시된 것에 한정되지 않는다. 필요한 회로 구성에 따라 접속 관계를 적절히 변경할 수 있다.
<기억 장치 2의 구조>
도 26의 (B)는 용량 소자(100a), 용량 소자(100b), 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 및 트랜지스터(400)를 가지는 기억 장치의 단면도이다. 또한 도 26에 도시된 기억 장치에서, 상술한 실시형태 및 <기억 장치 1의 구조>에 나타낸 반도체 장치 및 기억 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기한다.
본 발명의 일 형태의 기억 장치는 도 26에 도시된 바와 같이 트랜지스터(400), 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)를 가진다. 트랜지스터(400), 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)는 같은 층에 배치된다.
또한 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 용량 소자(100a), 및 용량 소자(100b)로서는, 상술한 실시형태 및 도 1에서 설명한 반도체 장치가 가지는 용량 및 트랜지스터를 사용하면 좋다. 또한 도 26에 도시된 용량 소자(100a), 용량 소자(100b), 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(140a), 트랜지스터(140b), 및 트랜지스터(400)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되어 있고, 병렬로 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460), 제 2 게이트 전극으로서 기능하는 도전체(405), 도전체(460)의 측면과 접하는 절연체(450), 및 소스 또는 드레인으로서 기능하는 산화물(230)을 가진다. 또한 제 2 게이트 전극으로서 기능하는 도전체(405)는 배선으로서 기능하는 도전체(403)와 전기적으로 접속되어 있다.
트랜지스터(400)에서 도전체(405)는 도전체(203_1) 및 도전체(203_2)와 같은 층이다. 절연체(450)는 절연체(250_1), 절연체(250_2), 절연체(250_3), 및 절연체(250_4)와 같은 층이다. 도전체(460)는 도전체(260_1), 도전체(260_2), 도전체(260_3), 및 도전체(260_4)와 같은 층이다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(230)은 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(400)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 소비전력을 저감할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다. 또는, 미세화 또는 고집적화된 반도체 장치를 좋은 생산성으로 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 27 및 도 28을 사용하여, 본 발명의 일 형태에 따른, 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고도 부름), 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, DOSRAM(등록 상표)에 대하여 설명한다. DOSRAM이란 'Dynamic Oxide Semiconductor RAM'의 약칭이고, 1T(트랜지스터) 1C(용량)형 메모리 셀을 가지는 RAM을 가리킨다. 또한 이하에서 DOSRAM과 같이 OS 트랜지스터를 사용한 메모리 장치를 OS 메모리라고 부르는 경우가 있다.
DOSRAM에서는, 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하, 'OS 메모리'라고 부름)가 적용되어 있다. OS 메모리는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터는 오프 전류가 매우 작은 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<<DOSRAM(1400)>>
도 27에 DOSRAM의 구성예를 도시하였다. 도 27에 도시된 바와 같이, DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 메모리 셀 및 감지 증폭기 어레이(1420)(이하, 'MC-SA 어레이(1420)'라고 부름)를 가진다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)를 가진다. 열 회로(1415)는 글로벌 감지 증폭기 어레이(1416), 입출력 회로(1417)를 가진다. 글로벌 감지 증폭기 어레이(1416)는 복수의 글로벌 감지 증폭기(1447)를 가진다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 감지 증폭기 어레이(1423), 글로벌 비트선(GBLL, GBLR)을 가진다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 감지 증폭기 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL, GBLR)은 메모리 셀 어레이(1422) 위에 적층되어 있다. DOSRAM(1400)에서는 비트선의 구조에, 로컬 비트선과 글로벌 비트선으로 계층화된 계층 비트선 구조가 채용되어 있다.
메모리 셀 어레이(1422)는 N개(N은 2 이상의 정수(整數))의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 가진다. 도 28의 (A)에 로컬 메모리 셀 어레이(1425)의 구성예를 도시하였다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL, BLR)을 가진다. 도 28의 (A)의 예에서는 로컬 메모리 셀 어레이(1425)의 구조는 오픈 비트선형이지만, 폴디드 비트선형이어도 좋다.
도 28의 (B)에 공통의 비트선(BLL(BLR))에 접속되는, 페어의 한 쌍의 메모리 셀(1445a) 및 메모리 셀(1445b)의 회로 구성예를 도시하였다. 메모리 셀(1445a)은 트랜지스터(MW1a), 용량 소자(CS1a), 단자(B1a, B2a)를 가지고, 워드선(WLa), 비트선(BLL(BLR))에 접속된다. 또한 메모리 셀(1445b)은 트랜지스터(MW1b), 용량 소자(CS1b), 단자(B1b, B2b)를 가지고, 워드선(WLb), 비트선(BLL(BLR))에 접속된다. 또한 이하에서, 메모리 셀(1445a) 및 메모리 셀(1445b) 중 어느 쪽에 특별히 한정되지 않는 경우에는, 메모리 셀(1445) 및 이에 부속하는 구성에 a 또는 b의 부호를 부여하지 않는 경우가 있다.
트랜지스터(MW1a)는 용량 소자(CS1a)의 충방전을 제어하는 기능을 가지고, 트랜지스터(MW1b)는 용량 소자(CS1b)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1a)의 게이트는 워드선(WLa)에 전기적으로 접속되고, 제 1 단자는 비트선(BLL(BLR))에 전기적으로 접속되고, 제 2 단자는 용량 소자(CS1a)의 제 1 단자에 전기적으로 접속되어 있다. 또한 트랜지스터(MW1b)의 게이트는 워드선(WLb)에 전기적으로 접속되고, 제 1 단자는 비트선(BLL(BLR))에 전기적으로 접속되고, 제 2 단자는 용량 소자(CS1b)의 제 1 단자에 전기적으로 접속되어 있다. 이와 같이, 비트선(BLL(BLR))이 트랜지스터(MW1a)의 제 1 단자와 트랜지스터(MW1b)의 제 1 단자에 공통적으로 사용된다.
트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속되어 있다. 단자(B2)에는 정전압(예를 들어 저전원 전압)이 입력된다.
상기 실시형태에 나타내는 반도체 장치를 메모리 셀(1445a, 1445b)에 사용하는 경우, 트랜지스터(MW1a)로서 트랜지스터(200a)를, 트랜지스터(MW1b)로서 트랜지스터(200b)를 사용하고, 용량 소자(CS1a)로서 용량 소자(100a)를 사용하고, 용량 소자(CS1b)로서 용량 소자(100b)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
트랜지스터(MW1)는 백 게이트를 구비하고, 백 게이트는 단자(B1)에 전기적으로 접속되어 있다. 그러므로, 단자(B1)의 전압에 따라, 트랜지스터(MW1)의 문턱 전압을 변경할 수 있다. 예를 들어, 단자(B1)의 전압은 고정 전압(예를 들어 음의 정전압)이어도 좋고, DOSRAM(1400)의 동작에 따라 단자(B1)의 전압을 변화시켜도 좋다.
트랜지스터(MW1)의 백 게이트를 트랜지스터(MW1)의 게이트, 제 1 단자, 또는 제 2 단자에 전기적으로 접속하여도 좋다. 또는, 트랜지스터(MW1)에 백 게이트를 제공하지 않아도 된다.
감지 증폭기 어레이(1423)는 N개의 로컬 감지 증폭기 어레이(1426<0> 내지 1426<N-1>)를 가진다. 로컬 감지 증폭기 어레이(1426)는 하나의 스위치 어레이(1444), 복수의 감지 증폭기(1446)를 가진다. 감지 증폭기(1446)에는 비트선쌍이 전기적으로 접속되어 있다. 감지 증폭기(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 스위치 어레이(1444)는 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍 사이를 도통 상태로 하는 기능을 가진다.
여기서, 비트선쌍이란 감지 증폭기에 의하여 동시에 비교되는 2개의 비트선을 가리킨다. 글로벌 비트선쌍이란, 글로벌 감지 증폭기에 의하여 동시에 비교되는 2개의 글로벌 비트선을 가리킨다. 비트선쌍을 한 쌍의 비트선이라고 부를 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 부를 수 있다. 여기서는, 비트선(BLL)과 비트선(BLR)이 한 쌍의 비트선쌍을 이룬다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 한 쌍의 글로벌 비트선쌍을 이룬다. 이하, 비트선쌍(BLL, BLR), 글로벌 비트선쌍(GBLL, GBLR)이라고도 표기한다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410), 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동하는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코드하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스 대상 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)는 감지 증폭기 어레이(1423)를 구동하기 위한 회로이다. 열 실렉터(1413)는 액세스 대상 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호에 의하여, 각 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)가 제어된다. 감지 증폭기 드라이버 회로(1414)의 제어 신호에 의하여, 복수의 로컬 감지 증폭기 어레이(1426)는 독립적으로 구동된다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능, 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속되어 있다. 글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR) 사이의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 글로벌 비트선쌍(GBLL, GBLR)에 대한 데이터의 기록 및 판독은 입출력 회로(1417)에 의하여 수행된다.
DOSRAM(1400)의 기록 동작의 개요를 설명한다. 입출력 회로(1417)에 의하여, 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 감지 증폭기 어레이(1416)에 의하여 유지된다. 어드레스가 지정하는 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)에 의하여 글로벌 비트선쌍의 데이터가 대상 열의 비트선쌍에 기록된다. 로컬 감지 증폭기 어레이(1426)는 기록된 데이터를 증폭하고 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서 행 회로(1410)에 의하여 대상 행의 워드선(WL)이 선택되고, 선택 행의 메모리 셀(1445)에 로컬 감지 증폭기 어레이(1426)의 유지 데이터가 기록된다.
DOSRAM(1400)의 판독 동작의 개요를 설명한다. 어드레스 신호에 의하여 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서 대상 행의 워드선(WL)이 선택 상태가 되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 감지 증폭기 어레이(1426)에 의하여 각 열의 비트선쌍의 전압차가 데이터로서 검출되며 유지된다. 스위치 어레이(1444)에 의하여 로컬 감지 증폭기 어레이(1426)의 유지 데이터 중, 어드레스 신호가 지정하는 열의 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 감지 증폭기 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하고 유지한다. 글로벌 감지 증폭기 어레이(1416)의 유지 데이터는 입출력 회로(1417)에 출력된다. 이상으로 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수에 제약은 없으며 낮은 에너지로 데이터의 기록 및 판독이 가능하다. 또한 메모리 셀(1445)의 회로 구성이 단순하기 때문에 대용량화가 용이하다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 용량 소자(CS1)로부터 전하가 누설되는 것을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 DRAM에 비하여 매우 길다. 따라서 리프레시의 빈도를 저감할 수 있기 때문에, 리프레시 동작에 필요한 전력을 삭감할 수 있다. 따라서, DOSRAM(1400)은 대용량의 데이터를 고빈도로 재기록하는 메모리 장치, 예를 들어 화상 처리에 이용되는 프레임 메모리에 적합하다.
MC-SA 어레이(1420)가 적층 구조임으로써, 로컬 감지 증폭기 어레이(1426)의 길이와 같은 정도의 길이로 비트선을 짧게 할 수 있다. 비트선을 짧게 함으로써, 비트선 용량이 작아지므로 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한 로컬 감지 증폭기 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 이상의 이유로, DOSRAM(1400)의 액세스 시에 구동하는 부하가 저감되고, 소비전력을 저감할 수 있다.
따라서, OS 트랜지스터를 사용한 DOSRAM은 대용량화가 용이하다. 또한 OS 트랜지스터를 사용한 DOSRAM은 장시간의 유지가 가능하므로, 리프레시 동작의 페널티를 실질적으로 무시할 수 있다. 또한 OS 트랜지스터를 사용한 DOSRAM은 백 게이트의 전위를 이용하여 주변 회로의 파워 게이팅을 수행할 수 있다.
여기서, OS 트랜지스터를 사용한 DOSRAM과 일반적인 DRAM의 소비전력을 비교한 그래프를 도 29에 도시하였다. 또한 세로축은 실제 경우의 일반적인 DRAM의 소비전력을 1로 한 비율(A.U: 임의 단위)이다(Power consumption). 또한 실제 경우는 하루 중 10%가 액티브, 90%가 스탠바이 또는 셀프 리프레시 모드인 것으로 상정하였다. 도시된 바와 같이, OS 트랜지스터를 사용한 DOSRAM의 소비전력은 리프레시 동작의 빈도를 저감한 경우(DOSRAM in low refresh rate mode), 일반적인 DRAM의 소비전력의 약 20%를 삭감할 수 있다고 추정된다. 또한 OS 트랜지스터를 사용한 DOSRAM의 소비전력은 파워 게이팅을 수행한 경우(DOSRAM in power gating mode), 약 60%를 삭감할 수 있다고 추정된다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 30을 사용하여, 상기 실시형태에 나타낸 반도체 장치를 적용한 AI 시스템에 대하여 설명을 한다.
도 30은 AI 시스템(4041)의 구성예를 도시한 블록도이다. AI 시스템(4041)은 연산부(4010)와, 제어부(4020)와, 입출력부(4030)를 가진다.
연산부(4010)는 아날로그 연산 회로(4011)와, DOSRAM(4012)과, NOSRAM(4013)과, FPGA(4014)를 가진다. DOSRAM(4012)으로서 상기 실시형태에 나타낸 DOSRAM(1400)을 사용할 수 있다.
제어부(4020)는 CPU(Central Processing Unit)(4021)와, GPU(Graphics Processing Unit)(4022)와, PLL(Phase Locked Loop)(4023)과, SRAM(Static Random Access Memory)(4024)과, PROM(Programmable Read Only Memory)(4025)과, 메모리 컨트롤러(4026)와, 전원 회로(4027)와, PMU(Power Management Unit)(4028)를 가진다.
입출력부(4030)는 외부 기억 제어 회로(4031)와, 음성 코덱(4032)과, 영상 코덱(4033)과, 범용 입출력 모듈(4034)과, 통신 모듈(4035)을 가진다.
연산부(4010)는 뉴럴 네트워크에 의한 학습 또는 추론을 실행할 수 있다.
아날로그 연산 회로(4011)는 A/D(아날로그/디지털) 변환 회로, D/A(디지털/아날로그) 변환 회로, 및 적화 연산 회로를 가진다.
아날로그 연산 회로(4011)는 OS 트랜지스터를 사용하여 형성하는 것이 바람직하다. OS 트랜지스터를 사용한 아날로그 연산 회로(4011)는 아날로그 메모리를 가지고, 학습 또는 추론에 필요한 적화 연산을 저소비전력으로 실행할 수 있게 된다.
DOSRAM(4012)은 OS 트랜지스터를 사용하여 형성된 DRAM이고, DOSRAM(4012)은 CPU(4021)로부터 송신되는 디지털 데이터를 일시적으로 저장하는 메모리이다. DOSRAM(4012)은 OS 트랜지스터를 포함한 메모리 셀과, Si 트랜지스터를 포함한 판독 회로부를 가진다. 상기 메모리 셀과 판독 회로부는 적층된 상이한 층에 제공할 수 있기 때문에, DOSRAM(4012)은 전체의 회로 면적을 작게 할 수 있다.
뉴럴 네트워크를 사용한 계산은 입력 데이터가 1000개를 넘는 경우가 있다. 상기 입력 데이터를 SRAM(4024)에 저장하는 경우, SRAM(4024)은 회로 면적에 제한이 있어 기억 용량이 작기 때문에, 상기 입력 데이터를 작게 나누어 저장할 수밖에 없다. DOSRAM(4012)은 제한된 회로 면적에서도 메모리 셀을 높은 집적도로 배치할 수 있고, SRAM(4024)에 비하여 기억 용량이 크다. 그러므로, DOSRAM(4012)은 상기 입력 데이터를 효율적으로 저장할 수 있다.
NOSRAM(4013)은 OS 트랜지스터를 사용한 비휘발성 메모리이다. NOSRAM(등록 상표)이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다. 본 실시형태의 NOSRAM에도 DOSRAM과 마찬가지로 OS 메모리를 적용할 수 있다.
NOSRAM(4013)은 플래시 메모리나, ReRAM(Resistive Random Access Memory), MRAM(Magnetoresistive Random Access Memory) 등의 다른 비휘발성 메모리에 비하여, 데이터를 기록할 때의 소비전력이 작다. 또한 플래시 메모리나 ReRAM과 달리, 데이터를 기록할 때 소자가 열화되지 않고, 데이터의 기록 가능 횟수에 제한이 없다.
또한 NOSRAM(4013)은, 1비트의 2레벨 데이터 외에, 2비트 이상의 멀티 레벨 데이터를 기억할 수 있다. NOSRAM(4013)은 멀티 레벨 데이터를 기억함으로써, 1비트당 메모리 셀 면적을 작게 할 수 있다.
또한 NOSRAM(4013)은 디지털 데이터 외에 아날로그 데이터를 기억할 수 있다. 그러므로, 아날로그 연산 회로(4011)는 NOSRAM(4013)을 아날로그 메모리로서 사용할 수도 있다. NOSRAM(4013)은 아날로그 데이터를 그대로 기억할 수 있기 때문에, D/A 변환 회로나 A/D 변환 회로가 불필요하다. 그러므로, NOSRAM(4013)은 주변 회로의 면적을 작게 할 수 있다. 또한 본 명세서에서 아날로그 데이터란, 3비트(8레벨) 이상의 분해능을 가지는 데이터를 가리킨다. 상술한 멀티 레벨 데이터가 아날로그 데이터에 포함되는 경우도 있다.
뉴럴 네트워크의 계산에 사용되는 데이터나 파라미터는, 일단 NOSRAM(4013)에 저장할 수 있다. 상기 데이터나 파라미터는, CPU(4021)를 통하여 AI 시스템(4041)의 외부에 제공된 메모리에 저장하여도 좋지만, 내부에 제공된 NOSRAM(4013)이 더 고속으로, 그리고 저소비전력으로 상기 데이터나 파라미터를 저장할 수 있다. 또한 NOSRAM(4013)은 DOSRAM(4012)보다 비트선을 길게 할 수 있기 때문에, 기억 용량을 크게 할 수 있다.
FPGA(4014)는 OS 트랜지스터를 사용한 FPGA이다. 본 실시형태의 FPGA는 컨피규레이션 메모리 및 레지스터에 OS 메모리를 적용할 수 있다. 여기서는, 이와 같은 FPGA를 'OS-FPGA'라고 부른다. AI 시스템(4041)은 FPGA(4014)를 사용함으로써, 후술하는 딥 뉴럴 네트워크(DNN), 컨볼루셔널 뉴럴 네트워크(CNN), 리커런트 뉴럴 네트워크(RNN), 자기 부호화기(autoencorder), 딥 볼츠만 머신(DBM), 딥 빌리프 뉴럴 네트워크(DBN) 등의 뉴럴 네트워크의 접속을 하드웨어로 구성할 수 있다. 상기 뉴럴 네트워크의 접속을 하드웨어로 구성함으로써, 더 고속으로 실행할 수 있다.
FPGA(4014)는 OS-FPGA이다. OS-FPGA는 SRAM으로 구성되는 FPGA보다 메모리 면적을 작게 할 수 있다. 그러므로, 컨텍스트 전환 기능을 추가하여도 면적 증가가 적다. 또한 OS-FPGA는 부스팅에 의하여 데이터나 파라미터를 고속으로 전할 수 있다.
AI 시스템(4041)은 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 하나의 다이(칩) 위에 제공할 수 있다. 그러므로, AI 시스템(4041)은 고속으로, 그리고 저소비전력으로 뉴럴 네트워크의 계산을 실행할 수 있다. 또한 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)는 같은 제조 프로세스에서 제작할 수 있다. 그러므로, AI 시스템(4041)은 낮은 비용으로 제작할 수 있다.
또한 연산부(4010)는 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 모두 가질 필요는 없다. AI 시스템(4041)이 해결하려고 하는 과제에 따라 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014) 중 하나 또는 복수를 선택하여 제공하면 좋다.
AI 시스템(4041)은 해결하려고 하는 과제에 따라 딥 뉴럴 네트워크(DNN), 컨볼루셔널 뉴럴 네트워크(CNN), 리커런트 뉴럴 네트워크(RNN), 자기 부호화기, 딥 볼츠만 머신(DBM), 딥 빌리프 뉴럴 네트워크(DBN) 등의 기법을 실행할 수 있다. PROM(4025)은 이들 기법 중 적어도 하나를 실행하기 위한 프로그램을 저장할 수 있다. 또한 상기 프로그램의 일부 또는 모두를 NOSRAM(4013)에 저장하여도 좋다.
라이브러리로서 존재하는 기존의 프로그램은 GPU의 처리를 전제로 하는 것이 많다. 그러므로, AI 시스템(4041)은 GPU(4022)를 가지는 것이 바람직하다. AI 시스템(4041)은 학습과 추론에 사용되는 적화 연산 중, 보틀넥이 되는 적화 연산을 연산부(4010)에서 실행하고, 그 이외의 적화 연산을 GPU(4022)에서 실행할 수 있다. 이로써, 학습과 추론을 고속으로 실행할 수 있다.
전원 회로(4027)는 논리 회로용 저전원 전위를 생성할뿐더러, 아날로그 연산을 위한 전위 생성도 수행한다. 전원 회로(4027)는 OS 메모리를 사용하여도 좋다. 전원 회로(4027)는 기준 전위를 OS 메모리에 저장함으로써, 소비전력을 저감할 수 있다.
PMU(4028)는 AI 시스템(4041)의 전력 공급을 일시적으로 오프로 하는 기능을 가진다.
CPU(4021) 및 GPU(4022)는 레지스터로서 OS 메모리를 가지는 것이 바람직하다. CPU(4021) 및 GPU(4022)는 OS 메모리를 가짐으로써, 전력 공급이 오프가 되어도 OS 메모리 내에 데이터(논리값)를 계속 유지할 수 있다. 그 결과, AI 시스템(4041)은 전력을 절약할 수 있다.
PLL(4023)은 클럭을 생성하는 기능을 가진다. AI 시스템(4041)은 PLL(4023)이 생성한 클럭을 기준으로 동작을 수행한다. PLL(4023)은 OS 메모리를 가지는 것이 바람직하다. PLL(4023)은 OS 메모리를 가짐으로써, 클럭의 발진 주기를 제어하는 아날로그 전위를 유지할 수 있다.
AI 시스템(4041)은 DRAM 등의 외부 메모리에 데이터를 저장하여도 좋다. 그러므로, AI 시스템(4041)은 외부의 DRAM과의 인터페이스로서 기능하는 메모리 컨트롤러(4026)를 가지는 것이 바람직하다. 또한 메모리 컨트롤러(4026)는 CPU(4021) 또는 GPU(4022) 가까이에 배치하는 것이 바람직하다. 이로써, 데이터를 고속으로 주고받을 수 있다.
제어부(4020)에 도시된 회로의 일부 또는 전부는, 연산부(4010)와 같은 다이 위에 형성할 수 있다. 이로써, AI 시스템(4041)은 고속으로, 그리고 저소비전력으로 뉴럴 네트워크의 계산을 실행할 수 있다.
뉴럴 네트워크의 계산에 사용되는 데이터는 외부 기억 장치(HDD(Hard Disk Drive), SSD(Solid State Drive) 등)에 저장되는 경우가 많다. 그러므로, AI 시스템(4041)은 외부 기억 장치와의 인터페이스로서 기능하는 외부 기억 제어 회로(4031)를 가지는 것이 바람직하다.
뉴럴 네트워크를 사용한 학습과 추론은 음성이나 영상을 취급하는 경우가 많기 때문에, AI 시스템(4041)은 음성 코덱(4032) 및 영상 코덱(4033)을 가진다. 음성 코덱(4032)은 음성 데이터의 인코드(부호화) 및 디코드(복호화)를 수행하고, 영상 코덱(4033)은 영상 데이터의 인코드 및 디코드를 수행한다.
AI 시스템(4041)은 외부 센서로부터 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 범용 입출력 모듈(4034)을 가진다. 범용 입출력 모듈(4034)은, 예를 들어 USB(Universal Serial Bus)나 I2C(Inter-Integrated Circuit) 등을 포함한다.
AI 시스템(4041)은 인터넷을 경유하여 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 통신 모듈(4035)을 가지는 것이 바람직하다.
아날로그 연산 회로(4011)는 멀티 레벨의 플래시 메모리를 아날로그 메모리로서 사용하여도 좋다. 그러나, 플래시 메모리는 재기록 가능 횟수에 제한이 있다. 또한 멀티 레벨의 플래시 메모리는 임베디드로 형성하는(연산 회로와 메모리를 같은 다이 위에 형성하는) 것이 매우 어렵다.
또한 아날로그 연산 회로(4011)는 ReRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, ReRAM은 재기록 가능 횟수에 제한이 있고, 기억 정확도의 관점에서도 문제가 있다. 또한 2개의 단자로 이루어지는 소자이기 때문에, 데이터의 기록과 판독을 나누는 회로 설계가 복잡해진다.
또한 아날로그 연산 회로(4011)는 MRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, MRAM은 저항 변화율이 낮기 때문에, 기억 정확도의 관점에서 문제가 있다.
이상을 감안하여, 아날로그 연산 회로(4011)에는 OS 메모리를 아날로그 메모리로서 사용하는 것이 바람직하다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
<AI 시스템의 응용예>
본 실시형태에서는, 상기 실시형태에 나타낸 AI 시스템의 응용예에 대하여 도 31을 사용하여 설명한다.
도 31의 (A)는, 도 30에서 설명한 AI 시스템(4041)을 병렬로 배치하고, 버스선을 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041A)이다.
도 31의 (A)에 도시된 AI 시스템(4041A)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)(n은 자연수)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 버스선(4098)을 통하여 서로 접속되어 있다.
또한 도 31의 (B)는, 도 30에서 설명한 AI 시스템(4041)을 도 31의 (A)와 마찬가지로 병렬로 배치하고, 네트워크를 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041B)이다.
도 31의 (B)에 도시된 AI 시스템(4041B)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 네트워크(4099)를 통하여 서로 접속되어 있다.
네트워크(4099)는 AI 시스템(4041_1) 내지 AI 시스템(4041_n)의 각각에 통신 모듈을 제공하고, 무선 또는 유선에 의한 통신을 수행하는 구성으로 하면 좋다. 통신 모듈은 안테나를 통하여 통신을 수행할 수 있다. 예를 들어 World Wide Web(WWW)의 기반인 인터넷, 인트라넷, 엑스트라넷, PAN(Personal Area Network), LAN(Local Area Network), CAN(Campus Area Network), MAN(Metropolitan Area Network), WAN(Wide Area Network), GAN(Global Area Network) 등의 컴퓨터 네트워크에 각 전자 기기를 접속시켜 통신을 수행할 수 있다. 무선 통신을 수행하는 경우, 통신 프로토콜 또는 통신 기술로서, LTE(Long Term Evolution), GSM(Global System for Mobile Communication: 등록 상표), EDGE(Enhanced Data Rates for GSM Evolution), CDMA2000(Code Division Multiple Access 2000), W-CDMA(등록 상표) 등의 통신 규격, 또는 Wi-Fi(등록 상표), Bluetooth(등록 상표), ZigBee(등록 상표) 등의 IEEE에 의하여 통신 규격화된 사양을 사용할 수 있다.
도 31의 (A), (B)의 구성으로 함으로써, 외부의 센서 등으로 얻어진 아날로그 신호를 별개의 AI 시스템으로 처리할 수 있다. 예를 들어, 생체 정보와 같은, 뇌파, 맥박, 혈압, 체온 등의 정보를 뇌파 센서, 맥파 센서, 혈압 센서, 온도 센서와 같은 각종 센서로 취득하고, 별개의 AI 시스템으로 아날로그 신호를 처리할 수 있다. 별개의 AI 시스템의 각각에서 신호의 처리 또는 학습을 수행함으로써 하나의 AI 시스템당 정보 처리량을 적게 할 수 있다. 그러므로, 더 적은 연산량으로 신호의 처리 또는 학습을 수행할 수 있다. 그 결과, 인식 정확도를 높일 수 있다. 각각의 AI 시스템으로 얻어진 정보로부터, 복잡하게 변화하는 생체 정보의 변화를 순식간에 통합적으로 파악할 수 있다는 것 등을 기대할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에는 상기 실시형태에 나타낸 AI 시스템이 제공된 IC의 일례를 나타낸다.
상기 실시형태에 나타낸 AI 시스템은 CPU 등의 Si 트랜지스터로 이루어지는 디지털 처리 회로, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리를 하나의 다이에 집적할 수 있다.
도 32에 AI 시스템을 제공한 IC의 일례를 도시하였다. 도 32에 도시된 AI 시스템 IC(7000)는 리드(7001) 및 회로부(7003)를 가진다. AI 시스템 IC(7000)는, 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 IC 칩이 복수 조합되고, 각각이 프린트 기판(7002) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 회로부(7003)에는 상기 실시형태에 나타낸 각종 회로가 하나의 다이에 제공되어 있다. 회로부(7003)는 적층 구조를 가지고, Si 트랜지스터층(7031), 배선층(7032), OS 트랜지스터층(7033)으로 크게 나누어진다. OS 트랜지스터층(7033)을 Si 트랜지스터층(7031)에 적층하여 제공할 수 있기 때문에, AI 시스템 IC(7000)의 소형화가 용이하다.
도 32에서는, AI 시스템 IC(7000)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다.
CPU 등의 디지털 처리 회로, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리는 모두, Si 트랜지스터층(7031), 배선층(7032), 및 OS 트랜지스터층(7033)에 형성할 수 있다. 즉, 상기 AI 시스템을 구성하는 소자는 동일한 제조 프로세스에서 형성할 수 있다. 그러므로, 본 실시형태에 나타내는 IC는 구성하는 소자가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 상기 AI 시스템을 낮은 비용으로 제공할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 33에 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 도시하였다.
도 33의 (A)에 모니터(830)를 도시하였다. 모니터(830)는, 표시부(831), 하우징(832), 스피커(833) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다. 또한 모니터(830)는 리모트 컨트롤러(834)에 의하여 조작할 수 있다.
또한 모니터(830)는 방송 전파를 수신하여 텔레비전 장치로서 기능할 수 있다.
모니터(830)가 수신할 수 있는 방송 전파로서는, 지상파 또는 위성으로부터 송신되는 전파 등을 들 수 있다. 또한 방송 전파로서, 아날로그 방송, 디지털 방송 등이 있고, 또한 영상 및 음성, 또는 음성만의 방송 등이 있다. 예를 들어 UHF대(300MHz 이상 3GHz 이하) 및 VHF대(30MHz 이상 300MHz 이하) 중 특정 주파수 대역에서 송신되는 방송 전파를 수신할 수 있다. 또한 예를 들어 복수의 주파수 대역에서 수신한 복수의 데이터를 사용함으로써, 전송 레이트를 높일 수 있어, 더 많은 정보를 얻을 수 있다. 이로써 풀 하이비전을 넘는 해상도를 가지는 영상을 표시부(831)에 표시시킬 수 있다. 예를 들어, 4K-2K, 8K-4K, 16K-8K, 또는 그 이상의 해상도를 가지는 영상을 표시시킬 수 있다.
또한 인터넷이나 LAN(Local Area Network), Wi-Fi(등록 상표) 등의 컴퓨터 네트워크를 통한 데이터 전송 기술에 의하여 송신된 방송의 데이터를 사용하여, 표시부(831)에 표시되는 화상을 생성하는 구성으로 하여도 좋다. 이때, 모니터(830)에 튜너를 가지지 않아도 된다.
또한 모니터(830)는 컴퓨터와 접속되고, 컴퓨터용 컴퓨터로서 사용할 수 있다. 또한 컴퓨터와 접속된 모니터(830)는 복수의 사람이 동시에 열람할 수 있으므로 회의 시스템으로서 사용할 수 있다. 또한 네트워크를 통한 컴퓨터의 정보 표시나, 모니터(830) 자체의 네트워크로의 접속에 의하여 모니터(830)를 영상 회의 시스템에 사용할 수 있다.
또한 모니터(830)는 디지털 사이니지로서 사용할 수도 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용함으로써, 고속 동작이나 신호 처리를 저소비전력으로 실현할 수 있다.
또한 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 모니터(830)의 화상 처리부에 사용함으로써, 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
도 33의 (B)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 가진다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 또한 비디오 카메라(2940)는 하우징(2941)의 내측에 안테나, 배터리 등을 구비한다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있는 구조가 되어 있다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 수행할 수 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 표시부의 구동 회로나 화상 처리부에 사용함으로써, 고속 동작이나 신호 처리를 저소비전력으로 실현할 수 있다.
또한 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 비디오 카메라(2940)의 화상 처리부에 사용함으로써, 비디오 카메라(2940) 주위의 환경에 따른 촬영을 실현할 수 있다. 구체적으로는, 주위의 밝기에 따라 최적의 노출로 촬영할 수 있다. 또한 역광에서의 촬영이나 옥외와 옥내 등, 밝기가 상이한 상황을 동시에 촬영하는 경우에는, 하이 다이내믹 레인지(HDR) 촬영을 수행할 수 있다.
또한 AI 시스템은 촬영자의 버릇을 학습하고, 촬영의 보조를 수행할 수 있다. 구체적으로는 촬영자의 손떨림의 버릇을 학습하고, 촬영 중의 손떨림을 보정함으로써, 촬영된 화상에는 손떨림으로 인한 화상의 흔들림이 가능한 한 포함되지 않도록 할 수 있다. 또한 촬영 중에 줌 기능을 사용할 때에는 피사체가 항상 화상의 중심으로 촬영되도록 렌즈의 방향 등을 제어할 수 있다.
도 33의 (C)에 도시된 정보 단말(2910)은 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 가진다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 또한 정보 단말(2910)은 하우징(2911)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2910)은, 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용할 수 있다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 상술한 정보 단말(2910)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다.
또한 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 정보 단말(2910)의 화상 처리부에 사용함으로써, 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
또한 AI 시스템은 사용자의 조작 버릇을 학습하고, 정보 단말(2910)의 조작의 보조를 수행할 수 있다. AI 시스템을 탑재한 정보 단말(2910)은 사용자의 손가락의 동작이나 시선 등으로 터치 입력을 예측할 수 있다.
도 33의 (D)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 가진다. 또한 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921)의 내측에 안테나, 배터리 등을 구비한다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 노트북형 퍼스널 컴퓨터(2920)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다.
또한 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 노트북형 퍼스널 컴퓨터(2920)의 화상 처리부에 사용함으로써 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등의 화상 처리를 수행할 수 있다. 또한 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업컨버트에 따른 프레임간 보간 처리 등을 실행할 수 있다. 또한 계조 변환 처리는 화상의 계조수를 변환할 뿐만 아니라, 계조수를 크게 하는 경우의 계조값의 보간을 수행할 수 있다. 또한 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
또한 AI 시스템은 사용자의 버릇을 학습하고 노트북형 퍼스널 컴퓨터(2920) 조작의 보조를 수행할 수 있다. AI 시스템을 탑재한 노트북형 퍼스널 컴퓨터(2920)는, 사용자의 손가락의 움직임이나 시선 등으로부터, 표시부(2922)로의 터치 입력을 예측할 수 있다. 또한 텍스트의 입력에서는 과거의 텍스트 입력 정보나, 앞뒤의 텍스트나, 사진 등의 도면으로부터 입력을 예측하여 변환의 보조를 수행한다. 따라서 입력 오타나 변환 오류를 가능한 한 저감할 수 있다.
도 33의 (E)는 자동차의 일례를 도시한 외관도이고, 도 33의 (F)는 내비게이션 장치(860)를 도시한 것이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 가진다. 또한 자동차(2980)는 안테나, 배터리 등을 구비한다. 내비게이션 장치(860)는 표시부(861), 조작 버튼(862), 및 외부 입력 단자(863)를 구비한다. 자동차(2980)와 내비게이션 장치(860)는 각각 독립되어 있어도 좋지만, 내비게이션 장치(860)가 자동차(2980)에 제공되고, 연동하여 기능하는 구성으로 하는 것이 바람직하다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는, 자동차(2980)나 내비게이션 장치(860)의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용한 AI 시스템을 자동차(2980)의 제어 장치 등에 사용함으로써, AI 시스템은 운전자의 운전 기술이나 버릇을 학습하고, 안전 운전의 보조나, 휘발유나 배터리 등의 연료를 효율적으로 이용하는 운전의 보조를 수행할 수 있다. 안전 운전의 보조로서는, 운전자의 운전 기술이나 버릇을 학습할 뿐만 아니라, 자동차(2980)의 속도나 이동 방법 등의 자동차의 거동, 내비게이션 장치(860)에 저장된 도로 정보 등을 복합적으로 학습하여, 주행 중의 차선으로부터의 이탈 방지나, 다른 자동차, 보행자, 구조체 등과의 충돌 회피를 실현할 수 있다. 구체적으로는, 진행 방향에 급커브가 존재하는 경우, 내비게이션 장치(860)는 그 도로 정보를 자동차(2980)로 송신하여 자동차(2980)의 속도 제어나 핸들 조작의 보조를 수행할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100a: 용량 소자, 100b: 용량 소자, 140a: 트랜지스터, 140b: 트랜지스터, 200: 트랜지스터, 200a: 트랜지스터, 200b: 트랜지스터, 203: 도전체, 203_1: 도전체, 203_2: 도전체, 205: 도전체, 205_1: 도전체, 205_2: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 220_1: 절연체, 220_2: 절연체, 220_3: 절연체, 220_4: 절연체, 220_5: 절연체, 224: 절연체, 230: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 234: 영역, 235: 도전체, 235_1: 도전체, 235_2: 도전체, 235_3: 도전체, 235_4: 도전체, 235_5: 도전체, 240: 도전체, 242: 영역, 242_1: 영역, 242_2: 영역, 242_3: 영역, 242_4: 영역, 242_5: 영역, 242A: 막, 245: 도전체, 248: 도전체, 250: 절연체, 250_1: 절연체, 250_2: 절연체, 250_3: 절연체, 250_4: 절연체, 250A: 절연막, 253: 도전체, 253_3: 도전체, 260: 도전체, 260_1: 도전체, 260_2: 도전체, 260_3: 도전체, 260_4: 도전체, 260A: 도전막, 273: 절연체, 278: 유전체, 280: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 366: 도전체, 372: 절연체, 374: 절연체, 376: 도전체, 400: 트랜지스터, 403: 도전체, 405: 도전체, 450: 절연체, 460: 도전체, 600: 셀, 601: 셀, 830: 모니터, 831: 표시부, 832: 하우징, 833: 스피커, 834: 리모트 컨트롤러, 860: 내비게이션 장치, 861: 표시부, 862: 조작 버튼, 863: 외부 입력 단자, 1003: 배선, 1004a: 배선, 1004b: 배선, 1005a: 배선, 1005b: 배선, 1006a: 배선, 1006b: 배선, 1007: 배선, 1008: 배선, 1009: 배선, 1010: 배선, 1400: DOSRAM, 1405: 컨트롤러, 1410: 행 회로, 1411: 디코더, 1412: 워드선 드라이버 회로, 1413: 열 실렉터, 1414: 감지 증폭기 드라이버 회로, 1415: 열 회로, 1416: 글로벌 감지 증폭기 어레이, 1417: 입출력 회로, 1420: MC-SA 어레이, 1422: 메모리 셀 어레이, 1423: 감지 증폭기 어레이, 1425: 로컬 메모리 셀 어레이, 1426: 로컬 감지 증폭기 어레이, 1444: 스위치 어레이, 1445: 메모리 셀, 1445a: 메모리 셀, 1445b: 메모리 셀, 1446: 감지 증폭기, 1447: 글로벌 감지 증폭기, 2000: CDMA, 2910: 정보 단말, 2911: 하우징, 2912: 표시부, 2913: 카메라, 2914: 스피커부, 2915: 조작 스위치, 2916: 외부 접속부, 2917: 마이크로폰, 2920: 노트북형 퍼스널 컴퓨터, 2921: 하우징, 2922: 표시부, 2923: 키보드, 2924: 포인팅 디바이스, 2940: 비디오 카메라, 2941: 하우징, 2942: 하우징, 2943: 표시부, 2944: 조작 스위치, 2945: 렌즈, 2946: 접속부, 2980: 자동차, 2981: 차체, 2982: 차륜, 2983: 대시보드, 2984: 라이트, 3001: 배선, 3002: 배선, 3003: 배선, 3004a: 배선, 3004b: 배선, 3005a: 배선, 3005b: 배선, 3006a: 배선, 3006b: 배선, 3007: 배선, 4010: 연산부, 4011: 아날로그 연산 회로, 4012: DOSRAM, 4013: NOSRAM, 4014: FPGA, 4020: 제어부, 4021: CPU, 4022: GPU, 4023: PLL, 4024: SRAM, 4025: PROM, 4026: 메모리 컨트롤러, 4027: 전원 회로, 4028: PMU, 4030: 입출력부, 4031: 외부 기억 제어 회로, 4032: 음성 코덱, 4033: 영상 코덱, 4034: 범용 입출력 모듈, 4035: 통신 모듈, 4041: AI 시스템, 4041_n: AI 시스템, 4041_1: AI 시스템, 4041A: AI 시스템, 4041B: AI 시스템, 4098: 버스선, 4099: 네트워크, 7000: AI 시스템 IC, 7001: 리드, 7002: 프린트 기판, 7003: 회로부, 7004: 실장 기판, 7031: Si 트랜지스터층, 7032: 배선층, 7033: OS 트랜지스터층

Claims (11)

  1. 반도체 장치로서,
    제 1 절연체와,
    상기 제 1 절연체 위의 제 1 도전체 및 제 2 도전체와,
    상기 제 1 도전체와 상기 제 2 도전체 사이에 배치된 제 3 도전체와,
    상기 제 1 절연체 및 상기 제 1 도전체 내지 상기 제 3 도전체를 덮도록 형성된 유전체와,
    상기 유전체 위의 산화물과,
    상기 제 1 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 2 절연체와,
    상기 제 2 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 3 절연체와,
    상기 제 2 절연체에 접하는 제 4 도전체와,
    상기 제 3 절연체에 접하는 제 5 도전체와,
    상기 제 3 도전체와 중첩되는 제 6 도전체를 가지는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 절연체와,
    상기 제 1 절연체 위의 제 1 도전체 및 제 2 도전체와,
    상기 제 1 도전체와 상기 제 2 도전체 사이에 배치된 제 3 도전체와,
    상기 제 1 절연체 및 상기 제 1 도전체 내지 상기 제 3 도전체를 덮도록 형성된 유전체와,
    상기 유전체 위의 산화물과,
    상기 제 1 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 2 절연체와,
    상기 제 2 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 3 절연체와,
    상기 제 2 절연체에 접하는 제 4 도전체와,
    상기 제 3 절연체에 접하는 제 5 도전체와,
    상기 제 3 도전체와 중첩되는 제 6 도전체를 가지고,
    상기 산화물, 상기 제 2 절연체, 및 상기 제 4 도전체는 제 1 트랜지스터를 구성하고,
    상기 산화물, 상기 제 3 절연체, 및 상기 제 5 도전체는 제 2 트랜지스터를 구성하고,
    상기 제 1 도전체, 상기 유전체, 및 상기 산화물은 제 1 용량 소자를 구성하고,
    상기 제 2 도전체, 상기 유전체, 및 상기 산화물은 제 2 용량 소자를 구성하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 1 용량 소자와 상기 제 2 용량 소자 사이에 배치되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 공유되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 용량 소자의 한쪽 전극과 공유되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 용량 소자의 한쪽 전극과 공유되고,
    상기 제 1 트랜지스터의 채널 길이는 상기 제 4 도전체의 짧은 변에 평행한 방향의 길이보다 길고,
    상기 제 2 트랜지스터의 채널 길이는 상기 제 5 도전체의 짧은 변에 평행한 방향의 길이보다 긴, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물은 상기 제 2 절연체의 측면과 바닥면에 접하고,
    상기 산화물은 상기 제 3 절연체의 측면과 바닥면에 접하고,
    상기 제 2 절연체는 상기 제 4 도전체의 측면과 바닥면에 접하고,
    상기 제 3 절연체는 상기 제 5 도전체의 측면과 바닥면에 접하는, 반도체 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 트랜지스터 위, 상기 제 2 트랜지스터 위, 상기 제 1 용량 소자 위, 및 상기 제 2 용량 소자 위에 제공된 제 4 절연체와,
    상기 제 4 절연체는 상기 산화물을 노출시키는 개구를 가지고,
    상기 개구 내에 상기 제 6 도전체가 제공되고,
    상기 제 4 절연체 위 및 상기 제 6 도전체 위에 배선으로서 기능하는 제 7 도전체를 가지는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 도전체 내지 상기 제 5 도전체는 상기 산화물의 긴 변 방향과 대략 직교하여 제공되고,
    상기 제 7 도전체는 상기 산화물의 긴 변 방향과 대략 평행하게 제공되는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는, 반도체 장치.
  7. 반도체 장치로서,
    제 1 절연체와,
    상기 제 1 절연체 위의 제 1 도전체, 제 2 도전체, 제 3 도전체, 제 4 도전체, 및 제 5 도전체와,
    상기 제 1 절연체 및 상기 제 1 도전체 내지 상기 제 5 도전체를 덮도록 형성된 유전체와,
    상기 유전체 위의 산화물과,
    상기 제 1 도전체와 상기 제 2 도전체 사이에 위치하고, 상기 산화물에 접하는 제 2 절연체와,
    상기 제 2 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 3 절연체와,
    상기 제 3 도전체와 상기 제 4 도전체 사이에 위치하고, 상기 산화물에 접하는 제 4 절연체와,
    상기 제 4 도전체와 상기 제 5 도전체 사이에 위치하고, 상기 산화물에 접하는 제 5 절연체와,
    상기 제 2 절연체에 접하는 제 6 도전체와,
    상기 제 3 절연체에 접하는 제 7 도전체와,
    상기 제 4 절연체에 접하는 제 8 도전체와,
    상기 제 5 절연체에 접하는 제 9 도전체와,
    상기 제 2 도전체와 중첩되는 제 10 도전체를 가지고,
    상기 제 5 도전체와 중첩되는 제 11 도전체를 가지고,
    상기 산화물, 상기 제 2 절연체, 및 상기 제 6 도전체는 제 1 트랜지스터를 구성하고,
    상기 산화물, 상기 제 3 절연체, 및 상기 제 7 도전체는 제 2 트랜지스터를 구성하고,
    상기 산화물, 상기 제 4 절연체, 및 상기 제 8 도전체는 제 3 트랜지스터를 구성하고,
    상기 산화물, 상기 제 5 절연체, 및 상기 제 9 도전체는 제 4 트랜지스터를 구성하고,
    상기 제 1 도전체, 상기 유전체, 및 상기 산화물은 제 1 용량 소자를 구성하고,
    상기 제 2 도전체, 상기 유전체, 및 상기 산화물은 제 2 용량 소자를 구성하고,
    상기 제 4 도전체, 상기 유전체, 및 상기 산화물은 제 3 용량 소자를 구성하고,
    상기 제 6 도전체는 제 1 메모리 셀의 워드선으로서 기능하고,
    상기 제 7 도전체는 제 2 메모리 셀의 워드선으로서 기능하고,
    상기 제 9 도전체는 제 3 메모리 셀의 워드선으로서 기능하고,
    상기 제 8 도전체에는 상기 제 3 트랜지스터를 오프로 하는 전압이 항상 인가되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 8 도전체에 인가되는 상기 전압에 의하여, 인접한 셀과 전기적으로 분리되는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 10 도전체 및 상기 제 11 도전체는 상기 제 1 메모리 셀 내지 상기 제 3 메모리 셀의 비트선으로서 기능하는 배선에 전기적으로 접속되는, 반도체 장치.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 용량 소자 내지 상기 제 3 용량 소자는 각각 상기 제 1 메모리 셀 내지 상기 제 3 메모리 셀의 용량으로서 기능하는, 반도체 장치.
  11. 반도체 장치의 제작 방법으로서,
    제 1 절연체에 접하는 제 1 도전체, 제 2 도전체, 및 제 3 도전체를 형성하는 단계와,
    상기 제 1 도전체 내지 상기 제 3 도전체의 상면과 측면을 덮는 유전체를 형성하는 단계와,
    상기 유전체 위에 산화물을 형성하는 단계와,
    상기 제 1 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 2 절연체를 형성하는 단계와,
    상기 제 2 도전체와 상기 제 3 도전체 사이에 위치하고, 상기 산화물에 접하는 제 3 절연체를 형성하는 단계와,
    상기 제 2 절연물 위의 제 4 도전체, 및 상기 제 3 절연체 위의 제 5 도전체를 형성하는 단계와,
    상기 산화물의 상기 제 1 도전체 위 부분의 도전성을 높이는 단계와,
    상기 제 3 도전체와 접하는 제 6 도전체를 형성하는 단계를 가지는, 반도체 장치의 제작 방법.
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