CN118102714A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供一种可以实现微型化或高集成化的半导体装置。该半导体装置包括：第一导电体；第一导电体上的第二导电体；覆盖第二导电体的第一绝缘体；第一绝缘体上的第一氧化物；以及第一氧化物上的第二氧化物，其中，在第一氧化物及第一绝缘体中设置有至少与第一导电体的一部分重叠的开口，并且，第二氧化物通过开口与第一导电体电连接。

Description

半导体装置及半导体装置的制造方法
本申请是申请日2018年2月28日，申请号201880016444.0(PCT/IB2018/051253)，发明名称为“半导体装置及半导体装置的制造方法”的发明专利申请的分案申请。
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
对使用半导体元件的集成电路(Integrated Circuit：IC)已在进行开发。在CPU或存储器的开发及制造中，使用由具有更高集成度的IC构成的大规模集成电路(LSI)或超大规模集成电路(VLSI)的技术。这种IC安装在电路板例如印刷线路板上，并用作构成计算机、信息终端、显示装置、汽车等的各种电子设备的构件之一。此外，已经进行了将这种IC用于人工知能(Artificial Intelligence：AI)系统的研究。
作为计算机或信息终端，已知有台式计算机、膝上型计算机、平板型计算机、智能手机、移动电话机等。
作为用于半导体元件的半导体材料，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极小。例如，应用使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等已被公开(参照专利文献1)。
近年来，随着电子设备的小型化和轻量化，对集成电路的进一步高密度化的要求提高。此外，有提高包含集成电路的半导体装置的生产率的需求。
作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。非专利文献4及非专利文献5中公开了一种结晶性比CAAC结构及nc结构更低的氧化物半导体中也具有微小的结晶。
将IGZO用于活性层的晶体管具有极低的关态电流(参照非专利文献6)，已知有利用该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.,“The Proceedings of AM-FPD’13Digest ofTechnical Papers”,2013,p.151-154
[非专利文献4]S.Yamazaki et al.,“ECS Journal of Solid State Scienceand Technology”,2014,volume 3,issue 9,p.Q3012-Q3022
[非专利文献5]S.Yamazaki,“ECS Transactions”,2014,volume64,issue 10,p.155-164
[非专利文献6]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7
[非专利文献7]S.Matsuda et al.,“2015Symposium on VLSI TechnologyDigest of Technical Papers”,2015,p.T216-T217
[非专利文献8]S.Amano et al.,“SID Symposium Digest of TechnicalPapers”,2010,volume 41,issue 1,p.626-629
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置及其制造方法。本发明的一个方式的目的之一是提供一种可靠性高的半导体装置及其制造方法。本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置及其制造方法。本发明的一个方式的目的之一是提供一种生产率高的半导体装置及其制造方法。
本发明的一个方式的目的之一是提供一种在电特性的变动得到抑制而具有稳定的电特性的同时可靠性得到提高的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。此外，本发明的一个方式的目的之一是提供一种数据写入速度快的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。
本发明的一个方式的目的之一是提供一种制造工序被简化的半导体装置及其制造方法。另外，本发明的一个方式的目的之一是提供一种面积被缩小的半导体装置及其制造方法。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。另外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括：第一导电体；第一导电体上的第二导电体；覆盖第二导电体的第一绝缘体；第一绝缘体上的第一氧化物；以及第一氧化物上的第二氧化物，其中，在第一氧化物及第一绝缘体中设置有至少与第一导电体的一部分重叠的开口，并且，第二氧化物通过开口与第一导电体电连接。
在上述结构中，优选第二氧化物的端部与第一氧化物的端部大致一致。
在上述结构中，半导体装置也可以还包括：第三导电体；第三导电体上的第四导电体；第二氧化物上的第三氧化物；第三氧化物上的第二绝缘体；以及第二绝缘体上的第五导电体，优选的是，第四导电体被第一绝缘体覆盖，并且第五导电体隔着第一绝缘体、第一氧化物、第二氧化物、第三氧化物及第二绝缘体与第三导电体及第四导电体重叠。
在上述结构中，优选的是，第一导电体和第三导电体由相同的材料构成，并且第二导电体和第四导电体由相同的材料构成。
在上述结构中，优选第二导电体包含金属氮化物。
在上述结构中，优选金属氮化物为氮化钛或氮化钽。
本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成第一导电膜；在第一导电膜上形成第二导电膜；对第二导电膜及第一导电膜进行图案化，来形成第一导电体及第一导电体上的第二导电体；以覆盖第一导电体及第二导电体的方式形成第一绝缘膜；以使第二导电体露出的方式对第一绝缘膜进行加工，来形成第一绝缘体；在第一绝缘体及第二导电体上形成第二绝缘体；在第二绝缘体上形成第一氧化膜；在第一氧化膜及第二绝缘体中形成至少与第一导电体的一部分重叠的开口；在第一氧化膜上形成第二氧化膜；对第二氧化膜及第一氧化膜进行图案化，来形成第一氧化物及第一氧化物上的第二氧化物，其中，第二氧化物通过开口与第一导电体电连接。
在上述方法中，也可以包括如下步骤：通过对第二导电膜及第一导电膜进行图案化，还形成第三导电体及第三导电体上的第四导电体；在第二氧化物上形成第三氧化膜；在第三氧化膜上形成第二绝缘膜；在第二绝缘膜上形成第三导电膜；对第三导电膜进行图案化，来形成第五导电体；对第二绝缘膜进行图案化，来形成第三绝缘体；对第三氧化膜进行图案化，来形成第三氧化物，优选的是，第五导电体隔着第二绝缘体、第一氧化物、第二氧化物、第三氧化物及第三绝缘体与第三导电体及第四导电体重叠。
在上述方法中，优选第二导电膜包含金属氮化物。
在上述方法中，优选金属氮化物为氮化钛或氮化钽。
本发明的一个方式是一种半导体装置，该半导体装置包括：第一导电体；第一导电体上的第一绝缘体；第一绝缘体上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第三氧化物；第三氧化物上的第二绝缘体；第二绝缘体上的第二导电体；设置在第二绝缘体的侧面和第二导电体的侧面的第三绝缘体；以及设置在第三绝缘体的侧面的第四绝缘体，其中，在第一氧化物及第一绝缘体中设置有与第一导电体的一部分重叠的开口，并且，第二氧化物通过开口与第一导电体电连接。
在上述结构中，优选第二氧化物的侧面及第三氧化物的侧面具有与第一氧化物的侧面同一的平面。
在上述结构中，优选第二氧化物的端部及第三氧化物的端部与第一氧化物的端部大致一致。
在上述结构中，该半导体装置也可以还包括第三导电体及第四氧化物，优选的是，第四氧化物设置在第三氧化物与第二绝缘体之间，并且第三导电体隔着第一绝缘体、第一氧化物、第二氧化物、第三氧化物、第四氧化物及第二绝缘体与第二导电体重叠。
在上述结构中，优选第一导电体和第三导电体包含相同的材料。
本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：在第一导电体及第二导电体上形成第一绝缘膜；在第一绝缘膜上形成第一氧化膜；在第一氧化膜及第一绝缘膜中形成至少与第一导电体的一部分重叠的开口；在第一氧化膜及第一导电体上形成第二氧化膜；在第二氧化膜上形成第三氧化膜；对第三氧化膜、第二氧化膜及第一氧化膜进行图案化，来形成第一氧化物、第一氧化物上的第二氧化物及第二氧化物上的第三氧化物；以覆盖第一氧化物、第二氧化物及第三氧化物的方式形成第二绝缘膜；在第二绝缘膜上形成第一导电膜；对第一导电膜及第二绝缘膜进行图案化，来形成第三导电体及第一绝缘体；以覆盖第三导电体及第一绝缘体的方式形成第三绝缘膜；在第三绝缘膜上形成第四绝缘膜；通过蚀刻对第四绝缘膜及第三绝缘膜进行加工，来在第三导电体的侧面及第一绝缘体的侧面形成第二绝缘体并在第二绝缘体的侧面形成第三绝缘体。
在上述方法中，优选第三导电体隔着第一绝缘膜、第一氧化物、第二氧化物、第三氧化物及第一绝缘体与第二导电体重叠。
发明效果
通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置及其制造方法。通过本发明的一个方式，可以提供一种可靠性高的半导体装置及其制造方法。通过本发明的一个方式，可以提供一种可以实现微型化或高集成化的半导体装置及其制造方法。通过本发明的一个方式，可以提供一种生产率高的半导体装置及其制造方法。
通过本发明的一个方式，可以提供一种在电特性的变动得到抑制而具有稳定的电特性的同时可靠性得到提高的半导体装置。此外，可以提供一种能够长期间保持数据的半导体装置。此外，可以提供一种数据写入速度快的半导体装置。此外，可以提供一种新颖的半导体装置。
通过本发明的一个方式，可以提供一种设计自由度高的半导体装置。此外，可以提供一种能够抑制功耗的半导体装置。
通过本发明的一个方式，可以提供一种制造工序被简化的半导体装置及其制造方法。此外，通过本发明的一个方式，可以提供一种面积被缩小的半导体装置及其制造方法。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。
附图说明
[图1]是示出本发明的一个方式的半导体装置的俯视图及截面图。
[图2]是示出本发明的一个方式的半导体装置的截面图。
[图3]是示出本发明的一个方式的半导体装置的俯视图及截面图。
[图4]是示出本发明的一个方式的半导体装置的俯视图及截面图。
[图5]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图6]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图7]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图8]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图9]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图10]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图11]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图12]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图13]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图14]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图15]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图16]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图17]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图18]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图19]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图20]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图21]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图22]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图23]是本发明的一个方式的半导体装置的俯视图及截面图。
[图24]是本发明的一个方式的半导体装置的截面图。
[图25]是本发明的一个方式的半导体装置的俯视图及截面图。
[图26]是本发明的一个方式的半导体装置的俯视图及截面图。
[图27]是本发明的一个方式的半导体装置的电路图。
[图28]是本发明的一个方式的半导体装置的电路图及截面图。
[图29]是本发明的一个方式的半导体装置的截面图。
[图30]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图31]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图32]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图33]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图34]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图35]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图36]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图37]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图38]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图39]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图40]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图41]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图42]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图43]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图44]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图45]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图46]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图47]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图48]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图49]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图50]是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图51]是示出本发明的一个方式的存储装置的结构的截面图。
[图52]是示出本发明的一个方式的存储装置的结构的截面图。
[图53]是示出本发明的一个方式的存储装置的结构的截面图。
[图54]是示出本发明的一个方式的存储装置的结构的截面图。
[图55]是示出本发明的一个方式的存储装置的结构的截面图。
[图56]是示出本发明的一个方式的存储装置的结构的电路图。
[图57]是示出本发明的一个方式的存储装置的结构实例的方框图。
[图58]是示出本发明的一个方式的存储装置的结构实例的电路图。
[图59]是示出本发明的一个方式的存储装置的结构实例的电路图。
[图60]是示出本发明的一个方式的存储装置的结构的截面图。
[图61]是示出本发明的一个方式的存储装置的结构实例的方框图。
[图62]是示出本发明的一个方式的存储装置的结构实例的方框图及电路图。
[图63]是示出本发明的一个方式的半导体装置的结构实例的方框图。
[图64]是示出本发明的一个方式的半导体装置的结构实例的方框图、电路图以及示出半导体装置的工作例子的时序图。
[图65]是示出本发明的一个方式的半导体装置的结构实例的方框图。
[图66]是示出本发明的一个方式的半导体装置的结构实例的电路图以及示出半导体装置的工作例子的时序图。
[图67]是示出本发明的一个方式的AI系统的结构实例的方框图。
[图68]是说明本发明的一个方式的AI系统的应用例的方框图。
[图69]是示出安装有本发明的一个方式的AI系统的IC的结构实例的立体示意图。
[图70]是示出本发明的一个方式的电子设备的图。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或透视图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所记载的内容中。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)连接的情况。
作为X与Y电连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号生成电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指在晶体管的俯视图中半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面的沟道形成区域的比例增高。在此情况下，实效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以通过实测估计实效沟道宽度。例如，要从设计值估算出实效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
于是，在本说明书中，有时将外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地表示为“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density ofStates：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅膜是指氧含量大于氮含量的化合物膜。例如，优选的是，氧的浓度为55原子％以上且65原子％以下，氮的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。另外，氮氧化硅膜是指氮含量大于氧含量的化合物膜。例如，优选的是，氮的浓度为55原子％以上且65原子％以下，氧的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。此外，除非特别叙述，本说明书等所示的晶体管为n沟道型晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET称为包含氧化物或氧化物半导体的晶体管。
(实施方式1)
<半导体装置的结构实例1>
下面，对包括本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。
在本实施方式中示出在与晶体管200相同的层中设置电容器100的例子。此外，示出将构成晶体管200的结构的一部分用于构成电容器100的结构的一部分的例子。
此时，可以将电容器100的一部分或全部与晶体管200重叠，而可以缩小晶体管200的投影面积和电容器100的投影面积的总面积，所以是优选的。
但是，本实施方式不局限于此。也可以将电容器100设置在与晶体管200不同的层中，例如，可以在覆盖晶体管200的绝缘体(层间膜)上设置电容器100。此外，在半导体装置工作时或者在电路结构中不需要电容器的情况下，不一定需要设置电容器100。
图1A、图1B、图1C及图1D是本发明的一个方式的晶体管200、电容器100及晶体管200周边的俯视图及截面图。另外，在本说明书中，将具有一个电容器及至少一个晶体管的半导体装置称为单元。
图1A是具有晶体管200及电容器100的单元600的俯视图。另外，图1B、图1C及图1D是单元600的截面图。在此，图1B是沿着图1A中的点划线A-B所示的部位的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图1C是沿着图1A中的点划线C-D所示的部位的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。图1D是沿着图1A中的点划线E-F所示的部位的截面图，该截面图相当于氧化物230与导电体203的连接部以及电容器100等的截面图。在图1A的俯视图中，为了图面的明了化省略了部分构成要素。
[单元600]
本发明的一个方式的半导体装置包括晶体管200、电容器100以及用作层间膜的绝缘体280。另外，还包括与晶体管200电连接的用作插头的导电体252(导电体252a、导电体252b、导电体252c及导电体252d)。
导电体252以与绝缘体280中的开口的内壁接触的方式形成。在此，导电体252的顶面的高度和绝缘体280的顶面的高度可以大致相同。在晶体管200中，导电体252具有两层结构，但是本发明不局限于此。导电体252例如可以具有单层结构或三层以上的叠层结构。
[晶体管200]
如图1A至图1D所示，晶体管200包括配置在衬底(未图示)上的绝缘体208、绝缘体210、配置在绝缘体210上的导电体203(导电体203a、导电体203b)及导电体205(导电体205a、导电体205b)、设置在导电体203和导电体205之间及这些导电体的周边的绝缘体216、配置在绝缘体216、导电体203及导电体205上的绝缘体220、配置在绝缘体220上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、配置在导电体260上的绝缘体270及绝缘体271、至少与绝缘体250及导电体260的侧面接触的绝缘体272、与氧化物230及绝缘体272接触的绝缘体274。
可以通过利用CMP法等直到导电体203及导电体205露出为止对覆盖导电体203及导电体205的绝缘膜进行抛光来形成绝缘体216。因此，绝缘体216、导电体203及导电体205具有良好的表面平坦性。
另外，绝缘体220、绝缘体222、绝缘体224及氧化物230a包括开口。此外，氧化物230b通过上述开口与导电体203电连接。通过采用氧化物230b与导电体203以不通过氧化物230a的方式连接的结构，可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。更具体而言，可以获得通态电流得到提高的晶体管以及使用该晶体管的半导体装置。
导电体203及导电体205优选具有叠层结构。此外，导电体203b及导电体205b优选使用与导电体203a及导电体205a相比不容易氧化，即耐氧化性良好的材料。通过将不容易氧化的材料用于导电体203b及导电体205b，在成为绝缘体216的绝缘膜的形成时、绝缘体216的形成时、绝缘体220的形成时、设置在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口的形成时、以及成为氧化物230b的氧化物的形成时，可以抑制导电体203及导电体205的氧化。由此，可以抑制因导电体203及导电体205的氧化导致的电阻增加。尤其是，当导电体203顶面的氧化得到抑制时，可以实现导电体203与氧化物230b的良好的接触。
导电体203a及导电体205a优选使用其电阻比导电体203b及导电体205b低的材料。在导电体203a及导电体205a上分别设置有由耐氧化性良好的材料构成的导电体203b及导电体205b。由此，在晶体管200等的制造工序中，可以抑制因导电体203a及导电体205a的氧化等导致的电阻增加。
注意，虽然示出在晶体管200中如图1A至图1D那样层叠有氧化物230a、氧化物230b和氧化物230c的结构，但是本发明不局限于此。例如，也可以为氧化物230a与氧化物230b的两层结构或四层以上的叠层结构。此外，可以采用只设置有氧化物230b的单层或只设置有氧化物230b和氧化物230c的结构。注意，虽然示出在晶体管200中层叠有导电体260a及导电体260b的结构，但是本发明不局限于此。例如，可以采用单层结构或三层以上的叠层结构。
图2示出图1B中的由点划线围绕的沟道附近的区域239的放大图。
如图1B及图2所示，氧化物230在用作晶体管200的沟道形成区域的区域234与用作源区域或漏区域的区域231(区域231a及区域231b)之间包括区域232(区域232a及区域232b)。被用作源区域或漏区域的区域231是具有高载流子密度及低电阻的区域。另外，被用作沟道形成区域的区域234是具有比被用作源区域或漏区域的区域231低的载流子密度的区域。区域232是具有比被用作源区域或漏区域的区域231低且比被用作沟道形成区域的区域234高的载流子密度的区域。就是说，区域232被用作沟道形成区域与源区域或漏区域之间的接合区域(junction region)。
通过设置接合区域可以防止被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间形成高电阻区域，而可以增大晶体管的通态电流。
另外，区域232具有与用作栅电极的导电体260重叠的区域。尤其是，区域232中与被用作栅电极的导电体260重叠的区域有时被用作所谓的重叠区域(也称为Lov区域)。
区域231优选与绝缘体274接触。优选的是，区域231中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域232及区域234大。
区域232具有与绝缘体272重叠的区域。优选的是，区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域234大。另一方面，优选区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域231小。
区域234与导电体260重叠。优选的是，区域234位于区域232a和区域232b之间，并且区域234中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域231及区域232小。
在氧化物230中，有时不能明确地检测出区域231、区域232及区域234的边界。各区域中检测出的铟等金属元素和氢及氮等杂质元素的浓度在各区域间及各区域中逐渐变化(也将变化称为渐变(gradation))。就是说，从区域231到区域232等越接近区域234，铟等金属元素和氢及氮等杂质元素的浓度越小即可。
虽然在图1B及图2中区域234、区域231及区域232形成在氧化物230b中，但是不局限于此，例如，也可以将区域234、区域231及区域232形成在氧化物230a或氧化物230c中。另外，虽然在附图中各区域的边界以大致垂直于氧化物230的顶面的方式表示，但是本实施方式不局限于此。例如，区域232有时具有如下形状：在氧化物230b的表面附近向导电体260一侧突出，在氧化物230b的底面附近向导电体252a一侧或导电体252b一侧缩退。
在晶体管200中，作为氧化物230优选使用被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。由于使用氧化物半导体的晶体管的非导通状态下的泄漏电流(关态电流：off-state current)极小，所以可以提供功耗低的半导体装置。此外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
另一方面，使用氧化物半导体的晶体管有时由于氧化物半导体中的杂质及氧空位而其电特性容易变动，因此其可靠性变低。包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。因此，使用沟道形成区域中包含氧空位的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少沟道形成区域中的氧空位。
尤其是，当在氧化物230中的形成沟道的区域234与被用作栅极绝缘膜的绝缘体250的界面存在氧空位时，容易发生电特性的变动，因此有时可靠性变低。
于是，与氧化物230的区域234重叠的绝缘体250优选包含超过化学计量组成的氧(也称为过剩氧)。就是说，通过使绝缘体250所包含的过剩氧扩散到区域234，可以减少区域234中的氧空位。
另外，优选以与绝缘体250接触的方式设置绝缘体272。例如，绝缘体272优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。当绝缘体272具有抑制氧的扩散的功能时，过剩氧区域中的氧不会扩散到绝缘体274一侧而被高效地供应到区域234。因此，氧化物230和绝缘体250的界面的氧空位的形成得到抑制，而可以提高晶体管200的可靠性。
并且，晶体管200优选由防止水或氢等杂质进入的具有阻挡性的绝缘体覆盖。具有阻挡性的绝缘体是指使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料的绝缘体。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
下面，说明包括本发明的一个方式的晶体管200的半导体装置的详细结构。
在晶体管200中，导电体260有时被用作第一栅电极。导电体205有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压。尤其是，通过对导电体205供应负电位，可以使晶体管200的阈值电压大于0V且可以减小关态电流。因此，可以减小对导电体260供应的电压为0V时的漏极电流。
被用作第二栅电极的导电体205与氧化物230及导电体260重叠。
在此，优选导电体205的沟道宽度方向的长度大于氧化物230中的区域234。尤其是，导电体205优选延伸到氧化物230中的区域234与沟道宽度方向交叉的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面，导电体205和导电体260隔着绝缘体重叠。
导电体203可以通过与导电体205相同的工序形成。导电体203具有与氧化物230的区域231电连接的电极或布线的功能。
绝缘体216形成在导电体203和导电体205之间及这些导电体的周边。在此，导电体203及导电体205的顶面的高度与绝缘体216的顶面的高度可以大致相同。
在此，导电体203b及导电体205b优选使用与导电体203a及导电体205a相比不容易氧化，即耐氧化性良好的导电材料。作为这种导电材料，可以使用氮化钽、氮化钛等金属氮化物。
通过作为导电体203b及导电体205b使用耐氧化性良好的材料，可以防止导电体203及导电体205氧化而导电率下降。此外，当导电体203的顶面的氧化得到抑制时，可以实现氧化物230b与导电体203的良好的接触。
导电体203a及导电体205a优选使用以钨、铜或铝为主要成分的导电材料。在本实施方式中，作为导电体203a及导电体205a使用钨。
另外，如图3A至图3D所示，也可以设置与导电体205电连接的导电体209。导电体209可以通过在绝缘体210上还设置绝缘体212并以填埋于设置在绝缘体212中的开口的方式形成。在此情况下，导电体209可以具有与设置在绝缘体212中的开口的侧面及底面接触的第一导电体和设置在第一导电体上的第二导电体的叠层结构。此时，第一导电体优选为导电阻挡物。此外，导电体209也可以具有单层结构或三层以上的叠层结构。当导电体209具有三层以上的叠层结构时，可以采用设置有两层以上的导电阻挡物的结构。作为导电阻挡物，可以选择抑制氢、水、氮等杂质的透过的阻挡膜、抑制氧的透过的阻挡膜、或者抑制金属成分的透过的阻挡膜中的一种或多种而设置。
或者，导电体209也可以通过在绝缘体210上设置单层或两层以上的导电膜之后利用光刻法或蚀刻法而形成。此外，也可以在绝缘体210上形成覆盖导电体209的绝缘膜，利用CMP法或蚀刻法对该绝缘膜进行加工，来形成绝缘体212。
导电体209可以被用作电极或布线。当导电体205被用作晶体管200的第二栅电极时，导电体209的一部分可以被用作栅极布线。此时，可以通过由导电体207a及设置在导电体207a上的导电体207b构成的导电体207以及导电体209将导电体205与导电体252d电连接。导电体207可以通过与导电体203及导电体205相同的工序形成。
另外，导电体209通过导电体203与氧化物230b电连接，而可以被用作晶体管200的源极布线或漏极布线。此外，导电体209也可以被用作与位于绝缘体210的下层的元件或布线电连接的电极。
绝缘体210优选被用作防止水或氢等杂质从衬底一侧进入晶体管的绝缘阻挡膜。因此，作为绝缘体210优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体210使用氧化铝或氮化硅等。由此，可以抑制氢、水等杂质从绝缘体210扩散到晶体管一侧。此外，可以抑制绝缘体224等中的氧从绝缘体210扩散到衬底一侧。
被用作层间膜的绝缘体208、绝缘体216及绝缘体280的介电常数优选比绝缘体210低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
作为被用作层间膜的绝缘体208、绝缘体216及绝缘体280，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
绝缘体220、绝缘体222及绝缘体224被用作栅极绝缘体。
另外，作为接触于氧化物230的绝缘体224优选使用其氧含量超过满足化学计量组成的氧化物绝缘体。换言之，优选在绝缘体224中形成有过剩氧区域。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230中的氧空位，而提高可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
当绝缘体224具有过剩氧区域时，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。
通过使绝缘体222具有抑制氧扩散的功能，过剩氧区域的氧可以高效地供应给氧化物230而不扩散到绝缘体220一侧。另外，可以抑制导电体205与绝缘体224所包括的过剩氧区域的氧起反应。
作为绝缘体222，例如优选使用包含氧化铝、氧化铪、铝酸铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以实现晶体管的微型化及高集成化。尤其是，优选使用具有氧化铝、氧化铪、铝酸铪等具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料。当使用这种材料形成绝缘体222时，绝缘体222被用作防止从氧化物230释放氧或从晶体管200的周围部进入氢等杂质的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体220优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以通过与high-k材料的绝缘体组合，可以实现具有热稳定性且相对介电常数高的叠层结构。
绝缘体220、绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。另外，虽然示出晶体管200中绝缘体220、绝缘体222及绝缘体224用作栅极绝缘体的结构，但是本实施方式不局限于此。例如，作为栅极绝缘体也可以采用设置绝缘体220、绝缘体222及绝缘体224中的任意两层或一层的结构。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。氧化物230包括区域231、区域232及区域234。优选的是，区域231的至少一部分与绝缘体274接触。另外，优选的是，区域231的至少一部分的铟等金属元素、氢和氮中的至少一个的浓度比区域234大。
当晶体管200成为开启状态时，区域231a或区域231b被用作源区域或漏区域。另一方面，区域234的至少一部分被用作形成沟道的区域。
绝缘体220、绝缘体222、绝缘体224及氧化物230a具有开口，氧化物230b的区域231与导电体203电连接。也就是说，晶体管200的源极和漏极中的一个通过设置在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口与导电体203电连接，导电体203可以被用作源电极和漏电极中的一个或者源极布线和漏极布线中的一个。
如图1A及图1D所示，优选氧化物230a及氧化物230b以包含形成在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口的方式形成且其与该开口重叠的区域的E-F方向的宽度大于该开口的宽度。因此，有时在该区域中，氧化物230a及氧化物230b的E-F方向的宽度大于形成沟道的区域或A侧的区域中的氧化物230a及氧化物230b的C-D方向的宽度。通过采用该结构，可以确实地形成氧化物230b与导电体203的接触。此外，可以增大电容器100的面积，而可以期待电容器100的大容量化。
在此，如图2所示，氧化物230优选具有区域232。当具有该结构时，可以增大晶体管200的通态电流且可以减小晶体管200非导通时的泄漏电流(关态电流)。
当在氧化物230a上设置有氧化物230b时，可以防止杂质从形成在氧化物230a的下方的结构物扩散到氧化物230b。当在氧化物230c下设置有氧化物230b时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
在氧化物230的侧面和顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230b的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
作为氧化物230优选使用被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。例如，作为成为区域234的金属氧化物，优选使用其能隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用能隙较宽的金属氧化物，可以减小晶体管的关态电流。
在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metal oxide)。另外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
由于使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
例如，氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物形成。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
在此，说明氧化物230的区域234。
区域234优选具有各金属原子的原子数比互不相同的氧化物的叠层结构。具体而言，当具有氧化物230a和氧化物230b的叠层结构时，用于氧化物230a的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子数比。另外，氧化物230c可以使用能够用于氧化物230a或氧化物230b的金属氧化物。
作为氧化物230a，例如可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2或In：Ga：Zn＝1：1：1的组成的金属氧化物。作为氧化物230b，例如可以使用具有In：Ga：Zn＝4：2：3、In：Ga：Zn＝1：1：1或In：Ga：Zn＝5：1：6的组成的金属氧化物。作为氧化物230c，例如可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2、In：Ga：Zn＝4：2：3或In：Ga：Zn＝1：1：1的组成的金属氧化物。注意，上述组成表示形成在衬底上的氧化物中的原子数比或者溅射靶材中的原子数比。
尤其是，优选采用如下组合：作为氧化物230a使用具有In：Ga：Zn＝1：3：4的组成的金属氧化物，作为氧化物230b使用具有In：Ga：Zn＝4：2：3的组成的金属氧化物，作为氧化物230c使用具有In：Ga：Zn＝1：3：4的组成的金属氧化物；或者作为氧化物230a使用具有In：Ga：Zn＝1：3：4的组成的金属氧化物，作为氧化物230b使用具有In：Ga：Zn＝4：2：3的组成的金属氧化物，作为氧化物230c使用具有In：Ga：Zn＝1：1：1的组成的金属氧化物，因为通过采用这些组合能够由能隙较宽的氧化物230a及氧化物230c夹着氧化物230b。此时，有时将能隙较宽的氧化物230a及氧化物230c称为宽隙，将能隙较窄的氧化物230b称为窄隙。关于宽隙及窄隙，在[金属氧化物的构成]中进行说明。
接着，说明氧化物230的区域231及区域232。
区域231及区域232是对作为氧化物230设置的金属氧化物添加铟等金属原子或杂质来进行低电阻化而成的区域。各区域的导电性至少比区域234中的氧化物230b高。为了对区域231及区域232添加杂质，例如可以利用如下方法添加作为铟等金属原子及杂质中的至少一个的掺杂剂：等离子体处理、对离子化了的源气体进行质量分离而添加的离子注入法、不对离子化了的源气体进行质量分离而添加的离子掺杂法、等离子体浸没离子注入法等。
就是说，通过增高区域231及区域232的氧化物230中的铟等金属原子的含量，可以提高电子迁移率而实现低电阻化。
或者，以与氧化物230接触的方式形成包含作为杂质的元素的绝缘体274，可以对区域231及区域232添加杂质。
就是说，区域231及区域232被添加形成氧空位的元素或者被氧空位俘获的元素而被低电阻化。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。因此，区域231及区域232可以采用包含上述元素中的一种或多种的结构。
另外，作为绝缘体274也可以使用抽出并吸收区域231及区域232中的氧的膜。当氧被抽出时区域231及区域232中产生氧空位。氧空位俘获氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等而使区域231及区域232低电阻化。
绝缘体274可以具有单层结构或两层以上的叠层结构。绝缘体274可以利用CVD法、ALD法、溅射法等形成。ALD法可以实现良好的台阶覆盖性、优良的厚度均匀性及厚度控制性，所以在由氧化物230及导电体260形成的台阶部进行成膜的情况下是优选的。可以在利用ALD法形成厚度为0.5nm以上且5.0nm以下的绝缘体之后，利用等离子体CVD法层叠厚度为1.0nm以上且10.0nm以下的绝缘体，来形成绝缘体274。例如，在利用ALD法形成的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)上层叠利用等离子体CVD法形成的氮化硅、氮氧化硅、氧氮化硅或氧化硅，来形成绝缘体274。此外，也可以利用等离子体CVD法形成1.0nm以上且10.0nm以下的绝缘体，来形成单层的绝缘体274。例如，可以将利用等离子体CVD法形成的氮化硅、氮氧化硅、氧氮化硅或氧化硅用作绝缘体274。
通过在晶体管200中设置区域232可以防止在被用作源区域及漏区域的区域231与形成沟道的区域234之间形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的载流子迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制不需要的电容的形成。另外，当包括区域232时，可以减小非导通时的泄漏电流。
因此，通过适当地选择区域232的范围，可以根据电路设计，容易地提供一种具有满足要求的电特性的晶体管。
绝缘体250被用作栅极绝缘膜。绝缘体250优选以与氧化物230c的顶面接触的方式配置。绝缘体250优选使用通过加热释放氧的绝缘体形成。例如，在热脱附谱分析(TDS分析)中，换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且500℃以下的范围内。
通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以高效地对氧化物230b的区域234供应氧。与绝缘体224同样，优选绝缘体250中的水或氢等杂质的浓度得到降低。绝缘体250的厚度优选为1nm以上且20nm以下。
被用作第一栅电极的导电体260包括导电体260a以及导电体260a上的导电体260b。
作为导电体260a优选使用氮化钛等。此外，作为导电体260b，例如可以使用钨等导电性高的金属。
另外，也可以在绝缘体250与导电体260a之间设置由导电氧化物构成的导电体。例如，可以使用能够被用于氧化物230a或氧化物230b的金属氧化物。尤其优选使用金属的原子数比满足[In]:[Ga]:[Zn]＝4:2:3至4.1及其附近值的导电性高的In-Ga-Zn类氧化物。通过在绝缘体250上设置这种导电体，可以抑制氧向导电体260a透过并防止因氧化导致导电体260a的电阻值的增加。
另外，通过利用溅射法形成上述导电氧化物，可以对绝缘体250添加氧并将氧供应到氧化物230b。由此，可以减少氧化物230的区域234的氧空位。
另外，可以在导电体260c上配置被用作阻挡膜的绝缘体270。绝缘体270可以使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料。例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。由此，可以防止导电体260的氧化。另外，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230。
另外，优选在绝缘体270上配置用作硬掩模的绝缘体271。通过设置绝缘体270，可以以其侧面大致与衬底表面垂直的方式对导电体260进行加工，具体而言，可以使导电体260的侧面与衬底表面所形成的角度可以为75度以上且100度以下，优选为80度以上且95度以下。通过将导电体加工为上述形状，可以将随后形成的绝缘体272形成为所希望的形状。
另外，以与绝缘体250、导电体260及绝缘体270的侧面接触的方式设置被用作阻挡膜的绝缘体272。
这里，绝缘体272可以使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料。例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。由此，可以防止绝缘体250中的氧扩散到外部。另外，可以抑制氢或水等杂质从绝缘体250的端部等进入到氧化物230。
通过设置绝缘体272，可以由具有抑制水或氢等杂质以及氧的透过的功能的绝缘体覆盖导电体260的顶面及侧面、以及绝缘体250的侧面。由此，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230中。因此，绝缘体272被用作保护栅电极及栅极绝缘膜的侧面的侧面阻挡物。
当晶体管微型化而其沟道长度为10nm以上且30nm以下左右时，设置在晶体管200的外围的结构体中的杂质元素有可能扩散而导致区域231a与区域231b或区域232a与区域232b电导通。
于是，如本实施方式所示地形成绝缘体272，由此可以抑制氢、水等杂质进入绝缘体250及导电体260并可以防止绝缘体250中的氧扩散到外部。因此，可以防止在第一栅极电压为0V时源区域与漏区域直接或通过区域232等电导通。
以覆盖绝缘体271、绝缘体272、氧化物230及绝缘体224等的方式设置绝缘体274。
另外，作为绝缘体274，优选使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料。例如，作为绝缘体274，优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等。此外,也可以在氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)上层叠上述绝缘材料,来形成绝缘体274。通过形成上述绝缘体274，可以防止氧透过绝缘体274进入而被供应到区域231a及区域231b的氧空位而载流子密度降低。另外，可以防止水或氢等杂质透过绝缘体274进入而使区域231a及区域231b过度扩大到区域234一侧。
当形成绝缘体274来形成区域231及区域232时，绝缘体274优选包含在氧化物230内形成氧空位的元素或者被氧化物230中的氧空位俘获的元素。作为这种元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。通过将包含这种元素的绝缘体用于绝缘体274，可以对氧化物230添加这种元素，在氧化物230中形成区域231及区域232。
另外，作为绝缘体274也可以使用抽出并吸收区域231及区域232中的氧的膜。当氧被抽出时区域231及区域232中产生氧空位。氧空位俘获氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等而使区域231及区域232低电阻化。
当在与晶体管200相同的层中形成电容器100时，夹着绝缘体274以与被用作电容器的一个电极的氧化物230的区域231重叠的方式设置导电体130。
当在绝缘体274上设置导电体130时，优选在绝缘体274及导电体130上设置被用作层间膜的绝缘体280。与绝缘体224等同样，优选绝缘体280中的水或氢等杂质的浓度得到降低。另外，绝缘体280也可以具有由同样的绝缘体构成的叠层结构。
接着，设置与晶体管200电连接的导电体252(导电体252a、导电体252b、导电体252c及导电体252d)。在形成于绝缘体280及绝缘体274的开口中配置与氧化物230电连接的导电体252a，在形成于绝缘体280的开口中配置与导电体130电连接的导电体252b，在形成于绝缘体280、绝缘体274、绝缘体271及绝缘体270的开口中配置与被用作第一栅极的导电体260电连接的导电体252c，在形成于绝缘体280、绝缘体274、绝缘体224、绝缘体222及绝缘体220的开口中配置与被用作第二栅极的导电体205电连接的导电体252d。此外，在不设置导电体130的情况下，导电体252b可以通过形成在绝缘体280及绝缘体274的开口与氧化物230电连接。导电体252a、导电体252b、导电体252c及导电体252d的顶面也可以位于绝缘体280的顶面同一的平面上。
另外，通过以与导电体203的至少一部分或设置在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口的至少一部分重叠的方式设置导电体252b被设置的开口，可以实现半导体装置的微型化或高集成化，所以是优选的。
导电体252可以利用镶嵌法形成。
另外，导电体252a与被用作晶体管200的源区域和漏区域中的一个的区域231a接触。导电体203与被用作晶体管200的源区域和漏区域中的另一个的区域231b接触。由于区域231a及区域231b的电阻低，所以可以降低导电体252a与区域231a的接触电阻以及导电体203与区域231b的接触电阻，从而可以提高晶体管200的通态电流。
在此，导电体252a至少与氧化物230的顶面接触，优选还与氧化物230的侧面接触。尤其优选导电体252a在氧化物230的与沟道宽度方向交叉的侧面接触于C侧的侧面及D侧的侧面的双方或一方。另外，也可以采用导电体252a在氧化物230的与沟道长度方向交叉的侧面接触于A侧的侧面的结构。如此，通过使导电体252a接触于氧化物230的顶面及氧化物230的侧面，可以在不增加导电体252a与氧化物230的接触部的顶部面积的情况下增大接触部的接触面积，而降低导电体252a与氧化物230的接触电阻。由此，可以在实现晶体管的源电极及漏电极的微型化的同时增高通态电流。
图1D示出导电体203与氧化物230的连接部以及电容器100的截面。优选导电体130的E-F方向的宽度大于氧化物230。由此，不仅可以由氧化物230的顶面与导电体130形成容量，而且还可以由氧化物230的侧面与导电体130形成容量，由此可以增大容量。
导电体252可以由接触于各开口的内壁的第一导电体和在其内侧设置的第二导电体形成。在此，第一导电体及第二导电体的顶面的高度与绝缘体280的顶面的高度可以大致相同。注意，在本实施方式中，作为导电体252使用两层的导电体，但不局限于此。导电体252也可以使用单层或三层以上的叠层膜形成。
在此，作为被用于导电体252的第一导电体优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质或上述氧中的至少一个或全部的扩散的功能。在本说明书中，有时将具有这种功能的导电体称为导电阻挡膜。
当被用于导电体252的第一导电体具有抑制氧的扩散的功能时，可以防止被用于导电体252的第二导电体吸收绝缘体280中的氧，并防止因氧化导致的导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如优选使用钛、氮化钛、钽、氮化钽、钌或氧化钌等。因此，被用于导电体252的第一导电体可以为上述导电材料的单层或叠层。此外，当被用于导电体252的第一导电体具有抑制氢、水、氮等杂质的扩散的功能时，可以抑制氢、水等杂质从绝缘体280的上方通过导电体252进入晶体管200。在本实施方式中，作为被用于导电体252的第一导电体使用氮化钛。
作为被用于导电体252的第二导电体，优选使用以钨、铜或铝为主要成分的导电材料。在本实施方式中，作为被用于导电体252的第二导电体使用钨。
另外，也可以采用以与埋有导电体252的绝缘体274及绝缘体280的开口的内壁接触的方式设置有具有抑制水或氢等杂质透过的功能的绝缘体的结构。作为上述绝缘体，可以使用能够用于绝缘体270或绝缘体272的绝缘体，例如，优选使用氧化铝等。由此，可以抑制氢、水等杂质从绝缘体280等通过导电体252混入到氧化物230中。另外，例如可以利用ALD法或CVD法等形成覆盖性良好的上述绝缘体。
另外，也可以以与导电体252的顶面接触的方式配置被用作布线的导电体256。被用作布线的导电体256优选使用以钨、铜或铝为主要成分的导电材料。
[电容器100]
如图1A至图1D所示，电容器100与晶体管200具有共用的结构。在本实施方式中示出设置在晶体管200的氧化物230中的区域231b的至少一部分被用作电容器100的一个电极的电容器100的例子。
电容器100包括氧化物230的区域231b的至少一部分、区域231上的绝缘体274以及绝缘体274上的导电体130。优选在绝缘体274上以至少其一部分与区域231b重叠的方式配置导电体130。
氧化物230的区域231b的至少一部分被用作电容器100的一个电极，导电体130被用作电容器100的另一个电极。也就是说，区域231b被用作晶体管200的源极和漏极中的一个且被用作电容器100的一个电极。绝缘体274被用作电容器100的电介质。
绝缘体280优选以覆盖绝缘体274及导电体130的方式设置。
作为导电体130，优选使用以钨、铜或铝为主要成分的导电材料。虽然未图示，但导电体130也可以具有叠层结构，例如，可以采用使用钛、氮化钛和上述导电材料而成的叠层结构。
另外，导电体252b与为电容器100的一个电极的导电体130接触。导电体252b可以与导电体252a、导电体252c、导电体252d同时形成，所以能够缩短工序。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在不具有柔性的衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底上。在此情况下，优选在不具有柔性的衬底与晶体管之间设置剥离层。另外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成为薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。就是说，可以提供一种耐久性高的半导体装置。
作为柔性衬底的衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。柔性衬底的衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底的衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底的衬底。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
在此，通过作为被用作栅极绝缘体的绝缘体使用相对介电常数较高的high-k材料，可以实现晶体管的微型化及高集成化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，可以根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化铝、氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
另外，尤其是，氧化硅及氧氮化硅具有热稳定性。因此，例如通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。例如，通过组合氧化硅及氧氮化硅与相对介电常数较高的绝缘体，可以实现具有热稳定性且相对介电常数高的叠层结构。
通过使用具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，能够使晶体管的电特性稳定。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
例如，作为绝缘体222及绝缘体210，可以使用能够抑制氢等杂质以及氧的透过的绝缘体。另外，绝缘体222及绝缘体210还可以使用含有铝和铪中的一方或双方的氧化物的绝缘体。作为含有铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。
作为绝缘体220、绝缘体224、绝缘体250及绝缘体271，可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，优选包含氧化硅、氧氮化硅或氮化硅。
例如，当采用在被用作栅极绝缘体的绝缘体224及绝缘体250中采用氧化铝、氧化镓、铝酸铪或氧化铪接触于氧化物230的结构时，能够抑制氧化硅或氧氮化硅所含有的硅进入氧化物230。另一方面，例如当采用在绝缘体224及绝缘体250中的氧化硅或氧氮化硅接触于氧化物230的结构时，有时在氧化铝、氧化镓、铝酸铪或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
例如，作为用作介电质的绝缘体274，可以采用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧化氮化铪、氮化氧化铪、氮化铪、铝酸铪等的叠层结构或单层结构。例如，优选采用氧化铝等的high-k材料和氧氮化硅等的绝缘强度大的材料的叠层结构。通过采用该结构，电容器100可以具有high-k材料而确保充分的电容器，并因绝缘强度大的材料而其绝缘强度提高，从而可以抑制电容器100的静电破坏且提高电容器100的可靠性。
绝缘体208、绝缘体212、绝缘体216及绝缘体280优选包括相对介电常数低的绝缘体。例如，绝缘体208、绝缘体212、绝缘体216及绝缘体280优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体208、绝缘体212、绝缘体216及绝缘体280优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
作为绝缘体270及绝缘体272，可以使用具有抑制氢等杂质及氧透过的功能的绝缘体。作为绝缘体270及绝缘体272，例如可以使用氧化铝、氧化铪、铝酸铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
《导电体》
作为导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含氧及包含在形成沟道的金属氧化物中的金属元素的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。或者，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
作为导电体260、导电体205、导电体203、导电体207、导电体209、导电体130、导电体252、导电体256优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。以下，将说明可用于本发明的氧化物230的金属氧化物。
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
氧化物半导体可以分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体，例如，已知有多晶氧化物半导体及非晶氧化物半导体等。
作为用于晶体管的半导体的氧化物半导体，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶氧化物半导体薄膜或多晶氧化物半导体薄膜。但是，在衬底上形成单晶氧化物半导体薄膜或多晶氧化物半导体薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
非专利文献1及非专利文献2中报告了2009年发现了具有CAAC结构的In-Ga-Zn氧化物(称为CAAC-IGZO)。在非专利文献1及非专利文献2中，报告了CAAC-IGZO具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用CAAC-IGZO的晶体管具有优良的电特性及可靠性。
另外，2013年发现了具有nc结构的In-Ga-Zn氧化物(称为nc-IGZO)(参照非专利文献3)。在非专利文献3中，报告了nc-IGZO在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
非专利文献4及非专利文献5示出分别对上述CAAC-IGZO、nc-IGZO及结晶性低的IGZO的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的IGZO薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性IGZO。因此，在非专利文献4及非专利文献5中报告了在IGZO中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用CAAC-IGZO薄膜或nc-IGZO薄膜。
非专利文献6公开了使用氧化物半导体的晶体管在非导通状态下的泄漏电流极低，具体而言，晶体管的每沟道宽度1μm的关态电流为yA/μm(10-24A/μm)等级(order)。例如，已公开了一种应用了使用氧化物半导体的晶体管的泄漏电流低这一特性的低功耗CPU等(参照非专利文献7)。
另外，还有利用使用氧化物半导体的晶体管的泄漏电流低这一特性将该晶体管应用于显示装置的报告(参照非专利文献8)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为“刷新频率”。另外，刷新频率有时被称为“驱动频率”。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，已提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为“空转停止(IDS)驱动”。
CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的氧化物半导体的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流低这一特性将该晶体管应用于显示装置及LSI的研究。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制On/Off的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。能够用于本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有氧化物半导体的晶体管]
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物半导体中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成沟道的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
<半导体装置的结构实例2>
以下利用图4A至图4D对本发明的一个方式的半导体装置的一个例子进行说明。
图4A是晶体管201的俯视图。另外，图4B、图4C及图4D是晶体管201的截面图。在此，图4B是沿着图4A中的点划线A-B所示的部位的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。另外，图4C示出沿着图4A中的点划线C-D所示的部位的截面图，该截面图相当于晶体管200的沟道宽度方向的截面图。另外，图4D示出沿着图4A中的点划线E-F所示的部位的截面图，该截面图相当于示出氧化物230与导电体203的连接部以及导电体252b与氧化物230的连接部的截面图。在图4A的俯视图中，为了图面的明了化省略了部分构成要素。
在图4A至图4D所示的半导体装置中，对具有与构成<半导体装置的结构实例1>所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。
以下，使用图4A至图4D对晶体管201的结构进行说明。注意，在此，晶体管201的构成材料可以使用<半导体装置的结构实例1>中进行了详细说明的材料。
在晶体管201中，在氧化物230b上设置有被用作源电极或漏电极的导电体285。在导电体285上设置有绝缘体286。作为导电体285可以使用与导电体203、导电体205或导电体260相同的材料。尤其是，作为导电体285优选使用氮化钽或钨。作为绝缘体286，可以使用与绝缘体270或绝缘体272相同的材料。通过设置绝缘体286，可以抑制导电体285的氧化，而可以抑制导电体285的电阻的增大。尤其是，作为绝缘体286优选使用氧化铝。此外，晶体管201的沟道长度取决于导电体285之间的长度，但是当对置的导电体285的端部氧化时，有可能发生晶体管201的沟道长度非意图性地增大的不良。为了减轻该不良，优选设置绝缘体286。
如图4B所示，在氧化物230b中以虚线表示的与导电体285接触的区域被n型化，而成为低电阻区域。这可以认为起因于导电体285抽出氧化物230b的氧，而在氧化物230b中产生氧空位。氧化物230b中的氧空位俘获存在于氧化物230b内部或外部的杂质，由此该区域被低电阻化。
氧化物230b的低电阻区域通过设置在绝缘体220、绝缘体222、绝缘体224、氧化物230a中的开口与导电体203电连接。
以覆盖氧化物230b、导电体285及绝缘体286的一部分的方式设置氧化物230c、氧化物230d、绝缘体250、导电体260及绝缘体270。在此，如图4A、图4B及图4C所示，导电体260的A-B方向的宽度及C-D方向的长度比氧化物230c、氧化物230d、绝缘体250及绝缘体270小。因此，绝缘体270覆盖绝缘体250的顶面及侧面，且在导电体260的外侧与绝缘体250接触。由于作为绝缘体270使用抑制氧的透过的材料，所以通过如此设置的绝缘体270可以抑制导电体260的氧化，而可以抑制电阻的增大。
作为氧化物230c可以使用与氧化物230b相同的材料。此外，作为氧化物230d可以使用与氧化物230c相同的材料。注意，不一定需要形成氧化物230c。
在晶体管201中，沟道形成在氧化物230b及氧化物230c中的夹在一对导电体285之间或者夹在一对低电阻区域之间的区域。
在绝缘体280上形成绝缘体287及绝缘体288。作为绝缘体287优选使用利用溅射法形成的氧化物绝缘体，例如，优选使用氧化铝、氧化铪或铝酸铪。通过使用这种绝缘体287，可以通过绝缘体280的与绝缘体287接触的面对绝缘体280添加氧，来使绝缘体280成为氧过剩的状态。供应到绝缘体280的氧供应给氧化物230。
再者，通过作为绝缘体287使用氧化铝、氧化铪或铝酸铪等氧不容易透过的绝缘材料，可以抑制添加到绝缘体224及绝缘体280的氧在成膜时扩散到上方。由此，可以更高效地对绝缘体280添加氧。
作为绝缘体288可以使用与绝缘体208、绝缘体216及绝缘体280相同的材料。
如图4B、图4C及图4D所示，在绝缘体280、绝缘体287及绝缘体288等的绝缘体中设置有开口，在开口中设置有导电体252(导电体252a、导电体252b、导电体252c及导电体252d)。在绝缘体280、绝缘体287及绝缘体288等的绝缘体与导电体252之间设置有绝缘体289。绝缘体289可以使用与绝缘体270相同的材料，且抑制杂质从绝缘体280及其上方的绝缘体或导电体进入氧化物230。
在此，导电体252a不仅与氧化物230上的导电体285接触，优选还与氧化物230的侧面接触，来电连接到氧化物230。尤其优选导电体252a在氧化物230的与沟道宽度方向交叉的侧面接触于C侧的侧面及D侧的侧面的双方或一方。另外，也可以采用导电体252a在氧化物230的与沟道长度方向交叉的侧面接触于A侧的侧面的结构。如此，通过使导电体252a接触于导电体285及氧化物230的侧面，可以在不增加导电体252a与氧化物230的接触部的顶部面积的情况下增大接触部的接触面积，而降低导电体252a与氧化物230的接触电阻。由此，可以在实现晶体管的源电极及漏电极的微型化的同时增高通态电流。
图4D示出氧化物230与导电体203的连接部以及导电体252b与氧化物230的连接部的截面。氧化物230b通过设置在绝缘体220、绝缘体222、绝缘体224、氧化物230a中的开口与导电体203电连接。注意，与上述导电体252a同样，导电体252b也可以不仅接触于导电体285的顶面，还接触于氧化物230的侧面。
如图4A及图4D所示，优选氧化物230a及氧化物230b以包含形成在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口的方式形成且其与该开口重叠的区域的E-F方向的宽度大于该开口的宽度。因此，有时在该区域中，氧化物230a及氧化物230b的E-F方向的宽度大于形成沟道的区域或A侧的区域中的氧化物230a及氧化物230b的C-D方向的宽度。通过采用该结构，可以确实地形成氧化物230b与导电体203的接触。
<晶体管的制造方法>
接着，参照图5A至图22D说明包括本发明的晶体管200的半导体装置的制造方法。在图5A至图22D中，各附图的A是俯视图。在图5A至图22D中，各附图的B是沿着各附图的A中的点划线A-B所示的部位的截面图。此外，在图5A至图22D中，各附图的C是沿着各附图的A中的点划线C-D所示的部位的截面图。此外，在图5A至图22D中，各附图的D是沿着各附图的A中的点划线E-F所示的部位的截面图。
首先，准备衬底(未图示)，在该衬底上形成绝缘体208。可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic Layer Deposition：原子层沉积)法等形成绝缘体208。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热量的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口的表面的情况。但是，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体208，利用CVD法形成氧化硅。
接着，在绝缘体208上形成绝缘体210。在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体210上依次形成导电膜203A及导电膜203B。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜203A及导电膜203B。在本实施方式中，作为导电膜203A，利用溅射法形成钨，并且作为导电膜203B，利用溅射法形成氮化钛。作为导电膜203A，除了钨之外，也可以使用铝或铜等导电体。作为导电膜203B，优选使用与导电膜203A相比具有耐氧化性(不容易氧化)的材料，例如可以使用金属氮化物。作为金属氮化物，除了氮化钛之外，也可以使用氮化钽等。
接着，利用光刻法在导电膜203B上形成掩模262(参照图5A至图5D)。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要掩模。另外，作为去除抗蚀剂掩模的方法，既可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜203B上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。
接着，利用掩模262对导电膜203A及导电膜203B进行加工，来形成由导电体203a和导电体203a上的导电体203b构成的导电体203以及由导电体205a和导电体205a上的导电体205b构成的导电体205(参照图6A至图6D)。
作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在对导电膜203A及导电膜203B进行蚀刻时使用硬掩模的情况下，该蚀刻处理既可以在去除用来形成硬掩模的抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述导电膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
接着，在绝缘体210、导电体203及导电体205上形成绝缘膜216A(参照图7A至图7D)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜216A。在本实施方式中，作为绝缘膜216A，通过CVD法形成氧化硅。
接着，进行CMP处理去除绝缘膜216A的一部分，使导电体203及导电体205露出。其结果是，在导电体203和导电体205之间以及这些导电体的周围残留绝缘体216。由此，可以形成顶面平坦的绝缘体216、导电体203及导电体205(参照图8A至图8D)。注意，有时由于该CMP处理而导电体203b及导电体205b的一部分被去除。
接着，在绝缘体216、导电体203及导电体205上形成绝缘体220。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体220。
接着，在绝缘体220上形成绝缘体222。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体222。
尤其是，作为绝缘体222优选使用含有铝和铪中的一方或双方的氧化物的绝缘体。作为含有铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。绝缘体222优选利用ALD法形成。利用ALD法形成的绝缘体222对氧、氢及水具有阻挡性。通过使绝缘体222对氢及水具有阻挡性，设置于晶体管200的外围的结构体所包含的氢及水不扩散到晶体管200的内侧，而可以抑制在氧化物230中生成氧空位。
接着，在绝缘体222上形成绝缘体224。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体224(参照图9A至图9D)。
接着，优选进行加热处理。加热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。第一加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，第一加热处理也可以在氮或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体气氛下，进行加热处理。
通过上述加热处理，可以去除绝缘体224所包含的水或氢等杂质。
在加热处理中，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。注意，有时也可以不进行第一加热处理。
另外，该加热处理也可以在形成绝缘体220后以及形成绝缘体222后分别进行。该加热处理可以使用上述加热处理条件，但是形成绝缘体220后的加热处理优选在包含氮的气氛下进行。
在本实施方式中，作为加热处理，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体224上形成成为氧化物230a的氧化膜230A。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜230A。
例如，在利用溅射法形成氧化膜230A的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化膜230A时，有时包含在溅射气体中的氧的一部分被供应至绝缘体224中。此外，氧化膜230A的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材形成氧化膜230A。该氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子数比来形成。
接着，通过光刻法在绝缘体220、绝缘体222、绝缘体224及氧化膜230A中形成到达导电体203的开口。首先，在氧化膜230A上形成掩模263(参照图9A至图9D)。在形成开口时使用的掩模263可以为抗蚀剂掩模或硬掩模。
接着，使用掩模263对绝缘体220、绝缘体222、绝缘体224及氧化膜230A进行加工，使导电体203的表面露出，来形成开口(参照图10A至图10D)。可以利用干蚀刻法或湿蚀刻法进行该加工。利用干蚀刻法的加工适合于微细加工。绝缘体220、绝缘体222及绝缘体224以隔着氧化膜230A的方式被加工。详细地说，当使导电体203的表面的一部分露出时，在氧化膜230A上形成由抗蚀剂掩模或硬掩模构成的掩模，然后，对绝缘体220、绝缘体222、绝缘体224及氧化膜230A进行加工。也就是说，在被用作栅极绝缘膜的绝缘体(绝缘体220、绝缘体222及绝缘体224)的表面没有形成掩模。因此，掩模不附着于被用作栅极绝缘膜的绝缘体的表面，从而可以抑制因抗蚀剂掩模等所包含的杂质、硬掩模所包含的成分以及在去除掩模时使用的药液或等离子体所包含的成分导致的栅极绝缘膜的污染或损伤。通过采用上述工序，可以提供可靠性高的半导体装置的制造方法。
接着，在氧化膜230A上形成氧化膜230B(参照图11A至图11D)。此时，氧化膜230B还形成在上述开口内部，且通过该开口与导电体203电连接。通过采用氧化物230b与导电体203以不通过氧化物230a的方式连接的结构，可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。更具体而言，可以获得通态电流得到提高的晶体管以及使用该晶体管的半导体装置。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜230B。
例如，在利用溅射法形成氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。
在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型氧化物半导体。使用氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。
在本实施方式中，利用溅射法使用In：Ga：Zn＝4：2：4.1[原子数比]的靶材形成氧化膜230B。该氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子数比来形成。
接着，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过进行加热处理，可以去除氧化膜230A以及氧化膜230B中的水或氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，将氧化膜230A及氧化膜230B加工为岛状，由此形成氧化物230a及氧化物230b(参照图12A至图12D)。
如图12A及图12D所示，优选氧化物230a及氧化物230b的与形成在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口重叠的区域的E-F方向的宽度大于该开口的宽度。因此，有时在该区域中，氧化物230a及氧化物230b的E-F方向的宽度大于形成沟道的区域或A侧的区域中的氧化物230a及氧化物230b的C-D方向的宽度。通过采用该结构，可以确实地形成氧化物230b与导电体203的接触。此外，可以增大电容器100的面积，而可以期待电容器100的大容量化。
另外，在上述工序中，可以将绝缘体224加工为岛状。另外，可以对绝缘体224进行半蚀刻。通过对绝缘体224进行半蚀刻，在后面的工序中形成的氧化物230c下残留有绝缘体224。另外，可以在后面的工序中加工绝缘膜272A时将绝缘体224加工为岛状。此时，可以将绝缘体222用作蚀刻停止膜。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a及氧化物230b。氧化物230a及氧化物230b的侧面优选与绝缘体222大致垂直。当氧化物230a及氧化物230b的侧面与绝缘体222大致垂直时，在设置多个晶体管200时可以实现小面积化和高密度化。可以采用氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度为锐角的结构。此时，氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度越大越好。
另外，氧化物230a及氧化物230b的侧面与氧化物230b的顶面之间具有弯曲面。也就是说，侧面的端部与顶面的端部优选为弯曲(以下，也称为圆形)。例如，优选在氧化物230a及氧化物230b的端部的弯曲面的曲率半径为3nm以上且10nm以下，优选为5nm以上且6nm以下。
通过使端部不具有角，可以提高后面的形成工序中的膜的覆盖性。
该氧化膜的加工可以利用光刻法进行。另外，该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要掩模。另外，作为去除抗蚀剂掩模的方法，既可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在氧化膜230B上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对氧化膜230A以及氧化膜230B进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述氧化膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a、氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理以及热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，使用纯水或碳酸水进行超声波洗涤。
接着，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。
接着，在绝缘体224、氧化物230a及氧化物230b上依次形成氧化膜230C、绝缘膜250A、导电膜260A、导电膜260B、绝缘膜270A及绝缘膜271A(参照图13A至图13D)。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。另外，可以根据氧化物230c所需的特性使用与氧化膜230A或氧化膜230B同样的成膜方法形成氧化膜230C。在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材形成氧化膜230C。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜250A。
另外，通过使用微波激发氧，产生高密度氧等离子体，将绝缘膜250A暴露于该氧等离子体，可以对绝缘膜250A及氧化物230a、氧化物230b及氧化膜230C引入氧。
另外，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过该加热处理，可以降低绝缘膜250A的水分浓度及氢浓度。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260A。在本实施方式中，作为导电膜260A，利用溅射法形成氮化钛。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260B。通过作为导电膜260B层叠低电阻金属膜，可以提供驱动电压小的晶体管。在本实施方式中，作为导电膜260B，利用溅射法形成钨。
另外，也可以在绝缘膜250A与导电膜260A之间还设置导电体。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。在此，例如通过进行低电阻化处理，可被用作氧化物230的氧化物半导体成为导电氧化物。因此，可以形成可被用作氧化物230的氧化物，在后面的工序中使该氧化物低电阻化。通过在包含氧的气氛下利用溅射法在绝缘膜250A上形成可被用作氧化物230的氧化物，可以对绝缘膜250A添加氧。通过对绝缘膜250A添加氧，该被添加的氧可以经过绝缘膜250A被供应到氧化物230。
接着，可以进行加热处理。作为加热处理，可以利用上述加热处理条件。注意，有时也可以不进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜270A。由于绝缘膜270A用作阻挡膜，可以使用具有抑制水或氢等杂质及氧的透过的功能的绝缘性材料。例如，优选使用氧化铝、氧化铪或铝酸铪等。由此，可以防止导电体260的氧化。另外，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜271A。在此，绝缘膜271A的厚度优选比在后面的工序中形成的绝缘膜272A的厚度大。由此，在后面的工序中形成绝缘体272时，可易于在导电体260上残留绝缘体271。
另外，绝缘体271被用作硬掩模。通过设置绝缘体271，可以将绝缘体250的侧面、导电体260a的侧面、导电体260b的侧面、导电体260c的侧面及绝缘体270的侧面形成为与衬底大致垂直。
接着，对绝缘膜271A进行蚀刻形成绝缘体271。接着，将绝缘体271用作掩模对绝缘膜250A、导电膜260A、导电膜260B及绝缘膜270A进行蚀刻，由此形成绝缘体250、导电体260(导电体260a、导电体260b)及绝缘体270(参照图14A至图14D)。在该加工之后，也可以不去除上述硬掩模而进行后工序。上述硬掩模在后工序中进行的掺杂剂的添加中也可以被用作硬掩模。
绝缘体250的侧面、导电体260的侧面及绝缘体270的侧面优选在同一面内。优选绝缘体250的侧面、导电体260的侧面及绝缘体270的侧面共用的同一面与衬底大致垂直。就是说，在截面形状中，绝缘体250、导电体260及绝缘体270与氧化物230的顶面之间的角度优选为锐角且越大越好。在截面形状中，绝缘体250、导电体260及绝缘体270的侧面与接触于绝缘体250的氧化物230的顶面所形成的角度也可以为锐角。此时，绝缘体250、导电体260及绝缘体270的侧面与接触于绝缘体250的氧化物230的顶面所形成的角度越大越好。
另外，绝缘体250、导电体260及绝缘体270以其至少一部分与导电体205及氧化物230重叠的方式形成。
另外，通过上述蚀刻，氧化膜230C的不与绝缘体250重叠的区域的顶部可能被蚀刻。此时，氧化膜230C与绝缘体250重叠的区域的厚度可能厚于不与绝缘体250重叠的区域的厚度。
接着，以覆盖氧化膜230C、绝缘体250、导电体260、绝缘体270及绝缘体271的方式形成绝缘膜272A(参照图15A至图15D)。优选利用覆盖性良好的ALD法形成绝缘膜272A。通过利用ALD法，可以形成即便在由导电体260等形成的台阶部也在绝缘体250、导电体260及绝缘体270的侧面具有均匀厚度的绝缘膜272A。
接着，对绝缘膜272A进行各向异性蚀刻处理，以接触于绝缘体250、导电体260及绝缘体270的侧面的方式形成绝缘体272(参照图16A至图16D)。作为各向异性蚀刻处理优选利用干蚀刻处理。由此，去除在大致平行于衬底的表面上的该绝缘膜，可以以自对准的方式形成绝缘体272。
在此，通过在绝缘体270上形成绝缘体271，即使绝缘体270上部的绝缘膜272A被去除，也可以使绝缘体270残留。另外，通过使由绝缘体250、导电体260、绝缘体270及绝缘体271构成的结构体的高度高于氧化物230a、氧化物230b及氧化膜230C的高度，可以去除隔着氧化膜230C位于氧化物230a、氧化物230b的侧面的绝缘膜272A。再者，当将氧化物230a、氧化物230b的端部形成为圆形时，可以缩短去除在氧化物230a、氧化物230b的侧面隔着氧化膜230C形成的绝缘膜272A的时间，由此可以更容易地形成绝缘体272。
接着，以绝缘体250、导电体260、绝缘体270、绝缘体271及绝缘体272为掩模对氧化膜230C进行蚀刻去除氧化膜230C的一部分，由此形成氧化物230c(参照图17A至图17D)。另外，经过该工序，有时氧化物230b的顶面及侧面以及氧化物230a的侧面的一部分被去除。
在此，也可以在氧化物230a、氧化物230b及氧化物230c中形成区域231、区域232及区域234。区域231及区域232是通过对作为氧化物230a、氧化物230b及氧化物230c形成的金属氧化物添加铟等金属原子或杂质而形成的低电阻区域。另外，各区域的导电性至少比区域234中的氧化物230b高。
为了使区域231及区域232低电阻化，例如可以对其添加铟等金属元素及杂质中的至少一种掺杂剂。
作为掺杂剂的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。注意，也可以将掺杂剂换称为离子、供体、受体、杂质或元素等。
另外，可以利用等离子体处理添加掺杂剂。此时，可以利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理来对氧化物230a、氧化物230b及氧化物230c添加掺杂剂。
另外，当将杂质用作掺杂剂进行添加时，可以以接触于区域231的方式形成含有掺杂剂的膜。例如，将作为掺杂剂含有氢、硼、碳、氮、氟或磷等的绝缘体274以与氧化物230的区域231接触的方式形成(参照图18A至图18D)。通过形成绝缘体274或形成后进行的加热处理可以使区域231低电阻化而形成区域232，可以认为绝缘体274中的掺杂剂扩散至区域231及区域232中而使该区域低电阻化。
通过提高氧化物230a、氧化物230b及氧化物230c的铟含量，可以提高载流子密度而实现低电阻化。因此，作为掺杂剂可以使用能够提高氧化物230a、氧化物230b及氧化物230c的载流子密度的铟等金属元素。
也就是说，通过提高区域231及区域232中的氧化物230a、氧化物230b及氧化物230c的铟等金属原子的含量，可以提高电子迁移率而实现低电阻化。
因此，至少区域231中的相对于元素M的铟的原子数比大于区域234中的相对于元素M的铟的原子数比。
作为掺杂剂，可以使用上述形成氧空位的元素或者被氧空位俘获的元素等。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。
通过在晶体管200中设置区域232可以防止在被用作源区域及漏区域的区域231与形成沟道的区域234之间形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的载流子迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制不需要的电容的形成。另外，当包括区域232时，可以减小非导通时的泄漏电流。
因此，通过适当地选择区域231a及区域231b的范围，可以根据电路设计，容易地提供一种具有满足要求的电特性的晶体管。
在本实施方式中，以覆盖绝缘体224、氧化物230、绝缘体271、绝缘体272的方式形成绝缘体274(参照图18A至图18D)。
作为绝缘体274，例如可以使用利用CVD法形成的氮化硅、氮氧化硅、氧氮化硅。在本实施方式中，作为绝缘体274使用氮氧化硅。此外，在将绝缘体274用作电容元件100的介电质的情况下，其厚度为1nm以上且20nm以下，优选为3nm以上且10nm以下。
当以接触于氧化物230的方式形成包含氮等作为杂质的元素的绝缘体274时，对区域231a及区域231b添加形成绝缘体274时的气氛所包含的氢或氮等杂质元素。通过以氧化物230中的与绝缘体274接触的区域为中心由被添加的杂质元素形成氧空位，并且使该杂质元素进入氧空位，可以使载流子密度增高并且使电阻降低。此时，杂质还扩散到不与绝缘体274接触的区域232，因此使电阻降低。
因此，区域231a及区域231b中的氢和氮中至少一种的浓度优选比区域234高。可以利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)等测量氢或氮的浓度。在此，作为区域234的氢或氮的浓度，测量氧化物230b的与绝缘体250重叠的区域的中央附近(例如，氧化物230b的从绝缘体250的沟道长度方向的两侧面的距离大致相等的部分)的氢或氮的浓度即可。
另外，通过对区域231及区域232添加形成氧空位的元素或者被氧空位俘获的元素，可以实现低电阻化。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。因此，可以使区域231及区域232包含上述元素中的一种或多种。
另外，作为绝缘体274也可以使用抽出并吸收区域231及区域232中的氧的膜。当氧被抽出时区域231及区域232中产生氧空位。氧空位俘获氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等而使区域231及区域232低电阻化。
当作为含有成为杂质的元素的绝缘体或者作为从氧化物230抽出氧的绝缘体形成绝缘体274时，可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体274。
包含作为杂质的元素的绝缘体274优选在包含氮和氢中的至少一种的气氛下形成。通过在上述气氛下形成膜，以氧化物230b及氧化物230c中的不与绝缘体250重叠的区域为中心形成氧空位且使该氧空位和氮或氢等杂质元素键合，可以增高载流子密度。如此，可以形成低电阻化的区域231a及区域231b。作为绝缘体274，例如可以使用利用CVD法形成的氮化硅、氮氧化硅以及氧氮化硅。在本实施方式中，作为绝缘体274使用氮氧化硅。
另外，绝缘体274可以具有由两层以上的绝缘体构成的叠层结构。绝缘体274可以利用CVD法、ALD法、溅射法等形成。ALD法可以实现良好的台阶覆盖性、优良的厚度均匀性及厚度控制性，所以在由氧化物230及导电体260形成的台阶部形成膜的情况下是优选的。可以在利用ALD法形成厚度为0.5nm以上且5.0nm以下的绝缘体之后，利用等离子体CVD法层叠厚度为1nm以上且20nm以下，优选为3nm以上且10nm以下的绝缘体，来形成绝缘体274。例如，在利用ALD法形成的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)上层叠利用等离子体CVD法形成的氮化硅、氮氧化硅、氧氮化硅或氧化硅，来形成绝缘体274。此外，也可以利用等离子体CVD法形成1nm以上且20nm以下,优选为3nm以上且10nm以下的绝缘体，来形成单层的绝缘体274。例如，可以将利用等离子体CVD法形成的氮化硅、氮氧化硅、氧氮化硅或氧化硅用作绝缘体274。
由此，通过形成绝缘体274可以自对准地形成源区域及漏区域。因此，可以高成品率地形成微型化或高集成化半导体装置。
在此，通过由绝缘体270及绝缘体272覆盖导电体260及绝缘体250的顶面及侧面，可以防止氮或氢等杂质元素进入导电体260及绝缘体250中。由此，可以防止氮或氢等杂质元素经过导电体260及绝缘体250进入被用作晶体管200的沟道形成区域的区域234中。由此，可以提供具有优良的电特性的晶体管200。
注意，虽然在上述工序中通过形成绝缘体274使氧化物230低电阻化而形成了区域231、区域232及区域234，但是本实施方式不局限于此。例如，可以利用掺杂剂的添加处理或等离子体处理或者组合上述处理来形成上述区域等。
例如，可以将绝缘体250、导电体260、绝缘体272、绝缘体270、绝缘体271用作掩模对氧化物230进行等离子体处理。等离子体处理可以在包含形成上述氧空位的元素或者被氧空位俘获的元素的气氛等下进行。例如，可以使用氩气体和氮气体进行等离子体处理。
接着，可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过进行加热处理，被添加的掺杂剂扩散到氧化物230的区域232而可以增大通态电流。
接着，以覆盖绝缘体274的方式形成导电膜130A(参照图19A至图19D)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜130A。
接着，利用光刻法对导电膜130A进行加工，来形成导电体130(参照图20A至图20D)。可以利用干蚀刻法、湿蚀刻法或组合上述方法进行导电膜130A的加工。干蚀刻法可以实现各向异性蚀刻而适用于微细加工，所以是优选的。另一方面，通过利用能够进行各向同性蚀刻的湿蚀刻可以容易地去除氧化物230的侧面、绝缘体250的侧面及绝缘体272的侧面的导电膜130A。因此，优选组合干蚀刻法及湿蚀刻法进行加工，由此可以形成良好的形状的导电体130。
在本实施方式中，如图20B及图20D所示，设置在氧化物230上方的导电体130的一部分延伸到氧化物230的外侧。具体而言，在图20B中，导电体130延伸到氧化物230的B侧，在图20D中，导电体130延伸到氧化物230的E侧及F侧。
通过采用该结构，在电容器100中，不仅在氧化物230的顶面与导电体130之间形成容量，而且还可以在氧化物230的侧面与导电体130之间形成容量，所以是优选的。另一方面，当对单元600所占的面积有限制时，通过将导电体130形成为尽可能不超过氧化物230，可以实现单元600的微型化，而可以实现半导体装置的高集成化。
接着，在绝缘体274及导电体130上形成绝缘体280(参照图21A至图21D)。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。在本实施方式中，作为该绝缘膜使用氧氮化硅。
优选以其顶面具有平坦性的方式形成绝缘体280。例如，可以使绝缘体280的顶面在形成成为绝缘体280的绝缘膜后就具有平坦性。或者，例如，在成膜后，也可以从顶面去除绝缘体等以使绝缘体280的顶面平行于衬底背面等基准面，而使绝缘体280的顶面具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。在本实施方式中，作为平坦化处理使用CMP处理。但是，绝缘体280的顶面不一定必须具有平坦性。
接着，在绝缘体280及绝缘体274中形成到达氧化物230的区域231的开口，在绝缘体280中形成到达导电体130的开口，在绝缘体280、绝缘体274、绝缘体271及绝缘体270中形成到达导电体260的开口，在绝缘体280、绝缘体274、绝缘体224、绝缘体222及绝缘体220中形成到达导电体205的开口。可以利用光刻法形成该开口。
在此，为了将导电体252a设置为接触于氧化物230的侧面，以在到达氧化物230的开口中使氧化物230的侧面露出的方式形成该开口。
接着，形成导电体252(导电体252a、导电体252b、导电体252c、导电体252d)(参照图22A至图22D)。此外，根据需要，可以形成与导电体252电连接的导电体256(参照图22A至图22D)。
通过上述工序，可以制造包括晶体管200及电容器100的半导体装置。如图5A至图22D所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管200及电容器100。
通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种关态电流小的半导体装置。另外，通过本发明的一个方式，可以提供一种通态电流大的晶体管。另外，通过本发明的一个方式，可以提供一种可靠性高的半导体装置。另外，通过本发明的一个方式，可以提供一种功耗降低的半导体装置。另外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式2)
以下，对包括本发明的一个方式的晶体管202的半导体装置的一个例子进行说明。
在本实施方式的半导体装置中，作为附加与实施方式1所示的半导体装置相同的符号的构成要素，可以使用与实施方式1相同的材料。在没有特别的记载的情况下，在本实施方式中制造的构成要素可以得到与实施方式1所示的构成要素相同的结构特征及效果，省略其说明。
<半导体装置的结构实例3>
图23A、图23B、图23C及图23D是本发明的一个方式的晶体管202的俯视图及截面图。
图23A是晶体管202的俯视图。另外，图23B、图23C及图23D是晶体管202的截面图。在此，图23B是沿着图23A中的点划线A-B所示的部位的截面图，该截面图相当于晶体管202的沟道长度方向上的截面图。图23C是沿着图23A中的点划线C-D所示的部位的截面图，该截面图相当于晶体管202的沟道宽度方向上的截面图。图23D是沿着图23A中的点划线E-F所示的部位的截面图。在图23A的俯视图中，为了图面的明了化省略了部分构成要素。
[晶体管202]
如图23A至图23D所示，晶体管202包括配置在衬底(未图示)上的绝缘体208、配置在绝缘体208上的绝缘体210上的导电体209、以填充导电体209之间的方式配置的绝缘体212、配置在导电体209及绝缘体212上的绝缘体216、以埋入绝缘体216的方式配置的导电体203及导电体205、配置在绝缘体216、导电体203及导电体205上的绝缘体220、配置在绝缘体220上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b、氧化物230c及氧化物230d)、配置在氧化物230上的绝缘体250(绝缘体250a及绝缘体250b)、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、配置在导电体260上的绝缘体270、配置在绝缘体270上的绝缘体271、至少与绝缘体250的侧面及导电体260的侧面接触的绝缘体272、与绝缘体272的顶面的一部分及侧面的一部分接触的绝缘体273、至少覆盖氧化物230、绝缘体271、绝缘体272及绝缘体273的绝缘体274。
另外，以覆盖晶体管202的方式配置绝缘体280。
可以通过利用CMP法等直到导电体209露出为止对覆盖导电体209的绝缘膜进行抛光来形成绝缘体212。因此，绝缘体212及导电体209具有良好的表面平坦性。
另外，以将导电体填充于设置在绝缘体216中的开口的方式形成导电体203及导电体205。可以通过利用CMP法等直到绝缘体216露出为止进行抛光来形成覆盖绝缘体216及开口部的导电膜。因此，绝缘体216、导电体203及导电体205具有良好的表面平坦性。
另外，绝缘体220、绝缘体222、绝缘体224及氧化物230a包括开口。此外，氧化物230b及氧化物230c通过上述开口与导电体203电连接。通过采用氧化物230b及氧化物230c与导电体203以不通过氧化物230a的方式连接的结构，可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。更具体而言，可以获得通态电流得到提高的晶体管以及使用该晶体管的半导体装置。
另外，导电体209也可以具有叠层结构。在此情况下，优选采用在其导电性比上层的导电体高的导电体上配置其耐氧化性比下层的导电体高的导电体的结构。通过作为导电体209的上层使用不容易氧化的材料，在绝缘体216的形成时、设置于绝缘体216中的开口的形成时、以及导电体205的形成时，可以抑制导电体209的氧化。由此，可以抑制因导电体209的氧化导致的电阻增加。也就是说，可以实现导电体209与导电体205的良好的接触。
注意，虽然示出在晶体管202中如图23A至图23D那样层叠有氧化物230a、氧化物230b、氧化物230c和氧化物230d的结构，但是本发明不局限于此。例如，也可以为氧化物230a和氧化物230c的两层结构；氧化物230b和氧化物230c的两层结构；氧化物230a、氧化物230c和氧化物230d的三层结构；氧化物230b、氧化物230c和氧化物230d的三层结构。就是说，也可以不设置氧化物230a及氧化物230b中的一个。此外，也可以不设置氧化物230d。或者，也可以为五层以上的叠层结构。此外，可以采用只设置有氧化物230c的单层或只设置有氧化物230c和氧化物230d的结构。注意，虽然示出在晶体管202中层叠有导电体260a及导电体260b的结构，但是本发明不局限于此。例如，可以采用单层结构或三层以上的叠层结构。
图24示出图23B中的由虚线围绕的沟道附近的区域239的放大图。
如图23B及图24所示，氧化物230在用作晶体管202的沟道形成区域的区域234与用作源区域或漏区域的区域231(区域231a及区域231b)之间包括区域232(区域232a及区域232b)。被用作源区域或漏区域的区域231是具有高载流子密度及低电阻的区域。另外，被用作沟道形成区域的区域234是具有比被用作源区域或漏区域的区域231低的载流子密度的区域。区域232是具有比被用作源区域或漏区域的区域231低且比被用作沟道形成区域的区域234高的载流子密度的区域。
在区域231中，与导电体252a接触的区域233优选与区域231相比具有高载流子密度及低电阻。通过在区域231中设置区域233，可以降低氧化物230与导电体252a的接触电阻，由此晶体管202可以具有良好的电特性。可以将区域233称为接触区域。
区域231、区域232及区域233可以通过对氧化物230添加以氦、氩为代表的稀有气体而设置。作为稀有气体的添加方法，例如可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；等离子体浸没离子注入法；以及等离子体处理等。
可认为：当对氧化物230添加稀有气体时，氧化物230中的金属元素与氧原子的键合断开，在氧化物230中产生氧空位。氧空位俘获氢等杂质而产生载流子，由此氧化物230(即，区域231、区域232及区域233)低电阻化。氢等杂质有时存在于氧化物230中。此时，该杂质也可以处于与金属元素或氧原子未键合的状态。此外，可以从绝缘体274等与氧化物230接触的绝缘体供应该杂质。
区域234是氧空位或氢等杂质尽可能地减低的高纯度化的区域。高纯度化的氧化物为实质上本征区域，区域234可以被用作沟道形成区域。
另外，在图23A至图23D及图24中，区域232与被用作栅电极的导电体260重叠，但是本实施方式不局限于此。根据区域231及区域232的形成方法，有时区域232不与被用作栅电极的导电体260重叠。
区域232可以为具有比被用作源区域或漏区域的区域231低且比被用作沟道形成区域的区域234高的载流子密度的区域。此时，区域232被用作沟道形成区域与源区域或漏区域之间的接合区域(junction region)。
通过设置接合区域可以防止被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间形成高电阻区域，而可以增大晶体管的通态电流，所以是优选的。
区域234与导电体260重叠。优选的是，区域234位于区域232a和区域232b之间，并且区域234中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域231及区域232小。
在氧化物230中，有时不能明确地检测出区域231、区域232、区域233及区域234的边界。各区域中检测出的铟等金属元素和氢及氮等杂质元素的浓度在各区域间及各区域中逐渐变化(也将变化称为渐变(gradation))。就是说，从区域231到区域232等越接近区域234，铟等金属元素和氢及氮等杂质元素的浓度越小即可。
虽然在图23B及图24中区域234、区域231、区域232及区域233形成在氧化物230a、氧化物230b、氧化物230c、氧化物230d中，但是不局限于此，这些区域至少形成在氧化物230c中，即可。此外，例如，这些区域也可以仅在氧化物230c及氧化物230d中形成。另外，虽然在附图中各区域的边界以大致垂直于绝缘体224与氧化物230的界面的方式表示，但是本实施方式不局限于此。例如，区域232有时具有如下形状：在氧化物230c的表面附近向区域234一侧突出，在氧化物230c的底面附近向区域231一侧缩退。
例如，绝缘体250具有包括绝缘体250a及绝缘体250b的叠层结构，并且在包含氧的气氛下在绝缘体250a上形成绝缘体250b，由此绝缘体250a可以包含更多的氧，即过剩氧。
另外，优选以与绝缘体250的侧面接触的方式设置绝缘体272。
并且，晶体管202优选由防止水或氢等杂质进入的具有阻挡性的绝缘体围绕。
下面，说明包括本发明的一个方式的晶体管202的半导体装置的详细结构。
在晶体管202中，导电体260有时被用作第一栅电极。导电体205有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管202的阈值电压。尤其是，通过对导电体205供应负电位，可以在实质上使晶体管202的阈值电压向正一侧漂移。此外，通过使晶体管202的阈值大于0V，可以减小关态电流。因此，可以减小对导电体260供应的电压为0V时的漏极电流。
被用作第二栅电极的导电体205与氧化物230及导电体260重叠。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
在导电体205中，以与绝缘体214及绝缘体216的开口的内壁接触的方式形成有导电体205a，其内侧形成有导电体205b。在此，导电体205a及导电体205b的顶面的高度与绝缘体216的顶面的高度可以大致相同。注意，虽然示出在晶体管202中层叠有导电体205a和导电体205b的结构，但是本发明不局限于此。例如，可以采用只设置有导电体205b的结构。
在此，作为导电体205a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书等中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的至少一个或全部的扩散的功能。
通过使导电体205a具有抑制氧扩散的功能，可以防止因导电体205b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如优选使用钽、氮化钽、钌或氧化钌等。因此，导电体205a可以为上述导电材料的单层或叠层。由此，可以抑制氢、水等杂质从绝缘体214的衬底一侧经过导电体205扩散到晶体管202一侧。
导电体205b优选使用以钨、铜或铝为主要成分的导电材料。在附图中，导电体205b具有单层结构，但是也可以具有叠层结构，例如，可以采用使用钛、氮化钛和上述导电材料而成的叠层结构。
导电体209可以被用作电极或布线。当导电体205被用作晶体管202的第二栅电极时，导电体209的一部分可以被用作栅极布线。此时，可以通过由导电体207a及设置在导电体207a上的导电体207b构成的导电体207以及导电体209将导电体205与导电体252d电连接。导电体207可以通过与导电体203及导电体205相同的工序制造。
另外，导电体209通过导电体203与氧化物230电连接，而可以被用作晶体管202的源极布线或漏极布线。此外，导电体209可以被用作与位于绝缘体210的下层的元件或布线电连接的电极。
通过在氧化物230下以与其重叠的方式设置导电体203及导电体209，可以以与晶体管202重叠的方式设置用来将晶体管202与位于绝缘体210的下层的元件或布线连接的插头或电极。因此，可以减小单元尺寸，所以是优选的。
绝缘体210可以使用与实施方式1所示的绝缘体210相同的材料。
被用作层间膜的绝缘体212及绝缘体216的介电常数优选比绝缘体210低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。被用作层间膜的绝缘体212及绝缘体216可以使用与实施方式1所示的绝缘体208、绝缘体216及绝缘体280相同的材料。
绝缘体220、绝缘体222及绝缘体224被用作栅极绝缘体。绝缘体220、绝缘体222及绝缘体224可以使用与实施方式1所示的绝缘体220、绝缘体222及绝缘体224相同的材料。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物230c及氧化物230c上的氧化物230d。氧化物230包括区域231、区域232、区域233及区域234。优选的是，区域231的至少一部分与绝缘体274接触。另外，优选的是，区域231的至少一部分的铟等金属元素、氢和氮中的至少一个的浓度比区域234大。
当晶体管202成为开启状态时，区域231a或区域231b被用作源区域或漏区域。另一方面，区域234的至少一部分被用作沟道形成区域。
在此，如图24所示，氧化物230优选具有区域232。通过将区域232用作接合区域，可以增大通态电流且可以减小非导通时的泄漏电流(关态电流)。
当在氧化物230a及氧化物230b上设置有氧化物230c时，可以防止杂质从形成在氧化物230a的下方的结构物扩散到氧化物230b。当在氧化物230d下设置有氧化物230c时，可以防止杂质从形成在氧化物230d的上方的结构物扩散到氧化物230c。
也就是说，设置在氧化物230c中的区域234由氧化物230a、氧化物230b及氧化物230d围绕，由此可以将该区域的氢或氮等杂质浓度维持得低，并可以将氧浓度维持得高。使用具有这种结构的氧化物230的半导体层装置具有良好的电特性及高可靠性。
在氧化物230的侧面和顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230c的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
氧化物230可以使用与实施方式1所示的氧化物230相同的材料。
在此，说明氧化物230的区域234。
区域234优选具有各金属原子的原子数比互不相同的氧化物的叠层结构。具体而言，当具有氧化物230a、氧化物230b和氧化物230c的叠层结构时，用于氧化物230a的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物230b的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物230c的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子数比。另外，用于氧化物230b的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230c的金属氧化物中的相对于In的元素M的原子数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子数比。另外，用于氧化物230c的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物230b的金属氧化物中的相对于元素M的In的原子数比。另外，氧化物230d可以使用能够用于氧化物230a、氧化物230b或氧化物230c的金属氧化物。
作为氧化物230a及氧化物230b，例如可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2或In：Ga：Zn＝1：1：1的组成的金属氧化物。作为氧化物230c，例如可以使用具有In：Ga：Zn＝4：2：3、In：Ga：Zn＝1：1：1或In：Ga：Zn＝5：1：6的组成的金属氧化物。作为氧化物230d，例如可以使用具有In：Ga：Zn＝1：3：4、In：Ga：Zn＝1：3：2、In：Ga：Zn＝4：2：3或In：Ga：Zn＝1：1：1的组成的金属氧化物。注意，上述组成表示形成在衬底上的氧化物中的原子数比或者溅射靶材中的原子数比。
尤其是，优选采用如下组合：作为氧化物230a使用具有In：Ga：Zn＝1：3：4的组成的金属氧化物，作为氧化物230b使用具有In：Ga：Zn＝1：1：1的组成的金属氧化物，作为氧化物230c使用具有In：Ga：Zn＝4：2：3的组成的金属氧化物，作为氧化物230d使用具有In：Ga：Zn＝1：1：1的组成的金属氧化物，因为通过采用上述组合能够由能隙较宽的氧化物230a、氧化物230b及氧化物230d夹住氧化物230c。此时，有时将能隙较宽的氧化物230a、氧化物230b及氧化物230d称为宽隙，将能隙较窄的氧化物230c称为窄隙。
接着，说明氧化物230的区域231。
区域231是对作为氧化物230设置的金属氧化物添加铟等金属原子、氦或氩等稀有气体或者氢或氮等杂质来进行低电阻化而成的区域。各区域的导电性至少比区域234中的氧化物230c高。为了对区域231添加金属原子、稀有气体或杂质，例如可以利用如下方法添加作为金属原子、稀有气体及杂质中的至少一个的掺杂剂：等离子体处理、对离子化了的源气体进行质量分离而添加的离子注入法、不对离子化了的源气体进行质量分离而添加的离子掺杂法、等离子体浸没离子注入法、等离子体处理等。
就是说，通过增高区域231的氧化物230中的铟等金属原子的含量，可以提高电子迁移率而实现低电阻化。
或者，以与氧化物230接触的方式形成包含作为杂质的元素的绝缘体274，可以对区域231添加杂质。
就是说，区域231被添加形成氧空位的元素或者被氧空位俘获的元素而被低电阻化。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。因此，区域231可以采用包含上述元素中的一种或多种的结构。
另外，作为绝缘体274也可以使用抽出并吸收区域231中的氧的膜。当氧被抽出时区域231中产生氧空位。氧空位俘获氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等而使区域231低电阻化。
区域232的沟道长度方向上的宽度可以根据绝缘体272及绝缘体273的宽度而控制。
因此，通过适当地选择区域232的范围，可以根据电路设计，容易地提供一种具有满足要求的电特性的晶体管。
绝缘体250被用作栅极绝缘膜。绝缘体250优选以与氧化物230d的顶面接触的方式配置。绝缘体250优选使用通过加热释放氧的绝缘体形成。例如，在热脱附谱分析(TDS分析)中，换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且500℃以下的范围内。
例如，绝缘体250可以具有包括绝缘体250a及绝缘体250b的叠层结构。通过作为绝缘体250a以与氧化物230d的顶面接触的方式设置通过加热而释放氧的绝缘体，可以高效地对氧化物230c的区域234供应氧。与绝缘体224同样，优选绝缘体250a中的水或氢等杂质的浓度得到降低。绝缘体250a的厚度为1nm以上且20nm以下，优选为5nm以上且10nm以下。
绝缘体250b优选为在形成时或形成后能够对绝缘体250a供应氧的绝缘体。这种绝缘体可以在包含氧的气氛下形成，或者可以使用包含氧的靶材形成。例如，利用溅射法在包含氧的气氛下形成氧化铝。绝缘体250b的厚度为1nm以上且20nm以下，优选为5nm以上且10nm以下。
通过在绝缘体250a上形成绝缘体250b，可以使绝缘体250a包含更多的氧，即过剩氧。
被用作第一栅电极的导电体260包括导电体260a以及导电体260a上的导电体260b。作为导电体260a优选使用氮化钛等。此外，作为导电体260b，例如可以使用钨等导电性高的金属。
在对导电体260及导电体205供应电位的情况下，可以由从导电体260产生的电场和从导电体205产生的电场覆盖形成在氧化物230中的沟道形成区域。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。
另外，将被用作阻挡膜的绝缘体272接触于绝缘体250的侧面及导电体260的侧面。此外，将被用作阻挡膜的绝缘体270设置在导电体260的上部。
在此，绝缘体270及绝缘体272可以使用与实施方式1所示的绝缘体270及绝缘体272相同的材料。
当晶体管微型化而其沟道长度为10nm以上且30nm以下左右时，设置在晶体管202的外围的结构体中的杂质元素有可能扩散而导致区域231a与区域231b或区域232a与区域232b电导通。
于是，如本实施方式所示地形成绝缘体272及绝缘体273，由此可以抑制氢、水等杂质进入绝缘体250及导电体260并可以防止绝缘体250中的氧扩散到外部。因此，可以防止在第一栅极电压为0V时源区域与漏区域直接或通过区域232等电导通。
绝缘体273的介电常数优选比绝缘体272低。通过将介电常数低的材料用于层间膜，可以减少产生在后面说明的导电体130与导电体260之间的寄生电容。绝缘体273可以使用与绝缘体212及绝缘体216相同的材料。
以至少覆盖氧化物230、绝缘体271、绝缘体272及绝缘体273的方式设置绝缘体274。
另外，作为绝缘体274，优选使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料。例如，作为绝缘体274，优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等。通过形成上述绝缘体274，可以防止氧透过绝缘体274进入而被供应到区域231a及区域231b的氧空位而载流子密度降低。另外，可以抑制水或氢等杂质透过绝缘体274进入而扩散到区域234。
当形成绝缘体274来形成区域231时，绝缘体274优选包含氢和氮中的至少一个。通过将包含氢或氮等杂质的绝缘体用作绝缘体274，可以对氧化物230添加氢或氮等杂质，而在氧化物230中降低区域231的电阻。
优选在绝缘体274上设置被用作层间膜的绝缘体280。与绝缘体224等同样，优选绝缘体280中的水或氢等杂质的浓度得到降低。另外，绝缘体280也可以使用由同样的绝缘体构成的叠层结构。
[电容器101]
如图23A至图23D所示，电容器101与晶体管202具有共用的结构。在本实施方式中示出设置在晶体管202的氧化物230中的区域231b的一部分被用作电容器101的一个电极的电容器101的例子。
电容器101包括氧化物230的区域231b的一部分、绝缘体274以及绝缘体274上的导电体130(导电体130a、导电体130b)。优选以至少其一部分与区域231b的一部分重叠的方式配置导电体130。
氧化物230的区域231b的一部分被用作电容器101的一个电极，导电体130被用作电容器101的另一个电极。也就是说，区域231b被用作晶体管202的源极和漏极中的一个且被用作电容器101的一个电极。绝缘体274的一部分被用作电容器101的电介质。
在此，在被用作晶体管202的第一栅电极的导电体260的侧面设置有绝缘体272及绝缘体273。通过在导电体260与导电体130之间设置绝缘体272及绝缘体273，可以降低导电体260与导电体130之间的寄生电容。
导电体130优选具有包括导电体130a及配置在导电体130a上的导电体130b的叠层结构。例如，导电体130a优选使用以钛、氮化钛、钽或氮化钽为主要成分的导电材料，导电体130b优选使用以钨、铜或铝为主要成分的导电材料。导电体130也可以具有单层结构或三层以上的叠层结构。
[单元601]
本发明的一个方式的半导体装置包括晶体管202、电容器101以及用作层间膜的绝缘体280。另外，还包括与晶体管202及电容器101电连接的用作插头的导电体252(导电体252a、导电体252b、导电体252c及导电体252d)。
作为与被用作电容器101的电极的导电体130电连接的插头，可以设置导电体252b。导电体130可以共同地被用作多个单元601所包括的电容器101的电极。因此，不一定需要在各单元601设置导电体252b，也可以在多个单元中设置比该单元的数量少的插头。例如，在单元601配置为行列状或矩阵状的单元阵列中，可以在各行设置一个插头或者在各列设置一个插头。
导电体252以与绝缘体280中的开口的内壁接触的方式形成。在此，导电体252的顶面的高度和绝缘体280的顶面的高度可以大致相同。在图23A至图23D中，导电体252具有两层结构，但是本发明不局限于此。导电体252例如可以具有单层结构或三层以上的叠层结构。
绝缘体280优选以覆盖绝缘体274及导电体130的方式设置。与绝缘体224等同样，优选绝缘体280中的水或氢等杂质的浓度得到降低。另外，绝缘体280也可以使用由同样的绝缘体构成的叠层结构。
绝缘体280的介电常数优选比绝缘体210低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
作为被用作层间膜的绝缘体280，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
在形成于绝缘体280等的开口中配置导电体252a、导电体252b、导电体252c及导电体252d。导电体252a、导电体252b、导电体252c及导电体252d的顶面的高度可以与绝缘体280的顶面的高度大致相同。
导电体252a通过形成在绝缘体280及绝缘体274中的开口与被用作晶体管202的源区域和漏区域中的一个的区域233接触。由于区域233的电阻低，所以可以降低导电体252a与区域233的接触电阻。此外，导电体252b通过形成在绝缘体280中的开口与电容器101的一个电极的导电体130接触。此外，导电体252c通过形成在绝缘体280、绝缘体274、绝缘体271及绝缘体270中的开口与被用作晶体管202的第一栅电极的导电体260接触。此外，导电体252d通过形成在绝缘体280、绝缘体274、绝缘体222及绝缘体220中的开口与导电体207接触，并通过导电体209与被用作晶体管202的第二栅电极的导电体205电连接。
在此，导电体252a至少与氧化物230的顶面接触，优选其还与氧化物230的侧面接触。尤其优选导电体252a在氧化物230的与沟道宽度方向交叉的侧面接触于C侧的侧面及D侧的侧面的双方或一方。另外，也可以采用导电体252a在氧化物230的与沟道长度方向交叉的侧面接触于A侧的侧面的结构。如此，通过使导电体252a接触于氧化物230的顶面及氧化物230的侧面，可以在不增加导电体252a与氧化物230的接触部的顶部面积的情况下增大接触部的接触面积，而降低导电体252a与氧化物230的接触电阻。由此，可以在实现晶体管的源电极及漏电极的微型化的同时增高通态电流。
导电体252优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体252也可以具有叠层结构，例如可以为钛、氮化钛与上述导电材料的叠层。
当作为导电体252采用叠层结构时，作为与绝缘体274及绝缘体280接触的导电体优选与导电体205a等同样地使用具有抑制水或氢等杂质的透过的功能的导电材料。作为该导电体，例如优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。具有抑制水或氢等杂质的透过的功能的导电材料可以为单层或叠层。通过使用该导电材料，可以防止水或氢等杂质从绝缘体280的上层通过导电体252进入氧化物230。
另外，也可以采用以与埋有导电体252的绝缘体274及绝缘体280的开口的内壁接触的方式设置有具有抑制水或氢等杂质透过的功能的绝缘体的结构。作为上述绝缘体，可以使用能够用于绝缘体210的绝缘体，例如，优选使用氧化铝等。由此，可以防止氢、水等杂质从绝缘体280等通过导电体252混入到氧化物230中。另外，例如可以利用ALD法或CVD法等形成覆盖性良好的上述绝缘体。
虽然未图示，但是可以以与导电体252的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。
<半导体装置的结构实例4>
图25A、图25B、图25C及图25D是本发明的一个方式的晶体管204、电容器102及晶体管204周边的俯视图及截面图。另外，在本说明书中，将具有一个电容器及至少一个晶体管的半导体装置称为单元。
图25A至图25D所示的单元602包括晶体管204及电容器102，其与上述晶体管202不同之处在于导电体203及导电体205的结构。此外，绝缘体250、导电体260、绝缘体270及绝缘体271的形状也与晶体管202不同。
导电体203及导电体205设置在导电体209及绝缘体212上。导电体203及导电体205可以使用与导电体209相同的材料及相同的方法形成。另一方面，在进行导电体203及导电体205的加工时有可能发生导电体209的形状不良的情况下，优选作为导电体203及导电体205使用与导电体209不同的材料。此外，绝缘体216可以使用与绝缘体212相同的材料及相同的方法形成。
绝缘体250、导电体260、绝缘体270及绝缘体271的侧面倾斜。至少当在绝缘体250及导电体260的侧面形成绝缘体272及绝缘体273时，绝缘体250及导电体260的侧面优选垂直于衬底表面或者绝缘体220或绝缘体222的表面。另一方面，当形成成为绝缘体272及绝缘体273的绝缘膜时，优选绝缘体250及导电体260的侧面倾斜，此时可以提高覆盖性。可以根据工序上的形成容易性适当地调节绝缘体250及导电体260的侧面的角度。
在图25A至图25D所示的单元602中，示出导电体203及导电体205的结构以及绝缘体250、导电体260、绝缘体270及绝缘体271的形状与晶体管202不同的例子，但是也可以采用导电体203及导电体205的结构以及绝缘体250、导电体260、绝缘体270及绝缘体271的形状中的任一方与晶体管202不同的结构。
<半导体装置的结构实例5>
图26A、图26B、图26C及图26D是本发明的一个方式的晶体管206、电容器103及晶体管206周边的俯视图及截面图。另外，在本说明书中，将具有一个电容器及至少一个晶体管的半导体装置称为单元。
图26A至图26D所示的单元603包括晶体管206及电容器103，其与上述晶体管202不同之处在于在区域231及区域233上残留不被蚀刻的氧化物230d。
此时，氧化物230c的端部被氧化物230d覆盖，而可以抑制杂质进入氧化物230并可以抑制氧从氧化物230释放，所以是优选的。
另外，导电体203及导电体205可以具有图25A至图25D所示的结构。此外，绝缘体250、导电体260、绝缘体270及绝缘体271可以具有图25A至图25D所示的形状。
<单元阵列的结构>
图27以及图28A和图28B示出本实施方式的单元阵列的一个例子。例如，通过将图23A至图23D所示的包括晶体管202及电容器101的单元601以及与单元601电连接的晶体管300配置为行列状或矩阵状，可以构成单元阵列。
图27是示出将图23A至图23D所示的单元601及与单元601电连接的晶体管300配置为矩阵状的单元阵列的一个方式的电路图。图28A是抽出该单元阵列的一部分的电路620的电路图，图28B是相当于该单元阵列的单元601及晶体管300的截面示意图。
晶体管300可以使用设置于半导体衬底的晶体管。该半导体衬底优选包含硅类半导体等半导体，更优选包含单晶硅。另外，可以使用含有Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的半导体衬底。此时，晶体管300可以为p沟道型晶体管或n沟道型晶体管。此外，与晶体管202同样，作为晶体管300也可以采用使用氧化物半导体的晶体管。
在图27中，行方向上彼此相邻的单元601中的晶体管202的源极和漏极中的一个与共用的布线(SO1、SO2、SO3)电连接。另外，该布线还与列方向上配置的单元中的晶体管202的源极和漏极中的一个电连接。另一方面，行方向上彼此相邻的单元601中的晶体管202的第一栅极与不同的布线WL(WL01至WL06)电连接。另外，各单元601中的晶体管202的第二栅极可以与晶体管400电连接。通过利用经过晶体管400施加到晶体管202的第二栅极的电位，可以控制晶体管的阈值。
另外，单元601中的电容器101的第一电极与晶体管202的源极和漏极中的另一个及晶体管300的栅极电连接。此时，有时电容器101的第一电极由构成晶体管202的部分构成要素构成。此外，单元601中的电容器101的第二电极与布线PL电连接。与电容器101的第二电极电连接的布线PL既可以在各单元601中具有不同的电位，也可以具有相同的电位。例如，布线PL既可以按列具有相同的电位，也可以按行具有相同的电位。
晶体管300的源极和漏极中的一个与布线SL(SL01至SL06)电连接，晶体管300的源极和漏极中的另一个与布线BL(BL01至BL06)电连接。
如图28B所示，单元601a包括晶体管202a及电容器101a，且与晶体管300a的栅极电连接。单元601b包括晶体管202b及电容器101b，且与晶体管300b的栅极电连接。
晶体管202a的源极和漏极中的一个及晶体管202b的源极和漏极中的一个都与S02电连接。
当晶体管202的源极和漏极中的一个与晶体管300的栅极及电容器101a的第一电极电连接时，可以对晶体管300的栅极施加所希望的电位，并保持该电位。此外，作为沟道形成区域使用氧化物半导体的晶体管202处于非导通状态时的泄漏电流极小。因此，可以长时间保持施加到晶体管300的栅电极的电位。
这种单元阵列可以被用于存储装置或运算电路。
[晶体管400]
图29是示出晶体管400的一个方式的截面示意图。晶体管400也可以具有与晶体管202不同的结构。
晶体管400优选使用与晶体管202共同的材料形成。
导电体409可以使用与导电体209相同的材料及相同的工序形成。导电体403及导电体405可以使用与导电体203及导电体205相同的材料及相同的工序形成。导电体405可以被用作晶体管400的第二栅电极。
氧化物430a、氧化物430b、氧化物430c及氧化物430d分别可以使用与氧化物230a、氧化物230b、氧化物230c及氧化物230d相同的材料及相同的工序形成。在晶体管400中，氧化物430d的一部分被用作沟道形成区域，并且与氧化物230同样，氧化物430a、氧化物430b、氧化物430c及氧化物430d具有低电阻区域，而被用作源区域或漏区域。此外，优选在氧化物430a、氧化物430b及氧化物430c中设置有更低电阻的接触区域。
绝缘体450a及绝缘体450b可以使用与绝缘体250a及绝缘体250b相同的材料及相同的工序形成，并且，包括绝缘体450a及绝缘体450b的绝缘体450可以被用作栅极绝缘膜。导电体460a及导电体460b可以使用与导电体260a及导电体260b相同的材料及相同的工序形成，并且，包括导电体460a及导电体460b的导电体460可以被用作第一栅电极。
绝缘体470可以使用与绝缘体270相同的材料及相同的工序形成。绝缘体471可以使用与绝缘体271相同的材料及相同的工序形成。绝缘体472可以使用与绝缘体272相同的材料及相同的工序形成。绝缘体473可以使用与绝缘体273相同的材料及相同的工序形成。
在绝缘体280及绝缘体274中设置有开口，并配置有与氧化物430连接的导电体452a及导电体452b。
在晶体管400中，源区域和漏区域中的一个通过设置在氧化物430a、绝缘体224、绝缘体222及绝缘体220中的开口与导电体403电连接。此外，导电体403通过导电体409与被用作第二栅电极的导电体405电连接。源区域和漏区域中的另一个通过导电体452b与被用作第二栅电极的导电体460电连接。也就是说，在晶体管400中，源区域和漏区域中的一个、第一栅电极和第二栅电极电连接而构成二极管连接。
二极管连接的晶体管400的源极和漏极中的一个通过导电体409及导电体209等与晶体管202的第二栅电极电连接。由此，可以利用晶体管400控制晶体管202的第二栅电极的电位。此外，由于晶体管400在氧化物430d中设置有沟道形成区域，所以处于非导通状态时的泄漏电流极小。因此，例如在对晶体管202的第二栅电极施加负电位的情况下，即使不对晶体管400供应电力，也能够长时间保持晶体管202的第二栅电极的电位。
不一定需要将晶体管400设置于各单元601，也可以在多个单元中设置比该单元的数量少的晶体管400。例如，在单元601被配置为行列状或矩阵状的单元阵列中，可以在各单元阵列中、在各行中或者在各列中设置一个晶体管400。
<半导体装置的制造方法>
接着，参照图30A至图50D说明包括本发明的晶体管202的半导体装置的制造方法。在图30A至图50D中，各附图的A是俯视图。在图30A至图50D中，各附图的B是沿着各附图的A中的点划线A-B所示的部位的截面图。此外，在图30A至图50D中，各附图的C是沿着各附图的A中的点划线C-D所示的部位的截面图。此外，在图30A至图50D中，各附图的D是沿着各附图的A中的点划线E-F所示的部位的截面图。
在本实施方式的半导体装置的制造方法中，作为附加与实施方式1所示的半导体装置的制造方法相同的符号的构成要素，可以使用与实施方式1相同的材料、制造方法及制造装置。在没有特别的记载的情况下，在本实施方式中制造的构成要素可以得到与实施方式1所示的构成要素相同的结构特征及效果，省略其说明。
首先，准备衬底(未图示)，在该衬底上形成绝缘体208。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体208。
在本实施方式中，作为绝缘体208，利用CVD法形成氧化硅。
接着，在绝缘体208上形成绝缘体210。在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体210上形成导电膜209A。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜209A。在本实施方式中，作为导电膜209A，利用溅射法形成钨。作为导电膜209A，除了钨之外，也可以使用铝或铜等导电体。此外，导电膜209A也可以具有叠层结构，例如可以在上述导电体上层叠包含钛或钽的导电体。例如，可以在上述导电体上形成氮化钛或氮化钽等金属氮化物而使用。
接着，利用光刻法在导电膜209A上形成掩模262(参照图30A至图30D)。
接着，使用掩模262对导电膜209A进行加工，来形成导电体209(参照图31A至图31D)。
作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
作为干蚀刻装置，可以利用干蚀刻装置，例如可以利用CCP蚀刻装置或ICP蚀刻装置等。
在对导电膜209A进行蚀刻时使用硬掩模的情况下，该蚀刻处理既可以在去除用来形成硬掩模的抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述导电膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
接着，在绝缘体210及导电体209上形成绝缘膜212A(参照图32A至图32D)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜212A。在本实施方式中，作为绝缘膜212A，通过CVD法形成氧化硅。
接着，进行CMP处理去除绝缘膜212A的一部分，使导电体209露出。其结果是，在导电体209之间以及该导电体的周围残留绝缘体212。由此，可以形成顶面平坦的绝缘体212及导电体209(参照图33A至图33D)。注意，有时由于该CMP处理而导电体209的一部分被去除。
接着，在绝缘体212及导电体209上形成绝缘体216。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体216。在本实施方式中，作为绝缘体216，利用CVD法形成氧化硅。
接着，在绝缘体216中形成开口。开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。另外，当在绝缘体216中形成开口时，可以将导电体209用作对绝缘体216进行蚀刻形成槽时的蚀刻停止膜。
在形成开口后，形成成为导电体203a及导电体205a的导电膜。该导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体203a及导电体205a的导电膜。
在本实施方式中，作为成为导电体203a及导电体205a的导电膜，利用溅射法形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过作为导电体203a及导电体205a使用这种金属氮化物，即使作为后面说明的导电体203b及导电体205b使用铜等容易扩散的金属，也可以防止该金属从导电体203a及导电体205a扩散到外部。
接着，在成为导电体203a及导电体205a的导电膜上形成成为导电体203b及导电体205b的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体203b及导电体205b的导电膜，形成钨或铜等低电阻导电材料。
接着，通过进行CMP处理，去除成为导电体203a及导电体205a的导电膜以及成为导电体203b及导电体205b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口残留成为导电体203a及导电体205a的导电膜以及成为导电体203b及导电体205b的导电膜。由此，可以形成其顶面平坦的包括导电体203a及导电体203b的导电体203以及包括导电体205a及导电体205b的导电体205(参照图34A至图34D)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
接着，在绝缘体216、导电体203及导电体205上形成绝缘体220、绝缘体222及绝缘体224。绝缘体220、绝缘体222及绝缘体224可以使用与实施方式1相同的方法及相同的材料形成(参照图34A至图34D)。
接着，优选进行加热处理。作为加热处理可以使用实施方式1所示的方法。通过上述加热处理，可以去除绝缘体224所包含的水或氢等杂质。注意，有时不一定需要进行第一加热处理。
另外，该加热处理也可以在形成绝缘体220后以及形成绝缘体222后分别进行。该加热处理可以使用上述加热处理条件，但是形成绝缘体220后的加热处理优选在包含氮的气氛下进行。
在本实施方式中，作为加热处理，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体224上形成成为氧化物230a的氧化膜230A。
氧化膜230A可以使用与实施方式1相同的方法及相同的材料形成。
接着，通过光刻法在绝缘体220、绝缘体222、绝缘体224及氧化膜230A中形成到达导电体203的开口。首先，在氧化膜230A上形成掩模263(参照图34A至图34D)。在形成开口时使用的掩模263可以为抗蚀剂掩模或硬掩模。
接着，使用掩模263对绝缘体220、绝缘体222、绝缘体224及氧化膜230A进行加工，使导电体203的表面露出，来形成开口(参照图35A至图35D)。可以利用干蚀刻法或湿蚀刻法进行该加工。利用干蚀刻法的加工适合于微细加工。绝缘体220、绝缘体222及绝缘体224以隔着氧化膜230A的方式被加工。详细地说，当使导电体203的表面的一部分露出时，在氧化膜230A上形成由抗蚀剂掩模或硬掩模构成的掩模，然后，对绝缘体220、绝缘体222、绝缘体224及氧化膜230A进行加工。也就是说，在被用作栅极绝缘膜的绝缘体(绝缘体220、绝缘体222及绝缘体224)的表面没有形成掩模。因此，掩模不附着于被用作栅极绝缘膜的绝缘体的表面，从而可以抑制因抗蚀剂掩模等所包含的杂质、硬掩模所包含的成分以及在去除掩模时使用的药液或等离子体所包含的成分导致的栅极绝缘膜的污染或损伤。通过采用上述工序，可以提供可靠性高的半导体装置的制造方法。
接着，在氧化膜230A上形成氧化膜230B及氧化膜230C(参照图36A至图36D)。此时，氧化膜230B及氧化膜230C还形成在上述开口内部，且通过该开口与导电体203电连接。通过采用氧化物230b及氧化物230c与导电体203以不通过氧化物230a的方式连接的结构，可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。更具体而言，可以获得通态电流得到提高的晶体管以及使用该晶体管的半导体装置。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜230B及氧化膜230C。
优选在形成氧化膜230B之后以不暴露于大气气氛的方式连续地形成氧化膜230C。当形成氧化膜230B及氧化膜230C时，通过使用多室方式的成膜装置，可以以不使氧化膜230B的表面暴露于大气气氛的方式在氧化膜230B上形成氧化膜230C。通过连续地形成氧化膜230B及氧化膜230C，可以防止氧化膜230B和氧化膜230C的界面的污染，由此，使用这些氧化膜的半导体装置可以实现良好的特性及高可靠性。
例如，在利用溅射法形成氧化膜230B及氧化膜230C的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。
在利用溅射法形成氧化膜230B及氧化膜230C的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型氧化物半导体。使用氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:1:1[原子数比]的靶材形成氧化膜230B，并且利用溅射法使用In:Ga:Zn＝4:2:4.1[原子数比]的靶材形成氧化膜230C。此外，使用多室方式的溅射装置以不暴露于大气气氛的方式连续地形成氧化膜230B及氧化膜230C。该氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子数比来形成。
接着，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过进行加热处理，可以去除氧化膜230A、氧化膜230B及氧化膜230C中的水或氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，将氧化膜230A、氧化膜230B及氧化膜230C加工为岛状，由此形成氧化物230a、氧化物230b及氧化物230c(参照图37A至图37D)。
如图37A及图37D所示，优选氧化物230a、氧化物230b及氧化物230c的与形成在绝缘体220、绝缘体222、绝缘体224及氧化物230a中的开口重叠的区域的E-F方向的宽度大于该开口的宽度。因此，有时在该区域中，氧化物230a、氧化物230b及氧化物230c的E-F方向的宽度大于形成沟道的区域或A侧的区域中的氧化物230a、氧化物230b及氧化物230c的C-D方向的宽度。通过采用该结构，可以确实地形成氧化物230b及氧化物230c与导电体203的接触。此外，可以增大电容器101的面积，而可以期待电容器101的大容量化。
另外，在上述工序中，可以将绝缘体224加工为岛状。另外，可以对绝缘体224进行半蚀刻。通过对绝缘体224进行半蚀刻，在后面的工序中形成的氧化物230d下残留有绝缘体224。另外，可以在后面的工序中加工导电膜260A及导电膜260B或绝缘膜272A时将绝缘体224加工为岛状。此时，可以将绝缘体222用作蚀刻停止膜。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a、氧化物230b及氧化物230c。此外，优选氧化物230b的侧面及氧化物230c的侧面具有与氧化物230a的侧面同一的平面。氧化物230a、氧化物230b及氧化物230c的侧面优选与绝缘体222大致垂直。此时，氧化物230b的端部及氧化物230c的端部与氧化物230a的端部大致一致。当氧化物230a、氧化物230b及氧化物230c的侧面与绝缘体222大致垂直时，在设置多个晶体管202时可以实现小面积化和高密度化。可以采用氧化物230a、氧化物230b及氧化物230c的侧面和绝缘体222的顶面所形成的角度为锐角的结构。此时，氧化物230a、氧化物230b及氧化物230c的侧面和绝缘体222的顶面所形成的角度越大越好。
另外，氧化物230a、氧化物230b及氧化物230c的侧面与氧化物230c的顶面之间具有弯曲面。也就是说，侧面的端部与顶面的端部优选为弯曲(以下，也称为圆形)。例如，优选在氧化物230a、氧化物230b及氧化物230c的端部的弯曲面的曲率半径为3nm以上且10nm以下，优选为5nm以上且6nm以下。
通过使端部不具有角，可以提高后面的形成工序中的膜的覆盖性。
另外，在该氧化膜的加工时进行的洗涤及用来去除在加工时附着的杂质的洗涤可以通过实施方式1所示的方法进行。
接着，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。
接着，在绝缘体224、氧化物230a、氧化物230b及氧化物230c上形成成为氧化物230d的氧化膜230D(参照图38A至图38D)。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜230D。另外，可以根据氧化物230d所需的特性使用与氧化膜230A、氧化膜230B或氧化膜230C同样的成膜方法形成氧化膜230D。在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材形成氧化膜230D。
如图39A至图39D所示，也可以将氧化膜230D加工为岛状。通过在形成绝缘体250及导电体260之前对氧化膜230D进行加工，可以去除位于在后面的工序中形成的绝缘体250及导电体260的下侧的氧化膜230D的一部分。由此，相邻的单元601的氧化膜230D被分离，而可以防止通过单元601之间的氧化膜230D的泄漏，所以是优选的。
作为氧化膜230D的加工可以利用干蚀刻法或湿蚀刻法。可以利用在氧化膜230A、氧化膜230B及氧化膜230C的加工时使用的方法。
接着，在绝缘体224、氧化膜230D上依次形成绝缘膜250A、绝缘膜250B、导电膜260A、导电膜260B、绝缘膜270A及绝缘膜271A(参照图40A至图40D)。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜250A及绝缘膜250B。
在本实施方式中，作为绝缘膜250A利用CVD法形成氧氮化硅，作为绝缘膜250B利用溅射法形成氧化铝。绝缘膜250A的厚度为1nm以上且20nm以下，优选为5nm以上且10nm以下。绝缘膜250B的厚度为1nm以上且20nm以下，优选为5nm以上且10nm以下。通过在包含氧的气氛下利用溅射法形成绝缘膜250B，可以使绝缘膜250A包含更多的氧，即过剩氧，所以是优选的。
另外，也可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过该加热处理，可以降低绝缘膜250A及绝缘膜250B的水分浓度及氢浓度。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260A。在本实施方式中，作为导电膜260A，利用溅射法形成氮化钛。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260B。通过作为导电膜260B层叠低电阻金属膜，可以提供驱动电压小的晶体管。在本实施方式中，作为导电膜260B，利用溅射法形成钨。
接着，可以进行加热处理。作为加热处理，可以利用上述加热处理条件。注意，有时也可以不进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。
绝缘膜270A及绝缘膜271A可以使用与实施方式1相同的方法及相同的材料形成。
另外，绝缘体271被用作硬掩模。通过设置绝缘体271，可以将绝缘体250a的侧面、绝缘体250b的侧面、导电体260a的侧面、导电体260b的侧面及绝缘体270的侧面形成为与衬底大致垂直。
接着，对绝缘膜271A进行蚀刻形成绝缘体271。接着，将绝缘体271用作掩模对绝缘膜250A、绝缘膜250B、导电膜260A、导电膜260B及绝缘膜270A进行蚀刻，由此形成绝缘体250(绝缘体250a、绝缘体250b)、导电体260(导电体260a、导电体260b)及绝缘体270(参照图41A至图41D)。在该加工之后，也可以不去除上述硬掩模而进行后工序。上述硬掩模在后工序中进行的掺杂剂的添加中也可以被用作硬掩模。
另外，通过上述蚀刻，氧化膜230D的不与绝缘体250重叠的区域的顶部可能被蚀刻。此时，氧化膜230D与绝缘体250重叠的区域的厚度可能厚于不与绝缘体250重叠的区域的厚度。
另外，由于上述蚀刻，有时绝缘体224中的不与氧化膜230D重叠的区域也被蚀刻。此时，在不与氧化膜230D及导电体260重叠的区域中，绝缘体222露出。
接着，可以进行加热处理。作为加热处理，可以利用上述加热处理条件。注意，有时也可以不进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。
接着，以覆盖氧化膜230D、绝缘体250、导电体260、绝缘体270及绝缘体271的方式形成绝缘膜272A(参照图42A至图42D)。
接着，将被绝缘膜272A覆盖的绝缘体250、导电体260、绝缘体270及绝缘体271用作掩模，对氧化物230添加稀有气体。作为稀有气体的添加方法，例如可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；等离子体浸没离子注入法；以及等离子体处理等。通过添加稀有气体，在氧化物230中形成区域234及区域232(参照图42A至图42D)。
接着，以覆盖绝缘膜272A的方式形成绝缘膜273A(参照图43A至图43D)。作为绝缘膜273A，优选使用介电常数低的材料，可以使用与绝缘体212及绝缘体216相同的材料。
接着，对绝缘膜273A及绝缘膜272A进行各向异性蚀刻处理，以接触于绝缘体250、导电体260及绝缘体270的侧面的方式形成被用作阻挡物的绝缘体272及被用作侧壁的绝缘体273(参照图44A至图44D)。作为各向异性蚀刻处理优选利用干蚀刻处理。由此，可以自对准地形成绝缘体272及绝缘体273。
在此，通过在绝缘体270上形成绝缘体271，即使绝缘体270上部的绝缘膜273A及绝缘膜272A被去除，也可以使绝缘体270残留。另外，通过使由绝缘体250、导电体260、绝缘体270及绝缘体271构成的结构体的高度高于氧化物230a、氧化物230b、氧化物230c及氧化膜230D的高度，可以去除隔着氧化膜230D形成的位于氧化物230a、氧化物230b、氧化物230c的侧面的绝缘膜273A及绝缘膜272A。再者，当将氧化物230a、氧化物230b及氧化物230c的端部形成为圆形时，可以缩短去除在氧化物230a、氧化物230b及氧化物230c的侧面隔着氧化膜230D形成的绝缘膜273A及绝缘膜272A的时间，由此可以更容易地形成绝缘体272及绝缘体273。
接着，以绝缘体250、导电体260、绝缘体270、绝缘体271、绝缘体272及绝缘体273为掩模对氧化膜230D进行蚀刻去除氧化膜230D的一部分，由此形成氧化物230d(参照图45A至图45D)。另外，经过该工序，有时氧化物230c的顶面及侧面以及氧化物230a及氧化物230b的侧面的一部分被去除。
在此，也可以在氧化物230a、氧化物230b、氧化物230c及氧化物230d中形成区域231。区域231是通过对作为氧化物230a、氧化物230b、氧化物230c及氧化物230d形成的金属氧化物添加铟等金属原子或杂质而形成的低电阻区域。另外，各区域的导电性至少比区域234中的氧化物230b高。
为了降低区域231及区域232的电阻，例如可以添加铟等金属原子、氦或氩等稀有气体或者氢或氮等杂质中的至少一个的掺杂剂。
作为掺杂剂的添加，可以使用与实施方式1相同的掺杂剂及添加方法。
另外，可以利用等离子体处理添加掺杂剂。此时，可以利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理来对氧化物230a、氧化物230b、氧化物230c及氧化物230d添加掺杂剂。
另外，当将杂质用作掺杂剂进行添加时，可以以接触于氧化物230的方式形成含有掺杂剂的膜。例如，将作为掺杂剂含有氢、硼、碳、氮、氟或磷等的绝缘体274以与位于氧化物230d、绝缘体272及绝缘体273的外侧的氧化物230接触的方式形成，来形成区域231(参照图46A至图46D)。通过形成绝缘体274或形成后进行的加热处理可以使区域231低电阻化。可以认为绝缘体274中的掺杂剂扩散至区域231中而使该区域低电阻化。此外，绝缘体274中的掺杂剂还扩散至区域232，由此区域232有时具有比因上述稀有气体的添加而降低的电阻值更低的电阻。
通过提高氧化物230a、氧化物230b、氧化物230c及氧化物230d的铟含量，可以提高载流子密度而实现低电阻化。因此，作为掺杂剂可以使用能够提高氧化物230a、氧化物230b、氧化物230c及氧化物230d的载流子密度的铟等金属元素。
就是说，通过增高区域231及区域232的氧化物230a、氧化物230b、氧化物230c及氧化物230d中的铟等金属原子的含量，可以提高电子迁移率而实现低电阻化。
此时，至少区域231中的相对于元素M的铟的原子数比大于区域234中的相对于元素M的铟的原子数比。
通过在晶体管202中设置区域232可以防止在被用作源区域及漏区域的区域231与形成沟道的区域234之间形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的载流子迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制不需要的电容的形成。另外，当包括区域232时，可以减小非导通时的泄漏电流。
因此，通过适当地选择区域231a及区域231b的范围，可以根据电路设计，容易地提供一种具有满足要求的电特性的晶体管。
在本实施方式中，以覆盖绝缘体224、氧化物230、绝缘体271、绝缘体272及绝缘体273的方式形成绝缘体274(参照图46A至图46D)。
绝缘膜274可以使用与实施方式1相同的方法及相同的材料形成。由此，以氧化物230c及氧化物230d中的不与绝缘体250重叠的区域为中心形成氧空位且使该氧空位和氮或氢等杂质元素键合，可以增高载流子密度。如此，可以形成低电阻化的区域231a及区域231b。
另外，如实施方式1所示，绝缘体274可以具有单层结构或由两层以上的绝缘体构成的叠层结构。
由此，通过形成绝缘体274可以自对准地形成源区域及漏区域。因此，可以高成品率地形成微型化或高集成化半导体装置。
在此，通过由绝缘体270及绝缘体272覆盖导电体260及绝缘体250的顶面及侧面，可以防止氮或氢等杂质元素进入导电体260及绝缘体250中。由此，可以防止氮或氢等杂质元素经过导电体260及绝缘体250进入被用作晶体管202的沟道形成区域的区域234中。由此，可以提供具有优良的电特性的晶体管202。
注意，虽然在上述工序中通过形成绝缘体274使氧化物230低电阻化而形成了区域231，但是本实施方式不局限于此。例如，可以利用掺杂剂的添加处理或等离子体处理或者组合上述处理来形成上述区域等。
例如，可以将绝缘体250、导电体260、绝缘体272、绝缘体273、绝缘体270、绝缘体271用作掩模对氧化物230进行等离子体处理。等离子体处理可以在包含形成上述氧空位的元素或者被氧空位俘获的元素的气氛等下进行。例如，可以使用氩气体和氮气体进行等离子体处理。
接着，可以进行加热处理。作为加热处理，可以利用上述加热处理条件。通过进行加热处理，被添加的掺杂剂扩散到氧化物230的区域231而可以增大通态电流。此外，通过该加热处理，有时被添加的掺杂剂扩散到区域232。
接着，以覆盖绝缘体274的方式形成导电膜130A及导电膜130B(参照图46A至图46D)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜130A及导电膜130B。在本实施方式中，作为导电膜130A利用溅射法形成氮化钛，作为导电膜130B利用溅射法形成钨。
接着，利用光刻法对导电膜130A及导电膜130B进行加工，来形成导电体130(导电体130a、导电体130b)(参照图47A至图47D)。作为导电膜130A及导电膜130B的加工，可以使用与实施方式1所示的导电膜130A的加工相同的方法。
在本实施方式中，如图47B及图47D所示，设置在氧化物230上方的导电体130的一部分延伸到氧化物230的外侧。具体而言，在图47D中，导电体130延伸到氧化物230的E侧及F侧。
通过采用该结构，在电容器101中，不仅在氧化物230的顶面与导电体130之间形成容量，而且还可以在氧化物230的侧面与导电体130之间形成容量，所以是优选的。由此，在图47B中，导电体130也可以延伸到氧化物230的B侧。另一方面，当对单元601所占的面积有限制时，通过将导电体130形成为尽可能不超过氧化物230，可以实现单元601的微型化，而可以实现半导体装置的高集成化。
导电体130也可以与相邻的单元601的导电体130连接。
接着，在绝缘体274及导电体130上形成绝缘体280(参照图48A至图48D)。绝缘体280可以使用与实施方式1相同的方法及相同的材料形成。
接着，在绝缘体280及绝缘体274中形成到达氧化物230的区域231的开口，在绝缘体280中形成到达导电体130的开口，在绝缘体280、绝缘体274、绝缘体271及绝缘体270中形成到达导电体260的开口，在绝缘体280、绝缘体274、绝缘体222及绝缘体220中形成到达导电体205的开口。可以利用光刻法形成该开口。
在此，为了将导电体252a设置为接触于氧化物230的侧面，以在到达氧化物230的开口中使氧化物230的侧面露出的方式形成该开口。
接着，对由上述开口露出的氧化物230添加稀有气体。作为稀有气体的添加方法，与上述同样地可以使用，例如：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；等离子体浸没离子注入法；以及等离子体处理等。通过添加稀有气体，在氧化物230的区域231中形成区域233(参照图49A至图49D)。
接着，形成导电体252(导电体252a、导电体252b、导电体252c、导电体252d)(参照图50A至图50D)。此外，根据需要，可以形成与导电体252电连接的导电体。
通过上述工序，可以制造包括晶体管202及电容器101的半导体装置。如图30A至图50D所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管202及电容器101。
通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种关态电流小的半导体装置。另外，通过本发明的一个方式，可以提供一种通态电流大的晶体管。另外，通过本发明的一个方式，可以提供一种可靠性高的半导体装置。另外，通过本发明的一个方式，可以提供一种功耗降低的半导体装置。另外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式3)
在本实施方式中，参照图51及图52对半导体装置的一个方式进行说明。
[存储装置1]
图51所示的存储装置包括晶体管200、电容器100及晶体管300。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图51所示的存储装置中，布线3001与晶体管300的源极电连接，布线3002与晶体管300的漏极电连接。另外，布线3003与晶体管200的源极和漏极中的一个电连接，布线3004与晶体管200的第一栅极电连接，布线3006与晶体管200的第二栅极电连接。再者，晶体管200的源极和漏极中的另一个被用作电容器100的一个电极，且通过形成于绝缘体220、绝缘体222、绝缘体224及氧化物230a的开口与晶体管300的栅极电连接。布线3005与电容器100的另一个电极电连接。
图51所示的存储装置具有能够保持晶体管300的栅极的电位的特征，所以可以如下所示进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管200处于导通状态的电位而使晶体管200处于导通状态。由此，第三布线3003的电位施加到与晶体管300的栅极及电容器100的一个电极电连接的节点SN。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将第四布线3004的电位设定为使晶体管200成为非导通状态的电位而使晶体管200处于非导通状态，使电荷保持在节点SN(保持)。
在晶体管200的关态电流较小时，节点SN的电荷被长期间保持。
接着，对数据的读出进行说明。当在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)时，第二布线3002具有对应于保持在节点SN中的电荷量的电位。这是因为:在晶体管300为n沟道型晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为“导通状态”所需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点SN的电荷。例如，在写入时节点SN被供应高电平电荷的情况下，当第五布线3005的电位为V0(＞Vth_H)时，晶体管300成为“导通状态”。另一方面，当节点SN被供应低电平电荷时，即便第五布线3005的电位为V0(＜Vth_L)，晶体管300也保持“非导通状态”。因此，通过辨别第二布线3002的电位，可以读出节点SN所保持的数据。
<存储装置1的结构>
如图51所示，本发明的一个方式的存储装置包括晶体管300、晶体管200及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在与晶体管200相同的层中。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。
晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
绝缘体315被用作晶体管300的栅极绝缘膜。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
另外，通过根据导电体的材料设定功函数，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图51所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管200的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
另外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器100或晶体管200电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。注意，有时使用同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且该导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图51中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。另外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
也可以在绝缘体354及导电体356上形成布线层。例如，在图51中，依次层叠有绝缘体360、绝缘体362及绝缘体364。另外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366被用作插头或布线。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
也可以在绝缘体364及导电体366上形成布线层。例如，在图51中，依次层叠有绝缘体370、绝缘体372及绝缘体374。另外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376被用作插头或布线。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
可以在绝缘体374及导电体376上形成布线层。例如，在图51中，依次层叠有绝缘体380、绝缘体382及绝缘体384。另外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386被用作插头或布线。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体384及导电体386上设置有绝缘体210。作为绝缘体210，优选使用对氧或氢具有阻挡性的物质。
在绝缘体210上设置导电体203、导电体205及绝缘体216。
例如，作为绝缘体210，例如优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管200的区域中的具有阻挡性的膜。因此，上述膜可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体210优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管200中。另外，氧化铝可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用于晶体管200的保护膜。
绝缘体210的上方设置有晶体管200及电容器100。作为晶体管200及电容器100的结构可以使用在上述实施方式中说明的晶体管200及电容器100的结构。注意，图51所示的晶体管200的结构只是一个例子，不局限于该结构，可以根据电路结构或驱动方法使用适当的晶体管。
图52是在晶体管200的上方设置电容器100的例子。作为电容器100的一个电极使用与晶体管200的源极和漏极中的另一个电连接的导电体256。导电体256与晶体管300的栅极电连接。在导电体256上设置被用作电容器100的介电质的绝缘体120。此外，以夹着绝缘体120与导电体256重叠的方式设置导电体131。导电体131被用作电容器100的另一个电极，且与布线3005电连接。
另外，也可以以覆盖导电体256的侧面的方式设置绝缘体120。此外，导电体131也可以隔着绝缘体120设置在导电体256的侧面。通过采用该结构，不仅可以由导电体256的顶面和与其对置的导电体131构成电容器100，而且还可以由导电体256的侧面和与其对置的导电体131构成电容器100，由此可以增大电容值而无需增加电容器100的顶面面积，所以是优选的。
以上是对结构实例的说明。通过采用本结构，在使用包含氧化物半导体的晶体管的半导体装置中，可以抑制电特性变动且可以提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。另外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式4)
在本实施方式中，参照图53A及图56对半导体装置的一个方式进行说明。
在本实施方式的半导体装置中，作为附加与实施方式1至实施方式3所示的半导体装置相同的符号的构成要素，可以使用与实施方式1至实施方式3相同的材料。在没有特别的记载的情况下，在本实施方式中制造的构成要素可以得到与实施方式1至实施方式3所示的构成要素相同的结构特征及效果，省略其说明。
[存储装置2]
图53A及图54所示的存储装置包括实施方式2所示的晶体管202、电容器101及晶体管300。
<存储装置2的结构>
图53A所示的存储装置包括：晶体管300；晶体管300上的设置有导电体356的绝缘体350、绝缘体352及绝缘体354；绝缘体354及导电体356上的绝缘体210；绝缘体210上的晶体管202；以及电容器101。
图54所示的存储装置包括：晶体管300；晶体管300上的设置有导电体356的绝缘体350、绝缘体352及绝缘体354；设置有导电体366的绝缘体360、绝缘体362及绝缘体364；设置有导电体376的绝缘体370、绝缘体372及绝缘体374；设置有导电体386的绝缘体380、绝缘体382及绝缘体384；绝缘体384及导电体386上的绝缘体210；绝缘体210上的晶体管202；以及电容器101。
由于图53A及图54所示的晶体管202与电容器101具有共用的结构，所以投影面积小，从而能够实现微型化及高集成化。
图53A及图54所示的存储装置的数据的写入、保持及读出可以以与实施方式3所示的方法相同的方法进行，所以省略其说明。
注意，图53A及图54所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
在此，图53B示出沿着图53A及图54中的W1-W2所示的晶体管300的W宽度方向上的截面图。如图53B所示，在晶体管300中形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的顶面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
此外，作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管202的区域中的具有阻挡性的膜。
在绝缘体354及导电体356上方依次层叠有绝缘体210、绝缘体212及绝缘体216。作为绝缘体210、绝缘体212及绝缘体216中的任何一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体210、绝缘体212及绝缘体216，例如优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管202的区域中的具有阻挡性的膜。因此，上述膜可以使用与绝缘体324同样的材料。
例如，作为对氢具有阻挡性的膜，绝缘体210、绝缘体212及绝缘体216优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
另外，例如通过在绝缘体212及绝缘体216中将介电常数较低的材料用于层间膜，可以降低在布线间产生的寄生电容。例如，作为绝缘体212及绝缘体216，可以使用氧化硅膜或氧氮化硅膜等。
在绝缘体210、绝缘体212及绝缘体216中埋入有构成晶体管202的导电体，诸如导电体209、导电体203及导电体205等。导电体203及导电体209具有使晶体管202与晶体管300电连接的插头或布线的功能。导电体209、导电体203及导电体205可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体210及绝缘体212接触的区域的导电体209优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管202分离，从而可以抑制氢从晶体管300扩散到晶体管202中。
绝缘体212的上方设置有晶体管202及电容器101。作为晶体管202及电容器101的结构可以使用在上述实施方式中说明的晶体管202及电容器101的结构。注意，图53A所示的晶体管202及电容器101的结构只是一个例子，不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，在图54中晶体管300的栅极与晶体管202的源极和漏极中的另一个通过导电体356、导电体366、导电体376、导电体386这四个导电体彼此电连接，但本实施方式不局限于该例子。在晶体管300的栅极与晶体管202的源极和漏极中的另一个之间，可以仅设置有导电体356，也可以设置有两个、三个或五个以上的导电体。或者，与晶体管300的栅极电连接的导电体330也可以直接连接到与晶体管202的源极和漏极中的另一个电连接的导电体209。
以上是对结构实例的说明。通过采用本结构，在使用包含氧化物半导体的晶体管的半导体装置中，可以抑制电特性变动且可以提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。另外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
<存储装置2的变形例子>
图55及图56示出本实施方式的一个变形例子。
通过将图55所示的存储装置用作存储单元并集成它们，可以构成存储单元阵列。例如，在图56所示的电路图中，可以以存储单元被配置为矩阵状的方式设置多个存储装置。图55是在图53A和图53B所示的存储装置中集成晶体管202时的存储单元阵列的截面图的一个例子。
图55及图56示出存储单元阵列，该存储单元阵列包括：包括晶体管300a、晶体管202a及电容器101a的存储装置；包括晶体管300b、晶体管202b及电容器101b的存储装置；布线SL；布线RBL(RBL01及RBL02)、布线WBL(WBL01及WBL02)；布线WWL；布线RWL。
例如，如图55所示，晶体管202a与晶体管202b可以彼此重叠。此外，可以在晶体管300a及晶体管300b中设置共用的布线SL。例如，通过在晶体管300a及晶体管300b中作为布线SL设置共用的低电阻区域314a，不需要形成布线或插头，由此可以缩短工序。此外，通过采用该结构，可以实现半导体装置的小面积化、高集成化以及微型化。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式5)
在本实施方式中，参照图57至图60，作为本发明的一个方式的使用将氧化物用于半导体的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对NOSRAM进行说明。NOSRAM(注册商标)是“Nonvolatile Oxide Semiconductor RAM(氧化物半导体非易失性随机存取存储器)”的简称，指具有增益单元型(2T型、3T型)存储单元的RAM。以下有时将NOSRAM这样的采用OS晶体管的存储装置称作OS存储器。
在NOSRAM中，可以使用存储单元中使用OS晶体管的存储装置(以下称为“OS存储器”)。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有良好的保持特性而可以被用作非易失性存储器。
《NOSRAM》
图57示出NOSRAM的结构实例。图57所示的NOSRAM1600包括存储单元阵列1610、控制器1640、行驱动器1650、列驱动器1660、输出驱动器1670。另外，NOSRAM1600是以一个存储单元储存多值数据的多值NOSRAM。
存储单元阵列1610包括多个存储单元1611、多个字线WWL、RWL、位线BL及源极线SL。字线WWL是写入字线，字线RWL是读出字线。在NOSRAM1600中，以一个存储单元1611储存3比特(8值)的数据。
控制器1640控制整个NOSRAM1600，并进行数据WDA[31:0]的写入及数据RDA[31:0]的读出。控制器1640对来自外部的指令信号(例如，芯片使能信号、写入使能信号等)进行处理而生成行驱动器1650、列驱动器1660及输出驱动器1670的控制信号。
行驱动器1650具有选择要存取的行的功能。行驱动器1650包括行解码器1651及字线驱动器1652。
列驱动器1660驱动源极线SL及位线BL。列驱动器1660包括列解码器1661、写入驱动器1662以及DAC(数字-模拟转换电路)1663。
DAC1663将3比特的数字数据转换为模拟电压。DAC1663将32比特的数据WDA[31:0]每隔3比特转换为模拟电压。
写入驱动器1662具有如下功能：对源极线SL进行预充电；使源极线SL变为电浮动状态；选择源极线SL；对被选择的源极线SL输入由DAC1663生成的写入电压；对位线BL进行预充电；使位线BL变为电浮动状态；等。
输出驱动器1670包括选择器1671、ADC(模拟-数字转换电路)1672、输出缓冲器1673。选择器1671选择要存取的源极线SL并将被选择的源极线SL的电压发送至ADC1672。ADC1672具有将模拟电压转换为3比特的数字数据的功能。源极线SL的电压在ADC1672中被转换为3比特的数据，输出缓冲器1673保持从ADC1672输出的数据。
注意，本实施方式所示的行驱动器1650、列驱动器1660及输出驱动器1670的结构不局限于上述结构。根据存储单元阵列1610的结构或驱动方法等，可以改变这些驱动器及连接到该驱动器的布线的配置，也可以改变或增加这些驱动器及连接到该驱动器的布线的功能。例如，可以使位线BL具有上述源极线SL的功能的一部分。
另外，在上述结构中，各存储单元1611所保持的数据量为3比特，但是本实施方式所示的存储装置的结构不局限于此。各存储单元1611所保持的数据量可以为2比特以下，也可以为4比特以上。例如，在各存储单元1611所保持的数据量为1比特的情况下，也可以不设置DAC1663及ADC1672。
<存储单元>
图58A是示出存储单元1611的结构实例的电路图。存储单元1611是2T型增益单元，存储单元1611与字线WWL、RWL、位线BL、源极线SL、布线BGL电连接。存储单元1611包括节点SN、OS晶体管MO61、晶体管MP61以及电容器C61。OS晶体管MO61是写入晶体管。晶体管MP61是读出晶体管，例如由p沟道型Si晶体管构成。电容器C61是用来保持节点SN的电压的存储电容器。节点SN是用来保持数据的节点，在此相当于晶体管MP61的栅极。
由于存储单元1611的写入晶体管由OS晶体管MO61构成，所以NOSRAM1600可以长时间地保持数据。
虽然图58A的例子中写入位线及读出位线是共同的，但是也可以如图58B所示地分别设置被用作写入位线的位线WBL和被用作读出位线的位线RBL。
图58C至图58E示出存储单元的其他结构实例。虽然图58C至图58E示出设置写入用位线WBL和读出用位线RBL的例子，但是如图58A那样，写入位线及读出位线也可以是共同的。
图58C所示的存储单元1612是存储单元1611的变形例子，其中使用n沟道晶体管(MN61)代替读出晶体管。晶体管MN61可以为OS晶体管或Si晶体管。
在存储单元1611和存储单元1612中，OS晶体管MO61可以为无背栅极的OS晶体管。
图58D所示的存储单元1613是3T型增益单元并与字线WWL、RWL、位线WBL、RBL、源极线SL、布线BGL以及布线PCL电连接。存储单元1613包括节点SN、OS晶体管MO62、晶体管MP62、晶体管MP63以及电容器C62。OS晶体管MO62是写入晶体管。晶体管MP62是读出晶体管，晶体管MP63是选择晶体管。
图58E所示的存储单元1614是存储单元1613的变形例子，其中使用n沟道晶体管(MN62、MN63)代替读出晶体管及选择晶体管。晶体管MN62、MN63可以为OS晶体管或Si晶体管。
设置于存储单元1611至存储单元1614中的OS晶体管可以为无背栅极的晶体管或有背栅极的晶体管。
在上面说明存储单元1611等并联连接的所谓的NOR型存储装置，但是本实施方式所示的存储装置不局限于此。例如，也可以采用以下所示的存储单元1615串联连接的所谓的NAND型存储装置。
图59是示出NAND型存储单元阵列1610的结构实例的电路图。图59所示的存储单元阵列1610包括源极线SL、位线RBL、位线WBL、字线WWL、字线RWL、布线BGL及存储单元1615。存储单元1615包括节点SN、OS晶体管MO63、晶体管MN64及电容器C63。在此，晶体管MN64例如为n沟道Si晶体管。但是，不局限于此，晶体管MN64可以为p沟道Si晶体管或OS晶体管。
下面，以图59所示的存储单元1615a及存储单元1615b为例子进行说明。在此，对与存储单元1615a或存储单元1615b连接的布线或电路元件分别附加a和b的符号。
在存储单元1615a中，晶体管MN64a的栅极、晶体管MO63a的源极和漏极中的一个及电容器C63a的电极中的一个电连接。另外，位线WBL与晶体管MO63a的源极和漏极中的另一个电连接。另外，字线WWLa与晶体管MO63a的栅极电连接。另外，布线BGLa与晶体管MO63a的背栅极电连接。另外，字线RWLa与电容器C63a的电极中的另一个电连接。
存储单元1615b可以以与位线WBL的接触部为轴与存储单元1615a对称地设置。因此，存储单元1615b所包括的电路元件也与上述存储单元1615a同样地连接到布线。
另外，存储单元1615a所包括的晶体管MN64a的源极与存储单元1615b的晶体管MN64b的漏极电连接。存储单元1615a所包括的晶体管MN64a的漏极与位线RBL电连接。存储单元1615b所包括的晶体管MN64b的源极通过多个存储单元1615所包括的晶体管MN64与源极线SL电连接。如此，在NAND型存储单元阵列1610中，在位线RBL与源极线SL之间串联连接有多个晶体管MN64。
在此，图60示出对应于存储单元1615a及存储单元1615b的截面图。存储单元1615a及存储单元1615b具有与图29所示的存储装置相同的结构。也就是说，存储器C63a及存储器C63b具有与存储器100相同的结构，OS晶体管MO63a及OS晶体管MO63b具有与晶体管200相同的结构，晶体管MN64a及晶体管MN64b具有与晶体管300相同的结构。在图60所示的结构中，附有与图29所示的构成要素相同的附图标记的构成要素可以参考上述记载。
在存储单元1615a中，导电体130b被延伸设置且用作字线RWLa，导电体260被延伸设置且用作字线WWLa，与导电体205的底面接触的导电体209被延伸设置且用作布线BGLa。在存储单元1615b中也与此相同地设置有字线RWLb、字线WWLb及布线BGLb。
图60所示的低电阻区域314b被用作晶体管MN64a的源极以及晶体管MN64b的漏极。被用作晶体管MN64a的漏极的低电阻区域314a通过导电体328及导电体330电连接到位线RBL。晶体管MN64b的源极通过多个存储单元1615所包括的晶体管MN64、导电体328及导电体330电连接到源极线SL。
另外，导电体256被延伸设置且用作位线WBL。在此，导电体252a被用作字线WBL的接触部，晶体管MO63a和晶体管MO63b共同使用该导电体252a。如此，通过使存储单元1615a和存储单元1615b共同使用位线WBL的接触部，可以减少位线WBL的接触部的数量，而可以减小存储单元1615的俯视时的占有面积。由此，可以实现进一步高集成化的本实施方式的存储装置，从而可以增大每单位面积的存储容量。
在包括图59所示的存储单元阵列1610的存储装置中，按与同一字线WWL(或字线RWL)连接的多个存储单元(以下，称为存储单元列)进行写入工作及读出工作。例如，可以以如下方式进行写入工作。对与写入对象的存储单元列连接的字线WWL施加使晶体管MO63导通的电位，来使写入对象的存储单元列的晶体管MO63导通。由此，对指定的存储单元列的晶体管MN64的栅极及电容器C63的电极中的一个施加位线WBL的电位，对该栅极供应指定的电荷。由此，可以在指定的存储单元列的存储单元1615写入数据。
此外，例如，可以以如下方法进行读出工作。首先，对不与读出对象的存储单元列连接的字线RWL施加不管供应到晶体管MN64的栅极的电荷如何都使晶体管MN64导通的电位，使读出对象的存储单元列以外的晶体管MN64导通。然后，对与读出对象的存储单元列连接的字线RWL施加根据晶体管MN64的栅极所具有的电荷选择晶体管MN64的导通状态或关闭状态的电位(读出电位)。并且，对源极线SL施加恒电位，使连接到位线RBL的读出电路成为工作状态。这里，因为源极线SL与位线RBL之间的多个晶体管MN64中读出对象的存储单元列以外的晶体管MN64处于导通状态，所以源极线SL与位线RBL之间的导电率取决于读出对象的存储单元列的晶体管MN64的状态(导通状态或关闭状态)。因为晶体管的导电率根据读出对象的存储单元列的晶体管MN64的栅极所具有的电荷而变化，所以根据该导电率，位线RBL取不同的电位。通过使用读出电路读出位线RBL的电位，能够从指定的存储单元列的存储单元1615中读出信息。
由于通过电容器C61、电容器C62或电容器C63的充放电来改写数据，所以理论上对NOSRAM1600的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，由于可以长时间地保持数据，由此可以降低刷新频率。
当将上述实施方式所示的半导体装置用于存储单元1611、1612、1613、1614及1615时，作为OS晶体管MO61、MO62及MO63可以使用晶体管200，作为电容器C61、C62及C63可以使用电容器100，作为晶体管MP61、MP62、MP63、MN61、MN62、MN63、MN64可以使用晶体管300。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，从而可以使本实施方式的存储装置进一步高集成化。由此，可以增加本实施方式的存储装置的每单位面积的存储容量。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式6)
在本实施方式中，使用图61以及图62A和图62B作为使用OS晶体管及电容器的本发明的一个方式的存储装置的一个例子，说明DOSRAM。DOSRAM(注册商标)是“Dynamic OxideSemiconductor RAM(动态氧化物半导体随机存取存储器)”的简称，并是指包括1T(晶体管)1C(电容器)型存储单元的RAM。与NOSRAM同样地，DOSRAM也使用OS存储器。
《DOSRAM1400》
图61示出DOSRAM的结构实例。如图61所示，DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储单元以及读出放大器阵列1420(以下称为“MC-SA阵列1420”)。
行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、读出放大器驱动电路1414。列电路1415包括全局读出放大器阵列1416、输入输出电路1417。全局读出放大器阵列1416包括多个全局读出放大器1447。MC-SA阵列1420包括存储单元阵列1422、读出放大器阵列1423、全局位线GBLL、GBLR。
(MC-SA阵列1420)
MC-SA阵列1420具有存储单元阵列1422层叠于读出放大器阵列1423上的叠层结构。全局位线GBLL、GBLR层叠于存储单元阵列1422上。在DOSRAM1400中，作为位线结构采用局部位线和全局位线被分层化的分层位线结构。
存储单元阵列1422包括N个(N为2以上的整数)局部存储单元阵列1425<0>-1425<N-1>。图62A示出局部存储单元阵列1425的结构实例。局部存储单元阵列1425包括多个存储单元1445、多个字线WL、多个位线BLL、BLR。在图62A的例子中，局部存储单元阵列1425的结构为开位线型，但是也可以为折叠位线型。
图62B示出存储单元1445的电路结构实例。存储单元1445包括晶体管MW1、电容器CS1、端子B1、B2。晶体管MW1具有控制电容器CS1的充放电的功能。晶体管MW1的栅极电连接于字线WL，第一端子电连接于位线(BLL或BLR)，第二端子电连接于电容器CS1的第一端子。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电压(例如，低电源电压)。
当将上述实施方式所示的半导体装置用于存储单元1445时，作为晶体管MW1可以使用晶体管200，作为电容器CS1可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现根据本实施方式的存储装置的高集成化。因此，可以增加本实施方式的存储装置的每单位面积的存储容量。
晶体管MW1包括背栅极，背栅极电连接于端子B1。因此，可以根据端子B1的电压改变晶体管MW1的阈值电压。例如，端子B1的电压可以是固定电压(例如，负的恒电压)，也可以根据DOSRAM1400的工作，改变端子B1的电压。
也可以将晶体管MW1的背栅极电连接于晶体管MW1的栅极、第一端子或者第二端子。或者，也可以在晶体管MW1中不设置背栅极。
读出放大器阵列1423包括N个局部读出放大器阵列1426<0>-1426<N-1>。局部读出放大器阵列1426包括一个开关阵列1444和多个读出放大器1446。读出放大器1446电连接有位线对。读出放大器1446具有对位线对进行预充电的功能、放大位线对的电压差的功能、保持该电压差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对之间成为导通状态的功能。
在此，位线对是指被读出放大器同时比较的两个位线。全局位线对是指被全局读出放大器同时比较的两个全局位线。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR构成1组位线对。全局位线GBLL和全局位线GBLR构成1组全局位线对。以下也表示为位线对(BLL、BLR)、全局位线对(GBLL、GBLR)。
(控制器1405)
控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式被执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。
(行电路1410)
行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成选择访问对象行的字线WL的选择信号。
列选择器1413、读出放大器驱动电路1414是用于驱动读出放大器阵列1423的电路。列选择器1413具有生成选择访问对象列的位线的选择信号的功能。通过列选择器1413的选择信号控制各局部读出放大器阵列1426的开关阵列1444。通过读出放大器驱动电路1414的控制信号，多个局部读出放大器阵列1426被独立驱动。
(列电路1415)
列电路1415具有控制数据信号WDA[31:0]的输入的功能以及控制数据信号RDA[31:0]的输出的功能。数据信号WDA[31:0]是写入数据信号，数据信号RDA[31:0]是读出数据信号。
全局读出放大器1447电连接于全局位线对(GBLL、GBLR)。全局读出放大器1447具有放大全局位线对(GBLL、GBLR)之间的电压差的功能以及保持该电压差的功能。对全局位线对(GBLL、GBLR)的数据的写入以及读出由输入输出电路1417执行。
对DOSRAM1400的写入工作的概要进行说明。通过输入输出电路1417，数据被写入全局位线对。全局位线对的数据由全局读出放大器阵列1416保持。通过地址信号所指定的局部读出放大器阵列1426的开关阵列1444，全局位线对的数据被写入对象列的位线对。局部读出放大器阵列1426放大并保持被写入的数据。在被指定的局部存储单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储单元1445写入局部读出放大器阵列1426的保持数据。
对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储单元阵列1425的1行。在被指定的局部存储单元阵列1425中，对象行的字线WL成为选择状态，存储单元1445的数据被写入位线。由局部读出放大器阵列1426将各列的位线对的电压差作为数据检测出并保持。由开关阵列1444将局部读出放大器阵列1426的保持数据中地址信号所指定的列的数据被写入全局位线对。全局读出放大器阵列1416检测出并保持全局位线对的数据。将全局读出放大器阵列1416的保持数据输出到输入输出电路1417。通过上述步骤完成读出工作。
由于通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，存储单元1445的电路结构简单，容易实现大容量化。
晶体管MW1是OS晶体管。因为OS晶体管的关态电流极小，所以可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比DRAM长很多。由此可以减少刷新频率，而可以降低刷新工作所需要的功耗。因此，DOSRAM1400适合于以高频度改写大容量数据的存储装置，例如适合于用于图像处理的帧存储器。
由于MC-SA阵列1420是叠层结构，所以可以将位线长度减短为与局部读出放大器阵列1426的长度相同程度。通过减短位线，位线电容减小，由此可以降低存储单元1445的保持电容。另外，通过在局部读出放大器阵列1426设置开关阵列1444，可以减少长位线的个数。综上理由可以降低DOSRAM1400的访问时驱动的负载，而可以降低功耗。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式7)
在本实施方式中，使用图63A至图66B，作为使用OS晶体管及电容器的本发明的一个方式的半导体装置的一个例子对FPGA(现场可编程门阵列)进行说明。在本实施方式的FPGA中，将OS存储器用于配置存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。
《OS-FPGA》
图63A示出OS-FPGA的结构实例。图63A所示的OS-FPGA3110能够实现进行利用多上下文结构的上下文切换以及根据每个PLE的细粒度电源门控的NOFF(常关闭)运算。OS-FPGA3110包括控制器(Controller)3111、字线驱动器(Word driver)3112、数据驱动器(Data driver)3113和可编程区域(Programmable area)3115。
可编程区域3115包括两个输入输出块(IOB)3117和核心(Core)3119。IOB3117包括多个可编程输入输出电路。核心3119包括多个逻辑阵列块(LAB)3120和多个开关阵列块(SAB)3130。LAB3120包括多个PLE3121。图63B示出使用五个PLE3121构成LAB3120的例子。如图63C所示，SAB3130包括排列为阵列状的多个开关块(SB)3131。LAB3120通过其输入端子及SAB3130与四个方向(上下左右)上的LAB3120连接。
参照图64A至图64C对SB3131进行说明。图64A所示的SB3131被输入data、datab、信号context[1:0]、word[1:0]。data、datab是配置数据，data和datab的逻辑处于互补关系。OS-FPGA3110的上下文数为2，信号context[1:0]是上下文选择信号。信号word[1:0]是字线选择信号，被输入信号word[1:0]的布线都是字线。
SB3131包括PRS(可编程选路开关)3133[0]和3133[1]。PRS3133[0]和3133[1]包括能够储存互补数据的配置存储器(CM)。注意，在不区分PRS3133[0]和PRS3133[1]的情况下，将它们的每一个称为PRS3133。其他构成要素也同样。
图64B示出PRS3133[0]的电路结构实例。PRS3133[0]和PRS3133[1]具有相同的电路结构。在PRS3133[0]与PRS3133[1]之间，被输入的上下文选择信号和字线选择信号不同。信号context[0]、word[0]输入到PRS3133[0]，信号context[1]、word[1]输入到PRS3133[1]。例如，在SB3131中，当信号context[0]成为“H”时，PRS3133[0]成为活动状态。
PRS3133[0]包括CM3135、Si晶体管M31。Si晶体管M31是由CM3135控制的传输晶体管(pass transistor)。CM3135包括存储电路3137和3137B。存储电路3137和3137B具有相同的电路结构。存储电路3137包括电容器C31、OS晶体管MO31和MO32。存储电路3137B包括电容器CB31、OS晶体管MOB31和MOB32。
当将上述实施方式所示的半导体装置用于SAB3130时，作为OS晶体管M031及OS晶体管MOB31可以使用晶体管200，作为电容器C31及电容器CB31可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现根据本实施方式的半导体装置的高集成化。
OS晶体管MO31、MO32、MOB31和MOB32包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
Si晶体管M31的栅极相当于节点N31，OS晶体管MO32的栅极相当于节点N32，OS晶体管MOB32的栅极相当于节点NB32。节点N32和NB32是CM3135的电荷保持节点。OS晶体管MO32控制节点N31与信号context[0]用信号线之间的导通状态。OS晶体管MOB32控制节点N31与低电位电源线VSS之间的导通状态。
存储电路3137和3137B所保持的数据的逻辑处于互补关系。因此，OS晶体管MO32和MOB32中的任一个成为导通状态。
参照图64C对PRS3133[0]的工作实例进行说明。PRS3133[0]已写入有配置数据，PRS3133[0]的节点N32为“H”，节点NB32为“L”。
在信号context[0]为“L”的期间，PRS3133[0]处于非活动状态。在该期间，即使PRS3133[0]的输入端子(input)转移为“H”，Si晶体管M31的栅极也维持“L”，PRS3133[0]的输出端子(output)也维持“L”。
在信号context[0]为“H”的期间，PRS3133[0]处于活动状态。当信号context[0]转移为“H”时，根据CM3135所储存的配置数据，Si晶体管M31的栅极转移为“H”。
在PRS3133[0]处于活动状态的期间，当输入端子的电位转移为“H”时，由于存储电路3137的OS晶体管MO32是源极跟随器，所以通过升压(boosting)Si晶体管M31的栅极电压上升。其结果是，存储电路3137的OS晶体管MO32丢失驱动能力，Si晶体管M31的栅极成为浮动状态。
在具有多上下文的功能(multi context function)的PRS3133中，CM3135还被用作多路复用器。
图65示出PLE3121的结构实例。PLE3121包括LUT(查找表)块(LUT block)3123、寄存器块3124、选择器3125和CM3126。LUT块3123根据输入inA至inD选择数据，并将其输出。选择器3125根据CM3126所储存的配置数据选择LUT块3123的输出或寄存器块3124的输出。
PLE3121通过功率开关3127与电压VDD用电源线电连接。功率开关3127的开启还是关闭根据CM3128所储存的配置数据而决定。通过根据各PLE3121设置功率开关3127，可以进行细粒度电源门控。由于细粒度电源门控功能，可以对在切换上下文之后不使用的PLE3121进行电源门控，所以可以有效地降低待机功率。
为了实现NOFF运算，寄存器块3124使用非易失性寄存器构成。PLE3121中的非易失性寄存器是包括OS存储器的触发器(以下，称为“OS-FF”)。
寄存器块3124包括OS-FF3140[1]和3140[2]。信号user_res、load、store输入到OS-FF3140[1]和3140[2]。时钟信号CLK1输入到OS-FF3140[1]，时钟信号CLK2输入到OS-FF3140[2]。图66A示出OS-FF3140的结构实例。
OS-FF3140包括FF3141和影子寄存器3142。FF3141包括节点CK、R、D、Q和QB。节点CK被输入时钟信号。节点R被输入信号user_res。信号user_res是复位信号。节点D是数据输入节点，节点Q是数据输出节点。节点Q和节点QB的逻辑处于互补关系。
影子寄存器3142被用作FF3141的备份电路。影子寄存器3142根据信号store对节点Q和QB的数据进行备份，并且根据信号load将所备份的数据回写到节点Q、QB。
影子寄存器3142包括反相器电路3188和3189、Si晶体管M37和MB37以及存储电路3143和3143B。存储电路3143和3143B具有与PRS3133的存储电路3137相同的电路结构。存储电路3143包括电容器C36、OS晶体管MO35和OS晶体管MO36。存储电路3143B包括电容器CB36、OS晶体管MOB35和OS晶体管MOB36。节点N36和NB36分别相当于OS晶体管MO36和OS晶体管MOB36的栅极，并它们都是电荷保持节点。节点N37和NB37相当于Si晶体管M37和Si晶体管MB37的栅极。
当将上述实施方式所示的半导体装置用于LAB3120时，作为OS晶体管M035及OS晶体管MOB35可以使用晶体管200，作为电容器C36及电容器CB36可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现根据本实施方式的半导体装置的高集成化。
OS晶体管MO35、MO36、MOB35和MOB36包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
参照图66B对OS-FF3140的工作方法的例子进行说明。
(备份(Backup))
当“H”的信号store输入到OS-FF3140时，影子寄存器3142对FF3141的数据进行备份。通过被输入节点Q的数据，节点N36成为“L”，通过被写入节点QB的数据，节点NB36成为“H”。然后，进行电源门控，使功率开关3127成为关闭状态。虽然FF3141的节点Q和QB的数据被消失，但是即使在停止电源供应的状态下，影子寄存器3142也保持所备份的数据。
(恢复(Recovery))
使功率开关3127成为导通状态，对PLE3121供应电源。然后，当“H”的信号load输入到OS-FF3140时，影子寄存器3142将所备份的数据回写到FF3141。因为节点N36为“L”，所以节点N37维持“L”，而因为节点NB36为“H”，所以节点NB37为“H”。因此，节点Q成为“H”，节点QB成为“L”。换言之，OS-FF3140恢复到备份工作时的状态。
通过组合细粒度电源门控与OS-FF3140的备份/恢复工作，可以有效地减少OS-FPGA3110的功耗。
作为可能在存储电路中发生的误差，可以举出因辐射入射而产生的软错误。软错误是如下现象：从构成存储器或封装的材料等释放的α线或从宇宙入射到大气的一次宇宙射线与存在于大气中的原子的原子核产生核反应而产生的二次宇宙射线中性子等照射到晶体管以生成电子空穴对，由此产生保持在存储器中的数据反转等的故障。使用OS晶体管的OS存储器的软错误耐性高。因此，通过安装OS存储器，可以提供可靠性高的OS-FPGA3110。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式8)
在本实施方式中，参照图67对采用上述实施方式所示的半导体装置的AI系统进行说明。
图67是示出AI系统4041的结构实例的方框图。AI系统4041包括运算部4010、控制部4020以及输入输出部4030。
运算部4010包括模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014。作为DOSRAM4012、NOSRAM4013及FPGA4014，可以使用上述实施方式所示的DOSRAM1400、NOSRAM1600及OS-FPGA3110。
控制部4020包括CPU(Central Processing Unit：中央处理器)4021、GPU(Graphics Processing Unit：图形处理器)4022、PLL(Phase Locked Loop：锁相环)4023、SRAM(Static Random Access Memory：静态随机存取存储器)4024、PROM(ProgrammableRead Only Memory：可编程只读存储器)4025、存储控制器4026、电源电路4027以及PMU(Power Management Unit：电源管理单元)4028。
输入输出部4030包括外部存储控制电路4031、音频编解码器4032、视频编解码器4033、通用输入输出模块4034及通信模块4035。
运算部4010可以进行神经网络学习或神经网络推论。
模拟运算电路4011包括A/D(模拟/数字)转换电路、D/A(数字/模拟)转换电路及积和运算电路。
模拟运算电路4011优选使用OS晶体管形成。使用OS晶体管的模拟运算电路4011具有模拟存储器并能够以低功耗进行学习或推论时所需的积和演算。
DOSRAM4012是使用OS晶体管形成的DRAM，DOSRAM4012是暂时储存从CPU4021发送的数字数据的存储器。DOSRAM4012包括具有OS晶体管的存储单元以及具有Si晶体管的读出电路部。由于上述存储单元和读出电路部可以设置在被层叠的不同层上，所以可以缩小DOSRAM4012的整体电路面积。
在利用神经网络的计算中，有时输入数据超过1000。当将上述输入数据储存至SRAM时，由于SRAM的电路面积有限存储容量较小而不得不一点点地储存上述输入数据。DOSRAM4012即便在有限的电路面积中也可以将存储单元高集成地配置，与SRAM相比存储容量更大。因此，DOSRAM4012可以高效地储存上述输入数据。
NOSRAM4013是采用OS晶体管的非易失性存储器。与快闪存储器、ReRAM(ResistiveRandom Access Memory：电阻随机存取存储器)、MRAM(Magnetoresistive Random AccessMemory：磁阻随机存取存储器)等其他的非易失性存储器相比，NOSRAM4013写入数据时的功耗小。另外，NOSRAM4013不会像快闪存储器或ReRAM那样在写入数据时发生元件劣化，在数据写入次数上没有限制。
另外，NOSRAM4013不仅可以储存1位的2值数据还可以储存2位以上的多值数据。NOSRAM4013通过储存多值数据可以缩小每1位的存储单元面积。
另外，NOSRAM4013除了可以储存数字数据之外还可以储存模拟数据。因此，模拟运算电路4011可以将NOSRAM4013作为模拟存储器使用。由于NOSRAM4013可以以模拟数据的方式进行储存，所以不需要D/A转换电路或A/D转换电路。因此，可以缩小NOSRAM4013用外围电路的面积。另外，本说明书中的模拟数据是指具有3位(8值)以上分辨率的数据。上述多值数据也可以包含在模拟数据内。
神经网络的计算所使用的数据及参数可以暂时储存在NOSRAM4013中。虽然也可以将上述数据和参数通过CPU4021储存至设置在AI系统4041的外部的存储器中，但是储存在设置于内部的NOSRAM4013可以更高速并更低功耗地储存上述数据和参数。另外，NOSRAM4013可以使位线长于DOSRAM4012的位线，由此可以增大存储容量。
FPGA4014是使用OS晶体管的FPGA。AI系统4041通过利用FPGA4014可以由硬件构成后述的深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等神经网络的连接。通过以硬件构成上述神经网络的连接可以进行更高速的执行。
FPGA4014是包括OS晶体管的FPGA。OS-FPGA的存储器面积可以比由SRAM构成的FPGA更小。因此，即便对其附加上下文切换功能，面积增加也较少。另外，OS-FPGA通过升压(boosting)可以高速地传送数据和参数。
AI系统4041可以将模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014设置在一个管芯(芯片)上。因此，AI系统4041可以高速且低功耗地进行神经网络计算。另外，模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以以相同制造工序制造。因此，AI系统4041可以以低成本制造。
注意，运算部4010没有必要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根据AI系统4041想要解决的课题选择DOSRAM4012、NOSRAM4013和FPGA4014中的一个或多个即可。
AI系统4041可以根据想要解决的问题执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等运算。PROM4025可以储存用来执行上述运算中的至少一个的程序。另外，可以将部分上述程序或所有程序储存至NOSRAM4013。
作为程序库存在的既存的程序多是在以GPU进行处理为前提而设计的。为此，优选AI系统4041具有GPU4022。AI系统4041可以利用运算部4010进行学习及推论所使用的积和演算中比较费时的积和演算并利用GPU4022进行其余的积和演算。由此，可以高速地进行学习及推论。
电源电路4027不仅生成逻辑电路用低电源电位还生成模拟演算用电位。电源电路4027也可以使用OS存储器。通过将参考电位储存至OS存储器可以降低电源电路4027的功耗。
PMU4028具有暂时停止AI系统4041的电力供给的功能。
CPU4021及GPU4022优选作为寄存器包括OS存储器。通过使CPU4021及GPU4022包括OS存储器时，即使电力供给停止也可以在OS存储器中继续保持数据(逻辑值)。由此，AI系统4041可以节省电力。
PLL4023具有生成时钟的功能。AI系统4041以PLL4023生成的时钟为基准进行工作。PLL4023优选具有OS存储器。通过使PLL4023包括OS存储器，可以利用其保持控制时钟的振荡频率的模拟电位。
AI系统4041可以利用DRAM等外部存储器储存数据。为此，AI系统4041优选具有被用作与外部的DRAM之间的接口的存储控制器4026。另外，存储控制器4026优选配置在CPU4021或GPU4022的附近。由此，可以高速地进行数据通信。
控制部4020所示的电路的一部分或全部可以形成在与运算部4010相同的管芯上。由此，AI系统4041可以高速且低功耗地执行神经网络的计算。
神经网络的计算所使用的数据多储存于外部存储装置(HDD(Hard Disk Drive：硬盘驱动器)、SSD(Solid State Drive：固态驱动器)等)。为此，AI系统4041优选具有被用作与外部存储装置之间的接口的外部存储控制电路4031。
使用神经网络的学习及推论多利用音声或视频，因此AI系统4041包括音频编解码器4032及视频编解码器4033。音频编解码器4032进行音声数据的编码处理(符号化)及译码(復号)，视频编解码器4033进行视频数据的编码处理及译码。
AI系统4041可以利用由外部传感器获得的数据进行学习或推论。为此，AI系统4041包括通用输入输出模块4034。通用输入输出模块4034例如包含USB(Universal SerialBus：通用串行总线)或I2C(Inter-Integrated Circuit：内置集成电路)等。
AI系统4041可以利用通过因特网获得的数据进行学习或推论。为此，AI系统4041优选包括通信模块4035。
模拟运算电路4011可以将多值的快闪存储器用作模拟存储器。但是，快闪存储器的改写可能次数有限。另外，多值的快闪存储器很难以嵌入的方式形成(即，很难将运算电路与存储器形成在同一管芯上)。
另外，模拟运算电路4011可以将ReRAM用作模拟存储器。但是，ReRAM的改写可能次数有限，在存储精度上也有问题。并且，由于是由2端子构成的元件，所以分开数据的写入与读出的电路设计比较复杂。
另外，模拟运算电路4011可以将MRAM用作模拟存储器。但是，MRAM电阻变化率低且在存储精度上也有问题。
鉴于上述理由，模拟运算电路4011优选将OS存储器用作模拟存储器。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式9)
<AI系统的应用例>
在本实施方式中，参照图68A和图68B对上述实施方式所示的AI系统的应用例进行说明。
图68A是将图67说明的AI系统4041并列配置通过总线进行系统间的信号的发送和接收的AI系统4041A。
图68A所示的AI系统4041A包括多个AI系统4041_1至AI系统4041_n(n为自然数)。AI系统4041_1至AI系统4041_n通过总线4098彼此连接。
图68B是将图67说明的AI系统4041与图68A同样地并列配置通过网络进行系统间的信号的发送和接收的AI系统4041B。
图68B所示的AI系统4041B包括多个AI系统4041_1至AI系统4041_n。AI系统4041_1至AI系统4041_n通过网络4099彼此连接。
网络4099可以采用分别在AI系统4041_1至AI系统4041_n设置通信模块来进行无线或有线通信的结构。通信模块能够通过天线进行通信。例如，可以使各电子设备与WorldWide Web(WWW：环球网)的基础的因特网、内联网、外联网、PAN(Personal Area Network：个人网)、LAN(Local Area Network：局域网)、CAN(Campus Area Network：校园网)、MAN(Metropolitan Area Network：城域网)、WAN(Wide Area Network：广域网)、GAN(GlobalArea Network：全球网)等计算机网络连接，来进行通信。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(Long Term Evolution：长期演进)、GSM(GlobalSystem for Mobile Communication：注册商标：全球移动通讯系统)、EDGE(Enhanced DataRates for GSM Evolution：GSM增强数据率演进)、CDMA2000(Code Division MultipleAccess 2000：码分多址2000)、W-CDMA(注册商标)；或者由IEEE(电气电子工程师学会)通信标准化的规格诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)等。
通过采用图68A和图68B的结构，可以将从外部的传感器等得到的模拟信号利用不同的AI系统进行处理。例如，可以利用脑波传感器、脈波传感器、血压传感器、温度传感器等各种传感器取得脑波、脉搏、血压、体温等生物信息并利用不同的AI系统处理模拟信号。通过利用不同的AI系统分别进行信号的处理或学习可以减少各AI系统的信息处理量。由此，可以通过较少的运算量进行信号的处理或学习。由此，可以提高识别精度。通过由不同的AI系统得到的信息，由此可以期待能够瞬时把握不规则变化的生物信息的变化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式10)
本实施方式示出安装了上述实施方式所示的AI系统的IC的一个例子。
上述实施方式所示的AI系统可以将CPU等的由Si晶体管构成的数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器集成在一个管芯上。
图69示出安装有AI系统的IC的一个例子。图69所示的AI系统IC7000包括引线7001及电路部7003。AI系统IC7000例如安装于印刷电路板7002上。通过组合多个这样的IC芯片并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的衬底(安装衬底7004)。在电路部7003中，上述实施方式所示的各种电路设置在一个管芯上。电路部7003具有叠层结构，大致分为Si晶体管层7031、布线层7032、OS晶体管层7033。由于可以将OS晶体管层7033层叠在Si晶体管层7031上，可以容易地实现AI系统IC7000的小型化。
虽然在图69中作为AI系统IC7000的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
可以将CPU等数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器都形成在Si晶体管层7031、布线层7032及OS晶体管层7033中。也就是说，构成上述AI系统的元件可以利用同一制造工序形成。由此，本实施方式所示的IC即便增加构成元件也不需要增加制造工序，由此可以以低成本安装上述AI系统。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式11)
<电子设备>
本发明的一个方式的半导体装置可以应用于各种电子设备。图70A至图70F示出使用本发明的一个方式的半导体装置的电子设备的具体例子。
图70A示出监视器830。监视器830包括显示部831、外壳832、扬声器833等。另外，也可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。或者，也可以利用遥控操作机834对监视器830进行操作。
监视器830接收广播电波，可以用作电视装置。
作为监视器830能够接收的广播电波，可以举出地上波或从卫星发送的电波等。此外，作为广播电波，有模拟广播、数字广播等，还有影像及声音的广播或只有声音的广播等。例如，可以接收UHF频带(300MHz以上且3GHz以下)或者VHF频带(30MHz以上且300MHz以下)中的指定的频带发送的广播电波。例如，通过使用在多个频带中接收的多个数据，可以提高传输率，从而可以获得更多的信息。由此，可以将具有超过全高清的分辨率的影像显示在显示部831上。例如，可以显示具有4K-2K、8K-4K、16K-8K或更高的分辨率的影像。
另外，也可以采用如下结构：使用广播数据来生成显示在显示部831上的图像，该广播数据是利用通过因特网、LAN(Local Area Network：局域网)、Wi-Fi(注册商标)等计算机网络的数据传输技术而传输的。此时，监视器830也可以不包括调谐器。
另外，当监视器830与计算机连接时可以用作计算机用监视器。另外，与计算机连接的监视器830可以进行多人同时阅览，可以用于会议系统。另外，通过利用网络显示计算机信息并使监视器830与网络连接可以将监视器830用于电视会议系统。
另外，监视器830可以用作数字标牌。
例如，可以将本发明的一个方式的半导体装置用于显示部的驱动电路或图像处理部。通过将本发明的一个方式的半导体装置用于显示部的驱动电路或图像处理部，可以以低功率进行高速的工作或信号处理。
另外，通过将使用了本发明的一个方式的半导体装置的AI系统用于监视器830的图像处理部，可以进行噪声去除处理、灰度转换处理、色调校正处理、亮度校正处理等图像处理。另外，可以执行如下处理：伴随分辨率的上变频(up-conversion)的像素间补充处理；以及伴随帧频的上变频的帧间补充等的处理。另外，灰度转换处理不仅只转换图像的灰度数，当增大灰度数时还进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换处理中。
图70B所示的摄像机2940包括外壳2941、外壳2942、显示部2943、操作开关2944、透镜2945及连接部2946等。操作开关2944及透镜2945设置在外壳2941中，显示部2943设置在外壳2942中。另外，摄像机2940在外壳2941的内侧具有天线、电池等。而且，外壳2941和外壳2942由连接部2946连接，由连接部2946可以改变外壳2941和外壳2942之间的角度。可以根据外壳2942与外壳2941所形成的角度而改变显示在显示部2943中的图像的方向并切换图像的显示/非显示。
例如，可以将本发明的一个方式的半导体装置用于显示部的驱动电路或图像处理部。通过将本发明的一个方式的半导体装置用于显示部的驱动电路或图像处理部，可以以低功率进行高速的工作或信号处理。
另外，通过将使用本发明的一个方式的半导体装置的AI系统用于摄像机2940的图像处理部，可以实现对应摄像机2940周围的环境的摄影。具体而言，可以以对应周围的亮度的最佳的曝光进行摄影。另外，当同时在逆光、室内、室外等亮度不同的情况下进行摄影时，可以进行高动态范围(HDR)摄影。
另外，AI系统可以学习摄影者的摄影时的习惯而对摄影进行辅助。具体而言，学习摄影者的手抖的习惯并在摄影时对应其进行校正，由此可以尽量地减少拍摄的图像中因手抖而导致的图像畸变。另外，当摄影时使用变焦距功能时可以以被摄像体一直位于图像的中心的方式控制透镜的方向等。
图70C所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底的显示面板及触摸屏。另外，信息终端2910在外壳2911的内侧具有天线、电池等。信息终端2910例如可以被用作智能手机、移动电话、平板信息终端、平板电脑或电子书阅读器终端等。
例如，使用本发明的一个方式的半导体装置的存储装置可以长时间地保持上述信息终端2910的控制信息及控制程序等。
另外，通过将使用了本发明的一个方式的半导体装置的AI系统用于信息终端2910的图像处理部，可以进行噪声去除处理、灰度转换处理、色调校正处理、亮度校正处理等图像处理。另外，可以执行如下处理：伴随分辨率的上变频(up-conversion)的像素间补充处理；以及伴随帧频的上变频的帧间补充等的处理。另外，灰度转换处理不仅只转换图像的灰度数，当增大灰度数时还进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换处理中。
另外，AI系统学习使用者的习惯可以对信息终端2910的操作进行辅助。安装有AI系统的信息终端2910可以从使用者的手指的动作或视线等预测触摸输入。
图70D所示的膝上型个人计算机2920包括外壳2921、显示部2922、键盘2923及指向装置2924等。另外，膝上型个人计算机2920在外壳2921的内侧具有天线、电池等。
例如，使用本发明的一个方式的半导体装置的存储装置可以长时间地保持膝上型个人计算机2920的控制信息及控制程序等。
另外，通过将使用了本发明的一个方式的半导体装置的AI系统用于膝上型个人计算机2920的图像处理部，可以进行噪声去除处理、灰度转换处理、色调校正处理、亮度校正处理等图像处理。另外，可以执行如下处理：伴随分辨率的上变频(up-conversion)的像素间补充处理；以及伴随帧频的上变频的帧间补充等的处理。另外，灰度转换处理不仅只转换图像的灰度数，当增大灰度数时还进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换处理中。
另外，AI系统学习使用者的习惯，可以对膝上型个人计算机2920的操作进行辅助。安装有AI系统的膝上型个人计算机2920可以通过使用者的手指的动作以及视线等预测对显示部2922的触摸输入。另外，在文本的输入中，AI系统通过过去输入的文本信息、上下文或如照片等的图来预测输入，以辅助转换。由此，可以尽可能地减低输入错误及转换错误。
图70E是示出汽车的一个例子的外观图，图70F示出导航装置860。汽车2980包括车身2981、车轮2982、仪表盘2983及灯2984等。另外，汽车2980具有天线、电池等。导航装置860包括显示部861、操作按钮862及外部输入端子863。汽车2980与导航装置860可以分别独立，但是优选将导航装置860安装至汽车2980而能够联动地工作。
例如，使用本发明的一个方式的半导体装置的存储装置可以长期地保持汽车2980及导航装置860的控制信息及控制程序等。另外，通过将使用本发明的一个方式的半导体装置的AI系统用于汽车2980的控制装置等，AI系统可以学习驾驶者的驾驶技术和驾驶时的习惯，从而辅助驾驶者进行安全驾驶以及辅助高效利用汽油、电池等燃料的驾驶。为了辅助驾驶者进行安全驾驶，不仅需要学习驾驶者的驾驶技术和习惯，还要对汽车2980的速度及移动方法等汽车的举动以及导航装置860中保存的道路信息等进行综合学习，从而可以防止发生车道偏离以及撞到其它汽车、步行者或结构体等。具体而言，当前方有急转弯时，导航装置860将该道路信息发送至汽车2980，由此可以控制汽车2980的速度并辅助方向盘操作。
本实施方式可以与其他的实施方式及实施例所记载的结构适当地组合而实施。
[符号说明]
100电容器、130导电体、200晶体管、203导电体、203a导电体、203b导电体、205导电体、205a导电体、205b导电体、208绝缘体、210绝缘体、216绝缘体、220绝缘体、222绝缘体、224绝缘体、230氧化物、230a氧化物、230b氧化物、230c氧化物、231区域、231a区域、231b区域、232区域、232a区域、232b区域、234区域、239区域、250绝缘体、250a绝缘体、252导电体、252a导电体、252b导电体、252c导电体、252d导电体、256导电体、260导电体、260a导电体、260b导电体、270绝缘体、271绝缘体、272绝缘体、274绝缘体、280绝缘体、600单元。

Claims (13)

1.一种半导体装置，包括：
晶体管；以及
电容器，所述电容器包括：
第一电极，所述第一电极是氧化物的一部分，所述氧化物中的一部分被用作所述晶体管的沟道形成区域；
所述第一电极上的绝缘体；以及
第二电极，所述第二电极是设置在所述绝缘体和所述沟道形成区域上的第一导电体。
2.一种半导体装置，包括：
晶体管；以及
电容器，所述电容器包括：
第一电极，所述第一电极是氧化物叠层的一部分，所述氧化物叠层中的一部分被用作所述晶体管的沟道形成区域；
所述第一电极上的绝缘体；以及
第二电极，所述第二电极是设置在所述绝缘体上的第一导电体。
3.一种半导体装置，包括：
第一晶体管；
第二晶体管；以及
电容器，所述电容器包括：
第一电极，所述第一电极是氧化物的一部分，所述氧化物中的一部分被用作所述第一晶体管的第一沟道形成区域；
所述第一电极上的绝缘体；以及
第二电极，所述第二电极是设置在所述绝缘体和所述第一沟道形成区域上的第一导电体，
其中，所述第一电极与所述第二晶体管电连接，
并且，所述第二晶体管包括在第二沟道形成区域中的硅。
4.一种半导体装置，包括：
第一晶体管；
第二晶体管；以及
电容器，所述电容器包括：
第一电极，所述第一电极是氧化物的一部分，所述氧化物中的一部分被用作所述第一晶体管的第一沟道形成区域；
所述第一电极上的绝缘体；以及
第二电极，所述第二电极是设置在所述绝缘体和所述第一沟道形成区域上的第一导电体，
其中，所述第一电极与所述第二晶体管电连接，
所述第二晶体管包括在第二沟道形成区域中的硅，
并且，所述第二电极与所述第一沟道形成区域和所述第二沟道形成区域重叠。
5.一种半导体装置，包括：
包括氧化物的晶体管；以及
包括所述氧化物的电容器，
其中，所述电容器包括：
设置在所述氧化物中的第一电极；
所述第一电极上的第一绝缘体；以及
所述第一绝缘体上的第二电极，
所述晶体管的沟道形成区域设置在所述氧化物中，
并且，所述电容器的所述第二电极是导电体的一部分，所述导电体具有与所述晶体管的栅电极重叠的区域。
6.一种半导体装置，包括：
衬底；
所述衬底上的第一绝缘体；
所述第一绝缘体上的第一导电体；
所述第一导电体上的第二导电体；
所述第二导电体上的第二绝缘体；
所述第二绝缘体上的氧化物；
所述氧化物上的第三绝缘体；
所述第三绝缘体上的第三导电体；
所述第三导电体上的第四绝缘体；
所述第四绝缘体上的第四导电体；以及
所述第四导电体上的第五绝缘体，
其中，所述第二导电体包括被配置用作晶体管的第一栅电极的区域，
所述第三导电体包括被配置用作所述晶体管的第二栅电极的区域，
所述氧化物包括被配置用作所述晶体管的沟道形成区域的第一区域以及被配置用作电容器的第一电极的第二区域，
并且，所述第四导电体包括被配置用作所述电容器的第二电极的区域。
7.一种半导体装置，包括：
衬底；
所述衬底上的第一绝缘体；
所述第一绝缘体上的第一导电体；
所述第一导电体上的第二导电体；
所述第二导电体上的第二绝缘体；
所述第二绝缘体上的氧化物；
所述氧化物上的第三绝缘体；
所述第三绝缘体上的第三导电体；
所述第三导电体上的第四绝缘体；
所述第四绝缘体上的第四导电体；以及
所述第四导电体上的第五绝缘体，
其中，所述第二导电体包括被配置用作晶体管的第一栅电极的区域，
所述第三导电体包括被配置用作所述晶体管的第二栅电极的区域，
所述氧化物包括被配置用作所述晶体管的沟道形成区域的第一区域以及被配置用作电容器的第一电极的第二区域，
所述第四导电体包括被配置用作所述电容器的第二电极的区域，
并且，所述第四导电体与所述第一导电体、所述第二导电体和所述第三导电体重叠。
8.一种半导体装置，包括：
衬底；
所述衬底上的第一绝缘体；
所述第一绝缘体上的第一导电体；
所述第一导电体上的第二导电体；
所述第二导电体上的第二绝缘体；
所述第二绝缘体上的氧化物；
所述氧化物上的第三绝缘体；
所述第三绝缘体上的第三导电体；
所述第三导电体上的第四绝缘体；
所述第四绝缘体上的第四导电体；以及
所述第四导电体上的第五绝缘体，
其中，所述第二导电体包括被配置用作晶体管的第一栅电极的区域，
所述第三导电体包括被配置用作所述晶体管的第二栅电极的区域，
所述氧化物包括被配置用作所述晶体管的沟道形成区域的第一区域以及被配置用作电容器的第一电极的第二区域，
所述第四导电体包括被配置用作所述电容器的第二电极的区域，
所述第四导电体与所述第二导电体重叠,
所述氧化物包含In、Ga和Zn，
并且，所述第一导电体与所述电容器的所述第一电极电连接。
9.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第三晶体管；以及
第一电容器，
其中，所述第一晶体管的第一沟道形成区域包含硅，
所述第一沟道形成区域上设置有第一绝缘体，
所述第一绝缘体上设置有第一导电体，
所述第一导电体包括被配置用作所述第一晶体管的第一栅电极的区域，
所述第一导电体上设置有第二绝缘体，
所述第二绝缘体上设置有第二导电体和第三导电体，
所述第二导电体和所述第三导电体上设置有第三绝缘体，
所述第三绝缘体上设置有氧化物，
所述氧化物包括被配置用作所述第二晶体管的第二沟道形成区域的第一区域、被配置用作所述第三晶体管的第三沟道形成区域的第二区域以及被配置用作所述第一电容器的第一电极的第三区域，
所述氧化物上设置有第四绝缘体，
所述第四绝缘体上设置有第四导电体，
所述氧化物上设置有第五导电体，
所述第四导电体和所述第五导电体上设置有第五绝缘体，
所述第五绝缘体上设置有第六导电体，
所述第六导电体包括被配置用作所述第一电容器的第二电极的区域，
并且，所述第一导电体与所述第一电容器的所述第一电极电连接。
10.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第三晶体管；以及
第一电容器，
其中，所述第一晶体管的第一沟道形成区域包含硅，
所述第一沟道形成区域上设置有第一绝缘体，
所述第一绝缘体上设置有第一导电体，
所述第一导电体包括被配置用作所述第一晶体管的第一栅电极的区域，
所述第一导电体上设置有第二绝缘体，
所述第二绝缘体上设置有第二导电体和第三导电体，
所述第二导电体和所述第三导电体上设置有第三绝缘体，
所述第三绝缘体上设置有氧化物，
所述氧化物包括被配置用作所述第二晶体管的第二沟道形成区域的第一区域、被配置用作所述第三晶体管的第三沟道形成区域的第二区域以及被配置用作所述第一电容器的第一电极的第三区域，
所述氧化物上设置有第四绝缘体，
所述第四绝缘体上设置有第四导电体，
所述氧化物上设置有第五导电体，
所述第四导电体和所述第五导电体上设置有第五绝缘体，
所述第五绝缘体上设置有第六导电体，
所述第六导电体包括被配置用作所述第一电容器的第二电极的区域，
所述第一导电体与所述第一电容器的所述第一电极电连接，
并且，所述第六导电体与所述第一晶体管的所述第一沟道形成区域和所述第二晶体管的所述第二沟道形成区域重叠。
11.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第三晶体管；以及
第一电容器，
其中，所述第一晶体管的第一沟道形成区域包含硅，
所述第一沟道形成区域上设置有氧化物，
所述氧化物包括被配置用作所述第二晶体管的第二沟道形成区域的第一区域、被配置用作所述第三晶体管的第三沟道形成区域的第二区域以及被配置用作所述第一电容器的第一电极的第三区域，
所述氧化物上设置有第一绝缘体，
所述第一绝缘体上设置有第一导电体，
所述第一导电体上设置有第二绝缘体，
所述第二绝缘体上设置有第二导电体，
所述第一导电体包括被配置用作所述第二晶体管的第二栅电极的区域，
并且，所述第二导电体包括被配置用作所述第一电容器的第二电极的区域。
12.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；以及
第一电容器，
其中，所述第一晶体管的第一沟道形成区域包含硅，
所述第二晶体管的第二沟道形成区域包含硅，
所述第一晶体管及所述第二晶体管上设置有第一氧化物，
所述第四晶体管上设置有第二氧化物，
所述第一氧化物包括所述第三晶体管的第三沟道形成区域，
所述第二氧化物包括被配置用作所述第四晶体管的第四沟道形成区域的第一区域以及被配置用作所述第一电容器的第一电极的第二区域，
所述第二氧化物上设置有第一绝缘体，
并且，所述第一绝缘体上设置有包括被配置用作所述第一电容器的第二电极的区域的第一导电体。
13.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；
第一电容器；以及
第二电容器，
其中，所述第一晶体管的第一沟道形成区域包含硅，
所述第二晶体管的第二沟道形成区域包含硅，
所述第一晶体管及所述第二晶体管上设置有第一氧化物，
所述第四晶体管上设置有第二氧化物，
所述第一氧化物包括被配置用作所述第三晶体管的第三沟道形成区域的第一区域以及被配置用作所述第二电容器的第一电极的第二区域，
所述第二氧化物包括被配置用作所述第四晶体管的第四沟道形成区域的第一区域以及被配置用作所述第一电容器的第一电极的第二区域，
所述第二氧化物上设置有第一绝缘体，
所述第一绝缘体上设置有包括被配置用作所述第一电容器的第二电极的区域的第一导电体，
所述第一晶体管的第一栅电极与所述第一电容器的所述第一电极电连接，
并且，所述第二晶体管的第二栅电极与所述第二电容器的所述第一电极电连接。
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