JPH09232580A - トランジスタとその製造方法 - Google Patents
トランジスタとその製造方法Info
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- JPH09232580A JPH09232580A JP8033638A JP3363896A JPH09232580A JP H09232580 A JPH09232580 A JP H09232580A JP 8033638 A JP8033638 A JP 8033638A JP 3363896 A JP3363896 A JP 3363896A JP H09232580 A JPH09232580 A JP H09232580A
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Abstract
(57)【要約】
【課題】 大画面向きの簡素化された薄膜ＣＭＯＳトラ
ンジスタの製造方法と、寄生容量の抑制が可能で特性の
向上する素子構造を提供する。 【解決手段】 ソース及びドレイン層２８ａ，２８ｂは
チャネル層４２により接続され、これらソース及びドレ
イン層とチャネル層のオーバーラップ部分にバッファ層
３０ａ，３０ｂが形成される。これにより寄生容量を抑
え特性を向上させられる。その製造方法は、Ｎ形シリコ
ン層２８、絶縁層３０、Ｐ形シリコン層３２、絶縁層３
４を積層した後にまずＰ形シリコン層３２及び絶縁層３
４をパターン化し、次いでＮ形シリコン層２８及び絶縁
層３０をパターン化する。両者のパターン形成が終わる
と全体的にチャネル層４２、ゲート絶縁層３８、ゲート
電極層４０を積層し、そしてパターン化する。イオン打
ち込みを用いないのでそのためのアニールを要せず工程
が簡素化できるうえ、薄膜キンクを防止できる。また全
体的にドーパントの均一性が優れ、大画面ディスプレイ
に適している。
ンジスタの製造方法と、寄生容量の抑制が可能で特性の
向上する素子構造を提供する。 【解決手段】 ソース及びドレイン層２８ａ，２８ｂは
チャネル層４２により接続され、これらソース及びドレ
イン層とチャネル層のオーバーラップ部分にバッファ層
３０ａ，３０ｂが形成される。これにより寄生容量を抑
え特性を向上させられる。その製造方法は、Ｎ形シリコ
ン層２８、絶縁層３０、Ｐ形シリコン層３２、絶縁層３
４を積層した後にまずＰ形シリコン層３２及び絶縁層３
４をパターン化し、次いでＮ形シリコン層２８及び絶縁
層３０をパターン化する。両者のパターン形成が終わる
と全体的にチャネル層４２、ゲート絶縁層３８、ゲート
電極層４０を積層し、そしてパターン化する。イオン打
ち込みを用いないのでそのためのアニールを要せず工程
が簡素化できるうえ、薄膜キンクを防止できる。また全
体的にドーパントの均一性が優れ、大画面ディスプレイ
に適している。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタとそ
の製造方法に係り、特に、ＣＭＯＳ構造の薄膜トランジ
スタの製造に適した製造方法に関する。
の製造方法に係り、特に、ＣＭＯＳ構造の薄膜トランジ
スタの製造に適した製造方法に関する。
【０００２】
【従来の技術】一般にポリシリコン薄膜トランジスタ
は、非晶質シリコン薄膜トランジスタに比べて電気的移
動度が大きく、また単結晶シリコン素子と工程順が同様
であるため、フラットパネルディスプレイの分野でその
重要性が高まっている。特に、ディスプレイにおける画
素スイッチ素子の周辺回路を同時に具現可能でありコス
ト面等で多くの長所をもつので、活発に研究が進められ
ている。
は、非晶質シリコン薄膜トランジスタに比べて電気的移
動度が大きく、また単結晶シリコン素子と工程順が同様
であるため、フラットパネルディスプレイの分野でその
重要性が高まっている。特に、ディスプレイにおける画
素スイッチ素子の周辺回路を同時に具現可能でありコス
ト面等で多くの長所をもつので、活発に研究が進められ
ている。
【０００３】図１Ａ〜Ｅに、薄膜トランジスタの製造方
法を工程順に示し説明する。図１Ａでは、石英、ガラ
ス、サファイア等の基板２上にポリシリコンを蒸着した
後に所定領域を食刻して活性領域４をパターン化する。
図１Ｂでは、活性領域４の上部にゲート絶縁膜６とポリ
シリコン８を順次蒸着した後に食刻してパターン化し、
各素子領域を分離形成する。これにより、ソース、ドレ
イン、チャネル領域をなす活性領域４は各素子用の活性
領域４ａ，４ｂに分離され、またゲート絶縁膜６及びポ
リシリコン８も各素子用のゲート絶縁膜６ａ，６ｂとゲ
ート８ａ，８ｂに分離される。
法を工程順に示し説明する。図１Ａでは、石英、ガラ
ス、サファイア等の基板２上にポリシリコンを蒸着した
後に所定領域を食刻して活性領域４をパターン化する。
図１Ｂでは、活性領域４の上部にゲート絶縁膜６とポリ
シリコン８を順次蒸着した後に食刻してパターン化し、
各素子領域を分離形成する。これにより、ソース、ドレ
イン、チャネル領域をなす活性領域４は各素子用の活性
領域４ａ，４ｂに分離され、またゲート絶縁膜６及びポ
リシリコン８も各素子用のゲート絶縁膜６ａ，６ｂとゲ
ート８ａ，８ｂに分離される。
【０００４】続く図１Ｃは、活性領域４ａ，４ｂのう
ち、Ｎ形ＭＯＳＴＦＴを形成する活性領域４ａに対する
イオン打ち込み１０（矢示）を行う工程である。この工
程では、ゲート８ａをマスクとした自己整合によるＮ形
イオンの打ち込みによりソース、ドレインが形成され、
従ってチャネルが形成される。他方の活性領域４ｂにつ
いては、Ｐ形ＭＯＳＴＦＴを形成する領域なのでフォト
レジスト１２によりカバーしている。図１Ｄでは、フォ
トレジスト１２を取り去って今度は活性領域４ａをフォ
トレジスト１４でカバーした状態とし、活性領域４ｂに
対するＰ形不純物のイオン打ち込み１６（矢示）を行
う。この場合もゲート８ｂをマスクとした自己整合を利
用してソース、ドレイン、そしてチャネルが形成され、
Ｐ形ＭＯＳＴＦＴが作成される。
ち、Ｎ形ＭＯＳＴＦＴを形成する活性領域４ａに対する
イオン打ち込み１０（矢示）を行う工程である。この工
程では、ゲート８ａをマスクとした自己整合によるＮ形
イオンの打ち込みによりソース、ドレインが形成され、
従ってチャネルが形成される。他方の活性領域４ｂにつ
いては、Ｐ形ＭＯＳＴＦＴを形成する領域なのでフォト
レジスト１２によりカバーしている。図１Ｄでは、フォ
トレジスト１２を取り去って今度は活性領域４ａをフォ
トレジスト１４でカバーした状態とし、活性領域４ｂに
対するＰ形不純物のイオン打ち込み１６（矢示）を行
う。この場合もゲート８ｂをマスクとした自己整合を利
用してソース、ドレイン、そしてチャネルが形成され、
Ｐ形ＭＯＳＴＦＴが作成される。
【０００５】図１Ｅは、活性領域４ａのＮ形ＭＯＳＴＦ
Ｔと活性領域４ｂのＰ形ＭＯＳＴＦＴとを形成し終わっ
たＣＭＯＳ構造の薄膜トランジスタ回路の概略断面を示
している。活性領域４ａにはＮ形ＭＯＳＴＦＴのソース
及びドレイン１８，２０が形成され、活性領域４ｂには
Ｐ形ＭＯＳＴＦＴのソース及びドレイン２２，２４が形
成されている。そしてこれら領域間のチャネル上にゲー
ト絶縁膜６ａ，６ｂとゲート８ａ，８ｂが配設され、Ｃ
ＭＯＳＴＦＴが完成している。この後に絶縁膜を塗布し
てコンタクトを形成し、該コンタクトを介してメタル等
を配線しパッドを形成する過程等は特に説明するまでも
ないので省略する。
Ｔと活性領域４ｂのＰ形ＭＯＳＴＦＴとを形成し終わっ
たＣＭＯＳ構造の薄膜トランジスタ回路の概略断面を示
している。活性領域４ａにはＮ形ＭＯＳＴＦＴのソース
及びドレイン１８，２０が形成され、活性領域４ｂには
Ｐ形ＭＯＳＴＦＴのソース及びドレイン２２，２４が形
成されている。そしてこれら領域間のチャネル上にゲー
ト絶縁膜６ａ，６ｂとゲート８ａ，８ｂが配設され、Ｃ
ＭＯＳＴＦＴが完成している。この後に絶縁膜を塗布し
てコンタクトを形成し、該コンタクトを介してメタル等
を配線しパッドを形成する過程等は特に説明するまでも
ないので省略する。
【０００６】このように製造されるポリシリコン薄膜の
ＣＭＯＳトランジスタは、非晶質シリコン薄膜トランジ
スタとは異なりプレーナ構造で作成できるため、素子の
ドレイン及びソース領域形成にイオン打ち込みを利用可
能である。即ち、自己整合法によるドレイン及びソース
のドーピングが可能なので、ゲートとドレイン及びソー
ス間のオーバーラップキャパシタンスが小さく、ディス
プレイ画素素子として使用する場合に寄生容量により現
れる画質の低下を最小限に抑えられる利点がある。
ＣＭＯＳトランジスタは、非晶質シリコン薄膜トランジ
スタとは異なりプレーナ構造で作成できるため、素子の
ドレイン及びソース領域形成にイオン打ち込みを利用可
能である。即ち、自己整合法によるドレイン及びソース
のドーピングが可能なので、ゲートとドレイン及びソー
ス間のオーバーラップキャパシタンスが小さく、ディス
プレイ画素素子として使用する場合に寄生容量により現
れる画質の低下を最小限に抑えられる利点がある。
【０００７】
【発明が解決しようとする課題】一般にイオン打ち込み
は、高エネルギーのイオンをシリコンウェーハ表面から
打ち込む工程である。打ち込みイオンはその入射エネル
ギーやイオンの種類、基板の状態等に決定される深さま
で達し、その際、シリコンの結晶構造に損傷を与える。
この損傷領域は相互にオーバーラップしてウェーハの注
入領域表面層全体に渡って欠陥層を形成するので、これ
を回復するために熱処理を行って打ち込んだイオンを半
導体中のキャリアとして活性化させるアニールを、各イ
オン打ち込み工程ごとに実施する必要がある。これは、
薄膜トランジスタを製造する場合も同様である。
は、高エネルギーのイオンをシリコンウェーハ表面から
打ち込む工程である。打ち込みイオンはその入射エネル
ギーやイオンの種類、基板の状態等に決定される深さま
で達し、その際、シリコンの結晶構造に損傷を与える。
この損傷領域は相互にオーバーラップしてウェーハの注
入領域表面層全体に渡って欠陥層を形成するので、これ
を回復するために熱処理を行って打ち込んだイオンを半
導体中のキャリアとして活性化させるアニールを、各イ
オン打ち込み工程ごとに実施する必要がある。これは、
薄膜トランジスタを製造する場合も同様である。
【０００８】また、イオン打ち込みによりソース及びド
レインを形成する方法は、５インチより小さい小型ディ
スプレイには適しているが、画面サイズが大きくなると
ドーピングの均一性が急激に悪くなる短所があり、より
大きな画面のディスプレイに対してはあまり向いていな
いと言われている。この問題を解決するために、最近に
なってイオンシャワードーピング法が研究開発されてい
るが、ドーピング工程におけるフォトレジストの焼付け
及びイオン拡散工程が更に必要となる等、実用化までに
解決すべき多くの課題を抱えている。
レインを形成する方法は、５インチより小さい小型ディ
スプレイには適しているが、画面サイズが大きくなると
ドーピングの均一性が急激に悪くなる短所があり、より
大きな画面のディスプレイに対してはあまり向いていな
いと言われている。この問題を解決するために、最近に
なってイオンシャワードーピング法が研究開発されてい
るが、ドーピング工程におけるフォトレジストの焼付け
及びイオン拡散工程が更に必要となる等、実用化までに
解決すべき多くの課題を抱えている。
【０００９】そこで本発明では、イオン打ち込みとこれ
に伴うアニール工程を要しないような薄膜ＣＭＯＳトラ
ンジスタに適した製造方法を提供する。また、ソース及
びドレイン形成におけるイオンドーピングのためのマス
クを不要としたより簡単な製造工程とすることが可能な
薄膜ＣＭＯＳトランジスタに適した製造方法を提供す
る。更に、イオン打ち込みにより発生し得る薄膜キンク
（kink: ねじれ，欠陥）を排除可能な薄膜トランジスタ
の製造方法を提供する。そして、より大画面のディスプ
レイにも適した薄膜トランジスタの製造方法を提供す
る。
に伴うアニール工程を要しないような薄膜ＣＭＯＳトラ
ンジスタに適した製造方法を提供する。また、ソース及
びドレイン形成におけるイオンドーピングのためのマス
クを不要としたより簡単な製造工程とすることが可能な
薄膜ＣＭＯＳトランジスタに適した製造方法を提供す
る。更に、イオン打ち込みにより発生し得る薄膜キンク
（kink: ねじれ，欠陥）を排除可能な薄膜トランジスタ
の製造方法を提供する。そして、より大画面のディスプ
レイにも適した薄膜トランジスタの製造方法を提供す
る。
【００１０】
【課題を解決するための手段】本発明によれば、基板上
に第１導電形非晶質シリコン層、第１絶縁層、第２導電
形非晶質シリコン層、第２絶縁層を順次形成する第１の
工程と、前記第２絶縁層及び第２導電形非晶質シリコン
層をパターン化して第２導電形のソース及びドレイン領
域とバッファ層を形成する第２の工程と、前記第１絶縁
層及び第１導電形非晶質シリコン層をパターン化して第
１導電形のソース及びドレイン領域とバッファ層を形成
する第３の工程と、第３の工程後にチャネル層を形成す
る第４の工程と、第４工程によるチャネル層上にゲート
絶縁層及びゲート電極層を形成する第５の工程と、を実
施することを特徴とするＣＭＯＳトランジスタの製造方
法が提供される。
に第１導電形非晶質シリコン層、第１絶縁層、第２導電
形非晶質シリコン層、第２絶縁層を順次形成する第１の
工程と、前記第２絶縁層及び第２導電形非晶質シリコン
層をパターン化して第２導電形のソース及びドレイン領
域とバッファ層を形成する第２の工程と、前記第１絶縁
層及び第１導電形非晶質シリコン層をパターン化して第
１導電形のソース及びドレイン領域とバッファ層を形成
する第３の工程と、第３の工程後にチャネル層を形成す
る第４の工程と、第４工程によるチャネル層上にゲート
絶縁層及びゲート電極層を形成する第５の工程と、を実
施することを特徴とするＣＭＯＳトランジスタの製造方
法が提供される。
【００１１】或いは、基板上にＮ形非晶質シリコン層、
第１絶縁膜、Ｐ形非晶質シリコン層、第２絶縁層を積層
する第１の工程と、前記Ｐ形非晶質シリコン層からソー
ス及びドレイン領域を形成すると共に該ソース及びドレ
イン領域上のバッファ層を前記第２絶縁膜から形成する
第２の工程と、前記Ｎ形非晶質シリコン層からソース及
びドレイン領域を形成すると共に該ソース及びドレイン
領域上のバッファ層を前記第１絶縁膜から形成する第３
の工程と、第３の工程後にチャネル層を形成する第４の
工程と、第４の工程によるチャネル層上にゲート絶縁層
及びゲート電極層を形成する第５の工程と、を実施する
ことを特徴とする薄膜トランジスタの製造方法が提供さ
れる。
第１絶縁膜、Ｐ形非晶質シリコン層、第２絶縁層を積層
する第１の工程と、前記Ｐ形非晶質シリコン層からソー
ス及びドレイン領域を形成すると共に該ソース及びドレ
イン領域上のバッファ層を前記第２絶縁膜から形成する
第２の工程と、前記Ｎ形非晶質シリコン層からソース及
びドレイン領域を形成すると共に該ソース及びドレイン
領域上のバッファ層を前記第１絶縁膜から形成する第３
の工程と、第３の工程後にチャネル層を形成する第４の
工程と、第４の工程によるチャネル層上にゲート絶縁層
及びゲート電極層を形成する第５の工程と、を実施する
ことを特徴とする薄膜トランジスタの製造方法が提供さ
れる。
【００１２】また、本発明によれば、ソース及びドレイ
ン電極と、ソース電極とドレイン電極との間をつなぐチ
ャネル領域と、ソース電極端部上とチャネル領域端部下
との間に形成された第１バッファ層と、ドレイン電極端
部上とチャネル領域端部下との間に形成された第２バッ
ファ層と、チャネル領域上部のゲート電極と、を有して
なる第１及び第２トランジスタをもつことを特徴とする
ＣＭＯＳトランジスタが提供される。
ン電極と、ソース電極とドレイン電極との間をつなぐチ
ャネル領域と、ソース電極端部上とチャネル領域端部下
との間に形成された第１バッファ層と、ドレイン電極端
部上とチャネル領域端部下との間に形成された第２バッ
ファ層と、チャネル領域上部のゲート電極と、を有して
なる第１及び第２トランジスタをもつことを特徴とする
ＣＭＯＳトランジスタが提供される。
【００１３】更に、基板上に形成されたソース及びドレ
イン層と、これらソース層とドレイン層の間を接続する
チャネル層と、これらソース及びドレイン層とチャネル
層とのオーバーラップ部分の層間に形成されたバッファ
層と、チャネル層上部のゲート電極と、を有してなるこ
とを特徴とする薄膜トランジスタが提供される。或い
は、ゲート電極と、該ゲート電極下のゲート絶縁層と、
該ゲート絶縁層下の半導体層と、該半導体層をチャネル
領域とする第１導電形シリコン層と、これら半導体層と
第１導電形シリコン層のオーバーラップ部分のバッファ
層と、からなる第１素子、及び、該第１素子から分離さ
れて前記第１導電形シリコン層及びバッファ層を形成す
るためのシリコン層及び絶縁層上に形成され、ゲート電
極と、該ゲート電極下のゲート絶縁層と、該ゲート絶縁
層下の半導体層と、該半導体層をチャネル領域とする第
２導電形シリコン層と、これら半導体層と第２導電形シ
リコン層のオーバーラップ部分のバッファ層と、からな
る第２素子、を有してなることを特徴とする薄膜トラン
ジスタが提供される。
イン層と、これらソース層とドレイン層の間を接続する
チャネル層と、これらソース及びドレイン層とチャネル
層とのオーバーラップ部分の層間に形成されたバッファ
層と、チャネル層上部のゲート電極と、を有してなるこ
とを特徴とする薄膜トランジスタが提供される。或い
は、ゲート電極と、該ゲート電極下のゲート絶縁層と、
該ゲート絶縁層下の半導体層と、該半導体層をチャネル
領域とする第１導電形シリコン層と、これら半導体層と
第１導電形シリコン層のオーバーラップ部分のバッファ
層と、からなる第１素子、及び、該第１素子から分離さ
れて前記第１導電形シリコン層及びバッファ層を形成す
るためのシリコン層及び絶縁層上に形成され、ゲート電
極と、該ゲート電極下のゲート絶縁層と、該ゲート絶縁
層下の半導体層と、該半導体層をチャネル領域とする第
２導電形シリコン層と、これら半導体層と第２導電形シ
リコン層のオーバーラップ部分のバッファ層と、からな
る第２素子、を有してなることを特徴とする薄膜トラン
ジスタが提供される。
【００１４】
【発明の実施の形態】図２〜図６に、本実施形態の製造
方法を工程順に示し説明する。
方法を工程順に示し説明する。
【００１５】図２ではまず、シリコンウェーハ２に５０
０ｎｍほど（目標値５００ｎｍであるが微細なため当然
±がある）の熱酸化膜２６を成長させて基板とする。基
板としてはこの他にも、石英、ガラス、サファイア等を
用いることが可能である。そして、この基板上にＮ形非
晶質シリコン層２８をドーピング形成する。更にＮ形非
晶質シリコン層２８上に、窒化膜又は酸化膜の絶縁層３
０、Ｐ形非晶質シリコン層３２、絶縁層３０同様の絶縁
層３４を順次蒸着し、パターン化する。
０ｎｍほど（目標値５００ｎｍであるが微細なため当然
±がある）の熱酸化膜２６を成長させて基板とする。基
板としてはこの他にも、石英、ガラス、サファイア等を
用いることが可能である。そして、この基板上にＮ形非
晶質シリコン層２８をドーピング形成する。更にＮ形非
晶質シリコン層２８上に、窒化膜又は酸化膜の絶縁層３
０、Ｐ形非晶質シリコン層３２、絶縁層３０同様の絶縁
層３４を順次蒸着し、パターン化する。
【００１６】その際、Ｎ形非晶質シリコン層２８につい
てはインシチュ(in-situ) ドーピングを利用して形成す
る。このインシチュドーピング工程は、Ｎ形非晶質シリ
コンを熱的雰囲気で成長させ、同時に不純物を含むガス
を注入してドーピングを行う工程である。絶縁層３０，
３４とＰ形非晶質シリコン３２は、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）或いはＡＰＣＶＤ（常圧ＣＶＤ）で蒸着すること
ができる。これら４つの薄膜層２８，３０，３２，３４
は１００ｎｍほどの同じ膜厚とする。
てはインシチュ(in-situ) ドーピングを利用して形成す
る。このインシチュドーピング工程は、Ｎ形非晶質シリ
コンを熱的雰囲気で成長させ、同時に不純物を含むガス
を注入してドーピングを行う工程である。絶縁層３０，
３４とＰ形非晶質シリコン３２は、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）或いはＡＰＣＶＤ（常圧ＣＶＤ）で蒸着すること
ができる。これら４つの薄膜層２８，３０，３２，３４
は１００ｎｍほどの同じ膜厚とする。
【００１７】図３では、フォトリソグラフィーを用いて
絶縁層３４及びＰ形非晶質シリコン３２を所定のパター
ンに食刻する。この工程によりパターン化されたＰ形非
晶質シリコン３２ａ，３２ｂがＰ形ＭＯＳＴＦＴのソー
ス及びドレイン領域となり、また、パターン化された絶
縁層３４ａ，３４ｂがバッファ層となる。
絶縁層３４及びＰ形非晶質シリコン３２を所定のパター
ンに食刻する。この工程によりパターン化されたＰ形非
晶質シリコン３２ａ，３２ｂがＰ形ＭＯＳＴＦＴのソー
ス及びドレイン領域となり、また、パターン化された絶
縁層３４ａ，３４ｂがバッファ層となる。
【００１８】図４では、フォトリソグラフィーを用いて
バッファ酸化膜３０及びＮ形非晶質シリコン２８を所定
のパターンに食刻する。このとき、図３の工程で形成し
たＰ形ＭＯＳＴＦＴの部分はフォトレジスト３７’によ
り保護をかけておく。これによりパターン化されたＮ形
非晶質シリコン２８ａ，２８ｂがＮ形ＭＯＳＴＦＴのソ
ース及びドレイン領域となり、パターン化された絶縁層
３０ａ，３０ｂがバッファ層となる。
バッファ酸化膜３０及びＮ形非晶質シリコン２８を所定
のパターンに食刻する。このとき、図３の工程で形成し
たＰ形ＭＯＳＴＦＴの部分はフォトレジスト３７’によ
り保護をかけておく。これによりパターン化されたＮ形
非晶質シリコン２８ａ，２８ｂがＮ形ＭＯＳＴＦＴのソ
ース及びドレイン領域となり、パターン化された絶縁層
３０ａ，３０ｂがバッファ層となる。
【００１９】これら２つのマスクを用いた絶縁層３０，
３４及び非晶質シリコン２８，３２の食刻では、ＣＭＯ
ＳＴＦＴのチャネル領域となる部分も食刻されることに
なる。
３４及び非晶質シリコン２８，３２の食刻では、ＣＭＯ
ＳＴＦＴのチャネル領域となる部分も食刻されることに
なる。
【００２０】図５では、図４の工程後にチャネル領域用
半導体層となる非晶質シリコンのチャネル層４２をドー
ピング形成し、そして、固相結晶化法(SPD:Solid Phase
Crystalization)、例えば６００℃の設定で所定時間
（例えば３０時間ほど）アニールを実施して非晶質シリ
コンをポリシリコン化させる。形成したチャネル層４２
の上には、１００ｎｍほどのゲート絶縁層３８、３０ｎ
ｍほどのポリシリコン又は金属によるゲート電極層４０
を約５５０℃で蒸着する。
半導体層となる非晶質シリコンのチャネル層４２をドー
ピング形成し、そして、固相結晶化法(SPD:Solid Phase
Crystalization)、例えば６００℃の設定で所定時間
（例えば３０時間ほど）アニールを実施して非晶質シリ
コンをポリシリコン化させる。形成したチャネル層４２
の上には、１００ｎｍほどのゲート絶縁層３８、３０ｎ
ｍほどのポリシリコン又は金属によるゲート電極層４０
を約５５０℃で蒸着する。
【００２１】図６では、図５の工程後にゲートマスクを
用いて順次食刻することにより、ゲート電極層４０、ゲ
ート絶縁層３８、ポリシリコンチャネル層４２、バッフ
ァ層３０ａ，３０ｂ，３４ａ，３４ｂをパターン化す
る。その結果、Ｎ形ＭＯＳＴＦＴ及びＰ形ＭＯＳＴＦＴ
を１基板上に作成したＣＭＯＳＴＦＴが得られる。
用いて順次食刻することにより、ゲート電極層４０、ゲ
ート絶縁層３８、ポリシリコンチャネル層４２、バッフ
ァ層３０ａ，３０ｂ，３４ａ，３４ｂをパターン化す
る。その結果、Ｎ形ＭＯＳＴＦＴ及びＰ形ＭＯＳＴＦＴ
を１基板上に作成したＣＭＯＳＴＦＴが得られる。
【００２２】図６の後には、３８０℃設定で５００ｎｍ
ほどの保護酸化膜を蒸着してコンタクトを食刻形成し、
約１０００ｎｍでアルミニウム等の金属を用いて素子用
電極を形成することになる。また、上記工程終了後、素
子の電気的特性を向上させるため、温度３００℃、圧力
０．５torrの設定でパワー密度２．５ｗ／ｃｍ2 、振動
数１３．５６ＭＨｚほどの水素化処理を実施するとよ
い。
ほどの保護酸化膜を蒸着してコンタクトを食刻形成し、
約１０００ｎｍでアルミニウム等の金属を用いて素子用
電極を形成することになる。また、上記工程終了後、素
子の電気的特性を向上させるため、温度３００℃、圧力
０．５torrの設定でパワー密度２．５ｗ／ｃｍ2 、振動
数１３．５６ＭＨｚほどの水素化処理を実施するとよ
い。
【００２３】このようにして得られる素子構造は、ソー
ス及びドレイン領域２８ａ−２８ｂ，３２ａ−３２ｂの
間をチャネル層４２にて接続し、その各端部のオーバー
ラップ部分にバッファ層３０ａ，３０ｂ，３４ａ，３４
ｂを有した構造である。
ス及びドレイン領域２８ａ−２８ｂ，３２ａ−３２ｂの
間をチャネル層４２にて接続し、その各端部のオーバー
ラップ部分にバッファ層３０ａ，３０ｂ，３４ａ，３４
ｂを有した構造である。
【００２４】
【発明の効果】以上述べた本発明によれば、従来技術で
Ｎ形イオン打ち込み及びＰ形イオン打ち込みとそれに伴
うアニールの工程で形成していたソース及びドレイン
を、フォトリソグラフィーを利用した導電層の食刻によ
る工程で形成するようにしたので、製造工程としては格
段に簡単になっている。また、イオン打ち込みを用いて
いないため、薄膜キンク現象の心配はなく、イオン打ち
込みごとのアニールも必要ない。そして、導電層を基板
表面上に全体的に形成した後にソース及びドレイン領域
に使用するのでドーピングの均一性が優れており、より
大画面向きである。加えて、バッファ層によりソース及
びドレイン領域とチャネル領域に発生する寄生容量を抑
制することが可能になるし、均一に拡散したイオンによ
りオンオフ電流比特性を向上させられ、早い水素化効果
によりパッシベーション特性をも向上させることができ
る。また、チャネル領域とソース及びドレイン領域が互
いに分離形成されるので、５００Åほどの超薄膜とし得
る。
Ｎ形イオン打ち込み及びＰ形イオン打ち込みとそれに伴
うアニールの工程で形成していたソース及びドレイン
を、フォトリソグラフィーを利用した導電層の食刻によ
る工程で形成するようにしたので、製造工程としては格
段に簡単になっている。また、イオン打ち込みを用いて
いないため、薄膜キンク現象の心配はなく、イオン打ち
込みごとのアニールも必要ない。そして、導電層を基板
表面上に全体的に形成した後にソース及びドレイン領域
に使用するのでドーピングの均一性が優れており、より
大画面向きである。加えて、バッファ層によりソース及
びドレイン領域とチャネル領域に発生する寄生容量を抑
制することが可能になるし、均一に拡散したイオンによ
りオンオフ電流比特性を向上させられ、早い水素化効果
によりパッシベーション特性をも向上させることができ
る。また、チャネル領域とソース及びドレイン領域が互
いに分離形成されるので、５００Åほどの超薄膜とし得
る。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタ製造方法を説明する工
程図。
程図。
【図２】本発明による薄膜ＣＭＯＳトランジスタ製造方
法を説明する工程図。
法を説明する工程図。
【図３】図２の工程に続く工程を説明する工程図。
【図４】図３の工程に続く工程を説明する工程図。
【図５】図４の工程に続く工程を説明する工程図。
【図６】図５の工程に続く工程を説明する工程図。
２８ Ｎ形非晶質シリコン層（第１導電形非晶質シリコ
ン層） ３０，３４ 絶縁層（バッファ層） ３２ Ｐ形非晶質シリコン層（第２導電形非晶質シリコ
ン層） ３６，３７ フォトマスク ３８ ゲート絶縁層 ４０ ゲート電極層 ４２ チャネル層
ン層） ３０，３４ 絶縁層（バッファ層） ３２ Ｐ形非晶質シリコン層（第２導電形非晶質シリコ
ン層） ３６，３７ フォトマスク ３８ ゲート絶縁層 ４０ ゲート電極層 ４２ チャネル層
Claims (16)
- 【請求項１】 基板上に第１導電形非晶質シリコン層、
第１絶縁層、第２導電形非晶質シリコン層、第２絶縁層
を順次形成する第１の工程と、前記第２絶縁層及び第２
導電形非晶質シリコン層をパターン化して第２導電形の
ソース及びドレイン領域とバッファ層を形成する第２の
工程と、前記第１絶縁層及び第１導電形非晶質シリコン
層をパターン化して第１導電形のソース及びドレイン領
域とバッファ層を形成する第３の工程と、第３の工程後
にチャネル層を形成する第４の工程と、第４工程による
チャネル層上にゲート絶縁層及びゲート電極層を形成す
る第５の工程と、を実施することを特徴とするＣＭＯＳ
トランジスタの製造方法。 - 【請求項２】 第１導電形がＮ形で第２導電形がＰ形で
ある請求項１記載の製造方法。 - 【請求項３】 第１の工程において、第１導電形非晶質
シリコン層をインシチュドーピングにより形成する請求
項１又は請求項２記載の製造方法。 - 【請求項４】 第４の工程は、非晶質シリコンを用いて
チャネル層を形成し、そして非晶質シリコンをポリシリ
コン化する工程である請求項１〜３のいずれか１項に記
載の製造方法。 - 【請求項５】 ６００℃設定で３０時間ほどのアニール
により非晶質シリコンのポリシリコン化を行う請求項４
記載の製造方法。 - 【請求項６】 第５の工程後に水素化処理工程を更に含
む請求項１〜５のいずれか１項に記載の製造方法。 - 【請求項７】 バッファ層が窒化膜又は酸化膜である請
求項１〜６のいずれか１項に記載の製造方法。 - 【請求項８】 基板が石英、ガラス、又はサファイアの
いずれかである請求項１〜７のいずれか１項に記載の製
造方法。 - 【請求項９】 基板上にＮ形非晶質シリコン層、第１絶
縁膜、Ｐ形非晶質シリコン層、第２絶縁層を積層する第
１の工程と、前記Ｐ形非晶質シリコン層からソース及び
ドレイン領域を形成すると共に該ソース及びドレイン領
域上のバッファ層を前記第２絶縁膜から形成する第２の
工程と、前記Ｎ形非晶質シリコン層からソース及びドレ
イン領域を形成すると共に該ソース及びドレイン領域上
のバッファ層を前記第１絶縁膜から形成する第３の工程
と、第３の工程後にチャネル層を形成する第４の工程
と、第４の工程によるチャネル層上にゲート絶縁層及び
ゲート電極層を形成する第５の工程と、を実施すること
を特徴とする薄膜トランジスタの製造方法。 - 【請求項１０】 第１の工程において、第１、第２絶縁
層及びＰ形非晶質シリコン層をＬＰＣＶＤ又はＡＰＣＶ
Ｄにて形成する請求項９記載の製造方法。 - 【請求項１１】 Ｎ形非晶質シリコン層、第１絶縁層、
Ｐ形非晶質シリコン層、第２絶縁層を１００ｎｍほどの
同じ厚さで形成する請求項９又は請求項１０記載の製造
方法。 - 【請求項１２】 第５の工程でゲート電極層を形成した
後、３８０℃設定で５００ｎｍほどの保護酸化膜を蒸着
してコンタクトを形成する工程を更に実施する請求項９
〜１１のいずれか１項に記載の製造方法。 - 【請求項１３】 第５の工程において、ゲート絶縁層を
１００ｎｍほどの厚さで形成する請求項９〜１２のいず
れか１項に記載の製造方法。 - 【請求項１４】 ソース及びドレイン電極と、ソース電
極とドレイン電極との間をつなぐチャネル領域と、ソー
ス電極端部上とチャネル領域端部下との間に形成された
第１バッファ層と、ドレイン電極端部上とチャネル領域
端部下との間に形成された第２バッファ層と、チャネル
領域上部のゲート電極と、を有してなる第１及び第２ト
ランジスタをもつことを特徴とするＣＭＯＳトランジス
タ。 - 【請求項１５】 基板上に形成されたソース及びドレイ
ン層と、これらソース層とドレイン層の間を接続するチ
ャネル層と、これらソース及びドレイン層とチャネル層
とのオーバーラップ部分の層間に形成されたバッファ層
と、チャネル層上部のゲート電極層と、を有してなるこ
とを特徴とする薄膜トランジスタ。 - 【請求項１６】 ゲート電極と、該ゲート電極下のゲー
ト絶縁層と、該ゲート絶縁層下の半導体層と、該半導体
層をチャネル領域とする第１導電形シリコン層と、これ
ら半導体層と第１導電形シリコン層のオーバーラップ部
分のバッファ層と、からなる第１素子、及び、該第１素
子から分離されて前記第１導電形シリコン層及びバッフ
ァ層を形成するためのシリコン層及び絶縁層上に形成さ
れ、ゲート電極と、該ゲート電極下のゲート絶縁層と、
該ゲート絶縁層下の半導体層と、該半導体層をチャネル
領域とする第２導電形シリコン層と、これら半導体層と
第２導電形シリコン層のオーバーラップ部分のバッファ
層と、からなる第２素子、を有してなることを特徴とす
る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033638A JP2777101B2 (ja) | 1996-02-21 | 1996-02-21 | トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033638A JP2777101B2 (ja) | 1996-02-21 | 1996-02-21 | トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232580A true JPH09232580A (ja) | 1997-09-05 |
| JP2777101B2 JP2777101B2 (ja) | 1998-07-16 |
Family
ID=12392003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033638A Expired - Lifetime JP2777101B2 (ja) | 1996-02-21 | 1996-02-21 | トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777101B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342616B2 (en) * | 2001-06-05 | 2008-03-11 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabricating method thereof |
| JP2008244027A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 有機トランジスタ及び有機トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259555A (ja) * | 1988-04-08 | 1989-10-17 | Seiko Epson Corp | 半導体装置及び製造方法 |
| JPH0613405A (ja) * | 1992-06-26 | 1994-01-21 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
-
1996
- 1996-02-21 JP JP8033638A patent/JP2777101B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259555A (ja) * | 1988-04-08 | 1989-10-17 | Seiko Epson Corp | 半導体装置及び製造方法 |
| JPH0613405A (ja) * | 1992-06-26 | 1994-01-21 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342616B2 (en) * | 2001-06-05 | 2008-03-11 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabricating method thereof |
| JP2008244027A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 有機トランジスタ及び有機トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2777101B2 (ja) | 1998-07-16 |
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