KR20130040135A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 미세한 구조이어도 높은 전기적 특성을 갖는 트랜지스터를 수율 좋게 제공한다. 상기 트랜지스터를 포함하는 반도체 장치에 있어서도 고성능화, 고신뢰성화, 및 고생산화를 달성한다.
채널 형성 영역, 및 채널 형성 영역을 사이에 개재한 저저항 영역을 포함하는 산화물 반도체막, 게이트 절연막, 및 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막이 제공된 게이트 전극층이 순차적으로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은 산화물 반도체막 및 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하여 제공된다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유한 아모퍼스 산화물(In-Ga-Zn-O계 아모퍼스 산화물)로 이루어진 반도체층을 사용한 트랜지스터가 기재되어 있다(특허문헌 1 참조).
일본국 특개2011-181801호 공보
그런데, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
더 고성능의 반도체 장치를 실현하기 위하여 미세화된 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜, 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성, 및 그 제작 방법을 제공하는 것을 목적 중 하나로 한다.
또한, 트랜지스터의 미세화에 따라 제작 공정에서의 수율의 저하가 우려된다.
미세한 구조이어도 높은 전기적 특성 및 신뢰성을 갖는 트랜지스터를 수율 좋게 제공하는 것을 목적 중 하나로 한다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에 있어서도 고성능화, 고신뢰성화, 및 고생산화를 달성하는 것을 목적 중 하나로 한다.
산화물 반도체막, 게이트 절연막, 및 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막이 제공된 게이트 전극층이 순차적으로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은 산화물 반도체막 및 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하여 제공된다. 산화물 반도체막은 채널 형성 영역, 및 바람직하게는 채널 형성 영역을 사이에 개재한 저저항 영역을 포함한다.
게이트 전극층의 상면 및 측면이 산화 알루미늄막을 포함하는 절연막으로 덮여 있기 때문에, 소스 전극층 및 드레인 전극층이 게이트 전극층의 상면과 중첩되어도 산화 알루미늄막을 포함하는 절연막에 의하여 소스 전극층 또는 드레인 전극층과 게이트 전극층과의 단락 등의 전기적 불량을 방지할 수 있다. 따라서, 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
또한, 상기 반도체 장치에 있어서, 산화물 반도체막에는 제작 공정에서 산소가 도입되어, 산화물 반도체막은 산소를 많이(과잉으로) 함유한 막이 된다. 게이트 전극층의 상면 및 측면을 산화 알루미늄막을 포함하는 절연막으로 덮음으로써 게이트 전극층과 중첩되는 산화물 반도체막의 채널 형성 영역 및 저저항 영역을 부분적으로 산화 알루미늄막을 포함하는 절연막으로 덮는 구성으로 할 수 있다.
산화 알루미늄막을 포함하는 절연막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두가 막을 통과하는 것을 차단하는 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막을 포함하는 절연막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다. 따라서, 트랜지스터에 안정된 전기적 특성을 부여할 수 있다.
산화물 반도체막에, 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 게이트 전극층을 마스크로 하여 산화물 반도체막에 자기 정합적으로 도펀트를 도입시켜, 산화물 반도체막에 있어서 채널 형성 영역을 끼우도록 채널 형성 영역보다 저항이 낮으며 도펀트를 포함하는 저저항 영역을 형성한다. 도펀트는 산화물 반도체막의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역을 사이에 개재한 저저항 영역을 포함하는 산화물 반도체막을 가짐으로써, 상기 트랜지스터는 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이나 고속 응답이 가능하게 된다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 채널 형성 영역과 중첩되는 게이트 절연막 위에 게이트 전극층과, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과, 산화물 반도체막, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 갖는 반도체 장치이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막 위에 제공된 채널 형성 영역, 및 채널 형성 영역을 사이에 개재한 저저항 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 채널 형성 영역과 중첩되는 게이트 절연막 위에 게이트 전극층과, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과, 저저항 영역, 그리고 산화 알루미늄을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 갖고, 저저항 영역은 도펀트를 포함하는 반도체 장치이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 채널 형성 영역과 중첩되는 게이트 절연막 위에 게이트 전극층과, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 및 산화 알루미늄막을 포함하는 절연막 위에, 산화물 반도체막에 도달하는 개구가 제공된 층간 절연층과, 개구에 제공된 산화물 반도체막, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 갖는 장치이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막 위에 제공된 채널 형성 영역, 및 채널 형성 영역을 사이에 개재한 저저항 영역을 포함하는 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 채널 형성 영역과 중첩되는 게이트 절연막 위에 게이트 전극층과, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 및 산화 알루미늄막을 포함하는 절연막 위에, 저저항 영역에 도달하는 개구가 제공된 층간 절연층과, 개구에 제공된 저저항 영역, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 갖고, 저저항 영역은 도펀트를 포함하는 반도체 장치이다.
산화물 반도체막에 있어서, 게이트 전극층 및 산화 알루미늄막을 포함하는 절연막과 중첩되는 영역은, 게이트 전극층 및 산화 알루미늄막을 포함하는 절연막과 중첩되지 않는 영역보다 높은 산소 농도를 갖는 구성으로 하여도 좋다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막을 형성하고, 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막을 형성하고, 산화물 반도체막, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막을 형성하고, 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체막에 도펀트를 선택적으로 도입함으로써 저저항 영역을 형성하고, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막을 형성하고, 저저항 영역, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막을 형성하고, 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막을 형성하고, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 및 산화 알루미늄막을 포함하는 절연막 위에 층간 절연층을 형성하고, 층간 절연층에 산화물 반도체막, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면이 부분적으로 노출되는 개구를 형성하고, 개구에 산화물 반도체막, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 기재하는 발명의 구성의 일 형태는, 산화물 절연막을 형성하고, 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체막에 도펀트를 선택적으로 도입함으로써 저저항 영역을 형성하고, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막을 형성하고, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 및 산화 알루미늄막을 포함하는 절연막 위에 층간 절연층을 형성하고, 층간 절연층에 저저항 영역, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면이 부분적으로 노출되는 개구를 형성하고, 개구에 저저항 영역, 그리고 산화 알루미늄막을 포함하는 절연막의 상면 및 측면과 부분적으로 접하는 배선층을 형성하는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 게이트 절연막을 게이트 전극층을 마스크로 하여 에칭하고, 산화 알루미늄막을 포함하는 절연막이 산화물 반도체막과 접하는 구성으로 하여도 좋고, 산화 알루미늄막을 포함하는 절연막과 산화물 반도체막 사이에 게이트 절연막을 제공하는 구성으로 하여도 좋다.
상기 구성에 있어서, 산화물 반도체막 아래에 저저항 영역에 접하여 배선층(소스 전극층 또는 드레인 전극층)과 중첩되는 전극층을 제공하여도 좋다. 전극층은 산화물 절연막 위에 제공되어도 좋고, 산화물 절연막 내에 매립되도록 제공되어도 좋다.
산화물 반도체막 아래, 배선층(소스 전극층, 또는 드레인 전극층)과 산화물 반도체막과의 접촉 영역(콘택트 영역)에 전극층을 제공함으로써, 소스 전극층 및 드레인 전극층으로서 기능하는 배선층과, 산화물 반도체막과의 접촉 저항을 경감할 수 있으므로, 트랜지스터의 온 특성을 향상시킬 수 있다.
상기 구성에 있어서, 산화물 반도체막이 형성되는 산화물 절연막 표면을 평탄화 처리에 의하여 평탄화하여도 좋다. 막 두께가 얇은 산화물 반도체막을 피복성 좋게 제공할 수 있다. 평탄화 처리로서는, 화학적 기계 연마법, 에칭법, 플라즈마 처리 등을 단독으로, 또는 조합으로 사용할 수 있다.
또한, 산화물 반도체막에 수소 또는 수분을 방출시키는 가열 처리(탈수화 또는 탈수소화 처리)를 행하여도 좋다. 또한, 산화물 반도체막으로서 결정성 산화물 반도체막을 사용하는 경우, 결정화를 위한 가열 처리를 행하여도 좋다.
본 발명의 일 형태는, 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터를 갖는 반도체 장치, 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
미세한 구조이어도 높은 전기적 특성 및 신뢰성을 갖는 트랜지스터를 수율 좋게 제공할 수 있다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성할 수 있다.
도 1a는 반도체 장치의 일 형태를 설명한 평면도이고, 도 1b는 반도체 장치의 일 형태를 설명한 단면도.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명한 단면도.
도 3a 및 도 3b는 반도체 장치의 일 형태를 설명한 단면도.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명한 단면도.
도 5a는 반도체 장치의 일 형태를 설명한 평면도이고, 도 5b 및 도 5c는 반도체 장치의 일 형태를 설명한 단면도.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b는 반도체 장치의 일 형태를 도시한 평면도이고, 도 6c는 반도체 장치의 일 형태를 도시한 회로도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 반도체 장치의 일 형태를 도시한 사시도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b는 반도체 장치의 일 형태를 도시한 평면도.
도 9a 및 도 9b는 반도체 장치의 일 형태를 도시한 회로도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12는 반도체 장치의 일 형태를 도시한 블록도.
이하에서는 본 명세서에 기재하는 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 기재하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 또한, 본 명세서에 기재하는 발명은 이하에 기재하는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, "제1 ", "제2 "로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 및 도 1b를 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조이어도 좋고, 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 1a 및 도 1b에 도시된 트랜지스터(440a)는 톱 게이트 구조를 갖는 트랜지스터의 일례다. 도 1a는 평면도이고, 도 1a 중의 일점 쇄선 X1-Y1에서 절단한 단면이 도 1b에 상당한다. 또한, 도 1a는 층간 절연막(415)을 생략한 도면이다.
채널 길이 방향의 단면도인 도 1b에 도시된 바와 같이, 트랜지스터(440a)를 포함하는 반도체 장치는, 산화물 절연막(436)이 제공된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 저저항 영역(404a), 저저항 영역(404b)을 포함하는 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401), 게이트 전극층(401)의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막(414), 층간 절연막(415), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
층간 절연막(415)은 트랜지스터(440a)에 의한 요철을 평탄화하도록 제공되고, 저저항 영역(404a), 저저항 영역(404b), 산화 알루미늄막을 포함하는 절연막(414), 게이트 절연막(402)이 노출되는 개구를 갖는다. 상기 개구에 산화물 반도체막(403)의 저저항 영역(404a), 저저항 영역(404b), 게이트 절연막(402), 그리고 산화 알루미늄막을 포함하는 절연막(414)의 상면 및 측면과 부분적으로 접하여 소스 전극층(405a), 및 드레인 전극층(405b)이 제공된다.
본 실시형태에서는, 산화 알루미늄막을 포함하는 절연막(414)으로서 산화 알루미늄막을 사용한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440a)에 안정적인 전기적 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다. 또한, 산화 알루미늄막은, 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화 알루미늄막을 사용하는 경우에는, AlOx(다만, x>1.5)로 하면 좋다.
게이트 전극층(401)의 상면 및 측면이 산화 알루미늄막을 포함하는 절연막(414)으로 덮여 있기 때문에, 소스 전극층(405a) 및 드레인 전극층(405b)이 게이트 전극층(401)의 상면과 중첩되어도 산화 알루미늄막을 포함하는 절연막(414)에 의하여 소스 전극층(405a) 또는 드레인 전극층(405b)과 게이트 전극층(401)의 단락 등의 전기적 불량을 방지할 수 있다. 따라서, 미세한 구조를 갖는 트랜지스터(440a)를 수율 좋게 제작할 수 있다.
산화 알루미늄막을 포함하는 절연막은 게이트 전극층의 상면 및 측면을 덮는 구조이면 좋고, 트랜지스터(440a)와 마찬가지로 게이트 절연막 위에 제공되어도 좋고, 산화물 반도체막과 접하는 구조이어도 좋다. 예를 들어, 도 3a에 도시된 트랜지스터(410a)와 마찬가지로 게이트 전극층(401)을 마스크로 하여 게이트 절연막(402)을 에칭하고, 게이트 전극층(401) 및 게이트 절연막(402)의 적층 상면 및 측면을 덮도록 산화 알루미늄막을 포함하는 절연막(414)을 제공하는 구조이어도 좋다. 트랜지스터(410a)에서는 산화물 반도체막(403)과 산화 알루미늄막을 포함하는 절연막(414)이 접한다.
또한, 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막은, 도 3a에 도시된 바와 같이 연속된 단막을 사용할 수 있다. 또한, 복수의 막이어도 좋고, 예를 들어, 도 3b에 도시된 트랜지스터(410b)와 마찬가지로 게이트 전극층(401) 측면을 덮는 산화 알루미늄막을 포함하는 절연막(414a)과 산화 알루미늄막을 포함하는 절연막(414b), 및 게이트 전극층(401)의 상면을 덮는 산화 알루미늄막을 포함하는 절연막(414c)의 복수의 막을 제공하는 구조이어도 좋다.
또한, 반도체 장치의 제작 공정에서, 산화물 반도체막(403)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
트랜지스터(440a)에 제공되는 산화물 반도체막(403)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성 대비, 산소의 함유량이 과잉인 영역이 포함되는 막으로 하는 것이 바람직하다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론비를 초과할 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과할 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
게이트 전극층(401)의 상면 및 측면을 산화 알루미늄막을 포함하는 절연막(414)으로 덮음으로써 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역(409) 및 저저항 영역(404a), 저저항 영역(404b)을 부분적으로 산화 알루미늄막을 포함하는 절연막(414)으로 덮는 구성으로 할 수 있다.
산화 알루미늄막을 포함하는 절연막(414)은 수소, 수분 등의 불순물 및 산소의 양쪽 모두가 막을 통과하는 것을 차단하는 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막을 포함하는 절연막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다. 따라서, 트랜지스터(440a)에 안정적인 전기적 특성을 부여할 수 있다.
또한, 게이트 전극층(401)을 마스크로 하여 산화물 반도체막(403)으로 자기 정합적으로 도펀트를 도입시켜, 산화물 반도체막(403)에 있어서 채널 형성 영역(409)을 끼우도록 채널 형성 영역(409)보다 저항이 낮으며 도펀트를 포함하는 저저항 영역(404a), 저저항 영역(404b)을 형성한다. 도펀트는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
상기 트랜지스터(440a)는 채널 길이 방향으로 채널 형성 영역(409)을 사이에 개재한 저저항 영역(404a), 저저항 영역(404b)을 포함하는 산화물 반도체막(403)을 가짐으로써, 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이나 고속 응답이 가능하게 된다.
산화물 반도체막(403)에 사용되는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 감소시키기 위한 스테빌라이저로서, 그들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 한 종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또 m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수 비율이 In: Ga: Zn=1: 1: 1(=1/3: 1/3: 1/3), In: Ga: Zn=2: 2: 1(=2/5: 2/5: 1/5), 또는 In: Ga: Zn=3: 1: 2(=1/2: 1/6: 1/3)인 In-Ga-Zn계 산화물이나 그 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수 비율이 In: Sn: Zn= 1: 1: 1(=1/3: 1/3: 1/3), In: Sn: Zn= 2: 1: 3(=1/3: 1/6: 1/2) 또는 In: Sn: Zn= 2: 1: 5(=1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 그 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 사용한 경우에 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수 비율이 In: Ga: Zn=a: b: c(a＋b＋c=1)인 산화물의 조성이, 원자수 비율이 In: Ga: Zn=A: B: C(A＋B＋C=1)인 산화물의 근방의 조성을 갖는 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 뜻한다. r로서는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에 수직의 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기적 특성의 변동을 저감하는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 마찬가지로 결정부를 갖는 산화물 반도체에서는, 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 아모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
Ra란, JIS B 0601: 2001(ISO4287: 1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"으로 표현할 수 있고, 하기 수학식으로 정의된다.
[수학식]
Figure pat00001
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면을 가리키며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역이고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의하여 측정 가능하다.
산화물 반도체막(403)의 막 두께는, 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 성막하여도 좋다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성된다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개하고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가, 결정 상태를 유지한 상태에서 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감시킴으로써, 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이여, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에서 기재한다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수로 혼합하고, 가압 처리를 행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 제작한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol수 비율은 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4: 2: 3, 또는 3: 1: 2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
도 2a 내지 도 2d는 트랜지스터(440a)를 갖는 반도체 장치의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 산화물 절연막(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 제작한 후, 박리하고 가요성 기판으로 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위하여, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440a) 사이에 박리층을 제공하면 좋다.
산화물 절연막(436)으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
산화물 절연막(436)은 단층 구조 및 적층 구조 중 어느 쪽이라도 좋다. 예를 들어, 기판(400) 위에 산화 실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체막(403)을 순차적으로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수 비율이 In: Zr: Zn=1: 1: 1인 In-Zr-Zn계 산화물막, 산화물 반도체막(403)을 순차적으로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수 비율이 In: Gd: Zn=1: 1: 1인 In-Gd-Zn계 산화물막, 산화물 반도체막(403)을 순차적으로 적층하여도 좋다.
본 실시형태에서는 산화물 절연막(436)으로서 스퍼터링법을 사용하여 형성하는 산화 실리콘막을 사용한다.
또한, 산화물 절연막(436)과 기판(400) 사이에 질화물 절연막을 제공하여도 좋다. 질화물 절연막은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
다음에, 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다.
산화물 절연막(436)은 산화물 반도체막(403)과 접하기 때문에 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화물 절연막(436)으로서 산화 실리콘막을 사용하는 경우에는, SiO2 +α(다만, α>0)로 한다. 이와 같은 산화물 절연막(436)을 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있고 특성을 양호하게 할 수 있다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소 공급원으로서, 산소를 많이(과잉으로) 함유한 산화물 절연막(436)을 산화물 반도체막(403)과 접하도록 제공함으로써, 상기 산화물 절연막(436)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 산화물 절연막(436)에, 적어도 일부가 접한 상태에서 가열 처리를 행함으로써, 산화물 반도체막(403)에 산소를 공급하여도 좋다.
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소 또는 물이 가능한 한 함유되지 않도록 하기 위하여, 산화물 반도체막(403) 형성의 전(前) 처리로서, 스퍼터링 장치의 예비 가열실에서 산화물 절연막(436)이 형성된 기판을 예비 가열하여, 기판 및 산화물 절연막(436)에 흡착된 수소, 수분 등의 불순물을 탈리시키고 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은, 크라이오 펌프(cryo pump)가 바람직하다.
산화물 절연막(436)에서 산화물 반도체막(403)이 접하여 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질시키는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 산화물 절연막(436) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 산화물 절연막(436) 표면의 요철 상태에 따라 적절히 설정하면 좋다.
평탄화 처리는 예를 들어 산화물 절연막(436)으로서 사용하는 산화 실리콘막 표면에 화학적 기계 연마법에 의하여 연마 처리를 행하고, 산화 실리콘막 표면에서의 평균 면 거칠기(Ra)를 약 0.15nm로 하면 좋다.
또한, 산화물 반도체막(403)은 성막시에 산소가 많이 함유되도록 설정한 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성함 등)으로 형성하여, 산소를 많이 함유한(바람직하게는 결정 상태의 산화물 반도체의 화학량론적 조성 대비, 산소의 함유량이 과잉인 영역이 포함되는) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서 산화물 반도체막(403)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 조성이 In: Ga: Zn=3: 1: 2[원자 백분율]인 금속 산화물 타깃을 사용하여, In-Ga-Zn계 산화물막(IGZO막)을 형성한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체막을 치밀한 막으로 할 수 있다.
산화물 반도체막(403)을, 형성할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 폭로시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 폭로시키지 않고 연속적으로 형성하면, 산화물 절연막(436) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
다음에, 산화물 반도체막(403)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 결정성 산화물 반도체막에 산소의 공급을 행한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
본 실시형태에서의 트랜지스터(440a)의 제작 공정에 있어서, 산소 도입 공정은 산화물 반도체막(403)을 형성한 후, 게이트 전극층(401)이 형성되기 전까지에 행하는 것이 바람직하다. 산화물 반도체막(403)으로의 산소의 도입은 복수 횟수 행하여도 좋다.
또한, 산소 도입 공정은 산소를 산화물 반도체막(403)에 직접 도입하여도 좋고, 게이트 절연막 등의 다른 막을 통과시켜 산화물 반도체막(403)에 도입하여도 좋다. 다른 막을 통과하여 산소를 산화물 반도체막(403)에 도입시키는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하면 좋지만, 노출된 산화물 반도체막(403)으로 산소를 직접 도입시키는 경우에는 플라즈마 처리 등도 사용할 수 있다.
본 실시형태에서는, 이온 주입법에 의하여, 산화물 반도체막(403)에 산소를 주입한다. 산소의 주입 공정에 의하여, 산화물 반도체막(403)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성 대비, 산소의 함유량이 과잉인 영역이 포함되어 있는 산화물 반도체막(403)이 된다.
예를 들어, 산소 도입 공정에 의하여 도입된 산화물 반도체막(403)에 있어서의 산소 농도를 1×1018/cm3 이상 3×1021/cm3 이하로 하는 것이 바람직하다. 또한, 산소 과잉 영역은 산화물 반도체막(403)의 일부(계면도 포함함)에 존재하면 좋다. 따라서, 산소를 도입함으로써 산화물 절연막(436), 산화물 반도체막(403), 및 게이트 절연막(402)의 적층에 있어서 산화물 절연막(436)과 산화물 반도체막(403)의 계면, 산화물 반도체막(403) 내, 또는 산화물 반도체막(403)과 게이트 절연막(402)의 계면 중 적어도 하나에 산소를 함유시킨다.
산화물 반도체막(403)은, 결정 상태의 산화물 반도체의 화학량론적 조성 대비, 산소의 함유량이 과잉인 영역을 포함한다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론비를 초과할 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과할 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다. 이와 같은 산화물 반도체의 조성은 InGaZnmOm +3x(X>1)로 나타낼 수 있다. 예를 들어, m=1일 때, 산화물 반도체의 조성은 InGaZnO1 +3x(x>1)이 되고, 산소 과잉인 경우에는, 1+3x가 4를 초과하는 값을 나타낸다.
공급된 산소에 의하여, 산화물 반도체막(403) 내에 존재하는 산소 결손을 보전할 수 있다.
또한, 산화물 반도체에서, 산소는 주된 성분 재료 중 하나이다. 이 때문에, 산화물 반도체막 내의 산소 농도를, SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여, 정확하게 어림잡는 것은 어렵다. 즉, 산화물 반도체막에 산소가 의도적으로 첨가된 것인지 아닌지를 판별하는 것은 어렵다고 할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하고, 자연계에 있어서의 이들 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204% 정도인 것이 알려져 있다. 즉, 산화물 반도체막 내에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의하여 어림잡을 수 있을 정도가 되기 때문에, 이들 농도를 측정함으로써, 산화물 반도체막 내의 산소 농도를 더 정확하게 어림잡는 것이 가능한 경우가 있다. 따라서, 이들 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가된 것인지 아닌지를 판별하여도 좋다.
본 실시형태와 같이, 산소를 직접 산화물 반도체막(403)으로 도입하는 경우에는, 산화물 반도체막(403)과 접하는 절연막(산화물 절연막(436), 게이트 절연막(402) 등)을, 반드시 산소를 많이 함유하는 막으로 할 필요는 없지만, 산화물 반도체막(403)과 접하는 절연막(산화물 절연막(436), 게이트 절연막(402) 등)을, 산소를 많이 함유하는 막으로 하고, 또한 산소를 직접 산화물 반도체막(403)에 도입하여, 복수의 산소 공급 방법을 행하여도 좋다.
다음에, 막 형상의 산화물 반도체막(403)을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막(403)으로 가공한다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막(403)의 에칭은 드라이 에칭이어도 좋고 웨트 에칭이어도 좋으며, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막(403)의 웨트 에칭에 사용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭에 의하여 에칭 가공을 행하여도 좋다. 예를 들어, IGZO막을 ICP 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(BCl3: Cl2=60sccm: 20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공할 수 있다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 불활성 가스 중으로부터 기판을 내보내는 GRTA를 행하여도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 동일한 노(爐)에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리를 사용한 불순물의 배제 공정에 의하여 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막 형상의 산화물 반도체막(403)을 형성한 후 및 섬 형상의 산화물 반도체막(403)을 형성한 후 중 임의의 타이밍으로 행하면 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
산화물 반도체막(403)으로서 섬 형상으로 가공되기 전의 막 형상의 산화물 반도체막(403)이 산화물 절연막(436)을 덮은 상태에서 탈수화 또는 탈수소화를 위한 가열 처리를 행하면, 산화물 절연막(436)에 함유되는 산소가 가열 처리에 의하여 방출되는 것을 방지할 수 있기 때문에 바람직하다.
또한, 탈수화 또는 탈수소화 처리에 의하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈되어 감소될 우려가 있다. 산화물 반도체막에 있어서, 산소가 이탈한 개소에서는 산소 결손이 존재하고, 그 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생기게 된다.
따라서, 탈수화 또는 탈수소화 처리를 행한 경우, 산화물 반도체막(403)에 산소를 공급하는 것이 바람직하다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
따라서, 산화물 반도체막(403)으로의 산소 도입 공정을 앞서 탈수화 또는 탈수소화 처리를 행하는 것이 바람직하다.
또한, 산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 산화물 절연막을 산화물 반도체막(403)과 접하도록 제공함으로써, 상기 산화물 절연막으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체막(403) 및 산화물 절연막에, 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막에 산소를 공급하여도 좋다.
수소 또는 수분을 산화물 반도체로부터 제거하여 불순물이 최대한 함유되지 않도록 고순도화시키고 산소를 공급하여 산소 결손을 보전함으로써, I형(진성) 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 이와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감할 수 있다.
다음에, 산화물 반도체막(403)을 덮는 게이트 절연막(442)을 형성한다.
또한, 게이트 절연막(442)의 피복성을 향상시키기 위하여 산화물 반도체막(403) 표면에도 상기 평탄화 처리를 행하여도 좋다. 특히 게이트 절연막(442)으로서 막 두께가 얇은 절연막을 사용하는 경우에 산화물 반도체막(403) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(442)은 1nm 이상 20nm 이하의 막 두께로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(442)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 성막하여도 좋다.
게이트 절연막(442)으로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다. 게이트 절연막(442)은 산화물 반도체막(403)과 접촉하는 부분에서 산소를 함유하는 것이 바람직하다. 특히 게이트 절연막(442)은 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(442)으로서 산화 실리콘막을 사용하는 경우에는 SiO2 ＋α(다만 α＞0)로 한다. 본 실시형태에서는, 게이트 절연막(442)으로서, SiO2 +α(다만, α>0)인 산화 실리콘막을 사용한다. 상기 산화 실리콘막을 게이트 절연막(442)으로서 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 또한, 게이트 절연막(442)은, 제작하는 트랜지스터의 사이즈나 게이트 절연막(442)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(442)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연막(442)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 게이트 절연막(442) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다.
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(442)과 접하는 게이트 전극층(401)의 한 층으로서, 질소를 함유한 금속 산화물막, 구체적으로는 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지며, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기적 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
다음에, 게이트 전극층(401)을 마스크로 하여 산화물 반도체막(403)에 도펀트(421)를 도입하여 저저항 영역(404a), 저저항 영역(404b)을 형성한다(도 2a 참조).
도펀트(421)는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는 15족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상의 원소를 사용할 수 있다.
도펀트(421)는, 주입법에 의하여 다른 막(예를 들어, 게이트 절연막(402))을 통과하여 산화물 반도체막(403)에 도입할 수도 있다. 도펀트(421) 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(421)의 단체 이온, 또는 불화물, 염화물 이온을 사용하면 바람직하다.
도펀트(421) 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(421)로서 인을 사용하며 이온 주입법으로 인 이온을 주입한다. 또한, 도펀트(421)의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
저저항 영역에 있어서의 도펀트(421)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
기판(400)을 가열하면서 도펀트(421)를 도입하여도 좋다.
또한, 산화물 반도체막(403)에 도펀트(421)를 도입하는 처리는 복수 횟수 행하여도 좋고, 도펀트도 복수 종류 사용하여도 좋다.
또한 도펀트(421) 도입 처리를 행한 후, 가열 처리를 행하여도 좋다. 가열 조건으로서는 온도를 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 하여 산소 분위기하에서 1시간 동안 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 공기)하에서 가열 처리를 행하여도 좋다.
본 실시형태에서는, 이온 주입법에 의하여 산화물 반도체막(403)에 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압을 30kV로 하고, 도즈량을 1.0×1015ions/cm2로 한다.
산화물 반도체막(403)을 CAAC-OS막으로 한 경우, 도펀트(421)의 도입에 의하여, 일부 비정질화하는 경우가 있다. 이 경우에 도펀트(421) 도입 후에 가열 처리함으로써, 산화물 반도체막(403)의 결정성을 회복시킬 수 있다.
따라서, 채널 형성 영역(409)을 개재하여 저저항 영역(404a) 및 저저항 영역(404b)이 제공된 산화물 반도체막(403)이 형성된다.
다음에, 게이트 전극층(401)을 덮는 산화 알루미늄막을 포함하는 절연막을 형성하고, 상기 산화 알루미늄막을 포함하는 절연막을 에칭하여 산화 알루미늄막을 포함하는 절연막(414)을 형성한다. 또한, 게이트 전극층(401) 및 산화 알루미늄막을 포함하는 절연막(414)을 마스크로 하여 게이트 절연막(442)을 에칭함으로써 게이트 절연막(402)을 형성한다(도 2b 참조).
산화 알루미늄막을 포함하는 절연막(414)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋지만, 적어도 산화 알루미늄막을 포함한다.
산화 알루미늄막을 포함하는 절연막(414)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등을 사용하여 형성할 수 있다.
산화 알루미늄막 이외에 산화 알루미늄막을 포함하는 절연막(414)으로서는, 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막 등을 사용할 수 있다. 또한 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 또는 금속 질화물막(예를 들어, 질화 알루미늄막)도 사용할 수 있다.
본 실시형태에서는, 산화 알루미늄막을 포함하는 절연막(414)으로서 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 산화 알루미늄막을 포함하는 절연막(414)의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다.
산화 알루미늄막을 포함하는 절연막(414)은 물, 수소 등의 불순물을 혼입시키지 않는 방법 등을 적절히 사용하여 형성하는 것이 바람직하다.
산화물 반도체막의 형성시와 마찬가지로, 산화 알루미늄막을 포함하는 절연막(414)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기가 행해진 성막실에서 형성한 산화 알루미늄막을 포함하는 절연막(414)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 산화 알루미늄막을 포함하는 절연막(414)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이라도 좋다.
산화 알루미늄막을 포함하는 절연막(414)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막(403) 위에 형성되는 산화 알루미늄막을 포함하는 절연막(414)으로서 사용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두가 막을 통과하지 않도록 차단하는 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다. 따라서, 트랜지스터(440a)에 안정적인 전기적 특성을 부여할 수 있다.
산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401), 산화 알루미늄막을 포함하는 절연막(414) 위에 층간 절연막(415)을 형성한다. 또한, 층간 절연막(415)은 트랜지스터(440a)에 의하여 생기는 요철을 평탄화할 수 있을 만큼의 막 두께를 갖는 것이 바람직하다. 본 실시형태에서는, CVD법에 의하여 형성한 산화 질화 실리콘막을 형성한다.
층간 절연막(415)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 층간 절연막(415)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 트랜지스터에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드, 아크릴, 벤조사이클로부텐 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
층간 절연막(415)에 산화물 반도체막(403)(저저항 영역(404a), 저저항 영역(404b)), 게이트 절연막(402) 산화 알루미늄막을 포함하는 절연막(414)의 상면 및 측면이 부분적으로 노출되는 개구(445a) 및 개구(445b)를 형성한다(도 2c 참조).
개구(445a) 및 개구(445b)는 2장의 마스크를 사용한 2회의 에칭 처리에 의하여 형성하여도 좋다.
개구(445a) 및 개구(445b)를 형성할 때, 산화 알루미늄막을 포함하는 절연막(414)이 에칭 스토퍼로서 기능하기 때문에, 게이트 전극층(401)이 노출되지 않는다. 따라서, 개구(445a) 및 개구(445b)를 형성하는 에칭 공정에 있어서, 층간 절연막(415)과 산화 알루미늄막을 포함하는 절연막(414)의 선택 비율이 높은 조건(에칭 조건, 층간 절연막(415)과 산화 알루미늄막을 포함하는 절연막(414)의 재료)으로 설정한다.
개구(445a) 및 개구(445b)에 소스 전극층(405a), 드레인 전극층(405b)을 형성한다. 소스 전극층(405a), 드레인 전극층(405b)을 사용하여 다른 트랜지스터와 접속시키고, 다양한 회로를 구성할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)은 게이트 전극층(401)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있고, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 또는 위측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층(405a), 드레인 전극층(405b)에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
예를 들어, 소스 전극층(405a), 드레인 전극층(405b)으로서 몰리브덴막의 단층, 질화 탄탈막과 구리막이 적층된 것, 또는 질화 탄탈막과 텅스텐막이 적층된 것 등을 사용할 수 있다.
이상의 공정으로, 본 실시형태의 트랜지스터(440a)가 제작된다(도 2d 참조).
또한, 도 4a에 도시된 트랜지스터(440b)와 마찬가지로 소스 전극층(405a), 드레인 전극층(405b)에 화학적 기계 연마법에 의하여 연마 처리를 행하여 층간 절연막(415)이 노출되도록 소스 전극층(405a), 드레인 전극층(405b)을 부분적으로 제거하여도 좋다. 트랜지스터(440b)에 있어서, 소스 전극층(405a), 드레인 전극층(405b)은 층간 절연막(415) 표면에 돌출하지 않고 매립된 구조가 된다. 또한, 소스 전극층(405a), 드레인 전극층(405b)과 접하여 배선층(435a), 배선층(435b)을 제공할 수 있다. 채널 길이 방향에 있어서 소스 전극층(405a)과 드레인 전극층(405b)과의 폭보다 배선층(435a)과 배선층(435b)과의 폭을 더 길게 할 수 있어 가공 프로세스가 용이해진다.
배선층(435a), 배선층(435b)은 게이트 전극층(401), 소스 전극층(405a), 드레인 전극층(405b)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있고, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 또는 위측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 배선층(435a), 배선층(435b)에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)을 제거하기 위해서는, 화학적 기계 연마법 이외에 다른 절삭(연삭, 연마) 방법을 사용하여도 좋다. 또한, 화학적 기계 연마법 등의 절삭(연삭, 연마) 방법 이외에 에칭(드라이 에칭, 웨트 에칭)법이나 플라즈마 처리 등을 조합하여도 좋다. 예를 들어, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭이나 플라즈마 처리(역 스퍼터링 등)를 행하여 처리 표면의 평탄성 향상을 도모하여도 좋다. 절삭(연삭, 연마) 방법에 에칭법, 플라즈마 처리 등을 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 소스 전극층(405a), 드레인 전극층(405b)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 도 4b에 도시된 트랜지스터(440c)와 마찬가지로 층간 절연막(415)을 제공하지 않는 구조로 하여도 좋다.
본 실시형태의 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c)에서 소스 전극층(405a), 드레인 전극층(405b)은 노출된 산화물 반도체막(403)의 상면, 및 산화 알루미늄막을 포함하는 절연막(414)의 상면 및 측면과 부분적으로 접하여 제공되어 있다.
게이트 전극층(401)의 상면 및 측면이 산화 알루미늄막을 포함하는 절연막(414)으로 덮여 있기 때문에, 소스 전극층(405a), 드레인 전극층(405b)이 게이트 전극층(401)의 상면과 중첩되어도 산화 알루미늄막을 포함하는 절연막(414)에 의하여 소스 전극층(405a) 또는 드레인 전극층(405b)과 게이트 전극층(401) 사이의 단락 등의 전기적 불량을 방지할 수 있다. 따라서, 미세한 구조를 갖는 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c)를 수율 좋게 제작할 수 있다.
또한, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과 게이트 전극층(401)의 거리는 산화 알루미늄막을 포함하는 절연막(414)의 채널 길이 방향의 폭이 되어 더 미세화를 달성할 수 있는 외에, 제작 공정에 있어서 더 편차 없이 제어할 수 있다.
따라서, 예를 들어 도 4c에 도시된 트랜지스터(440d)와 마찬가지로 층간 절연막(415)에 형성되는 소스 전극층(405a), 드레인 전극층(405b)을 제공하는 개구(445a), 개구(445b)가 제작 공정에 있어서 위치가 약간 어긋나게 되어도, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과 게이트 전극층(401)의 거리는 동일하게 할 수 있다. 따라서, 제작 공정에서 발생하는 트랜지스터(440d)의 전기적 특성에 대한 불량이나 편차를 경감할 수 있다.
이와 같이, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리를 짧게 할 수 있기 때문에, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역), 및 게이트 전극층(401) 사이의 저항이 저감되고, 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d)의 온 특성을 향상시킬 수 있게 된다.
상술한 바와 같이, 반도체 장치에 있어서, 특성의 편차가 적은 미세한 구조를 갖는 온 특성이 높은 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d)를 수율 좋게 제공할 수 있다.
따라서, 미세화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 5a 내지 도 5c를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 마찬가지의 기능을 갖는 부분, 및 공정은 상기 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 5a 내지 도 5c에 도시된 트랜지스터(430a), 트랜지스터(430b)는 톱 게이트 구조를 갖는 트랜지스터의 일례다. 도 5a는 트랜지스터(430a)의 평면도이고, 도 5a 중의 일점 쇄선 X2-Y2에서 절단한 단면이 도 5b에 상당한다. 또한, 도 5a는 층간 절연막(415)을 생략한 도면이다. 또한, 도 5c는 트랜지스터(430b)의 단면도이다.
채널 길이 방향의 단면도인 도 5b 및 도 5c에 도시된 바와 같이, 트랜지스터(430a), 트랜지스터(430b)를 포함하는 반도체 장치는, 산화물 절연막(436)이 제공된 절연 표면을 갖는 기판(400) 위에 전극층(465a), 전극층(465b), 전극층(465a) 및 전극층(465b)과 접하고, 또 채널 형성 영역(409), 저저항 영역(404a), 저저항 영역(404b)을 포함하는 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401), 게이트 전극층(401)의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막(414), 층간 절연막(415), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
본 실시형태에서 기재한 트랜지스터(430a), 트랜지스터(430b)는, 산화물 반도체막(403) 아래에 저저항 영역(404a), 저저항 영역(404b)과 접하여 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 전극층(465a), 전극층(465b)을 제공하는 예이다.
도 5a 및 도 5b에 도시된 트랜지스터(430a)는, 산화물 절연막(436) 위에 섬 형상의 전극층(465a), 전극층(465b)이 제공되고, 전극층(465a), 전극층(465b) 위에 접하여 산화물 반도체막(403)이 제공되어 있다. 전극층(465a), 전극층(465b)은 산화물 반도체막(403)의 저저항 영역(404a), 저저항 영역(404b)과 접하고, 또 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩된다. 또한, 트랜지스터(430a)는 소스 전극층(405a), 드레인 전극층(405b)에 연마 처리를 행하는 예이며, 소스 전극층(405a), 드레인 전극층(405b) 표면과 층간 절연막(415) 표면의 높이(기판(400) 표면으로부터의 높이)는 대략 일치한다.
도 5c에 도시된 트랜지스터(430b)는 산화물 절연막(436) 내에 매립되도록 섬 형상의 전극층(465a), 전극층(465b)이 제공되고, 전극층(465a), 전극층(465b) 위에 접하여 산화물 반도체막(403)이 제공되어 있다. 전극층(465a), 전극층(465b)은 산화물 반도체막(403)의 저저항 영역(404a), 저저항 영역(404b)과 접하고, 또 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩된다.
산화물 반도체막(403) 아래, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)의 접촉 영역(콘택트 영역)에 전극층(465a), 전극층(465b)이 제공됨으로써 소스 전극층(405a) 및 드레인 전극층(405b)과 산화물 반도체막(403)의 접촉 저항을 경감시킬 수 있기 때문에, 트랜지스터(430a), 트랜지스터(430b)의 온 특성을 향상시킬 수 있다.
또한, 전극층(465a)은 트랜지스터(430a), 트랜지스터(430b)의 소스 단자로서 사용할 수 있고, 전극층(465b)은 트랜지스터(430a), 트랜지스터(430b)의 드레인 단자로서도 사용할 수 있다.
전극층(465a), 전극층(465b)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용하여 형성된다. 또는 전극층(465a), 전극층(465b)으로서 산화물 반도체를 사용하여도 좋고, 상술한 재료를 사용하여 단층 또는 적층으로 할 수 있다.
산화물 반도체로서는, In-Ga-Zn계 산화물(IGZO라고도 표기함), 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들의 산화물 반도체 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
또한, 전극층(465a), 전극층(465b)에 산화물 반도체 재료를 적용하는 경우에는, 산화물 반도체막(403)을 섬 형상으로 가공할 때, 전극층(465a), 전극층(465b)이 가능한 한 에칭되지 않도록 적어도 산화물 절연막(436)으로부터 노출된 전극층(465a), 전극층(465b)과, 산화물 반도체막(403)이 에칭의 선택 비율을 취할 수 있는 재료를 사용할 필요가 있다. 다만, 에칭의 조건에 따라서는, 전극층(465a), 전극층(465b)이 부분적으로 에칭된 형상으로 될 경우도 있다. 또한, 전극층(465a), 전극층(465b)은 도펀트(불순물 원소)를 도입하여 저저항화시킨 도전성 재료, 반도체 재료를 사용할 수도 있다.
또한, 전극층(465a), 전극층(465b)에 산화물 반도체 재료를 적용한 경우, 산화물 반도체막의 재료나 성막 조건에 따라서는, 전극층(465a), 전극층(465b)과 산화물 반도체막의 계면이 불명확하게 될 경우도 있다. 또한, 계면이 불명확하게 되는 경우, 전극층(465a), 전극층(465b)과 산화물 반도체막의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성될 수도 있다.
전극층(465a), 전극층(465b)은 적어도 일부가 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 위치에 제공되면 좋고, 크기나 막 두께는 특별히 한정되지 않는다.
그러나, 트랜지스터(430a)와 마찬가지로 산화물 절연막(436) 위에 제공되는 경우, 위에 형성되는 박막의 산화물 반도체막(403)의 피복성을 고려하고, 전극층(465a), 전극층(465b)의 막 두께를 너무 크게 하지 않고, 또 단부에 테이퍼 각을 갖도록 형성하면 바람직하다.
한편, 트랜지스터(430b)와 마찬가지로, 산화물 절연막(436) 내에 매립되고, 그 표면이 연마 처리되는 경우, 전극층(465a), 전극층(465b)의 막 두께를 크게 하면 더 저저항으로 되기 때문에 바람직하다.
층간 절연막(415)은 트랜지스터(430a), 트랜지스터(430b)에 의한 요철을 평탄화하도록 제공되고, 저저항 영역(404a), 저저항 영역(404b), 산화 알루미늄막을 포함하는 절연막(414), 게이트 절연막(402)이 노출되는 개구를 갖는다. 상기 개구에 산화물 반도체막(403)의 저저항 영역(404a), 저저항 영역(404b), 게이트 절연막(402), 그리고 산화 알루미늄막을 포함하는 절연막(414)의 상면 및 측면과 부분적으로 접하여 소스 전극층(405a), 및 드레인 전극층(405b)이 제공된다.
본 실시형태에서는, 산화 알루미늄막을 포함하는 절연막(414)으로서 산화 알루미늄막을 사용한다.
게이트 전극층(401)의 상면 및 측면이 산화 알루미늄막을 포함하는 절연막(414)으로 덮여 있기 때문에, 소스 전극층(405a) 및 드레인 전극층(405b)이 게이트 전극층(401)의 상면과 중첩되어도 산화 알루미늄막을 포함하는 절연막(414)에 의하여 소스 전극층(405a) 또는 드레인 전극층(405b)과 게이트 전극층(401)의 단락 등의 전기적 불량을 방지할 수 있다. 따라서, 미세한 구조를 갖는 트랜지스터(430a), 트랜지스터(430b)를 수율 좋게 제작할 수 있다.
또한, 반도체 장치의 제작 공정에서, 산화물 반도체막(403)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
트랜지스터(430a), 트랜지스터(430b)에 제공되는 산화물 반도체막(403)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성 대비, 산소의 함유량이 과잉인 영역이 포함되어 있는 막으로 하면 바람직하다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론비를 초과할 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과할 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
게이트 전극층(401)의 상면 및 측면을 산화 알루미늄막을 포함하는 절연막(414)으로 덮음으로써 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역(409) 및 저저항 영역(404a), 저저항 영역(404b)을 부분적으로 산화 알루미늄막을 포함하는 절연막(414)으로 덮는 구성으로 할 수 있다.
산화 알루미늄막을 포함하는 절연막은 수소, 수분 등의 불순물 및 산소의 양쪽 모두가 막을 통과하는 것을 차단하는 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막을 포함하는 절연막(414)은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능한다. 따라서, 트랜지스터(430a), 트랜지스터(430b)에 안정적인 전기적 특성을 부여할 수 있다.
또한, 게이트 전극층(401)을 마스크로 하여 산화물 반도체막(403)으로 자기 정합적으로 도펀트를 도입시켜, 산화물 반도체막(403)에 있어서 채널 형성 영역(409)을 끼우도록 채널 형성 영역(409)보다 저항이 낮으며 도펀트를 포함하는 저저항 영역(404a), 저저항 영역(404b)을 형성한다. 도펀트는 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역(409)을 끼우고 저저항 영역(404a), 저저항 영역(404b)을 포함한 산화물 반도체막(403)을 가짐으로써, 상기 트랜지스터(430a), 트랜지스터(430b)는 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 높고 고속 동작이나 고속 응답이 가능하게 된다.
반도체 장치에 있어서 특성의 편차가 적은 미세한 구조를 갖는 온 특성이 높은 트랜지스터(430a), 트랜지스터(430b)를 수율 좋게 제공할 수 있다.
따라서, 미세화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
상술한 바와 같이, 본 실시형태에서 기재한 구성이나 방법 등은 다른 실시형태에서 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 명세서에서 제시한 트랜지스터가 사용되어, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있고, 또 기록 횟수에 대한 제한이 없는 반도체 장치의 일례를 도면을 사용하여 설명한다.
도 6a 내지 도 6c는 반도체 장치의 구성의 일례이다. 도 6a는 반도체 장치의 단면도를 도시한 것이고, 도 6b는 반도체 장치의 평면도를 도시한 것이고, 도 6c는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 6a는 도 6b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다.
도 6a 및 도 6b에 도시된 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)로서는, 실시형태 1 또는 실시형태 2에서 기재한 트랜지스터를 적용할 수 있다. 본 실시형태는, 트랜지스터(162)로서 실시형태 1에서 기재한 트랜지스터(440b)의 구조를 적용하는 예이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 트랜지스터에 산화물 반도체 외의 재료를 사용하면 고속 동작이 용이하다. 한편, 트랜지스터에 산화물 반도체를 사용하면 그 특성 때문에 장시간 전하를 유지할 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 사용한 실시형태 1에서 기재한 바와 같은 트랜지스터를, 트랜지스터(162)에 사용하고, 그 외에도 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 기재된 것으로 한정할 필요는 없다.
도 6a에 도시된 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(185)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접촉된 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연막(108)과, 게이트 절연막(108) 위에 제공된 게이트 전극(110)을 갖는다. 또한, 도면에서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이와 같은 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되고, 트랜지스터(160)를 덮도록 절연층(128) 및 절연층(130)이 제공된다. 또한, 트랜지스터(160)에서 게이트 전극(110) 측면에 측벽 절연층(사이드 월 절연층)을 제공하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(120)으로 하여도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(160)는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 트랜지스터(160)를 덮도록 2층의 절연막을 형성한다. 트랜지스터(162) 및 용량 소자(164)를 형성하기 전의 처리로서, 상기 2층의 절연막에 CMP 처리를 행하여, 평탄화된 절연층(128), 절연층(130)을 형성함과 동시에 게이트 전극(110)의 상면을 노출시킨다.
절연층(128), 절연층(130)은, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(128), 절연층(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코팅법, 인쇄법 등의 습식법에 의하여 절연층(128), 절연층(130)을 형성하여도 좋다.
또한, 본 실시형태에 있어서 절연층(128)으로서 질화 실리콘막, 절연층(130)으로서 산화 실리콘막을 사용한다.
절연층(130) 표면에 있어서, 산화물 반도체막(144) 형성 영역에 대하여 평탄화 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들어, CMP 처리)에 의하여 충분히 평탄화한(바람직하게는, 절연층(130) 표면의 평균 면 거칠기는 0.15nm 이하) 절연층(130) 위에 산화물 반도체막(144)을 형성한다.
도 6a에 도시된 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체막(144)은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 오프 특성이 매우 뛰어난 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 작기 때문에, 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
본 실시형태에서는, 트랜지스터(162)는 제작 공정에 있어서 층간 절연막(135) 위에 제공된 도전막을 화학적 기계 연마법에 의하여 제거하는 공정을 사용하여 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a), 전극층(142b)을 형성한다. 본 실시형태에서는, 전극층(142a), 전극층(142b)을 같은 공정으로 게이트 전극(110)과 전기적으로 접속하는 전극층(142c)을 형성한다.
또한, 전극층(142a), 전극층(142b), 또는 전극층(142c)에 접속되어 소스 배선층 또는 드레인 배선층으로서 기능하는 배선층(138a), 배선층(138b)을 제공한다.
트랜지스터(162)는 산화물 반도체막(144) 위에 게이트 절연막(146)을 개재하여 제공된 게이트 전극(148)의 상면 및 측면을 산화 알루미늄막을 포함하는 절연막(137)으로 덮여 있기 때문에, 전극층(142a), 전극층(142b)이 게이트 전극(148)의 상면과 중첩되어도 산화 알루미늄막을 포함하는 절연막(137)에 의하여, 전극층(142a), 전극층(142b)과 게이트 전극(148)의 단락 등의 전기적 불량을 방지할 수 있다. 따라서, 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
따라서, 트랜지스터(162)는 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a), 전극층(142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역)과 게이트 전극(148) 사이의 거리를 짧게 할 수 있기 때문에, 전극층(142a), 전극층(142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역), 및 게이트 전극(148) 사이의 저항이 저감되어 트랜지스터(162)의 온 특성을 향상시킬 수 있다.
또한, 산화물 반도체막(144)은 제작 공정에 있어서 산소가 도입되어 산소를 많이(과잉으로) 함유한 막이다. 게이트 전극(148)의 상면 및 측면을 산화 알루미늄막을 포함하는 절연막(137)으로 덮음으로써 게이트 전극(148)과 중첩되는 산화물 반도체막(144)의 채널 형성 영역 및 저저항 영역을 부분적으로 산화 알루미늄막을 포함하는 절연막(137)으로 덮는 구성으로 할 수 있다.
본 실시형태에서는, 산화 알루미늄막을 포함하는 절연막(137)으로서 산화 알루미늄막을 사용하고, 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(162)에 안정적인 전기적 특성을 부여할 수 있다.
트랜지스터(162) 위에는, 절연막(150)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는, 절연막(150)으로서 산화 알루미늄막을 사용한다.
또한, 층간 절연막(135) 및 절연막(150)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(153)이 제공되고, 전극층(142c)과 배선층(138a)과 층간 절연막(135)과 절연막(150)과 도전층(153)에 의하여 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(153)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)가 제공되지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 제공하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 제공되어 있다. 또한, 절연막(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 제공되어 있다. 도 6a에는 도시되지 않았지만, 배선(156)은 절연막(150), 절연막(152) 등에 형성된 개구에 형성된 전극을 통하여 배선층(138b) 및 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 산화물 반도체막(144)과 부분적으로 중첩되도록 제공되는 것이 바람직하다.
도 6a 및 도 6b에서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(144)의 일부가 중첩되도록 제공되는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부분과 중첩되도록 제공된다. 예를 들어, 용량 소자(164)의 도전층(153)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩되어 제공된다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
또한, 배선층(138b) 및 배선(156)은, 배선층(138b)과 배선(156)을 직접 접촉시킴으로써 전기적으로 접속시켜도 좋고, 배선층(138b) 및 배선(156) 사이의 절연막에 전극을 제공하여 상기 전극을 통하여 전기적으로 접속시켜도 좋다. 또한, 사이에 개재하는 전극은 복수로 하여도 좋다.
다음에, 도 6c는 도 6a 및 도 6b에 대응하는 회로 구성의 일례를 도시한 것이다.
도 6c에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은, 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(164)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 6c에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써 정보의 기록, 유지, 및 판독이 다음과 같이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 인가된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 인가된다(기록). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 인가한 상태로 제 5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위가 된다. 일반적으로, 트랜지스터(160)로서 n채널형 트랜지스터를 사용하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 인가된 경우의 외견상 임계값 Vth _H는 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 인가된 경우의 외견상 임계값 Vth _L보다 낮기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 "온 상태"로 하기 위하여 필요하게 되는 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0로 설정함으로써 트랜지스터(160)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 인가된 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 인가된 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도, 트랜지스터(160)는 "오프 상태"인 채이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 또한, 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 “오프 상태”가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 인가하면 좋다. 또는, 게이트 전극의 상태에 상관없이, 트랜지스터(160)가 "온 상태"가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 인가하면 좋다.
본 실시형태에서 기재한 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에서 기재한 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 마찬가지로, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자 빼기를 행할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 기재하는 발명에 따른 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
상술한 바와 같이, 본 실시형태에서 기재한 구성, 방법 등은 다른 실시형태에서 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3에 기재된 트랜지스터가 사용되고 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에 대한 제한이 없는 반도체 장치에 대하여, 실시형태 3에서 기재한 구성과 상이한 구성에 대하여 도 7a 내지 도 8b를 사용하여 설명한다.
도 7a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 이하에서 도 7a에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7a에 도시된 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 7a에 도시된 반도체 장치(메모리 셀(250))에 정보를 기록하거나 유지하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 인가된다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트선 BL과 용량 소자(254)가 도통하고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 결과적으로, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 다른 값이 된다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB*VB0+C*V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 가지면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
상술한 바와 같이, 도 7a에 도시된 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작은 특징을 갖기 때문에 용량 소자(254)에 축적된 전하는 오랜 기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 기억 내용을 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7b에 도시된 반도체 장치는 상부에 기억 회로로서 도 7a에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 7b에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공된 트랜지스터는 트랜지스터(162)와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 외에 유기 반도체 재료 등을 사용하여도 좋다. 이와 같은 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 도 7b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층된 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
다음에, 도 7a에 도시된 메모리 셀(250)의 구체적인 구성에 대하여 도 8a 및 도 8b를 사용하여 설명한다.
도 8a 및 도 8b는 메모리 셀(250)의 구성의 일례다. 도 8a는 메모리 셀(250)의 단면도를 도시한 것이고, 도 8b는 메모리 셀(250)의 평면도를 도시한 것이다. 여기서, 도 8a는 도 8b의 F1-F2 및 G1-G2에서의 단면에 상당한다.
도 8a 및 도 8b에 도시된 트랜지스터(162)는 실시형태 1 내지 실시형태 3에서 기재한 구성과 동일한 구성으로 할 수 있다.
절연층(180) 위에 제공된 트랜지스터(162) 위에는 절연막(256)이 단층 또는 적층으로 제공되어 있다. 또한, 절연막(256)을 개재하여 트랜지스터(162)의 전극층(142a)과 전기적으로 접속되는 배선층(138a)과 중첩되는 영역에는 도전층(262)이 제공되고, 전극층(142a)과 전기적으로 접속되는 배선층(138a)과 층간 절연막(135)과 절연막(256)과 도전층(262)에 의하여 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(254)의 한쪽의 전극으로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는, 절연막(258)이 제공되어 있다. 또한, 절연막(258) 위에는 메모리 셀(250)과, 인접된 메모리 셀(250)을 접속하기 위한 배선(260)이 제공되어 있다. 도시되지 않았지만, 배선(260)은 절연막(256) 및 절연막(258) 등에 형성된 개구를 통하여 트랜지스터(162)의 전극층(142a)과 전기적으로 접속하는 배선층(138a)과 전기적으로 접속되어 있다. 다만, 개구에 다른 도전층을 제공하고, 상기 다른 도전층을 개재하여 배선(260)과 전극층(142a)을 전기적으로 접속하는 배선층(138a)을 전기적으로 접속하여도 좋다. 또한, 배선(260)은 도 7a의 회로도의 비트선 BL에 상당한다.
도 8a 및 도 8b에 있어서 트랜지스터(162)의 전극층(142b)은 인접된 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다.
도 8a에 도시된 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터에 의하여 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작을 할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 기재한 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 9a 내지 도 12를 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로는 플래시 메모리는 응답이 늦고, 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우, 이하의 특징이 있다.
일반적인 SRAM은 도 9a에 도시된 바와 같이 하나의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 이것을 X디코더(807) 및 Y디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 하나의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때에 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 이로써, SRAM은 비트당의 단가가 각 종 메모리 중에서 가장 비싸다.
한편, DRAM은 메모리 셀이 도 9b에 도시된 바와 같이, 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X디코더(813) 및 Y디코더(814)로 구동시킨다. 1개의 셀이 1 트랜지스터 1 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 그러나, DRAM은 항상 리프레시 동작할 필요가 있어 재기록하지 않는 동안에도 전력을 소비한다.
그러나, 상기 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이면서, 또 빈번한 리프레시는 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고, 또 소비 전력을 저감시킬 수 있다.
도 10은 휴대 기기의 블록도를 도시한 것이다. 도 10에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 앞선 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속이고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 11은 디스플레이의 메모리 회로(950)에 앞선 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 11에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고, 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시가 행해지는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않았음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 디스플레이 컨트롤러(956)에 의하여 스위치(955)를 통하여 메모리(952)로부터 판독된다.
다음에, 예를 들어, 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시가 행해진다. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지 않고, 1개의 메모리를 분할하여 사용하여도 좋다. 앞선 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속이고, 오랜 동안에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 12는 전자 서적의 블록도를 도시한 것이다. 도 12는 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다.
여기서는, 도 12의 메모리 회로(1007)에 앞선 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할로서 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 예를 들어, 사용자가 전자 서적을 읽을 때 특정 개소를 마킹하고자 하는 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸고, 언더라인을 긋고, 문자를 굵게 하며, 문자의 서체를 바꾸는 등을 하여 주위와의 차이를 제시하는 것이다. 사용자가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 오랜 기간에 걸쳐 저장하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에 있어서도, 앞선 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속이고, 오랜 동안에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 본 실시형태에서 기재한 휴대 기기에는 앞선 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 행해지고, 오랜 기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에서 기재한 구성, 방법 등은, 다른 실시형태에서 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
106: 소자 분리 절연막
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
128: 절연층
130: 절연층
135: 층간 절연막
137: 절연막
138a: 배선층
138b: 배선층
142a: 전극층
142b: 전극층
142c: 전극층
144: 산화물 반도체막
148: 게이트 전극
150: 절연막
152: 절연막
153: 전극층
156: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
180: 절연층
185: 기판
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
256: 절연막
258: 절연막
260: 배선
262: 도전층
400: 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
404a: 저저항 영역
404b: 저저항 영역
405a: 소스 전극층
405b: 드레인 전극층
409: 채널 형성 영역
410a: 트랜지스터
410b: 트랜지스터
414: 절연막
414a: 절연막
414b: 절연막
414c: 절연막
415: 층간 절연막
421: 도펀트
430a: 트랜지스터
430b: 트랜지스터
435a: 배선층
435b: 배선층
436: 산화물 절연막
440a: 트랜지스터
440b: 트랜지스터
440c: 트랜지스터
440d: 트랜지스터
442: 게이트 절연막
445a: 개구
445b: 개구
465a: 전극층
465b: 전극층
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X디코더
808: Y디코더
811: 트랜지스터
812: 유지 용량
813: X디코더
814: Y디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러

Claims (26)

  1. 반도체 장치에 있어서,
    산화물 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 산화물 반도체막과 중첩되는 상기 게이트 절연막 위의 게이트 전극층과;
    상기 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과;
    상기 산화물 반도체막, 및 상기 산화 알루미늄막을 포함하는 상기 절연막의 상면 및 측면의 일부와 접하는 배선층을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    산화물 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 산화물 반도체막과 중첩되는 상기 게이트 절연막 위의 게이트 전극층과;
    상기 게이트 전극층의 상면 및 측면을 덮는 산화 알루미늄막을 포함하는 절연막과;
    상기 산화물 반도체막, 상기 게이트 절연막, 상기 게이트 전극층, 및 상기 산화 알루미늄막을 포함하는 상기 절연막 위에, 상기 산화물 반도체막에 도달하는 개구가 제공되는 층간 절연층과;
    상기 산화물 반도체막, 상기 산화 알루미늄막을 포함하는 상기 절연막의 상면 및 측면의 일부와 접하고, 상기 개구에 제공되는 배선층을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 채널 형성 영역, 및 상기 채널 형성 영역을 사이에 개재한 저저항 영역을 포함하고,
    상기 저저항 영역은 각각 도펀트를 포함하는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 산화물 반도체막은 채널 형성 영역, 및 상기 채널 형성 영역을 사이에 개재한 저저항 영역을 포함하고,
    상기 저저항 영역은 각각 도펀트를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막에서의 상기 게이트 전극층 및 상기 산화 알루미늄막을 포함하는 상기 절연막과 중첩되는 영역의 산소 농도는, 상기 산화물 반도체막에서의 상기 게이트 전극층 및 상기 산화 알루미늄막을 포함하는 상기 절연막과 중첩되지 않는 영역의 산소 농도보다 높은, 반도체 장치.
  6. 제 2 항에 있어서,
    상기 산화물 반도체막에서의 상기 게이트 전극층 및 상기 산화 알루미늄막을 포함하는 상기 절연막과 중첩되는 영역의 산소 농도는, 상기 산화물 반도체막에서의 상기 게이트 전극층 및 상기 산화 알루미늄막을 포함하는 상기 절연막과 중첩되지 않는 영역의 산소 농도보다 높은, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화 알루미늄막을 포함하는 상기 절연막은 상기 산화물 반도체막과 접하는, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 산화 알루미늄막을 포함하는 상기 절연막은 상기 산화물 반도체막과 접하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되는, 반도체 장치.
  10. 제 2 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되고,
    상기 전극층은 상기 산화물 절연막 위에 제공되는, 반도체 장치.
  12. 제 2 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되고,
    상기 전극층은 상기 산화물 절연막 위에 제공되는, 반도체 장치.
  13. 제 1 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되고,
    상기 전극층은 상기 산화물 절연막 내에 매립되는, 반도체 장치.
  14. 제 2 항에 있어서,
    상기 산화물 반도체막 아래에 전극층을 더 포함하고,
    상기 전극층은 상기 산화물 반도체막에 접하여 상기 배선층과 중첩되고,
    상기 전극층은 상기 산화물 절연막 내에 매립되는, 반도체 장치.
  15. 반도체 장치의 제작 방법에 있어서,
    산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층의 상면 및 측면을 덮기 위하여 산화 알루미늄막을 포함하는 절연막을 형성하는 단계와;
    상기 산화물 반도체막, 및 상기 산화 알루미늄막을 포함하는 상기 절연막의 상면 및 측면의 일부와 접하는 배선층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 반도체 장치의 제작 방법에 있어서,
    산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층의 상면 및 측면을 덮기 위하여 산화 알루미늄막을 포함하는 절연막을 형성하는 단계와;
    상기 산화물 반도체막, 상기 게이트 절연막, 상기 게이트 전극층, 및 상기 산화 알루미늄막을 포함하는 상기 절연막 위에 층간 절연층을 형성하는 단계와;
    상기 산화 알루미늄막을 포함하는 상기 절연막의 상면 및 측면의 일부와 상기 산화물 반도체막의 일부를 노출시키기 위하여 상기 층간 절연층에서 개구를 형성하는 단계와;
    상기 개구에서 상기 산화 알루미늄막을 포함하는 상기 절연막의 상면 및 측면의 일부와 상기 산화물 반도체막의 일부와 접하는 배선층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 산화 알루미늄막을 포함하는 상기 절연막을 형성하는 단계 전에, 저저항 영역을 형성하기 위하여 상기 게이트 전극층을 마스크로 사용하여 상기 산화물 반도체막에 도펀트를 선택적으로 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  18. 제 16 항에 있어서,
    상기 산화 알루미늄막을 포함하는 상기 절연막을 형성하는 단계 전에, 저저항 영역을 형성하기 위하여 상기 게이트 전극층을 마스크로 사용하여 상기 산화물 반도체막에 도펀트를 선택적으로 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  19. 제 15 항에 있어서,
    상기 게이트 전극층을 형성하는 단계 전에, 상기 산화물 반도체막에 산소를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  20. 제 16 항에 있어서,
    상기 게이트 전극층을 형성하는 단계 전에, 상기 산화물 반도체막에 산소를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  21. 제 15 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극층을 마스크로 사용하여 에칭되고,
    상기 산화 알루미늄막을 포함하는 상기 절연막은 상기 산화물 반도체막과 접하는, 반도체 장치의 제작 방법.
  22. 제 16 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극층을 마스크로 사용하여 에칭되고,
    상기 산화 알루미늄막을 포함하는 상기 절연막은 상기 산화물 반도체막과 접하는, 반도체 장치의 제작 방법.
  23. 제 15 항에 있어서,
    상기 산화물 반도체막에 접하여 상기 배선층과 중첩되는 전극층을 상기 산화물 반도체막 아래에 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  24. 제 16 항에 있어서,
    상기 산화물 반도체막에 접하여 상기 배선층과 중첩되는 전극층을 상기 산화물 반도체막 아래에 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  25. 제 15 항에 있어서,
    상기 산화물 반도체막을 형성하는 단계 전에 상기 산화물 절연막의 표면에 평탄화 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  26. 제 16 항에 있어서,
    상기 산화물 반도체막을 형성하는 단계 전에 상기 산화물 절연막의 표면에 평탄화 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
KR1020120112764A 2011-10-13 2012-10-11 반도체 장치 및 반도체 장치의 제작 방법 KR102087246B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287352B2 (en) 2013-06-19 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and formation method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
KR102210298B1 (ko) * 2013-05-09 2021-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
JP2015084418A (ja) * 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN110867469B (zh) * 2014-03-17 2023-12-29 三星显示有限公司 有机el显示装置
US9685560B2 (en) 2015-03-02 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Transistor, method for manufacturing transistor, semiconductor device, and electronic device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10461197B2 (en) 2016-06-03 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor
DE112018002191T5 (de) 2017-04-28 2020-01-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
US11158638B2 (en) 2017-05-18 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7022592B2 (ja) * 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
WO2019207411A1 (ja) 2018-04-27 2019-10-31 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2020202286A1 (ja) * 2019-03-29 2020-10-08 シャープ株式会社 表示デバイス、表示デバイスの製造方法
GB2610886B (en) * 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
CN111628005A (zh) * 2020-06-08 2020-09-04 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、显示面板及显示装置
US20230067672A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823101A (ja) * 1992-01-17 1996-01-23 Seiko Instr Inc 薄膜トランジスタ素子およびその製造方法
KR19990031885A (ko) * 1997-10-15 1999-05-06 구자홍 박막 트랜지스터 및 그 제조방법
JP2004071590A (ja) * 2002-08-01 2004-03-04 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法
KR20070072874A (ko) * 2004-09-15 2007-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2008270773A (ja) * 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
JP2011124557A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011181801A (ja) 2010-03-03 2011-09-15 Fujifilm Corp 電界効果型トランジスタの製造方法
KR20110109885A (ko) * 2010-03-30 2011-10-06 소니 주식회사 박막 트랜지스터 및 그 제조 방법과 디스플레이 장치

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5823479A (ja) * 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH07109874B2 (ja) * 1988-07-08 1995-11-22 株式会社東芝 半導体装置及びその製造方法
JP2999271B2 (ja) * 1990-12-10 2000-01-17 株式会社半導体エネルギー研究所 表示装置
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JPH05267666A (ja) * 1991-08-23 1993-10-15 Semiconductor Energy Lab Co Ltd 半導体装置とその作製方法
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5576556A (en) * 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
US5614731A (en) * 1993-03-15 1997-03-25 Kabushiki Kaisha Toshiba Thin-film transistor element having a structure promoting reduction of light-induced leakage current
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
JPH10233491A (ja) * 1997-02-21 1998-09-02 Hitachi Ltd 半導体装置及びその製造方法
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
JPH11145460A (ja) * 1997-11-10 1999-05-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001068678A (ja) * 1999-08-30 2001-03-16 Nec Corp 薄膜トランジスタおよび薄膜集積素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001338990A (ja) 2000-05-26 2001-12-07 Fujitsu Ltd 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005197451A (ja) * 2004-01-07 2005-07-21 Seiko Epson Corp 半導体装置の製造方法、および半導体装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5350616B2 (ja) 2006-09-22 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR100993416B1 (ko) * 2009-01-20 2010-11-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5459902B2 (ja) * 2009-08-04 2014-04-02 株式会社半導体エネルギー研究所 半導体装置
KR101915251B1 (ko) 2009-10-16 2018-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105914209A (zh) * 2009-10-29 2016-08-31 株式会社半导体能源研究所 半导体器件
WO2011052411A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
KR102138547B1 (ko) 2009-11-13 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20210043743A (ko) * 2009-12-04 2021-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
CN109560140A (zh) 2010-02-05 2019-04-02 株式会社半导体能源研究所 半导体装置
WO2011099335A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101929190B1 (ko) * 2010-03-05 2018-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8792284B2 (en) * 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
SG11201504734VA (en) * 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823101A (ja) * 1992-01-17 1996-01-23 Seiko Instr Inc 薄膜トランジスタ素子およびその製造方法
KR19990031885A (ko) * 1997-10-15 1999-05-06 구자홍 박막 트랜지스터 및 그 제조방법
JP2004071590A (ja) * 2002-08-01 2004-03-04 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法
KR20070072874A (ko) * 2004-09-15 2007-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2008270773A (ja) * 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
JP2011124557A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011181801A (ja) 2010-03-03 2011-09-15 Fujifilm Corp 電界効果型トランジスタの製造方法
KR20110109885A (ko) * 2010-03-30 2011-10-06 소니 주식회사 박막 트랜지스터 및 그 제조 방법과 디스플레이 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287352B2 (en) 2013-06-19 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and formation method thereof
US9793414B2 (en) 2013-06-19 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film

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