KR19990031885A - 박막 트랜지스터 및 그 제조방법 - Google Patents
박막 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990031885A KR19990031885A KR1019970052765A KR19970052765A KR19990031885A KR 19990031885 A KR19990031885 A KR 19990031885A KR 1019970052765 A KR1019970052765 A KR 1019970052765A KR 19970052765 A KR19970052765 A KR 19970052765A KR 19990031885 A KR19990031885 A KR 19990031885A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- source
- region
- active layer
- drain
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010408 film Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 18
- 230000009977 dual effect Effects 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 118
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000011651 chromium Substances 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 기판 상에 소정간격으로 형성된 소오스/드레인전극 및 제1게이트 전극과, 기판 상에 제1게이트전극을 덮되, 소오스/드레인전극을 노출시키는 접촉홀이 형성된 완충산화막과, 완충산화막 상에 형성되어, 소오스영역-옵셋영역-채널영역-옵셋영역-드레인영역을 갖는 활성층과, 활성층 상에 게이트절연막이 개재되어 형성된 제2게이트전극을 구비한 구조를 갖는다.
상기 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 방법으로는 우선, 기판 상에 소정간격으로 소오스/드레인전극 및 제1게이트전극을 형성하는 공정과, 기판 상에 제1게이트전극을 덮되, 소오스/드레인전극을 노출시키는 각각의 콘택홀이 형성된 완충산화막을 형성하는 공정과, 완충산화막 상에 활성층 및 게이트산화막이 개재된 제2게이트전극을 형성하는 공정과, 제2게이트전극을 마스크로 상기 활성층 상에 불순물이 도핑된 소오스/드레인영역과 불순물이 도핑되지 않은 필드감소영역 및 채널영역을 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 제1게이트전극을 추가하여 오프전류를 제어하고 온전류를 증가시키는 잇점이 있다.
Description
본 발명은 박막 트랜지스터(TFT: Thin Film Transistor) 및 그 제조방법에 관한 것으로, 특히, 오프전류(off current)를 제어하기에 적당한 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치에 형성되는 박막 트랜지스터는 현재까지 비정질실리콘을 이용하고 있으나, 비정질실리콘에 비하여 전자나 전공의 이동도가 높은 다결정 실리콘을 이용할 경우 패널 상에 별도의 구동회로부를 부착하지 않고 내장할 수 있기 때문에 점차로 다결정실리콘으로 대체되고 있는 실정이다.
따라서, 구동회로 IC 본딩으로 연결하는 대신에 구동회로의 많은 부분을 박막트랜지스터로 형성하여 화소부에 형성되는 박막 트랜지스터와 동시에 제작할 수 있다.
그리고 다결정실리콘 박막 트랜지스터를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있는 데, 구동회로부의 박막 트랜지스터는 다결정실리콘의 특성 상 빠른 주파수에서 스위칭이 가능하다.
이 때, 스위칭 동작(switching operation) 측면에서는 일반적으로 트랜지스터가 "온" 상태와 "오프" 상태라 할 수 있는 두 개의 전도상태로 제어되며, 스위치가 닫혀 있을 때는 즉, 오프전류일 때에는, 단락회로로, 또한 열려 있을 때는 즉, 온전류일 때에는, 개방회로로 나타난다. 그리고 이 소자는 이들 상태 사이의 한 상태에서 다른 상태로 스위치되는 데 있어 많은 시간이 걸리지 않는 것이 바람직하다.
그러나, 화소부의 화소 스위칭용 박막 트랜지스터는 오프상태에서의 드레인전류값이 크기 때문에 그 작동에 장애를 일으킴에 따라, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위해 엘디디(LDD:Lightly Doped Drain) 구조, 오프셋(offset) 구조, 듀얼게이트(dual gate) 구조 등을 채택한 박막 트랜지스터가 종래에 제안된 바 있다.
도1은 종래기술에 따른 제1실시예로, 옵셋구조를 갖는 박막트랜지스터의 단면도이고, 도2A 내지 도2C 는 종래기술에 따른 옵셋구조를 갖는 박막 트랜지스터 제조공정도이다.
종래의 제1실시예인 박막 트랜지스터는, 도1을 참조하면, 절연기판(100) 상에 소정간격으로 소오스전극(102)과 드레인전극(104)이 형성되어 있고, 소오스/드레인전극(102)(104) 및 그 사이를 덮는 활성층(106)이 형성되어 있다.
그리고 소오스/드레인전극(102)(104) 사이와 대응되는 소정부위의 활성층 상에는 게이트절연막(108)을 개재하여 형성된 게이트전극(110)이 위치되어 있다. 게이트전극과 대응되는 부위의 활성층에는 채널영역(106-1)이 형성되어 있고, 채널영역(106-1)과 소오스전극(102) 사이와 채널영역(106-1)과 드레인전극(104) 사이와 대응되는 부위의 활성층에는 옵셋영역(106-2)이 각각 형성되어 있다.
그리고 소오스전극(102)과 드레인전극(104)과 대응되는 부위의 활성층에는 소오스영역(106-4)과 드레인영역(106-5)이 각각 형성되어 있다. 즉, 도면에서 왼쪽부터 순서대로 나열하면, 활성층(106)은 소오스영역(106-4)-옵셋영역(106-2)-채널영역(106-1)-옵셋영역(106-3)-드레인영역(106-5)으로 이루어 져 있다.
상기 구조 상에, 소오스전극(102) 및 드레인전극(104)을 노출시키는 제1, 제2콘택홀(H-1,H-2)이 형성된 층간절연막(112)이 형성되어 있다. 이 제1, 제2콘택홀(H-1, H-2)을 통하여 소오스전극(102)과 드레인전극(104)이 소오스배선(114)과 드레인배선(116)에 각각 접속된 구조를 갖는다.
이와같은 구조를 갖는 종래의 제1실시예인 옵셋영역이 형성된 박막 트랜지스터의 제조공정을 알아본다.
도2A를 참조하면, 절연기판(100) 상에 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속을 이용하여 금속층을 형성하며, 이 금속층 상에 불순물이 고농도로 도핑된 비정질 실리콘층을 형성한 후, 레이저 조사 등을 이용하여 어닐링을 실시함으로써 다결정화한다.
이어서, 금속층 및 다결정화된 실리콘층을 소정간격으로 사진식각하여 소오스전극(202) 및 드레인전극(204) 및 그 상부에 각각의 오믹콘택층(205)을 형성한다.
다음에, 절연기판(200) 상에 각각의 오믹콘택층(205)을 덮도록 다결정실리콘을 적층하여 활성층(206)을 형성한다. 이어서, 이 활성층(206)을 소오스/드레인전극(202)(204) 사이의 기판(200)과 접촉되도록 사진식각 방법으로 패터닝한다.
이 때, 활성층(206)은 상기와 같이, 다결정실리콘층을 증착하여 형성하거나, 또는 기판 상에 비정질실리콘층을 증착한 후, 이 비정질실리콘층에 레이저 조사 등을 이용하여 어닐링함으로써 다결정화하여 형성한다.
도2B 를 참조하면, 절연기판(200) 상에 활성층(206)을 덮도록 절연막과 금속층을 순차적으로 형성한 후, 사진식각 방법으로 금속층이 활성층(206) 상의 소오스전극(202)과 드레인전극(204) 사이의 소정영역에 잔류되도록 패터닝하여 게이트전극(210)을 형성한다.
다음에, 게이트전극(210)을 마스크로 절연막이 게이트전극(210) 하부에만 잔류되도록 패터닝하여 게이트절연막(208)을 형성한다.
이 때, 절연막으로는 화학기상증착(CVD : Chemical Vapor Deposition)방법 등에의해 산화실리콘 또는 질화실리콘을 증착하여 형성할 수 있으며, 금속층으로는 스퍼터링 방법 등에 의해 알루미늄 또는 크롬 등을 증착하여 형성할 수 있다.
이어서, 소오스전극(202)과 드레인전극(204) 사이의 활성층(206)을 덮도록 이온 주입용 마스크(M1)를 형성한 후, 이 이온 주입용 마스크(M1)를 이용하여 노출된 부위의 활성층(206-4, 206-5)에 이온도핑의 방법으로 고농도의 불순물이온을 주입한다. 이 이온도핑과정에서 손상된 활성층(206)의 결정구조를 활성화하기 위하여 열처리나 레이저를 조사한다.
이 때, 활성층(206)은 게이트전극(210) 양측에 불순물이 도핑되지 않은 옵셋영역(206-2, 206-3)이 형성된다. 따라서 이 옵셋영역(206-2, 206-3)은 전도성을 거의 띠지 않는다.
도2C 를 참조하면, 이온 주입용 마스크(M1)를 제거한다.
이 때, 게이트전극(210)하부에 대응되는 부위의 활성층에는 채널영역(206-1)이 형성되고, 채널영역(206-1)의 양측의 활성층에는 불순물이 도핑되지 않은 각각의 옵셋영역(206-2, 206-3)이 형성되고, 각각의 옵셋영역(206-2, 206-3)의 주변의 활성층에는 소오스영역(206-4)과 드레인영역(206-5)이 형성된다. 즉, 활성층(206)은 소오스영역(206-4)-옵셋영역(206-2)-채널영역(206-1)-옵셋영역(206-3)-드레인영역(206-5) 순서의 구조를 갖는다. 그리고 옵셋영역(206-2)은 전도성을 거의 띠지 않아 일정이상의 온전류를 가했을 경우에만 전류가 통하며, 또한 오프전류를 감소시키는 구실을 한다.
다음에, 절연기판(200) 상에 게이트전극(210) 및 활성층(206)을 덮는 층간절연막(212)을 적층한 후, 소오스전극(202) 및 드레인전극(204)과 대응되는 부위의 활성층(206)을 노출시키는 각각의 제1, 제2접촉홀(H-1, H-2)을 형성한다.
도2D를 참조하면, 층간절연막(212) 상에 각각의 제1, 제2접촉홀(H-1, H-2)을 덮는 소오스배선(214) 및 드레인배선(216)을 형성한다. 이 때, 소오스배선(214)은 제1접촉홀(H-1)을 통해 하부의 소오스전극(202)와 전기적으로 연결되며, 드레인배선(216)은 제2접촉홀(H-2)을 통해 하부의 드레인전극(204)과 전기적으로 연결된다.
이와같이 제조된 종래의 제1실시예에서는 전도성을 거의 띠지 않는 옵셋영역(216-2, 216-3)에서 캐리어의 이동이 활발하지 못함에 따라, 오프전류가 감소되나, 옵셋영역을 형성하기 위하여 별도의 이온주입용 마스크를 사용하는 데에 따른 제조 비용 증가 및 공정절차의 복잡함이 문제가 되었다.
도3은 종래기술에 따른 제2실시예로, LDD 구조를 갖는 박막 트랜지스터의 단면도이고, 도4A내지 도4D는 제2실시예인 LDD 구조를 갖는 박막 트랜지스터의 제조공정도이다.
종래의 제2실시예인 LDD 구조를 갖는 박막 트랜지스터는, 도3을 참조하면, 절연기판(300) 상에 소정간격으로 소오스전극(302)과 드레인전극(304)이 형성되어 있으며, 소오스/드레인전극(302)(304) 및 그 사이에는 활성층(308)이 형성되어 있다.
그리고 소오스전극(302)과 드레인전극(304)사이와 대응되는 소정부위의 활성층(306)상에 게이트전극(310)이 형성되어 있으며, 활성층(306)과 게이트전극(310) 사이에는 게이트절연막(308)이 개재되어 있다.
이 게이트전극(310)과 대응되는 소정부위의 활성층(308)에는 채널영역(306-1)이 형성되어 있고, 채널영역(306-1)과 소오스전극(302) 사이와 채널영역(306-1)과 드레인전극(304) 사이의 활성층(306)에는 저농도로 도핑된 LDD(LDD : Lightly Doped Drain)영역(306-2)(306-3)이 각각 형성되어있다. 이 LDD 영역(306-2)(306-3)의 주변 활성층(306)에는 소오스영역(306-4)과 드레인영역(306-5)이 각각 형성되어 있다. 즉, 도면에서 왼쪽부터 순차적으로 설명하면, 활성층(306)은 소오스영역(306-4)-LDD영역(306-2)-채널영역(306-1)-LDD영역(306-3)-드레인영역(306-5)으로 이루어져 있다.
상기 구조 상에 소오스전극(302) 및 드레인전극(304)을 노출시키는 제3, 제4콘택홀(H-3)(H-4)이 형성된 층간절연막(312)이 형성되어 있다. 이 제3, 제4콘택홀(H-3)(H-4)을 덮는 소오스배선(314)과 드레인배선(316)이 형성되어 있다.
그리고 제3, 제4콘택홀(H-3)(H-4)을 통하여 소오스배선(314)과 드레인배선(316)이 소오스전극(302) 및 드레인전극(304)에 각각 접속되어 전기적으로 연결된다.
상기의 구조를 갖는 종래의 제2실시예인 박막 트랜지스터의 제조공정을 알아본다.
도4A를 참조하면, 절연기판(400) 상에 금속층을 형성하며, 이 금속층 상에 불순물이 고농도로 도핑된 비정질실리콘층을 형성한 후, 레이저를 조사하여 다결정화 한다.
그리고 금속층 및 다결정화된 실리콘층을 일정간격으로 사진식각하여 소오스/드레인전극(402)(404) 및 그 상부에 각각의 오믹콘택층(405)을 형성한다.
다음에, 절연기판(400) 상에 각각의 오믹콘택층(405)을 덮도록 다결정실리콘을 적층하여 활성층(406)을 형성한다. 이어서, 이 활성층(406)을 소오스/드레인전극(402)(404) 사이의 기판(200)과 접촉되도록 사진식각 방법으로 패터닝한다.
이 때, 활성층(206)은 제1실시예와 마찬가지로, 다결정실리콘을 증착하여 형성하거나, 또는 기판 상에 비정질실리콘을 증착한 후, 이 비정질실리콘에 레이저 조사 등을 이용하여 어닐링함으로써 다결정화하여 형성한다.
도4B를 참조하면, 절연기판(400)상에 활성층(406)을 덮도록 절연막과 금속층을 순차적으로 형성한 후, 사진식각 방법으로 소오스전극(402)과 드레인전극(404)사이의 활성층(406)의 소정부분에 잔류되도록 패터닝하여 게이트절연막(408)과 게이트전극(410)을 형성한다.
다음에, 소오스전극(402)과 드레인전극(404) 사이의 활성층(406-1)(406-2)(406-3)을 덮는 이온 주입용 마스크(M2)를 형성한 후, 이 이온 주입용 마스크(M2)를 이용하여 노출된 부위의 활성층(406)에 이온도핑의 방법으로 고농도의 불순물이온을 도핑한다.
도4C를 참조하면, 이온 주입용 마스크(M2)를 제거한다.
그리고 게이트전극(410)을 마스크로 활성층(406)에 저농도의 불순물이온을 도핑하여 LDD 영역(406-2)(406-3)을 형성한다.
이 때, 활성층(406)은 게이트절연막(408) 하부에는 채널영역(406-1)이 형성되고, 채널영역(406-1)의 양측에는 저농도의 불순물이 도핑된 LDD 영역(406-2)(406-3)이 각각 형성되고, 각각의 LDD 영역(406-2)(406-3)의 주변에는 고농도의 불순물이온이 도핑된 소오스영역(406-4)과 드레인영역(406-5)이 형성된다.
즉, 활성층(406)은, 도4C 에서 왼쪽부터 순차적으로, 소오스영역(406-4))-LDD 영역(406-2)-채널영역(406-1)-LDD 영역(406-3)-드레인영역(406-5)인 순서로 이루어져 있다.
그리고 LDD 영역(406-2)(406-3)은 불순물이온이 저농도로 도핑되었기 때문에 캐리어의 이동이 활발하지 못함에 따라, 오프전류를 감소시키는 역할을 한다.
다음에, 절연기판(400) 상에 활성층(406) 및 게이트전극(410)을 덮되, 소오스영역(406-4)과 드레인영역(406-5)을 노출시키는 각각의 제3, 제4접촉홀(H-3, H-4)이 형성된 층간절연막(412)을 형성한다.
도4D를 참조하면, 층간절연막(412) 상에 제3, 제4접촉홀(H-3, H-4)을 덮는 소오스배선(414) 및 드레인배선(416)을 형성하며, 소오스배선(414)은 제3접촉홀(H-3)을 통해 하부의 소오스전극(402)와 전기적으로 연결되며, 드레인배선(416)은 제4접촉홀(H-4)을 통해 하부의 드레인전극(404)과 전기적으로 연결된다. 이와같이 제조된 종래의 제2실시예에서는 LDD영역에서 캐리어의 이동이 활발하지 못하여 오프전류가 감소되나, 활성층에 고농도의 불순물로 도핑된 소오스/드레인영역을 형성할 시에, 별도의 이온주입용 마스크가 필요하기 때문에 그에 따른 비용증가 및 공정절차가 증가되는 문제점이 있었다.
도5 및 도6A 내지 도6D는 종래기술의 제3실시예로, 듀얼게이트(dual gate) 구조를 갖는 박막 트랜지스터의 단면도 및 그에 따른 박막 트랜지스터 제조공정도이다.
종래의 제3실시예인 듀얼게이트 구조를 갖는 박막 트랜지스터는, 도5 를 참조하면, 절연기판(500)상에 소정간격으로 소오스전극(502)과 드레인전극(504)이 형성되어 있고, 소오스/드레인전극 (502)(504)및 그 사이에는 활성층(506)이 덮혀있다.
그리고 소오스전극(502)과 드레인전극(504)사이와 대응되는 소정부위의 활성층(506)상에는 게이트절연막(508)이 개재된 제1게이트전극(510)이 형성되어 있다.
그리고 활성층(506)은 제1게이트전극(510)과 대응되는 부위에는 채널영역(506-1)이 형성되어 있고, 소오스전극(502)과 제1게이트전극(510) 사이와 드레인전극(504)과 제1게이트전극(510) 사이와 대응되는 부위에는 필드감소영역(506-2)(506-3)이 각각 형성되어 있다. 즉, 도면에서 왼쪽부터 순차적으로 설명하면 활성층(506)은 필드감소영역(506-2)-채널영역(506-1)-필드감소영역(506-3)으로 이루어져 있다.
그리고 게이트절연막(508) 상에는 게이트전극(510)을 덮는 층간절연막(512)이 형성되어 있다. 이 게이트절연막(508) 및 층간절연막(512)에는 소오스전극(502) 과 드레인전극(504)을 노출시키는 제5, 제6콘택홀(H-5, H-6)이 형성되어 있다.
그리고 제5, 제6콘택홀(H-5)(H-6)을 덮는 소오스배선(514)와 드레인배선(516)이 형성되어 있다. 이 소오스배선(514)과 드레인배선(516)은 제5, 제6콘택홀(H-5)(H-6)을 통하여 소오스전극(502)과 드레인전극(504)에 각각 접속되어 있다.
상기의 구조를 갖는 종래의 제3실시예인 박막 트랜지스터의 제조공정을 알아본다.
도6A를 참조하면, 절연기판(600) 상에 금속층 및 불순물이 고농도로 도핑된 비정질실리콘층을 순차적으로 적층한 후, 이 비정질실리콘층에 레이저를 조사하여 다결정화한다.
이어서, 사진식각 방법으로 금속층 및 다결정화된 실리콘층을 소정간격으로 패터닝하여 소오스/드레인전극(602)(604) 및 그 상부에 오믹콘택층(605)을 형성한다.
그리고 기판(600)상에 오믹콘택층(605)을 덮도록 불순물이 도핑되지 않은 비정질실리콘층을 형성한 후, 레이저로 조사하여 국부적으로 용융시키면서 전면을 결정화하여 활성층(606)을 형성한다. 이어서, 이 활성층(606)을 사진식각 방법으로 소오스전극(602) 및 드레인전극(604)을 덮도록 패터닝한다.
도6B를 참조하면, 절연기판(600) 상에 소오스전극(602) 및 드레인전극(604) 및 패터닝된 활성층(606)을 덮는 게이트절연막(608)을 형성한다.
그리고 게이트절연막(608) 상에 알루미늄 또는 크롬 등의 금속을 스퍼터링 방법으로 증착하여 금속층을 형성한 후, 사진식각 방법으로 소오스전극(602)과 드레인전극(604)사이의 소정영역과 대응되는 게이트절연막(608)상에 잔류되도록 패터닝하여 제1게이트전극(610)을 형성한다.
도6C를 참조하면, 게이트절연막(608)상에 제1게이트전극(610)을 덮도록 층간절연막(612)을 형성한 후, 사진식각 방법으로 소오스전극(602)과 드레인전극(604)의 상부의 오믹콘택층(605)을 노출시키도록 게이트절연막(608) 및 층간절연막(512)을 패터닝하여 각각의 제5, 제6콘택홀(H-5, H-6)을 형성한다.
도6D를 참조하면, 층간절연막(512)상에 제5, 제6콘택홀(H-5, H-6)을 덮도록 금속층을 적층한 후, 제5콘택홀(H-5) 및 제6콘택홀(H-6) 및 제1게이트전극(610)과 대응되는 부위에 잔류되도록 패터닝하여 각각의 소오스배선(614) 및 드레인배선(616) 및 제2게이트전극(618)을 형성한다.
이 소오스배선(614) 및 드레인배선(616)은 제5, 제6콘택홀(H-5, H-6)을 통하여 하부의 소오스전극(602)과 드레인전극(604)과 전기적으로 연결된다.
그리고 활성층(606)은 제1게이트전극(610)과 대응되는 부위에는 채널영역(606-1)이 형성되고, 소오스전극(602)과 제1게이트전극(610) 사이와 드레인전극(604)과 제1게이트전극(610) 사이와 대응되는 부위에는 고저항영역인 필드감소영역(606-2)(606-3)이 각각 형성된다.
따라서, 역바이어스 인가 시, 활성층(606)은 플러스 차지와 마이너스차지가 동시에 발생되어 전자가 정공을 기판 하부쪽으로 밀어내어 전계강도를 완화시킴에 따라 오프전류를 저감한다. 즉, 채널영역(606-1)의 양측의 활성층(606-2)(606-3)은 전하감소영역으로 캐리어의 이동이 적게되어 오프전류를 감소시킨다.
그러나, 종래의 제3실시예에서는 금속층인 소오스/드레인전극과 실리콘층인 활성층 간의 접촉력이 좋지 않아 스텝커버리지가 불량하다. 따라서, 활성층 형성 시 소오스/드레인전극의 경사진 측면에서 박막 두께가 얇아지며, 그에 따라 레이저 결정화 시에 소오스/드레인전극의 경사진 측변의 박막이 떨어지거나 결정화 특성이 나빠지게 되는 문제점이 발생되었다.
상기의 문제점들을 해결하고자, 본 발명은 효과적으로 오프전류를 제어가능한 듀얼게이트를 갖는 박막트랜지스터 및 그 제조방법을 제공하려는 것이다.
따라서, 상기의 목적을 달성하고자, 본 발명의 박막 트랜지스터는 기판 상에 소정간격으로 형성된 소오스/드레인전극 및 제1게이트 전극과, 기판 상에 제1게이트전극을 덮되, 소오스/드레인전극을 노출시키는 접촉홀이 형성된 완충산화막과, 완충산화막 상에 형성되어 소오스영역-옵셋영역-채널영역-옵셋영역-드레인영역을 갖는 활성층과, 활성층 상에 게이트절연막이 개재되어 형성된 제2게이트전극을 구비한 구조를 갖는다.
상기 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 방법으로는 우선, 기판 상에 소정간격으로 소오스/드레인전극 및 제1게이트전극을 형성하는 공정과, 기판 상에 제1게이트전극을 덮되, 소오스/드레인전극을 노출시키는 각각의 콘택홀이 형성된 완충산화막을 형성하는 공정과, 완충산화막 상에 활성층 및 게이트산화막이 개재된 제2게이트전극을 형성하는 공정과, 제2게이트전극을 마스크로 상기활성층 상에 불순물이 도핑된 소오스/드레인영역과 불순물이 도핑되지 않은 필드감소영역 및 채널영역을 형성하는 공정을 구비한 것을 특정으로 한다.
도1 및 도2A 내지 도2D은 종래기술에 따른 제1실시예로, 옵셋구조를 갖는 박막 트랜지스터의 단면도 및 제조공정도이고,
도3 및 도4A 내지 도4D는 종래기술에 따른 제2실시예로, LDD 구조를 갖는 박막 트랜지스터의 단면도 및 제조공정도이고,
도5 및 도6A 내지 도6D는 종래기술에 따른 제3실시예로, 듀얼게이트를 갖는 박막 트랜지스터의 단면도 및 제조공정도이고,
도7 및 도8A 내지 도8D 및 도9는 본 발명에 따른 듀얼게이트를 갖는 박막 트랜지스터의 단면도 및 제조공정도 및 평면도이고,
도10 는 본 발명에 따른 다른 실시예로, 듀얼게이트를 갖는 박막 트랜지스터의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200,300,400,500,600,700,800 : 기 판
102,202,302,402,502,602,702,802,902,1002 : 소오스전극
104,204,304,404,504,604,704,804,904,1004 :드레인 전극
105,205,305,405,505,605,705,805 : 오믹콘택층
106,206,306,406,506,606,706,806,906,1006 : 활성층
108,208,308,408,508,608,708,808 : 게이트절연막
110,210,310,410,510,610,618,710,810,820,910,920,1010,1020 : 게이트전극
112,212,312,412,512,612,712,812 : 완충산화막
H-1, H-2, H-3, H-4, H-5, H-6, H-9, H-10, H-11, H-12, S : 콘택홀
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
도7 및 도9는 본 발명에 따른 듀얼게이트를 갖는 박막 트랜지스터의 단면도 및 평면도이고, 도8A 내지 도8D는 본 발명에 따른 듀얼게이트를 갖는 박막 트랜지스터의 제조공정도이다.
도7 및 도9를 참조하면, 본 발명의 듀얼게이트를 갖는 박막 트랜지스터는 절연기판(700) 상에 소정간격으로 소오스전극(702)(902) 및 드레인전극(704)(904) 및 제1게이트전극(720)(910)이 형성되어 있다.
그리고 소오스전극(702)(902) 및 드레인전극(704)(904) 및 제1게이트전극(720)(910)을 덮으며, 소오스전극(702)(902) 및 제1게이트전극(720)(910) 사이와 제1게이트전극(720)(910) 및 드레인전극(704)사이의 기판(700)과 접촉되되, 각각의 소오스전극(702)(902) 및 드레인전극(704)(904)을 노출시키는 제7, 제8접촉홀(H-7)(H-8)(H-9)(H-10)을 갖는 완충산화막(712)이 형성되어 있다. 이 완충산화막(712) 상에는 제7, 제8접촉홀(H-7)(H-8)(H-9)(H-10)을 덮는 활성층(706)(906)이 형성되어 있다.
그리고 활성층(706) 상에는 게이트절연막(708)이 개재된 제2게이트전극(710)(920)이 형성되어 있다. 이 활성층(706)은 여러 영역으로 구분되는 데, 우선, 제1게이트전극(720)(910)과 대응되는 부위에는 채널영역(706-1)이 형성되어 있으며, 제1게이트전극(910)(720)과 소오스전극(702) 사이와 제1게이트전극(720)(910)과 드레인전극(704) 사이와 대응되는 부위에 필드감소영역(706-2)(706-3)이 각각 형성되어 있고, 소오스전극(702) 및 드레인전극(704)과 대응되는 부위에는 소오스영역(706-4) 및 드레인영역(706-5)이 형성되어 있다.
상기 구조를 갖는 본 발명의 듀얼게이트를 갖는 박막 트랜지스터의 제조공정을 알아본다.
도8A를 참조하면, 절연기판(800)상에 크롬 또는 몰리브덴 등의 금속을 이용하여 스퍼터링 등의 방법으로 금속층을 적층한 후, 사진식각 방법으로 소정간격인 소오스전극(802) 및 드레인전극(804) 및 제1게이트전극(820)을 형성한다.
상기에서, 금속층 상에 불순물이 고농도로 도핑된 비정질실리콘층을 순차적으로 형성한 후, 이 비정질실리콘층에 레이저를 조사하여 다결정화하고, 이 다결정화된 실리콘층을 사진식각방법으로 패터닝함으로써 각각의 소오스전극(802) 및 제1게이트전극(820) 및 드레인전극(804) 상에 오믹콘택층(805)을 형성하기도 한다.
이어서, 절연기판(800) 상에 소오스전극(802) 및 드레인전극(804) 및 제1게이트전극(820)을 덮는 완충산화막(812)을 적층한 후, 소오스전극(802) 및 드레인전극(804)을 노출시키는 제7, 제8콘택홀(H-7, H-8)을 각각 형성한다.
도8B를 참조하면, 완충산화막(812) 상에 제7, 제8콘택홀(H-7, H-8)을 덮도록 비정질실리콘층을 증착한 후, 레이저로 조사하여 국부적으로 용융시키면서 전면을 결정화하여 활성층(806)을 형성한다. 이 활성층(806)은 소오스/드레인전극(802)(804)를 감싸고 있는 구조이므로, 레이저 결정화 시에 소오스/드레인전극의 경사진 측변의 박막이 떨어지거나 결정화 특성이 나빠지게 되는 것을 개선한다.
도8C를 참조하면, 이 활성층(806)을 사진식각 방법으로 소오스전극(802) 및 드레인전극(804) 및 제1게이트전극(820)을 덮도록 패터닝한다. 그리고 완충산화막(812) 상에 패터닝된 활성층(806)을 덮도록 실리콘산화층과 금속층을 순차적으로 적층한 후, 사진식각 방법으로 제1게이트전극(820)과 대응되는 부위의 활상층을 덮도록 패터닝하여 게이트절연막(808) 및 제2게이트전극(810)을 형성한다.
이 때, 제2게이트전극(810)의 폭은 적어도 제1게이트전극(820)보다 크게 형성하여서 제1게이트전극(820)을 애워싸는 구조를 갖도록 한다.
그리고 제2게이트전극(810)을 마스크로 사용하여 PH3이온을 도핑하거나 PH3가스를 사용하여 플라즈마 처리하여 활성층(806) 상에 고농도의 불순물영역인 소오스영역(806-4)과 드레인영역(806-5)을 형성한다.
도8D를 참조하면, 상기 이온도핑과정에서 손상된 활성층(806)의 결정구조를 활성화하기 위하여 레이저 조사 등의 어닐링 공정을 진행한다.
이 때, 활성층(806)은 제1게이트전극(820)과 대응되는 부위에 채널영역(806-1)이 형성되고, 채널영역(806-1) 양측에 즉, 제1게이트전극(820) 및 제2게이트전극 사이의 부위에 각각의 필드감소영역(806-2)(806-3)을 갖고, 이 각각의 고저항영역인 필드감소영역(806-2)(806-3) 양측에 소오스/드레인영역(806-4)(806-5)을 갖는다.
즉, 활성층(806)은, 도8D의 왼쪽부터, 소오스영역(806-4)-필드감소영역(806-2)-채널영역(806-1)-필드감소영역(806-3)-드레인영역(806-5)이 순차적으로 형성된 구조를 갖으며, 역바이어스 인가 시, 고저항영역인 필드감소영역(806-2)에서 전계강도가 완화되어 오프전류가 감소된다.
예를 들어, 제1게이트전극(820)에 -10V, 제2게이트전극(810)에 10V, 드레인전극(804)에 5V 의 전압을 인가 시, 즉, 4단자로 형성된 본 발명의 박막 트랜지스터는 채널영역(806-1)의 양측의 전하감소영역(806-2)(806-3)에서 캐리어의 이동이 적게됨에 따라 결국 오프전류가 감소된다.
그리고 도10을 참조하면, 제1게이트전극(1020)과 제2게이트전극(1010)을 콘택홀(S)로 연결하여 1 개의 게이트로 사용하여 3단자인 박막 트랜지스터로 형성함으로써, 오프전류를 제어할 수도 있다. 그리고 도면번호 1002 는 소오스전극을, 도면번호 1004 는 드레인전극을, 도면번호 1006 은 활성층을 표시한 것이다.
상술한 바와 같이, 본 발명에서는 활성층이 소오스/드레인전극을 감싸고, 이 소오스/드레인전극 사이에 제2게이트전극 보다 폭이 좁은 제1게이트전극을 형성함으로써, 오프전류를 제어하고 온전류를 증가시키는 잇점이 있다.
Claims (4)
- 듀얼게이트를 갖는 박막 트랜지스터에 있어서, 기판 상에 소정간격으로 형성된 소오스/드레인전극 및 제1게이트 전극과, 상기 기판 상에 제1게이트전극을 덮되, 상기 소오스/드레인전극을 노출시키는 접촉홀이 형성된 완충산화막과, 상기 완충산화막 상에 형성되어, 소오스영역-옵셋영역-채널영역-옵셋영역-드레인영역을 갖는 활성층과, 상기 활성층 상에 게이트절연막이 개재되어 형성된 제2게이트전극을 구비한 박막 트랜지스터.
- 듀얼게이트를 갖는 박막 트랜지스터 제조방법에 있어서, 기판 상에 소정간격으로 소오스/드레인전극 및 제1게이트전극을 형성하는 공정과, 상기 기판 상에 상기 제1게이트전극을 덮되, 상기 소오스/드레인전극을 노출시키는 각각의 콘택홀이 형성된 완충산화막을 형성하는 공정과, 상기 완충산화막 상에 활성층 및 게이트산화막이 개재된 제2게이트전극을 형성하는 공정과, 상기 제2게이트전극을 마스크로 상기 활성층 상에 불순물이 도핑된 소오스/드레인영역과 불순물이 도핑되지 않은 필드감소영역 및 채널영역을 형성하는 공정을 구비한 박막 트랜지스터 제조방법.
- 청구항2에 있어서, 상기 제2게이트전극의 폭은 상기 제1게이트전극보다 크게 형성한 것이 특징인 박막 트랜지스터 제조방법.
- 청구항2에 있어서, 상기 제2게이트전극과 상기 완충산화막과 상기 활성층과 상기 게이트절연막에 콘택홀을 형성하여 상기 제2게이트전극과 상기 제1게이트전극이 연결되도록 한 것이 특징인 박막 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052765A KR100248121B1 (ko) | 1997-10-15 | 1997-10-15 | 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052765A KR100248121B1 (ko) | 1997-10-15 | 1997-10-15 | 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990031885A true KR19990031885A (ko) | 1999-05-06 |
| KR100248121B1 KR100248121B1 (ko) | 2000-03-15 |
Family
ID=19522763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970052765A KR100248121B1 (ko) | 1997-10-15 | 1997-10-15 | 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100248121B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333248B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR101022141B1 (ko) * | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR101056229B1 (ko) * | 2009-10-12 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR20130040135A (ko) * | 2011-10-13 | 2013-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
-
1997
- 1997-10-15 KR KR1019970052765A patent/KR100248121B1/ko active IP Right Grant
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333248B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR101056229B1 (ko) * | 2009-10-12 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| US8963214B2 (en) | 2009-10-12 | 2015-02-24 | Samsung Display Co., Ltd. | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device have the thin film transistor |
| KR101022141B1 (ko) * | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| US8309964B2 (en) | 2009-10-27 | 2012-11-13 | Samsung Electronics Co., Ltd. | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor |
| KR20130040135A (ko) * | 2011-10-13 | 2013-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100248121B1 (ko) | 2000-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0602250B1 (en) | Thin film transistor, display device, and method for manufacturing thin film transistor | |
| KR100509662B1 (ko) | 액티브 매트릭스형 디스플레이장치 및 그 제조방법 및 반도체장치의 제조방법 | |
| US4924279A (en) | Thin film transistor | |
| US5789283A (en) | LDD polysilicon thin film transistor and manufacturing method thereof | |
| JPH0744278B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH10189998A (ja) | 表示用薄膜半導体装置及びその製造方法 | |
| US7008830B2 (en) | Poly-crystalline thin film transistor and fabrication method thereof | |
| KR19980015877A (ko) | 박막트랜지스터 액정표시장치 및 그 제조방법 | |
| KR100248121B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPH09186339A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100987859B1 (ko) | 다결정실리콘 액정표시소자 및 그 제조방법 | |
| KR0163912B1 (ko) | 박막 트랜지스터 액정 디스플레이 소자 및 그 제조방법 | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| US5751017A (en) | Thin film transistor having double gate insulating layer | |
| JPH0864830A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH0590589A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100205523B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100310707B1 (ko) | 박막 트랜지스터 액정표시장치 및 그의 제조방법 | |
| JPH1154755A (ja) | 半導体素子の製造方法および薄膜トランジスタ | |
| JP4467901B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| KR101013720B1 (ko) | 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법 | |
| KR100323080B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPH06275830A (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JPS63284865A (ja) | 薄膜半導体素子 | |
| JPH0785480B2 (ja) | 薄膜トランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 18 |