KR19980015877A - 박막트랜지스터 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 본 발명은 박막트랜지스터 액정표시장치에 관한 것으로, 특히 화소용 스위칭소자인 박막트랜지스터를 제조함에 있어서, 온상태에서의 전류 감소와 같은 부효과없이 오프상태의 누설전류를 감소시킬 수 있는 구조의 박막트랜지스터를 가지는 박막트랜지스터 액정표시장치에 관한 것이다. 이를 위하여 본 발명은 기판과, 상기 기판상에 섬모양으로 패턴형성되며, 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1영역과 상기 제1영역의 일측 또는 양측에 접하여 형성되는 제2영역으로 이루어진 비불순물영역을 적어도 하나이상 가지는 활성층과, 상기 활성층을 덮도록 형성된 절연층과, 상기 제2영역 위의 상기 절연층 상부에 적층된 구주로 형성된 층간층과, 상기 층간층 상부에 동일패턴으로 적어도 하나이상의 도전물질이 적층된 구조로 형성된 제1 도전층과, 상기 제1영역 위의 상기 절연층 상부를 덮으며, 상기 제1도전층과 접촉연결되도록 형성된 제2도전층을 포함하여 이루어진다.

Description

박막트랜지스터 액정표시장치 및 그 제조방법.
제1도는 종래의 박막트랜지스터 단면도.
제2도는 본 발명의 박막트랜지스터의 제1실시예 구조를 설명하기 위한 단면도.
제3도는 본 발명의 박막트랜지스터 제조방법의 실시예를 설명하기 위한 공정단면도.
제4도는 본 발명의 박막트랜지스터의 제2실시예 구조를 설명하기 위한 평면도와 단면도.
제5도는 본 발명의 박막트랜지스터 제조방법의 다른 실시예를 설명하기 위한 공정단면도.
제6도는 본 발명의 박막트랜지스터의 제3실시예 구조를 설명하기 위한 단면도.
제7도는 본 발명의 박막트랜지스터 제조방법의 다른 실시예를 설명하기 위한 공정단면도.
제8도는 본 발명의 박막트랜지스터 액정표시장치의 구조를 설명하기 위한 평면도와 단면도.
제9도는 본 발명의 박막트랜지스터 액정표시장치의 구조를 설명하기 위한 평면도와 단면도.
제10도는 본 발명의 박막트랜지스터의 제4, 제5실시예 구조를 설명하기 위한 단면도.
제11도는 본 발명의 박막트랜지스터 제조방법의 다른 실시예를 설명하기 위한 공정단면도.
제12도는 본 발명의 박막트랜지스터 액정표시장치의 제6, 제7실시예를 설명하기 위한 단면도.
본 발명은 박막트랜지스터 액정표시장치에 관한 것으로, 특히 화소부의 스위칭소자인 박막트랜지스터를 제조함에 있어서, 온 상태에서 양호한 전류 특성을 가지면서도 오프상태에서의 누설전류를 감소시키기에 적합하도록 한 박막트랜지스터 액정표시장치 및 그 제조방법에 관한 것이다.
종래에 비정질실리콘을 이용하여 제조하는 박막트린재스터의 경우에는 비정질실리콘의 낮은 전하이동도특성으로 인하여 온상태의 전류특성이 양호하지 못하였던 반면 오프상태에서도 누설전류에 의한 문제가 심각하지 않았다. 박막트랜지스터 액정표시장치에 있어서, 화소부의 스위칭소자는 화소에 임의의 신호를 공급한 후, 일정한 시간동안 신호를 유지하여야 하므로, 과도한 누설전류의 발생은 액정표시장치의 전체화면표시특성을 저하시키게 된다.
그러나, 비정질실리콘을 이용한 박막트랜지스터는 화소부의 스위칭 소자로서는 이용할 수 있으나, 낮은 전류이동도특성으로 인하여 온상태에서의 전류특성이 좋지 못하여, 종래 제안된 바 있는 구동회로를 기판상에 직접 형성하는 기술에서 회로부의 소자를 형성하기에는 적당하지 못하였다.
따라서, 비정질실리콘에 비하여 좋은 전하이동도특성을 가지고 있는 다결정실리콘을 이용하여 박막트랜지스터를 제조함으로써 화소가 형성된 기판상에 구동회로를 같이 제조하는 기술이 제안된 바 있다. 그러나, 다결정 실리콘을 이용한 박막트랜지스터는 온상태에서는 높은 전류구동이 가능하지만 동시에 오프상태에서 누설전류가 크게 발생하기 때문에 화소부의 스위칭소자를 다결정실리콘 박막트랜지스터로 형성하면 오프상태에서의 큰 누설전류로 인하여 화소전극에 저장된 신호의 값이 변화하게 되어 액정표시장치의 화면표시성능을 저하시키게 된다.
그래서, 종래에 이와 같은 문제점을 해결하기 위하여 다결정실리콘을 이용하여 박막트랜지스터를 형성할 때, 화소부의 스위칭 소자를 다결정실리콘을 이용하면서 엘디디영역 또는 오프셋영역을 박막트랜지스터 또는 더블게이트형, 박막트랜지스터 또는 필드 플레이트(field plate)를 가지는 박막트랜지스터 등으로 형성하는 기술이 제안된 바 있다.
제1도는 종래의 자기정렬형 오프셋 박막트랜지스터의 일 예로서, 오프셋영역의 크기의 변화에 따라서 온 상태에서의 전류값이 크게 변하는 문제점을 해결하고자 제안된 기술로서, 기판(10)상의 활성층(11)과, 게이트 절연막(12)이 차례로 형성되어 있고, 활성층(11)상의 채널영역(11C) 양단에 오프셋영역(11d)(11e) 채널영역(11d)(11e)을 정의하도록 게이트절연막(12) 위에 절연물질로 형성된 이온주입방지층(13a)(12b)과, 두 이온주입방지층(13a)(13b) 사이에 형성된 게이트전극(14)를 포함하여 이루어져서, 활성층(11)상에 항상 일정한 길이의 오프셋영역(11d)(11e)을 가질 수 있도록 한 것이다.
그러나, 이와 같은 구조의 박막트랜지스터는 포토리소그라피(photo-lithography)의 해상도 한계 때문에, 이온주입방지층(13a)(13b)에 의하여 정의되는 오프셋영역(11d)(11e)의 길이를 2∼3㎛이하로 줄이는 것이 용이하지 못하다. 오프셋영역(11d)(11e)의 길이가 이와같은 수치를 가지게 되면 온상태에서의 전류가 크게 감소하여 소자의 전류구동능력이 줄아들게 된다.
그래서 본 발명은 온상태에서의 전류 감소와 같은 부효과없이 오프상태의 누설전류를 감소시킬 수 있는 구조의 박막트랜지스터를 가지는 박막트랜지스터, 액정표시장치를 제공하고자 안출된 것으로, 기판과, 상기 기판상에 섬모양으로 패턴형성되며, 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1영역과 상기 제1영역의 일측 또는 양측에 접하여 형성되는 제2영역으로 이루어진 비불순물영역을 적어도 하나이상 가지는 활성층과, 상기 활성층을 덮도록 형성된 상기 제2영역 위의 상기 절연층 상부에 적층된 구조로 형성된 층간층과, 상기 층간층 상부에 동일패턴으로 적어도 하나이상의 도전물질이 적층된 구주로 형성된 제1도전층과, 상기 제1영역 위의 상기 절연층 상부를 덮으며, 상기 제1 도전층과 접촉연결되도록 형성된 제2도전층을 포함하여 이루어진 박막트랜지스터 액정표시장치이다.
또한, 본 발명은 위에 기술한 구조와 같은 박막트랜지스터 액정표시장치를 제조하기 위하여, 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1영역과 상기 제1영역의 일측 또는 양측에 접하여 형성되는 제2영역을 가지는 비불순물영역이 적어도 하나이상 형성되는 활성층을 가지는 박막트랜지스터 액정표시장치의 제조방법에 있어서, 기판상에 반도체물질을 적층한 후, 패터닝하여 활성층을 형성하는 단계와, 상기 활성층 상부를 덮도록 절연층과 층간층과 제1도전층을 형성하는 단계와, 상기 제1도전층과 상기 층간층이 상기 활성층의 상기 제2영역의 상부에 남도록, 상기 제1도전층과 상기 층간층을 페터닝하는 단계와, 상기 활성층의 상기 제1영역 상부의 상기 절연층을 덮으며, 상기 제1도전층과 콘택되도록 제2도전층을 형성하는 단계와, 상기 제2도전층과 상기 제1도전층을 마스크로, 상기 활성층상에 이온주입하여 상기 활성층에 상기 고농도 불순물영역을 형성하는 단계를 포함하여 이루어진 박막트랜지스터 액정표시장치의 제조방법이다.
제2도는 본 발명의 제1실시예로서, 일반적인 탑게이트(top gate)형 코플레나(coplanar) 박막트랜지스터를 화소부의 스위칭 소자로 사용하는 박막트랜지스터 액정표시장치를 예로들어, 박막트랜지스터부만을 도시한 것이다.
전체적으로 보면, 기판(20) 위에 다결정실리콘 또는 비정질실리콘 등의 반도체물질로 패턴형성된 활성층(21)과, 그상부를 덮는 절연막 즉 게이트절연막(22)과, 게이트절연막(22)의 상부에 다층 또는 단층 구조의 절연막으로 패턴형성된 한쌍의 전계조절층(23a)(23b)과, 전계조절층(23a)(23b)의 상부에 도전물질로 패턴형성된 한쌍의 보조게이트전극(24a)(24b)과, 두 보조게이트전극(24a)(24b)사이의 활성층(21c)을 덮으며 두 보조게이트전극(24a)(24b)과 접촉연결된 주게이트전극(25)을 포함하여 박막트랜지스터가 구성된다.
세부적으로, 활성층(21)은 이후 공정에서 소오스전극 및 드레인전극과 연결되는 한상의 불순물영역(21a)(21b)의 활성층(21)의 양단으로부터 소정크기로 정의 형성되어 있다. 그리고, 두 불순물영역(21a)(21b)의 사이는 비불순물영역인데, 이 영역도 세부적으로 소자 동작상 두 전계조절층(23a)(23b) 하부의 비불순물영역(21d)(21e)과, 주게이트전극(25)과 게이트 절연막(22)을 사이에 두고 중첩되는 비불순물영역(21c)의 두 영역으로 구분된다.
이러한 구조의 박막트랜지스터는 소자 동작시 도면부호 21d, 21e의 두 비불순물영역(이하 누설전류조절영역이라 한다.)은 게이트 전극(보조게이트전극 및 주게이트전극)과의 사이에 전계조절층(23a)(23b) 및 게이트 절연막(22)을 사이에 두고 형성되어 있으므로, 주게이트전극(25)과 게이트절여막(22)만을 사이에 두고 형성된 도면부호 21c의 비불순물영역(이하 채널영역이라 한다.)과 비교하여 게이트전극에 온전압 또는 오프전압이 인가될때, 약한 전계가 인가되는데, 온상태에서는 온전류를 다소 감소시키는 결과를 예상할 수 있으나, 채널영역보다는 약하지만 게이트 전압이 실제 인가되기 때문에 채널영역과 불순물영역사이에 오프셋영역을 형성시킨 박막트랜지스터의 온상태 전류특성보다 좋은 동작특성을 가질 수 있다. 또한, 오프전압인가시에는 누설전류조절영역에 인가되는 오프상태에서의 게이트전압에 의한 전계가 작으므로, 오프상태의 누설전류를 줄일 수 있다.
제3도는 본 발명의 제1 실시예인 제2도와 같은 박막트랜지스터를 제조하는 방법을 각 공정별로 예시한 공정단면도이다.
먼저, 제3도의 (가)와 같이, 기판(20)상에 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)을 화학기상증착(CVD)방법으로 적층한 후, 사진식각공정으로 패터닝하여 활성층(21)을 형성한다. 이 때, 비정질실리콘을 적층한 후, 패터닝 전 또는 패터닝 후, 레이저 어닐 또는 고상재결정화(SPC) 등의 방법으로 결정화하여 다결정실리콘을 만들 수 있다.
다음으로, 제3도의 (나)와 같이, 활성층(21)에 실리콘산화막 또는 실리콘 질화막 및 실리콘산화막/실리콘질화막의 이중구조 결연막 등을 적층하여 게이트 절연막(22)을 형성하고, 연속적으로 실리콘질화막 또는 실리콘산화막 또는 실리콘질화막/실리콘산화막의 이중 절연막 또는 실리콘산화막/실리콘질화막/실리콘산화막의 삼중절연막을 적층하여 전계조절막형성층(23)을 화학기상증착방법 등으로 연속 증착하여 형성하고, 이어서, 크롬 또는 알루미늄을 스퍼터링 방법으로 적층하여 보조게이트전극형성층(24)을 형성한다. 이때 전계조절막형성층은 비정질실리콘(a-Si), 다결정실리콘(P-Si) 혹은, 마이크로 크리스탈린 실리콘(μc-Si)으로형성할 수 있다.
다음으로, 사진식각공정으로 보조게이트전극형성층과 전계조절막형성층을 패터닝하여 보조게이트전극(24a)(24b)와 전계조절층(23a)(23b)을 형성한다. 이때, 활성층(22)에 비불물순영역 중 누설전류조절영역으로 정의된 영역의 상부에만 보조게이트전극형성층과 전계조절막형성층을 남기고, 나머지 영역은 제거하여 보조게이트전극(24a)(24b)와 전계조절층(23a)(23b)을 형성한다.
다음으로, 제3도의 (라)와 같이, 전면에 크롬 또는 알루미늄 및 금속의 합금 등을 스퍼터링 방법으로 적층한 후, 사진식각공정으로 패터닝하여, 두 보조게이트전극(24a)(24b)의 사이에 노출된 게이트 절연막(22)을 덮는 주게이트전극(25)을 형성한다. 이 때, 주게이트전극(25)은 두 보조게이트전극(24a)(24b)와 접촉연결되도록 형성한다.
다음으로, 제3도의 (마)와 같이, 주게이트전극(25)과 보조게이트전극(24a)(24b)을 마스크로하여 게이트절연막(22)을 통하여 활성층(22)상에 고농동의 이온을 예를들어, 보론(B-), 인(P+) 등을 주입하여 활성층(21)상에 불순물영역(21a)(21b)을 정의한다. 이 때, 두 불순물영역(21a)(21b)사이에는 비불순물영역(21c)(21d)(21e)가 상대적으로 정의된다. 또한, 비불순물영역도 소자동작시 그 동작특성에 의하여 제3도의 (마)와 같이 도시된 활성층과 같이, 도면부호 21c의 채널영역과, 이 채널영역(21c)과 두 불순물영역(21a)(21b) 즉 전계조절층(23a)(23b) 하부의 활성층(21)인 도면부호 21d, 21e의 누설전류조절영역으로 구분되어 정의된다.
제4도는 본 발명의 제2실시예를 도시한 것으로, 제2도의 실시예와는 달리, 활성층과 게이트 절연막이 같은 패턴으로 형성되어 있고, 보조게이트 전극 및 전계조절층이 연장형성되어 활성층과 게이트 절연막의 에지부를 덮도록 형성하였다.
먼저, 제4도의 (가)는 본 발명의 다른 실시예의 평면도로서, 기판(도면 미도시)상에 섬모양의 활성층(31´)과 게이트절연막(32´)이 형성되어 있고, 채널영역(도면 미도시)은 노출시키면서, 누설전류조절영역(도면 미도시)과 활성층(31´)/게이트절연막(32´)의 에지부를 덮는 절연층(33´)과 도전층(34´)이 형성되어 있다. 그리고, 채널영역에 중첩되며, 누설전류조절영역(도면 미도시)상부의 도전층(34´a)(34´b)/전계조절층(33´a)(33´b)과 일부중첩되며, 에지부를 덮는 도전층(34´)을 덮는 주게이트전극(35)이 형성되어 있다.
제4도의 (나)는 박막트랜지스터의 구조를 설명하기 위하여 제4도의 (가)에 표시한 선 A-A´을 따라 절단한 단면도로서, 제2도의 구조와 같이, 기판(30)상에 한 쌍의 불순물영역(31´a)(31´b)과 이에 접하여 비불순물영역인 한 쌍의 누설전류조절영역(31´a)(31´b)과 이에 접하여 비불순물영역인 한쌍의 누설전류조절영역(31´d)(31´e) 및 채널영역(31c)이 정의된 활성층(31´)과, 그 상부만을 덮도록 게이트절연막(32´)과, 언급한 누설전류조절영역(31´d)(31´e)과 중첩하는 전계조절층(33´a)(33´b)과, 보조게이트전극(34´a)(34´b)과, 채널영역(31´c)을 중첩되며 보조게이트전극(34´a)(34´b)과 접촉연결되는 주게이트전극(35)을 포함하여 이루어진다.
제4도의 (다)는 활성층 에지부의 구조를 설명하기 위하여, 제4도의 (가)에 표시한 선 B-B´을 따라 절단한 단면도로서, 기판(30)상에 동일패턴으로 형성된 활성층(31´)/게이트절연막(32´)과, 에지부를 덮는 절연막(33´)과 도전층(34´)이 있고, 이들의 상부를 덮고 지나는 주게이트전극(35)가 있다. 이와 같이, 활성층의 에지부에 절연막(33´)과 도전층(34´)을 형성한 이유는 주게이트전극(35)이 활성층(31´)과 단락(short)되는 것을 막기 위하여 형성하는 것이다.
제5도는 제4도의 실시예를 제조하는 방법을 각 공전단계에 따라 예시한 공정단면도이다.
먼저, 제5도의 (가)와 같이, 기판(30)상에 비정질실리콘 또는 다결정실리콘중하나와, 실리콘질화막 또는 실리콘산화막 또는 실리콘산화막/실리콘질호막 중 하나를 진공중에 연속증착하여 활성층형성층(31)과 게이트절연막형성층(32)을 형성한다. 이 때, 비정질실리콘으로 활성층형성층(31)을 형성한 경우에는 레이저 어닐 등의 방법으로 다결정화 할 수 있다.
다음으로, 제5도의 (나)와 같이, 사진식각공정으로 활성층형성층(31)과 게이트절연막형성층(32)을 패터닝하여 활성층(31´)과 게이트절연막형성층(32´)을 형성한다. 이 때, 비정질실리콘으로 활성층형성층(31)을 형성하고, 제5도의 (가)의 단계에서 결정화를 하지 않고, 패터닝 후, 결정화 할 수 있다.
다음으로, 제5도의 (다)와 같이, 게이트절연막(32´) 및 노출된 기판(30)전면에 실리콘질화막, 실리콘산화막, 실리콘질화막/실리콘산화막의 이중절연막, 실리콘산화막/실리콘질화막/실리콘산화막의 3중절연막 중의 하나로 전계조절막형성층(33)을 적층하고, 연속하여 크롬 또는 알루미늄 등의 도전물질층(34)을 형성한다. 이때 전계조절막형성층은 비정질실리콘, 다결정실리콘 혹은 마이크로 크리스탈린 실리콘(μc-Si)으로 형성할 수 있다.
다음으로, 제5도의 (라)와 같이, 전계조절막형성층(33)과 도전물질층(34)을 사진식각공정으로 패터닝하여 전계조절층(33´a)(33´b)과 그 상부의 보조게이트전극(34´a)(34´b)을 형성한다. 동시에 활성층(31´)의 에지부를 덮는 단락방지층(33´)(34´)을 형성한다.
다음으로, 제5도의 (마)와 같이, 전면에 크롬 또는 알루미늄 등의 도전물질을 적층한 후, 사진식각하여 주게이트전극(35)을 형성한 후, 고농도로 이온 주입하여 활성층상에 불순물영역(31´a)(31´b)을 형성한다.
제6도는 본 발명의 제3실시예로서, 스태거드(staggered)형 박막트랜지스터의 구조에 본 발명을 적용한 것이다.
기판(40)상에 서로 분리형성된 소오스전극(41)과 드레인전극(42)과, 두 전극(41)(42)에 각각 접촉연결되는 활성층(43)과, 활성층(43)과 소오스전극(41)/드레인전극(42)과, 노출된 기판을 덮는 게이트절연막(44)과, 활성층상의 누설전류조절영역(43d)(43e)과 중첩되도록 게이트절연막(44)위에 형성된 전계조절층(45a)(45b)과, 그 상부의 보조게이트전극(46a)(46b)과, 활성층상의 채널영역(43c)과 중첩되며 보조게이트전극(46a)(46b)과 접촉연결된 주게이트전극(47)으로 이루어진다.
제7도는 본 발명의 제3실시예인 제6도의 박막트랜지스터를 제조하는 각 공정단계를 예시한 공정단면도이다.
먼저, 제7도의 (가)와 같이, 기판(40)상에 알루미늄 또는 크롬 등의 금속물질을 스퍼터링 등의 방법으로 적층한 후, 사진식각공정으로 패터닝하여 소오스전극(41)과 드레인전극(42)을 분리하여 형성한다.
다음으로, 제7도의 (나)와 같이, 기판(40)의 노출된 표면과 소오스전극(41)과 드레인전극(42)을 덮도록 비정질실리콘 또는 다결정실리콘을 화학기상증착방법 등으로 적층한 후, 사진식각공정으로 패터닝하여 소오스전극(41) 및 드레인전극(42)과 접촉되는 활성층(43)을 형성한다.
다음으로, 제7도의 (다)와 같이, 활성층(42)과 기판(40) 및 소오스전극(41)/드레인전극(42)을 덮도록 실리콘질화막 또는 실리콘산화막을 적층하여 게이트절연막(44)을 형성하고, 연속하여 실리콘질화막 또는 실리콘산화막 또는 실리콘질화막/실리콘산화막의 이중절연막 또는 실리콘산화막/실리콘질화막/실리콘산화막의 3중절연막 등으로 전계조절막형성층(45)과 크롬 또는 알루미늄 등의 금속물질로 보조게이트전극형성층(46)을 증착 형성한다. 이때 전계조절막형성층은 비정질실리콘(a-Si), 다결정실리콘(P-Si) 혹은, 마이크로 크리스탈린 실리콘(μc-Si)으로 형성할 수 있다.
다음으로, 제7도의 (라)와 같이, 사진식각공정으로 누설전류조절영역(도면 미도시)을 제외한 영역의 전계조절막형성층과 보조게이트전극형성층을 제거하여 전계조절층(45a)(45b)과 보조게이트전극(46a)(46b)을 형성한다.
다음으로, 크롬 또는 알루미늄 등의 금속물질을 스퍼터링 등의 방법으로 전면에 적층한 후, 채널영역(43c)상부와 보조게이트전극(46a)(46b)의 상부를 제외한 영역의 금속물질을 제거하여, 주게이트전극(47)을 형성한다. 이어서, 주게이트전극(47)과 보조게이트전극(46a)(46b)을 마스크로 활성층에 고농도로 이온주입하여 불순물영역(43a)(43b)을 정의 형성한다.
제8도는 본 발명의 박막트랜지스터를 박막트랜지스터 액정표시장치에 적용한 경우, 박막트랜지스터 어레이 기판의 구조를 예시한 도면이다.
제8도의 (가)는 박막트랜지스터 어레이기판의 평면도로서, 제6도에 예시한 제2실시예와 같은 스테거드형 박막트랜지스터를 적용한 것으로, 활성층(82)과 게이트절연막(83)이 동일한 패턴을 가지도록 형성한 것이다. 이 때, 전계조절층(84)과 보조게이트전극층(85)을 형성하는 절연층/도전층과 같은 물질로 게이트 버스라인(86-2)와 데이타 버스라인(81)이 교차하는 부위에 섬모양의 기생용량감소층(84a) 및 게이트버스라이보조부(85a)를 형성한 것이다. 또한, 활성층(82)과 게이트절연막(83)을 데이타버스라인(81)의 상부를 다라서 연장형성한 구조이다. 미설명 도면부호(86-1)은 주게이트전극을, (87)은 화소전극을 나타낸다.
제8도의 (나)는 제8도의 (가)에 표시한 선 C-C´을 따라 절단하여 게이트 버스라인(86-2)과 데이타 버스라인(81)이 교차하는 부위의 구조를 설명하기 위한 단면도이다.
기판(80)상에 데이터 버스라인(81)이 형성되어 있고, 그 상부에 데이타버스라인(81)을 덮도록 활성층(82)과 게이트절연막(83)이 형성되어 있고, 상부에는 게이트절연막(83)의 에지부를 덮도록 기생용량감소층(84a)과 동일패턴의 게이트버스라인보조부(85a)가 있고, 그 상부로 게이트 버스라인(86-2)이 지나가고 있다.
게이트 버스라인(86-1)과 데이타 버스라인(81)의 교차부에 이와 같은 기생용량감소절연층(84a)과 게이트버스라인보조부(85a)를 형성한 이유는 게이트 버스라인(86-2)과 데이타 버스라인(81)사이에서 기생용량이 발생되어, 이의 RC 시정수에 의한 게이트 버스라인 신호가 지연되거나, 게이트 버스라인이 턴온될 때 데이타 버스라인을 통하여 전달되는 신호가 왜곡되는 현상을 줄이기 위하여 하나이상의 절연막으로 이루어진 전계조절막형성층을 교차부에 남김으로써, 기생용량을 감소시킬 수 있고, 그 상부에보조게이트전극형성층도 같이 남기어 단차부에서의 게이트 버스라인의 단선을 방지할 수 있도록 하기 위한 것이다. 제8도의 (가)에 도시된 도면부호 87은 화소전극이고, 도면부호 86-1은 주게이트 전극이다.
제9도는 제8도와 같은 구조에서 게이트 버스라인(96-1)과 데이타 버스라인(91)의 교차부외에 게이트버스라인(96-1)을 따라서 전계조절막형성층과 보조게이트전극형성층을 남긴 구조이다. 이와 같은 구조는 제8도의 구조와 같이, 교차부에 발생하는 기생용량을 감소시키는 효과외에 게이트 버스라인의 리던던시 효과를 노릴 수 있다.
제9도의 (가)의 평면도와 D-D´를 절단하여 나타낸 제9도의 (나)에 예시한 교차부 단면도를 동시에 설명하면, 박막트랜지스터의 구조는 제6도에 예시한 스테거드 형 박막트랜지스터로서, 기판(90) 상부에 소오스전극(91-1) 및 드레인전극(97)과 소오스전극(91-1)에 연장형성된 데이타 버스라인(91-2)이 있고, 소오스전극(91-1) 및 드레인전극(97)과 접촉연결되며 연장하여 데이타 버스라인(91-2)상부를 덮는 활성층(92)과 그 상부의 게이트절연막(93)이 있다. 소오스전극(91-1)과 드레인전극(97)사이 활성층(92)의 누설전류조절영역과 에지부와 중첩되는 전계조절용절연층(94)과 보조게이트전극(95)이 형성되어 있고, 주게이트전극(96-1) 및 게이트 버스라인(96-2)을 따라서 위의 두층이 연장형성되어 있다. 그리고, 그 상부와 채널영역 상부에 주게이트전극(96-1) 및 게이트 버스라인(96-2)이 형성되어 있다. 미설명 도면부호(98)은 화소전극을 나타내며, (94a)와 (95a)는 게이트 버스라인(96-2)에 중첩되는 전계조절용절연층 부분과 보조게이트전극부분을 각각 나타낸다.
제10도는 본 발명의 제4, 5실시예로서 더블 게이트를 가지는 박막트랜지스터를 예시한 것이다.
먼저, 제10도의 (가)는 본 발명의 제4실시예로서, 두 개의 주게이트전극(105a)(105b)의 양측에 활성층(101)과 게이트 절연막(102) 및 전계조절용 절연층(103a)(103b)(103c)(103d)을 개재하여 형성되는 보조게이트전극(104a)(104b)(104c)(104d)을 각각 형성하여, 각 주게이트전극(105a)(105b)에 의하여 제어가 되는 각 채널영역(101d)(101e)의 양측에 누설전류조절영역(101f)(101g)(101h)(101i)을 상으로 형성한 구조로서, 두 주게이트전극(105a)(105b) 사이의 활성층(101)에 제3의 불순물영역(101c)을 가진다. 미설명 도면부호 101a, 101b는 각각 소오스전극 및 드레인전극과 연결될 불순물 영역이다.
제10도의 (나)는 더블 게이트형 박막트랜지스터구조로서 본 발명의 제5실시예이다. 이 구조는 두 개의 주게이트(115a)(115b)의 일측에만 활성층(111)과 게이트절연막(112) 및 전계조절층(113a)(113b)을 개재하여 형성되는 보조게이트전극(114a)(114b)을 형성한 구조로서, 활성층(111)의 양단에 형성된 두 불순물영역(111a)(111b)과 각 주게이트전극(115a)(115b)에 의하여 제어되는 채널영역(111d)(111e)사이에는 누설전류조절영역(111f)(111g)을 가지지만, 두 주게이트전극(115a)(115b)사이의 활성층(111)에 형성된 제3의 불순물영역(111c)과 각 주게이트전극(115a)(115b)에 의하여 제어되는 채널영역(111d)(111e)사이에는 누설전류조절영역을 가지지 않는 구조이다.
제11도는 본 발명의 박막트랜지스터 제조방법에 있어서, 보조게이트전극이 고농도 불순물 다결정실리콘으로 형성될 때의 제조방법을 예시한 공정단면도이다.
먼저, 제11도의 (가)와 같이, 기판(120)에 다결정실리콘 또는 비정질실리콘을 화학기상증착방법으로 적층한 후, 사진식각공정으로 패터닝하여 활성층(121)을 형성한다.
다음으로 제11도의 (나)와 같이, 활성층(121)과 기판(120)의 노출된 표면에 걸쳐 실리콘질화막 또는 실리콘산화막을 적층하여 게이트절연막(122)을 형성한 후, 연속하여 순수 비정질실리콘을 화학기상증착방법으로 적층한다. 이어서, 고농도의 이온을 표면가까이 얕게 주입하여 비정질실리콘 상부의 도전성을 높히으로서, 비정질실리콘 상부는 보조게이트전극형성층(123-2)으로, 하부는 전계조절막형성층(123-1)으로 정의한다.
다음으로, 제11도의 (다)와 같이, 불순물 비정질실리콘으로 형성된 보조게이트전극형성층과 순수 비정질실리콘으로 형성된 전계조절막형성층을 사진식각공정으로 패터닝하여 한 쌍의 보조게이트전극(123-2a)(123-2b)과 그 하부의 전계조절층(123-1a)(123-1b)을형성한다.
다음으로, 제11도의 (라)와 같이, 보조게이트전극(123-2a)(123-2b) 및 노출된 게이트절연막(122)의 상부에 크롬 또는 알루미늄 등을 적층한 후, 두 보조게이트전극(123-2a)(123-2b)사이의 게이트절연막(122)상부와 두 보조게이트전극(123-2a)(123-2b)의 상부에만 남도록 사진식각하여 주게이트전극(124)을 형성한다. 이어서, 주게이트전극(124)과 보조게이트전극(123-2a)(123-2b)을 마스크로 활성층(121)에 고농도로 이온을 주입하여 불순물영역(121a)(121b)을 정의형성한다. 미설명도면 부호(121d)(121e)는 누설전류조절영역을, (121c)는 채널영역을 나타낸다.
제12도는 본 발명의 제6, 제7 실시예를 설명하기 위한 도면으로, 상술한 박막트랜지스터에 후속공정을 실시하여 제조된 액정표시장치를 나타낸 단면도이다. 제12도의 (가)는 활성층과 게이트절연막이 동일 패턴이 아닌 경우의 액정표시장치를, 제12도의 (나)는 활성층과 게이트절연막이 동일패턴인 경우의 액정표시장치를 나타낸 것이다.
제12도의 (가)를 참조하면, 기판(200)위에 다결정실리콘 또는 비정질실리콘 등의 반도체물질로 패턴형성된 활성층(201)과, 그 상부를 덮는 절연막 즉 게이트절연막(202)과, 게이트절연막(22)의 상부에 다층 또는 단층 구조로 패턴형성된 한쌍의 전계조절층(203a)(203b)과, 전계조절층(203a)(203b)의 상부에 도전물질로 패턴형성된 한쌍의 보조게이트전극(204a)(204b)과, 두 보조게이트전극(204a)(204b)사이의 활성층을 덮으며 두 보조게이트전극(204a)(204b)과 접촉연결된 주게이트전극(205)을 포함하는 박막트랜지스터가 형성되어 있다. 활성층(201)은 소오스 전극(207a) 및 드레인 전극(207b)과 연결되는 한쌍의 불순물영역(201a)(210b)이 활성층(201)의 양단으로부터 소정크기로 정의 형성되어 있다. 그리고, 두 불순물영역(201a)(201b)의 사이는 비불순물영역인데, 이 영역도 세부적으로 소자동작상 두 전계조절층(203a)(203b) 하부의 비불순영역(201d)(201e)과, 주게이트전극(205)과 게이트 절연막(202)을 사이에 두고 중첩되는 비불순물영역(201c)의 두 영역으로 구분된다. 그리고 보호막(208)이 전면을 덮고 있으며, 화소전극(209)이 드레인전극(207b)에 여결되어 보호막(208)상에 위치하고 있다. 미설명 도면부호(205)는 층간절연막을 나타낸다.
제12도의 (나)를 참조하면, 기판(300)상에 한 쌍의 불순물영역(301a)(301b)과 이에 접하여 비불순물영역인 한 쌍의 누설전류조절영역(301d)(301e) 및 채널영역(301c)이 정의된 활성층(301)과, 그 상부만을 덮도록 한 즉, 활성층(301)과 동일 패턴인 게이트 절연막(302)과, 언급한 누설전류조절영역(301´d)(301´e)과 중첩하는 전계조절층(303´a)(303´b)과, 보조게이트전극(304´a)(304´b)과 채널영역(301´c)을 중첩되며 보조게이트전극(304´a)(304´b)과 접촉연결되는 주게이트전극(305)을 구비하는 박막트랜지스터가 형성되어 있다. 각각의 불순물영역(301a)(301b)에는 소오스전극(307a)과 드레인전극(307b)이 연결되어 있다. 그리고 보호막(308)이 전면을 덮고 있으며, 화소전극(309)이 드레인전극(307b)에 연결되어 보호막(308)상에 위치하고 있다. 미설명 도면부호(305)는 층간절연막을 나타낸다.
이상에서 설명한 박막트랜지스터와 이를 이용한 액정표시장치 및 그 제조방법은 먼저, 제1도에 예시한 박막트랜지스터에서 나타나던 온전류감소의 문제점을 보조게이트전극을 전계조절층 상부에 형성하여, 이에 의하여 누설전류를 제어할 수 있는 누설전류조절영역을 채녈영역의 일측 또는 양측에 형성함으로써, 온상태에서의 전류감소없이, 오프상태의 누설전류를 감소시킬 수 있다. 그리고, 보조게이트전극에 의하여 제어되는 누설전류조절영역이 포토리소그라피에 의하여 정의되므로, 균일하 소자를 제조할 수 있다. 그리고, 본 발명의 일 실시예와 같이, 보조게이트전극과 전계조절층을 활성층의 에지부에 형성함으로써, 에지부에서의 단차에 의한 활성층과 주게이트전극의 단락을 방지할 수 있다.
또한, 이러한 본 발명의 박막트랜지스터를 액정표시장치에 적용한 경우, 보조게이트전극과 전계조절층을 연장하여 게이트버스라인의 하부에 형성하면, 게이트 버스라인의 리던던시(redundancy)효과를 얻을 수 있다. 그리고, 보조게이트전극과 전계조절층을 게이트버스라인 전체 하부에 연장시키지 않고, 데이터버스라인과 게이트버스라인이 교차하는 부위에 섬모양의 패턴을 형성하면, 교차부에서의 기생용량을 감소할 수 있다.

Claims (17)

  1. 박막트랜지스터 액정표시장치에 있어서,
    기판과,
    상기 기판상에 섬모양으로 패턴형성되며, 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1 영역과 상기 제1 영역의 일측 또는 양측에 접하여 형성되는 제2 영역으로 이루어진 비불순물영역을 적어도 하나이상 가지는 활성층과,
    상기 활성층을 덮도록 형성된 절연층과,
    상기 제2 영역 위의 상기 절연층 상부에 적층된 구조로 형성된 층간층과,
    상기 층간층 상부에 동일패턴으로 적어도 하나이상의 도전물질이 적층된 구조로 형성된 제1 도전층과,
    상기 제1 영역 위의 상기 절연층 상부를 덮으며, 상기 제1 도전층과 접촉연결되도록 형성된 제2 도전층을 포함하여 이루어진 박막트랜지스터 액정표시장치.
  2. 제1항에 있어서,
    상기 활성층과 상기 절연층이 동일 패턴으로 형성된 것을 특징으로 하는 박막트랜지스터 액정표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극과 중첩되는 영역의 활성층 에지부를 덮도록, 상기 층간층과 상기 제1 도전층으로 형성된 단락방지부가 부가형성된 것을 특징으로하는 박막트랜지스터 액정표시장치.
  4. 제1항에 있어서,
    상기 활성층에 형성된 상기 적어도 두 개이상의 불순물영역중 서로 가장 멀리 떨어진 두 불순물영역에 각각 콘택되도록 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극에 연장하여 제1방항으로 형성된 데이터 버스라인과,
    상기 게이트 전극에 연장하여 상기 제1방향에 교차하는 제2방향으로 형성된 게이트 버스라인과,
    상기 제2 전극에 콘택하여 상기 데이터 버스라인과 상기 게이트 버스라인의 교차부 사이영역에 형성된 화소전극을 부가하여 형성되며, 상기 게이트버스라인 하부에 상기 제2방향을 따라서 상기 층간층과 상기 제1 도전층으로 형성된 보조게이트 버스라인이 형성된 것을 특징으로 하는 박막트랜지스터 액정표시장치.
  5. 제1항에 있어서,
    상기 활성층에 형성된 상기 적어도 두 개이상의 불순물영역중 서로 가장 멀리 떨어진 두 불순물영역에 각각 콘택되도록 상기 활성층 하부에 형성된 제1 전극 제2 전극과,
    상기 제1채널 전극에 연장하여 제1방향으로 형성된 데이터 버스라인과,
    상기 게이트 전극에 연장하여 상기 제1 방향에 교차하는 제2방향으로 형성된 게이트 버스라인과,
    상기 제2 전극에 콘택하여 상기 데이터 버스라인과 상기 게이트 버스라인의 교차부 사이영역에 형성된 화소전극이 부가형성되어 있고, 적어도 상기 데이터 버스라인과 상기 게이트 버스라인의 교차부의 상기 게이트 버스라인 하부에 섬모양으로 상기 층간층과 상기 제1 도전층으로 형성된 기생용량감쇠부가 형성된 것을 특징으로 하는 박막트랜지스터 액정표시장치.
  6. 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1 영역과 제1 영역의 일측 또는 양측에 접하여 형성되는 제2 영역을 가지는 비불순물영역이 적어도 하나이상 형성되는 활성층을 가지는 박막트랜지스터 액정표시장치의 제조방법에 있어서,
    1) 기판상에 반도체물질을 적층한 후, 패터닝하여 활성층을 형성하는 단계와,
    2) 상기 활성층 상부를 덮도록 절연층과 층간층과 제1 도전층을 형성하는 단계와,
    3) 상기 제1 도전층과 상기 층간층이 상기 활성층의 상기 제2 영역의 상부에 남도록, 상기 제1 도전층과 상기 층간층을 패터닝하는 단계와,
    4) 상기 활성층의 상기 제1 영역 상부의 상기 절연층을 덮으며, 상기 제1 도전층과 콘택되도록 제2 도전층을 형성하는 단계와,
    5) 상기 제2 도전층과 상기 제1 도전층을 마스크로, 상기 활성층상에 이온주입하여 상기 활성층에 상기 고농도 불순물영역을 형성하는 단계를 포함하여 이루어진 박막트랜지스터 액정표시장치의 제조방법.
  7. 제6항에 있어서,
    상기 2)단계에서, 상기 층간층과 상기 제1 도전층을 형성할 때, 상기 절연층위에 진성 비정질실리콘으로 층간층을 형성한 후, 상기 층간층의 표면내부에 불순물층을 형성하여 제1 도전층을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  8. 제6항에 있어서,
    상기 활성층과 상기 절연층을 적층한 후, 동일 마스크를 사용하여 동일 패턴을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치.
  9. 제6항에 있어서,
    상기 절연층은 실리콘산화막, 실리콘질화막, 실리콘산화막/실리콘질화막이나 실리콘질화막/실리콘산화막과 같은 이중 절연막, 실리콘 산화막/실리콘 질화막/실리콘 산화막과 같은 삼중 절연막 혹은, 유기절연막인 것이 특징인 액정표시장치.
  10. 제6항에 있어서,
    상기 층가층은 실리콘질화막, 실리콘산화막, 실리콘질화막/실리콘산화막의 이중절연막, 실리콘산화막/실리콘질화막/실리콘산화막의 3중절연막, 비정질실리콘(a-Si), 다결정실리콘(P-Si), 마이크로 크리스탈린 실리콘(μc-Si)중의 하나인 것이 특징인 액정표시장치.
  11. 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1 영역과 상기 제1 영역의 일측 또는 양측에 접하여 형성되는 제2 영역을 가지는 비불순물영역이 적어도 하나이상 형성되는 활성층을 가지는 박막트랜지스터 액정표시장치의 제조방법에 있어서,
    1) 기판상에 도전물질을 적층한 후, 패터닝하여 제1 전극과 제2 전극을 형성하는 단계와,
    2) 상기 제1 전극과 상기 제2 전극 및 기판의 노출된 표면상에 반도체 물질을 적층한 후, 패터닝하여 상기 제1 전극에 일부 중첩되며, 이에 연장하여 상기 제2 전극에 일부 중첩되는 섬모양의 활성층을 형성하는 단계와,
    3) 상기 활성층 상부를 덮도록 절연층과 층간층과 제1 도전층을 형성하는 단계와,
    4) 상기 제1 도전층과 상기 층간층이 상기 활성층의 상기 제2 영역 상부에 남도록, 상기 제1 도전층과 상기 층간층을 패터닝하는 단계와,
    5) 상기 활성층의 상기 제1 영역 상부의 상기 절연층을 덮으며, 상기 제1 도전층과 콘택연결되도록 제2 도전층을 형성하는 단계와,
    6) 상기 제2 도전층과 상기 제1 도전층을 마스크로, 상기 활성층상에 이온주입하여 상기 활성층에 상기 고농도 불순물영역을 형성하는 단계를 포함하여 이루어진 박막트랜지스터 액정표시장치의 제조방법.
  12. 제11항에 있어서,
    상기 1) 단계에서, 상기 도전물질을 패터닝할 때, 상기 제1 전극에 연장하여 제1 방향으로 데이터 버스라인을 형성하고,
    상기 2) 단계에서,
    상기 반도체 물질을 패터닝할 때, 섬모양의 활성층과, 이에 연정하여 상기 제1 전극과 상기 데이터 버스라인을 모두 덮는 보조 데이터 버스라인을 형성하고,
    상기 3) 단계에서, 상기 활성층과 상기 보조 데이터 버스라인의 상부를 덮도록 절연층과 층간층과 제1 도전층을 형성하고,
    상기 4) 단계에서, 상기 제1 도전층과 상기 층간층을 패터닝할 때, 상기 활성층의 상기 제2 영역 상부외에, 상기 보조 데이터 버스라인의 일부영역과 중첩되도록 섬모양으로 남겨서 기생용량 감쇠부를 형성하며,
    상기 5) 단계에서, 상기 활성층의 제1 도전층을 형성할 때, 상기 제1 방향에 교차하는 제2 방향으로 연장하여 상기 기생용량 감쇠부를 지나는 게이트 버스라인을 형성하고,
    상기 6) 단계를 진행하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  13. 제12항에 있어서,
    상기 4)단계에서, 상기 제1 도전층과 상기 층간층을 패터닝할 때, 상기 기생용량 감쇠부로부터 상기 제2 방향으로 연장하게 상기 제1 도전층과 상기 제2 절연층을 남겨서 보조 게이트 버스라인을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  14. 제11항에 있어서,
    상기 3)단계에서, 상기 층간층과 상기 제1도전층을 형성할 때, 상기 절연층위에 진성 비정질실리콘으로 층간층을 형성한 후, 상기 층간층의 표면내부에 불순물층을 형성하여 제1 도전층을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  15. 적어도 두개이상의 고농도 불순물영역과, 상기 고농도 불순물영역들 사이의 일부영역에 정의되는 제1 영역과 상기 제1 영역의 일측 또는 양측에 접하여 형성되는 제2 영역을 가지는 비불순물영역이 적어도 하나이상 형성되는 활성층을 가지는 박막트랜지스터 액정표시장치의 제조방법에 있어서,
    1) 기판상에 활성층과 절연층을 연속으로 적층한 후, 패터닝하는 단계와,
    2) 상기 절연층의 상부를 덮도록 층간층과 제1 도전층을 형성하는 단계와,
    3) 상기 제1 도전층과 상기 층간층이 상가 활성층의 상기 제2 영역 상부와, 상기 활성층과 상기 절연층의 노출된 측면을 덮도록, 상기 제1 도전층과 상기 층간층을 패터닝하는 단계와,
    4) 상기 활성층의 상기 제1 영역 상부의 상기 절연층을 덮으며, 상기 제1 도전층과 콘택연결되도록 제2 도전층을 형성하는 단계와,
    5) 상기 제2 도전층과 상기 제1도전층을 마스크로, 상기 활성층상에 이온주입하여 상기 활성층에 상기 고농도 불순물영역을 형성하는 단계를 포함하여 이루어진 박막트랜지스터 액정표시장치의 제조방법.
  16. 제15항에 있어서,
    상기 3) 단계에서, 상기 층간층과 상기 제1 도전층을 패터닝할 때, 상기 활성층과 상기 제1도전층의 에지부를 덮도록 하면서, 이로부터 제1 방향으로 연장하여 상기 제1 도전층과 상기 층간층이 남도록 패터닝하고,
    상기 4) 단계에서, 상기 제2 도전층을 형성할 때, 상기 제2 도전층에 연장하여 상기 제1 방향을 따라서 상기 제1 도전층상부를 덮도록 게이트 버스라인을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  17. 제15항에 있어서,
    상기 2)단계에서, 상기 층간층과 상기 제1 도전층을 형성할 때, 상기 절연층위에 진성 비정질실리콘으로 층간층을 형성한 후, 상기 층간층의 표면내부에 불순물층을 형성하여 제1 도전층을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
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