KR100532082B1 - 다결정 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 다결정 박막트랜지스터는 누설전류를 최소화함과 동시에 온전류가 감소하는 것을 방지하기 위한 것으로, 본 발명에 따른 다결정 박막트랜지스터는 기판위에 형성된 버퍼층과, 상기 버퍼층위에 형성되며, 채널층과, 상기 채널층 양측면에 형성된 오프셋영역과, 상기 오프셋영역의 측면에 형성되며, 도핑밀도가 순차적으로 변화하는 순차도핑영역과, 상기 순차도핑영역 측면에 형성된 소스/드레인영역으로 이루어진 다결정 반도체층과, 상기 반도체층 위에 형성된 게이트절연층과, 상기 게이트절연층 위에 형성되며, 주게이트전극 및 보조게이트전극으로 이루어진 게이트전극과, 상기 게이트전극 위에 형성된 중간층과, 상기 중간층위에 형성되어 중간층에 형성된 컨택홀을 통해 소스/드레인영역에 접속되는 소스/드레인전극으로 구성된다.

Description

다결정 박막트랜지스터 및 그 제조방법{AN POLY-CRYSTALLINE THIN FILM TRANSISTOR AND A METHOD OF FABRICATING THEREOF}
본 발명은 다결정 박막트랜지스터에 관한 것으로, 특히 게이트전극을 주게이트와 부 게이트로 구성하고 드레인과 게이트의 중첩부에 오프셋영역과 순차도핑영역을 형성하여 누설전류를 최소화함과 동시에 온전류가 감소하지 않는 다결정 박막트랜지스터 및 그 제조방법에 관한 것이다.
액티브매트릭스(active matrix) 액정표시소자(Liquid Crystal Display device)의 핵심소자인 박막트랜지스터(Thin Film Transistor)는 주로 비정질실리콘(a-Si)으로 형성된다. 비정질실리콘은 저온에서 대면적화가 가능하고 저가인 유리기판을 사용하기 때문에, 제조비용을 절감할 수 있는 반면에 박막트랜지스터의 이동도가 작아서 LCD의 구동회로를 구성하지 못하고 TFT LCD의 화소구동소자로만 사용되는 단점이 있다.
반면에, 다결정실리콘 박막트랜지스터는 이동도가 높기 때문에, TFT어레이 및 구동회로를 하나의 기판위에 형성시킬 수 있는 장점이 있다. 도 1에 이러한 다결정실리콘 박막트랜지스터의 구조가 도시되어 있다. 도면에 도시된 다결정실리콘 박막트랜지스터는 화소구동용 박막트랜지스터이다. 통상적으로 구동회로용으로 사용되는 박막트랜지스터는 주로 다결정실리콘(p-Si) CMOS(Complimentary Metal Oxide Semiconductor) 박막트랜지스터이지만, 그 구조는 실질적으로 화소구동용 다결정실리콘 박막트랜지스터와 동일하게 구성되어 있다. 따라서, 상기 화소구동용 다결정실리콘 박막트랜지스터를 대표로 설명한다.
도면에 도시된 바와 같이, 상기 다결정실리콘 박막트랜지스터는 투명한 유리기판(1)에 적층된 버퍼층(3)과, 상기 버퍼층(3) 위에 형성된 p-Si으로 이루어진 진성반도체영역(즉, 채널층;4), 불순물이 저농도로 도핑된 LDD영역(5) 및 불순물이 고농도로 도핑된 소스/드레인영역(6)과, 상기 채널층(4), LDD영역(5) 및 소스/드레인영역(6)이 형성된 기판(1) 전체에 걸쳐 형성된 게이트절연층(9)과, 상기 게이트절연층(9) 위의 채널층(4) 영역에 형성되는 게이트전극(2)과, 상기 게이트전극(2)이 형성된 기판(1) 전체에 걸쳐 적층된 중간층(interlayer;13)과, 상기 중간층(13) 위에 형성되어 비아홀(via hole)을 통해 상기 소스/드레인층(6)에 접속되는 소스/드레인전극(11)과, 상기 박막트랜지스터가 형성된 기판 전체에 걸쳐 적층된 보호층(passivation;15)으로 구성되며, 상기 화소부의 보호층(15) 위에는 신호의 인가시 액정을 구동하여 화상을 표시하는 화소전극(17)이 형성되어 컨택홀(contact hole)을 통해 상기 소스/드레인전극(11)과 접속된다.
상기와 같이, 구성된 다결정실리콘은 높은 이동도를 갖기 때문에, 스위칭속도가 빠르며, 그 결과 액정표시소자에서 신호지연이 발생하지 않게 된다. 또한, 동일 구조의 CMOS 박막트랜지스터로 이루어진 구동회로를 액정패널에 화소구동용 박막트랜지스터와 일체화하여 형성할 수 있기 때문에, 제조공정이 간단하게 된다.
그런데, 상기와 같이 구성된 다결정실리콘 박막트랜지스터는 화소의 스위칭소자로 사용하는 경우 누설전류가 비정질실리콘 박막트랜지스터에 비해 크게 되어 화소에 인가되는 전압이 일정하게 유지되지 않게 된다. 따라서, 액정표시소자의 선명도가 감소되고 플리커현상이 발생하며 화질이 저하되는 문제가 발생하게 된다.
일반적으로 다결정실리콘 박막트랜지스터의 누설전류는 드레인과 게이트의 전계분포와 밀접한 관계가 있다는 것이 알려져 있다. 도 1에 도시된 다결정실리콘 박막트랜지스터에서는 LDD영역(5)이나 오프셋영역(offset region)을 형성하여 드레인쪽의 전계를 줄여서 누설전류를 감소시키지만, 이러한 구조는 기생저항을 이용하는 구조이기 때문에 온(ON)상태의 전류가 현저하게 줄어드는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 다결정실리콘 반도체층에 오프셋영역 및 도핑밀도가 순차적으로 변하는 순차도핑영역을 형성하여 누설전류를 최소화하고 온전류의 감소를 방지할 수 있는 다결정 박막트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 다결정 박막트랜지스터는 기판위에 형성된 버퍼층과, 상기 버퍼층위에 형성되며, 채널층과, 상기 채널층 양측면에 형성된 오프셋영역과, 상기 오프셋영역의 측면에 형성되며, 도핑밀도가 순차적으로 변화하는 순차도핑영역과, 상기 순차도핑영역 측면에 형성된 소스/드레인영역으로 이루어진 다결정 반도체층과, 상기 반도체층 위에 형성된 게이트절연층과, 상기 게이트절연층 위에 형성되며, 주게이트전극 및 보조게이트전극으로 이루어진 게이트전극과, 상기 게이트전극 위에 형성된 중간층과, 상기 중간층위에 형성되어 중간층에 형성된 컨택홀을 통해 소스/드레인영역에 접속되는 소스/드레인전극으로 구성된다.
또한, 본 발명에 따른 다결정 박막트랜지스터 제조방법은 기판에 형성된 버퍼층위에 다결정 반도체층을 형성하는 단계와, 상기 다결정 반도체층 위에 제1게이트절연층과 상기 제1게이트절연층보다 두꺼우며 테이퍼진 제2게이트절연층을 형성하는 단계와, 상기 제1게이트절연층 및 제2게이트절연층 위에 금속을 적층하고 에칭하여 제1게이트절연층 위에 주게이트전극을 형성하고 제2게이트절연층 위에 보조게이트전극을 형성하는 단계와, 상기 주게이트전극 및 보조게이트전극을 마스크로 하여 상기 반도체층에 불순물을 도핑하여 채널층, 오프셋영역, 순차도핑영역 및 소스/드레인영역을 형성하는 단계와, 기판 전체에 걸쳐 컨택홀이 형성된 중간층을 적층한 후 그 위에 소스/드레인전극을 형성하는 단계로 구성된다.
본 발명에서는 누설전류를 억제하며, 동시에 온상태의 전류가 감소하는 것이 방지된 액정표시소자 등에 적용된 다결정실리콘 박막트랜지스터를 제공한다. 이를 위해, 본 발명에서는 게이트전극을 주게이트와 상기 주게이트의 양측면에 위치한 보조게이트로 구분하였다. 또한, 본 발명에서는 보조게이트의 하부에 위치하는 다결정 실리콘 활성층에는 불순물이 주입되지 않은 오프셋영역이 형성되며, 보조게이트의 측면에는 불순물이 순차적으로 도핑된 순차도핑영역을 형성한다.
이러한 오프셋영역과 순차도핑영역에 의해 게이트와 드레인의 경계에서 수평전계를 제한할 수 있게 되어 결과적으로 누설전류를 억제할 수 있게 되며, 오프셋 영역에 형성된 보조게이트에 의해 전하주입효과가 발생하여 오프셋영역에서의 직렬저항값이 낮아져서 온전류의 감소를 방지할 수 있게 된다.
또한, 드레인과의 계면영역에는 순차도핑영역이 형성되기 때문에 드레인 계면영역의 파손이 발생하지 않게 되어 그 결과 레이저를 이용한 활성화공정을 수행할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 다결정실리콘 박막트랜지스터에 대해 상세히 설명한다.
도 2는 본 발명의 다결정실리콘 박막트랜지스터의 구조를 나타내는 단면도이다. 도면에 도시된 바와 같이, 이 구조의 박막트랜지스터는 도 1에 도시된 구조의 박막트랜지스터와는 거의 유사한 구조로 이루어져 있다. 도 1에 도시된 종래 박막트랜지스터의 구조와 본 발명에 따른 박막트랜지스터의 구조적인 차이는 단지 다결정실리콘 반도체층과 소스/드레인층 및 게이트전극에 있다. 따라서, 이하의 설명에서는 그 이외의 구조에 대해서는 설명을 생략하고 종래와의 구조적인 차이점에 대해서만 집중적으로 설명한다.
도면에 도시된 바와 같이, 버퍼층(103)위에 형성된 다결정실리콘 반도체층은 진성반도체영역(104), 상기 진성반도체영역(104) 양측면에 형성된 오프셋영역(108), 상기 오프셋영역(108)의 측면에 형성된 순차도핑영역(105)으로 구성되어 있으며, 그 측면에 소스/드레인영역(106)이 형성되어 있다. 게이트전극(102)은 주게이트전극(102a)과 보조게이트전극(102b)으로 구성되어, 주게이트전극(102a)은 게이트절연층(103)을 사이에 두고 진성반도체영역(104) 위에 형성되며, 보조게이트전극(102b)은 오프셋영역(108) 위에 형성되어 있다.
한편, 게이트절연층(103)은 종래와는 달리 두께가 다르게 형성된다. 즉, 진성반도체영역(104) 위에는 두께 a로 적층되며, 오프셋영역(108) 위에는 두께 b(>a)로 형성되는데, 상기 오프셋영역(108) 위의 게이트절연층(103)은 테이퍼(taper)되어 진성반도체영역(104) 및 순차도핑영역(105)쪽으로 경사진다. 이러한 게이트절연층(103)의 두께 차이, 즉 형상의 차이에 의해 그 위에 형성되는 게이트전극(102) 역시 동일 평면상에 형성되는 것이 아니라, 반도체층과는 다른 이격거리를 두고 형성된다.
상기와 같이 구성된 다결정실리콘 박막트랜지스터를 종래의 다결정 박막트랜지스터와 비교해보면, 종래의 박막트랜지스터에서는 반도체층이 진성반도체영역 및 LDD영역으로만 이루어져 있는 반면에 본 발명의 박막트랜지스터에서는 진성반도체영역(104), 오프셋영역(108) 및 순차도핑영역(105)으로 형성되어 있다는 것이다. 채널영역으로 작용하는 진성반도체영역(104) 측면에 형성된 오프셋영역(108)은 불순물이 도핑되지 않은 영역이며, 순차도핑영역(105)은 불순물의 도핑밀도가 순차적으로 변해있는 영역으로서 그 위의 게이트절연층(103)이 경사지게 형성되어 그 두께가 소스/드레인영역(106)쪽으로 갈수록 얇아지기 때문에 도핑밀도가 소스/드레인영역(106)으로 갈수록 커지게 되어 계면에서는 거의 드레인영역(106)과 거의 동일한 밀도로 된다.
일반적으로 다결정실리콘 박막트랜지스터의 누설전류는 게이트와 드레인의 계면에서의 수평전계에 의해 발생하지만, 상기와 같이 구성된 본 발명에서는 오프셋영역(108) 및 순차도핑영역(105)이 동시에 형성되어 있기 때문에, 계면에서의 수평전계가 설정값으로 제어할 수 있게 되어 수평전계에 의한 누설전류를 효과적으로 억제할 수 있게 된다. 또한, 본 발명에서는 오프셋영역(108) 위에 보조게이트전극(102b)이 형성되어 있기 때문에, 전하주입이 충분하게 이루어지게 되며, 그 결과 오프셋영역에서의 직렬저항값이 저하되어 온전류의 감소를 방지할 수 있게 된다.
상기와 같이, 구성된 다결정실리콘 박막트랜지스터의 제조방법이 도 3에 도시되어 있다.
우선, 도 3(a)에 도시된 바와 같이, 기판(101) 위에 버퍼층(103)을 형성하고 그위에 다결정반도체층(120)을 형성한다. 다결정반도체층(120)은 다결정 반도체물질을 직접 버퍼층(103)위에 적층함으로써 형성할 수도 있지만, 비정질반도체물질을 적층한 후 레이저를 조사하여 어닐링(annealing)함으로써 형성할 수도 있다.
이어서, 도 3(b)에 도시된 바와 같이, 다결정반도체층(120)이 형성된 기판(101) 전체에 걸쳐서 게이트절연층(109)을 적층한다. 이때, 도면에는 자세히 도시하지 않았지만, 상기 게이트절연층(109)의 적층공정은 2회에 걸쳐 진행된다. 즉, 제1회에 적층공정에서 두께 a의 게이트절연층(109)을 형성한 후 다시 제2회의 적층공정에 의해 그 위에 두께 (b-a)의 게이트절연층을 적층하고 에칭하여 반도체층(120)위의 일정 영역에 총두께 b를 갖는 게이트절연층을 테이퍼지게 형성하다.
그후, 도 3(c)에 도시된 바와 같이, 상기 게이트절연층(109) 위에 금속층을 적층하고 에칭하여 주게이트전극(102a) 및 보조게이트전극(102b)으로 이루어진 게이트전극(102)을 형성한 후 상기 게이트전극(102)에 의해 반도체층(120)의 일부를 블로킹한 상태에서 이온을 도핑한다. 이때, 게이트전극(102)은 게이트절연층(109)의 정상부(즉, 두께가 b인 영역)까지 형성된다. 이온도핑시 게이트절연층(109)의 테이퍼진 면(즉, 경사진 면)은 그 두께가 변하기 때문에, 이 영역에서 반도체층에 도핑되는 밀도 역시 게이트절연층(109)의 두께와 반비례하게 된다. 다시 말해서, 게이트절연층(109)의 정상부(두께가 b인) 근처에서는 도핑된 밀도가 가장 낮고 두께가 작아짐에 따라 순차적으로 도핑밀도가 증가하게 된다.
상기와 같은 이온도핑에 의해, 반도체층(120)에는 도 3(d)에 도시된 바와 같이, 채널영역(104), 오프셋영역(108) 및 순차도핑영역(105)이 형성된다. 그 후, 도 3(e)에 도시된 바와 같이, 기판(101) 전체에 걸쳐서 중간층(113)을 적층한 후 그 위에 소스/드레인전극(111)을 형성하여 상기 중간층(113)에 형성된 컨택홀을 통해 소스/드레인영역(106)과 접속하며, 그 위에 보호층(115) 및 상기 소스/드레인전극(111)과 접속되는 화소전극(117)을 형성함으로써 다결정실리콘 박막트랜지스터를 완성한다.
상기한 바와 같이, 본 발명에서는 게이트영역에 오프셋영역과 순차도핑영역을 형성함으로써 다결정실리콘 박막트랜지스터의 누설전류를 억제함과 동시에 온전류가 감소하는 것을 방지할 수 있게 된다. 또한, 순차도핑영역 위의 절연층의 두께는 소스/드레인영역으로 갈수록 두께가 얇아지기 때문에, 도핑시 계면영역의 파손이 발생하지 않게 되므로 레이저를 이용한 활성화공정을 용이하게 수행할 수 있게 된다.
상기한 바와 같이, 본 발명에서는 누설전류가 억제되고 온전류의 감소가 방지된 다결정실리콘 박막트랜지스터가 제안되고 있다. 이러한 다결정실리콘 박막트랜지스터는 액정표시소자의 화소구도용 스위칭소자로 사용될 수 있을 뿐만 아니라 구동소자용 소자로서도 사용되어 액정패널에 단일공정으로 일체로 형성할 수 있게 된다. 또한, 본 발명의 상세한 설명에서는 특정구조의 다결정실리콘 박막트랜지스터에 대해서만 개시되어 있지만, 실질적으로 본 발명이 이와 같은 특정 구조의 박막트랜지스터에 한정되는 것은 아니다. 본 발명의 기본적인 개념인 오프셋영역과 순차도핑영역이 형성된 반도체층을 보유한 어떠한 구조의 다결정 박막트랜지스터도 본 발명이 속하는 기술분야에 종사하는 사람이라면 누구나 본 발명을 이용하여 용이하게 창안할 수 있을 것이다.
상술한 바와 같이, 본 발명에서는 채널층인 진성반도체영역 측면에 오프셋영역과 순차도핑영역을 형성하므로 누설전류를 감소할 수 있을 뿐만 아니라 온전류가 감소하는 것을 효과적으로 방지할 수 있게 된다.
도 1은 종래의 다결정실리콘 박막트랜지스터의 구조를 나타내는 단면도.
도 2는 본 발명에 따른 다결정실리콘 박막트랜지스터의 구조를 나타내는 단면도.
도 3은 본 발명에 따른 다결정실리콘 박막트랜지스터의 제조방법을 나타내는 도면.
** 도면의 주요부분에 대한 부호의 설명 **
101 : 기판 102 : 게이트전극
103 : 버퍼층 104 : 진성반도체층
105 : 순차도핑영역 106 : 소스/드레인영역
108 : 오프셋영역 109 : 게이트절연층
111 : 소스/드레인전극 113 : 중간층
115 : 보호층 117 : 화소전극

Claims (13)

  1. 기판위에 형성된 버퍼층;
    상기 버퍼층위에 형성되며, 채널층과, 상기 채널층 양측면에 형성되고 불순물이 도핑되지 않은 오프셋영역과, 상기 오프셋영역의 측면에 형성되고 불순물의 도핑밀도가 순차적으로 변화하는 순차도핑영역과, 상기 순차도핑영역 측면에 형성된 소스/드레인영역으로 이루어진 다결정 반도체층;
    상기 반도체층의 채널층 위에 형성된 제1게이트절연층;
    상기 오프엣영역에 형성되며 테이퍼진 제2게이트절연층;
    상기 제1게이트절연층 위의 채널층 상부 및 제2게이트절연층 위의 오프셋영역 상부에 각각 형성되는 주게이트전극 및 보조게이트전극으로 이루어진 게이트전극;
    상기 게이트전극 위에 형성된 중간층; 및
    상기 중간층위에 형성되어 중간층에 형성된 컨택홀을 통해 소스/드레인영역에 접속되는 소스/드레인전극으로 구성된 다결정 박막트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 순차도핑영역은 제2게이트절연층의 테이퍼면 아래에 형성되는 것을 특징으로 하는 다결정 박막트랜지스터.
  6. 제1항에 있어서, 상기 다결정 반도체층은 다결정실리콘 반도체층인 것을 특징으로 하는 다결정 박막트랜지스터.
  7. 제1항에 있어서,
    상기 기판 전체에 걸쳐 적층된 보호층; 및
    상기 보호층위에 형성되며, 보호층에 형성된 컨택홀을 통해 소스/드레인전극에 접속된 화소전극을 추가로 포함하는 것을 특징으로 하는 다결정 박막트랜지스터.
  8. 기판에 형성된 버퍼층위에 다결정 반도체층을 형성하는 단계;
    상기 다결정 반도체층 위에 제1게이트절연층과 상기 제1게이트절연층보다 두꺼우며 테이퍼진 제2게이트절연층을 형성하는 단계;
    상기 제1게이트절연층 및 제2게이트절연층 위에 금속을 적층하고 에칭하여 제1게이트절연층 위에 주게이트전극을 형성하고 제2게이트절연층 위에 보조게이트전극을 형성하는 단계;
    상기 주게이트전극 및 보조게이트전극을 마스크로 하여 상기 반도체층에 불순물을 도핑하여 채널층, 불순물이 도핑되지 않은 오프셋영역, 불순물의 도핑밀도가 순착적으로 변하는 순차도핑영역 및 소스/드레인영역을 형성하는 단계; 및
    기판 전체에 걸쳐 컨택홀이 형성된 중간층을 적층한 후 그 위에 소스/드레인전극을 형성하는 단계로 구성된 다결정 박막트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 다결정반도체층을 형성하는 단계는 버퍼층 위에 다결정실리콘을 적층하는 단계를 포함하는 것을 특징으로 하는 다결정 박막트랜지스터 제조방법.
  10. 제8항에 있어서, 상기 다결정반도체층을 형성하는 단계는,
    버퍼층위에 비정질실리콘을 적층하는 단계; 및
    적층된 비정질실리콘을 레이저어닐링하는 단계로 이루어진 것을 특징으로 하는 다결정 박막트랜지스터 제조방법.
  11. 제8항에 있어서, 상기 제1게이트절연층 및 제2게이트절연층을 형성하는 단계는,
    다결정반도체층 위에 제1절연층을 적층하는 단계; 및
    상기 제1절연층 위에 절연물질을 적층하고 에칭하여 제2절연층을 형성하는 단계로 이루어진 것을 특징으로 하는 다결정 박막트랜지스터 제조방법.
  12. 제8항에 있어서, 상기 순차도핑영역에는 그 위에 형성된 테이퍼진 제2게이트절연층에 의해 도핑되는 불순물의 농도가 순차적으로 변하는 것을 특징으로 하는 다결정 박막트랜지스터 제조방법.
  13. 제8항에 있어서,
    상기 기판 전체에 걸쳐서 컨택홀이 형성된 보호층을 적층하는 단계; 및
    상기 보호층 위에 형성되며, 컨택홀을 통해 상기 소스/드레인전극에 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 다결정 박막트랜지스터 제조방법.
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