JP2010166030A - トランジスタの作製方法 - Google Patents

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Abstract

【課題】酸化物半導体層を有するトランジスタにおいて、当該酸化物半導体層中の任意の領域に導電率が異なる領域を形成する方法を提供することを目的の一とする。
【解決手段】水素を有する酸化物半導体層上に水素バリア層を選択的に設け、酸化処理を行うことにより酸化物半導体層の所定の領域から選択的に水素を脱離させて、酸化物半導体層に導電率が異なる領域を形成する。その後、酸化物半導体層に形成された導電率が異なる領域を用いて、チャネル形成領域、ソース領域及びドレイン領域を形成することができる。
【選択図】図１

Description

本発明は、酸化物半導体層を用いたトランジスタの作製方法及び当該トランジスタを具備する半導体装置の作製方法に関する。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は公知の材料である（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物を薄膜トランジスタ（ＴＦＴとも呼ぶ）のチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
また、酸化物半導体を用いたトランジスタの作製方法において、酸化物半導体中に水素を含有させることにより、酸化物半導体の電気抵抗を低下する方法が提案されている。例えば、特許文献６では、ソース電極及びドレイン電極に水素を添加し、当該ソース電極及びドレイン電極中の水素を酸化物半導体へ拡散させる方法が開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２００８−７２０２５号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
しかし、ソース電極及びドレイン電極から酸化物半導体に水素を拡散させる場合、酸化物半導体の厚さ方向にわたって（酸化物半導体のソース電極及びドレイン電極と接する面と反対側の面側にまで）水素を拡散させ低抵抗化することは困難である。また、酸化物半導体層の平面方向（基板と平行な方向）における水素濃度分布がソース電極及びドレイン電極の形状に依存するという問題がある。
上記問題に鑑み、酸化物半導体層を有するトランジスタにおいて、当該酸化物半導体層の任意の領域に導電率が異なる領域を形成する方法を提供することを目的の一とする。
本発明の一態様は、水素を有する酸化物半導体層上に水素バリア層を選択的に設け、酸化処理を行うことにより酸化物半導体層の所定の領域から選択的に水素を脱離させて、酸化物半導体層に導電率が異なる領域を形成するものである。酸化物半導体層に形成された導電率が異なる領域を用いて、チャネル形成領域、ソース領域及びドレイン領域を形成することができる。この場合、酸化物半導体層にあらかじめ水素を含ませておくことにより、酸化物半導体層中に設けられたソース領域及びドレイン領域の導電率のばらつきを低減することができる。また、水素バリア層を設ける位置を制御することにより、酸化物半導体層において導電率が異なる領域を任意に形成することができる。
また、本発明の一態様は、水素を有する酸化物半導体層を形成し、酸化物半導体層の少なくとも一部が露出するように、酸化物半導体層上に水素バリア層を選択的に形成し、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層に第１の領域と第１の領域より水素の含有量が少ない第２の領域を形成し、第２の領域を用いてチャネル形成領域を形成し、第１の領域を用いてソース領域及びドレイン領域を形成することを特徴としている。
また、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、水素を有する酸化物半導体層を形成し、酸化物半導体層上に水素バリア層を形成し、水素バリア層をエッチングすることにより、少なくともソース電極層及びドレイン電極層上に形成された酸化物半導体層上に水素バリア層を残存させると共に、ゲート電極上であってソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層の表面を露出させ、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴としている。
また、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、水素を有する酸化物半導体層を形成し、酸化物半導体層上に水素バリア層を形成し、水素バリア層をエッチングすることにより、少なくともソース電極層及びドレイン電極層上に形成された酸化物半導体層上とゲート電極上であってソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層上の一部に水素バリア層を残存させると共に、ゲート電極上であってソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層の表面の一部を露出させ、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴としている。
また、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に、水素を有する酸化物半導体層を形成し、酸化物半導体層上に水素バリア層を形成し、水素バリア層をエッチングすることにより、少なくともゲート電極上に位置する酸化物半導体層の表面の一部を露出させ、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴としている。
また、本発明の一態様は、基板上にソース電極層とドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、水素を有する酸化物半導体層を形成し、酸化物半導体層上に水素バリア層を形成し、水素バリア層をエッチングすることにより、少なくともソース電極層及びドレイン電極層上に形成された酸化物半導体層上に水素バリア層を残存させると共に、ソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層の表面を露出させ、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、水素バリア層の下に位置する領域に含まれる水素の含有量より少なくし、酸化物半導体層上にゲート絶縁層を形成し、ソース電極層とドレイン電極層の間の領域であってゲート絶縁層上にゲート電極を形成することを特徴としている。
また、本発明の一態様は、基板上にソース電極層とドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、水素を有する酸化物半導体層を形成し、酸化物半導体層上に水素バリア層を形成し、水素バリア層をエッチングすることにより、少なくともソース電極層及びドレイン電極層上に形成された酸化物半導体層上とソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層上の一部に水素バリア層を残存させると共に、ソース電極層とドレイン電極層の間の領域に形成された酸化物半導体層の表面の一部を露出させ、酸化処理を行うことにより酸化物半導体層から水素を選択的に脱離させ、酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、水素バリア層の下に位置する領域に含まれる水素の含有量より少なくし、酸化物半導体層上にゲート絶縁層を形成し、ソース電極層とドレイン電極層の間の領域であってゲート絶縁層上にゲート電極を形成することを特徴としている。
なお、本明細書中で用いることができる酸化物半導体の一例としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数とは限らない）で表記されるものがある。ここで、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとしてＧａが選択される場合には、Ｇａのみの場合の他に、ＧａとＮｉや、ＧａとＦｅなど、Ｇａ以外の上記金属元素が選択される場合を含む。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉなどの遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、上記酸化物半導体のうち、Ｍとして少なくともガリウムを含むものをＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼び、当該材料を用いた薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜と呼ぶことがある。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置に含まれる。また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
水素を有する酸化物半導体層上に水素バリア層を選択的に設け、酸化処理を行うことにより酸化物半導体層から選択的に水素を脱離させることにより、酸化物半導体層中の任意の領域に導電率が異なる領域を形成することができる。
実施の形態１に係るトランジスタの作製方法の一例を説明する図。 実施の形態１に係るトランジスタの作製方法の一例を説明する図。 実施の形態２に係るトランジスタの作製方法の一例を説明する図。 実施の形態２に係るトランジスタの作製方法の一例を説明する図。 実施の形態２に係るトランジスタの作製方法の一例を説明する図。 実施の形態３に係るトランジスタの作製方法の一例を説明する図。 実施の形態４に係るトランジスタの作製方法の一例を説明する図。 実施の形態４に係るトランジスタの作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態５に係る半導体装置の作製方法の一例を説明する図。 実施の形態６に係る半導体装置の一例を説明する図。 実施の形態６に係る半導体装置の一例を説明する図。 実施の形態７に係る半導体装置の一例を説明する図。 実施の形態８に係る半導体装置の画素等価回路の一例を説明する図。 実施の形態８に係る半導体装置の一例を説明する図。 実施の形態８に係る半導体装置の一例を説明する図。 電子ペーパーの使用形態の一例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく形態及び詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することができる。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、トランジスタの作製方法の一例について、図面を参照して説明する。
はじめに、基板２０１上に水素を有する酸化物半導体層１０８を形成する（図１（Ａ）参照）。
酸化物半導体層１０８は、水素又は重水素を添加すると電気抵抗が低下する材料で設けることができる。例えば、酸化物半導体層１０８として、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体で形成することができる。この場合、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッタ法で、水素ガスを導入して成膜することにより水素を有する酸化物半導体層１０８を形成することができる。
成膜雰囲気に水素を導入して酸化物半導体層１０８を形成することにより、酸化物半導体層１０８を厚く形成する場合であっても、当該酸化物半導体層１０８中に水素を均一に添加することができる。
スパッタの条件としては、例えば、基板２０１とターゲットとの距離を３０ｍｍ〜５００ｍｍ、圧力を０．０１Ｐａ〜２．０Ｐａ、直流（ＤＣ）電源を０．２５ｋＷ〜５．０ｋＷ、温度を２０℃〜１００℃、雰囲気を水素とアルゴン雰囲気、水素と酸素雰囲気、又は水素とアルゴンと酸素との混合雰囲気とすることができる。
また、水素ガスの代わりに、水蒸気、アンモニア、アルコール等の炭化水素を用いてもよい。
上記のスパッタ法としては、スパッタ用電源に高周波電源を用いるＲＦスパッタ法や、直流電源を用いるＤＣスパッタ法、パルス的に直流バイアスを加えるパルスＤＣスパッタ法などを用いることができる。
なお、本実施の形態において、酸化物半導体層１０８は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜に限られず、他にも、水素又は重水素を添加すると電気抵抗が低下する材料（例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等）で設けることができる。これらの材料を用いる場合であっても、水素を導入しながら成膜を行うことにより、水素が含有された酸化物半導体層を形成することができる。
また、水素を有する酸化物半導体の作製方法としては、上述したように酸化物半導体層１０８の成膜雰囲気に水素を導入する方法の他、酸化物半導体層１０８の形成後に当該酸化物半導体層１０８に水素プラズマ処理、イオン注入法又はイオンドーピング法等を用いて水素を添加してもよい。
また、酸化処理前において、酸化物半導体層１０８の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２３ａｔｏｍｓ／ｃｍ３となるように酸化物半導体層１０８を形成することが好ましい。
なお、膜中における水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定を行うことができる。
次に、酸化物半導体層１０８上に水素バリア層１１２を形成する（図１（Ｂ）参照）。
水素バリア層１１２は、後に行われる熱処理等の酸化処理時に酸化物半導体層１０８から脱離する水素をブロッキングする機能を有する膜であればよい。水素バリア層１１２は、例えば、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、酸化チタン、酸化タンタル、窒化チタン、窒化タンタルのうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜とすることができる。
水素バリア層１１２を設けることにより、後に行われる酸化処理時に水素バリア層１１２の下に位置する酸化物半導体層１０８から水素が脱離することを抑制することができる。
次に、水素バリア層１１２をエッチングして一部（水素バリア層１１３）を残存させ、酸化物半導体層１０８の一部を露出させる（図１（Ｃ）参照）。
なお、水素バリア層１１３を、液滴吐出法やスクリーン印刷法等を用いて基板２０１上に選択的に形成することも可能である。この場合、水素バリア層１１２のエッチング工程を省略することができる。
次に、酸化処理を行うことにより酸化物半導体層１０８から水素を脱離させ、酸化物半導体層１０８に第１の領域１０８ａと当該第１の領域１０８ａより水素の含有量が少ない第２の領域１０８ｂを形成する（図１（Ｄ）参照）。酸化処理を行うことにより、第２の領域１０８ｂの導電率は第１の領域１０８ａの導電率より低くなる。
酸化処理としては、酸素雰囲気（大気雰囲気を含む）、窒素雰囲気での熱処理、酸素プラズマ処理等を行うことができる。又は、これらの処理を組み合わせて行ってもよい。なお、熱処理は、１５０℃〜１０００℃、好ましくは２００℃〜５００℃で行うことができる。
酸化処理を行うことにより、酸化物半導体層１０８において水素バリア層１１３が形成されていない部分（露出した部分）から膜中に含まれる水素が選択的に多く雰囲気中に脱離し、第２の領域１０８ｂが形成される。
なお、図１（Ｄ）では、便宜上、水素バリア層１１３の下に水素の含有量が多い第１の領域１０８ａが設けられ、水素バリア層１１３が設けられていない領域に水素の含有量が少ない第２の領域１０８ｂが設けられる場合を示しているが、本実施の形態は第１の領域１０８ａと第２の領域１０８ｂの間に水素の濃度勾配が形成される場合も含んでいる。
また、酸化処理として、酸化物半導体層１０８に接して当該酸化物半導体層１０８中の水素を吸着させる層（水素吸着層）を設けた後に熱処理を行ってもよい。例えば、酸化物半導体層１０８の一部を露出させた後（図１（Ｃ）参照）、少なくとも露出した酸化物半導体層１０８に接するように水素吸着層１１５を形成し（図２（Ａ）参照）、その後、熱処理を行うことができる。この場合、熱処理により水素吸着層１１５に接する酸化物半導体層１０８中の水素は水素吸着層１１５に移動し、酸化物半導体層１０８に第２の領域１０８ｂが形成される（図２（Ｂ）参照）。
水素吸着層１１５は、酸化処理時に酸化物半導体層１０８中の水素を吸着し当該酸化物半導体層１０８の領域の水素濃度を効果的に低減できる膜であればよい。また、酸化物半導体層１０８に水素バリア層１１３及び水素吸着層１１５を接して設ける場合には、酸化処理時に酸化物半導体層１０８において、水素バリア層１１３が接する領域と比較して水素吸着層１１５が接する領域からより多くの水素を脱離させるように水素吸着層１１５に用いる材料を選択する。
水素吸着層１１５としては、アモルファスシリコン、多結晶シリコン、酸化タングステンのうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜とすることができる。他にも、水素吸着層１１５として、多孔質シリコン等の多孔質構造を有する膜を用いることができる。
水素吸着層１１５は、酸化処理後に除去すればよい。なお、後の工程において、水素吸着層１１５から酸化物半導体層１０８への水素の拡散（逆拡散）が問題とならない場合には、水素吸着層１１５を残存させてもよい。例えば、酸化物半導体層１０８から水素吸着層１１５へ取り込まれた水素が熱処理により水素吸着層１１５から外部へ放出されている場合には、水素吸着層１１５を残存させることができる。この場合、水素吸着層１１５を除去する工程を省略することができる。
その後、酸化物半導体層１０８において、水素の含有量が相対的に少ない第２の領域１０８ｂをチャネル形成領域とし、第１の領域１０８ａをソース領域及びドレイン領域とするトランジスタを形成することができる。
なお、酸化物半導体層１０８の第２の領域１０８ｂをトランジスタのチャネル形成領域として用いる場合には、酸化処理により酸化物半導体層１０８の第２の領域１０８ｂの水素濃度を１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
このように、水素を有する酸化物半導体層１０８に水素バリア層１１３を選択的に形成し、その後酸化物半導体層１０８の所定の領域から選択的に水素を多く脱離させることにより、酸化物半導体層１０８に導電率が異なる領域を形成することができる。この場合、水素バリア層１１３を設ける位置を制御することにより、酸化物半導体層１０８において導電率が異なる領域を任意に形成することができる。また、あらかじめ膜中に水素を有する酸化物半導体層１０８を形成した後、所定の領域から水素を脱離させることにより、酸化物半導体層１０８の厚さ方向においても水素を含有させることができる。特に、酸化物半導体層１０８の膜中に水素を均一に添加することにより、酸化物半導体層１０８に設けられたソース領域及びドレイン領域の導電率のばらつきを低減することができる。
なお、本実施の形態において、トランジスタの構造は、トップゲート型としてもよいし、ボトムゲート型としてもよい。
トップゲート型とする場合には、図１（Ｄ）の工程の後に、酸化物半導体層１０８の第２の領域１０８ｂ上にゲート絶縁層を介してゲート電極を形成すればよい。また、ボトムゲート型とする場合には、図１（Ａ）の工程の前に、あらかじめ酸化物半導体層１０８の第２の領域１０８ｂの下にゲート絶縁層を介してゲート電極を形成しておけばよい。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で示した構成において、トランジスタの構造をボトムゲート型とする場合の作製方法の一例に関して図面を参照して説明する。
まず、基板１００上にゲート電極１０２を形成し、続いて当該ゲート電極１０２上にゲート絶縁層１０４を形成し、その後、ゲート絶縁層１０４上にソース電極層１０６ａ及びドレイン電極層１０６ｂを形成する（図３（Ａ）参照）。
基板１００は、絶縁表面を有する基板であればよく、例えば、ガラス基板を用いることができる。他にも、基板１００として、セラミック基板、石英基板やサファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に耐えられるのであれば、プラスチック基板を用いることもできる。
ゲート電極１０２は、導電層を基板１００全面に形成した後、フォトリソグラフィ法を用いて、導電層をエッチングすることにより形成することができる。ゲート電極１０２にはゲート配線等、上記導電層によって形成される電極や配線が含まれる。
ゲート電極１０２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の導電性材料で形成することが望ましい。なお、配線及び電極としてアルミニウムを用いる場合、アルミニウム単体では耐熱性が低く、腐蝕しやすい等の問題点があるため、耐熱性導電性材料と組み合わせて形成することが好ましい。
耐熱性導電性材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、上述した元素を組み合わせた合金、又は上述した元素を成分とする窒化物で形成することができる。これらの耐熱性導電性材料からなる膜とアルミニウム（又は銅）を積層させて、配線や電極を形成すればよい。
なお、ゲート電極１０２を、液滴吐出法やスクリーン印刷法等を用いて基板１００上に選択的に形成することも可能である。
ゲート絶縁層１０４は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜又は酸化タンタル膜等で形成することができる。また、これらの膜を積層させて設けてもよい。これらの膜は、スパッタ法等を用いて膜厚を５０ｎｍ以上２５０ｎｍ以下で形成することができる。例えば、ゲート絶縁層１０４として、スパッタ法により酸化シリコン膜を１００ｎｍの厚さで形成することができる。
ソース電極層１０６ａ及びドレイン電極層１０６ｂは、ゲート絶縁層１０４上に導電層を形成した後、フォトリソグラフィ法を用いて、当該導電層をエッチングすることにより形成することができる。ここでは、一例として、ソース電極層１０６ａとドレイン電極層１０６ｂの一部がゲート絶縁層１０４を介してゲート電極１０２と重なるように形成する場合を示している。
ソース電極層１０６ａ及びドレイン電極層１０６ｂは、スパッタ法や真空蒸着法等を用いて、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属、上述の元素を成分とする合金、または、上述の元素を成分とする窒化物等からなる材料で形成することができる。
例えば、ソース電極層１０６ａ及びドレイン電極層１０６ｂを、モリブデン膜やチタン膜の単層構造で形成することができる。また、ソース電極層１０６ａ及びドレイン電極層１０６ｂを積層構造で形成してもよく、例えば、アルミニウム膜とチタン膜との積層構造とすることができきる。また、チタン膜と、アルミニウム膜と、チタン膜とを順に積層した３層構造としてもよい。また、モリブデン膜とアルミニウム膜とモリブデン膜とを順に積層した３層構造としてもよい。また、これらの積層構造に用いるアルミニウム膜として、ネオジムを含むアルミニウム（Ａｌ−Ｎｄ）膜を用いてもよい。さらに、ソース電極層１０６ａ及びドレイン電極層１０６ｂを、シリコンを含むアルミニウム膜の単層構造としてもよい。
なお、ソース電極層１０６ａ及びドレイン電極層１０６ｂを、液滴吐出法やスクリーン印刷法等を用いて基板１００上に選択的に形成することも可能である。
図３（Ａ）において形成されたソース電極層１０６ａはトランジスタのソースとして機能し、ドレイン電極層１０６ｂはトランジスタのドレインとして機能する。なお、トランジスタの駆動方法によっては、ソース電極層１０６ａがドレインとして機能し、ドレイン電極層１０６ｂがソースとして機能する場合もある。
次に、ゲート絶縁層１０４、ソース電極層１０６ａ及びドレイン電極層１０６ｂを覆うように酸化物半導体層１０８を形成する（図３（Ｂ）参照）。
酸化物半導体層１０８は、水素又は重水素を添加すると電気抵抗が低下する材料で設ければよく、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等の酸化物半導体で設ければよい。また、これらの酸化物半導体を成膜する際に、雰囲気中に水素を導入することにより水素を含有する酸化物半導体層１０８を形成することができる。成膜雰囲気に水素を導入して酸化物半導体層１０８を形成することにより、酸化物半導体層１０８を厚く形成する場合であっても、当該酸化物半導体層１０８中に水素を均一に添加することができる。
なお、酸化物半導体層１０８の形成後に当該酸化物半導体層１０８に水素プラズマ処理、イオン注入法又はイオンドーピング法を用いて水素を添加してもよい。
次に、酸化物半導体層１０８をエッチングして島状の酸化物半導体層１１０を形成した後、酸化物半導体層１１０上に水素バリア層１１２を形成する（図３（Ｃ）参照）。
なお、酸化物半導体層１０８をエッチングする前に水素バリア層１１２を形成し、その後、酸化物半導体層１０８及び水素バリア層１１２をエッチングしてもよい。
次に、水素バリア層１１２をエッチングして一部（水素バリア層１１３）を残存させると共に、ゲート電極１０２の上であってソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に形成された酸化物半導体層１１０の表面を露出させる（図３（Ｄ）参照）。
図３（Ｄ）に示すように、酸化物半導体層１１０の端部を覆うように水素バリア層１１３を残存させることにより、酸化処理において、酸化物半導体層１１０の端部からの水素が脱離することを低減することができる。なお、酸化処理において、酸化物半導体層１１０の端部からの水素の脱離が問題とならない場合（酸化物半導体層１１０の膜厚が小さい場合等）には、水素バリア層１１３をソース電極層１０６ａ及びドレイン電極層１０６ｂ上に形成された酸化物半導体層１１０上の一部に残存させる構成としてもよい。
また、水素バリア層１１２をエッチングする際に、露出する酸化物半導体層１１０の表面も同時にエッチングされることにより膜減りする場合がある。この場合、酸化物半導体層１１０において、露出する領域の膜厚が水素バリア層１１３の下に位置する領域の膜厚より小さくなる。
なお、水素バリア層１１３を、液滴吐出法やスクリーン印刷法等を用いて基板１００上に選択的に形成することも可能である。この場合、エッチング工程を省略することができる。
次に、酸化処理を行うことにより酸化物半導体層１１０から水素を脱離させ、酸化物半導体層１１０において、表面が露出した領域１１０ｃに含まれる水素の含有量を、水素バリア層１１３の下に位置する領域１１０ａ、１１０ｂに含まれる水素の含有量より少なくする（図３（Ｅ）参照）。その結果、酸化物半導体層１１０において、ゲート電極１０２の上であってソース電極層１０６ａとドレイン電極層１０６ｂの間に位置する領域にチャネル形成領域を形成し、ソース電極層１０６ａ及びドレイン電極層１０６ｂ上に位置する領域にソース領域とドレイン領域を形成することができる。
チャネル形成領域が形成される領域１１０ｃは、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂより水素の含有量が少なく、導電率が低い領域となっている。つまり、酸化処理を行うことによって、酸化物半導体層１１０において水素バリア層１１３が形成されていない部分（露出した部分）から膜中に含まれる水素が選択的に多く脱離させることにより、チャネル形成領域を形成することができる。
なお、図３（Ｅ）では、便宜上、水素バリア層１１３の下に水素の含有量が多い領域１１０ａ及び領域１１０ｂが設けられ、水素バリア層１１３が設けられていない領域に水素の含有量が少ない領域１１０ｃが設けられる場合を示したが、本実施の形態では、領域１１０ａと領域１１０ｃの間及び領域１１０ｂと領域１１０ｃの間に水素の濃度勾配が形成される場合も含んでいる。
また、酸化処理として、酸化物半導体層１１０に接して当該酸化物半導体層１１０中の水素を吸着させる層（水素吸着層）を設けてもよい。例えば、酸化物半導体層１１０の一部を露出させた後（図３（Ｄ）参照）、少なくとも露出した酸化物半導体層１１０に接するように水素吸着層１１５を形成し（図４（Ａ）参照）、その後、熱処理を行う。熱処理により水素吸着層１１５に接する酸化物半導体層１１０の水素が水素吸着層１１５へ移動し、酸化物半導体層１１０に、チャネル形成領域が形成される領域１１０ｃ、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂを形成することができる（図４（Ｂ）参照）。
水素吸着層１１５は、酸化処理後に除去すればよい。なお、後の工程において、水素吸着層１１５から酸化物半導体層１１０への水素の拡散（逆拡散）が問題とならない場合には、水素吸着層１１５を残存させてもよい。例えば、酸化物半導体層１１０から水素吸着層１１５へ取り込まれた水素が熱処理により水素吸着層１１５から外部へ放出されている場合には、水素吸着層１１５を残存させることができる。この場合、水素吸着層１１５を除去する工程を省略することができる。
このように、水素を有する酸化物半導体層１１０上に水素バリア層１１３を選択的に形成し、その後酸化物半導体層１１０の所定の領域から選択的に水素を多く脱離させることにより、酸化物半導体層１１０に導電率が異なる領域を形成することができる。この場合、水素バリア層１１３を設ける位置を制御することにより、酸化物半導体層１１０において導電率が異なる領域を任意に形成することができる。また、あらかじめ膜中に水素を有する酸化物半導体層１１０を形成した後、所定の領域から水素を脱離させることにより、酸化物半導体層１１０の厚さ方向においても水素を含有させることができる。特に、酸化物半導体層１１０に水素を均一に添加することにより、酸化物半導体層１１０に設けられたソース領域及びドレイン領域の導電率のばらつきを低減することができる。
以上の工程により、酸化物半導体層をチャネル形成領域として用いるトランジスタ１２０を形成することができる。
また、酸化物半導体層１１０、ソース電極層１０６ａ及びドレイン電極層１０６ｂ等を含むトランジスタ１２０を覆うように、保護絶縁層を形成してもよい。保護絶縁層としては、水素の含有量が少ない絶縁層で形成すればよい。例えば、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
その後、各種電極や配線を形成することでトランジスタ１２０を具備する半導体装置が完成する。
なお、図３では、ソース電極層１０６ａとドレイン電極層１０６ｂを結ぶ断面方向（基板１００の表面と直交する面）から観察した際に、ゲート電極１０２の上であってソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に形成される酸化物半導体層１１０の表面を全て露出させる場合を示したが、これに限られない。
例えば、図３（Ｄ）において、水素バリア層１１３をソース電極層１０６ａ及びドレイン電極層１０６ｂ上に残存させると共に、ソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に位置する酸化物半導体層１１０上の一部に残存してもよい。この場合、酸化物半導体層１１０において、ソース電極層１０６ａとドレイン電極層１０６ｂの間に位置する領域にもソース領域が形成される領域１１０ａとドレイン領域が形成される領域１１０ｂを設けることができる（図５参照）。このような構成とした場合、ソース電極層１０６ａ、ドレイン電極層１０６ｂとチャネル形成領域の間に、ソース電極層１０６ａ及びドレイン電極層１０６ｂより抵抗が高く且つチャネル形成領域となる領域１１０ｃより抵抗が小さい領域が設けられた構造となるため、接触抵抗を小さくすることができる。
また、上記図３〜図５で示した構成において、酸化処理における領域１１０ａ及び領域１１０ｂからの水素の脱離をより効果的に抑制する観点からは、ソース電極層１０６ａ及びドレイン電極層１０６ｂの材料として水素バリア性を有する材料を選択することが好ましい。
また、水素バリア層１１３を導電体で設け、ソース電極層１０６ａ、ドレイン電極層１０６ｂと接するように設けることにより、水素バリア層１１３もソース電極層又はドレイン電極層と機能させることができる。この場合、酸化物半導体層１１０とソース電極層の接触面積及び酸化物半導体層１１０とドレイン電極層との接触面積が増大するため、酸化物半導体層１１０とソース電極層のコンタクト抵抗及び酸化物半導体層１１０とドレイン電極層のコンタクト抵抗を低減し、素子特性を向上することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、トランジスタをボトムゲート構造とする場合について、上記実施の形態２と異なる作製方法に関して図面を参照して説明する。
まず、基板１００上にゲート電極１０２を形成し、続いて当該ゲート電極１０２上にゲート絶縁層１０４を形成し、その後、ゲート絶縁層１０４上に酸化物半導体層１０８を形成する（図６（Ａ）参照）。
次に、酸化物半導体層１０８をエッチングして島状の酸化物半導体層１１０を形成した後（図６（Ｂ）参照）、酸化物半導体層１１０上に水素バリア層１１２を形成する（図６（Ｃ）参照）。
次に、水素バリア層１１２をエッチングして一部（水素バリア層１１３）を残存させると共に、ゲート電極１０２上に形成された酸化物半導体層１１０の表面を露出させる（図６（Ｄ）参照）。
次に、酸化処理を行うことにより酸化物半導体層１１０から水素を脱離させ、酸化物半導体層１１０において、表面が露出した領域１１０ｃに含まれる水素の含有量を、水素バリア層１１３の下に位置する領域１１０ａ、１１０ｂに含まれる水素の含有量より少なくする（図６（Ｅ）参照）。その結果、酸化物半導体層１１０において、ゲート電極１０２上に位置する領域にチャネル形成領域を形成し、当該チャネル形成領域に隣接してソース領域及びドレイン領域を形成することができる。
チャネル形成領域が形成される領域１１０ｃは、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂより水素の含有量が少なく、導電率が小さい領域となっている。つまり、酸化処理を行うことによって、酸化物半導体層１１０において水素バリア層１１３が形成されていない部分（露出した部分）から膜中に含まれる水素が選択的に多く脱離し、チャネル形成領域が形成される。
なお、図６（Ｅ）では、便宜上、水素バリア層１１３の下に水素の含有量が多い領域１１０ａ及び領域１１０ｂが設けられ、水素バリア層１１３が設けられていない領域に水素の含有量が少ない領域１１０ｃが設けられる場合を示したが、本実施の形態では、領域１１０ａと領域１１０ｃの間及び領域１１０ｂと領域１１０ｃの間に水素の濃度勾配が形成される場合も含んでいる。
以上の工程により、酸化物半導体層をチャネル形成領域として用いるトランジスタ１３０を形成することができる。
なお、図６で示す構成は、上記実施の形態２で示した構成と比較して、酸化物半導体層１１０の下にソース電極層１０６ａ及びドレイン電極層１０６ｂを設けずにゲート絶縁層１０４上に酸化物半導体層１０８を接して形成する場合を示している。ゲート絶縁層１０４と酸化物半導体層１１０を接して設けたい場合（例えば、ゲート絶縁層１０４と酸化物半導体層１０８を連続して成膜する場合）には、本実施の形態で示す作製方法を用いればよい。
また、酸化物半導体層１０８において、領域１１０ａと領域１１０ｂの抵抗が小さい場合には、当該領域１１０ａ及び領域１１０ｂを配線や電極として用いることができる。もちろん、酸化物半導体層１０８上に層間絶縁層を介してソース電極層及びドレイン電極層を設けた構成とすることもできる。
また、水素バリア層１１３として、導電層を用いる場合、水素バリア層１１３をソース電極層及びドレイン電極層として機能させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態１で示した構成において、トランジスタをトップゲート構造とする場合の作製方法の一例に関して図面を参照して説明する。
まず、基板１００上にソース電極層１０６ａ及びドレイン電極層１０６ｂを形成し、続いてソース電極層１０６ａ及びドレイン電極層１０６ｂを覆うように酸化物半導体層１０８を形成する（図７（Ａ）参照）。
次に、酸化物半導体層１０８をエッチングして島状の酸化物半導体層１１０を形成した後、酸化物半導体層１１０上に水素バリア層１１２を形成する（図７（Ｂ）参照）。
次に、水素バリア層１１２をエッチングして一部（水素バリア層１１３）を残存させると共に、ソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に形成された酸化物半導体層１１０の表面を露出させる（図７（Ｃ）参照）。
次に、酸化処理を行うことにより酸化物半導体層１１０から水素を脱離させ、酸化物半導体層１１０において、表面が露出した領域１１０ｃに含まれる水素の含有量を、水素バリア層１１３の下に位置する領域１１０ａ、１１０ｂに含まれる水素の含有量より少なくする（図７（Ｄ）参照）。その結果、酸化物半導体層１１０において、ソース電極層１０６ａとドレイン電極層１０６ｂの間に位置する領域にチャネル形成領域を形成し、ソース電極層１０６ａ及びドレイン電極層１０６ｂ上に位置する領域にソース領域とドレイン領域を形成することができる。
チャネル形成領域が形成される領域１１０ｃは、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂより水素の含有量が少なく、導電率が小さい領域となっている。つまり、酸化処理を行うことによって、酸化物半導体層１１０において水素バリア層１１３が形成されていない部分（露出した部分）から膜中に含まれる水素が選択的に多く脱離し、チャネル形成領域が形成される。
なお、図７（Ｄ）では、便宜上、水素バリア層１１３の下に水素の含有量が多い領域１１０ａ及び領域１１０ｂが設けられ、水素バリア層１１３が設けられていない領域に水素の含有量が少ない領域１１０ｃが設けられる場合を示したが、本実施の形態では、領域１１０ａと領域１１０ｃの間及び領域１１０ｂと領域１１０ｃの間に水素の濃度勾配が形成される場合も含んでいる。
次に、酸化物半導体層１１０及び水素バリア層１１３上にゲート絶縁層１０４を形成し、その後ゲート絶縁層１０４上にゲート電極１０２を形成する（図７（Ｅ）参照）。
なお、ゲート電極１０２は、少なくとも酸化物半導体層１１０の領域１１０ｃと重なるように形成する。また、ゲート電極１０２と領域１１０ａ及び領域１１０ｂが重なるように設けてもよい。
このように、水素を有する酸化物半導体層１１０上に水素バリア層１１３を選択的に形成し、その後酸化物半導体層１１０の所定の領域から選択的に水素を多く脱離させることにより、酸化物半導体層１１０に導電率が異なる領域を形成することができる。この場合、水素バリア層１１３を設ける位置を制御することにより、酸化物半導体層１１０において導電率が異なる領域を任意に形成することができる。また、あらかじめ膜中に水素を有する酸化物半導体層１１０を形成した後、所定の領域から水素を脱離させることにより、酸化物半導体層１１０の厚さ方向においても水素を含有させることができる。特に、酸化物半導体層１１０に水素を均一に添加することにより、酸化物半導体層１１０に設けられたソース領域及びドレイン領域の導電率のばらつきを低減することができる。
以上の工程により、酸化物半導体層をチャネル形成領域として用いるトランジスタ１４０を形成することができる。
また、トランジスタ１４０を覆うように、保護絶縁層を形成してもよい。
その後、各種電極や配線を形成することでトランジスタ１４０を具備する半導体装置が完成する。
なお、図７（Ｃ）では、ソース電極層１０６ａとドレイン電極層１０６ｂを結ぶ断面方向（基板１００の表面と直交する面）から観察した際に、ソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に形成される酸化物半導体層１１０の表面を全て露出させる場合を示したが、これに限られない。
例えば、図７（Ｃ）において、水素バリア層１１３をソース電極層１０６ａ及びドレイン電極層１０６ｂ上に残存させると共に、ソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に位置する酸化物半導体層１１０上の一部に残存させてもよい。この場合、酸化物半導体層１１０において、ソース電極層１０６ａとドレイン電極層１０６ｂの間に位置する領域にもソース領域が形成される領域１１０ａとドレイン領域が形成される領域１１０ｂを設けることができる（図８（Ａ）参照）。このような構成とした場合、ソース電極層１０６ａ、ドレイン電極層１０６ｂとチャネル形成領域の間に抵抗が小さい領域が設けられた構造となるため、接触抵抗を小さくすることができる。
また、図８（Ｂ）に示すように、酸化物半導体層１１０の端部を覆うように水素バリア層１１３を形成してもよい。このような構成とすることにより、酸化処理の際に、酸化物半導体層１１０の端部から水素が脱離することを抑制することができる。
また、水素バリア層１１３を導電体で設け、ソース電極層１０６ａ、ドレイン電極層１０６ｂと接するように設けることにより（図８（Ｃ）参照）、水素バリア層１１３もソース電極層又はドレイン電極層と機能させることができる。この場合、酸化物半導体層１１０とソース電極層の接触面積及び酸化物半導体層１１０とドレイン電極層との接触面積が増大するため、酸化物半導体層１１０とソース電極層のコンタクト抵抗及び酸化物半導体層１１０とドレイン電極層のコンタクト抵抗を低減し、素子特性を向上することができる。
また、酸化物半導体層１１０が接する基板１００側に水素を拡散できるような構成としてもよい。この場合、基板１００と酸化物半導体層１１０の間に当該酸化物半導体層１１０中から水素を拡散させやすい水素吸着層を形成してもよい。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、トランジスタを具備する半導体装置の使用形態の一例である表示装置の作製工程について、図面を用いて説明する。なお、本実施の形態で示す作製工程は多くの部分で上記実施の形態２と共通している。したがって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。なお、以下の説明において、図９、図１０は断面図を示しており、図１１〜図１４は上面図を示している。
はじめに、絶縁表面を有する基板１００上に配線及び電極（ゲート電極１０２を含むゲート配線、容量配線３０８、第１の端子３２１）を形成する（図９（Ａ）、図１１参照）。
容量配線３０８、第１の端子３２１はゲート電極１０２と同一の材料を用いて同時に形成することができる。
次に、ゲート電極１０２上にゲート絶縁層１０４を形成し、その後、ゲート絶縁層１０４上に導電層１０６を形成する（図９（Ｂ）参照）。
導電層１０６は、スパッタ法や真空蒸着法等を用いて、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属、上述の元素を成分とする合金、または、上述の元素を成分とする窒化物等からなる材料で形成することができる。
例えば、導電層１０６を、モリブデン膜やチタン膜の単層構造で形成することができる。また、導電層１０６を積層構造で形成してもよく、例えば、アルミニウム膜とチタン膜との積層構造とすることができきる。また、チタン膜と、アルミニウム膜と、チタン膜とを順に積層した３層構造としてもよい。また、モリブデン膜とアルミニウム膜とモリブデン膜とを順に積層した３層構造としてもよい。また、これらの積層構造に用いるアルミニウム膜として、ネオジムを含むアルミニウム（Ａｌ−Ｎｄ）膜を用いてもよい。さらに、導電層１０６を、シリコンを含むアルミニウム膜の単層構造としてもよい。
図９（Ｂ）においては、ゲート絶縁層１０４を形成した後、当該ゲート絶縁層１０４にコンタクトホール３１３を形成した後に導電層１０６を形成することにより、第１の端子３２１と導電層１０６が電気的に接続するようにする。
次に、導電層１０６をエッチングすることにより、ソース電極層１０６ａ、ドレイン電極層１０６ｂ、接続電極３２０、第２の端子３２２を形成する（図９（Ｃ）、図１２参照）。
第２の端子３２２は、ソース配線（ソース電極層１０６ａを含むソース配線）と電気的に接続する構成とすることができる。また、接続電極３２０は、ゲート絶縁層１０４に形成されたコンタクトホール３１３を介して第１の端子３２１と直接接続する構成とすることができる。
次に、ゲート絶縁層１０４、ソース電極層１０６ａ、ドレイン電極層１０６ｂ、接続電極３２０、第２の端子３２２を覆うように酸化物半導体層１０８を形成する（図９（Ｄ）参照）。
次に、酸化物半導体層１０８をエッチングして島状の酸化物半導体層１１０を形成した後、酸化物半導体層１１０上に水素バリア層１１２を形成する（図１０（Ａ）参照）。
なお、酸化物半導体層１０８をエッチングする前に水素バリア層１１２を形成し、その後、酸化物半導体層１０８及び水素バリア層１１２をエッチングしてもよい。
次に、水素バリア層１１２をエッチングして一部（水素バリア層１１３）を残存させると共に、ゲート電極１０２上であってソース電極層１０６ａとドレイン電極層１０６ｂの間の領域に形成された酸化物半導体層１１０の表面を露出させた後、酸化処理を行うことにより酸化物半導体層１１０から水素を脱離させる。その結果、酸化物半導体層１１０に、チャネル形成領域が形成される領域１１０ｃ、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂが形成される（図１０（Ｂ）、図１３参照）。
チャネル形成領域が形成される領域１１０ｃは、ソース領域が形成される領域１１０ａ及びドレイン領域が形成される領域１１０ｂより水素の含有量が少なく、導電率が小さい領域となっている。つまり、酸化処理を行うことによって、酸化物半導体層１１０において水素バリア層１１３が形成されていない部分（露出した部分）から膜中に含まれる水素が選択的に多く脱離し、チャネル形成領域が形成される。
また、図１０（Ｂ）、図１３に示すように、酸化物半導体層１１０の端部を覆うように水素バリア層１１３を残存させることにより、酸化処理の際に、酸化物半導体層１１０の端部からの水素が脱離することを効果的に低減することができる。
なお、水素バリア層１１２をエッチングする際に、露出させる酸化物半導体層１１０の表面も同時にエッチングされることにより膜減りする場合がある。この場合、酸化物半導体層１１０において、露出する領域の膜厚が水素バリア層１１３の下に位置する領域の膜厚より小さくなる。
なお、水素バリア層１１３を、液滴吐出法やスクリーン印刷法等を用いて基板１００上に選択的に形成することも可能である。この場合、エッチング工程を省略することができる。
次に、１００℃〜６００℃、代表的には２００℃〜４００℃の熱処理を行うことが好ましい。例えば、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により島状の酸化物半導体層１１０を構成する非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は効果的である。なお、熱処理を行うタイミングは、酸化物半導体層１０８の成膜後であれば特に限定されず、例えば、画素電極形成後に行ってもよい。また、この熱処理と酸化処理の熱処理を併用して行ってもよい。
また、露出している島状の酸化物半導体層１１０に、酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことにより島状の酸化物半導体層１１０をチャネル形成領域とする薄膜トランジスタをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、島状の酸化物半導体層１１０のエッチングによるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含むＮ２、酸素を含むＨｅ、酸素を含むＡｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２やＣＦ４を加えた雰囲気下で行ってもよい。
次に、得られたトランジスタを覆うように保護絶縁層３４０を形成し、当該保護絶縁層３４０を選択的にエッチングしてドレイン電極層１０６ｂに達するコンタクトホール３２５、接続電極３２０に達するコンタクトホール３２６及び第２の端子３２２に達するコンタクトホール３２７を形成する（図１０（Ｃ）参照）。
次に、ドレイン電極層１０６ｂと電気的に接続する透明導電層３１０、接続電極３２０に電気的に接続する透明導電層３２８及び第２の端子３２２に電気的に接続する透明導電層３２９を形成する（図１０（Ｄ）、図１４参照）。
透明導電層３１０は画素電極として機能し、透明導電層３２８、３２９はＦＰＣとの接続に用いられる電極または配線となる。より具体的には、接続電極３２０上に形成された透明導電層３２８をゲート配線の入力端子として機能する接続用の端子電極として用い、第２の端子３２２上に形成された透明導電層３２９をソース配線の入力端子として機能する接続用の端子電極として用いることができる。
また、容量配線３０８、ゲート絶縁層１０４、保護絶縁層３４０及び透明導電層３１０により保持容量を形成することができる。この場合、容量配線３０８と透明導電層３１０が電極となり、ゲート絶縁層１０４と保護絶縁層３４０が誘電体となる。
透明導電層３１０、３２８、３２９は、酸化インジウム（Ｉｎ２Ｏ３）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）等をスパッタ法や真空蒸着法等を用いて形成することができる。例えば、透明導電層を成膜した後、当該透明導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去することにより透明導電層３１０、３２８、３２９を形成することができる。
以上の工程により、ボトムゲート型のｎチャネル型薄膜トランジスタや保持容量等の素子を完成させることができる。そして、これらの素子を個々の画素に対応してマトリクス状に配置することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定すればよい。
また、本実施の形態で示す構成は、図１４の画素構成に限られない。他の構成の一例を図１５に示す。図１５は容量配線３０８を設けず、画素電極として機能する透明導電層３１０と、隣接する画素のゲート配線３０２とを電極とし、保護絶縁層３４０及びゲート絶縁層１０４を誘電体として保持容量を形成する構成を示している。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製する場合について説明する。また、薄膜トランジスタを用いて作製された、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに表示装置は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電層を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、薄膜トランジスタを具備する半導体装置として液晶表示装置の例を示す。まず、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６（Ａ１）（Ａ２）は、第１の基板４００１上に形成された酸化物半導体層を有する薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、上記実施の形態で示した構造を適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また、４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、液晶表示装置は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態で示す液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、薄膜トランジスタを保護層や平坦化絶縁層として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護層は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護層は、スパッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護層をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護層として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護層として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
また、絶縁層４０２０の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化シリコン膜を形成する。保護層として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護層を形成した後に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。
また、平坦化絶縁層として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電層から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電層で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電層４０１９を介して電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図１７は、半導体装置の一形態に相当する液晶表示モジュールにＴＦＴ基板２６００を用いて構成する一例を示している。
図１７は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、トランジスタを具備する半導体装置の一例として電子ペーパーを示す。
図１８は、半導体装置の一例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、上記実施の形態１〜５で示す薄膜トランジスタと同様に作製できる。
図１８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせることによって、球形粒子の向きを制御し、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層が第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成されたコンタクトホールを介して電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５が設けられている（図１８参照）。図１８においては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。上記実施の形態に示す共通接続部を用いて、一対の基板間に配置される導電性粒子を介して、基板５９６に設けられた第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。その場合、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上のように、半導体装置として信頼性の高い電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、トランジスタを具備する半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図１９は、半導体装置の一例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１９と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１９に示す画素構成は、これに限定されない。例えば、図１９に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２０を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、上記実施の形態で示す薄膜トランジスタと同様に作製できる。
発光素子は発光を取り出すために陽極又は陰極の少なくとも一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２０（Ａ）を用いて説明する。
図２０（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２０（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電層であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電層を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２０（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２０（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２０（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電層７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽層７０１６が成膜されていてもよい。陰極７０１３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２０（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽層７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２０（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２０（Ｃ）を用いて説明する。図２０（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電層７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２０（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２０（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２０に示した構成に限定されるものではなく、各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２１を用いて説明する。図２１（Ａ）は、薄膜トランジスタ４５０９、４５１０及び発光素子４５１１を、第１の基板４５０１と第２の基板４５０６の間にシール材４５０５によって封止した、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、上記実施の形態で示した構造を適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁層または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護層を形成してもよい。保護層としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電層から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電層から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電層４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態９）
上記実施の形態で示したトランジスタを具備する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２２、図２３に示す。
図２２（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図２２（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告２６３２は無線で情報を送受信できる構成としてもよい。
また、図２３は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２３では表示部２７０５）に文章を表示し、左側の表示部（図２３では表示部２７０７）に画像を表示することができる。
また、図２３では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態１０）
上記実施の形態で示したトランジスタを具備する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２４（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２５（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２５（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２５（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２５（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２５（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図２６（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。
図２６（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２６（Ｂ）も携帯電話機の一例である。図２６（Ｂ）の携帯電話機は、筐体９４１１に、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能である。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
１００ 基板
１０２ ゲート電極
１０４ ゲート絶縁層
１０６ 導電層
１０８ 酸化物半導体層
１１０ 酸化物半導体層
１１２ 水素バリア層
１１３ 水素バリア層
１１５ 水素吸着層
１２０ トランジスタ
１３０ トランジスタ
１４０ トランジスタ
２０１ 基板
３０２ ゲート配線
３０８ 容量配線
３１０ 透明導電層
３１３ コンタクトホール
３２０ 接続電極
３２１ 端子
３２２ 端子
３２５ コンタクトホール
３２６ コンタクトホール
３２７ コンタクトホール
３２８ 透明導電層
３２９ 透明導電層
３４０ 保護絶縁層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
５９６ 基板
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
１０６ａ ソース電極層
１０６ｂ ドレイン電極層
１０８ａ 領域
１０８ｂ 領域
１１０ａ 領域
１１０ｂ 領域
１１０ｃ 領域
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電層
４５２０ 隔壁
５９０ａ 黒色領域
５９０ｂ 白色領域
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽層
７０１７ 導電層
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電層
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ

Claims (12)

  1. 少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層の少なくとも一部が露出するように、前記酸化物半導体層上に水素バリア層を選択的に形成し、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層に第１の領域と前記第１の領域より水素の含有量が少ない第２の領域を形成し、
    前記第２の領域を用いてチャネル形成領域を形成し、前記第１の領域を用いてソース領域及びドレイン領域を形成することを特徴とするトランジスタの作製方法。
  2. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層上に水素バリア層を形成し、
    前記水素バリア層をエッチングすることにより、少なくとも前記ソース電極層及び前記ドレイン電極層上に形成された前記酸化物半導体層上に前記水素バリア層を残存させると共に、前記ゲート電極上であって前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層の表面を露出させ、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、前記水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴とするトランジスタの作製方法。
  3. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層上に水素バリア層を形成し、
    前記水素バリア層をエッチングすることにより、少なくとも前記ソース電極層及び前記ドレイン電極層上に形成された前記酸化物半導体層上と前記ゲート電極上であって前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層上の一部に前記水素バリア層を残存させると共に、前記ゲート電極上であって前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層の表面の一部を露出させ、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、前記水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴とするトランジスタの作製方法。
  4. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層上に水素バリア層を形成し、
    前記水素バリア層をエッチングすることにより、少なくとも前記ゲート電極上に位置する前記酸化物半導体層の表面の一部を露出させ、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、前記水素バリア層の下に位置する領域に含まれる水素の含有量より少なくすることを特徴とするトランジスタの作製方法。
  5. 基板上にソース電極層とドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層上に水素バリア層を形成し、
    前記水素バリア層をエッチングすることにより、少なくとも前記ソース電極層及び前記ドレイン電極層上に形成された前記酸化物半導体層上に前記水素バリア層を残存させると共に、前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層の表面を露出させ、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、前記水素バリア層の下に位置する領域に含まれる水素の含有量より少なくし、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ソース電極層と前記ドレイン電極層の間の領域であって前記ゲート絶縁層上にゲート電極を形成することを特徴とするトランジスタの作製方法。
  6. 基板上にソース電極層とドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、少なくともインジウム、亜鉛、ガリウム及び水素を有する酸化物半導体層を形成し、
    前記酸化物半導体層上に水素バリア層を形成し、
    前記水素バリア層をエッチングすることにより、少なくとも前記ソース電極層及び前記ドレイン電極層上に形成された前記酸化物半導体層上と前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層上の一部に前記水素バリア層を残存させると共に、前記ソース電極層と前記ドレイン電極層の間の領域に形成された前記酸化物半導体層の表面の一部を露出させ、
    酸化処理を行うことにより前記酸化物半導体層から水素を選択的に脱離させ、前記酸化物半導体層において、表面が露出した領域に含まれる水素の含有量を、前記水素バリア層の下に位置する領域に含まれる水素の含有量より少なくし、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ソース電極層と前記ドレイン電極層の間の領域であって前記ゲート絶縁層上にゲート電極を形成することを特徴とするトランジスタの作製方法。
  7. 請求項２乃至請求項６のいずれか一項において、
    前記酸化物半導体層の端部を覆うように前記水素バリア層を形成することを特徴とするトランジスタの作製方法。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記水素バリア層を、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、酸化チタン、酸化タンタル、窒化チタン、窒化タンタルのうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜で形成することを特徴とするトランジスタの作製方法。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記酸化処理として、酸素雰囲気中で熱処理することを特徴とするトランジスタの作製方法。
  10. 請求項１乃至請求項８のいずれか一項において、
    前記酸化処理として、露出した前記酸化物半導体層に接するように水素吸着層を形成した後、熱処理を行うことを特徴とするトランジスタの作製方法。
  11. 請求項１０において、
    前記水素吸着層を、アモルファスシリコン、多結晶シリコン、酸化タングステンのうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜で形成することを特徴とするトランジスタの作製方法。
  12. 請求項１乃至請求項１１のいずれか一項において、
    前記酸化物半導体層を、インジウム、ガリウム及び亜鉛を含むターゲットを用い、且つ酸素ガスとアルゴンガスの一方又は両方が導入された雰囲気に水素ガスを導入してスパッタ法により形成することを特徴とするトランジスタの作製方法。
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US (4) US8183099B2 (ja)
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KR (2) KR101751661B1 (ja)
CN (2) CN102257621B (ja)
TW (2) TWI490948B (ja)
WO (1) WO2010071034A1 (ja)

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011191764A (ja) * 2010-03-16 2011-09-29 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
JP2012054512A (ja) * 2010-09-03 2012-03-15 Semiconductor Energy Lab Co Ltd 記憶装置
JP2012072493A (ja) * 2010-09-03 2012-04-12 Semiconductor Energy Lab Co Ltd スパッタリングターゲットおよび半導体装置の作製方法
JP2012140706A (ja) * 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd スパッタリングターゲット、スパッタリングターゲットの作製方法および半導体装置の作製方法
WO2012102182A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012146946A (ja) * 2010-09-03 2012-08-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2012102183A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20120090014A (ko) * 2011-01-12 2012-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2012160714A (ja) * 2011-01-12 2012-08-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012209543A (ja) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012212874A (ja) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、半導体装置および半導体装置の作製方法
JP2012231132A (ja) * 2011-04-15 2012-11-22 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012253327A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体装置、記憶装置および半導体装置の作製方法
JP2012256838A (ja) * 2011-02-02 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040135A (ko) * 2011-10-13 2013-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法
WO2013094547A1 (en) * 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014099595A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014143410A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2015144286A (ja) * 2010-08-06 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
US9178074B2 (en) 2013-03-27 2015-11-03 Joled Inc. Semiconductor device, display unit, and electronic apparatus
US9209092B2 (en) 2011-01-26 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a wide-gap semiconductor layer on inner wall of trench
JP2016012743A (ja) * 2010-08-16 2016-01-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2016035503A1 (ja) * 2014-09-02 2016-03-10 株式会社神戸製鋼所 薄膜トランジスタ
WO2016056206A1 (ja) * 2014-10-10 2016-04-14 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP2016111324A (ja) * 2014-09-02 2016-06-20 株式会社神戸製鋼所 薄膜トランジスタ
JP2016149562A (ja) * 2011-03-25 2016-08-18 株式会社半導体エネルギー研究所 積層構造体、及びその作製方法
JP2016197757A (ja) * 2011-10-13 2016-11-24 株式会社半導体エネルギー研究所 半導体装置
JP2016197761A (ja) * 2011-02-23 2016-11-24 株式会社半導体エネルギー研究所 半導体装置
US9640544B2 (en) 2015-04-24 2017-05-02 Sandisk Technologies Llc Integrated circuit with hydrogen absorption structure
JP2017126769A (ja) * 2011-07-08 2017-07-20 株式会社半導体エネルギー研究所 半導体装置
WO2018025647A1 (ja) * 2016-08-03 2018-02-08 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
JP2018061047A (ja) * 2010-09-13 2018-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2018164117A (ja) * 2010-07-26 2018-10-18 株式会社半導体エネルギー研究所 半導体装置
JP2019071486A (ja) * 2012-09-14 2019-05-09 株式会社半導体エネルギー研究所 半導体装置
WO2019111635A1 (ja) * 2017-12-05 2019-06-13 株式会社ジャパンディスプレイ 半導体素子、半導体装置、およびこれらの作製方法
JP2019197907A (ja) * 2019-07-04 2019-11-14 株式会社半導体エネルギー研究所 半導体装置
JP2020194974A (ja) * 2020-08-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
JP2021036586A (ja) * 2011-05-25 2021-03-04 株式会社半導体エネルギー研究所 半導体装置
JP2021106290A (ja) * 2012-02-09 2021-07-26 株式会社半導体エネルギー研究所 発光装置
JP2022095838A (ja) * 2020-08-20 2022-06-28 株式会社半導体エネルギー研究所 半導体装置
US11967648B2 (en) 2011-05-25 2024-04-23 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
KR101291395B1 (ko) * 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101732859B1 (ko) 2009-06-30 2017-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101708607B1 (ko) 2009-11-20 2017-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101804589B1 (ko) 2009-12-11 2018-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011077916A1 (en) * 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20120101716A (ko) * 2009-12-24 2012-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2011118510A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105810752B (zh) * 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
WO2011132625A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101141232B1 (ko) * 2010-06-22 2012-05-04 엘지이노텍 주식회사 다수의 반사 방지 박막이 형성된 고 투과율의 전도성 필름, 이를 이용한 터치 패널 및 이들의 제조방법
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP5864163B2 (ja) 2010-08-27 2016-02-17 株式会社半導体エネルギー研究所 半導体装置の設計方法
EP2426720A1 (en) * 2010-09-03 2012-03-07 Applied Materials, Inc. Staggered thin film transistor and method of forming the same
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
TWI535014B (zh) 2010-11-11 2016-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI541981B (zh) * 2010-11-12 2016-07-11 半導體能源研究所股份有限公司 半導體裝置
US9911858B2 (en) 2010-12-28 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102157564B (zh) * 2011-01-18 2013-05-01 上海交通大学 顶栅金属氧化物薄膜晶体管的制备方法
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW202320146A (zh) 2011-01-26 2023-05-16 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9023684B2 (en) 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8772849B2 (en) 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI541904B (zh) * 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
KR20120106359A (ko) * 2011-03-18 2012-09-26 한국전자통신연구원 금속 산화막 형성방법
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
CN102184865B (zh) * 2011-04-15 2013-06-05 福州华映视讯有限公司 薄膜晶体管及其制造方法
CN102184866B (zh) * 2011-04-21 2013-04-03 福建华映显示科技有限公司 薄膜晶体管及其制造方法
US9105749B2 (en) 2011-05-13 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012242172A (ja) * 2011-05-17 2012-12-10 Canon Inc ゲート電極が駆動する電界効果型トランジスタおよびそれを有するセンサデバイス
US9130044B2 (en) * 2011-07-01 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013021165A (ja) * 2011-07-12 2013-01-31 Sony Corp 蒸着用マスク、蒸着用マスクの製造方法、電子素子および電子素子の製造方法
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5806905B2 (ja) * 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
SG11201404426YA (en) * 2012-01-31 2014-11-27 Sharp Kk Semiconductor device and method for producing same
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
TWI611511B (zh) * 2012-08-31 2018-01-11 半導體能源研究所股份有限公司 半導體裝置
KR20140032155A (ko) * 2012-09-06 2014-03-14 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR101976133B1 (ko) * 2012-11-20 2019-05-08 삼성디스플레이 주식회사 표시 장치
CN103022149B (zh) * 2012-12-14 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及制造方法和显示器件
US8981359B2 (en) * 2012-12-21 2015-03-17 Lg Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
KR102022886B1 (ko) * 2012-12-28 2019-09-19 엘지디스플레이 주식회사 유기발광장치
TWI484559B (zh) * 2013-01-07 2015-05-11 Univ Nat Chiao Tung 一種半導體元件製程
CN103915508B (zh) * 2013-01-17 2017-05-17 上海天马微电子有限公司 一种底栅结构的氧化物薄膜晶体管及其制作方法
KR102148850B1 (ko) * 2013-01-21 2020-08-28 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
KR102107535B1 (ko) * 2013-04-18 2020-05-29 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터와 유기 발광 표시 장치
CN105190902B (zh) * 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102148957B1 (ko) 2013-09-02 2020-08-31 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
US10566192B2 (en) 2014-05-07 2020-02-18 Cambridge Electronics, Inc. Transistor structure having buried island regions
KR20150131522A (ko) * 2014-05-15 2015-11-25 엘지디스플레이 주식회사 유기 발광 표시 소자 디스플레이 패널
KR20150137214A (ko) * 2014-05-28 2015-12-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
US20170288062A1 (en) * 2014-09-02 2017-10-05 Sharp Kabushiki Kaisha Semiconductor device and method of producing semiconductor device
JP2016127190A (ja) * 2015-01-06 2016-07-11 株式会社ジャパンディスプレイ 表示装置
US10509008B2 (en) 2015-04-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Biological device and biosensing method thereof
JP6539123B2 (ja) * 2015-06-18 2019-07-03 キヤノン株式会社 固体撮像装置及びその製造方法ならびにカメラ
JP6611521B2 (ja) * 2015-08-25 2019-11-27 三菱電機株式会社 薄膜トランジスタ及びアレイ基板
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
KR102643111B1 (ko) * 2016-07-05 2024-03-04 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US10062626B2 (en) 2016-07-26 2018-08-28 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107706242B (zh) * 2016-08-09 2021-03-12 元太科技工业股份有限公司 晶体管及其制造方法
US10957801B2 (en) * 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20180093798A (ko) * 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
CN107507868A (zh) * 2017-08-30 2017-12-22 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
WO2019041248A1 (en) * 2017-08-31 2019-03-07 Boe Technology Group Co., Ltd. THIN FILM TRANSISTOR, NETWORK SUBSTRATE, DISPLAY APPARATUS, AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR
JP7029907B2 (ja) * 2017-09-07 2022-03-04 株式会社ジャパンディスプレイ 表示装置
CN109698204B (zh) * 2017-10-24 2021-09-07 元太科技工业股份有限公司 驱动基板及显示装置
TWI659254B (zh) 2017-10-24 2019-05-11 元太科技工業股份有限公司 驅動基板及顯示裝置
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US10461199B2 (en) * 2017-12-28 2019-10-29 Shenzhen China Star Optoelectronics Semicondutor Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof
WO2019152362A1 (en) 2018-01-30 2019-08-08 Lam Research Corporation Tin oxide mandrels in patterning
US11217532B2 (en) 2018-03-14 2022-01-04 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US11195975B2 (en) * 2018-06-12 2021-12-07 Ostendo Technologies, Inc. Device and method for III-V light emitting micropixel array device having hydrogen diffusion barrier layer
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
KR20200034083A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
WO2020074999A1 (ja) 2018-10-12 2020-04-16 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN114270479B (zh) 2019-06-27 2022-10-11 朗姆研究公司 交替蚀刻与钝化工艺
KR20210028318A (ko) * 2019-09-03 2021-03-12 삼성디스플레이 주식회사 표시 장치 및 제조 방법
JP7390841B2 (ja) * 2019-09-30 2023-12-04 エイブリック株式会社 半導体装置及びその製造方法
CN110993610A (zh) * 2019-11-26 2020-04-10 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
KR20210086342A (ko) 2019-12-31 2021-07-08 엘지디스플레이 주식회사 산화물 반도체 패턴을 포함하는 디스플레이 장치
CN113376196B (zh) * 2020-03-10 2022-03-22 长鑫存储技术有限公司 检测x射线光电子能谱仪稳定性的方法
US11923459B2 (en) * 2020-06-23 2024-03-05 Taiwan Semiconductor Manufacturing Company Limited Transistor including hydrogen diffusion barrier film and methods of forming same
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板
EP4170718A3 (en) 2021-09-03 2023-08-23 LG Display Co., Ltd. Display panel and electronic device including same
WO2023245658A1 (en) * 2022-06-24 2023-12-28 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2007516347A (ja) * 2003-05-16 2007-06-21 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 原子層蒸着によって製造されたプラスチック基板用のバリアフィルム
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
EP0445535B1 (en) * 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2837330B2 (ja) 1992-12-28 1998-12-16 株式会社桜井グラフィックシステムズ 印刷機のインキ洗浄装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5917199A (en) * 1998-05-15 1999-06-29 Ois Optical Imaging Systems, Inc. Solid state imager including TFTS with variably doped contact layer system for reducing TFT leakage current and increasing mobility and method of making same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
FR2794672B1 (fr) * 1999-06-10 2001-09-07 Asb Aerospatiale Batteries Procede de preparation de poudres metalliques, poudres metalliques ainsi preparees et compacts incluant ces poudres
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002016249A (ja) * 2000-06-30 2002-01-18 Toshiba Corp 半導体装置及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100470155B1 (ko) * 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4316358B2 (ja) * 2003-11-27 2009-08-19 株式会社東芝 半導体記憶装置及びその製造方法
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7572718B2 (en) * 2004-04-19 2009-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7194173B2 (en) * 2004-07-16 2007-03-20 The Trustees Of Princeton University Organic devices having a fiber structure
KR100615237B1 (ko) 2004-08-07 2006-08-25 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
US7247529B2 (en) 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
KR100889796B1 (ko) * 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US20060108336A1 (en) * 2004-11-23 2006-05-25 Northrop Grumman Corporation Fabrication process for large-scale panel devices
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4099181B2 (ja) * 2005-07-11 2008-06-11 Ｔｄｋ株式会社 イオンビームエッチング方法及びイオンビームエッチング装置
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
KR100786498B1 (ko) * 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
CN101278403B (zh) 2005-10-14 2010-12-01 株式会社半导体能源研究所 半导体器件及其制造方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) * 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101092483B1 (ko) * 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101392208B1 (ko) * 2008-01-22 2014-05-08 삼성디스플레이 주식회사 표시기판, 이의 제조방법 및 이를 갖는 표시장치
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516347A (ja) * 2003-05-16 2007-06-21 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 原子層蒸着によって製造されたプラスチック基板用のバリアフィルム
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Cited By (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011191764A (ja) * 2010-03-16 2011-09-29 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
JP2018164117A (ja) * 2010-07-26 2018-10-18 株式会社半導体エネルギー研究所 半導体装置
JP7201771B2 (ja) 2010-07-26 2023-01-10 株式会社半導体エネルギー研究所 半導体装置
JP2022009717A (ja) * 2010-07-26 2022-01-14 株式会社半導体エネルギー研究所 半導体装置
US11177792B2 (en) 2010-08-06 2021-11-16 Semiconductor Energy Laboratory Co., Ltd. Power supply semiconductor integrated memory control circuit
JP2015144286A (ja) * 2010-08-06 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
US11677384B2 (en) 2010-08-06 2023-06-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit with semiconductor layer having indium, zinc, and oxygen
JP2016012743A (ja) * 2010-08-16 2016-01-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9793383B2 (en) 2010-08-16 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2017157844A (ja) * 2010-08-16 2017-09-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012146946A (ja) * 2010-09-03 2012-08-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US10269563B2 (en) 2010-09-03 2019-04-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2015187312A (ja) * 2010-09-03 2015-10-29 株式会社半導体エネルギー研究所 スパッタリングターゲット
US9410239B2 (en) 2010-09-03 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing semiconductor device
US9355844B2 (en) 2010-09-03 2016-05-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012072493A (ja) * 2010-09-03 2012-04-12 Semiconductor Energy Lab Co Ltd スパッタリングターゲットおよび半導体装置の作製方法
JP2012054512A (ja) * 2010-09-03 2012-03-15 Semiconductor Energy Lab Co Ltd 記憶装置
US10586869B2 (en) 2010-09-13 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2018061047A (ja) * 2010-09-13 2018-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20120089795A (ko) * 2010-12-17 2012-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타깃, 스퍼터링 타깃의 제작 방법, 및 반도체 장치의 제작 방법
JP2012140706A (ja) * 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd スパッタリングターゲット、スパッタリングターゲットの作製方法および半導体装置の作製方法
US9865696B2 (en) 2010-12-17 2018-01-09 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, and method for manufacturing semiconductor device
JP2012160714A (ja) * 2011-01-12 2012-08-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20120090014A (ko) * 2011-01-12 2012-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9818850B2 (en) 2011-01-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US10593786B2 (en) 2011-01-12 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
JP2016103659A (ja) * 2011-01-12 2016-06-02 株式会社半導体エネルギー研究所 半導体装置
US9299814B2 (en) 2011-01-12 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
KR101953911B1 (ko) 2011-01-12 2019-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2012160716A (ja) * 2011-01-12 2012-08-23 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9209092B2 (en) 2011-01-26 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a wide-gap semiconductor layer on inner wall of trench
US8779432B2 (en) 2011-01-26 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012102183A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048130B2 (en) 2011-01-26 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9761588B2 (en) 2011-01-26 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a wide-gap semiconductor layer in an insulating trench
WO2012102182A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809870B2 (en) 2011-01-26 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256838A (ja) * 2011-02-02 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
US9799773B2 (en) 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP2017208570A (ja) * 2011-02-23 2017-11-24 株式会社半導体エネルギー研究所 半導体装置
JP2016197761A (ja) * 2011-02-23 2016-11-24 株式会社半導体エネルギー研究所 半導体装置
JP2012209543A (ja) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
US9450104B2 (en) 2011-03-11 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101900525B1 (ko) * 2011-03-18 2018-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
US9379223B2 (en) 2011-03-18 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
US10109743B2 (en) 2011-03-18 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
KR20140025384A (ko) * 2011-03-18 2014-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
JP2012212874A (ja) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、半導体装置および半導体装置の作製方法
JP2016149562A (ja) * 2011-03-25 2016-08-18 株式会社半導体エネルギー研究所 積層構造体、及びその作製方法
US9299708B2 (en) 2011-04-15 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2012231132A (ja) * 2011-04-15 2012-11-22 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012253327A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体装置、記憶装置および半導体装置の作製方法
JP2021036586A (ja) * 2011-05-25 2021-03-04 株式会社半導体エネルギー研究所 半導体装置
US11489077B2 (en) 2011-05-25 2022-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US11967648B2 (en) 2011-05-25 2024-04-23 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP2017126769A (ja) * 2011-07-08 2017-07-20 株式会社半導体エネルギー研究所 半導体装置
US8822989B2 (en) 2011-09-22 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013080915A (ja) * 2011-09-22 2013-05-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2017228809A (ja) * 2011-09-22 2017-12-28 株式会社半導体エネルギー研究所 半導体装置
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9159840B2 (en) 2011-09-22 2015-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2020074471A (ja) * 2011-09-22 2020-05-14 株式会社半導体エネルギー研究所 半導体装置
JP2019080071A (ja) * 2011-09-22 2019-05-23 株式会社半導体エネルギー研究所 半導体装置
JP7285352B2 (ja) 2011-09-22 2023-06-01 株式会社半導体エネルギー研究所 半導体装置
US9905516B2 (en) 2011-09-26 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法
US10153375B2 (en) 2011-10-13 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102087246B1 (ko) * 2011-10-13 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20130040135A (ko) * 2011-10-13 2013-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2017123495A (ja) * 2011-10-13 2017-07-13 株式会社半導体エネルギー研究所 半導体装置
JP2022050650A (ja) * 2011-10-13 2022-03-30 株式会社半導体エネルギー研究所 半導体装置
JP2018117157A (ja) * 2011-10-13 2018-07-26 株式会社半導体エネルギー研究所 半導体装置
JP2019110330A (ja) * 2011-10-13 2019-07-04 株式会社半導体エネルギー研究所 半導体装置
JP2016197757A (ja) * 2011-10-13 2016-11-24 株式会社半導体エネルギー研究所 半導体装置
JP7368513B2 (ja) 2011-10-13 2023-10-24 株式会社半導体エネルギー研究所 半導体装置
US9281405B2 (en) 2011-12-23 2016-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013094547A1 (en) * 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8790961B2 (en) 2011-12-23 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2021106290A (ja) * 2012-02-09 2021-07-26 株式会社半導体エネルギー研究所 発光装置
US11437500B2 (en) 2012-09-14 2022-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
US10923580B2 (en) 2012-09-14 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP2019071486A (ja) * 2012-09-14 2019-05-09 株式会社半導体エネルギー研究所 半導体装置
US11935944B2 (en) 2012-09-14 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP2014099595A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
US10290720B2 (en) 2012-12-28 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014143410A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9178074B2 (en) 2013-03-27 2015-11-03 Joled Inc. Semiconductor device, display unit, and electronic apparatus
JP2016111324A (ja) * 2014-09-02 2016-06-20 株式会社神戸製鋼所 薄膜トランジスタ
WO2016035503A1 (ja) * 2014-09-02 2016-03-10 株式会社神戸製鋼所 薄膜トランジスタ
WO2016056206A1 (ja) * 2014-10-10 2016-04-14 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
US9640544B2 (en) 2015-04-24 2017-05-02 Sandisk Technologies Llc Integrated circuit with hydrogen absorption structure
JP7380720B2 (ja) 2016-08-03 2023-11-15 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
WO2018025647A1 (ja) * 2016-08-03 2018-02-08 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
JPWO2018025647A1 (ja) * 2016-08-03 2019-06-20 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
KR102461413B1 (ko) * 2016-08-03 2022-10-31 가부시키가이샤 니콘 반도체 장치, pH 센서, 바이오 센서, 및 반도체 장치의 제조 방법
KR20190034153A (ko) * 2016-08-03 2019-04-01 가부시키가이샤 니콘 반도체 장치, pH 센서, 바이오 센서, 및 반도체 장치의 제조 방법
JP2022058606A (ja) * 2016-08-03 2022-04-12 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
US10749035B2 (en) 2016-08-03 2020-08-18 Nikon Corporation Semiconductor device, pH sensor, biosensor, and manufacturing method for semiconductor device
WO2019111635A1 (ja) * 2017-12-05 2019-06-13 株式会社ジャパンディスプレイ 半導体素子、半導体装置、およびこれらの作製方法
JP2019197907A (ja) * 2019-07-04 2019-11-14 株式会社半導体エネルギー研究所 半導体装置
JP7292466B2 (ja) 2020-08-20 2023-06-16 株式会社半導体エネルギー研究所 半導体装置
JP2022095838A (ja) * 2020-08-20 2022-06-28 株式会社半導体エネルギー研究所 半導体装置
JP7057400B2 (ja) 2020-08-20 2022-04-19 株式会社半導体エネルギー研究所 半導体装置
JP2020194974A (ja) * 2020-08-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
JP7474369B2 (ja) 2023-06-06 2024-04-24 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP5371715B2 (ja) 2013-12-18
TWI626693B (zh) 2018-06-11
JP2015043444A (ja) 2015-03-05
US20150037912A1 (en) 2015-02-05
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CN103456794A (zh) 2013-12-18
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US20120223307A1 (en) 2012-09-06
US10439050B2 (en) 2019-10-08
CN102257621B (zh) 2013-08-21
WO2010071034A1 (en) 2010-06-24
TW201041049A (en) 2010-11-16
US8183099B2 (en) 2012-05-22
JP2014033213A (ja) 2014-02-20
TW201528387A (zh) 2015-07-16
TWI490948B (zh) 2015-07-01
KR20160088448A (ko) 2016-07-25
CN103456794B (zh) 2016-08-10
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US20170194465A1 (en) 2017-07-06

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