KR20120090014A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 산화물 반도체층의 측면으로부터의 산소의 탈리를 방지하고, 산화물 반도체층 중의 결함(산소 결손)이 충분히 적고, 소스와 드레인 사이의 누설 전류가 억제된 반도체 장치를 제공한다.
산화물 반도체막에 대하여 제 1 가열 처리를 실시한 후에 상기 산화물 반도체막을 가공하여 산화물 반도체층을 형성하고, 그 직후에 상기 산화물 반도체층의 측벽을 절연성 산화물로 덮고, 제 2 가열 처리를 실시함으로써, 산화물 반도체층의 측면이 진공에 노출되는 것을 방지하고, 산화물 반도체층 중의 결함(산소 결손)을 적게 하여 반도체 장치를 제작한다. 산화물 반도체층의 측벽은 사이드 월 절연층에 의하여 덮여 있다. 또한, 상기 반도체 장치는 TGBC 구조로 한다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치와 그 제작 방법에 관한 것이다. 또한, 본 명세서에 있어서, 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함하는 것을 가리키고, 이러한 반도체 소자로서, 예를 들어 트랜지스터(박막 트랜지스터 등)를 들 수 있다. 또한, 액정 표시 장치 등의 표시 장치도 반도체 장치에 포함된다.
이제 반도체 장치는 사람의 생활에 필수 불가결한 것이다. 종래, 반도체 장치에 적용되는 반도체 재료로서 주류를 이루고 있던 반도체 재료는 실리콘이었다. 그러나, 근년에 들어 반도체 장치에 적용되는 반도체로서, 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서, Zn-O계 금속 산화물 또는 In-Ga-Zn-O계 금속 산화물을 적용한 반도체 장치가 특허문헌 1 및 특허문헌 2에 개시되어 있다.
(특허 문헌 1) 일본국 특개2007-123861호 공보 (특허 문헌 2) 일본국 특개2007-96055호 공보
산화물 반도체를 적용한 반도체 장치를 제작할 때, 산화물 반도체층의 측면을 원하는 형상으로 가공하면, 상기 산화물 반도체층의 측면이 활성 상태로 반응실 내의 진공(감압 분위기 또는 환원성 분위기)에 노출된다. 그래서, 산화물 반도체층의 측면으로부터 반응실로 산소가 추출되어, 결함(산소 결손)이 생기게 된다. 이와 같은 결함(산소 결손)은 도너로서 결함(산소 결손)이 존재하는 영역을 저저항화시켜, 소스와 드레인 사이에 누설 전류를 발생시키는 원인이 된다.
본 발명의 일 형태는 산화물 반도체층의 측면에 산소를 충분히 존재시키면서, 제작할 수 있는 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는 산화물 반도체층 중의 결함(산소 결손)이 충분히 적고, 소스와 드레인 사이의 누설 전류가 억제된 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 산화물 반도체막에 대하여 제 1 가열 처리를 실시한 후에 상기 산화물 반도체막을 가공하여 산화물 반도체층을 형성하고, 그 직후에 상기 산화물 반도체층의 측벽을 절연성 산화물로 덮고, 제 2 가열 처리를 실시함으로써 산화물 반도체층의 측면이 진공에 노출되는 것을 막고, 산화물 반도체층 중의 결함(산소 결손)을 적게 하는 반도체 장치의 제작 방법이다. 상기 산화물 반도체층의 측벽을 덮어 형성된 절연층은, 사이드 월 절연층이다. 상기 사이드 월 절연층의 형성은, 사이드 월 절연막을 전체 면에 형성하고, 상기 사이드 월 절연막을 가공함으로써 형성한다. 그리고, 사이드 월 절연막을 형성한 후, 사이드 월 절연층을 형성하기 전에 가열 처리를 더 행하면 좋다.
또한, 본 발명의 일 형태에 있어서 반도체 장치는, TGBC(Top Gate Bottom Contact) 구조로 한다.
또한, 본 명세서 중에서 ‘막’이란 CVD법(플라즈마 CVD법 등을 포함함) 또는 스퍼터링법 등으로 피형성면의 전체면에 형성된 것을 가리킨다. 한편, "층"이란 "막"이 가공된 것, 또는 피형성면의 전체면에 형성된 상태이며 가공할 필요가 없는 것을 가리킨다. 다만, "막"과 "층"을 특별히 구별하지 않고 사용하는 경우가 있다.
본 발명의 일 형태에 따르면, 산화물 반도체층의 측면에 산소를 충분히 존재시키면서 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 따르면, 반도체 장치의 산화물 반도체층 중의 결함(산소 결손)을 충분히 적게 하고, 소스와 드레인 사이의 누설 전류를 적게 할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 내지 도 3c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 5a 내지 도 5c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 6의 (a) 내지 (c)는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 7a 및 도 7b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 8은 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 9a 및 도 9b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 10a 및 도 10b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 11a 내지 도 11c는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 12a 및 도 12b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 및 도 13f는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 14a, 도 14b, 도 14c, 및 도 14d는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 15a, 도 15b, 도 15c, 및 도 15d는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 16a 및 도 16b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 17a 내지 도 17c는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 18a 내지 도 18c는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 19a 및 도 19b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 20a 내지 도 20f는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 21은 계산 결과를 설명하는 도면.
도 22a 내지 도 22c는 계산 결과를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 또한, 상면도에 있어서, 절연막 및 절연층은 도시하지 않는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 제작 방법에 대하여 설명한다. 구체적으로는, 트랜지스터의 제작 방법에 대하여 설명한다.
본 실시형태의 트랜지스터의 제작 방법으로는, 기판(100) 위에 하지 절연층(101) 및 제 1 도전막(102)을 형성하고, 제 1 도전막(102) 위에 제 1 에칭 마스크(104)를 형성하고, 제 1 에칭 마스크(104)를 사용하여 제 1 도전막(102)을 가공함으로써 제 1 도전층(106)을 형성하고, 제 1 에칭 마스크(104)를 제거하고, 제 1 도전층(106) 위에 제 1 산화물 반도체막(108)을 형성하고, 기판(100)에 대하여 적어도 제 1 가열 처리를 행하여 제 2 산화물 반도체막(109)으로 하고, 제 2 산화물 반도체막(109) 위에 제 2 에칭 마스크(110)를 형성하고, 제 2 에칭 마스크(110)를 사용하여 제 2 산화물 반도체막(109)을 가공함으로써 제 1 산화물 반도체층(112)을 형성하고, 제 2 에칭 마스크(110)를 제거하고, 적어도 제 1 산화물 반도체층(112)을 덮어 사이드 월 절연막(113)을 형성하고, 기판(100)에 대하여 제 2 가열 처리를 행하고, 사이드 월 절연막(113) 위에 제 3 에칭 마스크(115)를 사용하여 사이드 월 절연막(113)을 가공함으로써 적어도 제 1 산화물 반도체층(112)의 측벽을 덮는 사이드 월 절연막(113SW)을 형성하고, 제 3 에칭 마스크(115)를 제거하고, 적어도 제 1 산화물 반도체층(112) 위에 제 1 절연층(114)을 형성하고, 제 1 절연층(114) 위에 제 2 도전막(116)을 형성하고, 제 2 도전막(116) 위에 제 4 에칭 마스크(118)를 형성하고, 제 4 에칭 마스크(118)를 사용하여 제 2 도전막(116)을 가공함으로써 제 2 도전층(120)을 형성하고, 제 4 에칭 마스크(118)를 제거하고, 제 2 도전층(120)을 마스크로 하여 제 1 산화물 반도체층(112)에 이온 임플랜테이션(ion implantation)을 행하여 소스 영역 및 드레인 영역을 갖는 제 2 산화물 반도체층(124)을 형성하고, 바람직하게는 제 1 절연층(114) 위 및 제 2 도전층(120)을 덮어 제 2 절연층(122)을 형성하는 것을 특징으로 한다. 또한, 제 2 산화물 반도체층(124)이 형성된 상태에서 기판(100)에 대하여 제 3 가열 처리를 행하는 것이 바람직하다.
또한, 이하에서는 바람직한 형태를 설명하기 때문에, 상기 제 1 가열 처리 전에 2번의 가열 처리를 행하고, 상기 제 2 가열 처리와 상기 제 3 가열 처리 사이에 한번의 가열 처리를 행하기 때문에, 상기 제 1 가열 처리는 "제 3 가열 처리"라고 표기되고, 상기 제 2 가열 처리는 "제4 가열 처리"라고 표기되고, 상기 제3 가열 처리는 "제 6 가열 처리"라고 표기된다.
우선, 기판(100) 위에 하지 절연층(101) 및 제 1 도전막(102)을 형성하고, 제 1 도전막(102) 위에 제 1 에칭 마스크(104)를 형성한다(도 1a 참조).
기판(100)은 유리 기판(바람직하게는 무 알칼리 유리 기판), 석영 기판, 세라믹 기판 또는 플라스틱 기판 등을 적절히 사용할 수 있다. 또한, 기판(100)으로서 가요성을 갖는 유리 기판, 또는 가요성을 갖는 플라스틱 기판을 사용할 수 있다. 플라스틱 기판의 재료로서는, 굴절률 이방성이 작은 기판을 사용하는 것이 바람직하다. 예를 들어, 폴리에테르 설폰(PES), 폴리이미드, 폴리에틸렌나프탈레이트(PEN), PVF(폴리비닐플루오라이드), 폴리에스테르, 폴리카보네이트(PC), 아크릴 수지 또는 반경화된 유기 수지 중에 섬유체를 포함하는 프리프레그(prepreg) 등을 사용할 수 있다.
하지 절연층(101)은 적어도 표면에 산소를 포함하고, 상기 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물에 의하여 형성한다. 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물로서는, 화학량론비보다 많은 산소를 포함하는 것을 사용하는 것이 바람직하다. 이것은 가열 처리에 의하여 하지 절연층(101)에 접하는 산화물 반도체막(또는 층)으로 산소를 확산시킬 수 있기 때문이다.
절연성 산화물이 화학량론비보다 많은 산소를 포함하는 경우로서, 예를 들어, 산화 실리콘(SiOx)에 있어서 x>2인 경우를 들 수 있다. 다만, 이것에 한정되지 않고, 하지 절연층(101)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 이트륨 등으로 형성하여도 좋다.
또한, "질화산화 실리콘"이란 그 조성으로서, 산소보다도 질소의 함유량이 많은 것을 가리킨다.
또한, "산화질화 실리콘"이란 그 조성으로서, 질소보다도 산소의 함유량이 많은 것을 가리킨다.
또한, 하지 절연층(101)은, 복수의 층을 적층하여 형성하여도 좋다. 하지 절연층(101)은 예를 들어, 질화 실리콘층 위에 산화 실리콘층이 형성된 적층 구조라도 좋다.
그런데, 화학량론비보다 많은 산소를 포함하는 절연성 산화물에서는, 상기 산소의 일부가 가열 처리에 의하여 탈리되기 쉽다. 산소의 일부가 가열 처리에 의하여 탈리되기 쉬운 경우의 TDS 분석에 의한 산소의 탈리량(산소 원자에 환산한 값)은 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1020atoms/cm3 이상, 보다 바람직하게는 3.0×1020atoms/cm3 이상이면 좋다.
여기서, 상기 TDS 분석의 측정 방법에 대하여 설명한다. TDS 분석에 있어서의 기체의 탈리량은, TDS 스펙트럼의 적분값에 비례한다. 그래서, 절연성 산화물에 있어서의 TDS 분석과 표준 시료의 기준값에 의하여 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란, 어느 특정 원자를 포함하는 시료(표준 시료)에서의 스펙트럼의 적분값에 대한 원자의 밀도 비율이다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 스펙트럼 및 절연성 산화물의 TDS 스펙트럼에서 절연성 산화물의 산소 분자(O2)의 탈리량(NO2)은 이하의 수학식 1로 구할 수 있다.
Figure pat00001
NH2는 표준 시료로부터 탈리된 수소 분자(H2)를 밀도로 환산한 값이다. SH2는 표준 시료의 수소 분자(H2)의 TDS 스펙트럼의 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는 절연성 산화물의 산소 분자(O2)의 TDS 스펙트럼의 적분값이다. α는 TDS 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세에 관해서는, 일본국 특개평06-275697호 공보를 참조하기 바란다.
또한, TDS 분석에 의한 상기 산소의 탈리량(산소 원자로 환산한 값)은 전자과학 주식 회사(ESCO, Ltd.) 제작의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하여 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한 경우의 값을 나타낸다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 계수 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 산출할 수 있다.
또한, NO2는 산소 분자(O2)의 탈리량이다. 그래서, 산소 원자로 환산한 산소의 탈리량은 산소 분자(O2)의 탈리량의 2배가 된다.
하지 절연층(101)은 스퍼터링법 또는 CVD법 등으로 형성하면 좋다. CVD법을 사용하는 경우에는, 하지 절연층(101)을 형성한 후에 가열 처리를 행하여 하지 절연층(101)에 포함되는 수소 등을 탈리시켜 제거하는 것이 바람직하다. 또한, 하지 절연층(101)이 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물에 의하여 형성되는 경우에는, 스퍼터링법에 의하여 형성하기 쉬우므로 바람직하다. 하지 절연층(101)으로서, 산화 실리콘막을 형성하는 경우에는, 타깃으로서 석영(바람직하게는 합성 석영) 타깃, 스퍼터링 가스로서 아르곤 가스를 사용하여도 좋고, 타깃으로서 실리콘 타깃, 스퍼터링 가스로서 산소를 포함하는 가스를 사용하여도 좋다. 또한, 산소를 포함하는 가스로서는, 아르곤 가스와 산소 가스의 혼합 가스라도 좋고, 산소 가스만을 사용하여도 좋다.
하지 절연층(101)이 산소를 포함하고, 상기 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물에 의하여 형성되는 경우, 하지 절연층(101)의 두께는 50nm 이상, 바람직하게는 200nm 이상 500nm 이하로 하면 좋다. 특히, 상기 범위 내에서 두껍게 하면, 가열 처리에 의하여 하지 절연층(101)에 접하는 산화물 반도체막(또는 층)으로 많은 산소를 확산시킬 수 있어, 하지 절연층(101)과 산화물 반도체막(또는 층)의 계면에 있어서의 결함(산소 결손)을 저감할 수 있어 바람직하다.
제 1 도전막(102)은 도전성 재료에 의하여 단층으로 형성하거나, 또는 적층하여 형성하면 좋다. 여기서, 도전성 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 망간, 마그네슘, 베릴륨, 또는 지르코늄 등의 금속, 또는 상기 금속의 일종 또는 복수 종류를 성분으로서 포함하는 합금을 들 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층막, 알루미늄막 위에 티타늄막이 형성된 2층의 적층막, 질화 티타늄막 위에 티타늄막이 형성된 2층의 적층막, 질화 티타늄막 위에 텅스텐막이 형성된 2층의 적층막, 질화 탄탈막 위에 텅스텐막이 형성된 2층의 적층막, 또는 알루미늄막을 티타늄막으로 협지한 3층의 적층막 등을 들 수 있다.
또한, 제 1 도전막(102)을 구리로 형성하면, 제 1 도전막(102)을 가공하여 형성되는 배선을 저저항으로 할 수 있어 바람직하다. 여기서, 제 1 도전막(102)이 적층 구조인 경우에는, 제 1 도전막(102) 중 적어도 1층이 구리로 형성되면 좋다.
또는, 제 1 도전막(102)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료에 의하여 형성하여도 좋다.
또는, 제 1 도전막(102)은 상기 투광성을 갖는 도전성 재료막과, 상기 금속막을 적층하여 형성하여도 좋다.
또한, 제 1 도전막(102)의 형성 방법 및 두께는 특별히 한정되지 않고, 제작할 트랜지스터의 사이즈에 따라 결정하면 좋다. 제 1 도전막(102)의 형성 방법으로서는, 예를 들어, 스퍼터링법 또는 CVD법 등을 들 수 있다. 제 1 도전막(102)의 두께는, 예를 들어 100nm이상 300nm 이하로 하면 좋다.
제 1 에칭 마스크(104)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고, 제 1 도전막(102)을 가공할 때 마스크로서 기능하는 것이라면 좋다.
다음에, 제 1 에칭 마스크(104)를 사용하여 제 1 도전막(102)을 가공함으로써 제 1 도전층(106)을 형성한다(도 1b 참조).
또한, 여기서 가공은 드라이 에칭으로 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않고, 웨트 에칭을 사용하여도 좋고, 제 1 도전막(102)을 가공할 수 있는 다른 수단을 사용하여도 좋다.
제 1 도전층(106)은 적어도 소스 전극 및 드레인 전극을 구성한다.
다음에, 제 1 에칭 마스크(104)를 제거하여, 제 1 도전층(106) 위에 제 1 산화물 반도체막(108)을 형성한다(도 1c 참조).
또한, 제 1 에칭 마스크(104)가 레지스트 재료로 형성된 경우에는, 제 1 에칭 마스크(104)를 애싱만으로 제거하여도 좋다.
제 1 산화물 반도체막(108)은 금속 산화물을 사용하여 형성하면 좋고, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물이나, 또는 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물이나, 또는 In-Ga-O계 금속 산화물 등을 사용하여 형성하면 좋다. 또는 In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물 등을 사용하여도 좋다. 또한, n원계 금속 산화물은 n종류의 금속 산화물로 구성된다. 여기서, 예를 들어, In-Ga-Zn-O계 금속 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 뜻이며, 그 조성비는 특별히 상관없다. 또한, In, Ga, Zn 이외의 원소를 함유하여도 좋다.
또한, 상기 금속 산화물에서는, 이들 화학 양론비에 대하여 산소(O)를 과잉으로 포함시키는 것이 바람직하다. 산소(O)를 과잉으로 포함시키면, 형성되는 제 1 산화물 반도체막(108)의 결함(산소 결손)에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 제 1 산화물 반도체막(108)을 In-Zn-O계 금속 산화물에 의하여 형성하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더욱 바람직하게는 In/Zn=1 내지 10로 한다. Zn에 대한 In의 원자수비를 바람직한 상기 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소(O)를 과잉으로 함유시키기 위해서는, 화합물의 원자수비 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하는 것이 바람직하다.
또한, 제 1 산화물 반도체막(108)에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 제 1 산화물 반도체막(108)에는, 수소가 포함된다. 이 수소는, 수소 원자 외, 수소 분자, 물, 수산기, 또는 수소화물로서 포함되는 경우도 있다. 제 1 산화물 반도체막(108)에 포함되는 수소는, 가능한 한 적은 것이 바람직하다.
또한, 제 1 산화물 반도체막(108)의 알칼리 금속 및 알칼리 토금속의 농도는 작게 하는 것이 바람직하고, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 일부가 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류를 상승시키는 원인이 되기 때문이다.
상기 알칼리 금속의 일종으로서, 예를 들어, 나트륨은 산화물 반도체층에 접하여 절연성 산화물이 형성되는 경우에는, 상기 절연성 산화물내로 확산되어 Na+로 되는 경우가 많다. 또한, 나트륨은 산화물 반도체층 중에 있어서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하고, 또한 이들 결합 중으로 들어가는 경우도 있다. 결과적으로, 트랜지스터의 임계 값 전압을 마이너스 방향으로 시프트시켜, 전계효과 이동도를 저하시키는 원인이 되어 트랜지스터 특성을 열화시킬 뿐만이 아니라, 기판면 내에서의 개개의 트랜지스터 특성을 불균일하게 한다.
이와 같이 나트륨이 원인이 되는 트랜지스터 특성의 열화 및 불균일화는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 특히 현저하다. 따라서, (완성된) 트랜지스터가 갖는 산화물 반도체층 중의 수소 농도가 1×1018atoms/cm3 이하, 특히 1×1017atoms/cm3 이하인 경우에는, 알칼리 금속 및 알칼리 토금속의 농도를 적게 하는 것이 특히 바람직하다. SIMS법에 의한 Na 농도의 측정값은, 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이하로 하면 좋다. 마찬가지로 SIMS법에 의한 Li 농도의 측정값은, 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 하면 좋다. 마찬가지로, SIMS법에 의한 K 농도의 측정값은 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 하면 좋다.
또한, 제 1 산화물 반도체막(108)의 형성 방법 및 두께는, 특별히 한정되지 않고, 제작하는 트랜지스터의 사이즈 등에 따라 결정하면 좋다. 제 1 산화물 반도체막(108)의 형성 방법으로서는, 예를 들어 스퍼터링법, 도포법, 인쇄법, 또는 펄스 레이저 증착법 등을 들 수 있다. 제 1 산화물 반도체막(108)의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다.
여기서는, 바람직한 일례로서 In-Ga-Zn-O계 금속 산화물 타깃을 사용한 스퍼터링법으로 제 1 산화물 반도체막(108)을 형성한다. 여기서, 스퍼터링 가스로서는 희 가스(예를 들어, 아르곤), 산소 가스 또는 희 가스와 산소 가스의 혼합 가스를 사용하면 좋다.
또한, 제 1 산화물 반도체막(108)을 형성할 때 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다. 또한, 기판(100)을 고온으로 유지한 상태로 제 1 산화물 반도체막(108)을 형성하면, 제 1 산화물 반도체막(108)에 포함되는 불순물 농도를 저감할 수 있다. 여기서 기판(100)의 온도는, 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다.
또한, 제 1 산화물 반도체막(108)은 비정질 구조라도 좋고, 결정 구조를 가져도 좋다. 제 1 산화물 반도체막(108)이 결정 구조를 갖는 경우에는, c축 방향으로 배향된 결정성의 (C Axis Aligned Crystalline; CAAC) 산화물 반도체막으로 하는 것이 바람직하다. 제 1 산화물 반도체막(108)을 CAAC 산화물 반도체막으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, CAAC 산화물 반도체막이란, c축 배향되고, 또 ab면 표면 또는 계면의 방향에서 보면 삼각형 또는 육각형의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면(또는, 표면 또는 계면)에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정을 포함하는 산화물 반도체막을 가리킨다.
또한, 광의적으로는, CAAC 산화물 반도체막이란, 비단결정이며, 그 ab면에 수직의 방향에서 보면, 삼각형 또는 육각형, 또는 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축에 수직의 방향에서 보면, 금속 원자가 층 형상으로 배열된 상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함하는 재료를 가리킨다.
또한, CAAC 산화물 반도체막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC 산화물 반도체막은 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
또한, CAAC 산화물 반도체막을 구성하는 산소의 일부, 또는 전체가 질소로 또한, 치환되어 있어도 좋다. CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC 산화물 반도체막이 형성되는 기판면, CAAC 산화물 반도체막의 표면이나 막면, 계면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, 기판면, 막의 표면 또는 계면 등에 수직의 방향)이라도 좋다.
또한, CAAC 산화물 반도체막은 그 조성 등에 따라, 도체라도 좋고, 반도체라도 좋고, 절연체라도 좋다. 또한, CAAC 산화물 반도체막은 그 조성 등에 따라, 가시광에 대하여 투명하여도 좋고, 불투명하여도 좋다.
여기서, CAAC 산화물 반도체막의 형성 방법에 대하여 설명한다.
우선, 산화물 반도체막을 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법으로 형성한다. 또한, 기판(100)을 고온으로 유지하면서 산화물 반도체막을 형성함으로써, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 때, 기판(100)의 온도는, 예를 들어 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는, 200℃ 이상 350℃ 이하로 한다.
다음에, 산화물 반도체막에 대하여 가열 처리(이 가열 처리를 제 1 가열 처리라고 표기함)를 행하여도 좋다. 제 1 가열 처리에 의하여 비정질 부분보다 결정 부분이 차지한 비율을 크게 할 수 있다. 제 1 가열 처리 때의 기판(100)의 온도는, 예를 들어 200℃ 이상 기판(100)의 변형점 미만으로 하면 좋고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 좋고, 제 1 가열 처리의 시간은 3분 이상으로 하면 좋다. 제 1 가열 처리의 시간을 길게 하면, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있지만, 생산성의 저하를 초래하게 된다. 그래서, 제 1 가열 처리의 시간을 24시간 이하로 하는 것이 바람직하다. 또한, 제 1 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것이 아니다. 또한, 제 1 가열 처리는 감압하에서 행하여도 좋다.
본 실시형태에 있어서, 산화성 분위기는, 산화성 가스를 포함하는 분위기다. 예를 들어, 산소, 오존 또는 아연화 질소 등을 예시할 수 있다. 상기 산화성 분위기에는 산화물 반도체막에 포함되지 않는 것이 바람직한 성분(물 및 수소 등)이 가능한 한 제거된 것이 바람직하다. 예를 들어, 산소, 오존, 아산화 질소의 순도를, 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다.
또한, 상기 산화성 분위기에는, 희 가스 등의 불활성 가스가 포함되어도 좋다. 다만, 상기 산화성 분위기에는, 산화성 가스가 10ppm 이상 포함된 것으로 한다.
또한, 본 실시형태에 있어서, 불활성 분위기에는, 불활성 가스(질소 또는 희 가스 등)가 포함되고, 산화성 가스 등의 반응성 가스가 10ppm 미만 포함된 것으로 한다.
또한, 제 1 가열 처리는, RTA(Rapid Thermal Anneal) 장치를 사용하여 행하면 좋다. RTA 장치를 사용함으로써, 단시간에 한정하지만 기판(100)의 변형점 이상의 온도로 가열 처리를 행할 수 있다. 그래서, 단시간으로 비정질 부분보다 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수 있고, 생산성의 저하를 억제할 수 있어 바람직하다.
다만, 제 1 가열 처리에 사용하는 장치는 RTA 장치에 한정되지 않고, 예를 들어 저항 발열체 등으로부터의 열 전도 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 기구를 구비한 장치를 사용하면 좋다. 제 1 가열 처리에 사용하는 가열 처리 장치로서, 예를 들어 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 들 수 있다. 또한, LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온 가스를 열 매체로서 사용하여 피처리물을 가열하는 장치이다. 여기서, 고온의 가스는 피처리물의 가열 온도보다 높게 하는 것이 바람직하다.
또한, 본 실시형태에 있어서의 다른 가열 처리에 있어서도, 상기 가열 처리 장치를 사용할 수 있다.
또한, 여기서 산화물 반도체막의 재료로서는, 예시한 상기 금속 산화물을 사용하면 좋다.
또한, 질소의 농도가 1×1017atoms/cm3 이상 5×1019atoms/cm3 이하인 In-Ga-Zn-O계 금속 산화물을 사용하면, c축 배향한 육방정 결정 구조를 포함하는 금속 산화물막이 형성되고, 하나 또는 복수의 Ga 및 Zn를 갖는 층이 2층의 In-O의 결정면(인듐과 산소를 포함하는 결정면) 사이에 배치된다.
여기서, 제 1 가열 처리를 실시한 후에, 2번째 층으로서 산화물 반도체막을 더 형성하여도 좋다. 2번째 층의 산화물 반도체막은, 첫 번째 층의 산화물 반도체막과 동일 방법으로 형성할 수 있다.
2번째 층의 산화물 반도체막은 기판(100)을 고온(제 1 가열 처리와 같은 정도의 온도)으로 유지하면서 형성하여도 좋다. 기판(100)을 고온(제 1 가열 처리와 같은 정도의 온도)으로 유지하면서 2번째 층의 산화물 반도체막을 형성함으로써, 첫 번째 층의 산화물 반도체막을 종 결정으로 하여 결정 성장시켜, 2번째 층의 산화물 반도체막을 형성할 수 있다. 이 때, 첫 번째 층의 산화물 반도체막과 2번째 층의 산화물 반도체막이 동일 원소로 구성된 경우에는, 상기 결정 성장은 호모 성장(homo-growth)이고, 첫 번째 층의 산화물 반도체막과 2번째 층의 산화물 반도체막의 어느 쪽에 상이한 원소가 포함된 경우에는, 상기 결정 성장은 헤테로 성장(hetero-growth)이다.
또한, 2번째 층의 산화물 반도체막을 형성한 후에 제 2 가열 처리를 더 행하여도 좋다. 제 2 가열 처리는, 첫 번째 층의 산화물 반도체막을 형성한 후에 행한 제 1 가열 처리와 마찬가지로 행하면 좋다. 제 2 가열 처리에 의하여 잔존한 비정질 부분도 결정 성장시킬 수 있고, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 상기 결정 성장은, 호모 성장이라도 좋고, 헤테로 성장이라도 좋다.
상술한 바와 같이, CAAC 산화물 반도체막을 형성할 수 있다.
CAAC 산화물 반도체막은 비정질 구조의 산화물 반도체막과 비교하여, 금속과 산소의 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조인 경우에는, 인접된 금속에 의하여 금속 원자에 배치한 산소 원자의 개수가 상이하지만, CAAC 산화물 반도체막에서는, 금속 원자에 배치한 산소 원자의 개수는 거의 일정하게 된다. 그래서, 미시적인 레벨에서도 결함(산소 결손)이 거의 보이지 않고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자 등에 의한 전하의 이동이나 전기 전도성의 불안정성을 억제할 수 있다.
따라서, CAAC 산화물 반도체를 사용하여 트랜지스터를 제작하면, 트랜지스타에 광 조사 또는 바이어스-열 스트레스(BT)를 행한 후에 생기는 트랜지스터의 임계값 전압의 변화를 억제할 수 있고, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
다음에, 기판(100)에 대하여 제 3 가열 처리를 실시하여 제 2 산화물 반도체막(109)을 형성한다.
또한, 여기서 행하는 제 3 가열 처리에 의하여, 제 1 산화물 반도체막(108)에 포함되는 수소를 탈리시켜, 절연성 산화물인 하지 절연층(101)을 공급원으로서 제 1 산화물 반도체막(108)에 산소를 공급한다. 제 3 가열 처리의 온도는, 150℃ 이상 기판(100)의 변형점(기판(100)이 유리 기판 이외의 기판인 경우에는, 기판(100)을 변질시키는 온도) 미만으로 하고, 바람직하게는 250℃ 이상 450℃ 이하로 하고, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 또한, 제 1 산화물 반도체막(108)을 CAAC 산화물 반도체막으로 하는 경우에는, 기판(100)의 온도는 제 1 산화물 반도체막(108)을 형성할 때보다 높은 온도로 하는 것이 바람직하다.
또한, 여기서 제 1 산화물 반도체막(108)에 공급된 산소는, 적어도 절연성 산화막인 하지 절연층(101)과 제 1 산화물 반도체막(108)의 계면 근방으로 확산된다.
또한, 제 3 가열 처리는 불활성 가스 분위기 중에서 실시하는 것이 바람직하다.
또한, 제 3 가열 처리에 의하여 제 1 산화물 반도체막(108)에 포함되는 수소를 탈리시켜, 절연성 산화물인 하지 절연층(101)을 공급원으로서 제 1 산화물 반도체막(108)(막 중 및 계면 근방의 적어도 한쪽)에 산소를 공급할 수 있다. 그래서, 제 1 산화물 반도체막(108)(막 중 및 계면 근방의 적어도 한쪽)의 결합(산소 결손)을 적게 할 수 있다.
이와 같이, 제 1 산화물 반도체막(108)을 가공하기 전에 제 3 가열 처리를 행하기 때문에, 산소가 탈리되어 결함(산소 결손)이 생성되기 쉬운 산화물 반도체층의 측면을 노출시키지 않고, 산화물 반도체층에 포함되는 결함(산소 결손)을 저감할 수 있다.
이것은 예를 들어 드라이 에칭에 있어서 에칭된 산화물 반도체막(산화물 반도체층)의 측면이 염소 라디칼 또는 불소 라디칼 등을 포함한 플라즈마에 노출되면, 에칭된 산화물 반도체막(산화물 반도체층)의 측면에 노출된 금속 원소와 염소 라디칼 또는 불소 라디칼 등이 결합한다. 이 때, 금속 원소와 염소 원소 또는 불소 원소가 결합하여 탈리되므로, 산화물 반도체층 중에 상기 금속 원자와 결합하던 산소 원소가 활성으로 되기 때문이다. 이와 같이, 활성으로 된 산소 원자는 용이하게 반응하여, 탈리되기 쉽다. 그래서, 산화물 반도체층의 측면에는 결함(산소 결손)이 생기기 쉽다.
여기서, 산화물 반도체막 표면과 측면에 있어서 산소가 어느 정도 결손하기 쉬운지에 대하여 이하의 모델을 사용하여 계산함으로써 검증한 결과를 설명한다. 또한, CAAC 산화물 반도체는 일 측면에 복수의 결정면을 갖기 때문에, 계산이 복잡해진다. 그래서, 여기서는 c축으로 배향한 섬유아연석(wurtzite) 구조인 ZnO 단결정을 사용하여 계산을 행하였다. 결정의 모델로서는 도 21에 도시한 바와 같이 c축에 평행한 면과 수직의 면에서 각각 절단하고, (001) 표면, (100) 표면, 및 (110) 표면을 사용하였다.
표면 구조를 제작한 후, 도 22a 내지 도 22c에 도시한 바와 같이 (100) 표면, (110) 표면 및 (001) 표면으로부터 산소가 빠지는 경우의 계산을 행하고, 어느 정도 빠지기 쉬운지를 각 표면에서 비교하였다.
우선, (001) 면이 표면이 되도록 결정 구조를 절단한 모델을 사용하였다. 다만, 계산은 3차원 주기 구조로 행하기 때문에, (001) 표면이 2개 존재하는 진공 영역의 두께가 1nm인 슬래브 모델(Slab model)을 사용하였다. 마찬가지로 측면은 (001) 면과 수직의 면으로 상정되기 때문에, 측면의 일례로서 (100) 면과 (110) 면이 표면으로 나온 슬래브 모델을 사용하였다. 상기 2개의 면을 계산함으로써, (001) 면과 수직의 면에서 어느 정도 산소가 빠지기 쉬운지에 대한 경향을 볼 수 있다. 이 경우에도, 진공 영역의 두께는 1nm이다. 원자수는 (100) 표면 모델, (110) 표면 모델, (001) 표면 모델에서 각각 64원자, 108원자, 108원자로 하였다. 또한, 상기 3 구조의 표면으로부터 산소를 뺀 구조를 사용하였다.
계산에는, 밀도 범함수법의 프로그램인 CASTEP를 사용하였다. 밀도 범함수법의 방법으로서 평면파 기저 유사 퍼텐셜법을 사용하고, 범함수는 GGAPBE를 사용하였다. 우선, 섬유아연석 주조의 4원자 유닛 셀에 있어서, 격자정수를 포함한 구조 최적화를 행하였다. 그 후, 제작한 표면 구조의 산소 결손이 있는 구조와 결손이 없는 구조에 있어서, 격자 정수를 고정한 구조 최적화를 행하였다. 에너지는, 구조 최적화를 행한 후의 것을 사용한다.
컷 오프 에너지(cut-off energy)로서, 유닛 셀의 계산에서는 380eV, 표면 구조의 계산에서는 300eV를 사용하였다. k점의 유닛 셀의 계산에서는 9×9×6, (100) 표면 모델의 계산에서는 3×2×1, (110) 표면 모델의 계산에서는 1×2×2, (001) 표면 모델의 계산에서는 2×2×1의 그리드(grid)를 사용하였다.
상기 표면 구조에 산소 결손이 있는 구조의 에너지와 산소 분자의 에너지의 절반을 가한 값으로부터 산소 결손이 없는 구조의 에너지를 뺀 에너지 차(여기서는 속박(束縛) 에너지라고 표기함)를 계산하였다. 속박 에너지가 작은 표면에서 산소가 빠지기 쉽다고 말할 수 있다.
Figure pat00002
수학식 2에 의하여 얻어진 각 표면의 속박 에너지를 표 1에 나타낸다.
속박 에너지
(100) 표면 모델 2.89
(110) 표면 모델 2.64
(001) 표면 모델 3.38
표 1에 나타낸 결과를 보면, (001) 표면과 비교하여 (100) 표면 및 (110) 표면은 속박 에너지가 작고, 산소가 빠지기 쉽다고 말할 수 있다. 즉, 표면에 수직의 방향에 c축을 갖고, 상기 c축에 배향한 ZnO막은 표면보다 측면 쪽이 산소가 빠지기 쉽다는 것을 알 수 있다. CAAC인 ZnO에 대해서도 다양한 결정면이 혼합되어 있지만, ZnO 단결정과 같은 종류의 결정면을 측면에 갖는다. 그래서, ZnO 단결정에서 어느 정도 산소가 빠지기 쉬운지와 유사한 경향이 있다고 볼 수 있다.
또한, 이와 같이 제 1 산화물 반도체막(108)에 제 3 가열 처리를 실시하면, 제 3 가열 처리를 실시하기 전의 제 1 산화물 반도체막(108)과는 크게 상이하므로, 제 3 가열 처리를 실시한 후의 막을 제 2 산화물 반도체막(109)이라고 표기한다.
다음에, 제 2 산화물 반도체막(109) 위에 제 2 에칭 마스크(110)를 형성한다(도 2a 참조).
제 2 에칭 마스크(110)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고, 제 2 산화물 반도체막(109)을 가공할 때 마스크로서 기능하는 것이면 좋다.
다음에, 제 2 에칭 마스크(110)를 사용하여 제 2 산화물 반도체막(109)을 가공함으로써, 제 1 산화물 반도체층(112)을 형성한다(도 2b 참조).
또한, 여기서 가공은 드라이 에칭으로 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않고, 웨트 에칭을 사용하여도 좋고, 제 2 산화물 반도체막(109)을 가공할 수 있는 다른 수단을 사용하여도 좋다.
다음에, 제 2 에칭 마스크(110)를 제거한다(도 2c 참조).
또한, 제 2 에칭 마스크(110)가 레지스트 재료로 형성된 경우에는, 제 2 에칭 마스크(110)를 애싱만으로 제거하여도 좋다.
그 후, 적어도 제 1 산화물 반도체층(112)을 덮어, 사이드 월 절연막(113)을 형성한다(도 3a 참조).
사이드 월 절연막(113)은 하지 절연층(101)과 같은 방법, 및 같은 재료에 의하여 형성하는 것이 바람직하다.
따라서, 사이드 월 절연막(113)은 적어도 제 1 산화물 반도체층(112)과 접하는 면에 산소를 포함하고, 상기 산소의 일부가 가열 처리에 의하여 탈리하는 절연성 산화물에 의하여 형성한다. 산소의 일부가 가열 처리에 의하여 탈리하는 절연성 산화물로서는 화학량론비보다 많은 산소를 포함하는 것을 사용하는 것이 바람직하다. 이것은 가열 처리에 의하여 하지 절연층(101)에 접하는 산화물 반도체막(또는 층)으로 산소를 확산시킬 수 있기 때문이다.
또한, 여기서 제 4 가열 처리를 행하면 좋다. 제 4 가열 처리에 의하여 절연성 산화막인 사이드 월 절연막(113)을 공급원으로서 제 1 산화물 반도체층(112)에 산소가 공급된다. 제 4 가열 처리의 온도는, 150℃ 이상 450℃ 이하로 하고, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 제 4 가열 처리는, 상기 온도까지 서서히 상승시켜 행하여도 좋고, 상기 온도까지 단계적으로 온도를 상승시켜도 좋다. 제 4 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것이 아니다. 또한, 제 4 가열 처리는 감압하에서 행하여도 좋다.
다음에, 사이드 월 절연막(113) 위에 제 3 에칭 마스크(115)를 형성하고, 제 3 에칭 마스크(115)를 사용하여 사이드 월 절연막(113)을 가공함으로써, 적어도 제 1 산화물 반도체층(112)의 측벽을 덮는 사이드 월 절연층(113SW)을 형성한다(도 3b 참조). 그 후, 제 3 에칭 마스크(115)를 제거한다.
다음에, 적어도 제 1 산화물 반도체층(112) 위에 제 1 절연층(114)을 형성한다. 여기서는, 제 1 산화물 반도체층(112) 및 사이드 월 절연층(113SW)을 덮어 제 1 절연층(114)을 형성한다(도 3c 참조).
제 1 절연층(114)은 적어도 제 1 산화물 반도체층(112)에 접하는 부분에 산소를 포함하고, 상기 산소의 일부가 가열로 인하여 탈리되는 절연성 산화물에 의하여 형성하는 것이 바람직하다. 즉, 하지 절연층(101)의 재료로서 예시 열거한 것을 사용하는 것이 바람직하다. 제 1 절연층(114)의 제 1 산화물 반도체층(112)과 접하는 부분을 산화 실리콘에 의하여 형성하면, 제 1 산화물 반도체층(112)에 산소를 확산시킬 수 있어, 트랜지스터의 저저항화를 방지할 수 있다.
또한, 제 1 절연층(114)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 High-k 재료를 사용하면, 게이트 누설 전류를 저감할 수 있다. 게이트 누설 전류란, 게이트 전극과 소스 전극, 또는 드레인 전극 사이에 흐르는 누설 전류를 가리킨다. 또한, 상기 High-k 재료에 의하여 형성되는 층과, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄 및 산소 갈륨에 의하여 형성되는 층을 적층하여도 좋다. 다만, 제 1 절연층(114)을 적층 구조로 하는 경우에도, 제 1 산화물 반도체층(112)에 접하는 부분은 절연성 산화물인 것이 바람직하다.
제 1 절연층(114)은 스퍼터링법으로 형성하면 좋다. 또한, 제 1 절연층(114)의 두께는 1nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 제 1 절연층(114)의 두께를 5nm 이상으로 하면, 게이트 누설 전류를 특히 저감할 수 있다.
또한, 제 1 절연층(114)을 형성하기 전에, 제 1 산화물 반도체층(112) 표면을 산화성 가스의 플라즈마에 노출시켜 제 1 산화물 반도체층(112) 표면의 결함(산소 결손)을 적게 하는 것이 바람직하다.
제 1 절연층(114)은 적어도 게이트 절연층을 구성한다.
또한, 여기서 제 5 가열 처리를 행하여도 좋다. 제 5 가열 처리에 의하여, 절연성 산화물인 제 2 절연층(122)을 공급원으로서 제 2 산화물 반도체층(124)에 산소가 공급되어도 좋다. 제 5 가열 처리의 온도는 150℃ 이상 450℃ 이하로 하고, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 제 5 가열 처리는, 상기 온도까지 서서히 상승시켜도 좋고, 상기 온도까지 단계적으로 상승시켜도 좋다. 제 5 가열 처리는, 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것이 아니다. 또한, 제 5 가열 처리는 감압하에서 행하여도 좋다.
다음에, 제 1 절연층(114) 위에 제 2 도전막(116)을 형성한다(도 4a 참조).
제 2 도전막(116)은 제 1 도전막(102)과 동일 재료 및 동일 방법으로 형성하면 좋다.
또한, 제 2 도전막(116)을 구리로 형성하면, 제 2 도전막(116)을 가공하여 형성되는 배선을 저저항으로 할 수 있어 바람직하다. 여기서, 제 2 도전막(116)이 적층 구조인 경우에는, 제 2 도전막(116) 중 적어도 1층이 구리로 형성되면 좋다.
다음에, 제 2 도전막(116) 위에 제 4 에칭 마스크(118)를 형성한다(도 4b 참조).
제 4 에칭 마스크(118)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고, 제 2 도전막(116)을 가공할 때 마스크로서 기능하는 것이라면 좋다.
다음에, 제 4 에칭 마스크(118)를 사용하여 제 2 도전막(116)을 가공함으로써 제 2 도전층(120)을 형성한다(도 4c 참조).
또한, 여기서 가공은 드라이 에칭으로 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이에 한정되지 않고, 웨트 에칭을 사용해도 좋고, 제2 도전막(116)을 가공할 수 있는 다른 수단을 이용해도 좋다.
제 2 도전층(120)은 적어도 게이트 전극을 구성한다.
또한, 제 1 절연층(114)과 제 2 도전층(120) 사이에 In-Ga-Zn-O계 금속 산화물에 의하여 버퍼층이 형성되는 것이 바람직하다. 또한, 제 1 절연층(114)과 제 2 도전층(120) 사이에 In-Ga-Zn-O계 금속 산화물에 의하여 버퍼층이 형성됨으로써 임계값 전압을 플라스 측으로 시프트시킬 수 있다.
다음에, 제 4 에칭 마스크(118)를 제거하고 제 2 도전층(120)을 마스크로서 사용하여 제 1 산화물 반도체층(112)에 도펀트를 첨가하여 소스 영역 및 드레인 영역을 갖는 제 2 산화물 반도체층(124)을 형성한다(도 5a 참조). 제 2 산화물 반도체층(124)은 소스 영역 및 드레인 영역 중 한쪽인 영역(124A)과, 채널 형성 영역(124B)과, 소스 영역 및 드레인 영역 중 다른 쪽인 영역(124C)과, 고저항 영역(124D)을 갖는다.
또한, 제 2 산화물 반도체층(124)에 있어서 사이드 월 절연층(113SW)과 중첩하는 영역(124D)에는 도펀트가 첨가되지 않는다. 영역(124D)은 영역(124B)과 마찬가지로 저저항화되지 않고, 고저항 영역이 된다. 또한, 제 2 산화물 반도체층(124) 주변 영역에 사이드 월 절연층(113SW)이 형성됨으로써, 제 2 산화물 반도체층(124)의 영역(124D)(측벽부도 포함함)에 있어서의 결함(산소 결손)의 생성을 방지하여 상기 고저항 영역을 유지할 수 있다. 이로써, 제 2 산화물 반도체층(124)의 영역(124D)(측벽부도 포함함)이 저저항화되어 소스 영역과 드레인 영역이 게이트 전압에 의하지 않고 도통되어 버리는 것을 방지할 수 있다.
또한, 제 4 에칭 마스크(118)가 레지스트 재료로 형성된 경우에는, 제 4 에칭 마스크(118)를 애싱만으로 제거하여도 좋다.
또한, 여기서 도펀트의 첨가는 이온 임플랜테이션법 또는 이온 도핑법으로 행하면 좋다. 또는, 도펀트를 포함하는 가스 분위기 중에서 플라즈마 처리를 행함으로써, 도펀트를 첨가하여도 좋다. 또한, 첨가하는 도펀트로서는, 수소, 희 가스, 질소, 인 또는 비소 등을 사용하면 좋다.
다음에, 제 1 절연층(114) 위 및 제 2 도전층(120)을 덮어 제 2 절연층(122)을 형성한다(도 5b 참조).
제 2 절연층(122)은 하지 절연층(101) 및 제 1 절연층(114)과 동일 재료 및 동일 방법으로 형성하면 좋고, 절연성 산화막인 것이 바람직하다.
제 2 절연층(122)은, 적어도 패시베이션막으로서 기능한다. 또한, 제 2 절연층(122)은 형성되지 않아도 좋다.
다음에, 기판(100)에 대하여 제 6 가열 처리를 행하여 제 3 산화물 반도체층(126)을 형성한다. 제 3 산화물 반도체층(126)은 소스 영역 및 드레인 영역 중 한쪽의 영역(126A)과, 채널 형성 영역(126B)과, 소스 영역 및 드레인 영역 중 다른 쪽의 영역(126C)를 갖는다(도 5c 참조).
또한, 여기서 행하는 제 6 가열 처리에 의하여, 절연성 산화막인 제 2 절연층(122)을 공급원으로서 제 2 산화물 반도체층(124)에 산소가 공급되어도 좋다. 제 6 가열 처리의 온도는, 150℃ 이상 450℃ 이하로 하고, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 제 6 가열 처리는 상기 온도까지 서서히 상승시켜 행하여도 좋고, 상기 온도까지 단계적으로 상승시켜도 좋다.
또한, 제 6 가열 처리는 불활성 가스 분위기 중에서 행하는 것이 바람직하다.
또한, 제 6 가열 처리가 실시된 후의 제 3 산화물 반도체층(126)의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017 atoms/cm3 이하, 더 바람직하게는 5×1016 atoms/cm3 이하이면 좋다.
또한, 제 6 가열 처리가 실시된 후의 제 3 산화물 반도체층(126)의 질소 농도는, 영역(126A) 및 영역(126C)에서는, 1×1019atoms/cm3 이상 1×1022atoms/cm3 이하이면 좋고, 영역(126B)에서는 5×1018atoms/cm3 미만이면 좋다.
이상으로 설명한 바와 같이, 트랜지스터를 제작할 수 있다. 본 실시형태의 트랜지스터의 제작 방법에 의하면, 산화물 반도체층(특히, 벽 측)의 저저항화를 방지하고, 트랜지스터에 형성되는 산화물 반도체층 중의 결함(산소 결손)을 적게 할 수 있다.
또한, 본 실시형태에서 제작한 트랜지스터의 완성도의 일례를 도 6의 (a) 내지 (c)에 도시한다. 도 6의 (a)는 도 6의 (b)의 X1-Y1에서의 단면도를 도시하고, 도 6의 (c)는 도 6의 (b)의 X2-Y2에서의 단면도를 도시한다.
도 6의 (a) 내지 (c)에 도시한 트랜지스터에서는, 기판(100) 위에 제 1 도전층(106)에 의하여 소스 전극 및 드레인 전극이 형성되고, 상기 소스 전극과 상기 드레인 전극 사이에는 제 3 산화물 반도체층(126)이 형성되고, 제 3 산화물 반도체층의 측벽에는 사이드 월 절연층(113SW)이 형성되고, 제 3 산화물 반도체층(126) 및 상기 사이드 월 절연층(113SW)을 덮어 제 1 절연층(114)에 의하여 게이트 절연층이 형성되고, 제 1 절연층(114) 위의 채널 형성 영역이 되는 영역(126B)과 중첩하는 부분에 제 2 도전층(120)에 의하여 게이트 전극이 형성되고, 제 1 절연층(114) 및 제 2 도전층(120) 위에는 제 2 절연층(122)이 형성된다. 즉, 도 6의 (a) 내지 (c)에 도시한 트랜지스터는 TGBC 구조이다. 도 6의 (a) 내지 (c)에 도시한 트랜지스터는 오프 전류가 극히 작은 트랜지스터로 할 수 있다.
또한, 도 6의 (a) 내지 (c)에 도시한 바와 같이, 제 3 산화물 반도체층(126)에 있어서 사이드 월 절연층(113SW)과 중첩하는 영역(126D)에는 도펀트가 첨가되지 않는다. 영역(126D)은 영역(124B)과 마찬가지로 저저항화되지 않고, 고저항 상태이 유지된다. 또한, 제 3 산화물 반도체층(126)의 영역(126D)(측벽부도 포함함)에 사이드 월 절연층(113SW)이 형성됨으로써 제 3 산화물 반도체층(126)의 영역(126D)에 있어서의 결함(산소 결손)의 생성을 방지하여 상기 고저항 영역을 유지할 수 있다. 이로써, 제 3 산화물 반도체층(126)의 영역(126D)(측벽부도 포함함)이 저저항화되어 소스 영역과 드레인 영역이 게이트 전압에 의하지 않고 도통되어 버리는 것을 방지할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터의 응용예에 대하여 설명한다.
도 7a는, 반도체 장치를 구성하는 기억 소자(이하, 메모리 셀이라고 표기함)의 회로도의 일례를 도시한다. 도 7a에 도시한 메모리 셀은 산화물 반도체 이외의 재료(예를 들어 실리콘, 게르마늄, 탄화 실리콘, 갈륨 비소, 질화 갈륨 또는 유기 화합물 등)를 채널 형성 영역에 사용한 트랜지스터(200)와 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(202)를 갖는다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(202)는, 실시형태 1에서 설명한 본 발명의 일 형태인 반도체 장치의 제작 방법을 적용하여 제작한 것이다.
도 7a에 도시한 바와 같이, 트랜지스터(200)의 게이트와, 트랜지스터(202)의 소스 및 드레인의 한쪽은, 전기적으로 접속된다. 또한, 제 1 배선 SL(1st Line: 소스선)과 트랜지스터(200)의 소스는, 전기적으로 접속된다. 제 2 배선 BL(2nd Line: 비트선)과 트랜지스터(200)의 드레인은 전기적으로 접속된다. 그리고, 제 3 배선 S1(3rd Line: 제 1 신호선)과, 트랜지스터(202)의 소스 및 드레인의 다른 쪽은 전기적으로 접속된다. 제 4 배선 S2(4th Line: 제 2 신호선)과, 트랜지스터(202)의 게이트는 전기적으로 접속된다.
산화물 반도체 이외의 재료로서 예를 들어 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터(200)는 충분한 고속 동작이 가능하기 때문에, 트랜지스터(200)를 사용함으로써, 기억 내용의 판독 등을 고속으로 행할 수 있다. 또한, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(202)는 오프 전류가 작다. 그래서, 트랜지스터(202)를 오프 상태로 함으로써, 트랜지스터(200)의 게이트의 전위를 매우 장시간 동안 유지할 수 있다.
게이트 전위를 극히 오랫동안 유지할 수 있는 특징을 살리며, 다음과 같이 정보의 기록, 유지 및 판독이 가능하다.
우선, 정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선 S2의 전위를 트랜지스터(202)가 온 상태가 되는 전위로 하여 트랜지스터(202)를 온 상태로 한다. 이로써, 제 3 배선 S1의 전위가 트랜지스터(200)의 게이트에 공급된다(기록). 그 후, 제 4 배선 S2의 전위를 트랜지스터(202)가 오프 상태가 되는 전위로서 트랜지스터(202)를 오프 상태로 함으로써 트랜지스터(200)의 게이트의 전위가 유지된다(유지).
트랜지스터(202)의 오프 전류는 작으므로, 트랜지스터(200)의 게이트 전위는, 장시간에 걸쳐 유지된다. 예를 들어, 트랜지스터(200)의 게이트의 전위가 트랜지스터(200)를 온 상태로 하는 전위라면, 트랜지스터(200)의 온 상태가 장시간에 걸쳐 유지된다. 또한, 트랜지스터(200)의 게이트의 전위가 트랜지스터(200)를 오프 상태로 하는 전위라면 트랜지스터(200)의 오프 상태가 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(200)의 온 상태 또는 오프 상태가 유지된 상태에 있어서, 제 1 배선 SL에 소정의 전위(정전위)가 공급되면, 트랜지스터의 트랜지스터(200)의 온 상태 또는 오프 상태에 따라 제 2 배선 BL의 전위는 상이한 값을 취한다. 예를 들어, 트랜지스터(200)가 온 상태의 경우에는, 제 2 배선 BL의 전위가 제 1 배선 SL의 전위에 가깝게 된다. 또한, 트랜지스터(200)가 오프 상태의 경우에는, 제 2 배선 BL의 전위는 변화하지 않는다.
이와 같이, 정보가 유지된 상태에 있어서 제 2 배선 BL의 전위와 소정의 전위를 비교함으로써 정보를 판독할 수 있다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선 S2의 전위를 트랜지스터(202)가 온 상태가 되는 전위로 하여 트랜지스터(202)를 온 상태로 한다. 이로써, 제 3 배선 S1의 전위(새로운 정보에 따른 전위)가 트랜지스터(200)의 게이트에 공급된다. 그 후, 제 4 배선 S2의 전위를 트랜지스터(202)가 오프 상태가 되는 전위로 하여 트랜지스터(202)를 오프 상태로 함으로써, 새로운 정보가 유지된다.
이와 같이, 본 실시형태의 메모리 셀은 정보의 재기록에 의하여 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등에서 필요한 소거 동작이 불필요하여, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 메모리 셀을 갖는 반도체 장치의 고속 동작이 실현된다.
도 7b는 도 7a의 메모리 셀을 변형시킨 회로도의 일례를 도시한다.
도 7b에 도시한 메모리 셀(210)은 제 1 배선 SL(소스선), 제 2 배선 BL(비트선), 제 3 배선 S1(제 1 신호선), 제 4 배선 S2(제 2 신호선), 제 5 배선 WL(워드선), 트랜지스터(212)(제 1 트랜지스터), 트랜지스터(214)(제 2 트랜지스터), 트랜지스터(216)(제 3 트랜지스터)로 구성된다. 트랜지스터(212) 및 트랜지스터(216)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고, 트랜지스터(214)는 산화물 반도체를 채널 형성 영역에 사용한다.
여기서, 트랜지스터(212)의 게이트와, 트랜지스터(214)의 소스 및 드레인의 한쪽은 전기적으로 접속된다. 또한, 제 1 배선 SL과 트랜지스터(212)의 소스는 전기적으로 접속된다. 트랜지스터(212)의 드레인과 트랜지스터(216)의 소스는, 전기적으로 접속된다. 그리고, 제 2 배선 BL과 트랜지스터(216)의 드레인은 전기적으로 접속된다. 제 3 배선 S1과 트랜지스터(214)의 소스 및 드레인의 다른 쪽은 전기적으로 접속된다. 제 4 배선 S2와 트랜지스터(214)의 게이트는 전기적으로 접속된다. 제 5 배선 WL과 트랜지스터(216)의 게이트는 전기적으로 접속된다.
다음에, 회로의 구체적인 동작의 일례에 대하여 설명한다. 또한, 이하의 설명에서 사용하는 전위, 전압 등의 수치는 적절히 변경하여도 좋다.
메모리 셀(210)에 기록을 행하는 경우에는, 제 1 배선 SL을 0V로 하고, 제 5 배선 WL을 0V로 하고, 제 2 배선 BL을 0V로 하고, 제 4 배선 S2를 2V로 한다. 데이터 "1"을 기록하는 경우에는 제 3 배선 S1을 2V로 하고, 데이터 "0"을 기록하는 경우에는 제 3 배선 S1을 0V로 한다. 이 때, 트랜지스터(216)는 오프 상태, 트랜지스터(214)는 온 상태가 된다. 또한, 기록이 종료될 때는 제 3 배선 S1의 전위를 변화시키기 전에 제 4 배선 S2를 0V로 하여 트랜지스터(214)를 오프 상태로 한다.
결과적으로, 데이터 "1"을 기록한 후에는 트랜지스터(212)의 게이트에 전기적으로 접속된 노드(이하, 노드(218))의 전위가 약 2V가 되고, 데이터 "0"을 기록한 후에는 노드(218)의 전위가 약 0V가 된다. 노드(218)에는 제 3 배선 S1의 전위에 따른 전하가 축적되지만, 트랜지스터(214)의 오프 전류는 작으므로, 트랜지스터(212)의 게이트의 전위는 장시간에 걸쳐 유지된다.
다음에, 메모리 셀의 판독을 행하는 경우에는, 제 1 배선 SL을 0V로 하고, 제 5 배선 WL을 2V로 하고, 제 4 배선 S2를 0V로 하고, 제 3 배선 S1을 0V로 하고, 제 2 배선 BL에 전기적으로 접속된 판독 회로를 동작 상태로 한다. 이 때, 트랜지스터(216)는 온 상태, 트랜지스터(214)는 오프 상태가 된다.
데이터 "0"(노드(218)가 약 0V인 상태)이면, 트랜지스터(212)는 오프 상태가 되므로 제 2 배선 BL과 제 1 배선 SL 사이의 저항은 높다. 한편, 데이터 "1"(노드(218)가 약 2V인 상태)이면, 트랜지스터(212)는 온 상태가 되므로 제 2 배선 BL과 제 1 배선 SL 사이의 저항은 낮다. 판독 회로는, 메모리 셀의 저항 상태의 차이에 의하여 데이터 "0", 데이터 "1"을 판독할 수 있다. 또한, 기록할 때의 제 2 배선 BL은 0V로 하였지만, 플로팅 상태나 0V 이상의 전위라도 좋다. 판독할 때 제 3 배선 S1은 0V로 하였지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 좋다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의라서 반대라도 좋다. 동작 전압은 데이터 "0"인 경우에 트랜지스터(212)가 오프 상태가 되고, 데이터 "1"인 경우에는 트랜지스터(212)가 온 상태가 되도록 설정하고, 또한 기록할 때 트랜지스터(214)가 온 상태, 기록할 때 이외는 오프 상태가 되도록 설정하고, 또한, 판독할 때는 트랜지스터(216)가 온 상태가 되도록 설정하면 좋다.
본 실시형태에서는, 편의상 최소 기억 단위(1비트)의 메모리 셀에 대하여 설명하였지만, 메모리 셀의 구성은 이것에 한정되지 않고, 상기 메모리 셀을 복수 조합하여도 좋다. 예를 들어, 상기 메모리 셀을 복수 조합하여 NAND형 메모리 셀 및 NOR형 메모리 셀을 구성할 수 있다.
도 8에 m×n 비트의 기억 용량을 갖는 본 발명의 일 형태에 따른 반도체 장치의 블록 회로도를 도시한다.
도 8에 도시한 반도체 장치는, 메모리 셀 어레이(220)와 제 2 배선 BL 및 제 3 배선 S1이 전기적으로 접속된 구동 회로(222)와, 판독 회로(224)와, 제 4 배선 S2 및 제 5 배선 WL이 전기적으로 접속된 구동 회로(226)를 갖는다. 메모리 셀 어레이(220)는 m개의 제 5 배선 WL 및 m개의 제 4 배선 S2와, n개의 제 2 배선 BL 및 n개의 제 3 배선 S1과, 매트릭스 형상으로 배치된 세로 m개(행)×가로 n개(열)(m 및 n은 자연수)의 메모리 셀(210)를 갖는다. 또한, 이들 외에 리프레쉬 회로 등이 형성되어도 좋다.
각 메모리 셀의 대표로서, 메모리 셀(210)(i, j)에 주목하여 설명한다. 여기서, 메모리 셀(210)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)는, 제 2 배선 BL(j), 제 3 배선 S1(j), 제 5 배선 WL(i), 제 4 배선 S2(i) 및 제 1 배선 SL(j)에 각각 전기적으로 접속된다. 제 1 배선 SL(j)에는, 전위 Vs가 공급된다. 또한, 제 2 배선 BL(1) 내지 제 2 배선 BL(n) 및 제 3 배선 S1(1) 내지 제 3 배선 S1(n)은 구동 회로(222) 및 판독 회로(224)에 각각 전기적으로 접속된다. 제 5 배선 WL(1) 내지 제 5 배선 WL(m) 및 제 제 4 배선 S2(1) 내지 제 4 배선 S2(m)는 구동 회로(226)에 전기적으로 접속된다.
도 8에 도시한 반도체 장치의 동작에 대하여 설명한다. 여기서는 행마다 기록 및 판독을 행한다.
i번째 행의 메모리 셀(210)(i,1) 내지 메모리 셀(210)(i,n)에 기록을 행하는 경우에는, 제 1 배선 SL(1) 내지 제 1 배선 SL(n)의 전위 Vs를 0V로 하고, 제 5 배선 WL(i)을 0V로 하고, 제 2 배선 BL(1) 내지 제 2 배선 BL(n)을 0V로 하고, 제 4 배선 S2(i)를 2V로 한다. 이 때, 트랜지스터(214)는 온 상태가 된다. 제 3 배선 S1(1) 내지 제 3 배선 S1(n)은 데이터 "1"을 기록하는 열은 2V로 하고, 데이터 "0"을 기록하는 열은 0V로 한다. 또한, 기록 종료에 있어서는, 제 3 배선 S1(1) 내지 제 3 배선 S1(n)의 전위를 변화시키기 전에 제 4 배선 S2(i)를 0V로 하고, 트랜지스터(214)를 오프 상태로 한다. 또한, 제 5 배선 WL(i) 이외의 제 5 배선 WL도 0V로 하고, 제 4 배선 S2(i) 이외의 제 4 배선 S2는 0V로 한다.
결과적으로, 데이터 "1"을 기록한 메모리 셀의 트랜지스터(212)의 게이트에 접속된 노드(218)의 전위는 약 2V가 되고, 데이터 "0"을 기록한 메모리 셀의 노드(218)의 전위는 0V가 된다. 또한, 비선택 메모리 셀의 노드(218)의 전위는 변화되지 않는다.
i번째 행의 메모리 셀(210)(i,1) 내지 메모리 셀(210)(i,n)의 판독을 행하는 경우에는, 제 1 배선 SL(1) 내지 제 1 배선 SL(n)의 전위 Vs를 0V로 하고, 제 5 배선 WL(i)을 2V로 하고, 제 4 배선 S2(i)를 0V로 하고, 제 3 배선 S1(1) 내지 제 3 배선 S1(n)을 0V로 하고, 제 2 배선 BL(1) 내지 제 2 배선 BL(n)에 접속된 판독 회로(224)를 동작 상태로 한다. 판독 회로(224)에서는, 메모리 셀의 저항 상태의 차이에 의하여 데이터 "0", 데이터 "1"을 판독할 수 있다. 또한, 제 5 배선 WL(i) 이외의 제 5 배선 WL도 0V로 하고, 제 4 배선 S2(i) 이외의 제 4 배선 S2은 0V로 한다. 또한, 기록할 때의 제 2 배선 BL은 0V로 하였지만, 플로팅 상태나 0V 이상의 전위라도 좋다. 판독할 때의 제 3 배선 S1(1)은 0V로 하였지만, 플로팅 상태나 0V 이상의 전위라도 좋다.
본 실시형태에서 전위의 수치로서 사용한 값은 접지 전위를 0V로 하여 산출되는 값이다.
본 실시형태에서 설명한 바와 같이, 실시형태 1을 적용한 트랜지스터(산화물 반도체를 채널 영역에 사용한 트랜지스터)의 소스 또는 드레인과 접속된 노드의 전위를 극히 장시간에 걸쳐 유지할 수 있기 때문에, 작은 소비 전력으로 정보의 기록, 유지, 판독이 가능한 메모리 셀을 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터의 응용예이며, 실시형태 2와는 상이한 것에 대하여 설명한다.
본 실시형태에서는, 용량 소자를 갖는 메모리 셀 및 반도체 기억 장치에 대하여 설명한다. 도 9a에 도시한 메모리 셀(300)은 제 1 배선 SL과, 제 2 배선 BL과, 제 3 배선 S1과, 제 4 배선 S2와, 제 5 배선 WL과 트랜지스터(302)(제 1 트랜지스터)와, 트랜지스터(304)(제 2 트랜지스터)와, 용량 소자(306)를 갖는다. 트랜지스터(302)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고, 트랜지스터(304)는 채널 형성 영역에 산화물 반도체를 사용한다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(304)는, 실시형태 1에서 설명한 본 발명의 일 형태인 반도체 장치의 제작 방법을 적용하여 제작한 것이다.
여기서, 트랜지스터(302)의 게이트와, 트랜지스터(304)의 소스 및 드레인의 한쪽과, 용량 소자(306)의 한쪽의 전극은, 전기적으로 접속된다. 또한, 제 1 배선 SL과 트랜지스터(302)의 소스는, 전기적으로 접속된다. 제 2 배선 BL과 트랜지스터(302)의 드레인은 전기적으로 접속된다. 제 3 배선 S1과 트랜지스터(304)의 소스 및 드레인의 다른 쪽은 전기적으로 접속된다. 제 4 배선 S2와 트랜지스터(304)의 게이트는 전기적으로 접속된다. 제 5 배선 WL과 용량 소자(306)의 다른 쪽의 전극은 전기적으로 접속된다.
다음에, 회로의 구체적인 동작의 일례에 대하여 설명한다. 또한, 이하의 설명에서 사용하는 전위, 전압 등의 수치는 적절히 변경하여도 좋다.
메모리 셀(300)에 기록을 행하는 경우에는, 제 1 배선 SL을 0V로 하고, 제 5 배선 WL을 0V로 하고, 제 2 배선 BL을 0V로 하고, 제 4 배선 S2를 2V로 한다. 데이터 "1"을 기록하는 경우에는 제 3 배선 S1을 2V로 하고, 데이터 "0"을 기록하는 경우에는 제 3 배선 S1을 0V로 한다. 이 때, 트랜지스터(304)는 온 상태가 된다. 또한, 기록이 종료될 때는 제 3 배선 S1의 전위를 변화시키기 전에 제 4 배선 S2를 0V로 하여 트랜지스터(304)를 오프 상태로 한다.
결과적으로, 데이터 "1"을 기록한 후에는 트랜지스터(302)의 게이트에 전기적으로 접속된 노드(308)의 전위가 약 2V가 되고, 데이터 "0"을 기록한 후에는 노드(308)의 전위가 약 0V가 된다.
메모리 셀(300)의 판독을 행하는 경우에는, 제 1 배선 SL을 0V로 하고, 제 5 배선 WL을 2V로 하고, 제 4 배선 S2를 0V로 하고, 제 3 배선 S1을 0V로 하고, 제 2 배선 BL에 전기적으로 접속된 판독 회로를 동작 상태로 한다. 이 때, 트랜지스터(304)는 오프 상태가 된다.
제 5 배선 WL을 2V로 한 경우의 트랜지스터(302)의 상태에 대하여 설명한다. 트랜지스터(302)의 상태를 결정하는 노드(308)의 전위는, 제 5 배선 WL-노드(308) 사이의 용량 C1과, 트랜지스터(302)의 게이트-소스와 드레인 사이의 용량 C2에 의존한다.
또한, 판독할 때의 제 3 배선 S1은 0V로 하였지만, 플로팅 상태나 0V 이상으로 하여도 좋다. 데이터 "1"과 데이터 "0"는 편의상의 정의라서 반대로 하여도 상관없다.
기록할 때의 제 3 배선 S1의 전위는 기록한 후에 트랜지스터(304)가 오프 상태가 되고, 제 5 배선 WL의 전위가 0V인 경우에는 트랜지스터(302)가 오프 상태인 범위에서 데이터 "0", 데이터 "1"의 전위를 각각 선택하면 좋다. 판독할 때의 제 5 배선 WL의 전위가 데이터 "0"인 경우는 트랜지스터(302)가 오프 상태가 되고, 데이터 "1"인 경우는 트랜지스터(302)가 온 상태가 되도록 하면 좋다. 또한, 트랜지스터(302)의 임계값 전압은 트랜지스터(302)의 상태를 변화시키지 않은 범위에서 적절히 설정하면 좋다.
다음에, 제 1 게이트 및 제 2 게이트를 갖는 선택 트랜지스터와 용량 소자를 갖는 메모리 셀을 사용하는 NOR형 반도체 장치(반도체 기억 장치)의 일례에 대하여 설명한다.
도 9b에 도시한 메모리 셀 어레이는, i행(i는 3 이상의 자연수), j열(j는 3 이상의 자연수)에 매트릭스 형상으로 배치된 복수의 메모리 셀(310)과 i개의 워드선 WL(워드선 WL_1 내지 워드선 WL_i)과, i개의 용량선 CL(용량선 CL_1 내지 용량선 CL_i)와, i개의 게이트선 BGL(게이트선 BGL_1 내지 게이트선 BGL_i)과, 소스선 SL을 갖는다. 여기서 i 및 j는 편의상 3 이상의 자연수로 하지만, 본 실시형태에 나타낸 메모리 셀 어레이의 행수 및 열수는, 각각 3 이상으로 한정되지 않는다. 1행 또는 1열의 메모리 셀 어레이로 하여도 좋고, 2행 또는 2열의 메모리 셀 어레이로 하여도 좋다.
또한, 복수의 메모리 셀(310) 각각(메모리 셀(310)(M,N)(다만, N은 1 이상 j 이하의 자연수, M은 1 이상 i 이하의 자연수))은 트랜지스터(312)(M,N)와, 용량 소자(316)(M,N)와, 트랜지스터(314)(M,N)를 갖는다.
또한 여기서 용량 소자는, 제 1 용량 전극, 제 2 용량 전극 및 상기 제 1 용량 전극과 상기 제 2 용량 전극 사이에 형성된 유전체층에 의하여 구성되면 좋다. 용량 소자는 제 1 용량 전극과 제 2 용량 전극 사이의 전위차에 따라 전하가 축적된다.
트랜지스터(312)(M,N)는 n채널형 트랜지스터이고, 소스, 드레인, 및 게이트를 갖는다. 또한, 본 실시형태의 반도체 장치(반도체 기억 장치)에 있어서, 반드시 트랜지스터(312)를 n채널형 트랜지스터로 할 필요는 없다.
트랜지스터(312)(M,N)의 소스 및 드레인의 한쪽은, 비트선 BL_N에 전기적으로 접속되고, 트랜지스터(312)(M,N)의 게이트는 워드선 WL_M에 전기적으로 접속된다. 트랜지스터(312)(M,N)의 소스 및 드레인의 한쪽이 비트선 BL_N에 전기적으로 접속된 구성으로 함으로써, 메모리 셀마다 선택적으로 데이터를 판독할 수 있다.
트랜지스터(312)(M,N)는 메모리 셀(310)(M,N)에 있어서 선택 트랜지스터로서의 기능을 갖는다.
트랜지스터(312)(M,N)로서는, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 사용할 수 있다.
트랜지스터(314)(M,N)는 p채널형 트랜지스터이다. 또한, 본 실시형태의 반도체 장치(반도체 기억 장치)에 있어서, 반드시 트랜지스터(314)를 p채널형 트랜지스터로 할 필요는 없다.
트랜지스터(314)(M,N)의 소스 및 드레인의 한쪽은, 소스선 SL에 전기적으로 접속되고, 트랜지스터(314)(M,N)의 소스 및 드레인의 다른 쪽은 비트선 BL_N에 전기적으로 접속되고, 트랜지스터(314)(M,N)의 게이트는 트랜지스터(314)(M,N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(314)(M,N)는 메모리 셀(310)(M,N)에 있어서 출력 트랜지스터로서의 기능을 갖는다. 트랜지스터(314)(M,N)로서는 예를 들어 단결정 실리콘을 채널 형성 영역에 사용하는 트랜지스터를 사용할 수 있다.
용량 소자(316)(M,N)의 제 1 용량 전극은, 용량선(CL_M)에 전기적으로 접속되고, 용량 소자(316)(M,N)의 제 2 용량 전극은, 트랜지스터(312)(M,N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 용량 소자(316)(M,N)는 유지 용량으로서의 기능을 갖는다.
워드선(WL_1) 내지 워드선(WL_i) 각각의 전위는 예를 들어 디코더룰 사용한 구동 회로에 의하여 제어하면 좋다.
비트선(BL_1) 내지 비트선(BL_j) 각각의 전위는 예를 들어 디코더룰 사용한 구동 회로에 의하여 제어하면 좋다.
용량선(CL_1) 내지 비트선(CL_i) 각각의 전위는 예를 들어 디코더룰 사용한 구동 회로에 의하여 제어하면 좋다.
게이트선 구동 회로는 예를 들어 다이오드 및 제 1 용량 전극이 다이오드의 애노드에 전기적으로 접속된 용량 소자를 갖는 회로에 의하여 구성된다.
본 실시형태에서 전위의 수치로서 사용한 값은 접지 전위를 0V로 하여 산출되는 값이다.
본 실시형태에서 설명한 바와 같이, 실시형태 1을 적용한 트랜지스터(산화물 반도체를 채널 영역에 사용한 트랜지스터)의 소스 또는 드레인과 접속된 노드의 전위를 극히 장시간에 걸쳐 유지할 수 있기 때문에, 작은 소비 전력으로 정보의 기록, 유지, 판독이 가능한 메모리 셀을 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터의 응용예이며, 실시형태 2 및 실시형태 3과는 다른 것에 대하여 설명한다.
도 10a는 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 10a에 도시한 메모리 셀 어레이(400)에는, 복수의 메모리 셀(402)이 매트릭스 형상으로 배열되어 있다. 또한, 메모리 셀 어레이(400)는 m개의 제 1 배선 BL 및 n개의 제 2 배선 WL을 갖는다. 또한, 본 실시형태에서는, 제 1 배선 BL을 비트선 BL이라고 표기하고, 제 2 배선 WL을 워드선 WL이라고 표기한다.
메모리 셀(402)은 트랜지스터(404) 및 용량 소자(406)를 갖는다. 트랜지스터(404)의 게이트는 제 2 배선 WL에 전기적으로 접속된다. 또한, 트랜지스터(404)의 소스 및 드레인의 한쪽은 제 1 배선 BL에 전기적으로 접속되고, 트랜지스터(404)의 소스 및 드레인의 다른 쪽은 용량 소자(406)의 전극의 한쪽에 전기적으로 접속된다. 또한, 용량 소자(406)의 전극의 다른 쪽은 용량선 CL에 전기적으로 접속되고, 일정한 전위가 공급된다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(404)는, 실시형태 1에서 설명한 본 발명의 일 형태인 반도체 장치의 제작 방법을 적용하여 제작한 것이다.
실시형태 1에서 설명한 본 발명의 일 형태인 반도체 장치의 제작 방법을 적용하여 제작한 트랜지스터는, 오프 전류가 작다는 특징을 갖는다. 그래서, 소위 DRAM으로서 인식되어 있는 도 10a에 도시한 반도체 장치에 상기 트랜지스터를 적용하는 경우에는 실질적인 비휘발성 메모리를 얻을 수 있다.
도 10b는 소위 SRAM(Static Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 10b에 도시한 메모리 셀 어레이(410)는 복수의 메모리 셀(412)이 매트릭스 형상으로 배열된다. 또한, 메모리 셀 어레이(410)는 제 1 배선 BL, 제 2 배선 BLB 및 제 3 배선 WL을 각각 복수 갖는다. 그리고, 소정의 위치가 전원 전위 VDD 및 접지 전위 GND에 접속된다.
메모리 셀(412)은 제 1 트랜지스터(414), 제 2 트랜지스터(416), 제 3 트랜지스터(418), 제 4 트랜지스터(420), 제 5 트랜지스터(422) 및 제 6 트랜지스터(424)를 갖는다. 제 1 트랜지스터(414) 및 제 2 트랜지스터(416)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(418)와 제 4 트랜지스터(420) 중 한쪽은 n채널형 트랜지스터(여기서는 제 4 트랜지스터(420))이고, 다른 쪽은 p채널형 트랜지스터(여기서는 제 3 트랜지스터(418))로 한다. 즉, 제 3 트랜지스터(418)와 제 4 트랜지스터(420)에 의하여 CMOS 회로가 구성된다. 마찬가지로 제 5 트랜지스터(422)와 제 6 트랜지스터(424)에 의하여 CMOS 회로가 구성된다.
제 1 트랜지스터(414), 제 2 트랜지스터(416), 제 4 트랜지스터(420), 및 제 6 트랜지스터(424)는 n채널형 트랜지스터이고, 실시형태 1에서 설명한 트랜지스터를 적용하면 좋다. 제 3 트랜지스터(418), 제 5 트랜지스터(422)는 p채널형 트랜지스터이고, 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하면 좋다. 또한, 이것에 한정되지 않고, 제 1 트랜지스터 내지 제 6 트랜지스터는 p채널형으로 한 실시형태 1에서 설명한 트랜지스터라도 좋고, n채널형으로 한 산화물 반도체 이외의 재료를 채널 형성 영역에 사용한 트랜지스터라도 좋다.
(실시형태 5)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터의 응용예이며, 실시형태 2 내지 실시형태 4와는 다른 것에 대하여 설명한다. 본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터를 적어도 일부에 적용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 11a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 11a에 도시한 CPU는 기판(500) 위에 연산 회로(ALU; Arithmetic logic unit)(502), ALU 제어기(504), 명령 디코더(506), 중단 제어기(508), 타이밍 제어기(510), 레지스터(512), 레지스터 제어기(514), 버스 인터페이스(버스 I/F)(516), 재기록이 가능한 ROM(518), 및 ROM 인터페이스(ROM I/F)(520)를 갖는다. 기판(500)으로서는, 반도체 기판, SOI 기판 또는 유리 기판 등을 사용할 수 있다. ROM(518) 및 ROM I/F(520)는 다른 칩에 형성되어도 좋다. 물론, 도 11a에 도시한 CPU는, 그 구성을 간략화하여 제시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다.
버스 I/F(516)를 통하여 CPU에 입력된 명령은, 명령 디코더(506)에 입력되어 디코딩된 후에, ALU 제어기(504), 중단 제어기(508), 레지스터 제어기(514) 및 타이밍 제어기(510)에 입력된다.
ALU 제어기(504), 중단 제어기(508), 레지스터 제어기(514) 및 타이밍 제어기(510)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로는, ALU 제어기(504)는 ALU(502)의 동작을 제어하기 위한 신호를 생성한다. 또한, 중단 제어기(508)는 CPU가 프로그램을 실행하는 동안에, 그 우선순위 또는 마스크 상태에 기초하여 외부 입력/출력 장치 또는 주변 회로로부터의 중단 요청을 판단하고, 요청을 처리한다. 레지스터 제어기(514)는 레지스터(512)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(512)의 판독 및 기록을 행한다.
또한, 타이밍 제어기(510)는 ALU(502), ALU 제어기(504), 명령 디코더(506), 중단 제어기(508), 및 레지스터 제어기(514)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어기(510)는 기준 클록 신호(CLK1)에 기초하여 내부 클록 신호(CLK2)를 생성하기 위한 내부 클록 생성기를 구비하며, 다양한 상기 회로들에 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 11a에 도시한 CPU에서는, 레지스터(512)에 메모리 셀이 형성된다. 레지스터(512)의 메모리 셀로서는, 실시형태 2 내지 실시형태 4에서 설명한 메모리 셀의 어느 것을 사용할 수 있다.
도 11a에 도시한 CPU에서, 레지스터 제어기(514)는 ALU(502)로부터의 지시에 따라, 레지스터(512)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(512)가 갖는 기억 소자에 있어서 위상 반전 소자에 의한 데이터의 유지를 행하는지, 또는 용량 소자에 의한 데이터의 유지를 행하는지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택된 경우에는, 레지스터(512) 내의 기억 소자에 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택된 경우에는 용량 소자에의 데이터의 재기록이 행해지고, 레지스터(512) 내의 기억 소자에의 전원 전압의 공급을 정지시킬 수 있다.
전원 정지에 관해서는, 도 11b 및 도 11c에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다.
도 11b 및 도 11c에서는, 기억 소자에의 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 1의 트랜지스터를 적용한 기억 회로의 구성의 일례를 도시한다.
도 11b에 도시한 기억 장치는, 스위칭 소자(550)와, 기억 소자(552)를 복수 갖는 기억 소자군(554)을 갖는다. 구체적으로 각 기억 소자(552)에는, 실시형태 2 내지 실시형태 4에서 설명한 기억 소자를 사용할 수 있다. 기억 소자군(554)이 갖는 각 기억 소자(552)에는 스위칭 소자(550)를 통하여, 하이 레벨의 전원 전위 VDD가 공급된다. 또한, 기억 소자군(554)이 갖는 각 기억 소자(552)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 공급된다.
도 11b에서는, 스위칭 소자(550)로서, 실시형태 1의 트랜지스터를 사용하고, 상기 트랜지스터는, 그 게이트 전극에 부여되는 제어 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 11b에서는, 스위칭 소자(550)가 트랜지스터를 하나만 갖는 구성을 도시하지만, 트랜지스터를 복수 가져도 좋다. 스위칭 소자(550)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬로 접속된 부분과 병렬로 접속된 부분이 조합되어도 좋다.
또한, 도 11b에서는, 스위칭 소자(550)에 의하여, 기억 소자군(554)이 갖는 각 기억 소자(552)에 대한, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(550)에 의하여, 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 좋다.
도 11c에, 기억 소자군(554)이 갖는 각 기억 소자(552)에, 스위칭 소자(550)를 통하여, 로우 레벨의 전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 도시한다. 스위칭 소자(550)에 의하여, 기억 소자군(554)이 갖는 각 기억 소자(552)에 대한, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군(554)과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되는 노드간에, 스위칭 소자를 배치함으로써, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에서도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다.
여기서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 1의 트랜지스터를 적용한 표시 장치에 대하여 설명한다.
도 12a 및 도 12b는 실시형태 1의 트랜지스터를 적용한 액정 표시 장치를 도시한다. 도 12b는 도 12a의 M-N에 있어서의 단면도에 상당한다. 도 12a에서, 제 1 기판(601) 위에 형성된 화소부(602)와 주사선 구동 회로(604)를 둘러싸도록 하여, 씰재(605)가 제공된다. 또한 화소부(602)와, 주사선 구동 회로(604) 위에 제 2 기판(606)이 형성된다. 따라서, 화소부(602)와 주사선 구동 회로(604)는 제 1 기판(601)과 씰재(605)와 제 2 기판(606)에 의하여 액정 소자 등의 표시 소자와 함께 밀봉된다. 도 12a는 제 1 기판(601) 위의 씰재(605)에 의하여 둘러싸여 있는 영역과 다른 영역에 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(603)가 실장된다. 도 12a에서는, 별도 형성된 신호선 구동 회로(603), 주사선 구동 회로(604), 또는 화소부(602)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(618)로부터 공급된다.
또한, 도 12a에서는 주사선 구동 회로(604)를 제 1 기판(601) 위에 형성하고, 또 신호선 구동 회로(603)를 별도 형성하여 제 1 기판(601)에 실장되는 예를 나타내지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass)법, 와이어 본딩법, 또는 TAB(Tape Automated Bonding)법 등을 사용하여도 좋다. 도 12a는 COG법을 사용하여 신호선 구동 회로(603)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함한 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 또는 TAB 테이프 또는 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈 또는 표시 소자에 COG 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함한 것으로 한다.
또한, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 갖고, 실시형태 1에서 설명한 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 12b에 도시한 바와 같이, 반도체 장치는 접속 단자 전극(615) 및 단자 전극(616)을 갖고, 접속 단자 전극(615) 및 단자 전극(616)은 FPC(618)가 갖는 단자와 이방성 도전막(619)을 통해, 전기적으로 접속된다. 또한, 단자 전극(616)의 하부에는 산화물 반도체막(617)이 남아 있다.
접속 단자 전극(615)은 제 1 전극(630)과 동일한 도전막으로 형성되고, 단자 전극(616)은 트랜지스터(610), 트랜지스터(611)의 소스 전극 및 드레인 전극과 동일한 도전막으로 형성되어 있다.
또한, 제 1 기판(601) 위에 형성된 화소부(602)와, 주사선 구동 회로(604)는 트랜지스터를 복수 갖고, 도 12b에서는 화소부(602)에 포함되는 트랜지스터(610)와, 주사선 구동 회로(604)에 포함되는 트랜지스터(611)를 예시하고 있다.
본 실시형태에서는, 트랜지스터(610), 트랜지스터(611)로서, 실시형태 1에서 설명한 트랜지스터를 적용할 수 있다.
화소부(602)에 형성된 트랜지스터(610)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 12b에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 12b에 있어서, 표시 소자인 액정 소자(613)는, 제 1 전극(630), 제 2 전극(631), 및 액정층(608)을 포함한다. 또한, 액정층(608)을 협지하도록 배향층으로서 기능하는 절연층(632) 및 절연층(633)이 형성된다. 제 2 전극(631)은 제 2 기판(606) 측에 형성되고, 제 1 전극(630)과 제 2 전극(631)은 액정층(608)을 개재하여 적층하는 구성으로 되어 있다.
또한, 스페이서(635)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(608)의 두께(셀 갭)를 조정하기 위하여 형성되어 있다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용한다. 이들 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정 재료의 고유 저항률은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항률 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 보유 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간 동안 전하를 보유할 수 있도록 설정된다. 고순도의 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 보유 용량을 형성하면 충분하다.
실시형태 1에서 설명하고, 본 실시형태에서 사용한 트랜지스터는, 오프 전류를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 보유 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻는다.
또한, 본 실시형태에서 사용하며 실시형태 1에서 설명한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부에 나누어 형성할 수 있기 때문에, 액정 표시 장치의 부품 개수를 삭감할 수 있다.
여기서, 본 실시형태의 액정 표시 장치에 적용할 수 있는 액정의 구동 방법에는, 등에 대하여 설명한다. 액정의 구동 방법으로는, 기판에 대하여 직교로 전압을 인가하는 종 전계 방식, 기판에 대하여 평행하게 전압을 인가하는 횡 전계 방식이 있다.
우선, 도 13a 및 도 13b에 TN 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다.
서로 대향하도록 배치된 제 1 기판(701) 및 제 2 기판(702)에, 표시 소자를 갖는 층(700)이 개재되어 있다. 또한, 제 1 기판(701) 측에 제 1 편광판(703)이 형성되고, 제 2 기판(702)에 제 2 편광판(704)이 형성된다. 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜(crossed nicol) 상태로 배치된다.
또한, 도시하지 않지만, 백 라이트 등은, 제 2 편광판(704)의 외측에 배치된다. 제 1 기판(701), 및 제 2 기판(702) 위에는 각각 제 1 전극(708), 제 2 전극(709)이 형성된다. 그리고, 백 라이트와 반대측, 즉, 시인(視認) 측의 전극인 제 1 전극(708)은, 적어도 투광성을 가지도록 형성한다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 노멀리 화이트 모드의 경우, 제 1 전극(708) 및 제 2 전극(709)에 전압이 인가(종 전계 방식이라고 표기함) 되면, 도 13a에 도시한 바와 같이, 액정 분자(705)는 세로로 배열된 상태가 된다. 그러면, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 없어, 흑색 표시가 된다.
그리고, 도 13b에 도시한 바와 같이, 제 1 전극(708) 및 제 2 전극(709) 사이에 전압이 인가되지 않을 때는 액정 분자(705)는 가로로 정렬되고, 평면 내에서 비틀려 있는 상태로 된다. 결과적으로, 백 라이트로부터의 광은 제 1 편광판(703)의 외측에 도달할 수 있고, 백색 표시가 된다. 또한, 제 1 전극(708) 및 제 2 전극(709)에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
TN 모드에 사용되는 액정 재료는 공지의 재료를 사용하면 좋다.
도 13c 및 도 13d에 VA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면모식도를 도시한다. VA 모드는, 전계가 없을 때 액정 분자(705)가 기판에 수직이 되도록 배향되는 모드이다.
도 13a 및 도 13b와 마찬가지로, 제 1 기판(701), 및 제 2 기판(702) 위에는, 각각 제 1 전극(708), 제 2 전극(709)이 형성된다. 그리고, 백 라이트와 반대측, 즉, 시인 측의 전극인 제 1 전극(708)은, 적어도 투광성을 가지도록 형성한다. 또한, 제 1 기판(701) 측에 제 1 편광판(703)이 형성되고, 제 2 기판(702)에 제 2 편광판(704)이 형성된다. 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜 상태로 배치된다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 제 1 전극(708) 및 제 2 전극(709)에 전압이 인가(종 전계 방식)되면, 도 13c에 도시한 바와 같이, 액정 분자(705)는 세로로 배열된 상태가 된다. 그러면, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 있어, 백색 표시가 된다.
그리고, 도 13d에 도시한 바와 같이, 제 1 전극(708) 및 제 2 전극(709) 사이에 전압이 인가되지 않을 때는, 액정 분자(705)는 세로로 배열된 상태가 된다. 결과적으로, 제 2 편광판(704)에 의하여 편광된 백 라이트로부터의 광은, 액정 분자(705)의 복굴절에 의한 영향을 받지 않고 셀 내를 통과한다. 따라서, 편광된 백 라이트로부터의 광은 제 1 편광판(703)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 제 1 전극(708) 및 제 2 전극(709)에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
도 13e 및 도 13f에 MVA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. MVA 모드는, 1화소를 복수로 분할하고, 각각의 부분의 배향 방향을 상이하게 하고, 시야각 의존성을 서로 보상하는 방법이다. 도 13e에 도시한 바와 같이, MVA 모드로는, 제 1 전극(708) 및 제 2 전극(709) 위에 배향 제어용으로서 단면이 삼각의 돌기물(758, 759)이 형성된다. 또한, 다른 구성은 VA 모드와 동등하다.
제 1 전극(708) 및 제 2 전극(709)에 전압이 인가(종 전계 방식)되면, 도 13e에 도시한 바와 같이, 액정 분자(705)는 돌기물(758, 759)의 면에 대하여 액정 분자(705)의 장축(長軸)이 대략 수직으로 되도록 배향한다. 그러면, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 있어, 백색 표시가 된다.
그리고, 도 13f에 도시한 바와 같이, 제 1 전극(708) 및 제 2 전극(709)의 사이에 전압이 인가되지 않을 때는, 액정 분자(705)는 세로로 배열된 상태가 된다. 결과적으로, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 제 1 전극(708) 및 제 2 전극(709)에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
MVA 모드의 다른 예의 상면도 및 단면도를 도 16a 및 도 16b에 도시한다. 도 16a에 있어서, 제 2 전극은, "＜" 모양과 같이 굴곡 패턴으로 형성되고, 제 2 전극(709a, 709b, 709c)이 된다. 도 16b에서 도시한 바와 같이, 제 2 전극(709a, 709b, 709c) 위에 배향막인 절연층(762)이 형성된다. 제 1 전극(708) 위에는 돌기물(758)이 제 2 전극(709b)과 중첩하도록 형성된다. 제 1 전극(708) 및 돌기물(758) 위에 배향막인 절연층(763)이 형성된다.
도 14a 및 도 14b에 OCB 모드의 액정 표시 장치의 화상 구성을 설명하는 단면 모식도를 도시한다. OCB 모드는 액정층 내에서 액정 분자(705)의 배열이 광학적으로 보상 상태를 형성한다(벤드 배향(bend orientation)).
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 및 도 13f와 마찬가지로, 제 1 기판(701), 및 제 2 기판(702) 위에는, 각각 제 1 전극(708), 제 2 전극(709)이 형성된다. 그리고, 백 라이트와 반대측, 즉, 시인 측의 전극인 제 1 전극(708)은, 투광성을 가지도록 형성한다. 또한, 제 1 기판(701) 측에는 제 1 편광판(703)이 형성되고, 제 2 기판(702) 측에 제 2 편광판(704)이 형성된다. 또한, 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜 상태로 배치된다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 제 1 전극(708) 및 제 2 전극(709)에 전압이 인가(종 전계 방식)되면, 흑색 표시가 행해진다. 이 때, 액정 분자(705)는 도 14a에 도시한 바와 같이 세로로 나란히 배열된 상태가 된다. 그러면, 백 라이트로부터의 광은 제 1 편광판(703)의 외측에 도달할 수 없어, 흑색 표시가 된다.
그리고, 도 14b에 도시한 바와 같이, 제 1 전극(708) 및 제 2 전극(709) 사이에 일정한 전압이 인가되지 않을 때는, 액정 분자(705)는 벤드 배향의 상태가 된다. 결과적으로, 백 라이트로부터의 광은 제 1 편광판(703)의 외측에 도달할 수 있어 백색 표시가 된다. 또한, 제 1 전극(708) 및 제 2 전극(709)에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
이와 같은 OCB 모드에서는, 액정층 내에서의 액정 분자(705)의 배열에 의하여 시야각 의존성을 보상할 수 있다. 또한, 한 쌍의 적층된 편광자를 포함하는 층에 의하여 콘트라스트 비를 높일 수 있다.
도 14c 내지 도 14d에 FLC 모드 및 AFLC 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다.
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 및 도 13f와 마찬가지로, 제 1 기판(701), 및 제 2 기판(702) 위에는, 각각 제 1 전극(708), 제 2 전극(709)이 형성된다. 그리고, 백 라이트와 반대측, 즉, 시인 측의 전극인 제 1 전극(708)은, 적어도 투광성을 가지도록 형성한다. 또한, 제 1 기판(701) 측에 제 1 편광판(703)이 형성되고, 제 2 기판(702)에 제 2 편광판(704)이 형성된다. 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜 상태로 배치된다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 제 1 전극(708) 및 제 2 전극(709)에 전압이 인가(종 전계 방식)되면, 액정 분자(705)는 러빙 방향으로부터 어긋난 방향으로 가로로 나란히 배열된 상태가 된다. 결과적으로, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 있어, 백색 표시가 된다.
또한, 도 14d에 도시한 바와 같이, 제 1 전극(708) 및 제 2 전극(709) 사이에 전압이 인가되지 않을 때는, 액정 분자(705)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 그러면, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 없어, 흑색 표시가 된다. 또한, 제 1 전극(708) 및 제 2 전극(709)에 인가하는 전압을 조정함으로써 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
FLC 모드 및 AFLC 모드에 사용되는 액정 재료는 공지의 재료를 사용하면 좋다.
도 15a 및 도 15b에 IPS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. IPS 모드는 액정 분자(705)를 기판에 대하여 늘 평면 내에서 회전시키는 모드이며, 전극을 한쪽 기판에만 설치한 횡 전계 방식을 채용한다.
IPS 모드는 한쪽의 기판에 설치된 한 쌍의 전극에 의하여 액정을 제어하는 것을 특징으로 한다. 따라서, 제 2 기판(702) 위에 한 쌍의 전극(750, 751)이 형성된다. 한 쌍의 전극(750, 751)은 각각 투광성을 가지면 좋다. 그리고, 제 1 기판(701) 측에는 제 1 편광판(703)이 형성되고, 제 2 기판(702) 측에 제 2 편광판(704)이 형성된다. 또한, 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜 상태로 배치된다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 한 쌍의 전극(750), 전극(751)에 전압이 인가되면, 도 15a에 도시한 바와 같이, 액정 분자(705)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향된다. 결과적으로, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 있어, 백색 표시가 된다.
그리고, 도 15b에 도시한 바와 같이, 한 쌍의 전극(750), 전극(751) 사이에 전압이 인가되지 않을 때 액정 분자(705)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 결과적으로, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(750), 전극(751) 사이에 인가하는 전압을 조정함으로써 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이 때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
IPS 모드에서 사용할 수 있는 한 쌍의 전극(750, 751)의 예를 도 17a 내지 도 17c에 도시한다. 도 17a 내지 도 17c의 상면도에 도시한 바와 같이, 한 쌍의 전극(750, 751)이 서로 교호로 되도록 형성되고, 도 17a에는, 전극(750a, 751a)은 곡절을 갖는 파상 형상이며, 도 17b에서는, 전극(750b, 751b)은 빗살 형상이면서도 일부 겹친 형상이며, 도 17c에서는, 전극(750c, 751c)은 빗살 형상이면서 전극들이 서로 맞물리는 형상이다.
도 15c 및 도 15d에 FFS 모드의 액정 표시 장치의 화소 구성을 설명한 단면 모식도를 도시한다. FFS 모드는 IPS 모드와 같은 횡 전계 방식이지만, 도 15c 및 도 15d에 도시한 바와 같이, 전극(750) 위에 절연막을 개재하여 전극(751)이 형성되는 구조이다.
한 쌍의 전극(750, 751)은 각각 투광성을 가지면 좋다. 그리고, 제 1 기판(701) 측에는 제 1 편광판(703)이 형성되고, 제 2 기판(702) 측에 제 2 편광판(704)이 형성된다. 또한, 제 1 편광판(703)의 흡수 축과, 제 2 편광판(704)의 흡수 축은 크로스 니콜 상태로 배치된다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 한 쌍의 전극(750, 751)에 전압이 인가되면, 도 15c에 도시한 바와 같이, 액정 분자(705)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향한다. 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 있어, 백색 표시가 된다.
그리고, 도 15d에 도시한 바와 같이, 한 쌍의 전극(750), 전극(751) 사이에 전압이 인가되지 않을 때 액정 분자(705)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 결과적으로, 백 라이트로부터의 광은, 제 1 편광판(703)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(750), 전극(751) 사이에 인가하는 전압을 조정함으로써 계조를 표현할 수 있다. 이로써, 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 형성함으로써, 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제 1 기판(701) 측, 또는 제 2 기판(702) 측의 어느 측에나 형성할 수 있다.
FFS 모드로 사용할 수 있는 한 쌍의 전극(750, 751)의 예를 도 18a 내지 도 18c에 도시한다. 도 18a 내지 도 18c의 상면도로 도시한 바와 같이, 전극(750) 위에 다양한 패턴으로 형성된 전극(751)이 형성되고, 도 18a에서는 전극(750a) 위의 전극(751a)은 굴곡된 "＜" 모양이고, 도 18b에서는 전극(750b) 위의 전극(751b)은 빗살 형상이며 전극끼리 맞물리는 형상이고, 도 18c에서는 전극(750c) 위의 전극(751c)은 빗살 형상이다.
IPS 모드 및 FFS 모드에 사용되는 액정재료는, 공지의 재료를 사용하면 좋다. 또한, 블루상을 나타내는 액정을 사용하여도 좋다.
또한, 상술한 모드 외에도 PVA 모드, ASM 모드, TBA 모드 등의 동작 모드를 적용할 수 있다.
그런데 본 실시형태의 액정 표시 장치에는, 보호 회로가 형성되는 것이 바람직하다. 보호 회로에 적용할 수 있는 회로의 일례를 도 19a에 도시한다. 보호 회로(897)는 n형 트랜지스터(870a 및 870b)에 의하여 구성되고, 각각 다이오드와 같은 특성을 나타내도록, 게이트 단자가 드레인 단자에 전기적으로 접속되어 있다. 또한, 트랜지스터(870a 및 870b)로서 실시형태 1에서 나타낸 트랜지스터를 사용하면 좋다.
트랜지스터(870a)의 제 1 단자(게이트)와 제 3 단자(드레인)는 제 1 배선(845)에 전기적으로 접속되고, 제 2 단자(소스)는 제 2 배선(860)에 전기적으로 접속된다. 또한, 트랜지스터(870b)의 제 1 단자(게이트)와 제 3 단자(드레인)는 제 2 배선(860)에 전기적으로 접속되고, 제 2 단자(소스)는 제 1 배선(845)에 전기적으로 접속된다. 즉, 도 19a에 도시한 보호 회로는, 2개의 트랜지스터의 각각이 정류 방향을 반대로 하여 제 1 배선(845)과 제 2 배선(860)이 전기적으로 접속된다. 바꿔 말하면, 정류 방향이 제 1 배선(845)으로부터 제 2 배선(860)으로 향하는 트랜지스터와, 정류 방향이 제 2 배선(860)으로부터 제 1 배선(845)으로 향하는 트랜지스터를 제 1 배선(845)과 제 2 배선(860) 사이에 갖는다.
보호 회로(897)가 형성됨으로써, 제 2 배선(860)이 정전기 등으로 인하여 플러스 또는 마이너스로 대전한 경우, 그 전하를 없애는 방향으로 전류가 흐른다. 예를 들어, 제 2 배선(860)이 플러스로 대전된 경우, 그 플러스의 전하를 제 1 배선(845)에 빠지게 하는 방향으로 전류가 흐른다. 이 동작에 의하여 대전된 제 2 배선(860)에 전기적으로 접속된 회로나 소자의 정전 파괴 또는 오동작 등을 방지할 수 있다. 또한, 대전된 제 2 배선(860)과 다른 배선이 절연층을 개재하여 교차하는 구성에 있어서, 상기 절연층이 절연 파괴되는 현상을 방지할 수 있다.
또한, 보호 회로는 상기 구성에 한정되지 않는다. 예를 들어, 전류 방향이 제 1 배선(845)으로부터 제 2 배선(860)으로 향하는 복수의 트랜지스터와, 정류 방향이 제 2 배선(860)으로부터 제 1 배선(845)으로 향하는 복수의 트랜지스터를 갖는 구성이라도 좋다. 또한, 홀수(奇數) 개의 트랜지스터를 사용하여 보호 회로를 구성할 수도 있다.
도 19a에 예시한 보호 회로는 다양한 용도에 적용할 수 있다. 예를 들어, 제 1 배선(845)을 표시 장치의 공통 배선으로 하고, 제 2 배선(860)을 복수의 신호선의 하나로 하고, 그 사이에 상기 보호 회로를 적용할 수 있다. 보호 회로가 형성된 신호선에 전기적으로 접속된 화소 트랜지스터는, 배선의 대전에 의한 정전 파괴나 임계값 전압의 시프트 등의 결함으로부터 보호된다. 상기 보호 회로는 표시 회로의 다른 부분에도 적용할 수 있는 것은 물론이고, 다른 용도, 예를 들어 실시형태 2에서 설명한 판독 회로 등에도 사용할 수 있다.
다음에, 기판 위에 보호 회로(897)를 구성하는 예를 설명한다. 보호 회로(897)의 상면도의 일례를 도 19b에 도시한다.
트랜지스터(870a)는 게이트 전극(811a)을 갖고, 게이트 전극(811a)은 제 1 배선(845)과 전기적으로 접속된다. 트랜지스터(870a)의 소스 전극은 제 2 배선(860)과 전기적으로 접속되고, 드레인 전극은 제 1 전극(815a)을 통하여 제 1 배선(845)과 전기적으로 접속된다. 또한, 트랜지스터(870a)는 소스 전극과 드레인 전극 사이에 게이트 전극(811a)과 중첩하는 반도체층(813)을 갖는다.
트랜지스터(870b)는 게이트 전극(811b)을 갖고, 게이트 전극(811b)은 콘택트 홀(825b)을 통하여 제 2 배선(860)과 전기적으로 접속된다. 트랜지스터(870b)의 드레인 전극은 제 2 배선(860)과 전기적으로 접속되고, 소스 전극은 제 1 전극(815a)과 콘택트 홀(825a)을 통하여 제 1 배선(845)과 전기적으로 접속된다. 또한, 트랜지스터(870b)는 소스 전극과 드레인 전극 사이에 게이트 전극(811b)과 중첩하는 반도체층(814)을 갖는다.
본 실시형태에서 자세히 설명한 바와 같이, 실시형태 1의 트랜지스터는 액정 표시 장치에 적용할 수 있다.
다만, 본 발명의 일 형태인 반도체 장치의 표시 장치는, 액정 표시 장치에 한정되지 않고, 표시 소자로서 발광 소자가 형성된 EL 표시 장치라도 좋다.
또한, 표시 소자로서 발광 소자를 사용하는 경우에는, 발광 소자의 발광, 비발광을 트랜지스터로 제어하는 화소 구성으로 하면 좋다. 예를 들어, 1화소에 구동용 트랜지스터와 전류 제어용 트랜지스터가 형성된 구성으로 하면 좋다. 이 때, 구동용 트랜지스터와 전류 제어용 트랜지스터 양쪽에 실시형태 1에서 설명한 트랜지스터를 적용하여도 좋고, 한쪽에만 실시형태 1에서 설명한 트랜지스터를 적용하여도 좋다. 또한, 구동용 트랜지스터와 전류 제어용 트랜지스터 중 한쪽에만 실시형태 1에서 설명한 트랜지스터를 적용하는 경우에는, 다른 쪽에는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용한 트랜지스터를 적용하여도 좋다.
(실시형태 7)
다음에, 본 발명의 일 형태인 전자 기기에 대하여 설명한다. 본 발명의 일 형태인 전자 기기는, 실시형태 1에서 설명한 트랜지스터를 적어도 일부에 갖는다. 본 발명의 일 형태인 전자 기기로서, 예를 들어 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등을 들 수 있다. 예를 들어, 이와 같은 전자 기기의 표시부를 구성하는 화소 트랜지스터에 실시형태 6에서 설명한 표시 장치를 적용하면 좋다.
도 20a는 노트북형 퍼스널 컴퓨터이며, 하우징(901), 하우징(902), 표시부(903), 키보드(904) 등으로 구성되어 있다. 하우징(901)과 하우징(902) 내에는, 실시형태 1에서 설명한 트랜지스터가 형성되어 있다. 도 20a에 도시한 노트북형 퍼스널 컴퓨터에 실시형태 1에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
도 20b는 휴대 정보 단말(PDA)이며, 본체(911)에는 표시부(913)와, 외부 인터페이스(915)와, 조작 버튼(914) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(912) 등을 구비하고 있다. 본체(911) 내에는 실시형태 1에서 설명한 트랜지스터가 형성되어 있다. 도 20b에 도시한 PDA에 상기 실시형태 1에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
도 20c는, 전자 페이퍼를 실장한 전자 서적(920)이며, 하우징(921) 및 하우징(923)의 2개의 하우징으로 구성된다. 하우징(921) 및 하우징(923)에는, 각각 표시부(925) 및 표시부(927)가 설치되어 있다. 하우징(921)과 하우징(923)은 축부(937)와 물리적으로 접속되고, 축부(937)를 축으로 하여 개폐 동작을 행할 수 있다. 그리고, 하우징(921)은 전원(931), 조작 키(933), 스피커(935) 등을 구비하고 있다. 하우징(921), 하우징(923)의 적어도 한쪽에는 실시형태 1에서 설명한 트랜지스터가 형성되어 있다. 도 20c에 도시한 전자 서적에 실시형태 1에서 설명한 트랜지스터를 탑재함으로써 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
도 20d는 휴대 전화기이며, 하우징(940)와 하우징(941)의 2개의 하우징으로 구성된다. 또한, 하우징(940)과 하우징(941)은 슬라이드하여 도 20d에 도시한 바와 같이 전개(展開)된 상태로부터 중첩한 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다. 그리고, 하우징(941)은 표시 패널(942), 스피커(943), 마이크로폰(944), 포인팅 디바이스(946), 카메라용 렌즈(947), 외부 접속 단자(948) 등을 구비하고 있다. 그리고, 하우징(940)은 휴대 전화기의 충전을 행하는 태양 전지 셀(949), 외부 메모리 슬롯(950) 등을 구비하고 있다. 또한, 안테나는 하우징(941)에 내장되어 있다. 하우징(940)와 하우징(941)의 적어도 한쪽에는 실시형태 1에서 설명한 트랜지스터가 형성되어 있다. 도 20d에 도시한 휴대 전화기에 실시형태 1에서 설명한 트랜지스터를 탑재함으로써 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
도 20e는 디지털 카메라이며, 본체(961), 표시부(967), 접안부(963), 조작 스위치(964), 표시부(965), 배터리(966) 등으로 구성된다. 본체(961) 내에는 실시형태 1에서 설명한 트랜지스터가 형성된다. 도 20e에 도시한 디지털 카메라에 실시형태 1에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
도 20f는 텔레비전 장치(970)이며, 하우징(971), 표시부(973), 스탠드(975) 등으로 구성된다. 텔레비전 장치(970)는 하우징(971)가 구비하는 스위치나 리모컨 조작기(9중)를 사용하여 조작할 수 있다. 하우징(971) 및 리모트 컨트롤러(980)에는, 실시형태 1에서 설명한 트랜지스터가 탑재되어 있다. 도 20f에 도시한 텔레비전 장치에 실시형태 1에서 설명한 트랜지스터를 탑재함으로써 표시부의 표시 불균일을 저감시켜 신뢰성을 향상시킬 수 있다.
120: 제 2 도전층
122: 제 2 절연층
124: 제 2 산화물 반도체층
124A: 영역
124B: 영역
124C: 영역
124D: 영역
126: 제 3 산화물 반도체층
126A: 영역
126B: 영역
126C: 영역
126D: 영역

Claims (10)

  1. 기판 위에 하지 절연층 및 제 1 도전막을 형성하는 단계와;
    상기 제 1 도전막 위에 제 1 에칭 마스크를 형성하는 단계와;
    상기 제 1 에칭 마스크를 사용하여 상기 제 1 도전막을 가공함으로써 제 1 도전층을 형성하는 단계와;
    상기 제 1 에칭 마스크를 제거하는 단계와;
    상기 제 1 도전층 위에 제 1 산화물 반도체막을 형성하는 단계와;
    제 1 가열 처리를 행함으로써 상기 제 1 산화물 반도체막을 제 2 산화물 반도체막으로 가공하는 단계와;
    상기 제 2 산화물 반도체막 위에 제 2 에칭 마스크를 형성하는 단계와;
    상기 제 2 에칭 마스크를 사용하여 상기 제 2 산화물 반도체막을 가공함으로써 제 1 산화물 반도체층을 형성하는 단계와;
    상기 제 2 에칭 마스크를 제거하는 단계와;
    적어도 상기 제 1 산화물 반도체층을 덮어 사이드 월 절연막을 형성하는 단계와;
    제 2 가열 처리를 행하는 단계와;
    상기 사이드 월 절연막 위에 제 3 에칭 마스크를 형성하는 단계와;
    상기 제 3 에칭 마스크를 사용하여 상기 사이드 월 절연막을 가공함으로써 적어도 상기 제 1 산화물 반도체층의 측벽을 덮는 사이드 월 절연층을 형성하는 단계와;
    상기 제 3 에칭 마스크를 제거하는 단계와;
    적어도 상기 제 1 산화물 반도체층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 제 4 에칭 마스크를 형성하는 단계와;
    상기 제 4 에칭 마스크를 사용하여 상기 제 2 도전막을 가공함으로써 제 2 도전층을 형성하는 단계와;
    상기 제 4 에칭 마스크를 제거하는 단계와;
    상기 제 2 도전층을 마스크로서 사용하여 상기 제 1 산화물 반도체층에 이온 임플랜테이션(ion implantation)을 행함으로써, 소스 영역 및 드레인 영역을 포함하는 제 2 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제1항에 있어서,
    상기 제 2 산화물 반도체층이 제공된 상태에서 제 3 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  3. 제1항에 있어서,
    상기 하지 절연층은 화학량론비보다 많은 산소를 포함하는 산화 실리콘층인, 반도체 장치의 제작 방법.
  4. 제1항에 있어서,
    상기 사이드 월 절연막은 화학량론비보다 많은 산소를 포함하는 산화 실리콘층인, 반도체 장치의 제작 방법.
  5. 제1항에 있어서,
    상기 하지 절연층과 상기 사이드 월 절연막은 같은 방법 및 같은 재료로 형성되는, 반도체 장치의 제작 방법.
  6. 기판 위에 하지 절연층 및 제 1 도전막을 형성하는 단계와;
    상기 제 1 도전막 위에 제 1 에칭 마스크를 형성하는 단계와;
    상기 제 1 에칭 마스크를 사용하여 상기 제 1 도전막을 가공함으로써 제 1 도전층을 형성하는 단계와;
    상기 제 1 에칭 마스크를 제거하는 단계와;
    상기 제 1 도전층 위에 제 1 산화물 반도체막을 형성하는 단계와;
    제 1 가열 처리를 행함으로써 상기 제 1 산화물 반도체막을 제 2 산화물 반도체막으로 가공하는 단계와;
    상기 제 2 산화물 반도체막 위에 제 2 에칭 마스크를 형성하는 단계와;
    상기 제 2 에칭 마스크를 사용하여 상기 제 2 산화물 반도체막을 가공함으로써 제 1 산화물 반도체층을 형성하는 단계와;
    상기 제 2 에칭 마스크를 제거하는 단계와;
    적어도 상기 제 1 산화물 반도체층을 덮어 사이드 월 절연막을 형성하는 단계와;
    제 2 가열 처리를 행하는 단계와;
    상기 사이드 월 절연막 위에 제 3 에칭 마스크를 형성하는 단계와;
    상기 제 3 에칭 마스크를 사용하여 상기 사이드 월 절연막을 가공함으로써 적어도 상기 제 1 산화물 반도체층의 측벽을 덮는 사이드 월 절연층을 형성하는 단계와;
    상기 제 3 에칭 마스크를 제거하는 단계와;
    적어도 상기 제 1 산화물 반도체층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 제 4 에칭 마스크를 형성하는 단계와;
    상기 제 4 에칭 마스크를 사용하여 상기 제 2 도전막을 가공함으로써 제 2 도전층을 형성하는 단계와;
    상기 제 4 에칭 마스크를 제거하는 단계와;
    상기 제 2 도전층을 마스크로서 사용하여 상기 제 1 산화물 반도체층에 이온 임플랜테이션(ion implantation)을 행함으로써, 소스 영역 및 드레인 영역을 포함하는 제 2 산화물 반도체층을 형성하는 단계와;
    상기 게이트 절연층과 상기 제 2 도전층 위에 패시베이션 막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  7. 제6항에 있어서,
    상기 패시베이션 막이 형성된 후에 제 3 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  8. 제6항에 있어서,
    상기 하지 절연층은 화학량론비보다 많은 산소를 포함하는 산화 실리콘층인, 반도체 장치의 제작 방법.
  9. 제6항에 있어서,
    상기 사이드 월 절연막은 화학량론비보다 많은 산소를 포함하는 산화 실리콘층인, 반도체 장치의 제작 방법.
  10. 제6항에 있어서,
    상기 하지 절연층과 상기 사이드 월 절연막은 같은 방법 및 같은 재료로 형성되는, 반도체 장치의 제작 방법.
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