JP6232031B2 - 半導体装置の作製方法 - Google Patents

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置の作製方法に関する。例え
ば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージ
センサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子
を有する発光表示装置等を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置は、半導体特性を利用することで機能しうる装置全
般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置で
ある。

液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くは非晶
質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたトラ
ンジスタは電界効果移動度が低いものの、ガラス基板の大面積化に対応することができる
。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大
面積化には対応できないという欠点を有している。

シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示
されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

酸化物半導体膜を用いたオフ電流の極めて小さいトランジスタを提供することを課題の一
とする。また、該トランジスタを適用することで、消費電力の極めて小さい半導体装置を
提供することを課題の一とする。

基板上に、下地絶縁膜を形成し、該下地絶縁膜上に第１の酸化物半導体膜を形成した後で
加熱処理を行う。次に、第１の酸化物半導体膜上に導電膜を形成し、該導電膜を加工して
ソース電極およびドレイン電極を形成する。次に、第１の酸化物半導体膜を加工して第２
の酸化物半導体膜を形成した後、他の工程を挟むことなくソース電極、ドレイン電極およ
び第２の酸化物半導体膜を覆うゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形
成する。

または、基板上に、加熱処理により酸素を放出する下地絶縁膜を形成し、該下地絶縁膜上
に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜上に導電膜を形成し、その後で
加熱処理を行う。次に、導電膜を加工してソース電極およびドレイン電極を形成する。次
に、第１の酸化物半導体膜を加工して第２の酸化物半導体膜を形成した後、他の工程を挟
むことなくソース電極、ドレイン電極および第２の酸化物半導体膜を覆うゲート絶縁膜を
形成し、ゲート絶縁膜上にゲート電極を形成する。

第２の酸化物半導体膜を形成した後、他の工程を挟むことなくゲート絶縁膜で側面を覆う
ことを本発明の技術的思想の一とする。

ここで、トランジスタのオフ電流の低減に関連し、酸化物半導体膜の側面を介して流れる
電流について説明する。

酸化物半導体膜をエッチング処理などにより加工すると、酸化物半導体膜の側面は活性と
なる。

酸化物半導体膜の側面が活性であると、減圧雰囲気または還元雰囲気において、酸素を引
き抜かれ、酸化物半導体膜の側面に酸素欠損を生じる。特に、高温であると酸素欠損が生
じやすい。

また、酸化物半導体膜をエッチング処理するとき、例えばドライエッチングにおいて酸化
物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化
物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する
。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜
中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に
反応し、脱離しやすい。そのため、ドライエッチングなどのプラズマ処理により酸化物半
導体膜の側面には酸素欠損が生じやすい。

酸化物半導体膜において、酸素欠損はドナーとなりキャリアを発生させる。

即ち、酸素欠損が生じることで酸化物半導体膜の側面がｎ型化し、トランジスタのリーク
源となる。

また、酸化物半導体膜の側面を流れる電流はオフ電流を増加させるだけでなく、場合によ
っては酸化物半導体膜の側面をチャネル形成領域とするしきい値電圧の異なるトランジス
タ（寄生トランジスタ）が形成されてしまう。

そこで、第２の酸化物半導体膜を形成した後、他の工程を挟むことなくゲート絶縁膜で覆
うことで酸化物半導体膜の側面を流れる電流を低減し、かつ寄生トランジスタの形成を抑
制することができる。

また、酸化物半導体膜の側面は電流が流れやすいため、ソース電極およびドレイン電極の
主表面（上面または下面）酸化物半導体膜の側面とを接触しない構造とすることが好まし
い。例えば、ソース電極およびドレイン電極を、酸化物半導体膜上の、酸化物半導体膜よ
りも内側に設けることで、ソース電極およびドレイン電極の主表面と酸化物半導体膜の側
面とを直接接触させないようにすることができる。

また、酸化物半導体膜の下地である絶縁膜を加熱処理により酸素を放出する絶縁膜とし、
酸化物半導体膜を加工する前に該絶縁膜から酸素を放出させ、酸化物半導体膜に酸素を供
給する。酸化物半導体膜を加工した場合、絶縁膜から放出された酸素が酸化物半導体膜で
覆われていない領域から外方拡散してしまう。この現象を抑制し、効率よく酸素を酸化物
半導体膜に供給するために、酸化物半導体膜を加工する前に絶縁膜から酸素を放出させる
とよい。効率よく酸化物半導体膜の酸素欠損を低減することによって、酸素欠損に起因し
たオフ電流の増加を抑制できる。

また、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状
の原子配列を有し、ａｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む酸化物半
導体膜をトランジスタのチャネル形成領域に用いる。

前述の酸化物半導体膜は亜鉛を含んでもよい。亜鉛を含むことにより、ｃ軸配向し、かつ
ａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ａｂ
面において、ａ軸またはｂ軸の向きが異なる結晶を含む酸化物半導体膜を形成しやすくな
る。

前述の酸化物半導体膜は、組成の異なる二種の膜を積層すること、または積層後に熱処理
することで結晶化させて形成することができる。

前述の酸化物半導体膜は、インジウム、ガリウム、亜鉛、錫、チタンおよびアルミニウム
から選ばれた二種以上の元素を含む材料からなる。

前述の酸化物半導体膜は、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上
である。

前述の酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、
極めて不純物濃度の低い酸化物半導体膜である。そのため、前述の酸化物半導体膜は不純
物に起因するキャリアの生成が起こりにくい。

酸化物半導体膜中の水素濃度は、５×１０^１８／ｃｍ^３未満、好ましくは１×１０^１８／
ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６
／ｃｍ^３以下とする。

アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜中にＮａ^＋ととして拡散し、酸化
物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、
その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトするこ
とによるノーマリオン化、電界効果移動度の低下等の、トランジスタ特性の劣化が起こり
、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の
劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著
に現れる。従って、酸化物半導体膜中の水素濃度が１×１０^１８／ｃｍ^３以下、特に１×
１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具
体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、
好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とする
とよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０
^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下
、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

以上に示した酸化物半導体膜をトランジスタのチャネル形成領域に用いることでトランジ
スタはオフ電流を小さくできる。

ゲート電極はソース電極およびドレイン電極と重畳しないで形成することが好ましい。ゲ
ート電極と、ソース電極およびドレイン電極とが重畳しないことにより寄生容量を低減す
ることができ、トランジスタの高速動作が可能となる。

ソース電極、ドレイン電極およびゲート電極をマスクに酸化物半導体膜にイオン添加を行
うことでソース電極、ドレイン電極およびゲート電極が重畳しない領域にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する領域を設けると好ましい。ＬＤ
Ｄ領域があることで、ホットキャリア劣化等を抑制できる。また、ＬＤＤ領域とゲート電
極、ソース電極およびドレイン電極が重畳しないことにより寄生容量を低減することがで
き、トランジスタの高速動作が可能となる。

イオン添加は、イオンインプランテーション装置またはイオンドーピング装置などを用い
て行うことができる。水素など不純物の混入が少ないため、好ましくはイオンインプラン
テーション装置を用いる。

添加するイオンは、窒素、リン、ヒ素、または希ガスの少なくともいずれか一種以上の元
素からなるイオンを用いる。

オフ電流の極めて小さい酸化物半導体膜を用いたトランジスタを提供することができる。
また、該トランジスタを適用することで、消費電力の極めて小さい半導体装置を提供する
ことができる。

本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 ＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様を示す表示装置の一例を示す上面図および断面図。 本発明の一態様を示す保護回路の一例を示す回路図および上面図。 本発明の一態様を示す液晶の動作モードの一例を示す断面図。 本発明の一態様を示す液晶の動作モードの一例を示す断面図。 本発明の一態様を示す液晶の動作モードの一例を示す断面図。 本発明の一態様を示す液晶の動作モードの一例を示す上面図および断面図。 本発明の一態様を示す液晶の動作モードの一例を示す上面図。 本発明の一態様を示す液晶の動作モードの一例を示す上面図。 本発明の一態様である半導体装置を用いた電子機器の例を示す斜視図。 本発明の一態様を説明するための結晶のモデル。 本発明の一態様を説明するための結晶のモデル。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。

以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。

また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す
場合が多い。よって、電圧を電位と言い換えることが可能である。

本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在している場合だけのこともある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一形態の半導体装置およびその作製方法について上面図およ
び断面図を用いて説明する。

図２は本発明の一形態である半導体装置である。図２（Ａ）は半導体装置の上面図であり
、図２（Ｂ）および図２（Ｃ）は、それぞれ図２（Ａ）の一点鎖線Ａ−Ｂおよび一点鎖線
Ｃ−Ｄにおける断面図である。

図２（Ａ）は、簡単のため一部の膜を省略して示す。

図２（Ａ）において、ソース電極およびドレイン電極１１８と酸化物半導体膜１２６とは
一部の上面形状が概略一致している。言い換えると、ソース電極およびドレイン電極１１
８は、その全ての領域において、酸化物半導体膜１２６と重畳する。

「上面形状が概略一致」とは、積層した膜と膜との間で少なくとも一部の輪郭が重なり、
直線または曲線を形成することをいう。ただし、輪郭が重なり合わず、上層の膜が下層の
膜の内側に形成されることや上層の膜が下層の膜の外側に形成されることもあり、この場
合も「上面形状が概略一致」という。

図２（Ｂ）について説明する。図２（Ｂ）は、基板１００と、基板１００上の下地絶縁膜
１０２と、下地絶縁膜１０２上の第１の領域１３６および第２の領域１４６を含む酸化物
半導体膜１２６と、酸化物半導体膜１２６上のソース電極およびドレイン電極１１８と、
ソース電極およびドレイン電極１１８ならびに酸化物半導体膜１２６上のゲート絶縁膜１
１２と、ゲート絶縁膜１１２上のゲート電極１０４と、ゲート絶縁膜１１２およびゲート
電極１０４上の層間絶縁膜１２２と、を有する構造を示す。

次に、図２（Ｃ）について説明する。図２（Ｃ）は、基板１００と、基板１００上の下地
絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体膜１２６の第１の領域１３６と、下
地絶縁膜１０２および酸化物半導体膜１２６を覆うゲート絶縁膜１１２と、ゲート絶縁膜
１１２上のゲート電極１０４と、ゲート電極１０４上の層間絶縁膜１２２と、を有する構
造を示す。

次に、図２に示す半導体装置の作製方法について、図１を用いて説明する。

まず、基板１００上に下地絶縁膜１０２および第１の酸化物半導体膜１０６を、この順番
で形成する（図１（Ａ）参照。）。

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用でき、これらの基板上に半
導体素子が設けられたものを、基板１００として用いてもよい。

また、基板１００として、可撓性基板を用いてもよい。その場合は、可撓性基板上に直接
的にトランジスタを作製することとなる。なお、可撓性基板上にトランジスタを設けるに
は、基板１００として非可撓性のものを用いて、この上にトランジスタを作製した後、ト
ランジスタを剥離し、可撓性基板に転置する方法もある。その場合には、基板１００とト
ランジスタとの間に剥離層を設けるとよい。

下地絶縁膜１０２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウ
ムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッ
タリング法などで形成すればよい。下地絶縁膜１０２は、加熱処理により酸素を放出する
膜を用いてもよい。加熱処理により酸素を放出する膜を用いることで、第１の酸化物半導
体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性を向上させるこ
とができる。

ここで、酸化窒化シリコンは、シリコン、酸素および窒素を含み、かつ窒素よりも酸素の
含有量が多いものを指す。また、窒化酸化シリコンは、シリコン、酸素および窒素を含み
、かつ酸素よりも窒素の含有量が多いものを指す。

下地絶縁膜１０２は、トランジスタ特性に悪影響を与える元素が基板１００から第１の酸
化物半導体膜１０６に拡散することを防ぐために設けられる。したがって、下地絶縁膜１
０２は前述の元素の拡散係数が小さい絶縁膜を用いればよい。これは、以下に示すゲート
絶縁膜１１２および層間絶縁膜１２２も同様である。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原
子に換算して１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、または３．０×１０^２０ａｔｏ
ｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。

Ｎ_Ｏ２＝Ｎ_Ｈ２／Ｓ_Ｈ２×Ｓ_Ｏ２×α （数式１）

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。

上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））
は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体
積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した
値である。

下地絶縁膜１０２から第１の酸化物半導体膜１０６に酸素が供給されることで、第１の酸
化物半導体膜１０６と下地絶縁膜１０２との界面準位を低減できる。この結果、トランジ
スタの動作などに起因して、第１の酸化物半導体膜１０６と下地絶縁膜１０２との界面に
キャリアが捕獲されることを抑制することができ、トランジスタの電気特性を向上させる
ことができる。

さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を放出する。この結果
、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。下地絶縁膜１０２か
ら第１の酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマ
イナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる
。

即ち、下地絶縁膜１０２に、加熱処理により酸素を放出する膜を設けることで、第１の酸
化物半導体膜１０６と下地絶縁膜１０２との界面における界面準位および第１の酸化物半
導体膜１０６の酸素欠損を低減し、第１の酸化物半導体膜１０６と下地絶縁膜１０２との
界面におけるキャリア捕獲の影響を小さくすることができる。

以上に下地絶縁膜１０２から奏する効果を示したが、適宜、下地絶縁膜１０２を、ゲート
絶縁膜１１２および層間絶縁膜１２２に置き換えてもよい。その場合、効果を奏する工程
に則し、第１の酸化物半導体膜１０６を第２の酸化物半導体膜１１６または酸化物半導体
膜１２６に置き換えればよい。

第１の酸化物半導体膜１０６としてＣＡＡＣ酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を
用いると好ましい。ただし、第１の酸化物半導体膜１０６はＣＡＡＣ酸化物半導体に限定
されるものではなく、非晶質酸化物半導体膜を用いてもよい。

ＣＡＡＣ酸化物半導体は、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子
と酸素原子とが層状に配列しており、ａｂ面（または表面または界面）においては、ａ軸
またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体のことであ
る。

広義に、ＣＡＡＣ酸化物半導体は、非単結晶であって、そのａｂ面に垂直な方向から見て
、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸
に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含
む材料をいう。

ＣＡＡＣ酸化物半導体は単結晶ではないが、非晶質のみから形成されているものでもない
。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分
と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣ酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半
導体を支持する基板面やＣＡＡＣ酸化物半導体の表面に垂直な方向）に揃っていてもよい
。または、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向
（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体の表面に垂直
な方向）を向いていてもよい。

ＣＡＡＣ酸化物半導体は、その組成等に応じて、導体または絶縁体となりうる。また、そ
の組成等に応じて、可視光に対して透明であったり不透明であったりする。

次に、ＣＡＡＣ酸化物半導体の形成方法について説明する。

まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法または
パルスレーザー蒸着法によって形成する。なお、形成時に基板を加熱処理することで、結
晶領域の割合の多い酸化物半導体膜とすることができる。例えば、基板温度が１５０℃以
上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。

次に、第１の加熱処理を行ってもよい。第１の加熱処理を行うことによって、より結晶領
域の割合の高い酸化物半導体膜を形成することができる。第１の加熱処理は、例えば２０
０℃以上基板の歪み点未満で行えばよい。好ましくは２５０℃以上４５０℃以下とする。
雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時
間は３分〜２４時間とする。処理時間を長くするほど結晶領域の割合の高い酸化物半導体
膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好まし
くない。

酸化性雰囲気は酸化性ガスを含む雰囲気である。酸化性ガスは、酸素、オゾンまたは亜酸
化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に
導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ま
しくは９Ｎ（９９．９９９９９９９％）以上（不純物濃度が１０ｐｐｂ以下、好ましくは
０．１ｐｐｂ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いて
もよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。

ここで、不活性雰囲気は、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キ
セノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの
反応性ガスが１０ｐｐｍ未満である雰囲気とする。

第１の加熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いるこ
とができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を
行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜
を形成するための時間を短縮することができる。

酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の
材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ
−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の
材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、
Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよい。また、上
記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の
材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という
意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでい
てもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。
Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制するこ
とができる。

なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数
比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくは
Ｉｎ／Ｚｎ＝３〜１５とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタ
の電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：
Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体膜として、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用
いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金
属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａお
よびＣｏなどを用いてもよい。

また、窒素を１×１０^１７ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下
（好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下）含むＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料
はｃ軸配向した六方晶の結晶構造を含む酸化物となり、Ｉｎ−Ｏの結晶面（インジウムと
酸素を含む結晶面）とＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）との間に、一
層のＧａおよびＺｎを有する層を備える。または、上述の範囲で窒素を含むＩｎ−Ｇａ−
Ｚｎ−Ｏ系の酸化物半導体膜において、隣り合うＩｎ−Ｏの結晶面とＩｎ−Ｏの結晶面と
の間に、複数層のＧａおよびＺｎを有する層を備えても構わない。

次に、酸化物半導体膜上に二層目の酸化物半導体膜を形成し、酸化物半導体膜の積層体を
形成してもよい。一層目の酸化物半導体膜と二層目の酸化物半導体膜は、同様の方法で形
成することができる。

二層目の酸化物半導体膜を形成する際、基板を加熱処理しながら形成することで、一層目
の酸化物半導体膜を種結晶に、二層目の酸化物半導体膜を結晶化させることができる。こ
のとき、一層目の酸化物半導体膜と二層目の酸化物半導体膜が同一の元素から構成される
ことをホモ成長という。または、一層目の酸化物半導体膜と二層目の酸化物半導体膜とが
、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。

なお、二層目の酸化物半導体膜を形成した後、第２の加熱処理を行ってもよい。第２の加
熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによっ
て、非晶質領域に対して結晶領域の割合の多い積層構造とすることができる。または、第
２の加熱処理を行うことによって、一層目の酸化物半導体膜を種結晶に、二層目の酸化物
半導体膜を結晶化させることができる。このとき、一層目の酸化物半導体膜と二層目の酸
化物半導体膜が同一の元素から構成されるホモ成長としても構わない。または、一層目の
酸化物半導体膜と二層目の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成
されるヘテロ成長としても構わない。

以上の方法で、ＣＡＡＣ酸化物半導体を形成することができる。

ここで、ＣＡＡＣ酸化物半導体を形成する過程の第１の加熱処理および第２の加熱処理に
よって、下地絶縁膜１０２から第１の酸化物半導体膜１０６に酸素を供給しても構わない
。

第１の酸化物半導体膜１０６を形成した後、第３の加熱処理を行っても構わない。第３の
加熱処理は１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、更に
好ましくは３００℃以上４５０℃以下の温度で行う。第３の加熱処理によって、下地絶縁
膜１０２から第１の酸化物半導体膜１０６に酸素を供給することができる。第３の加熱処
理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。

次に、第１の酸化物半導体膜１０６上に導電膜１０８を形成する（図１（Ｂ）参照。）。

導電膜１０８は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃ
ｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一
以上選択して用いればよい。酸化物導電膜は金属膜と比べて抵抗が高いため、導電膜１０
８の抵抗を低減するためにシート抵抗が１０Ω／ｓｑ以下の低抵抗膜と積層すると好まし
い。

導電膜１０８を形成した後、第４の加熱処理を行っても構わない。第４の加熱処理は第３
の加熱処理と同様の方法で行えばよい。第４の加熱処理によって、下地絶縁膜１０２から
第１の酸化物半導体膜１０６に酸素を供給することができる。

次に、導電膜１０８上にレジストを塗布し、フォトリソグラフィ法によってレジストマス
クを形成する。該レジストマスクを用いて、導電膜１０８を加工し、ソース電極およびド
レイン電極１１８を形成する（図１（Ｃ）参照。）。

次に、第１の酸化物半導体膜１０６上にレジストを塗布し、フォトリソグラフィ法によっ
てレジストマスクを形成する。該レジストマスクを用いて、第１の酸化物半導体膜１０６
を加工し、第２の酸化物半導体膜１１６を形成する（図１（Ｄ）参照。）。これにより、
ソース電極およびドレイン電極１１８の底面が、第２の酸化物半導体膜１１６の側面と接
することを防ぐことができる。

または、導電膜１０８および第１の酸化物半導体膜１０６を多階調マスクによって形成し
たレジストマスクを用いて加工してもよい。この場合、多階調マスクによって、厚さの異
なる第１のレジスト領域と第２のレジスト領域とを有する第１のレジストマスクを形成す
る。ここで、第１のレジストマスクにおいて、第２のレジスト領域における厚さが第１の
レジスト領域における厚さよりも大きいとする。まず、第１のレジストマスクを用いて、
第１のレジスト領域および第２のレジスト領域を合わせた領域の形状に導電膜１０８を加
工し、ソース電極およびドレイン電極１１８を形成する。次に、第１のレジストマスクを
アッシングなどのプラズマ処理で後退させることで第１のレジスト領域を除去し、第２の
レジスト領域のみ残した第２のレジストマスクを形成する。次に、第１の酸化物半導体膜
１０６を第２のレジストマスクを用いて加工することで図１（Ｄ）に示す形状を得る。

ここで、レジストマスクの剥離工程をアッシングなどのプラズマ処理で行ってもよい。ア
ッシングによってレジストマスクを剥離することによって、剥離液を使用した場合と比べ
、第２の酸化物半導体膜１１６の側面に酸素欠損が生じにくく、好ましい。

上記のような工程で、導電膜１０８および第１の酸化物半導体膜１０６を加工することに
よって、加工された導電膜１０８の下には第２の酸化物半導体膜１１６の一部が残置する
構造となる。言い換えると、加工された導電膜１０８は、その全ての領域において、第２
の酸化物半導体膜１１６の一部と重畳する。ここで、加工された導電膜１０８が配線を兼
ねる場合、該配線と他配線との交差部に蓄積される電荷を低減することができる。そのた
め、信号遅延など抑制する効果を奏する。

次に、ソース電極およびドレイン電極１１８ならびに第２の酸化物半導体膜１１６を覆う
ゲート絶縁膜１１２を形成する（図１（Ｅ）参照）。ゲート絶縁膜１１２は、第２の酸化
物半導体膜１１６を形成後、速やかに形成することが好ましい。これは、第２の酸化物半
導体膜１１６の側面に生じた酸素欠損をゲート絶縁膜１１２によって低減するためである
。

ここで、酸化物半導体膜の上面および側面における酸素の欠損しやすさについて、一モデ
ルを用いて計算を行い検証した結果について説明する。なお、ＣＡＡＣ酸化物半導体は、
一側面に複数の結晶面を有することから計算が複雑になる。そのため、ここではｃ軸に配
向したウルツ鉱構造であるＺｎＯ単結晶を用いて計算を行った。結晶のモデルとしては、
図１７に示すように、ｃ軸に平行な面と垂直な面でそれぞれ切断し、（００１）表面、（
１００）表面、および（１１０）表面を作製した。

表面構造を作製した後、図１８（Ａ）乃至図１８（Ｃ）に示すように（１００）表面、（
１１０）表面、および（００１）表面から酸素が抜ける場合の計算を行い、その抜けやす
さを各表面で比較した。

結晶格子を（００１）面が表面になるように切断したモデルを作製した。ただし、計算は
３次元周期構造で行うため、（００１）表面が２つ存在する真空領域が１ｎｍのスラブモ
デルを作製した。同様にして、側面は（００１）面と垂直な面と想定されるため、側面の
一例として（１００）面と（１１０）面が表面に出たスラブモデルを作製した。この２つ
の面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾向を見るこ
とができる。この場合も真空領域は１ｎｍである。原子数は（１００）表面モデル、（１
１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８原子とした
。また、上記３構造の表面から酸素を１原子抜いた構造を作製した。

計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法とし
て平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いた。始めにウルツ構
造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行った。次に、最適
化された構造をもとにして、表面構造を作製した。その後、作製した表面構造の酸素が欠
損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を行った。エネ
ルギーは構造最適化後のものを使用している。

カットオフエネルギーはユニットセルの計算では３８０ｅＶ、表面構造の計算では３００
ｅＶを用いた。ｋ点として、ユニットセルの計算では９×９×６、（１００）表面モデル
の計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１）表面モ
デルの計算では２×２×１のグリッドを用いた。

上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足
した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛エ
ネルギーとよぶ。）を計算した。束縛エネルギーの小さい表面で酸素が抜けやすいと言え
る。

数式２により得られた各表面の束縛エネルギーを表１に示す。

表１に示す結果より、（００１）表面と比べ、（１００）表面および（１１０）表面は束
縛エネルギーが小さく、酸素が抜けやすいと言える。即ち、上面に垂直な方向にｃ軸を有
し、該ｃ軸に配向したＺｎＯ膜は上面よりも側面の方が酸素が抜けやすいことが分かる。
ＣＡＡＣ酸化物半導体であるＺｎＯについても、様々な結晶面が混ざり合っているが、Ｚ
ｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＺｎＯ単結晶における酸素の
抜けやすさと同様の傾向があると言える。

そのため、ゲート絶縁膜１１２は、加熱処理により酸素を放出する絶縁膜を用いることが
好ましい。例えば、下地絶縁膜１０２と同様の材料を用いて形成すればよい。

次に、ゲート絶縁膜１１２上にゲート電極１０４を形成する（図１（Ｆ）参照。）。ゲー
ト電極１０４は、ソース電極およびドレイン電極１１８と重畳しないように設ける。ゲー
ト電極とソース電極およびドレイン電極とが重畳しないことにより寄生容量を低減するこ
とができ、トランジスタの高速動作が可能となる。ゲート電極１０４は、導電膜１０８で
示した材料を加工して形成すればよい。

または、ゲート電極１０４として、Ａｌ、Ｓｉ、Ｔｉ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、
Ｉｎ、ＳｎおよびＷの一種以上を含む酸化物膜を用いてもよい。該酸化物膜は５×１０^１
９ａｔｏｍｓ／ｃｍ^３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０^２０ａｔｏｍｓ
／ｃｍ^３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、Ｉｎ、ＧａおよびＺ
ｎを含む酸化物膜に１×１０^２０ａｔｏｍｓ／ｃｍ^３以上７ａｔｏｍｉｃ％以下の窒素を
含む膜を用いるとよい。前述の酸化物膜を用いる場合、ゲート電極１０４を金属膜との積
層構造とすることが好ましい。このとき、前述の酸化物膜をゲート絶縁膜１１２と接する
ように設ける。前述の酸化物膜は、金属膜よりもとりうる仕事関数の幅が広いため、トラ
ンジスタのしきい値電圧の制御性が高まる。

次に、好ましくは、ソース電極およびドレイン電極１１８ならびにゲート電極１０４をマ
スクとし、ゲート絶縁膜１１２越しに第２の酸化物半導体膜１１６にイオンを添加し、イ
オンが添加されていない第１の領域１３６およびイオンが添加された第２の領域１４６を
含む酸化物半導体膜１２６を形成する（図１（Ｇ）参照。）。第２の領域には、窒素、リ
ン、ヒ素または希ガスから選ばれた一種以上の元素を、５×１０^１８ａｔｏｍｓ／ｃｍ^３
以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
以上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下の濃度で添加させる。ただし、添加するイオン
は前述のイオンに限定されるものではなく、第２の酸化物半導体膜１１６を低抵抗化する
ことができる元素からなるイオンであればよい。このとき、ゲート絶縁膜１１２越しにイ
オンを添加することで、第２の酸化物半導体膜１１６が直接プラズマに曝されることがな
くなるため、第２の酸化物半導体膜１１６にダメージが入りにくくなり、さらに第２の酸
化物半導体膜１１６の膜減りを防ぐことができる。

次に、層間絶縁膜１２２を形成する（図１（Ｈ）参照。）。

層間絶縁膜１２２は下地絶縁膜１０２と同様の材料を用いて形成すればよい。

次に、第５の加熱処理を行っても構わない。第５の加熱処理は、１５０℃以上４５０℃以
下、好ましくは２５０℃以上３２５℃以下で行う。または、２５０℃から３２５℃まで段
階的に温度を上げていってもよい。第５の加熱処理を行うことによって、層間絶縁膜１２
２から酸化物半導体膜１２６へ酸素を供給しても構わない。

以上の工程によってオフ電流の極めて小さいトランジスタを作製することができる。

また、本実施の形態に示す酸化物半導体膜を用いたトランジスタを用いることで、マザー
ガラスのような大きな基板を用いても、信頼性が高く、大量生産の可能な半導体装置を提
供することができる。

（実施の形態２）
図３（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料（例えば、シリコン、ゲルマニウム
、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など）をチャネル形成領域に
用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１
１６２によって構成される。

酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１に従っ
て作製することができる。

図３（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２
のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配
線ＳＬ（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ。）とトランジスタ１１６０のソース電極
とは、電気的に接続され、第２の配線ＢＬ（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ。）と
トランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配
線Ｓ１（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ。）とトランジスタ１１６２のソース電
極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（４ｔｈ Ｌｉｎ
ｅ：第２信号線とも呼ぶ。）と、トランジスタ１１６２のゲート電極とは、電気的に接続
されている。

酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジス
タ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小
さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで
、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可
能である。

ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、
保持、読み出しが可能である。

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線Ｓ２の電位を
、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態
とする。これにより、第３の配線Ｓ１の電位が、トランジスタ１１６０のゲート電極に与
えられる（書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ
状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジス
タ１１６０のゲート電極の電位が保持される（保持）。

トランジスタ１１６２のオフ電流は極めて小さいため、トランジスタ１１６０のゲート電
極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の
電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオ
ン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート
電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６
０のオフ状態が長時間にわたって保持される。

次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状
態またはオフ状態が保持された状態において、第１の配線ＳＬに所定の電位（定電位）が
与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線Ｂ
Ｌの電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１
の配線ＳＬの電位に第２の配線ＢＬの電位が近づくことになる。また、トランジスタ１１
６０がオフ状態の場合には、第２の配線ＢＬの電位は変化しない。

このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位とを
比較することで、情報を読み出すことができる。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン
状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配
線Ｓ１の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えら
れる。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位と
して、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態
となる。

このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。

また、図３（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図３（Ｂ）に示
す。

図３（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線Ｂ
Ｌ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と
、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、ト
ランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジ
スタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化
物半導体をチャネル形成領域に用いている。

ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極また
はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トラン
ジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン
電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第
２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の
配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的
に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続
され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されてい
る。

次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。

メモリセル１１００への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬ
を０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む
場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖ
とする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態
となる。なお、書き込み終了時には、第３の配線Ｓ１の電位を変化させる前に、第４の配
線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。

その結果、データ”１”書き込み後にはトランジスタ１１６４のゲート電極に接続される
ノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書き込み後にはノードＡの電位
が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、上
述したようにトランジスタ１１６１のオフ電流は、極めて小さいため、トランジスタ１１
６４のゲート電極の電位は長時間にわたって保持される。

次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２
Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されてい
る読み出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トラン
ジスタ１１６１はオフ状態となる。

データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態
であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ
”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態である
から、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読み出し回路は、メ
モリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、
書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング
状態や０Ｖ以上の電位に充電されていても構わない。

なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書き込み時にトランジスタ１１６１がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選
べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。

本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説
明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に
接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複
数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成
も図３（Ａ）や図３（Ｂ）に限定されず、適宜変更することができる。

図４に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回
路図を示す。

図４に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４の
配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｍ）およびｎ本の
第３の配線Ｓ１（１）〜Ｓ１（ｍ）と、複数のメモリセル１１００（１，１）〜１１００
（ｍ，ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数。）のマトリクス状に配置さ
れたメモリセルアレイ１１１０と、第２の配線ＢＬおよび第３の配線Ｓ１を接続する駆動
回路１１１１や、第４の配線Ｓ２および第５の配線ＷＬと接続する駆動回路１１１３や、
読み出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、
リフレッシュ回路等が設けられてもよい。

各メモリセルの代表として、メモリセル１１００（ｉ，ｊ）を考える。ここで、メモリセ
ル１１００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の
配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（
ｉ）、および第１の配線ＳＬにそれぞれ接続されている。第１の配線ＳＬには電位Ｖｓが
与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）
〜Ｓ１（ｎ）は駆動回路１１１１および読み出し回路１１１２に、第５の配線ＷＬ（１）
〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１３にそれぞれ接
続されている。

図４に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよび
読み出しを行う。

第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）に書き込みを行う場合は、
第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）
〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６
１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む
列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、
第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位を変化させる前に、第４の配線Ｓ２（ｉ）を０
Ｖとして、トランジスタ１１６１をオフ状態にする。また、第５の配線ＷＬ（ｉ）以外の
第５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２を０Ｖとする。

その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ１１６４のゲート
電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書き込みを
行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡ
の電位は変わらない。

第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）の読み出しを行う場合は、
第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）
を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（
ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモ
リセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、第
５の配線ＷＬ（ｉ）以外の第５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配
線Ｓ２を０Ｖとする。なお、書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティン
グ状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０
Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。

本実施の形態によって、酸化物半導体をチャネル形成領域に用いたトランジスタと接続す
るノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電
力にて、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態３）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図５（Ａ）に示
すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配
線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トラン
ジスタ１１７２（第２のトランジスタ）と、容量素子１１７３と、から構成されている。
トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、ト
ランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。

酸化物半導体をチャネル形成領域に用いたトランジスタ１１７２は、実施の形態１に従っ
て作製することができる。

ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極また
はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている
。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され
、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第
３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電
気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に
接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されて
いる。

次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。

メモリセル１１７０への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬ
を０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む
場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖ
とする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了時には
、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ
１１７２をオフ状態にする。

その結果、データ”１”の書き込み後にはトランジスタ１１７１のゲート電極に接続され
るノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書き込み後にはノードＡの
電位が約０Ｖとなる。

メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されて
いる読み出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態とな
る。

第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トラ
ンジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量
Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に
依存する。

なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電
位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、
逆であっても構わない。

書き込み時の第３の配線Ｓ１の電位は、書き込み後にトランジスタ１１７２がオフ状態と
なり、また、第５の配線ＷＬの電位が０Ｖの場合にトランジスタ１１７１がオフ状態であ
る範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線
ＷＬの電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”
１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。例えば、トラン
ジスタ１１７１のしきい値電圧とすればよい。上述したトランジスタ１１７１の状態を変
えない範囲であれば、どのようなしきい値電圧でも構わない。

また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素
子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図５（Ｂ）を用い
て説明する。

図５（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数。）ｊ列（ｊは３以上
の自然数。）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線
ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１〜ＣＬ＿ｉ
）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉ）と、ｊ本のビット線Ｂ
Ｌ（ビット線ＢＬ＿１〜ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。なお、本実施の形
態ではｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉ）を具備するメモリセル
アレイについて説明するが、これに限定されない。例えば、ゲート線ＢＧＬを設けないメ
モリセルアレイであっても構わない。ここで、ｉおよびｊは便宜上３以上の自然数として
いるが、本実施の形態に示すメモリセルアレイの行数および列数は、それぞれ３以上に限
定されるものではない。１行または１列のメモリセルアレイとしてもよいし、２行または
２列のメモリセルアレイとしてもよい。

さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし
、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数。）ともいう。）は、トランジ
スタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ
，Ｎ）と、を備える。

なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、ならび
に第１の容量電極および第２の容量電極に重畳する誘電体層により構成される。容量素子
は、第１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積され
る。

トランジスタ１１８１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、ソース電極、ド
レイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態
の半導体記憶装置において、必ずしもトランジスタ１１８１をｎチャネル型トランジスタ
にしなくてもよい。

トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線Ｂ
Ｌ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線Ｗ
Ｌ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線Ｂ
ＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電
極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセルごとに選択
的にデータを読み出すことができる。

トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トラン
ジスタとしての機能を有する。

トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。

トランジスタ１１８２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。なお、本実施の
形態の半導体記憶装置において、必ずしもトランジスタ１１８２をｐチャネル型トランジ
スタにしなくてもよい。

トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線Ｓ
Ｌに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方
は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、ト
ランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。

トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トラ
ンジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。

容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子
１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極
およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容
量としての機能を有する。

ワード線ＷＬ＿１〜ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。

ビット線ＢＬ＿１〜ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。

容量線ＣＬ＿１〜ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により
制御される。

ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて
制御される。

ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードお
よびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。

トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１
１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するト
ランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソー
ス電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よって、記
憶回路におけるデータの保持期間を長くすることができる。また、データの書き込みおよ
び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を
低減することができる。

本実施の形態によって、酸化物半導体をチャネル形成領域に用いたトランジスタに接続す
るノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電
力にて、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタを用いた半導体装置の例について、
図６を参照して説明する。

図６（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図６（Ａ）に示すメモリセルア
レイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有してい
る。また、メモリセルアレイ１１２０は、ｍ本の第１の配線ＢＬ、およびｎ本の第２の配
線ＷＬを有する。なお、本実施の形態においては、第１の配線ＢＬをビット線ＢＬと呼び
、第２の配線ＷＬをワード線ＷＬと呼ぶ。

メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されて
いる。トランジスタ１１３１のゲート電極は、第２の配線ＷＬと接続されている。また、
トランジスタ１１３１のソース電極またはドレイン電極の一方は、第１の配線ＢＬと接続
されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子
の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、
一定の電位が与えられている。トランジスタ１１３１には、実施の形態１に示すトランジ
スタが適用される。

実施の形態１において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、
単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいとい
う特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図６（Ａ）に示す半
導体装置に実施の形態１で示したトランジスタを適用する場合、実質的な不揮発性メモリ
を得ることが可能である。

図６（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図６（Ｂ）に示すメモリセルアレ
イ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることが
できる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＷＬおよび第
３の配線（反転ビット線／ＢＬ）を有する。

メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第
３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５
、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２
のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジス
タ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（こ
こでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここ
では、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第
４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトラ
ンジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている
。

第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５
４、第６のトランジスタ１１５６は、ｎチャネル型トランジスタであり、実施の形態１に
おいて示したトランジスタを適用すればよい。第３のトランジスタ１１５３と第５のトラ
ンジスタ１１５５は、ｐチャネル型トランジスタであり、酸化物半導体以外の材料をチャ
ネル形成領域に用いればよい。ただし、上記の第１乃至第６のトランジスタ１１５１乃至
１１５６のうち、ｐチャネル型トランジスタに実施の形態１に示したトランジスタを適用
してもよいし、ｎチャネル型トランジスタに酸化物半導体以外の材料をチャネル形成領域
に用いたトランジスタを適用してもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態５）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。

図７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図７（Ａ）に示すＣＰＵ
は、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉ
ｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、イ
ンタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６
、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、
書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１
８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる
。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。
もちろん、図７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際
のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。

図７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジス
タ１１９６の記憶素子には、実施の形態２に記載されている記憶素子を用いることができ
る。

図７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素
子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択さ
れている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素
子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ
、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図７（Ｂ）または図７（Ｃ）に示すように、記憶素子群と、電源電
位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図７（Ｂ）および図７（Ｃ）の回路の説明を行う。

図７（Ｂ）および図７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング
素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の
一例を示す。

図７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有
する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形
態２に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記
憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤ
が供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号
ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図７（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に
有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号
ＳｉｇＡによりスイッチングが制御される。

なお、図７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。

また、図７（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する
各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイ
ッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよ
い。

また、図７（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチン
グ素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一
例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１
１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費
電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、酸化物半導体をチャネル形成領域に用いたトランジスタ用いて形成さ
れた表示装置の例を示す。表示装置に設けられる表示素子としては液晶素子（液晶表示素
子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光
素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的
には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。ま
た、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子とし
て適用することができる。本実施の形態では、表示装置の一例として液晶表示装置を図８
を参照して説明する。

なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該
パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。

また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、もしくは光源
（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしく
はＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設
けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装され
たモジュールも全て表示装置に含むものとする。

図８（Ａ）において、第１の基板２０１上に設けられた画素部２０２と、走査線駆動回路
２０４とを囲むようにして、シール材２０５が設けられている。また画素部２０２と、走
査線駆動回路２０４の上に第２の基板２０６が設けられている。よって画素部２０２と、
走査線駆動回路２０４とは、第１の基板２０１とシール材２０５と第２の基板２０６とに
よって、液晶素子などの表示素子と共に封止されている。図８（Ａ）においては、第１の
基板２０１上のシール材２０５によって囲まれている領域とは異なる領域に、別途用意さ
れた基板上に単結晶半導体膜または多結晶半導体膜で形成された信号線駆動回路２０３が
実装されている。図８（Ａ）においては、信号線駆動回路２０３と、走査線駆動回路２０
４、および画素部２０２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）であるＦＰＣ２１８から供給されている。

また図８（Ａ）においては、走査線駆動回路２０４を第１の基板２０１上に設け、かつ信
号線駆動回路２０３を別途設けて第１の基板２０１に実装している例を示しているが、こ
の構成に限定されない。走査線駆動回路を別途設けて実装してもよいし、信号線駆動回路
の一部または走査線駆動回路の一部のみを別途設けて実装してもよい。

なお、別途設けた駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉ
ｐ Ｏｎ Ｇｌａｓｓ）法、ワイヤボンディング法、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）法などを用いてもよい。図８（Ａ）は、ＣＯＧ法により信
号線駆動回路２０３を実装する例である。

第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有してお
り、実施の形態１で示したトランジスタを適用することができる。

図８（Ｂ）は、図８（Ａ）のＭ−Ｎにおける断面図に相当する。

第１の基板２０１上に設けられた画素部２０２と、走査線駆動回路２０４は、トランジス
タを複数有しており、図８（Ｂ）では、画素部２０２に含まれるトランジスタ２１０と、
走査線駆動回路２０４に含まれるトランジスタ２１１とを例示している。

本実施の形態では、トランジスタ２１０、トランジスタ２１１として、実施の形態１で示
したトランジスタを適用することができる。よって、図８（Ｂ）で示す本実施の形態の半
導体装置として信頼性の高い半導体装置を提供することができる。

画素部２０２に設けられたトランジスタ２１０は表示素子と電気的に接続し、表示パネル
を構成する。

表示素子である液晶素子２１３は、第１の電極２３０、第２の電極２３１、および液晶層
２０８を含む。なお、液晶層２０８を挟持するように配向膜として機能する絶縁膜２３２
および絶縁膜２３３が設けられている。第２の電極２３１は第２の基板２０６側に設けら
れ、第１の電極２３０と第２の電極２３１とは液晶層２０８を介して積層する構成となっ
ている。

また、スペーサ２３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層２０８の厚さ（セルギャップ）を制御するために設けられている。なお球
状のスペーサを用いていてもよい。

表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いる。これらの液晶材料
は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチ
ック相、等方相などを示す。

また、液晶材料の固有抵抗率は、１×１０^９Ω・ｃｍ以上であり、好ましくは１×１０^１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０^１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗率の値は、２０℃で測定した値とする。

液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流などを考慮して、所定の期間の間電荷を保持できるように設定される。酸化物半導
体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３
以下または１／５以下の容量の大きさを有する保持容量を設ければ充分である。

図８（Ｂ）で示すように、半導体装置は接続端子電極２１５および端子電極２１６を有し
ており、接続端子電極２１５および端子電極２１６はＦＰＣ２１８が有する端子と異方性
導電膜２１９を介して、電気的に接続されている。なお、端子電極２１６の下部には酸化
物半導体膜２１７が残置している。

接続端子電極２１５は、第１の電極２３０と同じ導電膜から形成され、端子電極２１６は
、トランジスタ２１０、トランジスタ２１１のソース電極およびドレイン電極と同じ導電
膜から形成されている。

本実施の形態で用いる酸化物半導体膜を用いたトランジスタは、オフ電流を小さくするこ
とができる。よって、画像信号などの電気信号の保持時間を長くすることができ、電源オ
ン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくで
きるため、消費電力を抑制する効果を奏する。

また、本実施の形態で用いる酸化物半導体膜を用いたトランジスタは、比較的高い電界効
果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記
トランジスタを用いることで、高画質な画像を提供することができる。また、上記トラン
ジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため
、液晶表示装置の部品点数を削減することができる。

液晶表示装置には、液晶の駆動方法に、基板に対して直交に電圧を印加する縦電界方式、
基板に対して平行に電圧を印加する横電界方式がある。以下に液晶の動作モードについて
例に挙げて説明する。

まず図１０（Ａ１）および（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明する
断面模式図を示す。

互いに対向するように配置された第１の基板３１０１および第２の基板３１０２に、表示
素子を有する層３１００が挟持されている。また、第１の基板３１０１側に第１の偏光板
３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。
第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状
態で配置されている。

なお図示しないが、バックライト等は、第２の偏光板３１０４の外側に配置される。第１
の基板３１０１、および第２の基板３１０２上には、それぞれ第１の電極３１０８、第２
の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極
である第１の電極３１０８は、透光性を有するように形成する。

このような構成を有する液晶表示装置において、ノーマリホワイトモードの場合、第１の
電極３１０８および第２の電極３１０９に電圧が印加（縦電界方式と呼ぶ）されると、図
１０（Ａ１）に示すように、液晶分子３１０５は縦に並んだ状態となる。すると、バック
ライトからの光は第１の偏光板３１０３を通過することができず、黒色表示となる。

そして図１０（Ａ２）に示すように、第１の電極３１０８および第２の電極３１０９の間
に電圧が印加されていないときは、液晶分子３１０５は横に並び、平面内で捩れている状
態となる。その結果、バックライトからの光は第１の偏光板３１０３を通過することがで
き、白色表示となる。また、第１の電極３１０８および第２の電極３１０９に印加する電
圧を調節することにより、階調を表現することができる。このようにして、所定の映像表
示が行われる。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。

図１０（Ｂ１）および（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面
模式図を示す。ＶＡモードは、無電界の時に液晶分子３１０５が基板に垂直となるように
配向されているモードである。

図１０（Ａ１）および（Ａ２）と同様に、第１の基板３１０１、および第２の基板３１０
２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして
、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有
するように形成する。そして第１の基板３１０１側には、第１の偏光板３１０３が形成さ
れ、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光
板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置さ
れている。

このような構成を有する液晶表示装置において、第１の電極３１０８および第２の電極３
１０９に電圧が印加される（縦電界方式）と、図１０（Ｂ１）に示すように液晶分子３１
０５は横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３
を通過することができ、白色表示となる。

そして図１０（Ｂ２）に示すように、第１の電極３１０８および第２の電極３１０９の間
に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果
、第２の偏光板３１０４により偏光されたバックライトからの光は、液晶分子３１０５の
複屈折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトから
の光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の
電極３１０８および第２の電極３１０９に印加する電圧を調節することにより、階調を表
現することができる。このようにして、所定の映像表示が行われる。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

図１０（Ｃ１）および（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分の配向方向を異
ならせて、視野角依存性を互いに補償する方法である。図１０（Ｃ１）に示すように、Ｍ
ＶＡモードでは、第１の電極３１０８および第２の電極３１０９上に配向制御用に断面が
三角の突起物３１５８および１５９が設けられている。なお、他の構成はＶＡモードと同
等である。

第１の電極３１０８および第２の電極３１０９に電圧が印加される（縦電界方式）と、図
１０（Ｃ１）に示すように液晶分子３１０５は突起物３１５８および３１５９の面に対し
て液晶分子３１０５の長軸が概ね垂直となるように配向する。すると、バックライトから
の光は、第１の偏光板３１０３を通過することができ、白色表示となる。

そして図１０（Ｃ２）に示すように、第１の電極３１０８および第２の電極３１０９の間
に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果
、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示と
なる。また、第１の電極３１０８および第２の電極３１０９に印加する電圧を調節するこ
とにより、階調を表現することができる。このようにして、所定の映像表示が行われる。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

ＭＶＡモードの他の例を上面図および断面図を図１３に示す。図１３（Ａ）に示すように
、第２の電極３１０９ａ、第２の電極３１０９ｂおよび第２の電極３１０９ｃは、くの字
のように屈曲したパターンに形成されている。図１３（Ｂ）で示すように、第２の電極３
１０９ａ、３１０９ｂ、３１０９ｃ上および第１の電極３１０８上に配向膜である絶縁膜
３１６２および絶縁膜３１６３がそれぞれが形成されている。第１の電極３１０８上には
突起物３１５８が第２の電極３１０９ｂと重畳するように形成されている。

図１１（Ａ１）および（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子３１０５が視野角依存性を補償す
るように配向しており、これはベンド配向と呼ばれる。

図１０と同様に、第１の基板３１０１、および第２の基板３１０２上には、それぞれ第１
の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側
、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そ
して第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２
側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、
第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。

このような構成を有する液晶表示装置において、第１の電極３１０８および第２の電極３
１０９に電圧が印加される（縦電界方式）と黒色表示が行われる。このとき液晶分子３１
０５は、図１１（Ａ１）に示すように縦に並んだ状態となる。すると、バックライトから
の光は、第１の偏光板３１０３を通過することができず、黒色表示となる。

そして図１１（Ａ２）に示すように、第１の電極３１０８および第２の電極３１０９の間
に電圧が印加されていないときは、液晶分子３１０５はベンド配向の状態となる。その結
果、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示と
なる。また、第１の電極３１０８および第２の電極３１０９に印加する電圧を調節するこ
とにより、階調を表現することができる。このようにして、所定の映像表示が行われる。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

このようなＯＣＢモードでは、液晶層内で液晶分子３１０５の配列により視野角依存性を
補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めるこ
とができる。

図１１（Ｂ１）および（Ｂ２）に、ＦＬＣモードおよびＡＦＬＣモードの液晶表示装置の
画素構成を説明する断面模式図を示す。

図１０と同様に、第１の基板３１０１、および第２の基板３１０２上には、それぞれ第１
の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側
、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そ
して第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２
側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、
第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。

このような構成を有する液晶表示装置において、第１の電極３１０８および第２の電極３
１０９に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子３１０５はラビング方向か
らずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第１の
偏光板３１０３を通過することができ、白色表示となる。

そして図１１（Ｂ２）に示すように、第１の電極３１０８および第２の電極３１０９の間
に電圧が印加されていないときは、液晶分子３１０５はラビング方向に沿って横に並んだ
状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することが
できず、黒色表示となる。また、第１の電極３１０８および第２の電極３１０９に印加す
る電圧を調節することにより、階調を表現することができる。このようにして、所定の映
像表示が行われる。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

ＦＬＣモードおよびＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよ
い。

図１２（Ａ１）および（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＩＰＳモードは、一方の基板側のみに設けた電極の横電界によって液晶
分子３１０５を基板に対して平面内で回転させるモードである。

ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とす
る。そのため、第２の基板３１０２上に一対の電極３１５０、電極３１５１が設けられて
いる。一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして第
１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第
２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の
偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。

このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電
圧が印加されると、図１２（Ａ１）に示すように液晶分子３１０５はラビング方向からず
れた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０
３を通過することができ、白色表示となる。

そして図１２（Ａ２）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印
加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる
。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、
黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節す
ることにより、階調を表現することができる。このようにして、所定の映像表示が行われ
る。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

ＩＰＳモードで用いることできる一対の電極３１５０および１５１の例を図１４に示す。
図１４（Ａ）乃至図１４（Ｃ）の上面図に示すように、一対の電極３１５０および３１５
１が互い違いとなるように形成されており、図１４（Ａ）では電極３１５０ａおよび電極
３１５１ａはうねりを有する波状形状であり、図１４（Ｂ）では電極３１５０ｂおよび電
極３１５１ｂは櫛歯状であり一部重なっている形状であり、図１４（Ｃ）では電極３１５
０ｃおよび電極３１５１ｃは櫛歯状であり電極同士がかみ合うような形状である。

図１２（Ｂ１）および（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図１２（Ｂ１
）および（Ｂ２）に示すように、電極３１５０上に絶縁膜を介して電極３１５１が形成さ
れる構造である。

一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして第１の基
板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏
光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板
３１０４の吸収軸は、クロスニコルの状態で配置されている。

このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電
圧が印加されると、図１２（Ｂ１）に示すように液晶分子３１０５はラビング方向からず
れた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０
３を通過することができ、白色表示となる。

そして図１２（Ｂ２）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印
加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる
。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、
黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節す
ることにより、階調を表現することができる。このようにして、所定の映像表示が行われ
る。

このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カ
ラーフィルタは、第１の基板３１０１側、または第２の基板３１０２側のどちらに設ける
こともできる。

ＦＦＳモードで用いることできる一対の電極３１５０および１５１の例を図１５に示す。
図１５（Ａ）乃至図１５（Ｃ）の上面図に示すように、電極３１５０上に様々なパターン
に形成された電極３１５１が形成されており、図１５（Ａ）では電極３１５０ａ上の電極
３１５１ａは屈曲したくの字形状であり、図１５（Ｂ）では電極３１５０ｂ上の電極３１
５１ｂは櫛歯状で電極同士がかみ合うような形状であり、図１５（Ｃ）では電極３１５０
ｃ上の電極３１５１ｃは櫛歯状の形状である。

ＩＰＳモードおよびＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい
。または、ブルー相を示す液晶を用いてもよい。

また、これら以外にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの動作モードを
適用することが可能である。

表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部
材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板に
よる円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いて
もよい。

また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。

上述したように、画素部における表示方式は、プログレッシブ方式やインターレース方式
などを用いる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある。な
お、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明は
カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用するこ
ともできる。

また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用してもよい。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機
化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子
、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、これらキャ
リア（電子および正孔）が再結合することにより、発光する。このようなメカニズムから
、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。

発光素子は光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして
、基板上にトランジスタおよび発光素子を作製し、基板とは逆側の面から光を取り出す上
面射出や、基板側の面から光を取り出す下面射出や、基板側および基板とは反対側の面か
ら光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子を適用してもよ
い。

図８（Ｂ）において、第１の基板２０１、第２の基板２０６としては、可撓性を有する基
板も用いてもよく、例えば透光性を有するプラスチック基板などを用いる。プラスチック
としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル
樹脂フィルムを用いる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィ
ルムで挟んだ構造のシートを用いてもよい。

図８（Ｂ）の表示装置は光源からの光を透過させて表示を行う。よって光が透過する画素
部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光に対して透光性とする。

第１の電極２３０、第２の電極２３１には、酸化タングステンを含むインジウム酸化物、
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性材料を用いる。

また、第１の電極２３０、第２の電極２３１として、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いる。導電性高分子としては、いわゆるπ電子共役系導電
性高分子を用いてもよい。例えば、ポリアニリンまたはその誘導体、ポリピロールまたは
その誘導体、ポリチオフェンまたはその誘導体、もしくはアニリン、ピロールおよびチオ
フェンの２種以上からなる共重合体若しくはその誘導体等が挙げられる。

また、第１の電極２３０、第２の電極２３１は、可視光に対して透光性を有すれば、導電
膜１０８と同様の導電膜を用いてもよい。また、可視光に対して透光性を有すれば、トラ
ンジスタ２１０のゲート電極と同一層かつ同一材料を用いてもよい。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

保護回路に適用可能な回路の一例を図９（Ａ）に示す。保護回路９９７はｎチャネル型の
トランジスタ９７０ａおよびトランジスタ９７０ｂによって構成されており、それぞれダ
イオードと同様の特性を示すように、ゲート端子がドレイン端子と接続されている。なお
、トランジスタ９７０ａおよびトランジスタ９７０ｂとして、実施の形態１で示したトラ
ンジスタを用いてもよい。

トランジスタ９７０ａの第１端子（ゲート）と第３端子（ドレイン）は第１の配線９４５
に接続され、第２端子（ソース）は第２の配線９６０に接続されている。また、トランジ
スタ９７０ｂの第１端子（ゲート）と第３端子（ドレイン）は第２の配線９６０に接続さ
れ、第２端子（ソース）は第１の配線９４５に接続されている。すなわち、図９（Ａ）で
示す保護回路は、二つのトランジスタのそれぞれが整流方向を逆向きにして、第１の配線
９４５と第２の配線９６０を接続する構成を備えている。言い換えると、整流方向が第１
の配線９４５から第２の配線９６０に向かうトランジスタと、整流方向が第２の配線９６
０から第１の配線９４５に向かうトランジスタを、第１の配線９４５と第２の配線９６０
の間に有する構成である。

上記の保護回路は、第２の配線９６０が静電気等により正または負に帯電した場合、その
電荷を打ち消す方向に電流が流れる。例えば、第２の配線９６０が正に帯電した場合は、
正電荷を第１の配線９４５に逃がす方向に電流が流れる。この動作により、帯電した第２
の配線９６０に接続している回路や素子の静電破壊または誤動作を防止することができる
。また、帯電した第２の配線９６０と他の配線が絶縁膜を介して交差する構成において、
該絶縁膜が絶縁破壊される現象を防止することができる。

なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線９４５から第
２の配線９６０に向かう複数のトランジスタと、整流方向がと第２の配線９６０から第１
の配線９４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個の
トランジスタを使って保護回路を構成することもできる。

図９（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば、第１の配
線９４５を表示装置の共通配線とし、第２の配線９６０を複数の信号線の一とし、その間
に当該保護回路を適用することができる。保護回路が設けられた信号線に接続された画素
トランジスタは、配線の帯電による静電破壊やしきい値電圧のシフト等の不具合から保護
される。該保護回路は表示装置の他の部位にも適用できるのはもちろんのこと、他の用途
、例えば半導体記憶装置、ＣＰＵなどにも用いることができる。

次に、基板上に保護回路９９７を構成する例を説明する。保護回路９９７の上面図の一例
を図９（Ｂ）に示す。

トランジスタ９７０ａはゲート電極９１１ａを有し、ゲート電極９１１ａは第１の配線９
４５と接続している。トランジスタ９７０ａのソース電極は第２の配線９６０と接続され
、ドレイン電極は第１の電極９１５ａを介して第１の配線９４５と接続している。また、
トランジスタ９７０ａはソース電極とドレイン電極の間にゲート電極９１１ａと重畳する
半導体膜９１３を備える。

トランジスタ９７０ｂはゲート電極９１１ｂを有し、ゲート電極９１１ｂはコンタクトホ
ール９２５ｂを介して第２の配線９６０と接続している。トランジスタ９７０ｂのドレイ
ン電極は第２の配線９６０と接続され、ソース電極は第１の電極９１５ａとコンタクトホ
ール９２５ａを介して第１の配線９４５と接続している。また、トランジスタ９７０ｂは
ソース電極とドレイン電極の間にゲート電極９１１ｂと重畳する半導体膜９１４を備える
。

以上のように実施の形態１で例示したトランジスタを適用することで、消費電力が小さく
、かつ信頼性の高い半導体装置を提供することができる。なお、実施の形態１で例示した
トランジスタは上述の表示機能を有する半導体装置のみでなく、電源回路に搭載されるパ
ワーデバイス、ＬＳＩなどの半導体集積回路、対象物の情報を読み取るイメージセンサ機
能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。

また、トランジスタを介した電荷の放出を抑制できるため、動きの少ない画像（静止画を
含む。）では、表示の書き換え周波数を低減でき、表示装置のさらなる消費電力の低減が
可能となる。

以上のように、本発明の一態様によって、表示品位が高く、かつ信頼性が高く、消費電力
の小さい液晶表示装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、実施の形態１を適用した電子機器の例について説明する。

図１６（Ａ）は携帯情報端末である。筐体３００と、ボタン３０１と、マイクロフォン３
０２と、表示部３０３と、スピーカ３０４と、カメラ３０５と、を具備し、携帯型電話機
としての機能を有する。本発明の一態様は、表示部３０３およびカメラ３０５に適用する
ことができる。また、図示しないが、本体内部にあるＣＰＵ、無線回路または記憶回路に
本発明の一態様を適用することもできる。

図１６（Ｂ）は、ディスプレイである。筐体３１０と、表示部３１１と、を具備する。本
発明の一態様は、表示部３１１に適用することができる。本発明の一態様を用いることで
、表示部３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることが
できる。

図１６（Ｃ）は、デジタルスチルカメラである。筐体３２０と、ボタン３２１と、マイク
ロフォン３２２と、表示部３２３と、を具備する。本発明の一態様は、表示部３２３に適
用することができる。また、図示しないが、本体内部にある記憶回路またはイメージセン
サに本発明の一態様を適用することもできる。

本発明の一態様を用いることで、電子機器のコストを下げることができる。また表示品位
の高い表示装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 第１の酸化物半導体膜
１０８ 導電膜
１１２ ゲート絶縁膜
１１６ 第２の酸化物半導体膜
１１８ ドレイン電極
１２２ 層間絶縁膜
１２６ 酸化物半導体膜
１３６ 第１の領域
１４６ 第２の領域
２０１ 第１の基板
２０２ 画素部
２０３ 信号線駆動回路
２０４ 走査線駆動回路
２０５ シール材
２０６ 第２の基板
２０８ 液晶層
２１０ トランジスタ
２１１ トランジスタ
２１３ 液晶素子
２１５ 接続端子電極
２１６ 端子電極
２１７ 酸化物半導体膜
２１８ ＦＰＣ
２１９ 異方性導電膜
２３０ 第１の電極
２３１ 第２の電極
２３２ 絶縁膜
２３３ 絶縁膜
２３５ スペーサ
３００ 筐体
３０１ ボタン
３０２ マイクロフォン
３０３ 表示部
３０４ スピーカ
３０５ カメラ
３１０ 筐体
３１１ 表示部
３２０ 筐体
３２１ ボタン
３２２ マイクロフォン
３２３ 表示部
９１１ａ ゲート電極
９１１ｂ ゲート電極
９１３ 半導体膜
９１４ 半導体膜
９１５ａ 第１の電極
９２５ａ コンタクトホール
９２５ｂ コンタクトホール
９４５ 配線
９６０ 配線
９７０ａ トランジスタ
９７０ｂ トランジスタ
９９７ 保護回路
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 駆動回路
１１１２ 回路
１１１３ 駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３１００ 表示素子を有する層
３１０１ 第１の基板
３１０２ 第２の基板
３１０３ 第１の偏光板
３１０４ 第２の偏光板
３１０５ 液晶分子
３１０８ 第１の電極
３１０９ 第２の電極
３１０９ａ 第２の電極
３１０９ｂ 第２の電極
３１０９ｃ 第２の電極
３１５０ 電極
３１５０ａ 電極
３１５０ｂ 電極
３１５０ｃ 電極
３１５１ａ 電極
３１５１ｂ 電極
３１５１ｃ 電極
３１５１ 電極
３１５８ 突起物
３１６２ 絶縁膜
３１６３ 絶縁膜

Claims (1)

1. 基板上方の酸化物半導体膜と、
   前記酸化物半導体膜と電気的に接続された、ソース電極と、
   前記酸化物半導体膜と電気的に接続された、ドレイン電極と、
   前記ソース電極と、前記ドレイン電極との間で、前記酸化物半導体膜と接する領域を有する、ゲート絶縁膜と、
   前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有する、ゲート電極と、を有し、
   前記ゲート絶縁膜は、前記ソース電極が配置されていない前記酸化物半導体膜の側端部の第１の領域と重なり、
   前記ゲート絶縁膜は、前記ドレイン電極が配置されていない前記酸化物半導体膜の側端部の第２の領域と重なり、
   前記第１の領域において、前記ゲート電極は、前記酸化物半導体膜の側端部と重なり
   前記第２の領域において、前記ゲート電極は、前記酸化物半導体膜の側端部と重なり、
   前記酸化物半導体膜は、ｃ軸が、前記基板の表面に垂直な方向と沿うように配向された結晶を有し、
   前記酸化物半導体膜は、前記ゲート電極と重ならない領域に、窒素、リン、ヒ素、又は希ガスを有する半導体装置の作製方法であって、
   前記ゲート電極、前記ソース電極及び前記ドレイン電極をマスクとして、前記ゲート絶縁膜を介して、前記酸化物半導体膜に、窒素、リン、ヒ素、又は希ガスから選ばれた一種以上の元素を添加することを特徴とする半導体装置の作製方法。