KR102088227B1 - 리페어 구조를 갖는 표시장치 - Google Patents

리페어 구조를 갖는 표시장치 Download PDF

Info

Publication number
KR102088227B1
KR102088227B1 KR1020130148487A KR20130148487A KR102088227B1 KR 102088227 B1 KR102088227 B1 KR 102088227B1 KR 1020130148487 A KR1020130148487 A KR 1020130148487A KR 20130148487 A KR20130148487 A KR 20130148487A KR 102088227 B1 KR102088227 B1 KR 102088227B1
Authority
KR
South Korea
Prior art keywords
transistor
pixel
display device
node
repair
Prior art date
Application number
KR1020130148487A
Other languages
English (en)
Other versions
KR20150063748A (ko
Inventor
장민규
심종식
이정표
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130148487A priority Critical patent/KR102088227B1/ko
Priority to US14/324,919 priority patent/US9159285B2/en
Priority to CN201410398796.0A priority patent/CN104678667B/zh
Priority to CN201711120020.2A priority patent/CN107885003B/zh
Publication of KR20150063748A publication Critical patent/KR20150063748A/ko
Application granted granted Critical
Publication of KR102088227B1 publication Critical patent/KR102088227B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/029—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel
    • G09G2320/0295—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel by monitoring each display pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Abstract

본 발명은 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 구조를 갖는 표시장치에 관한 것이다.

Description

리페어 구조를 갖는 표시장치{DISPLAY DEVICE HAVING REPAIR STRUCTURE}
본 발명은 리페어 트랜지스터 구조를 갖는 표시장치에 관한 것이다.
액정표시장치, 유기발광표시장치 등의 표시장치를 위한 표시패널은 화상 표시를 위해 적어도 하나의 트랜지스터를 각 화소에 배치하고 있다.
이러한 표시패널의 각 화소 내 트랜지스터는 많은 공정을 거쳐서 만들어지기 때문에, 공정상 미세한 이물들에 의해 트랜지스터가 정상적으로 동작하지 않아 해당 화소가 휘점화 또는 암점화가 되는 문제점이 발생할 수 있다.
이러한 휘점화 또는 암점화가 된 불량 화소는, 표시패널의 수율과 제작 비용에 매우 심각한 악영향을 끼치게 된다.
따라서, 종래에는, 공정상의 미세한 이물로 인해, 휘점화가 된 불량 화소는 암점화시켜 정상 화소로 동작하지 않도록 하여, 육안으로 인식이 잘 되지 않도록 하는 리페어 처리를 해왔다.
하지만, 이러한 종래의 리페어 처리에 따라 암점화가 된 화소가 많아지면, 표시패널을 사용할 수 없을 정도가 되어 표시패널 자체를 폐기해야 하는 상황이 초래되기도 한다. 또한, 암점화가 된 불량 화소에 대해서는 별다른 효율적인 리페어 처리를 해주지 못하고 있는 실정이다.
이러한 배경에서, 본 발명의 목적은, 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 구조를 갖는 표시장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 처리 이후에도, 해당 화소의 휘도 감소가 없는 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 데이터 라인 및 게이트 라인이 형성되어 다수의 화소가 정의된 표시패널; 상기 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부; 및 상기 게이트 라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하고, 상기 다수의 화소 각각에는 제1트랜지스터 및 제2트랜지스터가 배치되되, 상기 다수의 화소 중 적어도 하나의 화소 각각에는, 상기 제1트랜지스터의 소스 노드와 드레인 노드 중 적어도 하나와 이격된 제1웰딩패턴이 형성되어 있고, 상기 제2트랜지스터의 소스 노드와 드레인 노드 중 적어도 하나와 이격된 제2웰딩패턴이 형성되어 있는 것을 특징으로 하는 표시장치를 제공한다.
상기 다수의 화소 중 적어도 하나의 다른 화소에는, 상기 제1웰딩패턴 및 상기 제2웰딩패턴 중 하나가 웰딩되어 연결패턴이 형성되어 있고, 상기 연결패턴은 상기 제1트랜지스터와 상기 제2트랜지스터 중 하나의 소스 노드와 드레인 노드를 연결해준다.
상기 제1웰딩패턴 및 상기 제2웰딩패턴이 형성되어 있는 상기 적어도 하나의 화소에서는, 상기 제1트랜지스터와 상기 제2트랜지스터가 직렬로 연결되어 함께 스위칭 동작을 하고, 상기 제1웰딩패턴 및 상기 제2웰딩패턴 중 하나가 웰딩되어 상기 연결패턴이 형성되어 있는 상기 적어도 하나의 다른 화소에서는, 상기 제1트랜지스터와 상기 제2트랜지스터 중 하나만이 스위칭 동작을 한다.
다른 측면에서, 데이터 라인 및 게이트 라인이 형성되어 다수의 화소가 정의된 표시패널; 상기 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부; 및 상기 게이트 라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하고, 상기 다수의 화소 각각에는 제1트랜지스터 및 제2트랜지스터가 배치되되, 상기 다수의 화소 중 적어도 하나의 화소 각각에는, 상기 제1트랜지스터 및 상기 제2트랜지스터가 공급단과 출력단 사이에 병렬로 연결되되, 상기 제2트랜지스터가 상기 공급단과 상기 출력단 사이에서 전류를 도통하지 못하도록 하는 웰딩패턴(예: 캐패시터)이 형성되어 있는 것을 특징으로 하는 표시장치를 제공한다.
상기 웰딩패턴은, 상기 제2트랜지스터의 드레인 노드 또는 소스 노드와 상기 공급단 또는 출력단 사이에 형성된다.
상기 다수의 화소 중 적어도 하나의 다른 화소에는, 상기 제1트랜지스터가 상기 공급단과 상기 출력단 중 적어도 하나와 커팅 되어 있고, 상기 제2트랜지스터가 상기 공급단과 상기 출력단 사이에서 전류를 도통하도록 하는 연결패턴이 형성되어 있다.
상기 연결패턴은 상기 웰딩패턴이 웰딩되어 형성될 수 있다.
상기 웰딩패턴이 형성되어 있는 적어도 하나의 화소에서는, 상기 제1트랜지스터만이 전류를 도통시키고, 상기 연결 패턴이 형성되어 있는 적어도 하나의 다른 화소에서는, 상기 제2트랜지스터만이 전류를 도통시킨다.
상기 제2트랜지스터의 사이즈는 상기 제1트랜지스터의 사이즈보다 작을 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 구조를 갖는 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 처리 이후에도, 해당 화소의 휘도 감소가 없는 표시장치를 제공하는 효과가 있다.
도 1은 실시예들을 적용하기 위한 표시장치의 시스템을 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조를 나타낸 도면이다.
도 3은 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이전과 이후를 나타낸 도면이다.
도 4 내지 도 6은 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리를 레이저 웰딩 공정으로 하기 전과 이후를 나타낸 도면이다.
도 7은 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이전과 이후를 나타낸 도면이다.
도 8은 표시장치가 유기발광표시장치인 경우, 리페어 트랜지스터 구조가 없는 화소에 대한 등가회로도이다.
도 9 내지 도 11은 표시장치가 유기발광표시장치인 경우, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에 대한 3가지 등가회로도이다.
도 12 내지 도 14는 표시장치가 유기발광표시장치인 경우, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에 대한 3가지 등가회로도이다.
도 15는 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 리페어 처리된 이후의 등가회로도이다.
도 16은 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 리페어 과정과, 리페어 처리된 화소의 휘도 보상 과정을 나타낸 도면이다.
도 17은 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 처리된 화소의 휘도 보상을 위한 회로를 나타낸 도면이다.
도 18은 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 처리된 화소의 휘도 보상을 위한 타이밍도이다.
도 19 내지 도 22는 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 된 화소의 휘도 보상을 위한 센싱 모드의 각 단계별 동작 회로도이다.
도 23은 표시장치가 유기발광표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 된 화소의 휘도 보상 유무에 따른 휘도를 나타낸 도면이다.
도 24는 표시장치가 액정표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖지 않는 화소 구조를 간략하게 나타낸 도면이다.
도 25는 표시장치가 액정표시장치인 경우, 일 실시예 및 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 구조를 간략하게 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예들을 적용하기 위한 표시장치(100)의 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 실시예들을 적용하기 위한 표시장치(100)는, 다수의 데이터 라인(DL1~DLm) 및 다수의 게이트 라인(GL1~GLn)이 형성되어 다수의 화소가 정의된 표시패널(110)과, 다수의 데이터 라인(DL1~DLm)으로 데이터 전압을 공급하는 데이터 구동부(120)와, 다수의 게이트 라인(GL1~GLn)으로 스캔 신호를 공급하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
이러한 표시장치(100)는, 액정표시장치(LCD) 또는 유기발광표시장치(OLED) 등일 수 있는데, 표시장치(100)의 종류에 관계없이, 표시장치(100)의 각 화소에는 하나 이상의 트랜지스터가 반드시 포함될 수 있다.
본 실시예들에서, 각 화소에는, 제1트랜지스터(T1)가 포함되며, 이러한 제1트랜지스터(T1)와 "직렬 구조" 또는 "병렬 구조"로 배치되는 제2트랜지스터(T2)가 더 포함될 수 있다.
본 실시예들에서 제1트랜지스터(T1) 및 제2트랜지스터(T2)가 "직렬 구조" 또는 "병렬 구조"로 배치된다는 것은, 제1트랜지스터(T1) 및 제2트랜지스터(T2)가 회로적으로 직렬 또는 병렬로 연결되는 의미일 수도 있고, 경우에 따라서는, 제1트랜지스터(T1) 및 제2트랜지스터(T2)가 회로적으로 직렬 또는 병렬로 완전하게 연결되지 않더라도 일부분이 단선(Disconnection) 또는 오픈(Open) 되어 불완전하게 연결된 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 배치 형태를 의미할 수 있다.
본 실시예들에서, 각 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2)가 모두 정상 상태인 경우, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 모두 동작하거나 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나만 동작하고, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나에서 문제가 발생하여 해당 화소가 불량 화소가 된 경우, 나머지 하나만 동작하여 해당 화소가 휘점화 또는 암점화가 된 불량 화소에서 정상 화소로 리페어(Repair) 된다.
더욱 상세하게 설명하면, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬 구조로 배치된 경우, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 모두 스위칭 소자로서 동작하고 있다가, 제1트랜지스터(T1)에 문제가 생긴 경우, 제2트랜지스터(T2)만 스위칭 소자로서 동작함으로써, 해당 화소가 불량 화소에서 정상 화소로 리페어(Repair) 된다.
또한, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬 구조로 배치된 경우, 제1트랜지스터(T1)와 제2트랜지스터(T2)로 공급되는 총 전류를 제1트랜지스터(T1)만 도통 시키고, 제1트랜지스터(T1)에 문제가 생긴 경우, 제2트랜지스터(T2)만 총 전류를 도통시킴으로써, 해당 화소가 불량 화소에서 정상 화소로 리페어(Repair) 된다.
따라서, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 어느 하나(T2 또는 T1)는, 둘(T1, T2) 또는 나머지 하나(T1 또는 T2)를 대체한다고 볼 수 있다. 특히, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬 구조로 배치된 경우, 제2트랜지스터(T2)는 제1트랜지스터(T1)가 문제 발생 이전에 수행하던 기능을 온전히 대신하는 제1트랜지스터(T1)의 리던던시 트랜지스터(Redundancy Transistor)이다.
아래에서는, 도 2를 참조하면, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 어느 하나(T1 또는 T2)에서 문제(공정상의 이물 발생 등으로 인한 단락(Short) 또는 회로적 단선 등에 따라 동작하지 않거나 오동작하는 상황)가 발생하여 해당 화소가 휘점화 또는 암점화 되어 불량 화소가 된 경우, 불량 화소가 정상 화소로 리페어 될 수 있도록 하는 리페어 트랜지스터 구조를 설명한다.
본 실시예들에서의 "리페어 트랜지스터 구조"는 불량 화소가 정상 화소로 리페어 될 수 있도록 하는 "트랜지스터 구조"를 의미한다.
도 2는 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조를 나타낸 도면이다.
도 2의 (a)는 일 실시예에 따른 리페어 트랜지스터 구조로서, 제1트랜지스터(T1) 및 제2트랜지스터(T2)는 직렬 구조로 배치되는 트랜지스터 구조이다.
도 2의 (a)를 참조하면, 일 실시예에 따른 리페어 트랜지스터 구조에서, 제1트랜지스터(T1)의 게이트 노드(G1)와 제2트랜지스터(T2)의 게이트 노드(G2)는 하나의 노드(G)로 합쳐져 연결되고, 제1트랜지스터(T1)의 소스 노드(S1)와 제2트랜지스터(T2)의 드레인 노드(D2)는 서로 연결됨으로써, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 직렬 구조로 배치된다. 여기서, 트랜지스터들(T1, T2)의 소스 노드와 드레인 노드는 트랜지스터 타입(N 타입, P 타입) 또는 회로 특성상 반대일 수 있다.
도 2의 (a)를 참조하면, 제1트랜지스터(T1)의 게이트 노드(G1)와 제2트랜지스터(T2)의 게이트 노드(G2)에 동시에 인가된 게이트 신호에 의해, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 모두 턴 온 되면, 제1트랜지스터(T1)의 드레인 노드(D1)에서 제2트랜지스터(T2)의 소스 노드(S2)로 전류(Ia)가 흐른다.
도 2의 (a)를 참조하면, 직렬로 연결된 제1트랜지스터(T1) 및 제2트랜지스터(T2)는 하나의 트랜지스터(T)로 등가하여 표현될 수 있으며, 도 2의 (a)에서 G 노드, D 노드, S 노드는 등가적으로 표현된 하나의 트랜지스터(T)의 게이트 노드, 드레인 노드, 소스 노드이다.
도 2의 (b)는 다른 실시예에 따른 리페어 트랜지스터 구조로서, 제1트랜지스터(T1) 및 제2트랜지스터(T2)는 병렬 구조로 배치되는 트랜지스터 구조이다.
도 2의 (b)를 참조하면, 다른 실시예에 따른 리페어 트랜지스터 구조에서, 제1트랜지스터(T1)의 게이트 노드(G1)와 제2트랜지스터(T2)의 게이트 노드(G2)는 하나의 노드(G)로 합쳐져 연결되고, 제1트랜지스터(T1)의 소스 노드(S1)와 제2트랜지스터(T2)의 소스 노드(S2)는 하나의 노드(S)로 합쳐져 연결된다.
한편, 공급 노드(D)는 제1트랜지스터(T1)의 드레인 노드(D1)와 연결되고, 제2트랜지스터(T2)의 드레인 노드(D2)와는 작은 캐패시터(C)에 의해 연결된다. 이러한 캐패시터(C)가 형성된 지점을 웰딩 포인트(WP: Welding Point)라 한다.
여기서, 트랜지스터들(T1, T2)의 소스 노드와 드레인 노드는 트랜지스터 타입(N 타입, P 타입) 또는 회로 특성상 반대일 수 있다.
도 2의 (b)를 참조하면, 제1트랜지스터(T1)의 게이트 노드(G1)와 제2트랜지스터(T2)의 게이트 노드(G2)에 동시에 게이트 신호가 인가되더라도, 캐패시터(C)로 인해, 제1트랜지스터(T1)만이 전류 Ib를 공급 노드(D)에서 출력 노드(S)로 도통시키는 정상적인 스위칭 소자로서 동작한다.
따라서, 제1트랜지스터(T1)만으로 이루어진 형태로 등가적으로 표현할 수 있다.
한편, 제1트랜지스터(T1)만이 전류 Ib를 공급 노드(D)에서 출력 노드(S)로 도통시키는 정상적인 스위칭 소자로서 동작할 수 있도록 한다면, 작은 캐패시터(C)의 위치 및 개수는 자유롭게 정해질 수 있다.
도 2의 (b)에 도시된 다른 실시예에 따른 리페어 트랜지스터 구조를 다시 설명하면, 제1트랜지스터(T1) 및 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에 병렬로 연결되되, 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에서 전류를 도통하지 못하도록 하는 캐패시터(C) 등의 웰딩패턴(Welding Pattern)이 형성되어 있다.
도 2의 (a) 및 (b)는, 해당 화소가 불량 화소가 아닌 정상 화소일 때, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 연결구조 및 동작상태를 나타낸 것이다.
해당 화소가 휘점화 또는 암점화가 되어 불량 화소로 된 경우, 해당 화소가 정상 화소로 동작할 수 있도록 리페어(Repair) 처리를 하게 된다. 화소의 리페어 처리는 이상에서 설명한 리페어 트랜지스터 구조를 활용하게 된다.
아래에서는, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에 리페어 처리를 도 3 내지 도 6을 참조하여 설명하고, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 각각에 대한 리페어 처리를 도 7을 참조하여 설명한다.
도 3은 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이전과 이후를 나타낸 도면이다.
도 3의 (a)는 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 정상 상태인 경우를 나타낸 도면이고, 도 3의 (b)는 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 휘점 또는 암점이 되어 불량 화소로 밝혀져 리페어 처리가 된 결과를 나타낸 도면이다.
도 3의 (a)를 참조하면, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬로 연결된다.
도 3의 (a)를 참조하면, 화소가 정상 상태이므로, 공통으로 인가되는 게이트 신호에 의해 제1트랜지스터(T1)와 제2트랜지스터(T2)가 함께 턴 온 되어, 제1트랜지스터(T1)와 제2트랜지스터(T2)를 거쳐서 전류(I)가 흐른다.
즉, 다수의 화소 중 리페어 처리 이전의 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬로 연결되어 함께 스위칭 소자로서 동작한다.
화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 어느 하나에 공정상 이물이 생겨 해당 화소가 휘점화 또는 암점화 되어 불량 화소로 밝혀진 경우, 해당 화소가 정상 화소로 동작하도록 리페어 처리를 하게 된다.
화소의 리페어 처리는, 일 실시예에 따른 리페어 트랜지스터 구조에서, 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2) 중에서 문제가 발생한 트랜지스터가 스위칭 소자로 동작하지 않고 회로 연결선처럼 동작하도록 문제가 발생한 트랜지스터의 소스 노드와 드레인 노드를 단락(Short) 시킨다.
도 3의 (b)는, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 제1트랜지스터(T1)에서 문제가 발생하여, 제1트랜지스터(T1)의 드레인 노드(D1)와 소스 노드(S1)를 단락시킴으로써, 리페어 처리가 된 상태를 나타낸 도면이다.
일 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 리페어 처리된 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 문제가 있는 트랜지스터를 단락시켜 나머지 트랜지스터만이 스위칭 소자로서 동작하도록 리페어 처리를 한다.
도 3의 (b)의 예시를 참조하면, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2) 중에서 제1트랜지스터(T1)에서 문제가 발생하여 해당 화소가 불량 화소로 되면, 제1트랜지스터(T1)의 드레인 노드(D1)와 소스 노드(S1)를 하나의 라인(400)처럼 단락시켜 리페어 처리를 한다.
이에 따라, 도 3의 (b)에 도시된 바와 같이, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2)는, 리페어 처리 이후, 제2트랜지스터(T2)만 있는 형태로 등가하여 표현할 수 있다.
도 3의 (b)를 참조하면, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이후, 제2트랜지스터(T1)만이 스위칭 소자로서 동작하여 전류(I')를 흐르게 하는데, 이러한 전류(I')는 리페어 처리 이전에 제1트랜지스터(T1)와 제2트랜지스터(T2)를 통해 흐르는 전류(I)와 다를 수 있다.
즉, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이후, 원하는 만큼의 전류(I)가 흐르지 않고 이보다 전류량이 감소한 전류(I')가 흐르게 되어, 리페어 처리가 이루어진 화소에서는 휘도 감소가 발생할 수 있다.
따라서, 리페어 처리된 화소에 대한 휘도 감소를 보상해주는 센싱 기능과 보상 기능에 대하여 뒤에서 도 16 내지 도 23을 참조하여 더욱 상세하게 설명한다.
위에서 설명한 바와 같이, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 리페어 처리된 화소에서, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나는 소스 노드와 드레인 노드가 단락되어 나머지만 스위칭 소자로서 동작한다.
아래에서는, 문제가 있는 제1트랜지스터(T1)의 드레인 노드(D1)와 소스 노드(S1)를 단락시키기 위한 리페어 처리가 가능하도록 하는 리페어 트랜지스터 구조와 리페어 처리 방법에 대하여, 도 4 내지 도 6을 참조하여 설명한다.
도 4 내지 도 6은 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리를 레이저 웰딩 공정으로 하기 전과 이후를 나타낸 도면이다.
도 4의 (a)는 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 리페어 처리되기 이전의 트랜지스터 구조를 나타낸 도면이다.
도 4의 (a)를 참조하면, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 적어도 하나의 화소(즉, 리페어 처리 이전의 화소)에서는, 제1트랜지스터(T1)의 소스 노드(S1)와 드레인 노드(D1) 중 적어도 하나와 이격되는 제1웰딩패턴(410)이 형성되고, 제2트랜지스터(T2)의 소스 노드(S2)와 드레인 노드(D2) 중 적어도 하나와 이격되는 제2웰딩패턴(420)이 형성되어 있다.
한편, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 리페어 처리된 적어도 하나의 다른 화소가 존재할 수 있는데, 이러한 적어도 하나의 다른 화소에서, 제1웰딩패턴(410) 및 제2웰딩패턴(420) 중 하나가 레이저를 조사하는 레이저 웰딩(Laser Welding) 공정을 통해 웰딩(Welding) 되어 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나의 소스 노드와 드레인 노드를 연결해주는 연결패턴이 형성되어 있을 수 있다.
제1트랜지스터(T1)와 제2트랜지스터(T2) 중 제1트랜지스터(T1)에서 문제가 발생한 경우에 대한 리페어 처리 이후를 도시한 도 4의 (b)를 참조하면, 제1웰딩패턴(410)은 레이저를 조사하는 레이저 웰딩 공정을 통해 웰딩되어, 제1트랜지스터(T1)의 소스 노드(S1)와 드레인 노드(D1)를 연결해주는 연결패턴이 형성된다.
도 4의 (b)를 참조하면, 연결패턴은, 레이저 웰딩 공정을 통해, 제1트랜지스터(T1)의 소스 노드(S1) 및 드레인 노드(D1)와 제1웰딩패턴(410) 사이에 형성된 웰딩 파티클(Welding Particle, 411, 412)일 수도 있고, 제1웰딩패턴(410)과 웰딩 파티클(411, 412)을 모두 포함하는 것일 수도 있다. 여기서, 웰딩 파티클(411, 412)은 레이저 웰딩 공정을 통해 제1웰딩패턴(410)의 일부가 변경되어 생성되거나, 제1트랜지스터(T1)의 소스 노드(S1) 및 드레인 노드(D1)의 일부가 변경되어 생성된 것일 수 있다.
이에 따라, 제1트랜지스터(T1)는 스위칭 소자로서 동작을 하지 못하고 신호 라인과 같아지며, 제2트랜지스터(T2)만 스위칭 소자로서 동작을 하게 된다.
도 5는 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 리페어 처리 되기 이전 상태(도 4의 (a))를 예시적인 단면도로 나타낸 도면이고, 도 6은 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 리페어 처리된 이후 상태(도 4의 (b))를 예시적인 단면도로 나타낸 도면이다. 도 5 및 도 6에서는 게이트 노드, 드레인 노드 및 소스 노드를 게이트 전극, 드레인 전극 및 소스 전극으로 각각 기재한다.
도 4의 (a)와 동일한 도 5의 (a)를 단면도로 나타낸 도 5의 (b)를 참조하면, 제1트랜지스터(T1)의 게이트 노드(G1)와 제2트랜지스터(T2)의 게이트 전극(G2)이 형성되고, 그 위에, 게이트 절연막(GI: Gate Insulator, 510)이 형성된다.
게이트 절연막(510) 위에, 제1트랜지스터(T1)의 액티베이션 층(Activation Layer, 520)과 제2트랜지스터(T2)의 액티베이션 층(530)이 형성된다.
제1트랜지스터(T1)의 액티베이션 층(520)과 제2트랜지스터(T2)의 액티베이션 층(530)이 형성된 이후, 제1트랜지스터(T1)의 드레인 전극(D1) 및 소스 전극(S1)과, 제2트랜지스터(T2)의 드레인 전극(D2) 및 소스 전극(S2)이 형성된다. 여기서, 제1트랜지스터(T1)의 소스 전극(S1)과 제2트랜지스터(T2)의 드레인 전극(D2)은 하나의 전극으로 형성된다.
이렇게 형성된 제1트랜지스터(T1)와 제2트랜지스터(T2)를 보호하기 위하여, 패시베이션 층(Passivation Layer, 540)과 오버코트 층(Overcoat Layer, 550)이 그 위에 형성된다.
도 5의 (b)를 참조하면, 오버코트 층(550) 위에 제1트랜지스터(T1)의 단락을 위한 제1웰딩패턴(410)과 제2트랜지스터(T2)의 단락을 위한 제2웰딩패턴(420)이 형성된다.
제1웰딩패턴(410)은, 제1트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1)으로부터 이격되어 형성되되, 소스 전극(S1)과 드레인 전극(D1)을 단락시킬 수 있도록, 소스 전극(S1)과 드레인 전극(D1) 간의 거리에 대응되는 길이를 갖고 형성될 수 있다.
또한, 제2웰딩패턴(420)도, 제2트랜지스터(T1)의 소스 전극(S2)과 드레인 전극(D2)으로부터 이격되어 형성되되, 소스 전극(S2)과 드레인 전극(D2)을 단락시킬 수 있도록, 소스 전극(S2)과 드레인 전극(D2) 간의 거리에 대응되는 길이를 갖고 형성될 수 있다.
여기서, 제1웰딩패턴(410)과 제2웰딩패턴(420)은, 일 예로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium-Tin-Zinc-Oxide 등의 투명 전극이거나, 금속 또는 금속 산화물로 되어 있을 수 있다.
도 5의 (b)에 도시된 트랜지스터 구조가, 유기발광표시장치의 구동 트랜지스터를 2개의 구동 트랜지스터로 구성한 구조인 경우, 제2트랜지스터(T2)의 소스 전극(S2)에 유기발광다이오드(OLED)의 애노드 전극이 연결될 수 있다. 여기서, 애노드 전극은, 제1웰딩패턴(410)과 제2웰딩패턴(420)과 동일하게, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium-Tin-Zinc-Oxide 등의 투명 전극이거나, 금속 또는 금속 산화물로 되어 있어, 제1웰딩패턴(410)과 제2웰딩패턴(420)을 형성하는 공정과 함께 형성될 수 있다.
도 4의 (b)와 동일한 도 6의 (a)를 단면도로 나타낸 도 6의 (b)를 참조하면, 공정상 이물이 발생하는 등의 문제가 있는 제1트랜지스터(T1)를 단락 시키기 위한 제1웰딩패턴(410)에 레이저를 조사하는 레이저 웰딩 공정을 통해, 제1트랜지스터(T1)의 드레인 전극(D1) 및 소스 전극(S1)을 연결해주는 연결패턴이 형성된다.
이에 따라, 제1트랜지스터(T1)의 드레인 전극(D1), 드레인 전극 연결부(411), 제1웰딩패턴(410), 소스 전극 연결부(412), 소스 전극(S1)이 하나의 신호 라인처럼 연결됨으로써, 제1트랜지스터(T1)의 드레인 전극(D1)과 소스 전극(S1)이 단락되어, 제1트랜지스터(T1)가 스위칭 소자로서 동작하지 못하도록 한다.
여기서, 드레인 전극 연결부(411)와 소스 전극 연결부(412)는 레이저 웰딩 공정을 통해 새롭게 생겨난 웰딩 파티클(Welding Particle)이고, 연결패턴은 이러한 웰딩 파티클(드레인 전극 연결부(411), 소스 전극 연결부(412))일 수도 있고, 웰딩 파티클(드레인 전극 연결부(411), 소스 전극 연결부(412))과 제1웰딩패턴(410)을 포함하는 것일 수도 있다.전술한 바와 같은 리페어 처리 이전의 화소, 즉, 제1웰딩패턴(410) 및 제2웰딩패턴(420)이 형성되어 있는 적어도 하나의 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬로 연결되어 함께 스위칭 동작을 한다.
한편, 리페어 처리가 된 화소, 즉, 제1웰딩패턴(410) 및 제2웰딩패턴(420) 중 하나가 웰딩되어 연결패턴이 형성되어 있는 적어도 하나의 다른 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나만이 스위칭 동작을 한다.
한편, 일 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)는, 일 예로, 유기발광표시장치일 수도 있고 액정표시장치(LCD)일 수도 있다.
일 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)가 유기발광표시장치인 경우, 다수의 화소 각각에 배치되는 제1트랜지스터(T1) 및 제2트랜지스터(T2)는, 다수의 화소 각각에서 유기발광다이오드를 구동하는 구동 트랜지스터(Driving Transistor)와, 구동 트랜지스터의 게이트 노드에 전압을 전달하는 스위칭 트랜지스터(Switching Transistor)와, 구동 트랜지스터의 소소 노드 또는 드레인 노드에 전압을 전달하는 센싱 트랜지스터(Sensing Transistor) 등 중 하나에 대한 리페어 처리를 위한 리던던시 트랜지스터 세트(Redundancy Transistor Set)이다.
일 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)가 가 액정표시장치인 경우, 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 게이트 노드는 게이트 라인에 동시에 연결되고, 제1트랜지스터(T1) 및 제2트랜지스터(T2) 중 하나(예: T1)의 소스 노드가 데이터 라인과 연결되며 나머지(예: T2)의 드레인 노드가 화소 전극과 연결될 수 있다.
이상에서는, 하나의 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬 구조로 배치되는 일 실시예에 따른 리페어 트랜지스터 구조와 이를 활용한 리페어 처리에 대하여 설명하였다.
아래에서는, 하나의 화소 내 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬구조로 배치되는 다른 실시예에 따른 리페어 트랜지스터 구조와 이를 활용한 리페어 처리에 대하여, 도 7을 참조하여 설명한다.
도 7은 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소의 리페어 처리 이전과 이후를 나타낸 도면이다.
도 7의 (a)는, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 정상 상태인 경우를 나타낸 도면이고, 도 7의 (b)는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 휘점 또는 암점이 되어 불량 화소로 밝혀져 리페어 처리가 된 결과를 나타낸 도면이다.
도 7의 (a) 및 (b)를 참조하면, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에서는, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬 구조로 배치된다. 도 7의 (a)를 참조하면, 표시패널(110)의 다수의 화소 중에는 리페어 처리가 되지 않은 화소가 적어도 하나 존재하는데, 이러한 적어도 하나의 화소 각각에는, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에서 병렬로 연결되고, 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에서 전류를 도통하지 못하도록 하는 웰딩패턴(710)이 형성되어 있을 수 있다.
도 7의 (a)에서는, 웰딩패턴(710)이 캐패시터인 것으로 도시되었으나, 이뿐만 아니라, 웰딩 포인트(WP)에 형성되어 제2트랜지스터(T2)가 전류를 도통시키지 않도록 해주고 웰딩이 가능하다면 그 어떠한 것도 웰딩패턴(710)으로 이용될 수 있다.
한편, 도 7의 (a)를 참조하면, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬 구조로 배치되는 경우, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에서 병렬로 배치되고, 공급단(D)과 출력단(S) 중 적어도 하나(도 7에서는 D)와 제2트랜지스터(T2) 사이에 웰딩패턴(710) 대신에 단선 지점이 형성될 수도 있다. 이 경우, 리페어 처리 시, 단선 지점을 웰딩하여 연결시킬 수 있다. 다만, 설명의 편의를 위해, 아래에서는, 공급단(D)과 출력단(S) 중 적어도 하나(도 7에서는 D)와 제2트랜지스터(T2) 사이에 웰딩패턴(710)이 연결된 것으로 설명한다.
도 7의 (a)를 참조하면, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 리페어 처리 이전의 화소에서는, 웰딩패턴(710) 또는 단선 지점으로 인해 제1트랜지스터(T1)만을 통해 공급단(D)에서 출력단(S)으로 전류 I가 도통된다.
다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소에서 제1트랜지스터(T1)에 문제가 발생한 경우, 해당 화소에 대한 리페어 처리를 위해, 제1트랜지스터(T1)과 공급단(D) 사이 또는 제1트랜지스터(T1)과 출력단(S) 사이의 한 지점(701, 702)을 커팅시키고, 레이저 웰딩 공정을 통해 웰딩패턴(710) 또는 단선 지점을 웰딩시킨다. 이에 따라, 웰딩패턴(710) 또는 단선 지점이 웰딩된 지점에는 연결패턴(720)이 형성된다.
웰딩패턴(710) 또는 단선 지점이 형성된 웰딩 포인트(WP: Welding Point)는, 제2트랜지스터(T2)의 드레인 노드(D2)와 공급단(D) 사이에 위치하거나, 제2트랜지스터(T2)의 소스 노드(S2)와 출력단(S) 사이에 위치하거나, 제2트랜지스터(T2)의 드레인 노드(D2)와 공급단(D) 사이와 제2트랜지스터(T2)의 소스 노드(S2)와 출력단(S) 사이에 모두 위치할 수도 있다.
도 7의 (b)를 참조하면, 전술한 바와 같이 리페어 처리된 화소는 표시패널(110)의 다수의 화소 중 적어도 하나 존재할 수도 있는데, 이러한 적어도 하나의 화소에서는, 제1트랜지스터(T1)가 공급단(D)과 출력단(S) 중 적어도 하나와 커팅되어 있고, 제2트랜지스터(T2)가 공급단(D)과 출력단(S) 사이에서 전류를 도통하도록 하는 연결패턴이 형성되어 있을 수 있다. 여기서, 연결패턴은 웰딩패턴(710)이 웰딩되어 형성된 것이다.
이와 같이 연결패턴이 형성된 화소에서는, 제2트랜지스터(T2)만을 통해 공급단(D)에서 출력단(S)으로 전류 I'가 도통된다.
따라서, 도 7의 (b)에 도시된 바와 같이, 리페어 처리된 화소에서는 제2트랜지스터(T2)만 있는 형태로 등가적으로 표현될 수 있다.
다른 실시예에 따른 리페어 트랜지스터 구조에서 제2트랜지스터(T2)는 제1트랜지스터(T1)의 리던던시(Redundancy) 트랜지스터이며, 이러한 점 때문에, 개구율, 표시패널(110)의 크기, 개구율 등을 고려하여, 제2트랜지스터(T2)의 사이즈를 제1트랜지스터(T1)의 사이즈보다 작게 설계할 수 있다. 여기서, 트랜지스터의 사이즈는, 트랜지스터의 전류구동능력과 관련된 것으로서, 채널 폭(W), 채널 길이(L) 등에 의해 결정될 수 있다.
한편, 다른 실시예에 따른 리페어 트랜지스터 구조에서, 리페어 처리 이전에 제1트랜지스터(T1)를 통해 흘렀던 전류(I)에 비해, 리페어 처리 이후에 제2트랜지스터(T2)를 통해 흐르는 전류(I')가 감소할 수 있으며, 이 경우, 해당 화소에서의 휘도 감소가 발생할 수 있다.
이를 위해, 리페어 처리 이후, 데이터 구동부(120)는, 연결패턴이 형성되어 있는 화소에 대하여, 제2트랜지스터(T2)와 제1트랜지스터(T1) 간의 사이즈 차이에 따라 보상된 데이터 전압을 공급할 수 있다.
이와 관련하여, 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 다수의 화소 중 리페어 처리되는 화소의 개수가 많지 않은 경우, 전류 감소와, 이에 따른 휘도 감소의 영향이 그리 크지 않을 것이다. 하지만, 해당 화소의 개수가 많아지거나, 전류 감소, 휘도 감소의 폭이 너무 큰 경우, 휘도 감소를 보상해줄 필요가 있을 것이다. 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소가 리페어 처리된 이후, 휘도 감소가 보상될 수 있는데 이에 대해서는 뒤에서 도 16 내지 도 23을 참조하여 더욱 상세하게 설명한다.
다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)는 유기발광표시장치일 수도 있고 액정표시장치(LCD)일 수도 있다.
다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)가 유기발광표시장치인 경우, 다수의 화소 각각에 배치되는 제1트랜지스터(T1) 및 제2트랜지스터(T2)는, 다수의 화소 각각에서 유기발광다이오드를 구동하는 구동 트랜지스터(Driving Transistor)와, 구동 트랜지스터의 게이트 노드에 전압을 전달하는 스위칭 트랜지스터(Switching Transistor)와, 구동 트랜지스터의 소소 노드 또는 드레인 노드에 전압을 전달하는 센싱 트랜지스터(Sensing Transistor) 등 중 하나에 대한 리페어 처리를 위한 리던던시 트랜지스터 세트(Redundancy Transistor Set)이다.
다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 표시장치(100)가 액정표시장치인 경우, 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 게이트 노드는 게이트 라인에 동시에 연결되고, 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 소스 노드는 데이터 라인과 함께 연결되며, 제2트랜지스터(T2)의 드레인 노드는, 웰딩패턴(710)을 통해, 제1트랜지스터(T1)의 드레인 노드와 연결된 화소 전극에 연결될 수 있다.
이상에서는, 유기발광표시장치 또는 액정표시장치 등일 수 있는 표시장치(100)의 각 화소에 대한 리페어 처리가 가능하도록, 각 화소 내 트랜지스터 구조에 대하여 2가지 리페어 트랜지스터 구조를 예로 들어 설명하였다.
아래에서는, 이상에서 설명한 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조가 화소에 적용한 유기발광표시장치와 액정표시장치 각각에 대하여 설명한다.
먼저, 표시장치(100)가 유기발광표시장치인 경우, 유기발광표시장치에서, 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조가 적용된 화소와, 리페어 처리 및 이에 따른 휘도 보상에 대하여 설명한다.
도 8은 유기발광표시장치에서, 리페어 트랜지스터 구조가 없는 화소에 대한 등가회로도이다.
도 8을 참조하면, 유기발광표시장치의 일반적인 각 화소, 즉, 리페어 트랜지스터 구조가 없는 각 화소는, 일 예로, 유기발광다이오드(OLED)와, 구동전압(EVDD)을 공급받고 유기발광다이오드(OLED)를 구동시키기 위한 구동 트랜지스터(DT)와, 제1 게이트 라인(GL)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며 데이터 라인(DL)과 구동 트랜지스터(DT)의 게이트 노드 사이에 연결되는 스위칭 트랜지스터(SWT: Switching Transistor)와, 제2 게이트 라인(GL')을 통해 공급된 센싱 신호(SENSE)에 의해 제어되며 기준전압(Vref)이 공급되는 기준전압 라인(RVL: Reference Voltage Line)과 구동 트랜지스터(DT)의 소스 노드 사이에 연결되는 센싱 트랜지스터(SENT: Sensing Transistor)와, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드 사이에 연결되는 스토리지 캐패시터(Cstg: Storage Capacitor) 등을 포함한다.
도 8에 예시된 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 적어도 하나에, 이상에서 설명한 일 실시예 또는 다른 실시예에 따른 트랜지스터 리페어 구조가 적용될 수 있다.
즉, 표시장치(100)가 유기발광표시장치인 경우, 제1트랜지스터(T1)는, 각 화소에서 유기발광다이오드(OLED)를 구동하기 위한 구동 회로부(도 8에서 유기발광다이오드(OLED)를 제외한 나머지 회로 부분) 내 트랜지스터들(예: DT, SWT, SENT 등) 중 하나일 수 있다. 따라서, 제2트랜지스터(T2)는, 리페어 처리 이후, 제1트랜지스터(T1)와 동일한 기능을 하는 트랜지스터일 수 있다.
도 9는 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 스위칭 트랜지스터(SWT)가 일 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 9를 참조하면, 리페어 처리 이전에는, 제1트랜지스터(T1)와 제2트랜지스터(T2)는, 스캔신호(SCAN)를 동시에 게이트 노드로 동시에 인가받아 턴 온 된다. 그리고, 제1트랜지스터(T1)는 데이터 전압을 인가받아 제2트랜지스터(T2)를 통해 구동 트랜지스터(DT)의 게이트 노드로 공급해준다. 즉, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 모두 스위칭 동작을 하여 1개의 스위칭 트랜지스터(SWT)와 같은 역할을 한다.
도 9를 참조하면, 제1트랜지스터(T1)의 문제 발생에 따라, 제1트랜지스터(T1)는 신호 라인처럼 단락되는 리페어 처리가 된다. 이러한 리페어 처리 이후, 제2트랜지스터(T2)만 스위칭 소자로서 동작하여 1개의 스위칭 트랜지스터(SWT)와 같은 역할을 한다.
리페어 처리 이후, 등가 회로는, 도 8의 회로에서 스위칭 트랜지스터(SWT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
도 10은 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 구동 트랜지스터(DT)가 일 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 10을 참조하면, 리페어 처리 이전에, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 센싱 트랜지스터(SWT)로부터 데이터 전압을 게이트 노드로 동시에 인가받는다.
도 10을 참조하면, 구동전압(EVDD)이 제1트랜지스터(T1)의 드레인 노드에 인가되어, 턴 온 된 제1트랜지스터(T1)와 제2트랜지스터(T2)의 동작에 따라, 제2트랜지스터(T2)의 소스 노드(S2)에 일정 전압을 인가되게 한다.
따라서, 도 10을 참조하면, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 함께 동작하여 1개의 구동 트랜지스터(DT)와 같은 역할을 한다.
도 10을 참조하면, 제1트랜지스터(T1)의 문제 발생에 따라 리페어 처리가 이루어져, 제1트랜지스터(T1)는 단락된다.
이러한 리페어 처리 이후, 제2트랜지스터(T2)만이, 단독으로, 1개의 구동 트랜지스터(DT)의 역할을 한다.
리페어 처리 이후의 등가 회로는, 도 8의 회로에서 구동 트랜지스터(DT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
도 11은 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 센싱 트랜지스터(SENT)가 일 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 11을 참조하면, 리페어 처리 이전에, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 센싱신호(SENSE)를 동시에 인가받는다.
그리고, 제2트랜지스터(T2, 또는 T1일 수도 있음)가 기준전압 라인(RVL)으로부터 기준전압을 공급받아, 제1트랜지스터(T1)을 통해 구동 트랜지스터(DT)의 소스 노드에 기준전압을 인가해줄 수 있다.
따라서, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 함께 동작하여, 1개의 센싱 트랜지스터(SENT)와 같은 역할을 한다.
도 11을 참조하면, 제1트랜지스터(T1)의 문제 발생에 따라, 제1트랜지스터(T1)를 단락시키는 리페어 처리가 이루어진다.
이러한 리페어 처리 이후, 제2트랜지스터(T2)만이, 스위칭 소자로서 동작하여 1개의 센싱 트랜지스터(SENT)와 같은 역할을 한다.
리페어 처리 이후의 등가 회로는, 도 8의 회로에서 센싱 트랜지스터(SENT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
도 9 내지 도 11에서는, 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT) 중 하나에 일 실시예에 따른 리페어 트랜지스터 구조가 적용되었으나, 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT) 중 둘 이상에 일 실시예에 따른 리페어 트랜지스터 구조가 적용될 수도 있다.
아래에서는, 도 8에 예시된 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 적어도 하나에, 다른 실시예에 따른 트랜지스터 리페어 구조가 적용된 경우를 도 12 내지 도 14를 참조하여 설명한다.
도 12는 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 구동 트랜지스터(DT)가 다른 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 12를 참조하면, 리페어 처리 이전에는, 제1트랜지스터(T1)와 제2트랜지스터(T2)는, 센싱 트랜지스터(SWT)를 통해 데이터 전압(Vdata)를 게이트 노드로 동시에 인가받는다.
하지만, 캐패시터(C) 때문에, 제2트랜지스터(T2)는 구동전압(EVDD)을 인가받아 유기발광다이오드(OLED)로 흐르게 할 전류를 도통시키지 못하고, 제1트랜지스터(T1)만이 구동전압(EVDD)을 인가받아 유기발광다이오드(OLED)로 흐르게 할 전류를 도통시킨다.
따라서, 리페어 처리 이전에는, 제1트랜지스터(T1)만이 1개의 구동 트랜지스터(DT)와 같은 역할을 한다.
리페어 처리 이전의 등가 회로는, 도 8의 회로에서 구동 트랜지스터(DT)가 제1트랜지스터(T1)로 교체된 것과 동일하다.
도 12를 참조하면, 제1트랜지스터(T1)에 문제가 발생한 경우, 제1트랜지스터(T1)는 커팅되고, 웰딩 포인트(WP)에 형성된 캐패시터(C)는 레이저 웰딩 공정을 통해 웰딩된다.
이러한 리페어 처리 이후, 제2트랜지스터(T2)만이 구동전압(EVDD)을 인가받아 유기발광다이오드(OLED)로 흐르게 할 전류를 도통시킨다.
이 경우, 제2트랜지스터(T2)만이 1개의 구동 트랜지스터(DT)와 같은 역할을 한다.
이 경우의 등가 회로는, 도 8의 회로에서 구동 트랜지스터(DT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
도 13은 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 스위칭 트랜지스터(SWT)가 다른 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 13을 참조하면, 리페어 처리 이전에는, 제1트랜지스터(T1)와 제2트랜지스터(T2)는, 스캔신호(SCAN)를 동시에 게이트 노드로 동시에 인가받는다.
하지만, 캐패시터(C)로 인해, 제2트랜지스터(T2)는 데이터 라인(DL)을 통해 공급된 데이터 전압을 구동 트랜지스터(DT)의 게이트 노드에 인가해주지 못하지만, 제1트랜지스터(T1)만이 데이터 라인(DL)을 통해 공급된 데이터 전압을 구동 트랜지스터(DT)의 게이트 노드에 인가해준다.
따라서, 리페어 처리 이전에는, 제1트랜지스터(T1)만이 1개의 스위칭 트랜지스터(SWT)와 같은 역할을 한다.
리페어 처리 이전의 등가 회로는, 도 8의 회로에서 스위칭 트랜지스터(SWT)가 제1트랜지스터(T1)로 교체된 것과 동일하다.
도 13을 참조하면, 제1트랜지스터(T1)에 문제가 발생하면, 제1트랜지스터(T1)는 커팅되고 캐패시터(C)가 웰딩되는 리페어 처리가 이루어진다.
이러한 리페어 처리 이후에는, 제2트랜지스터(T2)만이, 데이터 라인(DL)을 통해 공급된 데이터 전압을 구동 트랜지스터(DT)의 게이트 노드에 인가해주는 1개의 스위칭 트랜지스터(SWT)와 같은 역할을 한다.
리페어 처리 이후의 등가회로는, 도 8의 회로에서 스위칭 트랜지스터(SWT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
도 14는 유기발광표시장치의 화소 내 3가지 트랜지스터(DT, SWT, SENT) 중 센싱 트랜지스터(SENT)가 다른 실시예에 따른 트랜지스터 리페어 구조로 되어 있는 경우를 나타낸 등가회로도이다.
도 14를 참조하면, 리페어 처리 이전에, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 센싱신호(SENSE)를 동시에 인가받는다.
하지만, 캐패시터(C)에 의해, 제2트랜지스터(T2)는, 기준전압 라인(RVL)으로부터 공급된 기준전압을 구동 트랜지스터(DT)의 소스 노드에 인가해주지 못하고, 제1트랜지스터(T1)만이, 기준전압 라인(RVL)으로부터 공급된 기준전압을 구동 트랜지스터(DT)의 소스 노드에 인가해줄 수 있다.
따라서, 리페어 처리 이전에는, 제1트랜지스터(T1)만이, 1개의 센싱 트랜지스터(SENT)와 같은 역할을 한다.
리페어 처리 이전의 등가 회로는, 도 8의 회로에서 센싱 트랜지스터(SENT)가 제1트랜지스터(T1)로 교체된 것과 동일하다.
도 14를 참조하면, 제1트랜지스터(T1)에 문제가 발생하면, 제1트랜지스터(T1)가 커팅되고 캐패시터(C)가 웰딩되는 리페어 처리가 이루어진다.
이러한 리페어 처리 이후에는, 제2트랜지스터(T2)만이, 기준전압 라인(RVL)으로부터 공급된 기준전압을 구동 트랜지스터(DT)의 소스 노드에 인가해주는 1개의 센싱 트랜지스터(SENT)와 같은 역할을 한다.
리페어 처리 이후의 등가회로는, 도 8의 회로에서 센싱 트랜지스터(SENT)가 제2트랜지스터(T2)로 교체된 것과 동일하다.
일 실시예에 따른 리페어 트랜지스터 구조가 화소 내 각 트랜지스터(DT, SWT, SENT)에 적용된 도 9 내지 도 11의 화소와, 다른 실시예에 따른 리페어 트랜지스터 구조가 화소 내 각 트랜지스터(DT, SWT, SENT)에 적용된 도 12 내지 도 14의 화소에서, 해당 리페어 처리가 이루어진 이후에는, 제1트랜지스터(T1)와 제2트랜지스터(T1) 중 하나의 트랜지스터인 제2트랜지스터(T2)만이 정상적으로 동작한다. 따라서, 리페어 처리 이후의 화소 구조는 도 15와 같이 도시될 수도 있다.
도 15에서, 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT) 중 하나는, 제1트랜지스터(T1)와 제2트랜지스터(T1) 중 정상적으로 동작하는 제2트랜지스터(T2)이다.
도 16은 유기발광표시장치에서, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 리페어 과정과, 리페어 처리된 화소의 휘도 보상 과정을 나타낸 도면이다.
도 16을 참조하면, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조가 적용된 RGBW 화소 구조에서, 녹색(G) 화소가 불량 화소가 되어, 불량 화소인 녹색 화소를 해당 리페어 트랜지스터 구조에 맞는 리페어 처리에 따라 정상 화소로 리페어 하게 되면, 리페어 처리된 녹색(G) 화소는, 리페어 처리 이후 유기발광다이오드(OLED)로 공급되는 전류가 감소하여, 정해진 색상인 녹색(G)을 순수하게 내는 것이 아니라, 휘도가 감소한 녹색(g)을 내게 된다.
이에, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소들이 정의된 표시패널(110)을 포함하는 표시장치(100)는, 다수의 화소 중 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나만이 동작하도록 리페어 처리된 화소의 휘도 감소를 보상하는 보상 회로부를 더 포함할 수 있다.
도 17은 유기발광표시장치에서, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 처리된 화소의 휘도 보상을 위한 회로를 나타낸 도면이다.
도 17을 참조하면, 리페어 처리된 화소의 휘도 보상을 위한 회로는, 리페어 처리 된 화소 구조를 도시한 도 15의 등기 회로에, 위에서 언급한 보상 회로부가 더 포함된다.
도 17을 참조하면, 보상 회로부는, 각 화소의 휘도를 센싱하는 센싱부(1710)와, 센싱부(1710)에서 센싱된 각 화소의 휘도 차이를 보상하는 보상부(1720)를 포함할 수 있다.
전술한 보상부(1720)는, 센싱된 각 휘소의 휘도를 토대로, 각 화소별 휘도 차이를 산출하여, 어떠한 화소에서 얼마만큼의 휘도가 보상되어야 하는지를 휘도 보상값으로서 결정할 수 있다.
이후, 보상부(1720)는, 결정된 휘도 보상값을 데이터 구동부(120)로 출력하여 데이터 구동부(120)로 하여금 해당 화소로 데이터 전압을 공급할 때, 휘도 보상값에 따라 변환된 데이터 전압이 공급되도록 할 수 있다. 또는, 보상부(1320)는, 결정된 휘도 보상값에 따라 데이터 구동부(120)로 공급할 데이터를 변환하여 변환 데이터를 데이터 구동부(120)로 공급해줄 수도 있다.
이러한 보상부(1720)는, 타이밍 컨트롤러(140)의 내부에 포함될 수 있고, 경우에 따라서는, 타이밍 구동부(120)의 내부에 포함되거나, 타이밍 구동부(120) 및 타이밍 컨트롤러(140)의 외부에 포함될 수도 있다.
또한, 센싱부(1710)에서 센싱된 각 화소의 휘도는 메모리(미도시)에 저장되 업데이트 될 수 있다. 이상에서 간략하게 설명한 리페어 된 화소의 휘도 감소 보상 방식을, 도 18의 타이밍도와 도 19 내지 도 22의 각 단계별 동작 회로도를 참조하여 더욱 상세하게 설명한다.
도 18은, 유기발광표시장치에서, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 처리된 화소의 휘도 보상을 위한 타이밍도이다.
도 18을 참조하면, 표시패널(110)에서 리페어 된 화소의 휘도 감소를 보상하기 위한 센싱 모드는, 초기화 단계(Initial Step), 프로그램 단계(Program Step), 준비 단계(Standby Step) 및 센싱 단계(Sensing Step)로 이루어진다.
도 18을 참조하면, 리페어 된 화소의 휘도 감소를 보상하기 위한 센싱 모드가, 초기화 단계(Initial Step), 프로그램 단계(Program Step), 준비 단계(Standby Step) 및 센싱 단계(Sensing Step)의 순서대로 진행되도록, 타이밍 컨트롤러(140)는, 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT)의 동작을 제어하거나 ADC(Analog Digital Converter) 및 센싱 노드(Ns) 간의 연결을 온-오프 하는 샘플링 스위치(SAM)와, Vpre 공급단(기존전압 공급단) 및 센싱 노드(Ns) 간의 연결을 온-오프 하는 스위치(SPRE) 각각의 스위칭 동작을 제어할 수 있다.
스위칭 트랜지스터(SWT)로의 스캔 신호(SCAN)의 신호 레벨을 제어함으로써, 스위칭 트랜지스터(SWT)의 스위칭 동작이 제어될 수 있다. 그리고, 센싱 트랜지스터(SENT)로의 센싱 신호(SENSE)의 신호 레벨을 제어함으로써, 센싱 트랜지스터(SENT)의 스위칭 동작이 제어될 수 있다. 이에 따라, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드 간의 전압차이(Vgs)가 제어되어 구동 트랜지스터(DT)의 스위칭 동작이 제어될 수 있다.
아래에서는, 도 19 내지 도 22를 참조하여, 리페어 된 화소의 휘도 감소를 보상하기 위한 센싱 모드의 각 단계별 동작을 설명한다.
도 19 내지 도 22는 유기발광표시장치에서, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 된 화소의 휘도 보상을 위한 센싱 모드의 각 단계별 동작 회로도이다.
도 19는 초기화 단계(Initial Step)의 동작 회로도이고, 도 20은 프로그램 단계(Program Step)의 동작 회로도이며, 도 21은 준비 단계(Standby Step)의 동작 회로도이고, 도 22는 센싱 단계(Sensing Step)의 동작 회로도이다.
초기화 단계(Initial Step)의 동작 회로도인 도 19를 참조하면, 리페어 된 화소의 휘도 감소를 보상하기 센싱 동작의 초기화 단계(Initial Step)는, 각 노드의 전압을 초기화시키는 단계로서, 로우(Low) 레벨의 스캔 신호(SCAN)가 공급되어 스위칭 트랜지스터(SWT)가 OFF 되고, 로우 레벨의 센싱 신호(SENSE)가 공급되어 센싱 트랜지스터(SENT)가 OFF 된다.
이러한 초기화 단계(Initial Step)에서, 샘플링 전압(Vsam)을 ADC(Analog Digital Converter)에 읽기 위해, ADC 및 센싱 노드(Ns) 간의 연결을 온-오프 하는 샘플링 스위치(SAM)가 OFF 되어 있다.
이러한 초기화 단계(Initial Step)에서, Vdata는 인가되지 않는다.
또한, 초기화 단계(Initial Step)에서, Vpre 공급단 및 센싱 노드(Ns) 간의 연결을 온-오프 하는 스위치(SPRE)는 OFF 되어 있다가 ON 된다.
프로그램 단계(Program Step)의 동작 회로도인 도 20을 참조하면, 프로그램 단계(Program Step)는 구동 트랜지스터(DT)의 게이트와 소스 사이에 연결된 스토리지 캐패시터(Cstg)를 충전(Charging) 하는 단계이다.
스토리지 캐패시터(Cstg)의 충전으로 위해, 프로그램 단계(Program Step)에서는, 데이터 전압(Vdata)의 인가 시, 로우 레벨의 스캔 신호(SCAN)가 하이(High) 레벨로 바뀌어 스위칭 트랜지스터(SWT)를 턴 온 시켜, 구동 트랜지스터(DT)의 게이트에 정전압 Vdata가 인가된다.
이때, SPRE 스위치가 온 되어 있는 상태에서, 센싱 신호(SENSE)의 신호 레벨이 하이 레벨로 바뀌어 센싱 트랜지스터(SENT)가 턴 온 되기 때문에, 구동 트랜지스터(DT)의 소스에 정전압 Vpre(기준전압(Reference Voltage) Vref라고도 함)가 인가된다.
따라서, 구동 트랜지스터(DT)의 게이트와 소스 사이에 연결된 스토리지 캐패시터(Cstg) 양단에 정전압 Vdata와 Vpre가 인가되어 Vdata-Vpre 만큼의 전위차(△V)에 해당하는 전하량이 스토리지 캐패시터(Cstg)에 충전된다.
스토리지 캐패시터(Cstg)가 충전되는 동안, 구동 트랜지스터(DT)의 소스에 인가된 정전압 Vpre와 기저전압(EVSS) 간의 전위차(|Vpre-EVSS|)가 유기발광다이오드(OLED)의 문턱 전압보다 높지 않도록, 정전압 Vpre 또는 기저전압(EVSS)이 조절되어 있어, 유기발광다이오드(OLED)로는 전류가 흐르지 않는다.
스토리지 캐패시터(Cstg)가 충전된 이후, 하이 레벨의 스캔 신호(SCAN)가 로우 레벨로 바뀌어 스위칭 트랜지스터(SWT)가 턴 오프되고, 하이 레벨의 센싱 신호(SENSE)가 로우 레벨로 바뀌어 센싱 트랜지스터(SENT)가 턴 오프된다. 이후, 프로그램 단계(Program Step)의 끝에서, SPRE 스위치가 오프 되어, 정전압 Vpre가 구동 트랜지스터(DT)의 소스에 인가되지 않는다.
준비 단계(Standby Step)의 동작 회로도인 도 21을 참조하면, 준비 단계(Standby Step)는 휘도 센싱을 위한 센싱 노드(Ns)의 전압이 변화하는 단계이다.
준비 단계(Standby Step)의 시작 시점에서, 구동 트랜지스터(DT)의 게이트와 소스 양단에 일정한 전위차(Vdata-Vpre)가 형성되어 있어 구동 트랜지스터(DT)가 턴 온 되어 있고, 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT), SPRE 스위치, SAM 스위치가 모두 오프 되어 있다. 또한, 준비 단계(Standby Step)의 시작 시점에서, 유기발광다이오드(OLED)로는 전류가 흐르지 않는 상태이다.
준비 단계(Standby Step)가 시작된 이후, 센싱 신호(SENSE)가 하이 레벨로 바뀌어 센싱 트랜지스터(SENT)가 준비 단계(Standby Step) 구간 동안 턴 온 된다.
이에 따라, 구동전압(EVDD) 공급단에서 턴 온 되어 있는 구동 트랜지스터(DT)와 센싱 트랜지스터(SENT)를 거쳐 일 측이 접지되어 있는 센싱 캐패시터(Csense)로 전류가 흐르게 되어, 센싱 캐패시터(Csense)가 충전되면서, 센싱 노드(Ns)의 전압(Vsam)이 계속하여 부스팅(Boosting) 된다.
이와 같이, 센싱 노드(Ns)의 전압(Vsam)이 부스팅 될 때, 구동 트랜지스터(DT)의 소스 전압도 함께 부스팅 된다. 이에 따라, 구동 트랜지스터(DT)의 소스 전압이 유기발광다이오드(OLED)를 구동시킬 정도로 높아지게 되고, 유기발광다이오드(OLED)로 전류가 흐르기 시작한다.
센싱 노드(Ns)의 전압(Vsam)을 센싱하기 위해, 센싱 신호(SENSE)의 신호 레벨을 로우 레벨로 바꾸어, 센싱 트랜지스터(SENT)를 턴 오프 시킴으로써, 준비 단계(Standby Step)가 종료되고, 센싱 단계(Sensing Step)가 시작된다.
센싱 단계(Sensing Step)의 동작 흐름도인 도 22를 참조하면, 센싱 트랜지스터(SENT)가 턴 오프 되어 있는 상태에서, SAM 스위치를 온 시켜 센싱부(1310)의 ADC가 센싱 노드(Ns)의 전압(Vsam)을 읽어들여서 센싱 모드가 완료된다.
이후, 보상부(1320)는, 각 화소에서 센싱된 전압(Vsam)을 토대로, 각 화소의 휘도를 산출하고, 각 화소의 산출된 휘도 간의 차이를 보상하기 위하여, 즉, 리페어 된 화소의 휘도와 리페어 되지 않은 화소 간의 휘도 차이를 보상해주기 위하여, 리페어 된 화소로 공급할 데이터 전압에 휘도 차이에 대응되는 전압 값만큼을 더한 데이터 전압(보상 데이터 전압)로 리페어 된 화소로 공급해줌으로써, 휘도 감소 보상 처리를 해줄 수 있다.
전술한 바와 같이, 리페어 된 화소에 대한 센싱 처리 및 휘도 감소 보상 처리에 따라, 리페어 된 화소의 휘도가 어떻게 보상되었는지를 도 19의 그래프로 나타낸다.
도 23은 유기발광표시장치에서, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 리페어 된 화소의 휘도 보상 유무에 따른 휘도를 나타낸 도면이다.
도 23의 (a)는 리페어 처리된 화소의 휘도 감소 보상 처리를 하지 않은 경우, 데이터 전압을 공급하는 각 소스 IC(S-IC)에서 공급되는 데이터 전압에 따른 휘도와 기준(Reference) 휘도를 나타낸 그래프이고, 도 23의 (b)는 리페어 처리된 화소의 휘도 감소 보상 처리를 한 경우, 데이터 전압을 공급하는 각 소스 IC(S-IC)에서 공급되는 데이터 전압에 따른 휘도와 기준(Reference) 휘도를 나타낸 그래프이다.
도 23의 (a)를 참조하면, 리페어 처리된 화소의 휘도 감소 보상 처리를 하지 않으면, 기준 휘도에 비해, 휘도가 감소하는 것을 알 수 있다.
이에 비해, 도 23의 (b)를 참조하면, 리페어 처리된 화소의 휘도 감소를 보상하게 되면, 리페어 처리에 따라 감소되었던 휘도가 기준 휘도와 동일한 수준으로 높아졌음을 알 수 있다. 이에 따라, 리페어 처리된 화소와 리페어 처리 되지 않은 화소 간의 휘도 차이도 줄어들게 된다.
이상에서는, 표시장치(100)가 유기발광표시장치인 경우, 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조가 적용된 화소 구조에 대하여 설명하였다.
이하에서는, 표시장치(100)가 액정표시장치인 경우, 일 실시예에 따른 리페어 트랜지스터 구조와 다른 실시예에 따른 리페어 트랜지스터 구조가 적용된 화소 구조에 대하여, 도 24 내지 도 25를 참조하여 간략하게 설명하였다.
도 24는 표시장치(100)가 액정표시장치인 경우, 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖지 않는 화소 구조를 간략하게 나타낸 도면이다.
표시장치(100)가 액정표시장치인 경우, 액정표시장치의 표시패널(110)에는, 다수의 게이트 라인(GL1~GLn)과 다수의 데이터 라인(DL1~DLm)의 교차에 따라 다수의 화소가 정의된다.
도 24는 i+1 번째 게이트 라인(GLi+1)과 j 번째 데이터 라인(DLj)에 의해 정의되며 일 실시예 또는 다른 실시예에 따른 리페어 트랜지스터 구조를 갖지 않는 화소의 화소 구조로서, 이러한 화소에는, 하나의 트랜지스터(T)가 배치되어 있을 수 있다.
도 24를 참조하면, 이러한 트랜지스터(T)의 게이트 노드는 게이트 라인(GLi+1)과 연결되고, 트랜지스터(T)의 소스 노드는 데이터 라인(DLj)과 연결되며, 트랜지스터(T)의 드레인 노드는 화소 전극(2400)과 연결된다.
도 25는 표시장치(100)가 액정표시장치인 경우, 일 실시예 및 다른 실시예에 따른 리페어 트랜지스터 구조를 갖는 화소 구조를 간략하게 나타낸 도면이다.
도 25를 참조하면, 도 24에서 하나의 트랜지스터(T) 대신에, 도 2에 도시된 바와 같은 일 실시예 및 다른 실시예에 따른 리페어 트랜지스터 구조로 제1트랜지스터(T1)와 제2트랜지스터(T2)가 배치될 수 있다.
도 25의 (a)는 일 실시예에 따른 리페어 트랜지스터 구조가 적용된 화소 구조로서, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 직렬로 연결된다.
도 25의 (a)를 참조하면, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 게이트 노드는 게이트 라인(GLi+1)에 동시에 연결되고, 제1트랜지스터(T1)와 제2트랜지스터(T2) 중 하나(도 25의 (a)에서는 제1트랜지스터(T1))의 소스 노드가 데이터 라인(DLj)과 연결되며, 나머지(도 25의 (a)에서는 제2트랜지스터(T2))의 드레인 노드가 화소 전극(240)과 연결될 수 있다.
도 25의 (b)는 다른 실시예에 따른 리페어 트랜지스터 구조가 적용된 화소 구조로서, 제1트랜지스터(T1)와 제2트랜지스터(T2)가 병렬로 연결된다.
도 25의 (b)를 참조하면, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 게이트 노드는 게이트 라인(GLi+1)에 동시에 연결되고, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 소스 노드는 데이터 라인(DLj)과 함께 연결되며, 제2트랜지스터(T2)의 드레인 노드는 캐패시터(C)를 통해 제1트랜지스터(T1)의 드레인 노드와 연결된 화소 전극(2400)에 함께 연결된다.
도 25의 (a) 및 (b)에 예시된 화소에 대한 리페어 처리는, 전술한 방식과 동일하게 이루어진다.
이상에서 설명한 바와 같이 본 발명에 의하면, 표시패널(110)에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 구조(리페어 트랜지스터 구조)를 갖는 표시장치(100)를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 표시패널(110)에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 처리 이후에도, 해당 화소의 휘도 감소가 없는 표시장치(100)를 제공하는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러
410, 420, 710: 웰딩패턴
1710: 센싱부
1720: 보상부

Claims (17)

  1. 데이터 라인 및 게이트 라인이 형성되어 다수의 화소가 정의된 표시패널;
    상기 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부; 및
    상기 게이트 라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하고,
    상기 다수의 화소 각각에는 제1트랜지스터 및 제2트랜지스터가 배치되되,
    상기 다수의 화소 중 적어도 하나의 화소 각각에는,
    상기 제1트랜지스터의 소스 노드와 드레인 노드 중 적어도 하나와 이격된 제1웰딩패턴이 형성되어 있고, 상기 제2트랜지스터의 소스 노드와 드레인 노드 중 적어도 하나와 이격된 제2웰딩패턴이 형성되어 있고,
    상기 제1웰딩패턴 및 상기 제2웰딩패턴이 형성되어 있는 적어도 하나의 화소에서는,
    상기 제1트랜지스터의 게이트 노드와 상기 제2트랜지스터의 게이트 노드는 합쳐져 연결되고, 상기 제1트랜지스터의 소스 노드 또는 드레인 노드와 상기 제2트랜지스터의 드레인 노드 또는 소스 노드는 서로 연결됨으로써, 상기 제1트랜지스터와 상기 제2트랜지스터가 직렬로 연결되는 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 다수의 화소 중 적어도 하나의 다른 화소에는,
    상기 제1웰딩패턴 및 상기 제2웰딩패턴 중 하나가 웰딩되어 연결패턴이 형성되어 있고,
    상기 연결패턴은 상기 제1트랜지스터와 상기 제2트랜지스터 중 하나의 소스 노드와 드레인 노드를 연결해주는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서,
    상기 제1웰딩패턴 및 상기 제2웰딩패턴이 형성되어 있는 상기 적어도 하나의 화소에서는, 상기 제1트랜지스터와 상기 제2트랜지스터가 직렬로 연결되어 함께 스위칭 동작을 하고,
    상기 제1웰딩패턴 및 상기 제2웰딩패턴 중 하나가 웰딩되어 상기 연결패턴이 형성되어 있는 상기 적어도 하나의 다른 화소에서는, 상기 제1트랜지스터와 상기 제2트랜지스터 중 하나만이 스위칭 동작을 하는 것을 특징으로 하는 표시장치.
  5. 제3항에 있어서,
    상기 다수의 화소 중 상기 연결 패턴이 형성되어 있는 적어도 하나의 다른 화소의 휘도 감소를 보상하는 보상 회로부를 더 포함하는 표시장치.
  6. 제1항에 있어서,
    상기 표시장치가 유기발광표시장치인 경우, 상기 제1트랜지스터 및 상기 제2트랜지스터는,
    상기 다수의 화소 각각에서 유기발광다이오드를 구동하는 구동 트랜지스터와, 상기 구동 트랜지스터의 게이트 노드에 전압을 전달하는 스위칭 트랜지스터 중 하나에 대한 리페어 처리를 위한 리던던시 트랜지스터 세트(Redundancy Transistor Set)인 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 표시장치가 액정표시장치인 경우,
    상기 제1트랜지스터 및 상기 제2트랜지스터의 게이트 노드는 상기 게이트 라인에 동시에 연결되고, 상기 제1트랜지스터 및 상기 제2트랜지스터 중 하나의 소스 노드가 상기 데이터 라인과 연결되며 나머지의 드레인 노드가 화소 전극과 연결된 것을 특징으로 하는 표시장치.
  8. 데이터 라인 및 게이트 라인이 형성되어 다수의 화소가 정의된 표시패널;
    상기 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부; 및
    상기 게이트 라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하고,
    상기 다수의 화소 각각에는 제1트랜지스터 및 제2트랜지스터가 배치되되,
    상기 다수의 화소 중 적어도 하나의 화소 각각에는,
    상기 제1트랜지스터 및 상기 제2트랜지스터가 공급단과 출력단 사이에 병렬로 연결되되, 상기 제2트랜지스터가 상기 공급단과 상기 출력단 사이에서 전류를 도통하지 못하도록 하는 웰딩패턴이 형성되어 있는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서,
    상기 웰딩패턴은,
    상기 제2트랜지스터의 드레인 노드 또는 소스 노드와 상기 공급단 또는 출력단 사이에 형성된 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서,
    상기 웰딩패턴은 캐패시터인 것을 특징으로 하는 표시장치.
  11. 제8항에 있어서,
    상기 다수의 화소 중 적어도 하나의 다른 화소에는,
    상기 제1트랜지스터가 상기 공급단과 상기 출력단 중 적어도 하나와 커팅 되어 있고,
    상기 제2트랜지스터가 상기 공급단과 상기 출력단 사이에서 전류를 도통하도록 하는 연결패턴이 형성되어 있는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서,
    상기 연결패턴은 상기 웰딩패턴이 웰딩되어 형성된 것을 특징으로 하는 표시장치.
  13. 제11항에 있어서,
    상기 웰딩패턴이 형성되어 있는 적어도 하나의 화소에서는, 상기 제1트랜지스터만이 전류를 도통시키고,
    상기 연결 패턴이 형성되어 있는 적어도 하나의 다른 화소에서는, 상기 제2트랜지스터만이 전류를 도통시키는 것을 특징으로 하는 표시장치.
  14. 제11항에 있어서,
    상기 제2트랜지스터의 사이즈는 상기 제1트랜지스터의 사이즈보다 작은 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서,
    상기 데이터 구동부는,
    상기 연결패턴이 형성되어 있는 적어도 하나의 다른 화소에 대하여, 상기 제1트랜지스터와 상기 제2트랜지스터 간의 사이즈 차이에 따라 보상된 데이터 전압을 공급하는 것을 특징으로 하는 표시장치.
  16. 제8항에 있어서,
    상기 표시장치가 유기발광표시장치인 경우, 상기 제1트랜지스터 및 상기 제2트랜지스터는,
    상기 다수의 화소 각각에서 유기발광다이오드를 구동하는 구동 트랜지스터와, 상기 구동 트랜지스터의 게이트 노드에 전압을 전달하는 스위칭 트랜지스터 중 하나에 대한 리페어 처리를 위한 리던던시 트랜지스터 세트(Redundancy Transistor Set)인 것을 특징으로 하는 표시장치.
  17. 제8항에 있어서,
    상기 표시장치가 액정표시장치인 경우,
    상기 제1트랜지스터 및 상기 제2트랜지스터의 게이트 노드는 상기 게이트 라인에 동시에 연결되고, 상기 제1트랜지스터 및 상기 제2트랜지스터의 소스 노드는 상기 데이터 라인과 함께 연결되며, 상기 제2트랜지스터의 드레인 노드는, 상기 웰딩패턴을 통해, 상기 제1트랜지스터의 드레인 노드와 연결된 화소 전극에 연결되는 것을 특징으로 하는 표시장치.
KR1020130148487A 2013-12-02 2013-12-02 리페어 구조를 갖는 표시장치 KR102088227B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130148487A KR102088227B1 (ko) 2013-12-02 2013-12-02 리페어 구조를 갖는 표시장치
US14/324,919 US9159285B2 (en) 2013-12-02 2014-07-07 Display device having repair structure
CN201410398796.0A CN104678667B (zh) 2013-12-02 2014-08-13 具有修复结构的显示装置
CN201711120020.2A CN107885003B (zh) 2013-12-02 2014-08-13 具有修复结构的显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130148487A KR102088227B1 (ko) 2013-12-02 2013-12-02 리페어 구조를 갖는 표시장치

Publications (2)

Publication Number Publication Date
KR20150063748A KR20150063748A (ko) 2015-06-10
KR102088227B1 true KR102088227B1 (ko) 2020-03-12

Family

ID=53265806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130148487A KR102088227B1 (ko) 2013-12-02 2013-12-02 리페어 구조를 갖는 표시장치

Country Status (3)

Country Link
US (1) US9159285B2 (ko)
KR (1) KR102088227B1 (ko)
CN (2) CN107885003B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9607549B2 (en) * 2014-12-24 2017-03-28 Lg Display Co., Ltd. Organic light emitting diode display panel and organic light emitting diode display device
CN104637450B (zh) * 2015-03-13 2017-04-12 京东方科技集团股份有限公司 显示面板及其修复方法
US10181284B2 (en) 2015-03-13 2019-01-15 Boe Technology Group Co., Ltd. Pixel driving circuit and repairing method thereof and display apparatus
KR102319315B1 (ko) * 2015-05-14 2021-10-29 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102455327B1 (ko) * 2015-06-15 2022-10-18 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US10417947B2 (en) * 2015-06-30 2019-09-17 Rockwell Collins, Inc. Fail-operational emissive display with redundant drive elements
KR102362575B1 (ko) * 2015-08-07 2022-02-14 엘지디스플레이 주식회사 유기발광표시장치
CN105047163A (zh) * 2015-08-27 2015-11-11 京东方科技集团股份有限公司 栅极驱动电路结构及其修复方法、阵列基板
CN105446036B (zh) * 2015-12-23 2018-10-09 南京中电熊猫液晶显示科技有限公司 一种液晶显示面板及其修复方法
KR102463348B1 (ko) * 2015-12-31 2022-11-03 엘지디스플레이 주식회사 유기발광표시장치
CN105914214B (zh) * 2016-06-15 2019-06-14 深圳市飞鸣特科技有限公司 Oled显示面板制造方法及薄膜晶体管阵列基板制造方法
KR20180024854A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 유기전계발광표시장치 및 이의 구동방법
KR102524450B1 (ko) * 2016-08-31 2023-04-25 엘지디스플레이 주식회사 유기발광표시패널, 유기발광표시장치 및 그 구동방법
KR102563781B1 (ko) * 2016-11-23 2023-08-07 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
CN107425013B (zh) * 2017-05-11 2018-11-16 成都京东方光电科技有限公司 像素结构、阵列基板和显示装置
CN108877649B (zh) * 2017-05-12 2020-07-24 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
CN110710195B (zh) 2017-06-23 2021-02-23 华为技术有限公司 图像显示装置及其控制方法
CN107622754B (zh) * 2017-09-22 2023-11-14 京东方科技集团股份有限公司 像素电路及其控制方法、显示基板、显示装置
CN109920922B (zh) * 2017-12-12 2020-07-17 京东方科技集团股份有限公司 有机发光器件及其制备方法、显示基板、显示驱动方法
CN108511497B (zh) * 2018-04-04 2020-12-25 京东方科技集团股份有限公司 像素驱动电路的布线结构、显示面板和显示装置
CN110689818B (zh) * 2018-07-06 2021-10-08 群创光电股份有限公司 电子装置及电子装置的修复方法
KR102656012B1 (ko) 2019-03-19 2024-04-11 삼성전자주식회사 Led 디스플레이 패널 및 수리 방법.
CN110459578B (zh) * 2019-08-21 2022-06-10 合肥鑫晟光电科技有限公司 显示基板及其制备方法和修复方法、显示装置
CN111179775B (zh) * 2020-02-22 2022-02-18 禹创半导体(南京)有限公司 一种微型micro LED显示器
KR20220052707A (ko) * 2020-10-21 2022-04-28 엘지디스플레이 주식회사 디스플레이 장치
KR20220151078A (ko) * 2021-05-04 2022-11-14 삼성디스플레이 주식회사 표시 장치
CN114120908B (zh) * 2021-12-07 2022-09-27 深圳市华星光电半导体显示技术有限公司 显示面板及其像素修复装置和像素修复方法
KR20230090402A (ko) * 2021-12-14 2023-06-22 삼성디스플레이 주식회사 표시 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US72007A (en) * 1867-12-10 flesche
US7639333B2 (en) * 2005-04-06 2009-12-29 Samsung Electronics Co., Ltd. Display panel and liquid crystal display apparatus including the same
TWI294254B (en) * 2006-01-02 2008-03-01 Au Optronics Corp Pixel structure organic electro-luminescence displaying unit and repairing method thereo
KR100769194B1 (ko) * 2006-02-06 2007-10-23 엘지.필립스 엘시디 주식회사 평판표시장치와 그 제조방법, 화질제어 방법 및 장치
JP2007298791A (ja) * 2006-05-01 2007-11-15 Mitsubishi Electric Corp 液晶表示装置及びその欠陥修復方法
CN101082746B (zh) * 2006-05-31 2013-03-20 株式会社日立显示器 显示装置
JP2008003290A (ja) * 2006-06-22 2008-01-10 Sharp Corp 液晶表示装置
KR20080086119A (ko) * 2007-03-21 2008-09-25 엘지디스플레이 주식회사 액정표시장치 리페어 방법
CN101424792A (zh) * 2007-11-02 2009-05-06 上海广电Nec液晶显示器有限公司 液晶显示装置的点缺陷修复方法
US7998801B2 (en) * 2008-04-25 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor having altered semiconductor layer
CN101285977B (zh) * 2008-05-30 2010-06-02 昆山龙腾光电有限公司 液晶显示装置及其阵列基板
JP2010191107A (ja) * 2009-02-17 2010-09-02 Videocon Global Ltd 液晶表示装置及びその製造方法
TWI535032B (zh) * 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR101910080B1 (ko) * 2011-12-08 2018-12-20 삼성디스플레이 주식회사 주사 구동 회로 및 이의 리페어 방법
CN102509720B (zh) * 2011-12-15 2014-07-02 昆山工研院新型平板显示技术中心有限公司 一种有源矩阵有机发光显示器阵列基板数据线的修复方法
CN102623401A (zh) * 2012-04-10 2012-08-01 上海大学 一种tft阵列基板像素点修复制造方法
CN102707467B (zh) * 2012-06-18 2015-02-11 深圳市华星光电技术有限公司 液晶面板的亮点修补方法以及经亮点修补后的液晶面板
CN103077674B (zh) * 2013-01-29 2016-08-03 深圳市华星光电技术有限公司 液晶显示器断线检测电路及检测方法
CN103345093B (zh) * 2013-06-28 2015-12-02 京东方科技集团股份有限公司 像素单元、阵列基板及其制造、修复方法和显示装置

Also Published As

Publication number Publication date
CN104678667B (zh) 2017-12-05
US20150154899A1 (en) 2015-06-04
CN107885003B (zh) 2021-01-29
US9159285B2 (en) 2015-10-13
KR20150063748A (ko) 2015-06-10
CN107885003A (zh) 2018-04-06
CN104678667A (zh) 2015-06-03

Similar Documents

Publication Publication Date Title
KR102088227B1 (ko) 리페어 구조를 갖는 표시장치
US9123296B2 (en) Organic light emitting display device and display panel thereof
US10818207B2 (en) Circuitry and method for detecting failed pixel and display device
KR101993334B1 (ko) 유기 발광 표시 장치, 유기 발광 표시 장치의 리페어 방법 및 유기 발광 표시 장치의 구동 방법
US9583542B2 (en) Organic light emitting display apparatus
KR102145850B1 (ko) 유기발광 디스플레이 장치와 픽셀의 리페어 방법
US9767732B2 (en) Display device
KR102368772B1 (ko) 표시 장치
KR102286393B1 (ko) 표시 장치
KR102565299B1 (ko) 데이터 구동 회로, 디스플레이 패널 및 디스플레이 장치
CN111429853B (zh) 背光模组和显示设备
WO2011030370A1 (ja) 表示パネル装置及びその制御方法
JP2004280059A (ja) 表示装置
JP5255751B2 (ja) 液晶表示装置の駆動装置及びこれを備えた液晶表示装置
US10878777B2 (en) Organic light emitting display device and method for setting gamma reference voltage thereof
US20170084229A1 (en) High resolution oled display operation circuit
US20210407405A1 (en) Pixel circuit and related driving method, and display panel
KR102348762B1 (ko) 유기 발광 다이오드 표시 장치
KR20230037786A (ko) 디스플레이 장치
CN100418123C (zh) 显示装置
KR20170080264A (ko) 유기발광다이오드표시장치 및 이의 구동방법
JP2009210867A (ja) 表示装置とその製造方法および製造装置
KR102480129B1 (ko) 유기발광표시장치
KR20150115074A (ko) 표시장치
KR101888443B1 (ko) 유기 발광 다이오드 표시장치와 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right