KR20220052707A - 디스플레이 장치 - Google Patents

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KR20220052707A
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lines
line connection
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박준환
김준수
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 게이트 라인이 단선된 지점에 위치하는 픽셀에 배치된 구동 전압 라인과 구동 전압 라인 연결 패턴을 이용하여 게이트 라인의 단선을 리페어함으로써, 추가적인 구성의 배치를 최소화하며 게이트 라인의 단선을 용이하게 리페어할 수 있다. 또한, 리페어된 지점이 위치하는 픽셀을 암점화시키고, 이웃하는 픽셀에 연결시켜 구동함으로써, 게이트 라인의 단선과 리페어로 인한 화상 이상을 방지하며 게이트 라인의 단선 불량을 리페어할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 일 예로, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널을 포함할 수 있다. 또한, 디스플레이 장치는, 게이트 라인을 구동하는 게이트 구동 회로, 데이터 라인을 구동하는 데이터 구동 회로 및 게이트 구동 회로와 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
디스플레이 패널에는, 전술한 바와 같이, 게이트 라인 및 데이터 라인과 같이 서브픽셀의 구동을 위한 신호나 전압을 공급하는 다양한 신호 라인이 배치될 수 있다.
디스플레이 패널에 배치된 신호 라인은 공정 과정에서 단선될 수 있으며, 신호 라인의 단선으로 인해 디스플레이 패널의 불량이 발생할 수 있다. 따라서, 디스플레이 패널에 배치된 신호 라인의 단선을 효과적으로 리페어하며, 신호 라인의 단선 및 리페어로 인한 화상 이상을 방지할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 게이트 라인의 단선 불량을 용이하게 리페어할 수 있는 구조를 갖는 디스플레이 장치를 제공한다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 게이트 라인의 단선 불량과 리페어로 인한 디스플레이 패널의 화상 이상을 방지할 수 있는 디스플레이 장치와 구동 방법을 제공한다.
본 발명의 실시예들은, 다수의 게이트 라인들, 다수의 게이트 라인들과 교차하는 다수의 구동 전압 라인들, 및 다수의 구동 전압 라인들과 교차하고 다수의 구동 전압 라인들 중 적어도 두 개의 구동 전압 라인들 사이에서 서로 분리되어 배치된 다수의 구동 전압 라인 연결 패턴들을 포함하는 디스플레이 장치를 제공한다.
디스플레이 장치는, 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에 위치하는 다수의 리페어 패턴들을 포함할 수 있다.
다수의 리페어 패턴들 각각은, 다수의 구동 전압 라인 연결 패턴들 중 하나의 일부분과 중첩하는 제1 부분 및 다수의 구동 전압 라인 연결 패턴들 중 다른 하나의 일부분과 중첩하는 제2 부분을 포함할 수 있다.
다수의 리페어 패턴들 각각의 제1 부분 또는 제2 부분은 중첩하는 구동 전압 라인 연결 패턴과 전기적으로 연결될 수 있다.
또한, 다수의 리페어 패턴들 중 적어도 하나의 리페어 패턴에 포함된 제1 부분은 중첩하는 구동 전압 라인 연결 패턴과 전기적으로 연결되고, 제2 부분은 중첩하는 구동 전압 라인 연결 패턴과 전기적으로 연결될 수 있다.
다수의 구동 전압 라인 연결 패턴들 중 적어도 하나는 구동 전압 라인과 전기적으로 분리될 수 있다. 그리고, 다수의 구동 전압 라인 연결 패턴들 중 적어도 하나는 다수의 게이트 라인들 중 하나의 게이트 라인과 전기적으로 연결될 수 있다.
다수의 게이트 라인들 중 적어도 하나는 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에서 분리될 수 있다. 그리고, 다수의 게이트 라인들 중 적어도 하나로 공급되는 스캔 신호는 다수의 구동 전압 라인 연결 패턴들 적어도 하나의 구동 전압 라인 연결 패턴과 다수의 리페어 패턴들 중 적어도 하나의 리페어 패턴을 경유할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인들, 다수의 게이트 라인들이 배치된 층과 상이한 층에 배치된 다수의 구동 전압 라인들, 및 다수의 게이트 라인들이 배치된 층과 동일한 층에 배치되고 다수의 구동 전압 라인들 중 적어도 하나와 교차하는 다수의 구동 전압 라인 연결 패턴들을 포함하는 디스플레이 장치를 제공한다.
다수의 게이트 라인들 중 적어도 하나는, 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에서 분리되고, 다수의 구동 전압 라인 연결 패턴들 중 적어도 하나에 의해 전기적으로 연결될 수 있다.
다수의 게이트 라인들 중 적어도 하나는, 다수의 구동 전압 라인들 중 적어도 하나로부터 분리된 부분에 의해 구동 전압 라인 연결 패턴과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 의하면, 단선된 게이트 라인을 구동 전압 라인과 구동 전압 라인 연결 패턴을 이용하여 리페어함으로써, 게이트 라인의 리페어를 위한 별도의 라인을 배치하지 않고 용이하게 게이트 라인의 단선 불량을 리페어할 수 있다.
본 발명의 실시예들에 의하면, 게이트 라인의 단선 지점이 위치하는 픽셀을 암점화시키고, 인접한 픽셀과 전기적으로 연결시켜 구동함으로써, 게이트 라인의 단선 및 리페어로 인한 화상 이상을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀과 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀과 신호 라인의 연결 구조에서 게이트 라인의 불량을 리페어한 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀에 게이트 라인의 리페어를 위한 리페어 패턴이 배치된 구조의 예시를 나타낸 도면이다.
도 6은 도 5에 도시된 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 7은 도 5에 도시된 구조의 예시에서 게이트 라인의 불량을 리페어한 구조의 예시를 나타낸 도면이다.
도 8은 도 7에 도시된 구조에서 커팅된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9는 도 7에 도시된 구조에서 웰딩된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치에서 게이트 라인의 불량이 리페어된 서브픽셀을 구동하는 방식의 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치에서 게이트 라인의 불량이 리페어된 서브픽셀의 구동을 위해 발광 소자의 리페어가 수행된 서브픽셀의 구조의 예시를 나타낸 도면이다.
도 12는 도 11에 도시된 B-B' 부분의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배치된 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하고 신호 라인이나 구동 회로가 배치되는 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)을 포함할 수 있다. 디스플레이 장치(100)는, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140)를 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다.
게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다. 서브픽셀(SP)은, 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어될 수 있다. 게이트 구동 회로(120)는, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하며, 다수의 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
게이트 구동 회로(120)는, 구동 방식에 따라, 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다. 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 수신된 영상 데이터를 아날로그 형태의 데이터 전압으로 변환할 수 있다. 데이터 구동 회로(130)는, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하며, 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 제어한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
데이터 구동 회로(130)는, 구동 방식에 따라, 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어한다. 컨트롤러(140)는, 외부에서 쉰한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하고 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK)를 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신할 수 있다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고, 생성된 제어 신호를 게이트 구동 회로(120)와 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 일 예로, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력할 수 있다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정한다.
컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Strat Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력할 수 있다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급하거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 각각의 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)를 포함할 수 있다. 발광 소자(ED)는, 일 예로, 유기 발광 다이오드(OLED)일 수 있으나, 이에 한정되지는 아니한다.
서브픽셀(SP)은, 구동 트랜지스터(DRT) 이외에 적어도 하나의 트랜지스터를 더 포함할 수 있다. 서브픽셀(SP)은, 일 예로, 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(SWT)를 포함할 수 있다. 서브픽셀(SP)은, 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 센싱 트랜지스터(SENT)를 포함할 수 있다.
도 2에 도시된 예시는 구동 트랜지스터(DRT), 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT)가 N 타입인 경우를 나타내고 있으나, 경우에 따라, 적어도 하나의 트랜지스터는 P 타입일 수 있다.
서브픽셀(SP)은, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 캐패시터(Cstg)를 포함할 수 있다.
발광 소자(ED)는, 제1 전극(예: 애노드 전극 또는 캐소드 전극), 발광층 및 제2 전극(예: 캐소드 전극 또는 애노드 전극)을 포함할 수 있다.
발광 소자(ED)의 제1 전극은 제2 노드(N2)와 전기적으로 연결될 수 있다. 발광 소자(ED)의 제2 전극으로 기저 전압(Vss)이 인가될 수 있다. 기저 전압(Vss)은, 저전위 구동 전압일 수 있다.
구동 트랜지스터(DRT)는, 발광 소자(ED)로 구동 전류를 공급함으로써, 발광 소자(ED)를 구동할 수 있다.
구동 트랜지스터(DRT)의 게이트 노드는 제1 노드(N1)와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드는 제2 노드(N2)와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드는 제3 노드(N3)와 전기적으로 연결될 수 있다.
제3 노드(N3)는, 구동 전압(Vdd)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 전압(Vdd)는, 고전위 구동 전압일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)의 전압에 의해 제어될 수 있다. 구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 턴-온 또는 턴-오프 되며, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
스위칭 트랜지스터(SWT)는, 제1 게이트 라인(GL1)을 통해 공급되는 스캔 신호에 의해 제어되며, 제1 노드(N1)로 데이터 전압(Vdata)의 공급을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 제2 게이트 라인(GL2)을 통해 공급되는 스캔 신호에 의해 제어되며, 제2 노드(N2)로 기준 전압(Vref)의 공급을 제어할 수 있다.
경우에 따라, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)는 동일한 게이트 라인(GL)에 의해 제어될 수 있다.
스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)의 구동에 따라 제1 노드(N1)와 제2 노드(N2)에 인가되는 전압이 제어되며, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류가 제어될 수 있다.
그리고, 캐패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 데이터에 대응하는 데이터 전압(Vdata)을 한 프레임 동안 유지해줄 수 있다.
이러한 캐패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터인 기생 캐패시터가 아니라, 제1 노드(N1)와 제2 노드(N2) 사이에 의도적으로 설계된 외부 캐패시터일 수 있다.
도 2에 도시된 서브픽셀(SP)의 회로 구조는 설명을 위한 하나의 예시이며, 서브픽셀(SP)은, 센싱 트랜지스터(SENT)를 제외한 2개의 트랜지스터와 1개의 캐패시터로 구성될 수도 있다. 또는, 서브픽셀(SP)은, 경우에 따라, 1개 이상의 트랜지스터나 1개 이상의 캐패시터를 더 포함할 수도 있다.
디스플레이 패널(110)에 배치된 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다. 하나의 픽셀을 구성하는 서브픽셀(SP)에 따라 디스플레이 패널(110)에 배치되는 각종 신호 라인이나 전압 라인의 배치 구조가 다양할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)과 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 인접하게 위치하는 6개의 서브픽셀(SP1, SP2, SP3, SP4, SP5, SP6)의 회로 구조의 예시를 나타내며, 4개의 서브픽셀(SP2, SP3, SP4, SP5)이 1개의 픽셀을 구성하는 예시를 나타낸다.
각각의 서브픽셀(SP)은, 구동 트랜지스터(DRT)를 포함한 트랜지스터와 캐패시터(Cstg)가 배치되는 회로 영역을 포함할 수 있다. 각각의 서브픽셀(SP)은, 발광 소자(ED)가 배치되는 발광 영역을 포함할 수 있다. 발광 영역은, 서브픽셀(SP)에서 회로 영역을 제외한 영역의 적어도 일부 영역일 수 있다.
동일한 행에 배치되는 서브픽셀(SP)의 구동을 제어하기 위해 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 배치될 수 있다.
서브픽셀(SP)로 데이터 전압(Vdata)을 공급하는 데이터 라인(DL)은, 일 예로, 서브픽셀(SP)마다 배치될 수 있다. 그리고, 2개의 데이터 라인(DL)이 인접하게 위치할 수 있다.
일 예로, 제2 서브픽셀(SP2)로 데이터 전압(Vdata)을 공급하는 데이터 라인(DL)과 제3 서브픽셀(SP3)로 데이터 전압(Vdata)을 공급하는 데이터 라인(DL)이 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3) 사이에 위치할 수 있다.
서브픽셀(SP) 사이에서 데이터 라인(DL)이 배치되지 않는 영역에 구동 전압 라인(DVL), 기준 전압 라인(RVL)이 배치될 수 있다. 따라서, 구동 전압 라인(DVL), 기준 전압 라인(RVL)이 데이터 라인(DL)과 동일한 층에 배치될 수 있으며, 여러 전압 라인의 배치로 인한 두께 증가를 최소화할 수 있다.
구동 전압 라인(DVL)과 기준 전압 라인(RVL)은, 하나의 전압 라인이 복수의 서브픽셀(SP)로 전압을 공급할 수 있다.
일 예로, 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4) 사이에 배치되는 기준 전압 라인(RVL)은, 기준 전압 라인 연결 패턴(RVL_CP)에 의해 제2 서브픽셀(SP2), 제3 서브픽셀(SP3), 제4 서브픽셀(SP4) 및 제5 서브픽셀(SP5)에 배치된 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
기준 전압 라인 연결 패턴(RVL_CP)은, 기준 전압 라인(RVL)이 배치되는 층과 다른 층에 배치될 수 있다.
기준 전압 라인(RVL)은, 기준 전압 라인 연결 패턴(RVL_CP)을 통해 4개의 서브픽셀(SP2, SP3, SP4, SP5)로 기준 전압(RVL)을 공급할 수 있다.
구동 전압 라인(DVL)은, 기준 전압 라인(RVL)과 유사하게 구동 전압 라인(DVL)의 양 측에 위치하는 4개의 서브픽셀(SP)로 구동 전압(Vdd)을 공급할 수 있다.
일 예로, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 사이에 위치하는 구동 전압 라인(DVL)은, 구동 전압 라인 연결 패턴(DVL_CP)을 통해 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3)과 전기적으로 연결될 수 있다. 또한, 구동 전압 라인(DVL)은, 제1 서브픽셀(SP1)의 일 측에 위치하는 서브픽셀(SP)과 전기적으로 연결될 수 있다.
제5 서브픽셀(SP5)과 제6 서브픽셀(SP6) 사이에 위치하는 구동 전압 라인(DVL)은, 구동 전압 라인(DVL)의 양 측에 위치하는 4개의 서브픽셀(SP)로 구동 전압(Vdd)을 공급할 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)은, 구동 전압 라인(DVL)이 배치되는 층과 다른 층에 배치될 수 있다.
이와 같이, 구동 전압 라인(DVL)이나 기준 전압 라인(RVL)은, 구동 전압 라인 연결 패턴(DVL_CP)이나 기준 전압 라인 연결 패턴(RVL_CP)을 통해 복수의 서브픽셀(SP)로 서브픽셀(SP)의 구동을 위해 요구되는 구동 전압(Vdd)이나 기준 전압(Vref)을 공급할 수 있다.
또한, 구동 전압 라인 연결 패턴(DVL_CP)이나 기준 전압 라인 연결 패턴(RVL_CP)은, 서브픽셀(SP)에 배치된 게이트 라인(GL)이 단선된 경우 게이트 라인(GL)을 리페어하기 위해 이용될 수 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)과 신호 라인의 연결 구조에서 게이트 라인(GL)의 불량을 리페어한 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 서브픽셀(SP)에 배치된 게이트 라인(GL) 중 제1 게이트 라인(GL1)이 단선된 예시를 나타낸다(GL open).
제1 게이트 라인(GL1)이 단선된 지점이 제3 서브픽셀(SP3)에 위치하는 경우, 제3 서브픽셀(SP3)과 함께 하나의 픽셀을 구성하는 제2 서브픽셀(SP2), 제4 서브픽셀(SP4) 및 제5 서브픽셀(SP5)은 암점화될 수 있다. 또한, 경우에 따라, 암점화된 픽셀의 양 측에 위치하는 제1 서브픽셀(SP1)과 제6 서브픽셀(SP6)도 암점화될 수 있다.
서브픽셀(SP)에 배치된 트랜지스터와 신호 라인 사이를 연결하는 부분이 커팅되어 서브픽셀(SP)이 암점화될 수 있다.
일 예로, 스위칭 트랜지스터(SWT)와 데이터 라인(DL) 사이가 커팅될 수 있다. 센싱 트랜지스터(SENT)와 기준 전압 라인(RVL) 사이가 커팅될 수 있다. 구동 트랜지스터(DRT)와 구동 전압 라인(DVL) 사이가 커팅될 수 있다.
서브픽셀(SP)이 암점화되고, 암점화된 서브픽셀(SP)에 위치하는 구동 전압 라인 연결 패턴(DVL_CP)을 이용하여 게이트 라인(GL)의 리페어가 수행될 수 있다.
일 예로, 단선된 제1 게이트 라인(GL1)과 중첩하는 구동 전압 라인(DVL)이 두 지점에서 커팅될 수 있다. 그리고, 구동 전압 라인(DVL)으로부터 커팅된 부분이 제1 게이트 라인(GL1)과 웰딩될 수 있다.
구동 전압 라인 연결 패턴(DVL_CP) 중 제2 서브픽셀(SP2), 제3 서브픽셀(SP3)에 배치된 부분이 구동 전압 라인(DVL)으로부터 커팅될 수 있다. 또한, 구동 전압 라인 연결 패턴(DVL_CP) 중 제4 서브픽셀(SP4)과 제5 서브픽셀(SP5)에 배치된 부분이 구동 전압 라인(DVL)으로부터 커팅될 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)의 커팅된 부분은 구동 전압 라인(DVL)의 커팅된 부분과 전기적으로 연결된 상태일 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)의 커팅된 부분은 암점화된 서브픽셀(SP)에 위치하는 리페어 패턴(RP)과 웰딩될 수 있다.
제1 게이트 라인(GL1)이 단선된 지점이 위치하는 서브픽셀(SP)에 배치된 구동 전압 라인 연결 패턴(DVL_CP)이 리페어 패턴(RP)에 의해 전기적으로 연결될 수 있다.
단선된 제1 게이트 라인(GL1)은, 구동 전압 라인(DVL)으로부터 커팅된 부분, 구동 전압 라인 연결 패턴(DVL_CP)으로부터 커팅된 부분 및 리페어 패턴(RP)과 전기적으로 연결될 수 있다. 서브픽셀(SP)에 배치된 전압 라인의 일부분에 의해 제1 게이트 라인(GL1)의 단선 불량이 리페어될 수 있다.
따라서, 제1 게이트 라인(GL1)을 통해 공급되는 스캔 신호는 암점화된 서브픽셀(SP)에 배치된 구동 전압 라인(DVL)으로부터 커팅된 부분, 구동 전압 라인 연결 패턴(DVL_CP)으로부터 커팅된 부분 및 리페어 패턴(RP)을 경유하여 공급될 수 있다.
또한, 제2 게이트 라인(GL2)의 단선이 발생할 경우, 유사한 방식으로 제2 게이트 라인(GL2)이 리페어될 수 있다.
이와 같이, 게이트 라인(GL)이 단선될 경우, 서브픽셀(SP)에 배치된 전압 라인의 일부분을 이용하여 게이트 라인(GL)의 단선을 리페어함으로써, 리페어를 위한 별도의 구성의 배치를 최소화하여 서브픽셀(SP)의 개구율 감소를 방지하면서 게이트 라인(GL)의 단선 불량을 용이하게 리페어할 수 있다.
리페어 패턴(RP)은, 구동 전압 라인 연결 패턴(RVL_CP)이 배치되는 층과 다른 층에 배치될 수 있다.
리페어 패턴(RP)은, 기준 전압 라인(RVL)이 배치되는 층과 다른 층에 배치될 수 있다. 또는, 리페어 패턴(RP)은, 기준 전압 라인(RVL)이 배치되는 층과 동일한 층에 배치될 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)에 게이트 라인(GL)의 리페어를 위한 리페어 패턴(RP)이 배치된 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 데이터 라인(DL), 구동 전압 라인(DVL) 및 기준 전압 라인(RVL)은, 차광 메탈(LS)을 이용하여 구현될 수 있다. 게이트 라인(GL), 구동 전압 라인 연결 패턴(DVL_CP) 및 기준 전압 라인 연결 패턴(RVL_CP)은, 게이트 메탈(GAT)을 이용하여 구현될 수 있다.
도 5는 게이트 메탈(GAT)이 차광 메탈(LS) 상에 위치하는 예시를 나타낸다. 즉, 게이트 라인(GL)이 데이터 라인(DL) 상에 위치하는 예시를 나타내나, 본 발명의 실시예들은, 경우에 따라, 데이터 라인(DL)이 게이트 라인(GL) 상에 위치하는 구조에 적용될 수 있다.
차광 메탈(LS)이 배치되는 층과 게이트 메탈(GL)이 배치되는 층 사이에 액티브층(ACT)이 배치될 수 있다.
액티브층(ACT)은, 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 구동 트랜지스터(DRT)의 채널을 형성할 수 있다. 또한, 액티브층(ACT)은, 구동 트랜지스터(DRT)의 게이트 전극을 형성하며, 캐패시터(Cstg)를 형성할 수 있다.
스위칭 트랜지스터(SWT)는, 제1 컨택홀(CH1)을 통해 데이터 라인(DL)과 전기적으로 연결될 수 있다. 스위칭 트랜지스터(SWT)는, 제2 컨택홀(CH2)을 통해 구동 트랜지스터(DRT)의 게이트 전극과 전기적으로 연결될 수 있다.
센싱 트랜지스터(SENT)는, 제3 컨택홀(CH3)을 통해 기준 전압 라인 연결 패턴(RVL_CP)과 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)는, 제4 컨택홀(CH4)을 통해 구동 트랜지스터(DRT)의 소스 전극과 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)는, 제5 컨택홀(CH5)을 통해 구동 전압 라인 연결 패턴(DVL_CP)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)는, 제6 컨택홀(CH6)과 제7 컨택홀(CH7)을 통해 픽셀 전극인 발광 소자(ED)의 애노드 전극(미도시)과 전기적으로 연결될 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)은, 제8 컨택홀(CH8)을 통해 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다.
기준 전압 라인 연결 패턴(RVL_CP)은, 제9 컨택홀(CH9)을 통해 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다.
제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 사이에 배치된 구동 전압 라인(DVL)에 연결된 구동 전압 라인 연결 패턴(DVL_CPa)은 구동 전압 라인(DVL)의 양 측에 위치하는 4개의 서브픽셀(SP)에 걸쳐 배치될 수 있다.
제5 서브픽셀(SP5)과 제6 서브픽셀(SP6) 사이에 배치된 구동 전압 라인(DVL)에 연결된 구동 전압 라인 연결 패턴(DVL_CPb)은 구동 전압 라인(DVL)의 양 측에 위치하는 4개의 서브픽셀(SP)에 걸쳐 배치될 수 있다.
제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)의 경계 영역에서 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은 서로 연결되지 않을 수 있다.
서로 다른 구동 전압 라인(DVL)에 연결된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은 서브픽셀(SP)에서 서로 분리된 구조일 수 있다.
분리된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 사이에 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)과 중첩하는 일부분을 포함하는 리페어 패턴(RP)이 배치될 수 있다.
여기서, 리페어 패턴(RP)은, 차광 메탈(LS)이나 게이트 메탈(GAT) 이외의 메탈로 배치될 수 있다. 또는, 리페어 패턴(RP)은, 기준 전압 라인(RVL)을 배치하기 위해 이용되는 차광 메탈(LS)로 구현될 수 있다.
따라서, 리페어 패턴(RP)은, 기준 전압 라인(RVL)의 일 측에 위치할 수 있다. 그리고, 리페어 패턴(RP)과 중첩하는 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 중 하나의 구동 전압 라인 연결 패턴(DVL_CPb)은 기준 전압 라인(RVL)과 교차할 수 있다. 구동 전압 라인 연결 패턴(DVL_CPb)의 일부분은 기준 전압 라인(RVL)과 중첩할 수 있다.
즉, 두 개의 구동 전압 라인(DVL) 사이에 위치하고 서로 분리된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 중 하나는 리페어를 위해 기준 전압 라인(RVL) 상을 가로질러 배치될 수 있다.
여기서, 서로 분리된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은, 경우에 따라, 일직선 상에 위치할 수도 있다.
분리된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 사이에 리페어 패턴(RP)이 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)과 분리된 상태로 배치됨으로써, 게이트 라인(GL)의 단선 불량 발생 시 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)과 리페어 패턴(RP)을 이용한 리페어가 수행될 수 있다.
도 6은 도 5에 도시된 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 6을 참조하면, 리페어 패턴(RP)은, 차광 메탈(LS)로 구현될 수 있다. 리페어 패턴(RP)이 차광 메탈(LS)로 구현된 경우, 리페어 패턴(RP)은 데이터 라인(DL), 구동 전압 라인(DVL) 및 기준 전압 라인(RVL)이 배치된 층과 동일한 층에 배치될 수 있다.
리페어 패턴(RP) 상에 버퍼층(BUF)이 배치될 수 있다.
버퍼층(BUF) 상에 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)이 배치되 수 있다. 경우에 따라, 버퍼층(BUF) 상에 액티브층(ACT)이나 하나 이상의 절연층이 배치될 수 있다.
구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은, 게이트 메탈(GAT)로 구현될 수 있다. 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)이 게이트 메탈(GAT)로 구현된 경우, 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은 게이트 라인(GL) 및 기준 전압 라인 연결 패턴(RVL_CP)이 배치된 층과 동일한 층에 배치될 수 있다.
리페어 패턴(RP)은, 하나의 구동 전압 라인 연결 패턴(DVL_CPa)과 중첩된 제1 부분(RP1), 다른 하나의 구동 전압 라인 연결 패턴(DVL_CPb)과 중첩된 제2 부분(RP2) 및 제1 부분(RP1)과 제2 부분(RP2) 사이의 제3 부분(RP3)을 포함할 수 있다.
리페어 패턴(RP)은, 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)과 절연된 상태로 배치될 수 있다.
경우에 따라, 리페어 패턴(RP)은, 중첩하는 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 중 어느 하나와 전기적으로 연결된 상태로 배치될 수도 있다.
이러한 경우, 버퍼층(BUF)은, 리페어 패턴(RP)과 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)이 중첩하는 영역에 위치하는 컨택홀을 포함할 수 있다.
일 예로, 리페어 패턴(RP)이 중첩하는 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb) 중 하나의 구동 전압 라인 연결 패턴(DVL_CPa)과 전기적으로 연결된 상태에서 다른 하나의 구동 전압 라인 연결 패턴(DVL_CPb)과 웰딩됨으로써, 게이트 라인(GL)을 위한 리페어가 수행될 수 있다.
따라서, 디스플레이 장치(100)는, 구동 전압 라인 연결 패턴(DVL_CP)이 분리된 지점에 위치하는 리페어 패턴(RP)을 포함할 수 있다.
리페어 패턴(RP)의 일부분은 구동 전압 라인 연결 패턴(DVL_CP)과 중첩할 수 있다. 리페어 패턴(RP)은, 중첩하는 구동 전압 라인 연결 패턴(DVL_CP)과 절연된 상태일 수도 있고, 하나의 구동 전압 라인 연결 패턴(DVL_CP)과 전기적으로 연결된 상태일 수도 있다.
게이트 라인(GL)의 단선 불량으로 인해 리페어가 수행된 경우, 리페어 패턴(RP)은, 중첩하는 두 개의 구동 전압 라인 연결 패턴(DVL_CP)과 전기적으로 연결된 상태일 수 있다.
도 7은 도 5에 도시된 구조의 예시에서 게이트 라인(GL)의 불량을 리페어한 구조의 예시를 나타낸 도면이다.
도 7을 참조하면, 제1 게이트 라인(GL1)이 제3 서브픽셀(SP3)에서 단선된 예시를 나타낸다.
제1 게이트 라인(GL1)이 단선된 경우, 제1 게이트 라인(GL1)이 단선된 지점이 위치하는 제3 서브픽셀(SP3)이 암점화될 수 있다. 또한, 제3 서브픽셀(SP3)과 함께 하나의 픽셀을 구성하는 제2 서브픽셀(SP2), 제4 서브픽셀(SP4) 및 제5 서브픽셀(SP5)이 암점화될 수 있다. 또한, 경우에 따라, 암점화된 픽셀과 구동 전압 라인 연결 패턴(DVL_CP)을 공유하는 제1 서브픽셀(SP1)과 제6 서브픽셀(SP6)도 암점화될 수 있다.
서브픽셀(SP)의 암점화를 위해, 트랜지스터와 전압 라인이 연결되는 부분이 커팅될 수 있다.
제1 게이트 라인(GL1)의 리페어를 위해, 구동 전압 라인(DVL)의 일부분이 커팅될 수 있다. 구동 전압 라인(DVL)으로부터 커팅된 부분은 중첩하는 제1 게이트 라인(GL1)과 웰딩됨으로써, 제1 게이트 라인(GL1)과 전기적으로 연결될 수 있다.
구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은, 구동 전압 라인(DVL)과 함께 커팅될 수 있다. 커팅된 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)은, 중첩하는 리페어 패턴(RP)과 웰딩됨으로써, 리페어 패턴(RP)과 전기적으로 연결될 수 있다.
따라서, 단선된 제1 게이트 라인(GL1)은, 구동 전압 라인(DVL)으로부터 분리된 부분, 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)으로부터 분리된 부분 및 리페어 패턴(RP)에 의해 전기적으로 연결될 수 있다.
즉, 암점화된 픽셀을 우회하는 구조에 의해 제1 게이트 라인(GL1)의 단선 불량이 리페어될 수 있다.
도 8은 도 7에 도시된 구조에서 커팅된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 기판(SUB) 상에 차광 메탈(LS)이 배치되는 층이 위치하고, 차광 메탈(LS) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에 게이트 메탈(GAT)이 배치되는 층이 위치하고, 게이트 메탈(GAT) 상에 보호층(PAS)이나 오버코트층(OC)이 배치될 수 있다.
커팅에 의해 데이터 라인(DL)이나 전압 라인을 구성하는 차광 메탈(LS)이 단선될 수 있다. 또한, 커팅에 의해 게이트 라인(GL)이나 전압 라인 연결 패턴을 구성하는 게이트 메탈(GAT)이 단선될 수 있다.
커팅에 의해 전압 라인의 일부분을 단선시킴으로써, 게이트 라인(GL)의 단선 지점이 위치하는 픽셀을 암점화시킬 수 있다.
도 9는 도 7에 도시된 구조에서 웰딩된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9를 참조하면, 웰딩에 의해 버퍼층(BUF) 상에 위치하는 게이트 메탈(GAT)과 버퍼층(BUF) 아래에 위치하는 차광 메탈(LS)이 전기적으로 연결될 수 있다.
일 예로, 게이트 메탈(GAT)로 이루어진 제1 게이트 라인(GL1)과 차광 메탈(LS)로 이루어진 구동 전압 라인(DVL)이 중첩하는 영역에서, 웰딩에 의해 단선된 제1 게이트 라인(GL1)이 구동 전압 라인(DVL)으로부터 분리된 부분과 전기적으로 연결될 수 있다.
게이트 메탈(GAT)로 이루어진 구동 전압 라인 연결 패턴(DVL_CPa, DVL_CPb)이 차광 메탈(LS)로 이루어진 리페어 패턴(RP)과 웰딩에 의해 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 실시예들은, 게이트 라인(GL)의 단선 지점이 위치하는 서브픽셀(SP)에서 게이트 라인(GL)과 구동 전압 라인(DVL)을 웰딩하고, 구동 전압 라인 연결 패턴(DVL_CP)과 리페어 패턴(RP)을 웰딩함으로써, 게이트 라인(GL)의 단선을 용이하게 리페어할 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)을 이용한 게이트 라인(GL)의 리페어가 수행된 경우, 게이트 라인(GL)의 단선 지점이 위치하는 픽셀을 암점화시킴으로써, 게이트 라인(GL)의 리페어로 인한 픽셀의 구동 이상을 방지할 수 있다.
또한, 본 발명의 실시예들은, 암점화된 픽셀을 인접한 픽셀과 전기적으로 연결시켜 구동함으로써, 암점화된 픽셀을 구동할 수 있는 방안을 제공한다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 게이트 라인(GL)의 불량이 리페어된 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 도면이다.
도 10을 참조하면, N번째 서브픽셀(SP)과 이웃하는 (N+1)번째 서브픽셀(SP)이 암점화된 예시를 나타낸다.
(N+1)번째 서브픽셀(SP)은 암점화되므로, 데이터 라인(DL)과 스위칭 트랜지스터(SWT)와 연결되는 지점이 커팅될 수 있다. (N+1)번째 서브픽셀(SP)에서 기준 전압 라인(RVL)과 센싱 트랜지스터(SENT)가 연결되는 지점이 커팅될 수 있다. (N+1)번째 서브픽셀(SP)에서 구동 전압 라인(DVL)과 구동 트랜지스터(DRT)가 연결되는 지점이 커팅될 수 있다.
(N+1)번째 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극은 N번째 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극과 웰딩에 의해 전기적으로 연결될 수 있다.
(N+1)번째 서브픽셀(SP)은, 암점화된 상태에서 N번째 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)에 따라 밝기를 나타낼 수 있다.
이러한 경우, N번째 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)의 레벨은 N번째 서브픽셀(SP)에 해당하는 영상 데이터에 대응하는 데이터 전압(Vdata)의 레벨보다 높을 수 있다.
일 예로, N번째 서브픽셀(SP)이 나타내는 영상 데이터에 대응하는 데이터 전압(Vdata)의 레벨이 10V일 경우, N번째 서브픽셀(SP)로 11V의 데이터 전압(Vdata)이 공급될 수 있다.
따라서, N번째 서브픽셀(SP)로 공급되는 11V의 데이터 전압(Vdata)에 따라 N번째 서브픽셀(SP)과 (N+1)번째 서브픽셀(SP)이 구동됨으로써, 암점화된 (N+1)번째 서브픽셀(SP)이 밝기를 나타내고, N번째 서브픽셀(SP)의 휘도 저하를 방지할 수 있다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 게이트 라인(GL)의 불량이 리페어된 서브픽셀(SP)의 구동을 위해 발광 소자(ED)의 리페어가 수행된 서브픽셀(SP)의 구조의 예시를 나타낸 도면이다.
도 11을 참조하면, 제1 게이트 라인(GL1)이 단선된 예시를 나타낸다. 제1 게이트 라인(GL1)이 단선된 지점이 위치하는 (N+1)번째 서브픽셀(SP)이 암점화될 수 있다.
(N+1)번째 서브픽셀(SP)에 위치하는 발광 소자(ED)의 제1 전극(E1)은, N번째 서브픽셀(SP)에 위치하는 발광 소자의 제1 전극(E1)과 전기적으로 연결될 수 있다.
일 예로, (N+1)번째 서브픽셀(SP)에 게이트 메탈(GAT) 상에 위치하는 픽셀 메탈(PXL)로 이루어진 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은, 발광 소자(ED)의 애노드 전극일 수 있다.
제1 전극(E1)은, 제7 컨택홀(CH7)을 통해 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
(N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)의 일부분은, N번째 서브픽셀(SP)에 위치하는 센싱 트랜지스터(SENT)의 일부분과 중첩할 수 있다.
(N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)의 일부분이 N번째 서브픽셀(SP)에 위치하는 센싱 트랜지스터(SENT)의 일부분과 중첩한 구조에서, (N+1)번째 서브픽셀(SP)이 암점화가 되면 (N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)의 일부분이 N번째 서브픽셀(SP)에 위치하는 센싱 트랜지스터(SENT)의 일부분과 웰딩되어 전기적으로 연결될 수 있다.
따라서, (N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)이 N번째 서브픽셀(SP)에 배치된 제1 전극(E1)과 전기적으로 연결될 수 있다.
도 12는 도 11에 도시된 B-B' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 12를 참조하면, 도 11에 도시된 B-B' 부분은 (N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)의 일부분이 N번째 서브픽셀(SP)에 배치된 센싱 트랜지스터(SENT)의 일부분과 중첩하는 부분을 나타낸다.
암점화된 픽셀의 리페어가 수행되기 전, B-B' 부분에 위치하는 픽셀 메탈(PXL)과 차광 메탈(LS)은 절연된 상태일 수 있다.
픽셀 메탈(PXL)은, (N+1)번째 서브픽셀(SP)에 배치된 제1 전극(E1)의 일부분일 수 있다.
차광 메탈(LS)과 게이트 메탈(GAT)은, 센싱 트랜지스터(SENT)의 일부분일 수 있으며, 센싱 트랜지스터(SENT)와 전기적으로 연결된 픽셀 리페어 패턴(RP')일 수도 있다.
웰딩에 의해 오버코트층(OC) 상에 위치하는 픽셀 메탈(PXL)이 차광 메탈(LS)과 전기적으로 연결될 수 있다.
따라서, 암점화된 (N+1)번째 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극(E1)이 N번째 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 그리고, N번째 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)의 레벨을 제어함으로써, 암점화된 픽셀을 구동하고, 암점화된 픽셀과 연결된 픽셀의 휘도 저하를 방지할 수 있다.
전술한 본 발명의 실시예들에 의하면, 구동 전압 라인 연결 패턴(DVL_CP)과 중첩하도록 리페어 패턴(RP)을 배치하고, 게이트 라인(GL)의 단선이 발생할 경우 구동 전압 라인 연결 패턴(DVL_CP)과 리페어 패턴(RP)을 이용하여 게이트 라인(GL)이 공급하는 스캔 신호의 경로를 제공할 수 있다.
따라서, 서브픽셀(SP)에 추가적으로 배치되는 구성을 최소화하며, 서브픽셀(SP)에 배치되는 게이트 라인(GL)의 단선을 용이하게 리페어할 수 있다.
또한, 본 발명의 실시예들에 의하면, 게이트 라인(GL)이 단선된 지점이 위치하는 픽셀을 암점화시키고, 인접한 픽셀과 연결시켜 암점화된 픽셀을 구동할 수 있다.
이를 통해, 게이트 라인(GL)의 단선 및 리페어에 의한 화상 이상을 방지하며 게이트 라인(GL)을 리페어할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (19)

  1. 다수의 게이트 라인들;
    상기 다수의 게이트 라인들과 교차하는 다수의 구동 전압 라인들;
    상기 다수의 구동 전압 라인들과 교차하고, 상기 다수의 구동 전압 라인들 중 적어도 두 개의 구동 전압 라인들 사이에서 서로 분리되어 배치된 다수의 구동 전압 라인 연결 패턴들; 및
    상기 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에 위치하고, 상기 다수의 구동 전압 라인 연결 패턴들 중 하나의 일부분과 중첩하는 제1 부분 및 상기 다수의 구동 전압 라인 연결 패턴들 중 다른 하나의 일부분과 중첩하는 제2 부분을 포함하는 다수의 리페어 패턴들
    을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 다수의 리페어 패턴들 중 적어도 하나의 리페어 패턴에 포함된 상기 제1 부분은 중첩하는 상기 구동 전압 라인 연결 패턴과 전기적으로 연결되고 상기 적어도 하나의 리페어 패턴에 포함된 상기 제2 부분은 중첩하는 상기 구동 전압 라인 연결 패턴과 전기적으로 연결된 디스플레이 장치.
  3. 제1항에 있어서,
    상기 다수의 리페어 패턴들 각각의 상기 제1 부분 또는 상기 제2 부분은 상기 구동 전압 라인 연결 패턴과 전기적으로 연결된 디스플레이 장치.
  4. 제1항에 있어서,
    상기 다수의 리페어 패턴들은 상기 다수의 구동 전압 라인들이 배치된 층과 동일한 층에 배치된 디스플레이 장치.
  5. 제1항에 있어서,
    상기 다수의 구동 전압 라인 연결 패턴들 중 적어도 하나는 상기 구동 전압 라인과 전기적으로 분리된 디스플레이 장치.
  6. 제1항에 있어서,
    상기 다수의 구동 전압 라인 연결 패턴들 중 적어도 하나는 상기 다수의 게이트 라인들 중 하나의 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  7. 제1항에 있어서,
    상기 다수의 구동 전압 라인 연결 패턴들은 상기 다수의 게이트 라인들이 배치된 층과 동일한 층에 배치된 디스플레이 장치.
  8. 제1항에 있어서,
    상기 다수의 구동 전압 라인들 중 적어도 하나는 둘 이상의 지점에서 커팅되고, 상기 다수의 게이트 라인들 중 상기 둘 이상의 지점 사이에 위치하는 적어도 하나의 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  9. 제8항에 있어서,
    상기 둘 이상의 지점에서 커팅된 상기 구동 전압 라인과 인접하게 위치하는 적어도 하나의 구동 전압 라인은 둘 이상의 지점에서 커팅된 디스플레이 장치.
  10. 제8항에 있어서,
    상기 둘 이상의 지점에서 커팅된 상기 구동 전압 라인의 커팅된 지점과 인접하게 위치하는 다수의 박막 트랜지스터들 중 적어도 하나의 소스 노드 및 드레인 노드 중 적어도 하나는 커팅된 디스플레이 장치.
  11. 제8항에 있어서,
    상기 둘 이상의 지점에서 커팅된 상기 구동 전압 라인의 커팅된 지점과 인접하게 위치하는 다수의 발광 소자 중 적어도 하나의 애노드 전극은 인접하게 위치하는 다른 발광 소자의 애노드 전극과 전기적으로 연결된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 다수의 게이트 라인들 중 적어도 하나는 상기 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에서 분리된 디스플레이 장치.
  13. 제1항에 있어서,
    상기 다수의 게이트 라인들 중 적어도 하나로 공급되는 스캔 신호는 상기 다수의 구동 전압 라인 연결 패턴들 적어도 하나의 구동 전압 라인 연결 패턴과 상기 다수의 리페어 패턴들 중 적어도 하나의 리페어 패턴을 경유하는 디스플레이 장치.
  14. 제1항에 있어서,
    상기 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에 위치하는 다수의 기준 전압 라인들을 더 포함하고,
    상기 다수의 구동 전압 라인 연결 패턴들 각각의 일부분은 상기 기준 전압 라인과 중첩하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 다수의 리페어 패턴들은 상기 기준 전압 라인의 일 측에 위치하는 디스플레이 장치.
  16. 다수의 게이트 라인들;
    상기 다수의 게이트 라인들이 배치된 층과 상이한 층에 배치된 다수의 구동 전압 라인들; 및
    상기 다수의 게이트 라인들이 배치된 층과 동일한 층에 배치되고, 상기 다수의 구동 전압 라인들 중 적어도 하나와 교차하는 다수의 구동 전압 라인 연결 패턴들을 포함하고,
    상기 다수의 게이트 라인들 중 적어도 하나는,
    상기 다수의 구동 전압 라인들 중 인접한 두 개의 구동 전압 라인들 사이에서 분리되고, 상기 다수의 구동 전압 라인 연결 패턴들 중 적어도 하나에 의해 전기적으로 연결되는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 다수의 게이트 라인들 중 적어도 하나는 상기 다수의 구동 전압 라인들 중 적어도 하나로부터 분리된 부분에 의해 상기 구동 전압 라인 연결 패턴과 전기적으로 연결되는 디스플레이 장치.
  18. 제16항에 있어서,
    상기 다수의 게이트 라인들 중 적어도 하나는 둘 이상의 구동 전압 라인 연결 패턴들에 의해 전기적으로 연결되고, 상기 둘 이상의 구동 전압 라인 연결 패턴들은 상기 다수의 구동 전압 라인들이 배치된 층과 동일한 층에 배치된 적어도 하나의 리페어 패턴에 의해 전기적으로 연결되는 디스플레이 장치.
  19. 제16항에 있어서,
    상기 다수의 구동 전압 라인 연결 패턴들 각각의 일부분은 상기 다수의 구동 전압 라인들이 배치된 층과 동일한 층에 배치된 다수의 기준 전압 라인들 중 적어도 하나와 중첩하는 디스플레이 장치.
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