KR20210078003A - 디스플레이 장치 - Google Patents

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KR20210078003A
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thin film
film transistor
gate electrode
channel region
area
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고선욱
김현진
오금미
고승효
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 디스플레이 패널의 액티브 영역과 중첩하며 이미지가 표시되는 면의 반대편에 광학 센서가 배치된 구조에서, 광학 센서와 중첩하는 영역을 저해상도 영역으로 구현하여 투과율을 높여줌으로써 액티브 영역 내 위치하는 광학 센서에 의한 센싱 기능을 구현할 수 있다. 또한, 저해상도 영역에 배치된 구동 트랜지스터의 게이트 전극의 수나 채널 영역의 폭 등을 고해상도 영역에 배치된 구동 트랜지스터와 다르게 구현함으로써, 저해상도 영역의 휘도를 보상하고 저해상도 영역과 고해상도 영역의 휘도 편차를 방지할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 게이트 라인 및 데이터 라인 등을 구동하는 각종 구동 회로를 포함할 수 있다. 그리고, 디스플레이 패널은, 다수의 서브픽셀이 배치되며 영상을 표시하는 액티브 영역과, 액티브 영역의 외측에 위치하고 신호 라인 등이 배치되는 논-액티브 영역을 포함할 수 있다.
여기서, 디스플레이 장치는, 유형에 따라, 논-액티브 영역에 배치된 카메라 센서나 근접 센서 등(이하, “광학 센서”라고도 함)을 포함할 수 있다. 이러한 광학 센서에 의해 디스플레이 장치가 보다 다양한 기능을 제공할 수 있으나, 논-액티브 영역에 광학 센서가 배치될 경우 디스플레이 패널에서 논-액티브 영역이 차지하는 면적을 축소시키는데 한계가 존재한다.
따라서, 디스플레이 장치에서 요구되는 광학 센서 등을 디스플레이 패널의 액티브 영역의 일부 영역에 배치하는 방식을 시도하고 있으나, 광학 센서의 배치로 인해 이미지가 표시되는 영역이 제한되거나, 이미지의 품질이 저하될 수 있는 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널의 액티브 영역에서 이미지가 표시되는 영역의 감소를 방지하면서 액티브 영역과 중첩하는 영역에 광학 센서를 배치할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 광학 센서가 액티브 영역과 중첩하는 영역에 배치된 구조에서, 액티브 영역을 통해 표시되는 이미지의 전체적인 품질을 개선할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 제1 해상도를 갖는 제1 영역과 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역을 포함하는 디스플레이 패널과, 제1 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제1 박막 트랜지스터와, 제2 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제2 박막 트랜지스터를 포함하는 디스플레이 장치를 제공한다.
여기서, 다수의 제1 박막 트랜지스터 각각은 상기 제1 박막 트랜지스터의 채널 영역의 일면 상에 위치하는 하나의 게이트 전극을 포함하고, 다수의 제2 박막 트랜지스터 각각은 상기 제2 박막 트랜지스터의 채널 영역의 양면 상에 위치하는 복수의 게이트 전극을 포함할 수 있다.
또는, 제2 박막 트랜지스터의 채널 영역의 폭은 제1 박막 트랜지스터의 채널 영역의 폭보다 클 수 있다.
또는, 제2 박막 트랜지스터의 채널 영역의 길이에 대한 폭의 비율은 제1 박막 트랜지스터의 채널 영역의 길이에 대한 폭의 비율보다 클 수 있다.
그리고, 제2 박막 트랜지스터는 탑 게이트 전극과 바텀 게이트 전극을 포함하고, 탑 게이트 전극의 경계의 적어도 일부는 채널 영역의 경계와 중첩하며, 바텀 게이트 전극의 경계의 적어도 일부는 채널 영역의 경계보다 내측에 위치할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 제1 서브픽셀이 배치된 제1 영역과 다수의 제2 서브픽셀이 배치되고 적어도 하나의 광학 센서와 중첩하는 제2 영역을 포함하는 디스플레이 패널과, 다수의 제1 서브픽셀 각각에 배치된 다수의 제1 박막 트랜지스터와, 다수의 제2 서브픽셀 각각에 배치된 다수의 제2 박막 트랜지스터를 포함하고, 제2 박막 트랜지스터의 게이트 전극의 수 및 형상 중 적어도 하나는 제1 박막 트랜지스터의 게이트 전극의 수 및 형상 중 적어도 하나와 상이한 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 액티브 영역의 일부 영역을 저해상도 영역으로 구현하여 투과율을 높임으로써, 해당 영역과 중첩하는 영역에 광학 센서를 배치할 수 있다.
그리고, 저해상도 영역에 배치된 발광 소자로 구동 전류를 공급하는 구동 트랜지스터의 전류 출력 성능을 고해상도 영역에 배치된 구동 트랜지스터와 상이하게 함으로써, 액티브 영역 내에 저해상도 영역과 고해상도 영역을 포함하는 디스플레이 패널의 화질을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에서 액티브 영역에 광학 센서가 배치된 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 다른 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에서 저해상도 영역에 배치된 박막 트랜지스터의 탑 게이트 전극과 바텀 게이트 전극의 구조의 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 박막 트랜지스터의 전류 출력 특성의 예시를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치에서 저해상도 영역에 배치된 박막 트랜지스터의 탑 게이트 전극과 바텀 게이트 전극의 구조의 다른 예시를 나타낸 도면이다.
도 9와 도 10은 본 발명의 실시예들에 따른 디스플레이 장치에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 또 다른 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되며 영상을 표시하는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하며 신호 라인 등이 배치되는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)의 액티브 영역(AA)에는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다.
이러한 서브픽셀(SP)은 각각 발광 소자(ED)를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인 등이 배치될 수 있다. 그리고, 각각의 서브픽셀(SP)에는 발광 소자(ED)와 이를 구동하기 위한 박막 트랜지스터 등과 같은 회로 소자가 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배치된 서브픽셀(SP)에 발광 소자(ED)가 배치되고, 발광 소자(ED)에 흐르는 전류 제어를 통해 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)가 배치될 수 있다.
서브픽셀(SP)에 배치된 발광 소자(ED)는, 유기발광다이오드(OLED)일 수 있으나, 경우에 따라, 발광다이오드(LED)나 마이크로 발광다이오드(μLED) 등일 수도 있다.
그리고, 서브픽셀(SP)에 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 박막 트랜지스터가 배치될 수 있으며, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 캐패시터(Cstg) 등이 배치될 수 있다.
도 2는, 구동 트랜지스터(DRT)를 포함한 7개의 박막 트랜지스터와, 1개의 스토리지 캐패시터(Cstg)가 서브픽셀(SP)에 배치된 7T1C 구조를 예시로 나타내나, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구조는 이에 한정되지 아니한다. 또한, 도 2는 서브픽셀(SP)이 PMOS 형태의 박막 트랜지스터로 구성된 경우를 예시로 나타내나, 서브픽셀(SP)에 배치된 박막 트랜지스터 중 적어도 일부는 NMOS 형태로 구성될 수도 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)와 전기적으로 연결된 애노드 전극과, 기저 전압(Vss)이 공급되는 캐소드 전극을 포함할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압(Vdd)이 인가되는 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DRT)는, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)의 게이트 노드는 스토리지 캐패시터(Cstg) 및 초기화 전압 라인(IVL)과 전기적으로 연결될 수 있다.
제1 스위칭 트랜지스터(SWT1)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 보상된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되도록 제어할 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 스캔 신호 SCAN(N-1)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 초기화하기 위해 이용될 수 있다.
제3 스위칭 트랜지스터(SWT3)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다. 그리고, 제4 스위칭 트랜지스터(SWT4)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다.
제5 스위칭 트랜지스터(SWT5)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 발광 소자(ED)의 발광 타이밍을 제어할 수 있다.
제6 스위칭 트랜지스터(SWT6)는, 스캔 신호 SCAN(N)에 의해 제어되고, 발광 소자(ED)의 애노드 전극과 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제6 스위칭 트랜지스터(SWT6)는, 발광 소자(ED)의 애노드 전극의 전압을 초기화하기 위해 이용될 수 있다.
이러한 서브픽셀(SP)의 구동 방식을 설명하면, 서브픽셀(SP)은 하나의 영상 프레임 기간 동안 초기화 기간, 데이터 기입 기간 및 발광 기간으로 구분되어 구동될 수 있다.
초기화 기간에, 로우 레벨의 스캔 신호 SCAN(N-1)이 서브픽셀(SP)로 공급되어 제2 스위칭 트랜지스터(SWT2)가 턴-온 될 수 있다. 제2 스위칭 트랜지스터(SWT2)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 게이트 노드로 초기화 전압(Vini)이 인가될 수 있다.
초기화가 완료되면, 데이터 기입 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 로우 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급될 수 있다. 그리고, 제2 스위칭 트랜지스터(SWT2)는 턴-오프 될 수 있다. 또한, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-온 될 수 있다.
제1 스위칭 트랜지스터(SWT1)가 턴-온 되므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결된다.
또한, 제3 스위칭 트랜지스터(SWT3)가 턴-온 되므로, 데이터 전압(Vdata)이 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SWT1)를 통해 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가될 수 있다. 이때, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 반영된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되어, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
그리고, 데이터 기입 기간에 제6 스위칭 트랜지스터(SWT6)가 턴-온 되므로, 발광 소자(ED)의 애노드 전극이 초기화 전압(Vini)에 의해 초기화될 수 있다. 즉, 데이터 기입 기간에 구동 트랜지스터(DRT)의 게이트 노드에 전압 인가와 발광 소자(ED)의 애노드 전극의 초기화가 동시에 수행될 수 있다.
발광 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 하이 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급되고, 로우 레벨의 스캔 신호 EM이 공급될 수 있다. 따라서, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-오프 되고, 제4 스위칭 트랜지스터(SWT4)와 제5 스위칭 트랜지스터(SWT5)는 턴-온 될 수 있다.
제4 스위칭 트랜지스터(SWT4)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 제3 노드(N3)에 구동 전압(Vdd)이 공급될 수 있다. 그리고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제3 노드(N3)에 데이터 전압(Vdata)과 구동 전압(Vdd)에 의한 전압 차이가 형성되며 구동 트랜지스터(DRT)를 통해 데이터 전압(Vdata)에 따른 전류가 흐를 수 있다.
제5 스위칭 트랜지스터(SWT5)가 턴-온 됨에 따라, 데이터 전압(Vdata)에 따른 전류가 발광 소자(ED)에 공급되어, 발광 소자(ED)가 데이터 전압(Vdata)에 대응하는 밝기를 나타낼 수 있다.
이러한 서브픽셀(SP)은, 디스플레이 패널(110)의 액티브 영역(AA)에 일정한 간격으로 배치되거나, 단위 영역에 동일한 개수로 배치되어, 디스플레이 패널(110)이 균일한 해상도를 나타내도록 할 수 있다.
또는, 경우에 따라, 액티브 영역(AA)의 일부 영역이 다른 해상도를 갖도록 서브픽셀(SP)이 배치될 수 있다. 이러한 경우, 해상도가 낮은 영역의 투과율을 높일 수 있으며, 투과율이 높아진 영역에 광학 센서 등이 배치되어 센싱을 수행할 수 있다. 즉, 액티브 영역(AA)에서 영상이 표시되며 광학 센서가 배치된 영역이 존재할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 액티브 영역(AA)에 광학 센서(200)가 배치된 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 디스플레이 패널(110)의 액티브 영역(AA)은, 제1 해상도를 갖는 제1 영역(A1)과, 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역(A2)을 포함할 수 있다.
제1 영역(A1)은, 액티브 영역(AA)의 대부분의 영역일 수 있다. 그리고, 제2 영역(A2)은, 액티브 영역(AA)에서 제1 영역(A1)을 제외한 영역으로서, 액티브 영역(AA)의 일부 영역일 수 있다.
제2 영역(A2)은, 도 3에 도시된 예시와 같이, 액티브 영역(AA)의 상측 중앙에 위치할 수 있으나, 이에 한정되지 아니한다. 제2 영역(A2)은, 액티브 영역(AA)의 상측에서 좌측이나 우측 부분에 위치할 수도 있고, 액티브 영역(AA)의 경계로부터 이격된 부분에 위치할 수도 있다.
제1 영역(A1)의 제1 해상도는 제2 영역(A2)의 제2 해상도보다 높으므로, 제1 영역(A1)에서 단위 면적당 배치된 제1 서브픽셀(SP1)의 수는 제2 영역(A2)에서 단위 면적당 배치된 제2 서브픽셀(SP2)의 수보다 클 수 있다. 따라서, 제1 영역(A1)에 배치된 제1 서브픽셀(SP1) 사이의 간격은 제2 영역(A2)에 배치된 제2 서브픽셀(SP2) 사이의 간격보다 작을 수 있다.
또는, 경우에 따라, 제1 영역(A1)에 배치된 제1 서브픽셀(SP1) 사이의 간격 중 가장 큰 간격이 제2 영역(A2)에 배치된 제2 서브픽셀(SP2) 사이의 간격 중 가장 큰 간격보다 작을 수 있다.
즉, 도 3에 도시된 예시와 같이, 제2 영역(A2)에 배치된 제2 서브픽셀(SP2) 중 일부는 인접하게 배치되면서 다른 일부와 이격되어 배치될 수 있다.
이와 같이, 액티브 영역(AA)의 일부 영역인 제2 영역(A2)의 제2 해상도가 나머지 영역인 제1 영역(A1)의 제1 해상도보다 낮으므로, 제2 영역(A2)의 투과율이 제1 영역(A1)의 투과율보다 높을 수 있다.
일 예로, 제2 영역(A2)에서 제2 서브픽셀(SP2)이 배치된 영역 이외의 영역에는 발광 소자(ED)나 회로 소자가 배치되지 않을 수 있다. 따라서, 제2 서브픽셀(SP2)이 배치된 영역 이외의 영역은 투명 영역 또는 투과율이 높은 영역일 수 있다.
따라서, 투과율이 높은 제2 영역(A2)과 중첩하는 영역에 카메라 센서나 근접 센서 등과 같은 광학 센서(200)가 배치될 수 있다.
광학 센서(200)는, 제2 영역(A2)과 중첩하는 영역에 배치될 수 있으며, 일 예로, 디스플레이 패널(110)의 기판의 배면에 위치할 수 있다. 즉, 디스플레이 패널(110)이 이미지를 표시하는 면의 반대 면에 위치할 수 있다.
광학 센서(200)가 이미지가 표시되는 면의 반대 면에 위치하며 액티브 영역(AA)과 중첩하는 영역에 위치함에 따라, 디스플레이 패널(110)의 액티브 영역(AA)의 감소나 논-액티브 영역(NA)의 증가 없이 광학 센서(200)가 배치될 수 있다.
그리고, 광학 센서(200)가 배치되는 제2 영역(A2)의 투과율이 높으므로, 광학 센서(200)가 액티브 영역(AA)과 중첩하는 영역에 배치되면서 광학 센서(200)의 센싱 기능이 충분히 제공될 수 있다.
일 예로, 카메라 센서가 제2 영역(A2)에 배치될 경우 제2 영역(A2)의 투명 영역 등을 통해 광 센싱이 충분히 이루어질 수 있으므로, 카메라 센서에 의한 이미지 센싱 기능이 제공될 수 있다.
또는, 근접 센서가 제2 영역(A2)에 배치되어 근접 센싱 기능이 제공될 수 있다. 그리고, 제2 영역(A2)에 근접 센서가 배치된 경우, 근접 센싱을 위한 광을 발산하는 광원(300)은, 일 예로, 디스플레이 패널(110)의 논-액티브 영역(NA)에 위치할 수 있다.
근접 센싱을 위한 광원(300)이 액티브 영역(AA)에 배치되지 않으므로, 광원(300)으로부터 발산된 광이 액티브 영역(AA)을 통해 표시되는 이미지에 영향을 주지 않을 수 있다. 그리고, 근접 센서가 투과율이 높은 제2 영역(A2)에 배치되므로, 근접 센서의 배치로 인한 논-액티브 영역(NA)의 증가 없이 근접 센싱 기능이 제공될 수 있다.
이와 같이, 본 발명의 실시예들은, 액티브 영역(AA)의 일부 영역에 주변 영역보다 해상도가 낮은 영역을 배치하고, 해당 영역과 중첩하는 영역에 광학 센서(200)를 배치함으로써, 액티브 영역(AA) 내에 위치하는 광학 센서(200)에 의한 광학 센싱 기능을 제공할 수 있다.
또한, 본 발명의 실시예들은, 제1 해상도를 갖는 제1 영역(A1)과 광학 센서(200)가 배치되며 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역(A2)에 서브픽셀(SP)의 구동을 위한 박막 트랜지스터를 다른 구조로 배치함으로써, 제1 영역(A1)과 제2 영역(A2)의 해상도의 차이로 인한 화질이나 휘도 불균일을 방지할 수 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 예시를 나타낸 도면이다. 그리고, 도 4에 도시된 박막 트랜지스터는 서브픽셀(SP)에 배치된 발광 소자(ED)로 구동 전류의 공급을 제어하는 구동 트랜지스터(DRT)일 수 있다.
도 4를 참조하면, 제1 해상도를 갖는 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)는, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)의 일면 상에 위치하는 하나의 게이트 전극(GE)을 포함할 수 있다.
그리고, 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)는, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2)의 양면 상에 위치하는 복수의 게이트 전극(TGE, BGE)을 포함할 수 있다.
먼저 제1 박막 트랜지스터(TFT1)가 배치된 제1 영역(A1)의 구조를 살펴보면, 기판(SUB) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은, 채널 영역과 도체화 영역을 포함할 수 있으며, 채널 영역은 게이트 전극(GE)과 대응되도록 배치될 수 있다.
제1 액티브층(ACT1) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE) 상에 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2) 등이 배치될 수 있으며, 제1 액티브층(ACT1) 상에 배치된 여러 절연층에 형성된 컨택홀에 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 등이 배치될 수 있다.
제2 박막 트랜지스터(TFT2)가 배치된 제2 영역(A2)의 구조를 제1 영역(A1)의 구조와 비교하면, 제2 영역(A2)에서, 기판(SUB) 상에 바텀 게이트 전극(BGE)이 배치될 수 있다.
바텀 게이트 전극(BGE) 상에 바텀 게이트 절연층(BGI)이 배치될 수 있으며, 바텀 게이트 절연층(BGI)은 제1 영역(A1)에 배치된 버퍼층(BUF)과 동일한 층일 수 있다.
즉, 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)만 바텀 게이트 전극(BGE)을 포함할 수 있다. 그리고, 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 아래에는 전극이 배치되지 않을 수 있다.
바텀 게이트 절연층(BGI) 상에 제2 액티브층(ACT2)과 탑 게이트 절연층(TGI)이 배치되고, 탑 게이트 절연층(TGI) 상에 탑 게이트 전극(TGE)이 배치될 수 있다.
탑 게이트 절연층(TGI)은 제1 영역(A1)에 배치된 게이트 절연층(GI)과 동일한 층일 수 있으며, 탑 게이트 전극(TGE)은 제1 영역(A1)에 배치된 게이트 전극(GE)과 동일한 층에 배치된 전극일 수 있다.
탑 게이트 전극(TGE) 상에 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2) 등이 배치되고, 제2 액티브층(ACT2) 상에 위치하는 절연층 등에 형성된 컨택홀에 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 등이 배치될 수 있다.
그리고, 바텀 게이트 전극(BGE)은 탑 게이트 전극(TGE)과 전기적으로 연결될 수 있다. 또는, 경우에 따라, 바텀 게이트 전극(BGE)은 탑 게이트 전극(TGE)과 전기적으로 연결되지 않은 상태에서, 탑 게이트 전극(TGE)으로 공급되는 신호와 동일한 신호를 공급받을 수도 있다.
이와 같이, 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)가 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)을 포함함에 따라, 제2 액티브층(ACT2)의 채널 영역에 형성되는 전계가 증가할 수 있으며, 제2 박막 트랜지스터(TFT2)의 구동에 의해 공급되는 전류의 양이 증가될 수 있다.
따라서, 제2 영역(A2)에 배치된 구동 트랜지스터(DRT)에 의해 발광 소자(ED)로 공급되는 전류가 증가하므로, 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)이 나타내는 휘도가 증가할 수 있다.
그리고, 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)는 하나의 게이트 전극(GE)에 의해 구동되므로, 제2 박막 트랜지스터(TFT2)에 비하여 공급하는 전류의 양이 작을 수 있다.
따라서, 동일한 데이터 전압(Vdata)이 공급될 경우, 제1 영역(A1)에 배치된 제1 서브픽셀(SP1)이 나타내는 휘도는 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)이 나타내는 휘도보다 낮을 수 있다.
즉, 제2 영역(A2)에 배치된 제2 서브픽셀(SP2) 자체가 나타내는 휘도는 제1 영역(A1)에 배치된 제1 서브픽셀(SP1) 자체가 나타내는 휘도보다 높을 수 있다.
여기서, 제2 영역(A2)은 제1 영역(A1)보다 낮은 해상도를 가지므로, 제2 서브픽셀(SP2)이 제1 서브픽셀(SP1)보다 높은 휘도를 나타내도록 함으로써, 제2 영역(A2)이 나타내는 휘도와 제1 영역(A1)이 나타내는 휘도를 균일하게 할 수 있다. 다시 말해, 제2 박막 트랜지스터(TFT2)와 제1 박막 트랜지스터(TFT1)의 구조 차이에 의해 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)이 나타내는 휘도만 증가시켜 저해상도 영역이 나타내는 휘도와 고해상도 영역이 나타내는 휘도 사이에 편차가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예들은, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 채널 영역을 다르게 구현함으로써, 제2 영역(A2)의 휘도를 보상하고 제1 영역(A1)과 제2 영역(A2) 간의 휘도 편차를 감소시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 제1 해상도를 갖는 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)는 하나의 게이트 전극(GE)만 포함할 수 있다. 그리고, 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)는 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)을 포함할 수 있다.
여기서, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2)에서 채널 영역의 폭 W2는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)에서 채널 영역의 폭 W1보다 클 수 있다.
또한, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2)에서 채널 영역의 길이 L2는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)에서 채널 영역의 길이 L1보다 작을 수 있다.
즉, 제2 박막 트랜지스터(TFT2)의 채널 영역의 폭 W2는 제1 박막 트랜지스터(TFT1)의 채널 영역의 폭 W1보다 크고, 제2 박막 트랜지스터(TFT2)의 채널 영역의 길이 L2는 제1 박막 트랜지스터(TFT1)의 길이 L1보다 작을 수 있다.
또는, 제2 박막 트랜지스터(TFT2)의 채널 영역의 길이에 대한 폭의 비율(예: 4/10)이 제1 박막 트랜지스터(TFT1)의 채널 영역의 길이에 대한 폭의 비율(예: 2/20)보다 클 수 있다.
여기서, 제2 박막 트랜지스터(TFT2)의 채널 영역과 제1 박막 트랜지스터(TFT1)의 채널 영역에 다르게 형성되므로, 제2 박막 트랜지스터(TFT2)의 탑 게이트 전극(TGE)과 제1 박막 트랜지스터(TFT1)의 게이트 전극(GE)의 형상이 다르게 형성될 수 있다. 즉, 제2 박막 트랜지스터(TFT2)의 게이트 전극(TGE, BGE)의 수 및 형상이 제1 박막 트랜지스터(TFT1)의 게이트 전극(GE)의 수 및 형상과 다를 수 있다.
제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 채널 영역의 폭을 증가시키고 길이를 감소시켜줌으로써, 제2 박막 트랜지스터(TFT2)에 의해 공급되는 전류가 제1 박막 트랜지스터(TFT1)에 의해 공급되는 전류보다 커질 수 있다.
따라서, 저해상도 영역인 제2 영역(A2)의 휘도를 보상하며 제1 영역(A1)과 제2 영역(A2) 간의 휘도 편차를 감소시킬 수 있다.
여기서, 경우에 따라, 제2 박막 트랜지스터(TFT2)의 채널 영역의 폭을 증가시키고 길이를 감소시키되, 제2 박막 트랜지스터(TFT2)의 채널 영역의 면적은 제1 박막 트랜지스터(TFT1)의 채널 영역의 면적과 동일 또는 유사할 수 있다. 즉, 액티브층(ACT)의 전체적인 면적을 유사하게 배치하며, 박막 트랜지스터의 전류 출력 성능만 다르게 구현할 수 있다.
또한, 도 5에 도시된 예시는, 제2 박막 트랜지스터(TFT2)가 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)을 모두 포함하는 경우를 나타내고 있으나, 경우에 따라, 제2 박막 트랜지스터(TFT2)가 탑 게이트 전극(TGE)이나 바텀 게이트 전극(BGE)만 포함하는 구조에서 제2 액티브층(ACT2)의 채널 영역의 폭과 길이 조정에 의해 제2 영역(A2)의 휘도를 보상할 수도 있다.
그리고, 제2 박막 트랜지스터(TFT2)가 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)을 포함하는 경우에는, 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)의 구조를 다르게 배치함으로써, 제2 박막 트랜지스터(TFT2)의 전류 출력 특성을 개선할 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 저해상도 영역에 배치된 박막 트랜지스터의 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)의 구조의 예시를 나타낸 도면이다.
도 6을 참조하면, 저해상도 영역인 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2) 상에 위치하는 탑 게이트 전극(TGE)과 제2 액티브층(ACT2) 아래에 위치하는 바텀 게이트 전극(BGE)을 포함할 수 있다.
여기서, 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE) 중 적어도 하나의 경계는 제2 액티브층(ACT)의 채널 영역의 경계와 중첩하지 않을 수 있다.
탑 게이트 전극(TGE)의 경계의 적어도 일부는 제2 액티브층(ACT2)의 채널 영역의 경계와 중첩할 수 있다. 제2 액티브층(ACT2) 상에 탑 게이트 전극(TGE)을 배치하고 제2 액티브층(ACT)의 도체화 영역을 형성하기 위한 공정을 수행할 경우, 탑 게이트 전극(TGE)과 채널 영역의 경계가 일치할 수 있다.
그리고, 바텀 게이트 전극(BGE)의 경계의 적어도 일부는 제2 액티브층(ACT2)의 채널 영역의 경계와 중첩한 라인을 이탈한 영역에 위치할 수 있다. 여기서, 바텀 게이트 전극(BGE)의 경계는 채널 영역의 방향을 따라 배치된 경계나 채널 영역과 교차하는 방향을 따라 배치된 경계 등을 포함할 수 있다. 그리고, 바텀 게이트 전극(BGE)의 적어도 일부는 전술한 경계 중 적어도 하나 또는 일부를 의미할 수 있다.
일 예로, 도 6에 도시된 예시와 같이, 바텀 게이트 전극(BGE)의 경계는 제2 액티브층(ACT2)의 채널 영역의 경계보다 내측에 위치할 수 있다. 여기서, 채널 영역의 경계는 제2 액티브층(ACT2)에서 채널 영역과 도체화 영역 사이의 경계를 의미할 수 있다. 즉, 제2 액티브층(ACT2)의 채널 영역의 경계보다 내측에 위치하는 바텀 게이트 전극(BGE)의 경계는 바텀 게이트 전극(BGE)의 경계 중 채널 영역과 도체화 영역 사이의 경계와 동일한 방향으로 배치되는 경계를 의미할 수 있다. 그리고, 도 6에 에 도시된 예시는, 바텀 게이트 전극(BGE)의 양측이 채널 영역의 경계보다 내측에 위치하는 경우를 나타내나, 바텀 게이트 전극(BGE)의 일측만 채널 영역의 경계보다 내측에 위치할 수도 있다.
따라서, 바텀 게이트 전극(BGE)의 폭 또는 길이를 나타내는 Wb는 탑 게이트 전극(TGE)의 폭 또는 길이를 나타내는 Wt보다 작을 수 있다.
바텀 게이트 전극(BGE)을 채널 영역보다 짧게 배치함으로써, 채널 영역에 형성되는 전계를 조절하여 제2 박막 트랜지스터(TFT2)의 전류 출력 특성을 안정화시킬 수 있다.
특히, 제2 박막 트랜지스터(TFT2)의 전류 출력 성능을 향상시키기 위하여, 제2 박막 트랜지스터(TFT2)의 채널 영역의 폭을 증가시키고 길이를 감소시킬 경우, 채널 영역의 길이 감소로 인해 전류 출력 특성이 안정적이지 않을 수 있다.
이러한 경우, 탑 게이트 전극(TGE)은 채널 영역과 동일한 길이로 배치하면서 바텀 게이트 전극(BGE)의 길이를 짧게 배치함으로써, 제2 박막 트랜지스터(TFT2)의 전류 출력 성능을 향상시키면서 안정적인 전류 출력 특성을 구현할 수 있다.
도 7은 도 6에 도시된 박막 트랜지스터의 전류 출력 특성의 예시를 나타낸 도면이다.
도 7을 참조하면, 제2 박막 트랜지스터(TFT2)의 전류 출력 성능 향상을 위해 채널 영역의 폭을 증가시키고 길이를 감소시킨 경우, 게이트 전극(TGE, BGE)으로 공급되는 게이트 전압 Vg를 -1V, -3V, -5V로 변화시키며 제2 박막 트랜지스터(TFT2)의 전류 출력을 측정한 결과를 나타낸다.
제2 박막 트랜지스터(TFT2)의 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)을 모두 채널 영역과 동일한 길이로 배치한 경우, 전류 출력 성능을 향상되나, 701과 같이 전류 출력이 급격히 증가하는 구간이 존재하는 것을 확인할 수 있다.
반면, 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)을 채널 영역보다 짧게 배치한 경우, 전류 출력 성능이 향상되면서 702와 같이 전류 출력 특성도 안정적으로 나타나는 것을 확인할 수 있다.
이와 같이, 본 발명의 실시예들은, 제2 영역(A2)에 배치되는 제2 박막 트랜지스터(TFT2)의 전류 출력 성능을 향상시키면서 바텀 게이트 전극(BGE)을 채널 영역보다 짧게 배치함으로써 안정적인 전류 출력 특성을 구현할 수 있다.
또는, 경우에 따라, 제2 박막 트랜지스터(TFT2)의 채널 영역의 구조가 상이하거나 전류 출력 특성이 안정적일 경우 바텀 게이트 전극(BGE)이 채널 영역보다 길게 배치될 수도 있다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 저해상도 영역에 배치된 박막 트랜지스터의 탑 게이트 전극(TGE)과 바텀 게이트 전극(BGE)의 구조의 다른 예시를 나타낸 도면이다.
도 8을 참조하면, 저해상도 영역이 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 탑 게이트 전극(TGE)의 경계의 적어도 일부는 채널 영역의 경계와 중첩할 수 있다. 즉, 탑 게이트 전극(TGE)의 길이와 채널 영역의 길이는 동일할 수 있다.
그리고, 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)의 경계의 적어도 일부는 채널 영역의 경계와 중첩하지 않을 수 있으며, 채널 영역의 경계보다 외측에 위치할 수 있다. 또한, 바텀 게이트 전극(BGE)의 길이가 채널 영역의 길이보다 클 수 있다.
따라서, 바텀 게이트 전극(BGE)의 폭 또는 길이를 나타내는 Wb는 탑 게이트 전극(TGE)의 폭 또는 길이를 나타내는 Wt보다 클 수 있다.
바텀 게이트 전극(BGE)이 채널 영역과 중첩하는 영역보다 넓게 배치됨으로써, 기판(SUB)의 아래에서 입사되는 광이 채널 영역에 도달하는 것을 차단시켜줄 수 있다.
특히, 제2 박막 트랜지스터(TFT2) 아래에 카메라 센서와 같은 광학 센서(200)가 배치됨에 따라, 카메라 센서의 렌즈 등에 의해 산란된 광이 채널 영역으로 반사될 수 있다.
이때, 제2 박막 트랜지스터(TFT2)의 전류 출력 성능을 높여주기 위해 배치된 바텀 게이트 전극(BGE)이 채널 영역으로 향하는 광을 차단하는 기능도 수행함으로써, 채널 영역을 보호하며 제2 영역(A2)의 휘도를 향상시켜줄 수 있다.
이와 같이, 본 발명의 실시예들은, 해상도가 낮은 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)에 바텀 게이트 전극(BGE)을 추가로 배치하고, 채널 영역의 폭과 길이를 조정해줌으로써, 제2 영역(A2)의 휘도를 보상하여 제1 영역(A1)의 휘도와 편차를 감소시킬 수 있다.
또한, 바텀 게이트 전극(BGE)과 채널 영역 간의 길이 조절을 통해 제2 박막 트랜지스터(TFT2)의 전류 출력 특성을 안정화시키거나, 외부 광을 차단하는 기능을 구현할 수 있다.
이러한 바텀 게이트 전극(BGE)은, 제1 영역(A1)에 배치되지 않는 전극층이 추가되어 구현될 수도 있으나, 경우에 따라, 제1 영역(A1)에 배치되는 전극층을 이용하여 구현될 수도 있다.
도 9와 도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 고해상도 영역과 저해상도 영역에 배치된 박막 트랜지스터의 구조의 또 다른 예시를 나타낸 도면이다.
도 9를 참조하면, 고해상도 영역인 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1) 상에 위치하는 하나의 게이트 전극(GE)을 포함할 수 있다.
그리고, 저해상도 영역인 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2) 상에 위치하는 탑 게이트 전극(TGE)과 제2 액티브층(ACT2) 아래에 위치하는 바텀 게이트 전극(BGE)을 포함할 수 있다.
탑 게이트 전극(TGE)으로 공급되는 신호와 동일한 신호가 바텀 게이트 전극(BGE)으로 공급될 수 있다. 또한, 바텀 게이트 전극(BGE)은 탑 게이트 전극(TGE)과 전기적으로 연결될 수도 있다.
그리고, 경우에 따라, 제2 박막 트랜지스터(TFT2)의 채널 영역의 폭은 제1 박막 트랜지스터(TFT1)의 채널 영역의 폭보다 클 수 있으며, 제2 박막 트랜지스터(TFT2)의 채널 영역의 길이는 제1 박막 트랜지스터(TFT1)의 채널 영역의 길이보다 작을 수 있다.
여기서, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 아래에 게이트 전극(GE)과 절연된 전극 패턴(EP)이 배치될 수 있다. 그리고, 전극 패턴(EP)은, 일 예로, 신호가 공급되지 않는 플로팅 상태일 수 있다.
전극 패턴(EP)은, 제1 박막 트랜지스터(TFT1)의 채널 영역과 중첩하는 영역을 포함하는 영역에 배치될 수 있으며, 일 예로, 채널 영역보다 넓게 배치될 수 있다. 전극 패턴(EP)이 제1 박막 트랜지스터(TFT1)의 채널 영역과 중첩하며 배치됨에 따라 외부 광이 채널 영역에 도달하는 것을 차단해줄 수 있다.
그리고, 제1 영역(A1)에 배치된 전극 패턴(EP)은, 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)과 동일한 층에 위치할 수 있다.
따라서, 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)은 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 아래에 배치되는 전극 패턴(EP)과 동일한 물질로 이루어질 수 있다.
이와 같이, 제1 영역(A1)에 차광 기능 등을 위한 전극 패턴(EP)이 배치되는 경우, 해당 전극층을 이용하여 제2 영역(A2)에 배치되는 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)을 구현함으로써, 별도의 전극층을 추가하지 않고 제2 박막 트랜지스터(TFT2)의 전류 출력 성능을 향상시키기 위한 구조를 구현할 수 있다.
또는, 경우에 따라, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 아래에 배치된 전극 패턴(EP)으로 특정 신호가 공급될 수도 있다.
일 예로, 제1 박막 트랜지스터(TFT1)의 게이트 전극(GE)으로 공급되는 신호와 상이한 정전압이 전극 패턴(EP)으로 공급될 수 있다. 제1 박막 트랜지스터(TFT1)의 채널 영역과 중첩하는 전극 패턴(EP)으로 정전압이 공급됨에 따라, 전극 패턴(EP)에 의해 채널 영역에 형성되는 전계가 조절될 수 있다. 따라서, 전극 패턴(EP)이 제1 박막 트랜지스터(TFT1)의 안정적인 전류 출력 특성 구현을 위해 이용될 수 있다.
즉, 동일한 층에 위치하는 전극층을 이용하여 제1 영역(A1)에 배치된 제1 박막 트랜지스터(TFT1)의 안정적인 전류 출력 특성을 구현하면서 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 전류 출력 성능 향상 및 안정적인 전류 출력 특성을 구현할 수 있다.
그리고, 전극 패턴(EP)은 별도의 신호 라인을 통해 정전압을 공급받을 수도 있으나, 제1 박막 트랜지스터(TFT1)의 제1 소스 전극(SE1)이나 제1 드레인 전극(DE1)과 전기적으로 연결되어 특정 신호를 공급받을 수도 있다.
도 10을 참조하면, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 아래에 전극 패턴(EP)이 배치될 수 있다. 그리고, 전극 패턴(EP)은, 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)과 동일한 층에 배치될 수 있다.
여기서, 전극 패턴(EP)은, 제1 박막 트랜지스터(TFT1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
즉, 동일한 층에서 제1 영역(A1)에 배치된 전극 패턴(EP)은 제1 소스 전극(SE1)과 전기적으로 연결되고, 제2 영역(A2)에 배치된 바텀 게이트 전극(BGE)은 탑 게이트 전극(TGE)과 전기적으로 연결된 구조일 수 있다.
전극 패턴(EP)이 제1 소스 전극(SE1)과 전기적으로 연결됨에 따라, 제1 소스 전극(SE1)을 통해 공급되는 정전압이 전극 패턴(EP)으로 인가될 수 있다. 여기서, 전극 패턴(EP)으로 인가되는 정전압은, 일 예로, 구동 전압(Vdd)일 수 있다.
제1 박막 트랜지스터(TFT1)의 아래에 위치하는 전극 패턴(EP)으로 게이트 전극(GE)에 공급되는 신호와 상이한 정전압이 공급되므로 제1 박막 트랜지스터(TFT1)의 전류 출력 특성을 안정화시킬 수 있다.
그리고, 전극 패턴(EP)과 동일한 층에 배치되는 전극층을 이용하여 제2 박막 트랜지스터(TFT2)의 바텀 게이트 전극(BGE)을 구현함으로써, 별도의 전극층을 추가하지 않고 제2 영역(A2)에 배치된 제2 박막 트랜지스터(TFT2)의 전류 출력 특성을 향상시킬 수 있다.
따라서, 저해상도 영역인 제2 영역(A2)의 휘도를 보상하여 고해상도 영역인 제1 영역(A1)과의 휘도 편차를 감소시킬 수 있다.
또한, 저해상도로 구현되어 투과율이 높은 제2 영역(A2)과 중첩하는 디스플레이 패널(110)의 배면에 광학 센서(200)를 배치함으로써, 디스플레이 패널(110)의 액티브 영역(AA) 내에 광학 센서(200)가 위치하도록 하면서 광학 센서(200)의 배치로 인한 화상 품질 저하를 방지할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 200: 광학 센서
300: 광원

Claims (20)

  1. 제1 해상도를 갖는 제1 영역과 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역을 포함하는 디스플레이 패널;
    상기 제1 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제1 박막 트랜지스터; 및
    상기 제2 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제2 박막 트랜지스터를 포함하고,
    상기 다수의 제1 박막 트랜지스터 각각은 상기 제1 박막 트랜지스터의 채널 영역의 일면 상에 위치하는 하나의 게이트 전극을 포함하고, 상기 다수의 제2 박막 트랜지스터 각각은 상기 제2 박막 트랜지스터의 채널 영역의 양면 상에 위치하는 복수의 게이트 전극을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역의 폭은 상기 제1 박막 트랜지스터의 상기 채널 영역의 폭보다 큰 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역의 길이는 상기 제1 박막 트랜지스터의 상기 채널 영역의 길이보다 작은 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역의 길이에 대한 폭의 비율은 상기 제1 박막 트랜지스터의 상기 채널 영역의 길이에 대한 폭의 비율보다 큰 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 상기 채널 영역 상에 위치하는 탑 게이트 전극과 상기 채널 영역 아래에 위치하는 바텀 게이트 전극을 포함하고,
    상기 바텀 게이트 전극의 경계의 적어도 일부는 상기 채널 영역의 경계와 중첩하는 라인을 이탈한 영역에 위치하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 바텀 게이트 전극의 경계의 적어도 일부는 상기 채널 영역의 경계의 내측에 위치하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 바텀 게이트 전극의 경계의 적어도 일부는 상기 채널 영역의 경계의 외측에 위치하는 디스플레이 장치.
  8. 제5항에 있어서,
    상기 탑 게이트 전극의 경계의 적어도 일부는 상기 채널 영역의 경계와 중첩하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 상기 채널 영역 상에 위치하는 탑 게이트 전극과 상기 채널 영역 아래에 위치하는 바텀 게이트 전극을 포함하고,
    상기 제1 박막 트랜지스터의 상기 게이트 전극은 상기 탑 게이트 전극과 동일한 층에 위치하며,
    상기 제1 박막 트랜지스터의 상기 채널 영역 아래에 위치하고, 상기 바텀 게이트 전극과 동일한 층에 위치하며, 상기 제1 박막 트랜지스터의 상기 게이트 전극과 절연된 전극 패턴을 더 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 전극 패턴은 플로팅 상태이거나, 상기 전극 패턴으로 상기 제1 박막 트랜지스터의 상기 게이트 전극으로 공급되는 신호와 상이한 신호가 공급되는 디스플레이 장치.
  11. 제9항에 있어서,
    상기 바텀 게이트 전극은 상기 탑 게이트 전극과 전기적으로 연결되고, 상기 전극 패턴은 상기 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제2 영역에 위치하고 상기 제2 박막 트랜지스터 아래에 위치하는 광학 센서를 더 포함하는 디스플레이 장치.
  13. 제1 해상도를 갖는 제1 영역과 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 영역을 포함하는 디스플레이 패널;
    상기 제1 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제1 박막 트랜지스터; 및
    상기 제2 영역에 위치하는 다수의 서브픽셀 각각에 배치된 다수의 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터의 채널 영역의 폭은 상기 제1 박막 트랜지스터의 채널 영역의 폭보다 큰 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역의 길이는 상기 제1 박막 트랜지스터의 상기 채널 영역의 길이보다 작은 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제2 박막 트랜지스터의 상기 채널 영역 상에 위치하는 탑 게이트 전극과 상기 채널 영역 아래에 위치하는 바텀 게이트 전극을 포함하고,
    상기 제1 박막 트랜지스터는 상기 탑 게이트 전극 또는 상기 바텀 게이트 전극과 동일한 층에 위치하는 하나의 게이트 전극을 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제2 박막 트랜지스터의 상기 채널 영역의 경계의 적어도 일부는 상기 탑 게이트 전극의 경계와 중첩하고, 상기 바텀 게이트 전극의 경계와 중첩하는 라인을 이탈한 영역에 위치하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 바텀 게이트 전극의 경계의 적어도 일부는 상기 제2 박막 트랜지스터의 상기 채널 영역의 경계의 내측에 위치하는 디스플레이 장치.
  18. 다수의 제1 서브픽셀이 배치된 제1 영역과 다수의 제2 서브픽셀이 배치되고 적어도 하나의 광학 센서와 중첩하는 제2 영역을 포함하는 디스플레이 패널;
    상기 다수의 제1 서브픽셀 각각에 배치된 다수의 제1 박막 트랜지스터; 및
    상기 다수의 제2 서브픽셀 각각에 배치된 다수의 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터의 게이트 전극의 수 및 형상 중 적어도 하나는 상기 제1 박막 트랜지스터의 게이트 전극의 수 및 형상 중 적어도 하나와 상이한 디스플레이 장치.
  19. 제18항에 있어서,
    동일한 데이터 전압이 상기 제1 서브픽셀과 상기 제2 서브픽셀로 공급될 경우, 상기 제2 서브픽셀이 나타내는 휘도는 상기 제1 서브픽셀이 나타내는 휘도보다 높은 디스플레이 장치.
  20. 제18항에 있어서,
    상기 다수의 제2 서브픽셀 사이의 간격 중 가장 큰 간격은 상기 다수의 제1 서브픽셀 사이의 간격 중 가장 큰 간격보다 큰 디스플레이 장치.
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