KR20060113479A - 일렉트로루미네센스 표시 장치 및 데이터 라인 구동 회로 - Google Patents

일렉트로루미네센스 표시 장치 및 데이터 라인 구동 회로 Download PDF

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쇼이찌로 마쯔모또
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Abstract

유기 EL 표시 장치에서, 까슬까슬한 느낌의 저감, 및 구동용 트랜지스터의 임계값의 변동에 의한 표시 패널의 표시 얼룩의 저감에 의해 고품질 표시를 가능하게 한다. 또한, 외장의 구동용 IC를 불필요로 함으로써, 코스트 다운을 도모한다. 본 발명의 일렉트로루미네센스 표시 장치는, 각 화소에 TFT를 구비하지 않은 패시브 구동형의 것, 또는 각 화소에 화소 선택용 트랜지스터 GT와 유기 EL 소자(30R, 30G, 30B)를 구비한 세미 패시브 구동형의 것이다. 이에 의해, 화소의 개구율을 향상시켜, 까슬까슬한 느낌의 저감에 의해 고품질 표시를 가능하게 한다. 또한, 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD, 수직 시프트 레지스터(20) 등의 각종 구동 회로를 일렉트로루미네센스 소자가 형성된 화소 영역과 함께 동일한 글래스 기판(51) 상에 형성한다. 데이터 라인 구동 회로 DLD는, 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2를 구비하고 있다. 제1 데이터 라인 구동 회로 DLD1은, 표시 신호 Sig(R)에 따른 구동 전류를 데이터 라인 DL1에 공급함과 함께, 구동 트랜지스터의 임계값을 보상하는 임계값 보상 회로를 구비한다. 제2 데이터 라인 구동 회로 DLD2도 마찬가지로 구성되어 있지만, 제1 데이터 라인 구동 회로 DLD1은 수직 클럭 CKV에 의해 제어되어 있는 데 대하여, 제2 데이터 라인 구동 회로 DLD2는 반전 수직 클럭 *CKV에 의해 제어된다. 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2는 데이터 라인 DL1에 대하여, 1수평 기간마다, 교대로 구동 전류의 출력을 행한다.
표시 신호, 데이터 라인 구동 회로, 구동 전류, 캐소드 라인, 데이터 라인, 수직 시프트 레지스터

Description

일렉트로루미네센스 표시 장치 및 데이터 라인 구동 회로{ELECTROLUMINESCENCE DISPLAY DEVICE AND DATA LINE DRIVING CIRCUIT}
도 1은 본 발명의 제1 실시 형태에 따른 유기 EL 표시 장치의 등가 회로도.
도 2는 본 발명의 제1 및 제2 실시 형태에 따른 유기 EL 표시 장치의 수평 주사계의 타이밍도.
도 3은 본 발명의 제1 실시 형태에 따른 유기 EL 표시 장치의 개략의 단면 구조를 도시하는 도면.
도 4는 본 발명의 제1 실시 형태에 따른 유기 EL 표시 장치의 수직 주사계의 타이밍도.
도 5는 본 발명의 제1 및 제2 실시 형태에 따른 유기 EL 표시 장치의 제1 데이터 라인 구동 회로 DLD1의 회로도.
도 6은 본 발명의 제1 및 제2 실시 형태에 따른 유기 EL 표시 장치의 제2 데이터 라인 구동 회로 DLD2의 회로도.
도 7은 본 발명의 제1 및 제2 실시 형태에 따른 유기 EL 표시 장치의 제1 데이터 라인 구동 회로 DLD1, 제2 데이터 라인 구동 회로 DLD2의 동작 타이밍도.
도 8은 본 발명의 제2 실시 형태에 따른 유기 EL 표시 장치의 등가 회로도.
도 9는 본 발명의 제2 실시 형태에 따른 유기 EL 표시 장치의 개략의 단면 구조를 도시하는 도면.
도 10은 본 발명의 제2 실시 형태에 따른 유기 EL 표시 장치의 수직 주사계의 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 수평 시프트 레지스터
20 : 수직 시프트 레지스터
DLD1 : 제1 데이터 라인 구동 회로
DLD2 : 제2 데이터 라인 구동 회로
HSR1, HSR2, … : 수평 시프트 레지스터 유닛
VSR1, VSR2, … : 수직 시프트 레지스터 유닛
30R, 30G, 30B : 유기 EL 소자
DL1∼DL6 : 데이터 라인
CL1∼CL4 : 캐소드 라인
SW1, SW2, SW3, SW4 : 스위칭 소자
GL1∼GL4 : 게이트 라인
[특허 문헌1] 일본 특개2002-175035호 공보
본 발명은, 각 화소에 일렉트로루미네센스 소자를 구비한 일렉트로루미네센스 표시 장치 및 일렉트로루미네센스 소자에 구동 전류를 공급하는 데이터 라인 구동 회로에 관한 것이다.
최근, CRT나 LCD를 대체하는 표시 장치로서, 유기 일렉트로루미네센스 소자(Organic Electro Luminescent Device : 이후, 「유기 EL 소자」라고 약칭함)를 이용한 유기 EL 표시 장치가 개발되어 있다. 특히, 화소마다, 화소 선택용 TFT(Thin Film Transistor)와 유기 EL 소자를 구동하는 구동용 TFT를 구비한 액티브 구동형의 유기 EL 표시 패널이 개발되어 있다.
한편, 이 유기 EL 표시 장치를 이용한 전자 뷰 파인더(이하, 「EVF」라고 함)도 개발되어 있다. EVF는, 디지털 카메라 등의 파인더로서 카메라 본체에 부착되는 것으로서, 피사체가 투영해 내는 유기 EL 표시 패널면을, 광학 렌즈에 의해 5배 내지 10배로 확대하여 볼 수 있는 것이다.
그러나, 액티브 구동형의 유기 EL 표시 패널을 이용한 EVF에서는, 화소 선택용 TFT, 구동용 TFT, 게이트 신호선 및 드레인 신호선이 있기 때문에 표시 패널의 화소에 대한 개구부(발광부)의 개구율이 낮아져, 광학 렌즈에 의해 확대하여 보면, 특히 화소의 경계의 부분의 비개구부는 격자 형상의 모양으로서 시인되게 되며, 반대로 발광부가 알맹이 형상으로 보이게 되는 소위 「알알이 솟아오르는 느낌」이 생긴다고 하는 문제가 있다.
또한, EVF의 각 화소는 매우 작기 때문에 그 화소에 배치된 EL 소자에 흐르 는 전류도 매우 작으므로, 각 화소의 구동용 TFT의 임계값이 조금이라도 변동되어 있으면 EL 소자에 흐르는 전류도 각 화소를 비교하면 크게 변동되게 되어 각 화소에서 발광하는 광의 휘도가 변동되게 되기 때문에 표시가 까슬까슬하게 보이는 소위 「까슬까슬한 느낌」을 부여하게 된다고 하는 문제가 있다.
따라서, 화소에 TFT를 갖지 않는 패시브 구동형의 유기 EL 표시 장치를 이용함으로써 화소의 개구율을 향상시키는 것이 생각된다. 이 경우, 데이터 라인 구동 회로로부터, 데이터 라인을 통해 표시 신호에 따른 구동 전류를 유기 EL 소자에 공급한다.
그러나, 액티브 구동형이 내장되는 구동 트랜지스터의 임계값의 변동에 의해, 구동 전류에 변동이 발생하여, 표시 패널에 표시 얼룩이 발생한다고 하는 문제가 있었다.
본 발명의 일렉트로루미네센스 표시 장치는, 복수의 데이터 라인과, 상기 복수의 데이터 라인에 교차하도록 배치되며, 상호 분리된 복수의 캐소드 라인과, 상기 복수의 데이터 라인과 상기 복수의 캐소드 라인의 교점에 대응하여 배치된 복수의 일렉트로루미네센스 소자와, 외부로부터 도래하는 표시 신호를 순차적으로 샘플링하는 수평 시프트 레지스터와, 상기 수평 시프트 레지스터에 의해 샘플링된 표시 신호를 판독하여 유지함과 함께, 상기 복수의 데이터 라인에, 상기 표시 신호에 따른 구동 전류를 소정의 주기로 일괄하여 공급하는 데이터 라인 구동 회로와, 상기 복수의 캐소드 라인으로부터, 순차적으로, 1개의 캐소드 라인을 선택하여, 상기 일 렉트로루미네센스 소자에 흐르는 구동 전류의 전류 경로를 형성하도록, 그 선택된 캐소드 라인의 전위를 설정하는 수직 시프트 레지스터를 구비하고, 상기 수평 시프트 레지스터, 상기 데이터 라인 구동 회로 및 상기 수직 시프트 레지스터가 상기 복수의 일렉트로루미네센스 소자와 동일한 기판 상에 형성되어 있는 것을 특징으로 하는 것이다.
본 발명의 일렉트로루미네센스 표시 장치는, 복수의 데이터 라인과, 상기 복수의 데이터 라인과 교차하도록 배치된 복수의 게이트 라인과, 상기 복수의 데이터 라인과 상기 복수의 게이트 라인의 교차점의 부근에 배치되며, 게이트가 상기 게이트 라인에 접속되고, 드레인이 상기 데이터 라인에 접속된 화소 선택용 트랜지스터와, 이 화소 선택용 트랜지스터에 접속된 일렉트로루미네센스 소자를 구비한 복수의 화소와, 외부로부터 도래하는 표시 신호를 순차적으로 샘플링하는 수평 시프트 레지스터와, 상기 수평 시프트 레지스터에 의해 샘플링된 표시 신호를 판독하여 유지함과 함께, 상기 복수의 데이터 라인에, 상기 표시 신호에 따른 구동 전류를 소정 기간 중에 일괄하여 공급하는 데이터 라인 구동 회로와, 상기 복수의 게이트 라인에 수직 주사 신호를 출력하는 수직 시프트 레지스터를 구비하고, 상기 수평 시프트 레지스터, 상기 데이터 라인 구동 회로 및 상기 수직 시프트 레지스터가 상기 복수의 화소와 동일한 기판 상에 형성되어 있는 것을 특징으로 하는 것이다.
본 발명은, 데이터 라인을 통해 일렉트로루미네센스 소자에 구동 전류를 공급하는 데이터 라인 구동 회로로서, 표시 데이터에 따라, 구동용 트랜지스터의 임계값이 보상된 제1 구동 전류를 제1 기간에 상기 데이터 라인에 출력하는 제1 데이 터 라인 구동 회로와, 표시 데이터에 따라, 구동용 트랜지스터의 임계값이 보상된 제2 구동 전류를 상기 제1 기간과 상이한 제2 기간에 상기 데이터 라인에 출력하는 제2 데이터 라인 구동 회로를 구비하는 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 제1 실시 형태에 따른 유기 EL 표시 장치에 대하여, 도면을 참조하여 설명한다. 도 1은 이 유기 EL 표시 장치의 등가 회로도이다.
우선, 화소 영역의 구성에 대하여 설명한다. 글래스 기판(51) 상에 복수의 데이터 라인 DL1∼DL6이 수직 방향(도 1의 지면의 상하 방향)으로 연장되어 있다. 이들 데이터 라인 DL1∼DL6과 직교하는 수평 방향(도 1의 지면의 좌우 방향)으로 복수의 캐소드 라인 CL1∼CL4가 연장되어 있다. 그리고, 각 데이터 라인과 각 캐소드 라인과의 교차점의 부근에, 유기 EL 소자를 포함하는 각 화소가 배치되어 있다. 데이터 라인과 캐소드 라인의 개수는 임의로 선택할 수 있다.
1열째의 데이터 라인 DL1과 캐소드 라인 CL1∼CL4의 4개의 교차점의 부근에는, 적색광을 발생하는 유기 EL 소자(30R)가 1개씩 배치되어 있다. 이들 적색광을 발생하는 유기 EL 소자(30R)의 애노드는 데이터 라인 DL1에 접속되며, 그 캐소스는 각각 대응하는 캐소드 라인 CL1∼CL4에 접속되어 있다. 마찬가지로, 2열째의 데이터 라인 DL2와 캐소드 라인 CL1∼CL4의 4개의 교차점의 부근에는, 녹색광을 발생하는 유기 EL 소자(30G)가 1개씩 배치되어 있다. 이들 녹색광을 발생하는 유기 EL 소자(30G)의 애노드는 데이터 라인 DL2에 접속되며, 그 캐소드는 각각 대응하는 캐소드 라인 CL1∼CL4에 접속되어 있다.
마찬가지로, 3열째의 데이터 라인 DL3과 캐소드 라인 CL1∼CL4의 4개의 교차점의 부근에는, 청색광을 발생하는 유기 EL 소자(30B)가 1개씩 배치되어 있다. 이들 청색광을 발생하는 유기 EL 소자(30B)의 애노드는 데이터 라인 DL3에 접속되며, 그 캐소드는 각각 대응하는 캐소드 라인 CL1∼CL4에 접속되어 있다. 4열째로부터 앞의 화소의 구성에 대해서는 상기 구성의 반복이다. 또한, 유기 EL 소자(30R, 30G, 30B) 대신에, 무기 EL 소자를 이용해도 된다.
다음으로, 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD의 구성에 대하여 설명한다. 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD는 상기 글래스 기판(51) 상에 형성되어 있다. 수평 시프트 레지스터(10)는, 직렬로 접속된 복수의 수평 시프트 레지스터 유닛 HSR1, HSR2, …와, 샘플링 트랜지스터 ST11, ST12, …를 구비한다. 샘플링 트랜지스터 ST11, ST12, …는 박막 트랜지스터이다.
복수의 수평 시프트 레지스터 유닛 HSR1, HSR2, …는, 도 2에 도시한 바와 같이 수평 시프트 레지스터 STH를 수평 클럭 CKH에 동기하여 시프트함으로써, 각 유닛에 대응하여 수평 주사 펄스 SPH1, SPH2, …를 차례대로 출력한다.
초단의 수평 시프트 레지스터 유닛 HSR1에 대응하여 6개의 샘플링 트랜지스터 ST11, ST12, ST13, ST14, ST15, ST16이 배치되고, 이들 트랜지스터의 게이트에는 상기 수평 주사 펄스 SPH1이 공통으로 입력되어 있다. 마찬가지로, 차단의 수평 시프트 레지스터 유닛 HSR2에 대응하여 6개의 샘플링 트랜지스터 ST21, ST22, ST23, ST24, ST25, ST26이 배치되고, 이들 트랜지스터의 게이트에는 상기 수평 주사 펄스 SPH2가 공통으로 입력되어 있다.
6개의 샘플링 트랜지스터 ST11∼ST16에 주목하면, 최초의 2개의 샘플링 트랜지스터 ST11, ST12의 소스는 적색의 표시 신호 Sig(R)을 공급하는 제1 표시 신호 라인 LR에 접속되고, 다음의 2개의 샘플링 트랜지스터 ST13, 14의 소스는 녹색의 표시 신호 Sig(G)를 공급하는 제2 표시 신호 라인 LG에 접속되며, 나머지 2개의 샘플링 트랜지스터 ST15, 16의 소스는 청색의 표시 신호 Sig(B)를 공급하는 제3 표시 신호 라인 LB에 접속되어 있다.
데이터 라인 구동 회로 DLD는, 데이터 라인 DL1∼DL6의 1개마다 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2를 구비하고 있다. 예를 들면, 데이터 라인 DL1에 대응하는 제1 데이터 라인 구동 회로 DLD1은, 샘플링 트랜지스터 ST11을 통해 적색의 표시 신호 Sig(R)을 판독하고, 이것을 유지하여, 표시 신호 Sig(R)에 따른 구동 전류를 데이터 라인 DL1에 공급함과 함께, 후술하는 바와 같이, 구동 트랜지스터의 임계값을 보상하는 임계값 보상 회로를 구비한다. 임계값 보상 회로에 의해, 구동 트랜지스터의 임계값에 의존하지 않는 구동 전류가 얻어지기 때문에, 임계값 변동에 의한 표시 얼룩을 억제할 수 있다.
제2 데이터 라인 구동 회로 DLD2도 마찬가지의 동작을 행하지만, 제1 데이터 라인 구동 회로 DLD1은 2수평 기간의 주기를 갖는 수직 클럭 CKV에 의해 제어되고 있는 데 대하여, 제2 데이터 라인 구동 회로 DLD2는 수직 클럭 CKV를 반전한 반전 수직 클럭 *CKV에 의해 제어되고 있다. 이 때문에, 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2는 데이터 라인 DL1에 대하여, 1수평 기간(1H 기간)마다, 교대로 구동 전류의 출력을 행한다. 1수평 기간이란, 1라인(예를 들면 캐소드 라인 CL1)을 주사하는 데 필요한 기간이다.
다른 데이터 라인 DL2∼DL6에 대응하는 제1 데이터 라인 구동 회로 DLD1, 제2 데이터 라인 구동 회로 DLD2에 대해서도 마찬가지로 구성되어 있다.
다음으로, 수직 시프트 레지스터(20)의 구성에 대하여 설명한다. 수직 시프트 레지스터(20)는 직렬로 접속된 복수의 수직 시프트 레지스터 유닛 VSR1, VSR2, …와, 스위칭 소자 SW1, SW2, SW3, SW4를, 상기 글래스 기판(51) 상에 구비한다. 수직 시프트 레지스터(20)는 박막 트랜지스터를 이용하여 형성된다. 스위칭 소자 SW1, SW2, SW3, SW4는 박막 트랜지스터를 이용한 인버터에 의해 형성할 수 있다.
복수의 수직 시프트 레지스터 유닛 VSR1, VSR2, …는, 수직 시프트 레지스터 STV를 수직 클럭 CKV, *CKV에 동기하여 시프트함으로써, 각 유닛에 대응하여 수직 주사 펄스 SPV1, SPV2, …를 차례대로 출력한다. 스위칭 소자 SW1, SW2, SW3, SW4는 수직 주사 펄스 SPV1, SPV2, …에 따라 스위칭하고, 캐소드 라인 CL1∼CL4의 전위를 접지 전위 GND 또는 전원 전위 Vcc로 설정한다. 즉, 스위칭 소자 SW1, SW2, SW3, SW4는 수직 주사 펄스 SPV1, SPV2, …가 하이 레벨인 기간만큼, 캐소드 라인 CL1∼CL4의 전위를 접지 전위 GND로 설정하여, 화소의 유기 EL 소자의 전류 경로를 형성한다.
도 3은 상술한 유기 EL 표시 장치의 개략의 단면 구조를 도시하는 도면으로서, 도 3a는 도 1의 X-X선을 따라 취한 단면도, 도 3b는 도 1의 Y-Y선을 따라 취한 단면도이다.
도 3a는 수직 시프트 레지스터 유닛 VSR1(도면의 좌측)과 화소 영역의 유기 EL 소자(30R)(도면의 우측)를 도시하고 있다. 글래스 기판(51) 상에 SiO2막 및 SiNx막으로 이루어지는 절연막(52)이 형성되고, 이 절연막(52) 상에 수직 시프트 레지스터 유닛 VSR1의 박막 트랜지스터의 능동층인 폴리실리콘층이 형성되어 있다. 폴리실리콘층 내에는 N+형 드레인층(41)과 N+형 소스층(42)이 형성되고, 이들 사이에 P형의 채널 영역(43)이 형성되어 있다. 이 폴리실리콘층 상에는 SiO2막 및 SiNx막으로 이루어지는 게이트 절연막(53)이 형성되어 있다. 채널 영역(43) 상에는 게이트 절연막(53)을 개재하여 Cr로 이루어지는 게이트 전극(45)이 형성되어 있다.
또한, 게이트 전극(45) 상에는 층간 절연막(54)이 형성되어 있다. 수직 시프트 레지스터 유닛 VSR1의 형성 영역에서는, 층간 절연막(54) 상에는, Al 전극(47)이 형성되어, 하층의 Cr 전극(46)과 컨택트되어 있다.
화소 영역에서는, Al로 이루어지는 데이터 라인 DL1이 층간 절연막(54) 상에 형성되어 있다. Al 전극(47)과 데이터 라인 DL1 상에는 보호막(55), 제1 평탄화 절연막(56)이 형성되어 있다. 화소 영역에서, 제1 평탄화 절연막(56) 상에 ITO(Indium Tin Oxide)로 이루어지는 애노드(58)가 형성되어 있다. 애노드(58) 상에는 유기 EL층(60)이 형성되고, 이 유기 EL층(60)의 일부를 피복하여 제2 평탄화 절연막(59)이 형성되어 있다. 그리고, 유기 EL층(60) 상에 캐소드 라인 CL1이 형성되어 있다. 캐소드 라인 CL1은 수직 시프트 레지스터 유닛 VSR1의 형성 영역으로 연장되어, 컨택트를 통하여 상기 Al 전극(47)에 접속되어 있다.
도 3b는 화소 영역의 캐소드 라인 CL1, CL2, CL3의 단면 구조를 도시하고 있 다. 캐소드 라인 CL1과 CL2 사이, 캐소드 라인 CL2와 CL3 사이에는 레지스트 재료로 이루어지는 캐소드 라인 분리용 부재(62)가 형성되어, 인접하는 캐소드 라인을 물리적 및 전기적으로 분리하고 있다.
다음으로, 상술한 구성의 유기 EL 표시 장치의 동작에 대하여 도 4의 타이밍도를 참조하면서 설명한다. 우선, 최초의 1수평 기간(1H 기간)에 샘플링 트랜지스터 ST11, ST13, ST15, …를 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제1 데이터 라인 구동 회로 DLD1에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
그리고, 다음의 1수평 기간에, 복수의 제1 데이터 라인 구동 회로 DLD1은 임계값의 보상이 실시된 구동 전류를 데이터 라인 DL1∼DL6에 일괄하여 출력한다. 이 1수평 기간에, 캐소드 라인 CL1만이 접지 전위(GND)로 떨어진다. 그렇게 하면, 캐소드가 캐소드 라인 CL1에 접속되어 있는 1라인째의 유기 EL 소자(30R, 30G, 30B)에 구동 전류가 흐르고, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자가 발광한다. 즉, 유기 EL 소자(30R)에 주목하면, 데이터 라인 DL1에 공급된 구동 전류는 유기 EL 소자(30R)로부터 캐소드 라인 CL1에 유입된다.
한편, 복수의 제1 데이터 라인 구동 회로 DLD1이 구동 전류를 출력하고 있는 이 1수평 기간에, 복수의 샘플링 트랜지스터 ST12, ST14, ST16, …을 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제2 데이터 라인 구동 회로 DLD2에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
그리고, 다음의 1수평 기간에, 복수의 제2 데이터 라인 구동 회로 DLD2는 임 계값의 보상이 실시된 구동 전류를 데이터 라인 DL1∼DL6에 일괄하여 출력한다. 이 1수평 기간에, 캐소드 라인 CL2만이 접지 전위(GND)로 떨어져, 캐소드 라인 CL2에 접속되어 있는 2라인째의 유기 EL 소자(30R, 30G, 30B)에 구동 전류가 흐르고, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자가 발광한다.
한편, 복수의 제2 데이터 라인 구동 회로 DLD2가 구동 전류를 출력하고 있는 이 1수평 기간에, 복수의 샘플링 트랜지스터 ST11, ST13, ST15, …를 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제1 데이터 라인 구동 회로 DLD1에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
상기의 동작이 1프레임 기간에 걸쳐 반복됨으로써, 1화면의 표시가 행해진다. 이와 같이, 본 실시 형태의 유기 EL 표시 장치는, 화소 내에 TFT를 구비하지 않은 패시브 구동형의 것이며, 이에 의해, 화소의 개구율을 향상시켜, 까슬까슬한 느낌의 저감에 의해 고품질 표시를 가능하게 하는 것이다. 또한, 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD, 수직 시프트 레지스터(20) 등의 각종 구동 회로를 유기 EL 소자(30R, 30G, 30B)가 형성된 화소 영역과 함께 동일 글래스 기판(51) 상에 형성하고 있기 때문에, 구동용 IC를 외장하는 것이 불필요하여, 코스트 다운을 도모할 수 있다.
또한, 데이터 라인 구동 회로 DLD에 의해, 구동 전류를 1수평 기간에 일괄하여 데이터 라인 DL1∼DL6에 공급하는, 선순차 구동 방식을 채용하고 있기 때문에, 통상의 패시브 구동형의 표시 장치에 비해, 유기 EL 소자(30R, 30G, 30B)의 발광 기간을 길게 할 수 있기 때문에, 비교적 밝은 표시 패널을 실현할 수 있다.
다음으로, 제1 데이터 라인 구동 회로 DLD1 및 제2 데이터 라인 구동 회로 DLD2의 구체적인 회로 구성 및 동작에 대하여, 도 5, 도 6, 도 7을 참조하면서 설명한다. 제1 데이터 라인 구동 회로 DLD1은, 도 5에 도시한 바와 같이, 제1∼제7 박막 트랜지스터 T1∼T7, 커플링 용량 Cs, 제1 NAND 회로 ND1로 구성된다. 제1, 제3∼제7 박막 트랜지스터 T1, T3∼T7은 N 채널형이며, 제2 박막 트랜지스터 T2는 P 채널형이다.
제1 박막 트랜지스터 T1은 표시 신호의 판독용 트랜지스터로, 그 소스는 샘플링 트랜지스터에 접속되며, 게이트에 제1 제어 신호 GS1이 인가되어 있다. 제1 박막 트랜지스터 T1은, 제1 제어 신호 GS1이 하이일 때에 온하여, 표시 신호, 예를 들면 Sig(R)을 판독하고, 제1 박막 트랜지스터 T1의 드레인에 접속된 커플링 용량 Cs의 제1 단자 P1에 Sig(R)를 인가한다. 커플링 용량 Cs의 제1 단자 P1에 대향한 제2 단자 P2는 제2 박막 트랜지스터 T2의 게이트에 접속되어 있다. 제2 박막 트랜지스터 T2는 구동용 트랜지스터로, 그 소스에는 전원 전위 PVdd가 인가되어 있다.
또한, 제2 박막 트랜지스터 T2의 게이트와 드레인 사이에는, 제1 제어 신호 GS1이 게이트에 인가된 제3 박막 트랜지스터 T3이 접속되어 있다. 제3 박막 트랜지스터 T3은, 제1 제어 신호 GS1이 하이일 때에 온하여, 제2 박막 트랜지스터 T2의 게이트와 드레인을 단락한다.
제4 박막 트랜지스터 T4의 게이트에는 제2 제어 신호 CS1이 인가되고, 소스에는 참조 전위 Vref가 인가되며, 드레인은 커플링 용량 Cs의 제1 단자 P1에 접속되어 있다. 제4 박막 트랜지스터 T4는 이 제2 제어 신호 CS1이 하이일 때에 온하 여, 커플링 용량 Cs의 제1 단자 P1을 참조 전압 Vref로 설정한다.
제5 박막 트랜지스터 T5, 제6 박막 트랜지스터 T6은, 제2 박막 트랜지스터 T2와 접지 사이에 직렬로 접속되어 있다. 제5 박막 트랜지스터 T5의 게이트에는 제3 제어 신호 ES1이 인가되고, 제6 박막 트랜지스터 T6의 게이트에는 제2 제어 신호 CS1의 반전 신호 *CS1이 인가되어 있다.
제5 박막 트랜지스터 T5는, 구동 전류 출력 제어용의 제7 박막 트랜지스터 T7을 통해, 데이터 라인 DLi에 접속되어 있다. 제7 박막 트랜지스터 T7의 게이트에는 제1 NAND 회로 ND1의 출력이 인가되어 있다. 제1 NAND 회로 ND1에는 수직 클럭 CKV와 출력 인에이블 신호 ENB가 입력되어 있다. 출력 인에이블 신호 ENB는 제1 NAND 회로 ND1의 출력 신호와 후술하는 제2 데이터 라인 구동 회로 DLD2의 제2 NAND 회로 ND2의 출력 신호의 겹침을 방지하기 위한 신호이다. 그리고, 데이터 라인 DLi에는 상술한 바와 같이, 예를 들면 유기 EL 소자(30R)가 접속되어 있다.
제2 데이터 라인 구동 회로 DLD2는, 도 6에 도시한 바와 같이, 제1 데이터 라인 구동 회로 DLD1과 마찬가지로, 제1∼제7 박막 트랜지스터 T1∼T7, 커플링 용량 Cs, 제2 NAND 회로 ND2로 구성된다. 제1 및 제3 박막 트랜지스터 T1, T3의 게이트에는, 제4 제어 신호 GS2가 인가되며, 제4 박막 트랜지스터 T4의 게이트에는 제5 제어 신호 CS2가 인가되고, 제5 박막 트랜지스터 T5의 게이트에는 제6 제어 신호 ES2가 인가되어 있다. 이들 제4, 제5, 제6 제어 신호 GS2, CS2, ES2는 상술한 제1, 제2, 제3 제어 신호 GS1, CS1, ES1의 위상이 1H 기간만큼 시프트된 것이다.
제1 데이터 라인 구동 회로 DLD1 및 제2 데이터 라인 구동 회로 DLD2의 동작 에 대하여 도 7을 참조하여 설명한다. 우선, 도 7의 최초의 1H 기간에서는, 제1 데이터 라인 구동 회로 DLD1이 표시 신호 Sig를 판독하여, 구동용 트랜지스터인 제2 박막 트랜지스터 T2의 임계값을 보상하는 동작을 행한다. 한편, 이 1H 기간에서 제2 데이터 라인 구동 회로 DLD2는, 데이터 라인 DLi에 임계값이 보상된 구동 전류를 출력하고 있다.
제1 데이터 라인 구동 회로 DLD1의 동작을 자세히 설명하면 이하와 같다.
우선, 제1 제어 신호 GS1이 하이로 상승하면, 제1 박막 트랜지스터 T1이 온하고, 샘플링 트랜지스터로부터의, 예를 들면 표시 신호 Sig(R)이 제1 박막 트랜지스터 T1을 통해 커플링 용량 Cs의 제1 단자 P1에 인가된다. 또한, 제3 박막 트랜지스터 T3이 온하여, 제2 박막 트랜지스터 T2의 게이트와 드레인이 단락된다. 다음으로, 제3 제어 신호 ES1이 하이로 상승하면, 제5 박막 트랜지스터 T5 및 제6 박막 트랜지스터 T6을 통해, 제2 박막 트랜지스터 T2의 게이트 전하가 접지 GND에 방전된다.
그 후, 제3 제어 신호 ES1이 로우로 내려가면, 제5 박막 트랜지스터 T5는 오프한다. 그렇게 하면, 제2 박막 트랜지스터 T2의 게이트 및 드레인은 플로팅으로 되기 때문에, 그 전위는 PVdd-Vtp로 된다. Vtp는 제2 박막 트랜지스터 T2의 임계값의 절대값이다. 다음으로, 제1 제어 신호 GS1이 로우로 내려가면, 제1 박막 트랜지스터 T1 및 제3 박막 트랜지스터 T3이 오프한다.
그 후, 다음의 1H 기간에 들어가서, 제2 제어 신호 CS1이 하이로 상승하면, 제4 박막 트랜지스터 T4가 온하여, 커플링 용량 Cs의 제1 단자 P1의 전위를 Vref로 설정한다. 또한, 제6 박막 트랜지스터 T6은 오프한다.
제4 박막 트랜지스터 T4가 온하면, 커플링 용량 Cs의 제1 단자 P1의 전위는 Vsig로부터 Vref로 변화하기 때문에, 이것에 수반하여, 커플링 용량 Cs의 제2 단자 P2의 전위, 즉 제2 박막 트랜지스터 T2의 게이트 전위 Vg는, PVdd-Vtp로부터 PVdd-Vtp+Vref-Vsig로 변화한다.
그 후, 제3 제어 신호 ES1이 다시 하이로 상승하면, 제5 박막 트랜지스터 T5가 온하고, 제1 NAND 회로 ND1의 출력이 하이로 상승하면, 제7 박막 트랜지스터 T7이 온하며, 제2 박막 트랜지스터 T2는, 제5 박막 트랜지스터 T5 및 제7 박막 트랜지스터 T7을 통해 데이터 라인 DLi에 접속된다.
여기서, 제2 박막 트랜지스터 T2에 흐르는 구동 전류 I는,
I=1/2·β·(Vgs+Vtp)2
으로 표현된다. β는 상수이다.
Vgs=Vg-PVdd=-Vtp+Vref-Vsig
그러므로, I=1/2·β·(Vref-Vsig)2
즉, 구동 전류 I는, 제2 박막 트랜지스터 T2의 임계값 Vtp에 의존하지 않는 전류로 된다. 이 구동 전류 I가 데이터 라인 DLi를 통해, 유기 EL 소자(30R)에 공급되어, 표시 신호 Vsig(R)에 따른 표시가 행해진다.
다음으로, 본 발명의 제2 실시 형태에 따른 유기 EL 표시 장치에 대하여, 도면을 참조하여 설명한다. 도 8은 이 유기 EL 표시 장치의 등가 회로도이다.
우선, 화소 영역의 구성에 대하여 설명한다. 글래스 기판(51) 상에 복수의 데이터 라인 DL1∼DL6이 수직 방향(도 8의 지면의 상하 방향)으로 연장되어 있다. 이들 데이터 라인 DL1∼DL6과 직교하는 수평 방향(도 8의 지면의 좌우 방향)으로 복수의 게이트 라인 GL1∼GL4가 연장되어 있다. 그리고, 각 데이터 라인과 각 게이트 라인의 교차점의 부근에, 화소 선택용 트랜지스터 GT와 유기 EL 소자를 포함하는 각 화소가 배치되어 있다. 데이터 라인과 게이트 라인의 개수는 임의로 선택할 수 있다.
1열째의 데이터 라인 DL1과 게이트 라인 GL1∼GL4의 4개의 교차점의 부근에는, 화소 선택용 트랜지스터 GT와, 적색광을 발생하는 유기 EL 소자(30R)가 배치되어 있다. 화소 선택용 트랜지스터 GT의 드레인은 데이터 라인 DL1에 접속되며, 그 소스는 적색광을 발생하는 유기 EL 소자(30R)의 애노드에 접속되어 있다. 그 캐소드는 화소 영역의 전체면에 형성된 공통의 캐소드층 CL에 접속되어 있다.
마찬가지로, 2열째의 데이터 라인 DL2와 게이트 라인 GL1∼GL4의 4개의 교차점의 부근에는, 화소 선택용 트랜지스터 GT와, 녹색광을 발생하는 유기 EL 소자(30G)가 배치되어 있다. 화소 선택용 트랜지스터 GT의 드레인은 데이터 라인 DL2에 접속되며, 그 소스는 녹색광을 발생하는 유기 EL 소자(30G)의 애노드에 접속되어 있다. 그 캐소드는 모든 화소에 공통의 캐소드층 CL에 접속되어 있다.
마찬가지로, 3열째의 데이터 라인 DL3과 게이트 라인 GL1∼GL4의 4개의 교차점의 부근에는, 화소 선택용 트랜지스터 GT와, 청색광을 발생하는 유기 EL 소자(30B)가 배치되어 있다. 화소 선택용 트랜지스터 GT의 드레인은 데이터 라인 DL3 에 접속되며, 그 소스는 청색광을 발생하는 유기 EL 소자(30B)의 애노드에 접속되어 있다. 그 캐소드는 모든 화소에 공통의 캐소드층 CL에 접속되어 있다. 4열째로부터 앞의 화소의 구성에 대해서는 상기 구성의 반복이다. 또한, 유기 EL 소자(30R, 30G, 30B) 대신에, 무기 EL 소자를 이용해도 된다.
다음으로, 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD의 구성에 대하여 설명한다. 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD는 상기 글래스 기판(51) 상에 형성되어 있다. 수평 시프트 레지스터(10)는, 직렬로 접속된 복수의 수평 시프트 레지스터 유닛 HSR1, HSR2, …와, 샘플링 트랜지스터 ST11, ST12, …를 구비한다. 샘플링 트랜지스터 ST11, ST12, …는 박막 트랜지스터이다.
복수의 수평 시프트 레지스터 유닛 HSR1, HSR2, …는, 도 2에 도시한 바와 같이 수평 스타트 펄스 STH를 수평 클럭 CKH에 동기하여 시프트함으로써, 각 유닛에 대응하여 수평 주사 펄스 SPH1, SPH2, …를 차례대로 출력한다.
초단의 수평 시프트 레지스터 유닛 HSR1에 대응하여 6개의 샘플링 트랜지스터 ST11, ST12, ST13, ST14, ST15, ST16이 배치되고, 이들 트랜지스터의 게이트에는 상기 수평 주사 펄스 SPH1이 공통으로 입력되어 있다. 마찬가지로, 차단의 수평 시프트 레지스터 유닛 HSR2에 대응하여 6개의 샘플링 트랜지스터 ST21, ST22, ST23, ST24, ST25, ST26이 배치되고, 이들 트랜지스터의 게이트에는 상기 수평 주사 펄스 SPH2가 공통으로 입력되어 있다.
6개의 샘플링 트랜지스터 ST11∼ST16에 주목하면, 최초의 2개의 샘플링 트랜지스터 ST11, ST12의 소스는 적색의 표시 신호 Sig(R)을 공급하는 제1 표시 신호 라인 LR에 접속되고, 다음의 2개의 샘플링 트랜지스터 ST13, 14의 소스는 녹색의 표시 신호 Sig(G)를 공급하는 제2 표시 신호 라인 LG에 접속되며, 나머지 2개의 샘플링 트랜지스터 ST15, ST16의 소스는 청색의 표시 신호 Sig(B)를 공급하는 제3 표시 신호 라인 LB에 접속되어 있다.
데이터 라인 구동 회로 DLD는, 데이터 라인 DL1∼DL6의 1개마다 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2를 구비하고 있다. 예를 들면, 데이터 라인 DL1에 대응하는 제1 데이터 라인 구동 회로 DLD1은, 샘플링 트랜지스터 ST11을 통해 적색의 표시 신호 Sig(R)을 판독하고, 이것을 유지하여, 표시 신호 Sig(R)에 따른 구동 전류를 데이터 라인 DL1에 공급함과 함께, 후술하는 바와 같이, 구동 트랜지스터의 임계값을 보상하는 임계값 보상 회로를 구비한다. 임계값 보상 회로에 의해, 구동 트랜지스터의 임계값에 의존하지 않는 구동 전류가 얻어지기 때문에, 임계값 변동에 의한 표시 얼룩을 억제할 수 있다.
제2 데이터 라인 구동 회로 DLD2도 마찬가지의 동작을 행하지만, 제1 데이터 라인 구동 회로 DLD1은 2수평 기간의 주기를 갖는 수직 클럭 CKV에 의해 제어되고 있는 데 대하여, 제2 데이터 라인 구동 회로 DLD2는 수직 클럭 CKV를 반전한 반전 수직 클럭 *CKV에 의해 제어되어 있다. 이 때문에, 제1 데이터 라인 구동 회로 DLD1과 제2 데이터 라인 구동 회로 DLD2는 데이터 라인 DL1에 대하여, 1수평 기간(1H 기간)마다, 교대로 구동 전류의 출력을 행한다. 1수평 기간이란, 1라인(예를 들면, 게이트 라인 GL1)을 주사하는 데 필요한 기간이다.
다른 데이터 라인 DL2∼DL6에 대응하는 제1 데이터 라인 구동 회로 DLD1, 제 2 데이터 라인 구동 회로 DLD2에 대해서도 마찬가지로 구성되어 있다.
다음으로, 수직 시프트 레지스터(20)의 구성에 대하여 설명한다. 수직 시프트 레지스터(20)는 직렬로 접속된 복수의 수직 시프트 레지스터 유닛 VSR1, VSR2, …를 상기 글래스 기판(51) 상에 구비한다. 수직 시프트 레지스터(20)는 박막 트랜지스터를 이용하여 형성된다.
복수의 수직 시프트 레지스터 유닛 VSR1, VSR2, …는, 수직 스타트 펄스 STV를 수직 클럭 CKV, *CKV에 동기하여 시프트함으로써, 각 유닛에 대응하여 수직 주사 펄스 SPV1, SPV2, SPV3, SPV4를 차례대로 대응하는 게이트 라인 GL1, GL2, GL3, GL4에 출력한다. 수직 주사 펄스 SPV1, SPV2, SPV3, SPV4가 하이 레벨인 기간만큼, 대응하는 게이트 라인 GL1, GL2, GL3, GL4에 접속된 화소 선택용 트랜지스터 GT가 온한다.
도 9는 상술한 유기 EL 표시 장치의 개략의 단면 구조를 도시하는 도면으로서, 도 8의 X-X선에 따라 취한 단면도에 상당하고 있다. 글래스 기판(51) 상에 SiO2막 및 SiNx막으로 이루어지는 절연막(52)이 형성되고, 이 절연막(52) 상에 수직 시프트 레지스터 유닛 VSR1의 박막 트랜지스터의 능동층인 폴리실리콘층이 형성되어 있다. 폴리실리콘층 내에는 N+형 드레인층(41)과 N+형 소스층(42)이 형성되고, 이들 사이에 P형의 채널 영역(43)이 형성되어 있다. 이 폴리실리콘층 상에는 SiO2막 및 SiNx막으로 이루어지는 게이트 절연막(53)이 형성되어 있다. 채널 영역(43)에는 게이트 절연막(53)을 개재하여 Cr로 이루어지는 게이트 전극(45)이 형성되어 있다.
또한, 게이트 전극(45) 상에는 층간 절연막(54)이 형성되어 있다. 수직 시프트 레지스터 유닛 VSR1의 형성 영역에서는, 층간 절연막(54) 상에는, Al 전극(47)이 형성되어, 하층의 Cr 전극(46)과 컨택트되어 있다.
화소 영역에서는, Al로 이루어지는 데이터 라인 DL1이 층간 절연막(54) 상에 형성되어 있다. Al 전극(47)과 데이터 라인 DL1 상에는 보호막(55), 제1 평탄화 절연막(56)이 형성되어 있다. 화소 영역에서, 제1 평탄화 절연막(56) 상에 ITO(Indium Tin Oxide)로 이루어지는 애노드(58)가 형성되어 있다. 애노드(58) 상에는 유기 EL층(60)이 형성되고, 이 유기 EL층(60)의 일부를 피복하여 제2 평탄화 절연막(59)이 형성되어 있다. 그리고, 유기 EL층(60) 상에 캐소드층 CL이 형성되어 있다. 캐소드층 CL은 수직 시프트 레지스터 유닛 VSR1의 형성 영역으로 연장되어, 컨택트를 통해 상기 Al 전극(47)에 접속되어 있다.
다음으로, 상술한 구성의 유기 EL 표시 장치의 동작에 대하여 도 10의 타이밍도를 참조하면서 설명한다. 우선, 최초의 1수평 기간(1H 기간)에 샘플링 트랜지스터 ST11, ST13, ST15, …를 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제1 데이터 라인 구동 회로 DLD1에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
그리고, 다음의 1수평 기간에, 복수의 제1 데이터 라인 구동 회로 DLD1은 임계값의 보상이 실시된 구동 전류를 데이터 라인 DL1∼DL6에 일괄하여 출력한다. 이 1수평 기간에, 게이트 라인 GL1에 출력되는 수직 주사 펄스 SPV1이 접지 전위 (GND)로부터 전원 전위 Vcc로 상승한다. 그렇게 하면, 게이트 라인 GL1에 접속된 1라인째의 화소 선택용 트랜지스터 GT가 온하여, 이들에 접속되어 있는 유기 EL 소자(30R, 30G, 30B)에 구동 전류가 흐르고, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자가 발광한다. 즉, 유기 EL 소자(30R)에 주목하면, 데이터 라인 DL1에 공급된 구동 전류는 화소 선택용 트랜지스터 GT를 통해, 유기 EL 소자(30R)로부터 캐소드층 CL에 흐르고, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자(30R)가 발광한다.
한편, 복수의 제1 데이터 라인 구동 회로 DLD1이 구동 전류를 출력하고 있는 이 1수평 기간에, 복수의 샘플링 트랜지스터 ST12, ST14, ST16, …을 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제2 데이터 라인 구동 회로 DLD2에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
그리고, 다음의 1수평 기간에, 복수의 제2 데이터 라인 구동 회로 DLD2는 임계값의 보상이 실시된 구동 전류를 데이터 라인 DL1∼DL6에 일괄하여 출력한다. 이 1수평 기간에, 게이트 라인 GL2에 출력되는 수직 주사 펄스 SPV2가 접지 전위(GND)로부터 전원 전위 Vcc로 상승한다. 그렇게 되면, 게이트 라인 GL2에 접속된 2라인째의 화소 선택용 트랜지스터 GT가 온하고, 그것에 접속되어 있는 유기 EL 소자(30R, 30G, 30B)에 구동 전류가 흐르며, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자가 발광한다. 즉, 유기 EL 소자(30R)에 주목하면, 데이터 라인 DL1에 공급된 구동 전류는 화소 선택용 트랜지스터 GT를 통해, 유기 EL 소자(30R)로부터 캐소드층 CL에 흐르고, 그 구동 전류에 따른 휘도로 이들 유기 EL 소자가 발광한다.
한편, 복수의 제2 데이터 라인 구동 회로 DLD2가 구동 전류를 출력하고 있는 이 1수평 기간에, 복수의 샘플링 트랜지스터 ST11, ST13, ST15, …를 통해 샘플링된 표시 신호 Sig(R), Sig(G), Sig(B)가 복수의 제1 데이터 라인 구동 회로 DLD1에 차례대로 취득되어, 유지됨과 함께, 구동 트랜지스터의 임계값의 보상이 행해진다.
상기의 동작이 1프레임 기간에 걸쳐, 반복됨으로써, 1화면의 표시가 행해진다. 이와 같이, 본 실시 형태의 유기 EL 표시 장치는, 화소 내에 일렉트로루미네센스 소자(30R, 30G, 30B)와 화소 선택용 트랜지스터 GT를 구비한 세미 패시브 구동형의 것이여, 이에 의해, 화소의 개구율을 향상시켜, 까슬까슬한 느낌의 저감에 의해 고품질 표시를 가능하게 하는 것이다. 또한, 수평 시프트 레지스터(10), 데이터 라인 구동 회로 DLD, 수직 시프트 레지스터(20) 등의 각종 구동 회로를 유기 EL 소자(30R, 30G, 30B)가 형성된 화소 영역과 함께 동일 글래스 기판(51) 상에 형성하고 있기 때문에, 구동용 IC를 외장하는 것이 불필요하여, 코스트 다운을 도모할 수 있다. 또한, 데이터 라인 구동 회로 DLD에 의해, 구동 전류를 1수평 기간에 일괄하여 데이터 라인 DL1∼DL6에 공급하는, 선순차 구동 방식을 채용하고 있기 때문에, 통상의 패시브 구동형의 표시 장치에 비해, 유기 EL 소자(30R, 30G, 30B)의 발광 기간을 길게 할 수 있으므로, 비교적 밝은 표시 패널을 실현할 수 있다.
다음으로, 제1 데이터 라인 구동 회로 DLD1 및 제2 데이터 라인 구동 회로 DLD2의 구체적인 회로 구성 및 동작에 대하여, 도 5, 도 6, 도 7을 참조하면서 설명한다. 제1 데이터 라인 구동 회로 DLD1은, 도 5에 도시한 바와 같이, 제1∼제7 박막 트랜지스터 T1∼T7, 커플링 용량 Cs, 제1 NAND 회로 ND1로 구성된다. 제1, 제3∼제7 박막 트랜지스터 T1, T3∼T7은 N 채널형이고, 제2 박막 트랜지스터 T2는 P 채널형이다.
제1 박막 트랜지스터 T1은 표시 신호의 판독용 트랜지스터로, 그 소스는 샘플링 트랜지스터에 접속되고, 게이트에 제1 제어 신호 GS1이 인가되어 있다. 제1 박막 트랜지스터 T1은, 제1 제어 신호 GS1이 하이일 때에 온하여, 표시 신호, 예를 들면 Sig(R)을 판독하고, 제1 박막 트랜지스터 T1의 드레인에 접속된 커플링 용량 Cs의 제1 단자 P1에 Sig(R)을 인가한다. 커플링 용량 Cs의 제1 단자 P1에 대향한 제2 단자 P2는 제2 박막 트랜지스터 T2의 게이트에 접속되어 있다. 제2 박막 트랜지스터 T2는 구동용 트랜지스터로, 그 소스에는 전원 전위 PVdd가 인가되어 있다.
또한, 제2 박막 트랜지스터 T2의 게이트와 드레인 사이에는, 제1 제어 신호 GS1이 게이트에 인가된 제3 박막 트랜지스터 T3이 접속되어 있다. 제3 박막 트랜지스터 T3은, 제1 제어 신호 GS1이 하이일 때에 온하여, 제2 박막 트랜지스터 T2의 게이트와 드레인을 단락한다.
제4 박막 트랜지스터 T4의 게이트에는 제2 제어 신호 CS1이 인가되고, 소스에는 참조 전위 Vref가 인가되며, 드레인은 커플링 용량 Cs의 제1 단자 P1에 접속되어 있다. 제4 박막 트랜지스터 T4는 이 제2 제어 신호 CS1이 하이일 때에 온하여, 커플링 용량 Cs의 제1 단자 P1을 참조 전압 Vref로 설정한다.
제5 박막 트랜지스터 T5, 제6 박막 트랜지스터 T6은, 제2 박막 트랜지스터 T2와 접지 사이에 직렬로 접속되어 있다. 제5 박막 트랜지스터 T5의 게이트에는 제3 제어 신호 ES1이 인가되고, 제6 박막 트랜지스터 T6의 게이트에는 제2 제어 신 호 CS1의 반전 신호 *CS1이 인가되어 있다.
제5 박막 트랜지스터 T5는, 구동 전류 출력 제어용의 제7 박막 트랜지스터 T7을 통해, 데이터 라인 DLi에 접속되어 있다. 제7 박막 트랜지스터 T7의 게이트에는 제1 NAND 회로 ND1의 출력이 인가되어 있다. 제1 NAND 회로 ND1에는 수직 클럭 CKV와 출력 인에이블 신호 ENB가 입력되어 있다. 출력 인에이블 신호 ENB는 제1 NAND 회로 ND1의 출력 신호와 후술하는 제2 데이터 라인 구동 회로 DLD2의 제2 NAND 회로 ND2의 출력 신호의 겹침을 방지하기 위한 신호이다. 그리고, 데이터 라인 DLi에는 상술한 바와 같이, 예를 들면 유기 EL 소자(30R)가 접속되어 있다.
제2 데이터 라인 구동 회로 DLD2는, 도 6에 도시한 바와 같이, 제1 데이터 라인 구동 회로 DLD1과 마찬가지로, 제1∼제7 박막 트랜지스터 T1∼T7, 커플링 용량 Cs, 제2 NAND 회로 ND2로 구성된다. 제1 및 제3 박막 트랜지스터 T1, T3의 게이트에는, 제4 제어 신호 GS2가 인가되고, 제4 박막 트랜지스터 T4의 게이트에는 제5 제어 신호 CS2가 인가되며, 제5 박막 트랜지스터 T5의 게이트에는 제6 제어 신호 ES2가 인가되어 있다. 이들 제4, 제5, 제6 제어 신호 GS2, CS2, ES2는 상술한 제1, 제2, 제3 제어 신호 GS1, CS1, ES1의 위상이 1H 기간만큼 시프트된 것이다.
제1 데이터 라인 구동 회로 DLD1 및 제2 데이터 라인 구동 회로 DLD2의 동작에 대하여 도 7을 참조하여 설명한다. 우선, 도 7의 최소의 1H 기간에서는, 제1 데이터 라인 구동 회로 DLD1이 표시 신호 Sig를 판독하고, 구동용 트랜지스터인 제2 박막 트랜지스터 T2의 임계값을 보상하는 동작을 행한다. 한편, 이 1H 기간에서 제2 데이터 라인 구동 회로 DLD2는, 데이터 라인 DLi에 임계값이 보상된 구동 전류 를 출력하고 있다.
제1 데이터 라인 구동 회로 DLD1의 동작을 상세하게 설명하면 다음과 같다. 우선, 제1 제어 신호 GS1이 하이로 상승하면, 제1 박막 트랜지스터 T1이 온하고, 샘플링 트랜지스터로부터의, 예를 들면 표시 신호 Sig(R)이 제1 박막 트랜지스터 T1을 통해 커플링 용량 Cs의 제1 단자 P1에 인가된다. 또한, 제3 박막 트랜지스터 T3이 온하여, 제2 박막 트랜지스터 T2의 게이트와 드레인이 단락된다. 다음으로, 제3 제어 신호 ES1이 하이로 상승하면, 제5 박막 트랜지스터 T5 및 제6 박막 트랜지스터 T6을 통해, 제2 박막 트랜지스터 T2의 게이트 전하가 접지 GND에 방전된다.
그 후, 제3 제어 신호 ES1이 로우로 내려가면, 제5 박막 트랜지스터 T5는 오프한다. 그렇게 하면, 제2 박막 트랜지스터 T2의 게이트 및 드레인은 플로팅으로 되기 때문에, 그 전위는 PVdd-Vtp로 된다. Vtp는 제2 박막 트랜지스터 T2의 임계값의 절대값이다. 다음으로, 제1 제어 신호 GS1이 로우로 내려가면, 제1 박막 트랜지스터 T1 및 제3 박막 트랜지스터 T3이 오프한다.
그 후, 다음의 1H 기간에 들어가서, 제2 제어 신호 CS1이 하이로 상승하면, 제4 박막 트랜지스터 T4가 온하여, 커플링 용량 Cs의 제1 단자 P1의 전위를 Vref로 설정한다. 또한, 제6 박막 트랜지스터 T6은 오프한다. 제4 박막 트랜지스터 T4가 온하면, 커플링 용량 Cs의 제1 단자 P1의 전위는 Vsig로부터 Vref로 변화하기 때문에, 이것에 수반하여, 커플링 용량 Cs의 제2 단자 P2의 전위, 즉 제2 박막 트랜지스터 T2의 게이트 전위 Vg는, PVdd-Vtp로부터 PVdd-Vtp+Vref-Vsig로 변화한다.
그 후, 제3 제어 신호 ES1이 다시 하이로 상승하면, 제5 박막 트랜지스터 T5 가 온하고, 제1 NAND 회로 ND1의 출력이 하이로 상승하면, 제7 박막 트랜지스터 T7이 온하며, 제2 박막 트랜지스터 T2는, 제5 박막 트랜지스터 T5 및 제7 박막 트랜지스터 T7을 통해 데이터 라인 DLi에 접속된다.
여기서, 제2 박막 트랜지스터 T2에 흐르는 구동 전류 I는,
I=1/2·β·(Vgs+Vtp)2
으로 표현된다. β는 상수이다.
Vgs=Vg-PVdd=-Vtp+Vref-Vsig
그러므로, I=1/2·β·(Vref-Vsig)2
즉, 구동 전류 I는, 제2 박막 트랜지스터 T2의 임계값 Vtp에 의존하지 않는 전류로 된다. 이 구동 전류 I가 데이터 라인 DLi를 통해, 유기 EL 소자(30R)에 공급되어, 표시 신호 Vsig(R)에 따른 표시가 행해진다.
본 발명의 일렉트로루미네센스 표시 장치는, 각 화소에 TFT를 구비하지 않은 패시브 구동형의 것이며, 이에 의해, 종래의 액티브 구동형 EL 패널의 경우에 비해 「알알이 솟아오르는 느낌」 및 「까슬까슬한 느낌」을 저감시킬 수 있기 때문에, 고품질 표시를 가능하게 한다.
즉, 패시브 구동형이기 때문에 화소 선택용 TFT, 구동용 TFT는 물론, 영상 신호를 공급하는 드레인 배선 및 구동 전류 공급 배선이 실질적으로 공용되며, 또한 게이트선이나 구동 TFT의 게이트 전위를 유지하기 위해 축적 용량을 공급하는 축적 용량선 등이 없어지기 때문에, 개구율을 향상시킬 수 있어, 결과적으로, 화소의 경계가 명백하게 격자 형상의 모양으로 시인되는 것을 저감할 수 있기 때문에, 「알알이 솟아오르는 느낌」도 저감할 수 있다.
또한, 패시브 구동형이며 선순차 구동이기 때문에 각 행마다 1번에 신호가 공급되어 각 열마다 구비되어 있는 스위치에 의해 각 열에 공통으로 신호가 공급되기 때문에, 행간의 휘도 변동이 저감되며, 또한, 선순차로 공급되는 전류량을 제어하는 데이터 라인 구동 회로 내의 구동용 TFT에 임계값 보정 기능을 가짐으로써, 열간의 휘도 변동이 저감되어, 행과 열의 상호의 휘도 변동 억제 효과로부터, 패널 내 모든 화소의 휘도 변동을 저감할 수 있기 때문에, 「까슬까슬한 느낌」도 저감하는 것이 가능하게 된다.
또한, 수평 시프트 레지스터, 데이터 라인 구동 회로, 수직 시프트 레지스터 등의 각종 구동 회로를 일렉트로루미네센스 소자가 형성된 화소 영역과 함께 동일 기판 상에 형성하고 있기 때문에, 구동용 IC를 외장하는 것이 불필요하여, 코스트 다운을 도모할 수 있다.
또한, 데이터 라인 구동 회로에 의해, 구동 전류를 소정 기간(예를 들면, 1수평 기간)에 일괄하여 데이터 라인에 공급하는 방식(LCD 등에서 이용되고 있는 선순차 구동 방식)을 채용하고 있기 때문에, 점순차 구동 방식이 이용되는 통상의 패시브 구동형의 표시 장치에 비해, 일렉트로루미네센스 소자의 발광 기간을 길게 할 수 있기 때문에, 비교적 밝은 표시 패널을 실현할 수 있다.
본 발명의 일렉트로루미네센스 표시 장치는, 기본적으로는 패시브 구동형이 며, 일렉트로루미네센스 소자의 발광 기간은 액티브 구동형과 비교하면 작기 때문에, EVF용 표시 장치 등의 소형의 표시 장치에 바람직하다.
본 발명의 일렉트로루미네센스 표시 장치는, 각 화소 내에 일렉트로루미네센스 소자와 화소 선택용 트랜지스터를 구비한 세미 패시브 구동형의 것이며, 이에 의해, 종래의 액티브 구동형 EL 표시 패널의 경우에 비해, 「알알이 솟아오르는 느낌」 및 「까슬까슬한 느낌」을 저감시킬 수 있기 때문에, 고품질 표시를 가능하게 한다.
즉, 세미 패시브 구동형이기 때문에, 구동용 TFT는 물론, 영상 신호를 공급하는 드레인 배선 및 구동 전류 공급 배선이 실질적으로 공용되며, 또한 구동 TFT의 게이트 전위를 유지하기 위해 축적 용량을 공급하는 축적 용량선 등이 없어지기 때문에, 개구율을 향상시킬 수 있어, 결과적으로, 화소의 경계가 명백하게 격자 형상의 모양으로 시인되는 것을 저감할 수 있기 때문에, 「알알이 솟아오르는 느낌」도 저감할 수 있다.
또한, 세미 패시브 구동형이며 선순차 구동이기 때문에 각 행마다 1번에 신호가 공급되어 각 열마다 구비되어 있는 스위치에 의해 각 열에 공통으로 신호가 공급되기 때문에, 행간의 휘도 변동이 저감되며, 또한, 선순차로 공급되는 전류량을 제어하는 데이터 라인 구동 회로 내의 구동용 TFT에 임계값 보정 기능을 가짐으로써, 열간의 휘도 변동이 저감되어, 행과 열의 상호의 휘도 변동 억제 효과로부터, 패널 내 모든 화소의 휘도 변동을 저감할 수 있기 때문에, 「까슬까슬한 느낌」도 저감하는 것이 가능하게 된다.
또한, 수평 시프트 레지스터, 데이터 라인 구동 회로, 수직 시프트 레지스터 등의 각종 구동 회로를 일렉트로루미네센스 소자가 형성된 화소 영역과 함께 동일 기판 상에 형성하고 있기 때문에, 구동용 IC를 외장하는 것이 불필요하여, 코스트 다운을 도모할 수 있다. 또한, 통상의 패시브 구동형과 같이 캐소드 라인을 분리하기 위한 캐소드 라인 분리용 부재를 설치할 필요가 없다.
또한, 데이터 라인 구동 회로에 의해, 구동 전류를 소정 기간(예를 들면, 1수평 기간)에 일괄하여 데이터 라인에 공급하는 방식(LCD 등에서 이용되고 있는 선순차 구동 방식)을 채용하고 있기 때문에, 점순차 구동 방식이 이용되는 통상의 패시브 구동형의 표시 장치에 비해, 일렉트로루미네센스 소자의 발광 기간을 길게 할 수 있기 때문에, 비교적 밝은 표시 패널을 실현할 수 있다.
본 발명의 일렉트로루미네센스 표시 장치는, EVF용 표시 장치 등의 소형의 표시 장치에 바람직하다.
본 발명의 데이터 라인 구동 회로에 따르면, 구동용 트랜지스터의 임계값이 보상된 구동 전류를 출력하기 때문에, 표시 패널의 표시 얼룩을 저감하여 표시 품위를 향상시킬 수 있다. 또한, 제1 및 제2 데이터 라인 구동 회로를 설치하고, 이들로부터 교대로 구동 전류를 출력시킴으로써, 선순차 구동을 실현하여, 유기 EL 소자의 발광 기간을 길게 할 수 있다.

Claims (14)

  1. 복수의 데이터 라인과,
    상기 복수의 데이터 라인에 교차하도록 배치되며, 상호 분리된 복수의 캐소드 라인과,
    상기 복수의 데이터 라인과 상기 복수의 캐소드 라인의 교점에 대응하여 배치된 복수의 일렉트로루미네센스 소자와,
    외부로부터 도래하는 표시 신호를 순차적으로 샘플링하는 수평 시프트 레지스터와,
    상기 수평 시프트 레지스터에 의해 샘플링된 표시 신호를 판독하여 유지함과 함께, 상기 복수의 데이터 라인에, 상기 표시 신호에 따른 구동 전류를 소정 기간 중에 일괄하여 공급하는 데이터 라인 구동 회로와,
    상기 복수의 캐소드 라인으로부터, 순차적으로, 1개의 캐소드 라인을 선택하여, 상기 일렉트로루미네센스 소자에 흘리는 구동 전류의 전류 경로를 형성하도록, 그 선택된 캐소드 라인의 전위를 설정하는 수직 시프트 레지스터
    를 구비하고,
    상기 수평 시프트 레지스터, 상기 데이터 라인 구동 회로 및 상기 수직 시프트 레지스터가 상기 복수의 일렉트로루미네센스 소자와 동일한 기판 상에 형성되어 있는 것을 특징으로 일렉트로루미네센스 표시 장치.
  2. 제1항에 있어서,
    인접하는 상기 캐소드 라인 사이에 캐소드 라인 분리용 부재가 배치되어 있는 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  3. 제1항에 있어서,
    상기 소정 기간은 1수평 기간인 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  4. 제1항에 있어서,
    데이터 라인 구동 회로는, 상기 표시 신호에 따른 구동 전류를 발생하는 구동용 트랜지스터와, 이 구동용 트랜지스터의 임계값을 보상하기 위한 임계값 보상 회로를 구비하는 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  5. 제1항에 있어서,
    상기 일렉트로루미네센스 소자는, 유기 일렉트로루미네센스 소자 또는 무기 일렉트로루미네센스 소자인 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  6. 복수의 데이터 라인과,
    상기 복수의 데이터 라인과 교차하도록 배치된 복수의 게이트 라인과,
    상기 복수의 데이터 라인과 상기 복수의 게이트 라인의 교차점의 부근에 배 치되며, 게이트가 상기 게이트 라인에 접속되고, 드레인이 상기 데이터 라인에 접속된 화소 선택용 트랜지스터와, 이 화소 선택용 트랜지스터의 소스에 접속된 일렉트로루미네센스 소자를 구비한 복수의 화소와,
    외부로부터 도래하는 표시 신호를 순차적으로 샘플링하는 수평 시프트 레지스터와,
    상기 수평 시프트 레지스터에 의해 샘플링된 표시 신호를 판독하여 유지함과 함께, 상기 복수의 데이터 라인에, 상기 표시 신호에 따른 구동 전류를 소정 기간 중에 일괄하여 공급하는 데이터 라인 구동 회로와,
    상기 복수의 게이트 라인에 수직 주사 신호를 출력하는 수직 시프트 레지스터
    를 구비하고,
    상기 수평 시프트 레지스터, 상기 데이터 라인 구동 회로 및 상기 수직 시프트 레지스터가 상기 복수의 화소와 동일한 기판 상에 형성되어 있는 것을 특징으로 일렉트로루미네센스 표시 장치.
  7. 제6항에 있어서,
    상기 소정 기간은 1수평 기간인 것을 특징으로 일렉트로루미네센스 표시 장치.
  8. 제6항에 있어서,
    데이터 라인 구동 회로는, 상기 표시 신호에 따른 구동 전류를 발생하는 구동용 트랜지스터와, 이 구동용 트랜지스터의 임계값을 보상하기 위해 임계값 보상 회로를 구비하는 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  9. 제6항에 있어서,
    상기 일렉트로루미네센스 소자는, 유기 일렉트로루미네센스 소자 또는 무기 일렉트로루미네센스 소자인 것을 특징으로 하는 일렉트로루미네센스 표시 장치.
  10. 데이터 라인을 통해 일렉트로루미네센스 소자에 구동 전류를 공급하는 데이터 라인 구동 회로로서,
    표시 데이터에 따라, 구동용 트랜지스터의 임계값이 보상된 제1 구동 전류를 제1 기간에 상기 데이터 라인에 출력하는 제1 데이터 라인 구동 회로와,
    표시 데이터에 따라, 구동용 트랜지스터의 임계값이 보상된 제2 구동 전류를 상기 제1 기간과 상이한 제2 기간에 상기 데이터 라인에 출력하는 제2 데이터 라인 구동 회로
    를 구비하는 것을 특징으로 하는 데이터 라인 구동 회로.
  11. 제10항에 있어서,
    상기 제1 데이터 라인 구동 회로는, 제1 제어 신호 GS1에 따라 표시 신호를 판독하는 제1 트랜지스터(T1)와, 상기 제1 트랜지스터(T1)를 통해 표시 데이터가 제1 단자에 인가되는 커플링 용량(Cs)과, 상기 커플링 용량(Cs)의 제2 단자가 게이트에 접속된 제2 트랜지스터(T2)와, 상기 제1 제어 신호 GS1에 따라, 상기 제2 트랜지스터(T2)의 게이트와 드레인을 단락하는 제3 트랜지스터(T3)와, 제2 제어 신호 CS1에 따라 상기 커플링 용량(Cs)의 제1 단자의 전위를 참조 전위(Vref)로 설정하는 제4 트랜지스터(T4)와, 상기 제2 트랜지스터(T2)의 드레인과 접지 사이에 접속되며, 제3 제어 신호 ES1에 따라 상기 제2 트랜지스터(T2)의 게이트의 전하를 접지에 방전하는 제5 트랜지스터(T5)를 구비하고,
    상기 제2 트랜지스터(T2)로부터 상기 표시 신호에 따른 상기 제1 구동 전류를, 상기 데이터 라인을 통해 상기 일렉트로루미네센스 소자에 공급하는 것을 특징으로 하는 데이터 라인 구동 회로.
  12. 제11항에 있어서,
    상기 제2 데이터 라인 구동 회로는, 제4 제어 신호 GS2에 따라 표시 신호를 판독하는 상기 제2 데이터 라인 구동 회로의 제1 트랜지스터(T1)와, 상기 제2 데이터 라인 구동 회로의 제1 트랜지스터(T1)를 통해 표시 데이터가 제1 단자에 인가되는 상기 제2 데이터 라인 구동 회로의 커플링 용량(Cs)과, 상기 제2 데이터 라인 구동 회로의 커플링 용량(Cs)의 제2 단자가 게이트에 접속된 상기 제2 데이터 라인 구동 회로의 제2 트랜지스터(T2)와, 상기 제4 제어 신호 GS2에 따라, 상기 제2 데이터 라인 구동 회로의 제2 트랜지스터(T2)의 게이트와 드레인을 단락하는 상기 제2 데이터 라인 구동 회로의 제3 트랜지스터(T3)와, 제5 제어 신호 CS2에 따라 상기 제2 데이터 라인 구동 회로의 커플링 용량(Cs)의 제1 단자의 전위를 참조 전위(Vref)로 설정하는 상기 제2 데이터 라인 구동 회로의 제4 트랜지스터(T4)와, 상기 제2 데이터 라인 구동 회로의 제2 트랜지스터(T2)의 드레인과 접지 사이에 접속되며, 제6 제어 신호 ES2에 따라 상기 제2 데이터 라인 구동 회로의 제2 트랜지스터(T2)의 게이트의 전하를 접지에 방전하는 상기 제2 데이터 라인 구동 회로의 제5 트랜지스터(T5)를 구비하고,
    상기 제2 데이터 라인 구동 회로의 제2 트랜지스터(T2)로부터 상기 표시 신호에 따른 상기 제2 구동 전류를, 상기 데이터 라인을 통해 상기 일렉트로루미네센스 소자에 공급하는 것을 특징으로 하는 데이터 라인 구동 회로.
  13. 제12항에 있어서,
    상기 제4, 제5, 제6 제어 신호 GS2, CS2, ES2는 상기 제1, 제2, 제3 제어 신호 GS1, CS1, ES1의 위상이 1수평 기간만큼 시프트된 것인 것을 특징으로 하는 데이터 라인 구동 회로.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 일렉트로루미네센스 소자는, 유기 일렉트로루미네센스 소자 또는 무기 일렉트로루미네센스 소자인 것을 특징으로 하는 데이터 라인 구동 회로.
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