JP2006308861A - データライン駆動回路 - Google Patents

Abstract

【課題】 駆動用トランジスタのしきい値のばらつきによる表示パネルの表示ムラを低減して表示品位を向上する。
【解決手段】データライン駆動回路ＤＬＤは、第１のデータライン駆動回路ＤＬＤ１と第２のデータライン駆動回路ＤＬＤ２を備えている。第１のデータライン駆動回路ＤＬＤ１は、表示信号Ｓｉｇ（Ｒ）に応じた駆動電流をデータラインＤＬ１に供給すると共に、駆動トランジスタのしきい値を補償するしきい値補償回路を備える。第２のデータライン駆動回路ＤＬＤ２も同様に構成されているが、第１のデータライン駆動回路ＤＬＤ１は垂直クロックＣＫＶによって制御されているのに対して、第２のデータライン駆動回路ＤＬＤ２は反転垂直クロック＊ＣＫＶによって制御される。第１のデータライン駆動回路ＤＬＤ１と第２のデータライン駆動回路ＤＬＤ２とはデータラインＤＬ１に対して、１水平期間毎に、交互に駆動電流の出力を行う。
【選択図】 図１

Description

本発明は、データラインを介してエレクトロルミネッセンス素子に駆動電流を供給するデータライン駆動回路に関する。

近年、ＣＲＴやＬＣＤに代わる表示装置として、有機エレクトロルミネッセンス素子（Organic Electro Luminescent Device：以降、「有機ＥＬ素子」と略称する）を用いた有機ＥＬ表示装置が開発されている。特に、画素毎に、画素選択用ＴＦＴ（Thin Film Transistor）と有機ＥＬ素子を駆動する駆動用ＴＦＴを備えたアクティブ駆動型の有機ＥＬ表示パネルが開発されている。

一方、この有機ＥＬ表示装置を用いた電子ビューファインダー（以下、「ＥＶＦ」という）も開発されている。ＥＶＦは、デジタルカメラ等のファインダーとしてカメラ本体に取り付けられるものであり、被写体が映し出される有機ＥＬ表示パネル面を、光学レンズにより５倍から１０倍に拡大して見ることができるものである。
特開２００２−１７５０３５号公報

しかしながら、アクティブ駆動型の有機ＥＬ表示パネルを用いたＥＶＦでは、画素選択用ＴＦＴ、駆動用ＴＦＴ、ゲート信号線及びドレイン信号線があるため表示パネルの画素に対する開口部（発光部）の開口率が低くなり、光学レンズにより拡大して見ると、特に画素の境界の部分の非開口部は格子状の模様として視認されてしまい、逆に発光部がつぶつぶ状に見えてしまういわゆる「つぶつぶ感」が生じるという問題がある。

また、ＥＶＦの各画素は非常に小さいためその画素に配置されたＥＬ素子に流れる電流も非常に小さいことから、各画素の駆動用ＴＦＴの閾値が少しでもばらついているとＥＬ素子に流れる電流も各画素を比較すると大きくばらついてしまい各画素において発光する光の輝度がばらついてしまうため表示がざらついて見えるいわゆる「ざらつき感」を与えてしまうという問題がある。

そこで、画素にＴＦＴを有しないパッシブ駆動型の有機ＥＬ表示装置を用いることで画素の開口率を向上させることが考えられる。この場合、データライン駆動回路から、データラインを介して表示信号に応じた駆動電流を有機ＥＬ素子に供給する。

しかしながら、アクティブ駆動型の内蔵される駆動トランジスタのしきい値のばらつきにより、駆動電流にばらつきが生じ、表示パネルに表示ムラが発生するという問題があった。

本発明は、データラインを介してエレクトロルミネッセンス素子に駆動電流を供給するデータライン駆動回路であって、表示データに応じて、駆動用トランジスタのしきい値が補償された第１の駆動電流を第１の期間に前記データラインに出力する第１のデータライン駆動回路と、表示データに応じて、駆動用トランジスタのしきい値が補償された第２の駆動電流を前記第１の期間と異なる第２の期間に前記データラインに出力する第２のデータライン駆動回路と、を備えることを特徴とするものである。

本発明のデータライン駆動回路によれば、駆動用トランジスタのしきい値が補償された駆動電流を出力するので、表示パネルの表示ムラを低減して表示品位を向上することができる。また、第１及び第２のデータライン駆動回路を設け、これらから交互に駆動電流を出力させることにより、線順次駆動を実現し、有機ＥＬ素子の発光期間を長くすることができる。

次に、本発明の実施形態に係る有機ＥＬ表示装置について、図面を参照して説明する。図１は、この有機ＥＬ表示装置の等価回路図である。
まず、画素領域の構成について説明する。ガラス基板５１上に複数のデータラインＤＬ１〜ＤＬ６が垂直方向（図１の紙面の上下方向）に延びている。これらのデータラインＤＬ１〜ＤＬ６と直交する水平方向（図１の紙面の左右方向）に複数のカソードラインＣＬ１〜ＣＬ４が延びている。そして、各データラインと各カソードラインとの交差点の付近に、有機ＥＬ素子を含む各画素が配置されている。データラインとカソードラインの本数は任意に選択することができる。

１列目のデータラインＤＬ１とカソードラインＣＬ１〜ＣＬ４の４つの交差点の付近には、赤色光を発生する有機ＥＬ素子３０Ｒが１つずつ配置されている。これらの赤色光を発生する有機ＥＬ素子３０ＲのアノードはデータラインＤＬ１に接続され、そのカソードはそれぞれ対応するカソードラインＣＬ１〜ＣＬ４に接続されている。同様に、２列目のデータラインＤＬ２とカソードラインＣＬ１〜ＣＬ４の４つの交差点の付近には、緑色光を発生する有機ＥＬ素子３０Ｇが１つずつ配置されている。これらの緑色光を発生する有機ＥＬ素子３０ＧのアノードはデータラインＤＬ２に接続され、そのカソードはそれぞれ対応するカソードラインＣＬ１〜ＣＬ４に接続されている。

同様に、３列目のデータラインＤＬ３とカソードラインＣＬ１〜ＣＬ４の４つの交差点の付近には、青色光を発生する有機ＥＬ素子３０Ｂが１つずつ配置されている。これらの青色光を発生する有機ＥＬ素子３０ＢのアノードはデータラインＤＬ３に接続され、そのカソードはそれぞれ対応するカソードラインＣＬ１〜ＣＬ４に接続されている。４列目から先の画素の構成については上記構成の繰り返しである。なお、有機ＥＬ素子３０Ｒ，３０Ｇ，３０Ｂの代わりに、無機ＥＬ素子を用いてもよい。

次に、水平シフトレジスタ１０、データライン駆動回路ＤＬＤの構成について説明する。水平シフトレジスタ１０、データライン駆動回路ＤＬＤは前記ガラス基板５１上に形成されている。水平シフトレジスタ１０は、直列に接続された複数の水平シフトレジスタユニットＨＳＲ１，ＨＳＲ２，・・・と、サンプリングトランジスタＳＴ１１，ＳＴ１２，・・・を備える。サンプリングトランジスタＳＴ１１，ＳＴ１２，・・・は薄膜トランジスタである。

複数の水平シフトレジスタユニットＨＳＲ１，ＨＳＲ２，・・・は、図２に示すように水平スタートパルスＳＴＨを水平クロックＣＫＨに同期してシフトすることにより、各ユニットに対応して水平走査パルスＳＰＨ１，ＳＰＨ２，・・・を次々と出力する。

初段の水平シフトレジスタユニットＨＳＲ１に対応して６個のサンプリングトランジスタＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ１４，ＳＴ１５，ＳＴ１６が配置され、これらのトランジスタのゲートには前記水平走査パルスＳＰＨ１が共通に入力されている。同様に、次段の水平シフトレジスタユニットＨＳＲ２に対応して６個のサンプリングトランジスタＳＴ２１，ＳＴ２２，ＳＴ２３，ＳＴ２４，ＳＴ２５，ＳＴ２６が配置され、これらのトランジスタのゲートには前記水平走査パルスＳＰＨ２が共通に入力されている。

６個のサンプリングトランジスタＳＴ１１〜ＳＴ１６に着目すると、最初の２つのサンプリングトランジスタＳＴ１１，ＳＴ１２のソースは赤色の表示信号Ｓｉｇ（Ｒ）を供給する第１の表示信号ラインＬＲに接続され、次の２つのサンプリングトランジスタＳＴ１３，１４のソースは緑色の表示信号Ｓｉｇ（Ｇ）を供給する第２の表示信号ラインＬＧに接続され、残りの２つのサンプリングトランジスタＳＴ１５，１６のソースは青色の表示信号Ｓｉｇ（Ｂ）を供給する第３の表示信号ラインＬＢに接続されている。

データライン駆動回路ＤＬＤは、データラインＤＬ１〜ＤＬ６の１本毎に第１のデータライン駆動回路ＤＬＤ１と第２のデータライン駆動回路ＤＬＤ２を備えている。例えば、データラインＤＬ１に対応する第１のデータライン駆動回路ＤＬＤ１は、サンプリングトランジスタＳＴ１１を通して赤色の表示信号Ｓｉｇ（Ｒ）を読み込み、これを保持して、表示信号Ｓｉｇ（Ｒ）に応じた駆動電流をデータラインＤＬ１に供給すると共に、後述するように、駆動トランジスタのしきい値を補償するしきい値補償回路を備える。しきい値補償回路により、駆動トランジスタのしきい値に依存しない駆動電流が得られるので、しきい値変動による表示ムラを抑制することができる。

第２のデータライン駆動回路ＤＬＤ２も同様な動作を行うが、第１のデータライン駆動回路ＤＬＤ１は１水平期間の周期を有する垂直クロックＣＫＶによって制御されているのに対して、第２のデータライン駆動回路ＤＬＤ２は垂直クロックＣＫＶを反転した反転垂直クロック＊ＣＫＶによって制御されている。このため、第１のデータライン駆動回路ＤＬＤ１と第２のデータライン駆動回路ＤＬＤ２とはデータラインＤＬ１に対して、１水平期間（１Ｈ期間）毎に、交互に駆動電流の出力を行う。１水平期間とは、１ライン（例えばカソードラインＣＬ１）を走査するのに必要な期間である。

他のデータラインＤＬ２〜ＤＬ６に対応する第１のデータライン駆動回路ＤＬＤ１、第２のデータライン駆動回路ＤＬＤ２についても同様に構成されている。

次に、垂直シフトレジスタ２０の構成について説明する。垂直シフトレジスタ２０は直列に接続された複数の垂直シフトレジスタユニットＶＳＲ１，ＶＳＲ２，・・・と、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を、前記ガラス基板５１上に備える。垂直シフトレジスタ２０は薄膜トランジスタを用いて形成される。スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は薄膜トランジスタを用いたインバータにより形成することができる。

複数の垂直シフトレジスタユニットＶＳＲ１，ＶＳＲ２，・・・は、垂直スタートパルスＳＴＶを垂直クロックＣＫＶ、＊ＣＫＶに同期してシフトすることにより、各ユニットに対応して垂直走査パルスＳＰＶ１，ＳＰＶ２，・・・を次々と出力する。スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は垂直走査パルスＳＰＶ１，ＳＰＶ２，・・・に応じてスイッチングし、カソードラインＣＬ１〜ＣＬ４の電位を接地電位ＧＮＤまたは電源電位Ｖｃｃに設定する。すなわち、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は垂直走査パルスＳＰＶ１，ＳＰＶ２，・・・がハイレベルの期間だけ、カソードラインＣＬ１〜ＣＬ４の電位を接地電位ＧＮＤに設定して、画素の有機ＥＬ素子の電流経路を形成する。

図３は、上述の有機ＥＬ表示装置の概略の断面構造を示す図であり、図３（ａ）は
図１のＸ−Ｘ線に沿った断面図、図３（ｂ）は図１のＹ−Ｙ線に沿った断面図である。
図３（ａ）は垂直シフトレジスタユニットＶＳＲ１（図の左側）と画素領域の有機ＥＬ素子３０Ｒ（図の右側）を示している。ガラス基板５１上にＳｉＯ_２膜及びＳｉＮ_Ｘ膜からなる絶縁膜５２が形成され、この絶縁膜５２上に垂直シフトレジスタユニットＶＳＲ１の薄膜トランジスタの能動層であるポリシリコン層が形成されている。ポリシリコン層の中にはＮ＋型ドレイン層４１とＮ＋型ソース層４２が形成され、それらの間にＰ型のチャネル領域４３が形成されている。このポリシリコン層上にはＳｉＯ_２膜及びＳｉＮ_Ｘ膜からなるゲート絶縁膜５３が形成されている。チャネル領域４３上にはゲート絶縁膜５３を介してＣｒからなるゲート電極４５が形成されている。

また、ゲート電極４５上には層間絶縁膜５４が形成されている。垂直シフトレジスタユニットＶＳＲ１の形成領域では、層間絶縁膜５４上には、Ａｌ電極４７が形成され、下層のＣｒ電極４６とコンタクトされている。

画素領域では、ＡｌからなるデータラインＤＬ１が層間絶縁膜５４上に形成されている。Ａｌ電極４７とデータラインＤＬ１上には保護膜５５、第１の平坦化絶縁膜５６が形成されている。画素領域において、第１の平坦化絶縁膜５６上にＩＴＯ(Indium Tin Oxide)からなるアノード５８が形成されている。アノード５８上には有機ＥＬ層６０が形成され、この有機ＥＬ層６０の一部を被覆して第２の平坦化絶縁膜５９が形成されている。そして、有機ＥＬ層６０上にカソードラインＣＬ１が形成されている。カソードラインＣＬ１は垂直シフトレジスタユニットＶＳＲ１の形成領域へ延び、コンタクトを介して前記Ａｌ電極４７に接続されている。

図３（ａ）は画素領域のカソードラインＣＬ１，ＣＬ２，ＣＬ３の断面構造を示している。カソードラインＣＬ１とＣＬ２の間、カソードラインＣＬ２とＣＬ３の間にはレジスト材料からなるカソード分離用部材６２が形成され、隣接するカソードラインを物理的及び電気的に分離している。

次に、上述した構成の有機ＥＬ表示装置の動作について図４のタイミング図を参照しながら説明する。まず、最初の１水平期間（１Ｈ期間）にサンプリングトランジスタＳＴ１１，ＳＴ１３，ＳＴ１５、・・を通してサンプリングされた表示信号Ｓｉｇ（Ｒ），Ｓｉｇ（Ｇ），Ｓｉｇ（Ｂ）が複数の第１のデータライン駆動回路ＤＬＤ１に次々に取り込まれ、保持されると共に、駆動トランジスタのしきい値の補償が行われる。

そして、次の１水平期間に、複数の第１のデータライン駆動回路ＤＬＤ１はしきい値の補償が施された駆動電流をデータラインＤＬ１〜ＤＬ６に一括して出力する。この１水平期間に、カソードラインＣＬ１のみが接地電位（ＧＮＤ）に落ちる。すると、カソードがカソードラインＣＬ１に接続されている１ライン目の有機ＥＬ素子３０Ｒ，３０Ｇ，３０Ｂに駆動電流が流れ、その駆動電流の応じた輝度にてこれらの有機ＥＬ素子が発光する。すなわち、有機ＥＬ素子３０Ｒに着目すると、データラインＤＬ１に供給された駆動電流は有機ＥＬ素子３０ＲからカソードラインＣＬ１に流れ込む。

一方、複数の第１のデータライン駆動回路ＤＬＤ１が駆動電流を出力しているこの１水平期間に、複数のサンプリングトランジスタＳＴ１２，ＳＴ１４，ＳＴ１６、・・を通してサンプリングされた表示信号Ｓｉｇ（Ｒ），Ｓｉｇ（Ｇ），Ｓｉｇ（Ｂ）が複数の第２のデータライン駆動回路ＤＬＤ２に次々に取り込まれ、保持されると共に、駆動トランジスタのしきい値の補償が行われる。

そして、次の１水平期間に、複数の第２のデータライン駆動回路ＤＬＤ２はしきい値の補償が施された駆動電流をデータラインＤＬ１〜ＤＬ６に一括して出力する。この１水平期間に、カソードラインＣＬ２のみが接地電位（ＧＮＤ）に落ちて、カソードラインＣＬ１に接続されている２ライン目の有機ＥＬ素子３０Ｒ，３０Ｇ，３０Ｂに駆動電流が流れ、その駆動電流の応じた輝度にてこれらの有機ＥＬ素子が発光する。

一方、複数の第２のデータライン駆動回路ＤＬＤ２が駆動電流を出力しているこの１水平期間に、複数のサンプリングトランジスタＳＴ１１，ＳＴ１３，ＳＴ１５、・・を通してサンプリングされた表示信号Ｓｉｇ（Ｒ），Ｓｉｇ（Ｇ），Ｓｉｇ（Ｂ）が複数の第１のデータライン駆動回路ＤＬＤ１に次々に取り込まれ、保持されると共に、駆動トランジスタのしきい値の補償が行われる。

上記の動作が１フレーム期間にわたり、繰り返されることにより、１画面の表示が行われる。このように、本実施形態の有機ＥＬ表示装置は、画素内にＴＦＴを備えないパッシブ駆動型のものであり、これにより、画素の開口率を向上させ、ざらつき感の低減により高品質表示を可能とするものである。また、水平シフトレジスタ１０、データライン駆動回路ＤＬＤ、垂直シフトレジスタ２０などの各種の駆動回路を有機ＥＬ素子３０Ｒ，３０Ｇ，３０Ｂが形成された画素領域とともに同一ガラス基板５１上に形成しているので、駆動用ＩＣを外付けすることが不要であり、コストダウンを図ることができる。

また、データライン駆動回路ＤＬＤにより、駆動電流を１水平期間に一括してデータラインＤＬ１〜ＤＬ６に供給する、線順次駆動方式を採用しているので、通常のパッシブ駆動型の表示装置に比して、有機ＥＬ素子３０Ｒ，３０Ｇ，３０Ｂの発光期間を長くできることから、比較的明るい表示パネルを実現することができる。

次に、第１のデータライン駆動回路ＤＬＤ１及び第２のデータライン駆動回路ＤＬＤ２の具体的な回路構成及び動作について、図５、図６、図７を参照しながら説明する。第１のデータライン駆動回路ＤＬＤ１は、図５に示すように、第１〜第７の薄膜トランジスタＴ１〜Ｔ７、カップリング容量Ｃｓ、第１のＮＡＮＤ回路ＮＤ１から構成される。第１，第３〜第７の薄膜トランジスタＴ１，Ｔ３〜Ｔ７はＮチャネル型であり、第２の薄膜トランジスタＴ２はＰチャネル型である。

第１の薄膜トランジスタＴ１は表示信号の読み込み用トランジスタで、そのソースはサンプリングトランジスタに接続され、ゲートに第１の制御信号ＧＬ１が印加されている。第１の薄膜トランジスタＴ１は、第１の制御信号ＧＬ１がハイの時にオンして、表示信号、例えばＳｉｇ（Ｒ）を読み込み、第１の薄膜トランジスタＴ１のドレインに接続されたカップリング容量Ｃｓの第１の端子Ｐ１にＳｉｇ（Ｒ）を印加する。カップリング容量Ｃｓの第１の端子Ｐ１に対向した第２の端子Ｐ２は第２の薄膜トランジスタＴ２のゲートに接続されている。第２の薄膜トランジスタＴ２は駆動用トランジスタで、そのソースには電源電位ＰＶｄｄが印加されている。

また、第２の薄膜トランジスタＴ２のゲートとドレインの間には、第１の制御信号ＧＬ１がゲートに印加された第３の薄膜トランジスタＴ３が接続されている。第３の薄膜トランジスタＴ３は、第１の制御信号ＧＬ１がハイの時にオンして、第２の薄膜トランジスタＴ２のゲートとドレインとを短絡する。

第４の薄膜トランジスタＴ４のゲートには第２の制御信号ＣＳ１が印加され、ソースには参照電位Ｖｒｅｆが印加され、ドレインはカップリング容量Ｃｓの第１の端子Ｐ１に接続されている。第４の薄膜トランジスタＴ４はこの第２の制御信号ＣＳ１がハイの時にオンして、カップリング容量Ｃｓの第１の端子Ｐ１を参照電圧Ｖｒｅｆに設定する。

第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６は、第２の薄膜トランジスタＴ２と接地の間に直列に接続されている。第５の薄膜トランジスタＴ５のゲートには第３の制御信号ＥＳ１が印加され、第６の薄膜トランジスタＴ６のゲートには第２の制御信号ＣＳ１の反転信号＊ＣＳ１が印加されている。

第５の薄膜トランジスタＴ５は、駆動電流出力制御用の第７の薄膜トランジスタＴ７を介して、データラインＤＬｉに接続されている。第７の薄膜トランジスタＴ７のゲートには第１のＮＡＮＤ回路ＮＤ１の出力が印加されている、第１のＮＡＮＤ回路ＮＤ１には垂直クロックＣＫＶと出力イネーブル信号ＥＮＢが入力されている。出力イネーブル信号ＥＮＢは第１のＮＡＮＤ回路ＮＤ１の出力信号と後述する第２のデータライン駆動回路ＤＬＤ２の第２のＮＡＮＤ回路ＮＤ２の出力信号の重なりを防止するための信号である。そして、データラインＤｉには前述のように、例えば有機ＥＬ素子３０Ｒが接続されている。

第２のデータライン駆動回路ＤＬＤ２は、図６に示すように、第１のデータライン駆動回路ＤＬＤ１と同様に、第１〜第７の薄膜トランジスタＴ１〜Ｔ７、カップリング容量Ｃｓ、第２のＮＡＮＤ回路ＮＤ２から構成される。第１及び第２の薄膜トランジスタＴ１，Ｔ３のゲートには、第４の制御信号ＧＬ２が印加され、第４の薄膜トランジスタＴ４のゲートには第５の制御信号ＣＳ２が印加され、第５の薄膜トランジスタＴ５のゲートには第６の制御信号ＥＳ２が印加されている。これらの第４、第５、第６の制御信号ＧＬ２，ＣＳ２，ＥＳ２は前述の第１，第２，第３の制御信号ＧＬ１，ＣＳ１，ＥＳ１の位相が１Ｈ期間だけシフトされたものである。

第１のデータライン駆動回路ＤＬＤ１及び第２のデータライン駆動回路ＤＬＤ２の動作について図７を参照して説明する。まず、図７の最初の１Ｈ期間では、第１のデータライン駆動回路ＤＬＤ１が表示信号Ｓｉｇを読み込み、駆動用トランジスタである第２の薄膜トランジスタＴ２のしきい値を補償する動作を行う。一方、この１Ｈ期間において第２のデータライン駆動回路ＤＬＤ２は、データラインＤｉにしきい値が補償された駆動電流を出力している。

第１のデータライン駆動回路ＤＬＤ１の動作を詳しく説明すると以下の通りである。
まず、第１の制御信号ＧＬ１がハイに立ち上がると、第１の薄膜トランジスタＴ１がオンし、サンプリングトランジスタからの、例えば表示信号Ｓｉｇ（Ｒ）が第１の薄膜トランジスタＴ１を通してカップリング容量Ｃｓの第１の端子Ｐ１に印加される。また、第３の薄膜トランジスタＴ３がオンして、第２の薄膜トランジスタＴ２のゲートとドレインとが短絡される。次に、第３の制御信号ＥＳ１がハイに立ち上がると、第５の薄膜トランジスタＴ５及び第６の薄膜トランジスタＴ６を通して、第２の薄膜トランジスタＴ２のゲート電荷が接地ＧＮＤに放電される。

その後、第３の制御信号ＥＳ１がロウに下がると、第５の薄膜トランジスタＴ５はオフする。すると、第２の薄膜トランジスタＴ２のゲート及びドレインはフローティングになるので、その電位はＰＶｄｄ−Ｖｔｐとなる。Ｖｔｐは第２の薄膜トランジスタＴ２のしきい値の絶対値である。次に、第１の制御信号ＧＬ１がロウに下がると、第１の薄膜トランジスタＴ１及び第３の薄膜トランジスタＴ３がオフする。

その後、次の１Ｈ期間に入り、第２の制御信号Ｃ１がハイに立ち上がると、第４の薄膜トランジスタＴ４がオンし、カップリング容量Ｃｓの第１の端子Ｐ１の電位をＶｒｅｆに設定する。また、第６の薄膜トランジスタＴ６はオフする。

第４の薄膜トランジスタＴ４がオンすると、カップリング容量Ｃｓの第１の端子Ｐ１の電位はＶｓｉｇからＶｒｅｆに変化するので、これに伴い、カップリング容量Ｃｓの第２の端子Ｐ２の電位、すなわち第２の薄膜トランジスタＴ２のゲート電位Ｖｇは、ＰＶｄｄ−ＶｔｐからＰＶｄｄ−Ｖｔｐ＋Ｖｒｅｆ−Ｖｓｉｇに変化する。

その後、第３の制御信号ＥＳ１が再びハイに立ち上がると、第５の薄膜トランジスタＴ５がオンし、第１のＮＡＮＤ回路ＮＤ１の出力がハイに立ち上がると、第７の薄膜トランジスタＴ７がオンして、第２の薄膜トランジスタＴ２は、第５の薄膜トランジスタＴ５及び７の薄膜トランジスタＴ７を通してデータラインＤｉに接続される。

ここで、第２の薄膜トランジスタＴ２に流れる駆動電流Ｉは、
Ｉ＝１／２・β・（Ｖｇｓ＋Ｖｔｐ）^２で表される。βは定数である。
Ｖｇｓ＝Ｖｇ−ＰＶｄｄ＝−Ｖｔｐ＋Ｖｒｅｆ−Ｖｓｉｇ
故に、Ｉ＝１／２・β・（Ｖｒｅｆ−Ｖｓｉｇ）^２
すなわち、駆動電流Ｉは、第２の薄膜トランジスタＴ２のしきい値Ｖｔｐに依存しない電流となる。この駆動電流ＩがデータラインＤｉを通して、有機ＥＬ素子３０Ｒに供給され、表示信号Ｖｓｉｇ（Ｒ）に応じた表示が行われる。

本発明の実施形態に係る有機ＥＬ表示装置の等価回路図である。 本発明の実施形態に係る有機ＥＬ表示装置の水平走査系のタイミング図である。 本発明の実施形態に係る有機ＥＬ表示装置の概略の断面構造を示す図である。 本発明の実施形態に係る有機ＥＬ表示装置の垂直走査系のタイミング図である。 本発明の実施形態に係る第１のデータライン駆動回路ＤＬＤ１の回路図である。 本発明の実施形態に係る第２のデータライン駆動回路ＤＬＤ２の回路図である。 第１のデータライン駆動回路ＤＬＤ１、第２のデータライン駆動回路ＤＬＤ２の動作タイミング図である。

符号の説明

１０ 水平シフトレジスタ ２０ 垂直シフトレジスタ
ＤＬＤ１ 第１のデータライン駆動回路 ＤＬＤ２ 第２のデータライン駆動回路
ＨＳＲ１，ＨＳＲ２・・・ 水平シフトレジスタユニット
ＶＳＲ１、ＶＳＲ２・・・ 垂直シフトレジスタユニット
３０Ｒ，３０Ｇ，３０Ｂ 有機ＥＬ素子
ＤＬ１〜ＤＬ６ データライン ＣＬ１〜ＣＬ４ カソードライン
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチング素子

Claims (5)

1. データラインを介してエレクトロルミネッセンス素子に駆動電流を供給するデータライン駆動回路であって、
   表示データに応じて、駆動用トランジスタのしきい値が補償された第１の駆動電流を第１の期間に前記データラインに出力する第１のデータライン駆動回路と、
   表示データに応じて、駆動用トランジスタのしきい値が補償された第２の駆動電流を前記第１の期間と異なる第２の期間に前記データラインに出力する第２のデータライン駆動回路と、を備えることを特徴とするデータライン駆動回路。
2. 前記第１のデータライン駆動回路は、第１の制御信号ＧＬ１に応じて表示信号を読み込む第１のトランジスタ（Ｔ１）と、前記第１のトランジスタ（Ｔ１）を介して表示データが第１の端子に印加されるカップリング容量（Ｃｓ）と、前記カップリング容量（Ｃｓ）の第２の端子がゲートに接続された第２のトランジスタ（Ｔ２）と、前記第１の制御信号ＧＬ１に応じて、前記第２のトランジスタ（Ｔ２）のゲートとドレインとを短絡する第３のトランジスタ（Ｔ３）と、第２の制御信号ＣＳ１に応じて前記カップリング容量（Ｃｓ）の第１の端子の電位を参照電位（Ｖｒｅｆ）に設定する第４のトランジスタ（Ｔ４）と、前記第２のトランジスタ（Ｔ２）のドレインと接地との間に接続され、第３の制御信号ＥＳ１に応じて前記第２のトランジスタ（Ｔ２）のゲートの電荷を接地に放電する第５のトランジスタ（Ｔ５）と、を備え、
   前記第２のトランジスタ（Ｔ２）から前記表示信号に応じた駆動電流を、前記データラインを介して前記エレクトロルミネッセンス素子に供給することを特徴とする請求項１に記載のデータライン駆動回路。
3. 前記第２のデータライン駆動回路は、第４の制御信号ＧＬ２に応じて表示信号を読み込む第１のトランジスタ（Ｔ１）と、前記第１のトランジスタ（Ｔ１）を介して表示データが第１の端子に印加されるカップリング容量（Ｃｓ）と、前記カップリング容量（Ｃｓ）の第２の端子がゲートに接続された第２のトランジスタ（Ｔ２）と、前記第４の制御信号ＧＬ２に応じて、前記第２のトランジスタ（Ｔ２）のゲートとドレインとを短絡する第３のトランジスタ（Ｔ３）と、第５の制御信号ＣＳ２に応じて前記カップリング容量（Ｃｓ）の第１の端子の電位を参照電位（Ｖｒｅｆ）に設定する第４のトランジスタ（Ｔ４）と、前記第２のトランジスタ（Ｔ２）のドレインと接地との間に接続され、第６の制御信号ＥＳ２に応じて前記第２のトランジスタ（Ｔ２）のゲートの電荷を接地に放電する第５のトランジスタ（Ｔ５）と、を備え、
   前記第２のトランジスタ（Ｔ２）から前記表示信号に応じた駆動電流を、前記データラインを介して前記エレクトロルミネッセンス素子に供給することを特徴とする請求項２に記載のデータライン駆動回路。
4. 前記第４、第５、第６の制御信号ＧＬ２，ＣＳ２，ＥＳ２は前記第１、第２、第３の制御信号ＧＬ１，ＣＳ１，ＥＳ１の位相が１水平期間だけシフトされたものであることを特徴とする請求項３に記載のデータライン駆動回路。
5. 前記エレクトロルミネッセンス素子は、有機エレクトロルミネッセンス素子又は無機エレクトロルミネッセンス素子であることを特徴とする請求項１，２，３，４のいずれかに記載のデータライン駆動回路。
   
   
   
   
   

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