KR102386906B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공되는 복수의 화소들; 상기 화소들에 스캔 신호를 공급하고, 제1 방향으로 연장된 스캔 라인들; 상기 화소들에 데이터 신호를 공급하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들; 및 상기 화소들 중 상기 표시 영역의 최외각 데이터 라인에 연결되는 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 최외각 화소와 기생 캐패시터를 형성하는 제1 더미부를 포함할 수 있다. 상기 제1 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제1 더미 데이터 라인 및 제1 더미 전원 패턴을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치들 중 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함한다. 유기 발광 표시 장치는 두 개의 전극 중 하나로부터 주입된 전자(electron)와 다른 하나로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공되는 복수의 화소들; 상기 화소들에 스캔 신호를 공급하고, 제1 방향으로 연장된 스캔 라인들; 상기 화소들에 데이터 신호를 공급하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들; 및 상기 화소들 중 상기 표시 영역의 최외각 데이터 라인에 연결되는 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 최외각 화소와 기생 캐패시터를 형성하는 제1 더미부를 포함할 수 있다. 상기 제1 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제1 더미 데이터 라인 및 제1 더미 전원 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 유기 발광 소자를 포함할 수 있다. 상기 트랜지스터는 기판 상에 제공된 액티브 패턴; 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극; 게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극; 및 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 구비하는 층간 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소들에 전원을 공급하는 전원 라인을 더 포함할 수 있다. 상기 전원 라인은 상기 제2 층간 절연막 상에 제공되고, 상기 데이터 라인들에 평행한 제1 전원 공급 라인; 및 상기 데이터 라인들에 평행한 제1 라인들, 및 서로 인접하는 제1 라인들을 연결하는 제2 라인들을 포함하며, 상기 제3 층간 절연막 상에 제공되는 제2 전원 공급 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들은 상기 제2 층간 절연막 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 라인들은 상기 게이트 절연막 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 전원 패턴은 상기 제2 층간 절연막 상에 제공되고, 상기 제1 전원 공급 라인에 평행한 더미 제1 전원 라인; 및 상기 제3 층간 절연막 상에 제공되고, 상기 제1 라인들에 평행한 더미 제2 전원 라인을 포함할 수 있다. 상기 더미 제2 전원 라인은 상기 더미 제1 전원 라인에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 제2 전원 라인은 상기 제2 라인들에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 상기 트랜지스터의 게이트 전극에 연결되고, 각 스캔 라인에 스캔 신호가 공급될 때 턴-온되어 상기 트랜지스터에 다이오드 형태로 연결되는 보상 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 상기 제1 층간 절연막 상에 제공되고, 상기 보상 트랜지스터의 적어도 일부를 커버하는 차폐 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들 중 하나의 상기 차폐 패턴은 상기 최외각 화소를 향하는 방향에서 인접하는 화소의 제1 전원 공급 라인에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 상기 게이트 절연막 상에 제공되는 하부 전극, 및 상기 제1 절연막 상에 제공되는 상부 전극을 포함하는 스토리지 캐패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미부는 상기 액티브 패턴과 동일층 상에 제공되고, 상기 더미 데이터 라인에 평행한 방향으로 연장된 더미 반도체 패턴; 및 상기 제1 층간 절연막 상에 제공되고, 상기 더미 제1 전원 라인에 연결되며, 상기 최외각 화소의 상기 보상 트랜지스터의 적어도 일부를 커버하는 제1 더미 차폐 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 영역은 상기 스캔 라인들의 길이가 동일한 제1 표시 영역; 및 상기 제1 표시 영역의 적어도 일측에 제공되고, 상기 제1 표시 영역에서 멀어질수록 상기 스캔 라인들의 길이가 감소하는 제2 표시 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미부는 상기 제1 표시 영역에 대응하는 비표시 영역에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 표시 영역의 상기 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 제2 표시 영역의 상기 최외각 화소와 기생 캐패시터를 형성하는 제2 더미부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제2 더미 데이터 라인 및 제2 더미 전원 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미 데이터 라인 및 상기 제2 더미 전원 패턴은 상기 최외각 화소에 연결된 스캔 라인보다 상기 제1 표시 영역에 인접한 스캔 라인에 연결되는 화소에 연결된 데이터 라인 및 제1 전원 라인이 연장된 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미부는 상기 제1 층간 절연막 상에 제공되고, 상기 더미 제2 전원 패턴에 연결되는 제2 더미 차폐 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미 차폐 패턴은 상기 제2 표시 영역의 상기 최외각 화소의 상기 보상 트랜지스터를 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향에서, 상기 제2 더미부의 폭은 각 화소의 폭보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향에서, 상기 제1 더미부의 폭은 각 화소의 폭보다 작을 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판; 유기 발광 소자, 상기 유기 발광 소자에 연결되는 구동 트랜지스터, 및 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 포함하고, 상기 표시 영역에 제공되는 복수의 화소들; 상기 화소들에 스캔 신호를 공급하고, 제1 방향으로 연장된 스캔 라인들; 상기 화소들에 데이터 신호를 공급하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 화소들의 일측에 제공된 데이터 라인들; 및 상기 화소들 중 상기 표시 영역의 최외각 데이터 라인에 연결되는 최외각 화소의 타측에 제공되고, 상기 최외각 화소와 기생 캐패시터를 형성하는 제1 더미부를 포함할 수 있다. 상기 제1 더미부는 적어도 상기 데이터 라인들과 평행하게 연장되는 제1 더미 데이터 라인 및 제1 더미 전원 패턴을 포함하고, 상기 구동 트랜지스터 및 상기 보상 트랜지스터와 기생 캐패시터를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미부 및 상기 최외각 화소의 상기 보상 트랜지스터는 서로 인접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미부 및 상기 최외각 화소의 상기 보상 트랜지스터 사이의 거리는 상기 최외각 화소의 상기 보상 트랜지스터 및 상기 최외각 데이터 라인 사이의 거리보다 작을 수 있다.
상술한 바와 같은 표시 장치는 표시 영역의 에지에 제공되는 화소들과 기생 캐패시터를 형성하는 더미부를 포함하여, 화소들 사이의 휘도 차이가 발생하는 것을 방지할 수 있다. 따라서, 상기 표시 장치는 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2에 도시된 화소의 실시예를 나타내는 등가 회로도이다.
도 4는 도 1의 EA1 영역의 확대도이다.
도 5는 도 4에 도시된 i번째 스캔 라인 및 m번째 데이터 라인에 연결된 화소의 확대도이다.
도 6은 도 5의 I-I' 라인에 따른 단면도이다.
도 7은 도 5의 II-II' 라인에 따른 단면도이다.
도 8은 도 4에 도시된 i번째 스캔 라인에 연결된 제1 더미부의 확대도이다.
도 9는 도 8의 III-III' 라인에 따른 단면도이다.
도 10 및 도 11은 최외각 화소, 데이터 라인 및 제1 더미부를 설명하기 위한 평면도이다.
도 12는 도 4 내지 도 10에 도시된 액티브 패턴, 소스 전극 및 드레인 전극을 설명하기 위한 평면도이다.
도 13은 도 4 내지 도 10에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이다.
도 14는 도 4 내지 도 10에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이다.
도 15는 도 4 내지 도 10에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 전원 공급 라인 및 제1 브릿지 패턴을 설명하기 위한 평면도이다.
도 16은 도 4 내지 도 10에 도시된 데이터 라인들, 전원 라인의 제2 전원 공급 라인, 연결 라인, 연장 영역 및 제2 브릿지 패턴을 설명하기 위한 평면도이다.
도 17은 도 4 내지 도 10에 도시된 유기 발광 소자를 설명하기 위한 평면도이다.
도 18은 도 1의 EA2 영역의 확대도이다.
도 19는 도 18에 도시된 제2 더미부의 확대도이다.
도 20은 도 19의 IV-IV' 라인에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
기판(SUB)은 다양한 형상을 가질 수 있다. 예를 들어, 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형 형상을 가질 수 있다. 기판(SUB)은 곡선의 변을 포함하는 원 및 타원 등과 같은 형상을 가질 수도 있다. 기판(SUB)은 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등의 형상을 가질 수도 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)이 직선으로 이루어진 변을 갖는 경우, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수도 있다. 예를 들어, 기판(SUB)이 직사각 형상을 가질 때, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다.
기판(SUB)이 복수 개의 영역들을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 원 및 타원, 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등과 같이 다양한 형상을 가질 수 있다.
기판(SUB)은 표시 영역(PXA)과 비표시 영역(PPA)을 포함할 수 있다.
표시 영역(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다.
표시 영역(PXA)은 다양한 형상을 가질 수 있다. 예를 들면, 표시 영역은 기판(SUB)에 대응하는 형상을 가질 수 있다.
일예로, 표시 영역(PXA)은 직선의 변을 포함하는 닫힌 형태의 다각형 형상을 가질 수 있다. 표시 영역(PXA)은 곡선의 변을 포함하는 원 및 타원 등과 같은 형상을 가질 수도 있다. 표시 영역(PXA)은 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등의 형상을 가질 수도 있다. 본 발명의 일 실시예에 있어서, 표시 영역(PXA)이 직선으로 이루어진 변을 갖는 경우, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수도 있다. 예를 들어, 표시 영역(PXA)이 직사각 형상을 가질 때, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(PXA)은 제1 표시 영역(PXA1) 및 두 개의 제2 표시 영역들(PXA2)을 포함할 수 있다. 제2 표시 영역들(PXA2)은 제1 표시 영역(PXA1)의 서로 마주하는 양측에 배치될 수 있다. 제2 표시 영역들(PXA2)은 제1 표시 영역(PXA1)에서 멀어질수록 폭이 감소되는 형상을 가질 수 있다. 예를 들면, 제2 표시 영역들(PXA2)은 제1 표시 영역(PXA1)에서 멀어질수록 폭이 감소하는 사다리꼴 형상을 가질 수 있다.
비표시 영역(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 비표시 영역(PPA)에는 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부의 배선들이 제공될 수 있다. 비표시 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 비표시 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
비표시 영역(PPA)은 표시 영역(PXA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(PPA)은 표시 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 비표시 영역(PPA)의 세로부는 표시 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(PXA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서, 표시 영역(PXA) 내에 복수 개의 화소들(PXL)이 제공될 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)는 시안, 마젠타, 옐로우 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 화소들(PXL)의 일부는 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 화소들(PXL) 중 다른 일부는 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.
화소들(PXL)은 표시 소자로서 유기 발광층을 포함하는 유기 발광 소자를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소들(PXL)은 액정 소자, 전기 영동 소자, 전기 습윤 소자 등 다양한 형태의 표시 소자를 포함할 수도 있다.
구동부는 배선들를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 화소(PXL)의 구동을 제어한다. 도 1에는 설명의 편의를 위해 배선부가 생략되었으며, 배선부에 대해서는 후술한다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어한다.
스캔 구동부(SDV)는 비표시 영역(PPA) 중 세로부에 제공될 수 있다. 비표시 영역(PPA)의 세로부는 표시 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되므로, 스캔 구동부(SDV)는 비표시 영역(PPA)의 세로부 중 적어도 하나에 제공될 수 있다. 스캔 구동부(SDV)는 비표시 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 실장될 수 있다. 스캔 구동부(SDV)가 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 스캔 구동부(SDV)는 별도의 칩에 형성되어 기판(SUB) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수도 있다. 또한, 스캔 구동부(SDV)는 별도의 칩에 형성되고 인쇄 회로 기판 상에 실장되며, 기판(SUB)에 연성 회로 기판 등의 연결 부재를 통해 연결될 수도 있다.
발광 구동부(EDV) 또한, 스캔 구동부(SDV)와 유사하게, 비표시 영역(PPA) 중 세로부에 제공될 수 있다. 발광 구동부(EDV)는 비표시 영역(PPA)의 세로부 중 적어도 어느 하나에 제공될 수 있다. 발광 구동부(EDV)는 비표시 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 발광 구동부(EDV)는 기판(SUB) 상에 직접 실장될 수 있다. 발광 구동부(EDV)가 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 발광 구동부(EDV)는 별도의 칩에 형성되어 기판(SUB) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수도 있다. 또한, 발광 구동부(EDV)는 별도의 칩에 형성되고 인쇄 회로 기판 상에 실장되며, 기판(SUB)에 연성 회로 기판 등의 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV)와 발광 구동부(EDV)가 서로 인접하며, 비표시 영역(PPA)의 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 스캔 구동부(SDV)는 비표시 영역(PPA)의 세로부 중 일측에 제공되고, 발광 구동부(EDV)는 비표시 영역(PPA)의 세로부 중 타측에 제공될 수 있다. 또는 스캔 구동부(SDV)가 비표시 영역(PPA)의 세로부 중 양측에 모두 제공될 수 있으며, 발광 구동부(EDV)는 비표시 영역(PPA)의 세로부 중 일측에만 제공될 수도 있다.
데이터 구동부(DDV)는 비표시 영역(PPA)에 배치될 수 있다. 특히 데이터 구동부(DDV)는 비표시 영역(PPA)의 가로부에 배치될 수 있다. 데이터 구동부(DDV)는 비표시 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 및/또는 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
타이밍 제어부(미도시)는 다양한 방식으로 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 연성 회로 기판을 통해 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)와 연결될 수 있으며, 인쇄 회로 기판은 기판(SUB)의 일측, 또는 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
화소들(PXL)은 복수 개로 제공될 수 있다. 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 이에 한정되지 않는다. 표시 장치를 실제로 구현할 때, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)는 표시 장치 내에서 도 2에 도시된 위치와 다른 위치에 배치될 수도 있다.
배선부는 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들(S1 내지 Sn), 데이터 라인들(D1 내지 Dm), 발광 제어 라인들(E1 내지 En), 전원 라인(PL) 및 제1 초기화 전원 라인(Vint1)을 포함할 수 있다. 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함할 수 있다. 데이터 라인들(D1 내지 Dm)과 전원 라인(PL)은 각 화소(PXL)에 연결될 수 있다.
화소들(PXL)은 도 1에 도시된 표시 영역(PXA)에 배치될 수 있다. 화소들(PXL)은 스캔 라인들(S1 내지 Sn), 발광 제어 라인들(E1 내지 En), 데이터 라인들(D1 내지 Dm) 및 전원 라인(PL)에 연결될 수 있다. 화소들(PXL)은 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원(Vint)을 공급받을 수 있다. 여기서, 제1 전원(ELVDD)은 전원 라인(PL)을 통하여 인가될 수 있다.
화소들(PXL) 각각은 적어도 구동 트랜지스터 및 유기 발광 다이오드를 구비할 수 있다. 데이터 신호에 대응하여, 구동 트랜지스터는 제1 전원(ELVDD)으로부터 유기 발광 다이오드를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 여기서, 데이터 신호가 공급되기 전에 구동 트랜지스터의 게이트 전극은 초기화 전원(Vint)의 전압에 의하여 초기화될 수 있다. 이를 위하여, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
스캔 구동부(SDV)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 스캔 라인들(S1 내지 Sn)로 스캔 신호를 공급할 수 있다. 일례로, 스캔 구동부(SDV)는 스캔 라인들(S1 내지 Sn)로 스캔 신호를 순차적으로 공급할 수 있다. 스캔 라인들(S1 내지 Sn)로 스캔 신호가 순차적으로 공급되면, 화소들(PXL)이 스캔 라인들(S1 내지 Sn)에 평행한 수평 라인 단위로 순차적으로 선택될 수 있다.
발광 구동부(EDV)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 일례로, 발광 구동부(EDV)는 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 스캔 구동부들(SDV) 및 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급할 수 있다.
게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 3은 도 2에 도시된 화소의 실시예를 나타내는 등가 회로도이다. 도 3에서는 설명의 편의성을 위하여 j번째 데이터 라인(Dj) 및 i번째 제1 스캔 라인(Si)에 접속된 화소를 도시하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
유기 발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 트랜지스터(T1)에 공급되는 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제7 트랜지스터(T7)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속될 수 있다. 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 즉, 제1 전원(ELVDD)은 제1 트랜지스터(T1)을 통해 유기 발광 소자(OLED)의 애노드에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)는 다이오드 형태로 접속되고, 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 즉, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 문턱 전압을 보상하는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 4는 도 1의 EA1 영역의 확대도이며, 도 5는 도 4에 도시된 i번째 스캔 라인 및 m번째 데이터 라인에 연결된 화소의 확대도이며, 도 6은 도 5의 I-I' 라인에 따른 단면도이며, 도 7은 도 5의 II-II' 라인에 따른 단면도이며, 도 8은 도 4에 도시된 i번째 스캔 라인에 연결된 제1 더미부의 확대도이며, 도 9는 도 8의 III-III' 라인에 따른 단면도이며, 도 10 및 도 11은 최외각 화소, 데이터 라인 및 제1 더미부를 설명하기 위한 평면도이다.
도 1 내지 도 11을 참조하면, 표시 장치는 표시 영역(PXA) 및 비표시 영역(PPA)을 포함하는 기판(SUB), 표시 영역(PXA)에 제공되는 화소들(PXL), 및 화소들(PXL)에 신호를 제공하는 배선부를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
배선부는 화소들(PXL) 각각에 신호를 제공할 수 있다. 배선부는 스캔 라인들(Si-1, Si, Si+1), 데이터 라인들(Dm-1, Dm), 발광 제어 라인들(Ei, Ei+1), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 표시 영역(PXA)의 양측의 비표시 영역(PPA)측 중 일측에서 타측으로 연장된 형상을 가질 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si) 및 i+1번째 스캔 라인(Si+1)을 포함할 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 스캔 신호를 인가받을 수 있다. 예를 들면, i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호를 인가받을 수 있다. i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호에 의해 i번째 스캔 라인(Si)에 연결되는 화소들(PXL)이 초기화될 수 있다. i번째 스캔 라인(Si)은 i번째 스캔 신호를 인가받을 수 있다. i번째 스캔 라인(Si)은 분기되어 서로 다른 트랜지스터에 연결될 수 있다. i번째 스캔 라인(Si)은 i번째 스캔 신호에 의해 i+1번째 스캔 라인(Si+1)에 연결되는 화소들(PXL)이 초기화될 수 있다. i+1번째 스캔 라인(Si+1)은 i+1번째 스캔 신호를 인가받을 수 있다. i+1번째 스캔 라인(Si+1)은 분기되어 서로 다른 트랜지스터에 연결될 수 있다.
발광 제어 라인들(Ei, Ei+1)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 라인들(Ei, Ei+1)은 표시 영역(PXA)의 양측의 비표시 영역(PPA) 중 일측에서 타측으로 연장된 형상을 가질 수 있다. 발광 제어 라인들(Ei, Ei+1)은 스캔 라인들(Si-1, Si, Si+1)과 이격되도록 배치될 수 있다. 발광 제어 라인들(Ei, Ei+1)은 발광 제어 신호를 인가받을 수 있다.
데이터 라인들(Dm-1, Dm)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인들(Dm-1, Dm)은 데이터 신호를 인가받을 수 있다. 데이터 라인들(Dm-1, Dm)은 화소들(PXL)의 일측에 제공될 수 있다.
전원 라인(PL)은 격자 형상을 가질 수 있다. 예를 들면, 전원 라인(PL)의 일부는 제2 방향(DR2)을 따라 연장되고, 나머지는 제2 방향에 교차하는 방향으로 연장될 수 있다. 전원 라인(PL)은 제1 전원(도2 및 도 3의 "ELVDD" 참조)을 인가받을 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)을 따라 연장될 수 있다. 초기화 전원 라인(IPL)은 표시 영역(PXA)의 양측의 비표시 영역(PPA) 중 일측에서 타측으로 연장된 형상을 가질 수 있다. 초기화 전원 라인(IPL)은 스캔 라인들(Si-1, Si, Si+1)과 이격되도록 배치될 수 있다. 초기화 전원 라인(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(PXA)에 제공될 수 있다. 화소들(PXL)은 스캔 라인들(Si-1, Si, Si+1), 데이터 라인들(Dm-1, Dm), 발광 제어 라인들(Ei, Ei+1), 전원 라인(PL) 및 초기화 전원 라인(IPL)에 연결될 수 있다.
화소들(PXL)은 제1 화소, 제2 화소, 제3 화소 및 제4 화소를 포함할 수 있다. 제1 화소는 i번째 스캔 라인(Si) 및 m-1번째 데이터 라인(Dm-1)에 연결된 화소이며, 제2 화소는 i번째 스캔 라인(Si) 및 m번째 데이터 라인(Dm)에 연결된 화소이며, 제3 화소는 i+1번째 스캔 라인(Si+1) 및 m-1번째 데이터 라인(Dm-1)에 연결된 화소이며, 제4 화소는 i+1번째 스캔 라인(Si+1) 및 m번째 데이터 라인(Dm)에 연결된 화소일 수 있다.
화소들(PXL) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 및 유기 발광 소자(OLED)를 포함할 수 있다.
하기에서는 i번째 스캔 라인(Si) 및 m번째 데이터 라인(Dm)에 연결된 제2 화소를 예로서, 보다 상세히 설명한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 연결 라인(CNL)은 제1 게이트 전극(GE1)과, 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고, 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3)과 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 일 회 이상 절곡된 형상을 가질 수 있다. 평면 상에서, 제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어질 수 있다. 이에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 계조가 세밀하게 제어될 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함될 수 있다.
제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)의 일부로 제공되거나 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당될 수 있다. 제2 소스 전극(SE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 소스 전극(SE2)의 타단은 제6 콘택 홀(CH6)을 통해 데이터 라인(Dm)에 연결될 수 있다. 제2 드레인 전극(DE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 드레인 전극(DE2)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)을 기준으로 데이터 라인(Dm)의 반대 편에 제공될 수 있다. 즉, 제1 트랜지스터(T1)을 기준으로 하여, 데이터 라인(Dm)은 제1 트랜지스터(T1)의 일측에 제공되고, 제3 트랜지스터(T3)은 제1 트랜지스터(T1)의 타측에 제공될 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 데이터 라인(Dm)이 제1 트랜지스터(T1)의 좌측에 제공되고, 제3 트랜지스터(T3)가 제1 트랜지스터(T1)의 우측에 제공될 수 있다. 또한, 도 11에 도시된 바와 같이, 데이터 라인(Dm)이 제1 트랜지스터(T1)의 우측에 제공되고, 제3 트랜지스터(T3)가 제1 트랜지스터(T1)의 좌측에 제공될 수도 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)의 일부로 제공되거나 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제3a 게이트 전극(GE3a)은 i번째 스캔 라인(Si)로부터 돌출된 형상으로 제공되며, 제3b 게이트 전극(GE3b)은 i번째 스캔 라인(Si)의 일부로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩된 부분에 해당될 수 있다.
제3 소스 전극(SE3)의 일 단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 소스 전극(SE3)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 제3 드레인 전극(DE3)의 일단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 드레인 전극(DE3)의 타단은 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제3a 소스 전극(SE3a)과 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)은 차폐 패턴(SP)에 의해 커버될 수 있다. 차폐 패턴(SP)은 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)과 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)으로 입사되는 외부 광을 방지하여, 제3 트랜지스터(T4)에서 발생할 수 있는 광 누설 전류를 방지할 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 제4 게이트 전극(GE4)은 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제4a 게이트 전극(GE4a)은 i-1번째 스캔 라인(Si-1)의 일부로 제공될 수 있다. 제4b 게이트 전극(GE4b)은 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4 액티브 패턴(ACT4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당될 수 있다.
제4 소스 전극(SE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 소스 전극(SE4)의 타단은 초기화 전원 라인(IPL) 및 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4 소스 전극(SE4)과 초기화 전원 라인(IPL) 사이에는 보조 연결 라인(AUX)이 제공될 수 있다. 보조 연결 라인(AUX)의 일단은 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4)과 연결될 수 있다. 보조 연결 라인(AUX)의 타단은 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 제4 드레인 전극(DE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 드레인 전극(DE4)의 타단은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 제4 드레인 전극(DE4)은 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 발광 제어 라인(Ei)에 연결될 수 있다. 제5 게이트 전극(GE5)은 발광 제어 라인(Ei) 일부로 제공되거나 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당할 수 있다. 제5 소스 전극(SE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타단은 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 발광 제어 라인(Ei)에 연결될 수 있다. 제6 게이트 전극(GE6)은 발광 제어 라인(Ei) 일부로 제공되거나 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당할 수 있다. 제6 소스 전극(SE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타단은 i+1번째 스캔 라인(Si+1)에 연결되는 화소(PXL)의 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩된 부분에 해당할 수 있다. 제7 소스 전극(SE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타단은 i-1번째 스캔 라인(Si-1)에 연결되는 화소(PXL)의 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 드레인 전극(DE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타단은 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 제7 드레인 전극(DE7)과 제4 트랜지스터(T4)의 제4 소스 전극(SE4)은 보조 라인(AUX), 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다.
스토리지 캐패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
평면 상에서, 상부 전극(UE)은 제1 게이트 전극(GE1)과 중첩하며, 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 캐패시터(Cst)의 캐패시턴스가 증가될 수 있다. 본 발명의 일 실시예에 있어서, 상부 전극(UE)은 제3 콘택 홀(CH3)을 통하여 전원 라인(PL)과 연결될 수 있다. 따라서, 상부 전극(UE)에는 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 각 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 제1 전극(AD)은 제7 콘택 홀(CH7), 제10 콘택 홀(CH10), 및 제12 콘택 홀(CH12)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 콘택 홀(CH7)과 제10 콘택 홀(CH10) 사이에는 제1 브릿지 패턴(BRP1)이 제공되며, 제10 콘택 홀(CH10)과 제12 콘택 홀(CH12) 사이에는 제2 브릿지 패턴(BRP2)에 제공될 수 있다.
제1 브릿지 패턴(BRP1) 및 제2 브릿지 패턴(BRP2)은 제6 드레인 전극(DE6)을 제1 전극(AD)에 전기적으로 연결할 수 있다.
본 발명의 일 실시예에서는 제2 화소를 예로서 설명하였으나, 제1 화소, 제3 화소 및 제4 화소는 제2 화소와 전체적으로 유사한 구조를 가질 수 있다. 다만, 제1 화소, 제3 화소 및 제4 화소는 연결되는 데이터 라인, 스캔 라인 및 발광 제어 라인이 제2 화소와 다를 뿐이다.
기판(SUB) 상의 비표시 영역(PPA)의 일측에는 제1 더미부가 제공될 수 있다. 예를 들면, 제1 더미부는 최외각 화소(PXL, 이하 "최외각 화소"라 칭함)에 인접한 비표시 영역(PPA)의 세로부에 제공될 수 있다. 즉, 최외각 화소(PXL)를 기준으로, 제1 더미부는 최외각 데이터 라인(Dm)의 반대편에 제공될 수 있다. 특히, 제1 더미부는 최외각 화소(PXL)의 제3 트랜지스터(T3)에 인접한 비표시 영역(PPA)에 제공될 수 있다.
또한, 제1 더미부 및 최외각 화소(PXL)의 제3 트랜지스터(T3) 사이의 거리는 최외각 화소(PXL)의 제3 트랜지스터(T3) 및 최외각 데이터 라인(Dm) 사이의 거리보다 작을 수 있다.
제1 방향(DR1)에서, 제1 더미부의 폭은 각 화소(PXL)의 폭보다 작을 수 있다. 제1 더미부는 최외각 화소(PXL)의 일측과 유사한 형상을 가질 수 있다. 이를 보다 상세히 설명하면, 제1 더미부는 더미 반도체 패턴, 더미 차폐 패턴(DSP), 더미 상부 전극 패턴(DUE), 더미 데이터 라인(DDL), 더미 전원 패턴(DPL)을 포함할 수 있다.
더미 반도체 패턴은 더미 데이터 라인(DDL)에 평행한 방향으로 연장된 형상을 가질 수 있다. 더미 반도체 패턴은 더미 제2 소스 전극(DSE2), 더미 제2 액티브 패턴(DACT2), 더미 제2 드레인 전극(DDE2), 더미 제5 소스 전극(DSE5), 더미 제5 액티브 패턴(DACT5) 및 더미 제5 드레인 전극(DDE5)을 포함할 수 있다. 여기서, 더미 제2 소스 전극(DSE2)은 제2 소스 전극(SE2)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제2 액티브 패턴(DACT2)은 제2 액티브 패턴(ACT2)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제2 드레인 전극(DDE2)은 제2 드레인 전극(DE2)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제5 소스 전극(DSE5)은 제5 소스 전극(SE5)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제5 액티브 패턴(DACT5)은 제5 액티브 패턴(ACT5)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제5 드레인 전극(DDE5)은 제5 드레인 전극(DE5)과 동일 또는 유사한 형상을 가질 수 있다.
더미 차폐 패턴(DSP)은 차폐 패턴(SP)과 동일 또는 유사한 형상을 가질 수 있다. 더미 차폐 패턴(DSP)은 차폐 패턴(SP)과 같이, 최외각 화소(PXL)의 제3 트랜지스터(T4)의 적어도 일부를 커버할 수 있다. 예를 들면, 최외각 화소(PXL)에서, 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)과 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)은 더미 차폐 패턴(DSP)으로 커버될 수 있다. 더미 차폐 패턴(DSP)은 더미 전원 패턴(DPL)에 전기적으로 연결될 수 있다.
더미 상부 전극 패턴(DUE)은 개구부(OPN)를 제외하고 상부 전극(UE)과 유사한 형상을 가질 수 있다.
더미 데이터 라인(DDL)은 최외각 데이터 라인(Dm)과 동일 또는 유사한 형상을 가질 수 있다. 더미 데이터 라인(DDL)은 더미 제6 콘택 홀(DCH6)을 통하여 더미 제2 소스 전극(DSE2)에 연결될 수 있다.
더미 전원 패턴(DPL)은 전원 라인(PL)과 동일 또는 유사한 형상을 가질 수 있다. 더미 전원 패턴(DPL)은 전원 라인(PL)에 연결될 수 있다. 따라서, 더미 전원 패턴(DPL)에는 제1 전원(ELVDD)이 공급될 수 있다.
제1 더미부는 최외각 화소(PXL)와 기생 캐패시터를 형성할 수 있다. 예를 들면, 제1 더미부는 최외각 화소(PXL)의 제1 트랜지스터(T1)의 제1 드레인 전극(DE1), 제3 트랜지스터(T4) 및 제6 트랜지스터(T6)와 기생 캐패시터를 형성할 수 있다. 특히, 제1 더미부는 최외각 화소(PXL)의 제3a 트랜지스터(T3a)와 기생 캐패시터를 형성할 수 있다. 또한, 제1 더미부는 최외각 화소(PXL)의 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 기생 캐패시터를 형성할 수 있다. 최외각 화소(PXL)와 제1 더미부 사이에 기생 캐패시터가 형성되면, 최외각 화소(PXL)의 휘도 저하를 방지할 수 있다.
일반적으로 표시 영역(PXA) 내의 화소(PXL)는 인접하는 데이터 라인(Dm-1, Dm) 및 전원 라인(PL)과 기생 캐패시터를 형성한다. 특히, 제1 트랜지스터(T1)의 제1 드레인 전극(DE1), 제3 트랜지스터(T4) 및 제6 트랜지스터(T6)는 인접하는 데이터 라인(Dm-1, Dm)과 기생 캐패시터를 형성할 수 있다. 기생 캐패시턴스는 화소(PXL) 내의 유기 발광 소자(OLED)에 인가되는 전류에 영향을 미칠 수 있다.
한편, 제1 더미부가 없는 경우, 최외각 화소(PXL)는 인접하는 데이터 라인 및 전원 라인이 존재하지 않는다. 따라서, 최외각 화소(PXL)는 인접하는 데이터 라인 및 전원 라인과 기생 캐패시터를 형성할 수 없다. 이에 따라, 하나의 스캔 라인(Si-1, Si, Si+1), 예를 들면, i번째 스캔 라인(Si)에 연결되는 화소들(PXL) 중 최외각 화소(PXL)의 휘도는 타 화소들(PXL)의 휘도와 다를 수 있다.
그러나, 본 발명의 실시예에 있어서, 최외각 화소(PXL)는 제1 더미부와 기생 캐패시터를 형성할 수 있다. 따라서, 하나의 스캔 라인(Si-1, Si, Si+1), 예를 들면, i번째 스캔 라인(Si)에 연결되는 화소들(PXL) 중 최외각 화소(PXL)의 휘도는 타 화소들(PXL)의 휘도와 동일하거나 유사할 수 있다. 즉, i번째 스캔 라인(Si)에 연결되는 화소들(PXL) 중 최외각 화소(PXL) 및 타 화소들(PXL) 사이에 휘도 차이가 발생하는 것을 방지할 수 있다.
하기에서는, 도 4 내지 도 9을 참조하여, 본 발명의 일 실시예에 따른 제2 화소의 구조에 대해 적층 순서에 따라 설명한다.
표시 영역(PXA) 및 비표시 영역(PPA)을 포함하는 기판(SUB) 상에 반도체 패턴이 제공될 수 있다. 반도체 패턴은 표시 영역(PXA)의 각 화소(PXL)가 배치되는 영역에 대응하여 제공될 수 있다. 반도체 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7), 및 더미 반도체 패턴을 포함할 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
기판(SUB)과 반도체 패턴 사이에는 버퍼층(미도시)이 제공될 수 있다.
버퍼층은 기판(SUB)에서 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)으로 불순물이 확산되는 것을 방지할 수 있다. 버퍼층은 단일층으로 제공될 수 있으나, 적어도 두 층 이상의 다중층으로 제공될 수도 있다. 버퍼층은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 버퍼층이 다중층으로 제공되는 경우, 각 층은 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수도 있다. 예를 들면, 무기 절연막은 실리콘 산화물을 포함하는 제1 막, 및 제1 막 상에 배치되고 실리콘 질화물을 포함하는 제2 막을 구비할 수 있다.
반도체 패턴이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다.
게이트 절연막(GI)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 유기 절연막은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)과 일체로 형성될 수 있다.
i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei) 및 i+1번째 발광 제어 라인(Ei+1)은 최외각 화소(PXL)에 인접한 비표시 영역(PPA)으로 연장된 형상을 가질 수 있다.
i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금속 물질을 포함할 수 있다. 예를 들면, i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함하는 2 이상의 막이 적층된 다중막으로 형성될 수도 있다.
i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7) 등이 형성된 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 폴리실록산, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(IL1) 상에는 스토리지 캐패시터(Cst)의 상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE)이 제공될 수 있다. 상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제1 층간 절연막(IL1)을 사이에 두고 하부 전극(LE)과 함께 스토리지 캐패시터(Cst)를 구성할 수 있다. 상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함하는 단일막 또는 다중막으로 형성될 수 있다.
초기화 전원 라인(IPL)은 최외각 화소(PXL)에 인접한 비표시 영역(PPA)으로 연장된 형상을 가질 수 있다.
차폐 패턴(SP)은 제3 트랜지스터(T4)의 적어도 일부와 중첩할 수 있다. 예를 들면, 차폐 패턴(SP)은 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)과 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)을 커버할 수 있다. 차폐 패턴(SP)은 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)과 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)으로 입사되는 외부 광을 방지하여, 제3 트랜지스터(T4)에서 발생할 수 있는 광 누설 전류를 방지할 수 있다.
상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE)이 배치된 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
제2 층간 절연막(IL2)은 무기 절연막 및 유기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 제2 층간 절연막(IL2)은 적어도 하나의 무기 절연막을 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또한, 제2 층간 절연막(IL2)은 적어도 하나의 유기 절연막을 포함할 수도 있다. 유기 절연막은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 또한, 제2 층간 절연막(IL2)은 적어도 하나의 무기 절연막과 적어도 하나의 유기 절연막을 포함하는 다중막 구조를 가질 수도 있다.
제2 층간 절연막(IL2) 상에는 제1 도전 패턴이 제공될 수 있다. 제1 도전 패턴은 데이터 라인들(Dm-1, Dm), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 전원 라인(PL)의 제1 전원 공급 라인(PL1), 더미 데이터 라인(DDL) 및 더미 제1 전원 라인(DPL1)을 포함할 수 있다.
데이터 라인들(Dm-1, Dm)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
연결 라인(CNL)의 일단은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 연결 라인(CNL)의 타단은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
보조 연결 라인(AUX)은 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 보조 연결 라인(AUX)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 제7 드레인 전극(DE7)에 연결될 수 있다.
제2 브릿지 패턴(BRP2)과 함께 제1 브릿지 패턴(BRP1)은 제6 드레인 전극(DE6)과 제1 전극(AD) 사이에서 제6 드레인 전극(DE6)과 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 제1 브릿지 패턴(BRP1)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결될 수 있다.
제1 전원 공급 라인(PL1)은 일 방향으로 연장된 형상을 가질 수 있다. 제1 전원 공급 라인(PL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제5 콘택 홀(CH5)을 통하여 제5 소스 전극(SE5)에 연결될 수 있다. 또한, 제1 전원 공급 라인(PL1)은 제2 층간 절연막(IL2)을 관통하는 제3 콘택 홀(CH3)을 통하여 상부 전극(UE)에 연결될 수 있다.
제1 전원 공급 라인(PL1)은 제2 층간 절연막(IL2)을 관통하는 제4 콘택 홀(CH4)을 통하여 차폐 패턴(SP)에 전기적으로 연결될 수 있다. 따라서, 차폐 패턴(SP)은 전원 라인(PL)과 동일한 전원을 인가받을 수 있다. 즉, 차폐 패턴(SP)에는 제1 전원(ELVDD)이 인가될 수 있다.
또한, 각 화소(PXL)의 차폐 패턴(SP)은 최외각 화소(PXL)을 향하는 방향에서 인접하는 화소(PXL)의 제1 전원 공급 라인(PL1)에 연결될 수 있다.
더미 데이터 라인(DDL)은 데이터 라인(Dm-1, Dm)과 평행하게 연장될 수 있다. 더미 데이터 라인(DDL)은 데이터 라인(Dm-1, Dm)과 동일 또는 유사한 형상을 가질 수 있다. 더미 데이터 라인(DDL)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 더미 제6 콘택 홀(DCH6)을 통해 더미 제2 소스 전극(DSE2)에 연결될 수 있다.
더미 제1 전원 라인(DPL1)은 제1 전원 공급 라인(PL1)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제1 전원 라인(DPL1)은 제2 층간 절연막(IL2)을 관통하는 더미 제3 콘택 홀(DCH3) 및 더미 제4 콘택 홀(DCH4)을 통하여 더미 상부 전극 패턴(DUE) 및 더미 차폐 패턴(DSP)에 연결될 수 있다. 더미 제1 전원 라인(DPL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 더미 제5 콘택 홀(DCH5)을 통하여 더미 제5 소스 전극(DSE5)에 연결될 수 있다.
제1 도전 패턴이 제공된 기판(SUB)에는 제3 층간 절연막(IL3)이 제공될 수 있다. 제3 층간 절연막(IL3)은 제1 도전 패턴이 제공된 기판(SUB)에 제공되는 제1 절연막(IL31)과, 제1 절연막(IL31) 상에 제공되는 제2 절연막(IL32)을 포함할 수 있다. 제1 절연막(IL31)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연막(IL31)은 폴리실록산, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 절연막(IL32)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제2 절연막(IL32)은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(IL3) 상에는 제2 도전 패턴이 제공될 수 있다. 제2 도전 패턴은 전원 라인(PL)의 제2 전원 공급 라인(PL2), 제2 브릿지 패턴(BRP2) 및 더미 제2 전원 라인(DPL2)을 포함할 수 있다. 제2 브릿지 패턴(BRP2)은 제1 절연막(IL31) 및 제2 절연막(IL32)을 관통하는 제10 콘택 홀(CH10)을 통하여 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
제2 전원 공급 라인(PL2)은 적어도 일부가 제1 전원 공급 라인(PL1)과 중첩하는 형상을 가질 수 있다. 예를 들면, 제2 전원 공급 라인(PL2)은 제1 전원 공급 라인(PL1)에 평행하게 연장된 제1 라인들, 및 제1 라인들과 교차하는 방향으로 연장된 제2 라인들을 포함할 수 있다. 따라서, 제2 라인들은 서로 인접하는 제1 라인들을 전기적으로 연결할 수 있다.
제1 라인들과 제2 라인들이 교차하므로, 제2 전원 공급 라인(PL2)은 격자 또는 메쉬(mesh) 형상을 가질 수 있다. 제1 라인들은 제1 절연막(IL31) 및 제2 절연막(IL32)을 관통하는 제11 콘택 홀(CH11)을 통해 제1 전원 공급 라인(PL1)에 연결될 수 있다. 따라서, 전원 라인(PL)은 제1 전원 공급 라인(PL1) 및 제2 전원 공급 라인(PL2)을 포함할 수 있다.
전원 라인(PL)은 제1 전원 공급 라인(PL1) 및 제2 전원 공급 라인(PL2)을 포함하고, 제2 전원 라인(PL2)이 격자 또는 메쉬 형상을 가지므로, 제1 전원 공급 라인(PL1) 또는 제2 전원 공급 라인(PL2)의 일부가 오픈되더라도, 전원 라인(PL)에 공급되는 제1 전원(ELVDD)이 우회하여 각 화소(PXL)에 공급될 수 있다. 따라서, 제1 전원 공급 라인(PL1) 또는 제2 전원 공급 라인(PL2)의 오픈에 따른 암점 발생이 방지될 수 있다.
또한, 전원 라인(PL)은 제1 전원 공급 라인(PL1) 및 제2 전원 공급 라인(PL2)을 포함하고, 제2 전원 라인(PL2)이 격자 또는 메쉬 형상을 가지므로, 제1 전원(ELVDD)의 전압 강하를 방지할 수 있다. 제1 전원(ELVDD)의 전압 강하가 방지되면, 화소들(PXL)은 균일한 제1 전원(ELVDD)을 공급받을 수 있으며, 이에 따라 표시 장치의 품질 저하가 방지될 수 있다.
더미 제2 전원 라인(DPL2)은 제2 전원 공급 라인(PL2)의 제1 라인들과 동일 또는 유사한 형상을 가질 수 있다. 더미 제2 전원 라인(DPL2)은 제2 라인들에 연결될 수 있다. 따라서, 더미 제2 전원 라인(DPL2)은 제1 전원(ELVDD)을 인가받을 수 있다.
더미 제2 전원 라인(DPL2)은 더미 제11 콘택 홀(DCH11)을 통하여 더미 제1 전원 라인(DPL1)에 연결될 수 있다. 따라서, 더미 전원 패턴(DPL)은 더미 제1 전원 라인(DPL1) 및 더미 제2 전원 라인(DPL2)을 포함할 수 있다. 더미 제2 전원 라인(DPL2)이 더미 제1 전원 라인(DPL1)에 연결되므로, 더미 제1 전원 라인(DPL1)은 제1 전원(ELVDD)을 공급받고, 더미 제1 전원 라인(DPL1)과 연결되는 더미 차폐 패턴(DSP)도 제1 전원(ELVDD)을 공급받을 수 있다.
제2 도전 패턴이 제공된 제3 층간 절연막(IL3) 상에는 제4 층간 절연막(IL4)이 제공될 수 있다.
제4 층간 절연막(IL4)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제4 층간 절연막(IL4)은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
제4 층간 절연막(IL4) 상에는 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 제4 층간 절연막(IL4) 상에 제공될 수 있다. 제1 전극(AD)은 제4 층간 절연막(IL4)을 관통하는 제12 콘택 홀(CH12)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 따라서, 제1 전극(AD)는 제1 브릿지 패턴(BRP1)에 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결되므로, 제1 전극(AD)은 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
제1 전극(AD)이 형성된 제4 층간 절연막(IL4) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AD)의 상면을 노출시킬 수 있다. 제1 전극(AD)의 노출된 영역은 발광 영역일 수 있다.
화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
제1 전극(AD) 상의 발광 영역에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AD)는 애노드 전극일 수 있으며, 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 제1 전극(AD) 및 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 유기 발광 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 제1 전극(AD)이 투과형 전극이며, 제2 전극(CD)이 반사형 전극일 수 있다. 유기 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AD)이 반사형 전극이며, 제2 전극(CD)이 투과형 전극일 수 있다. 유기 발광 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 제1 전극(AD) 및 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 유기 발광 소자(OLED)가 전면 발광형 유기 발광 소자이며, 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 반사막 및 투명 도전막 중 적어도 하나는 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
발광층(EML)은 제1 전극(AD) 상의 발광 영역 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하며 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 또한, 발광층(EML) 중 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층, 및 전자 주입층은 서로 인접하는 제1 화소 내지 제4 화소에 공통으로 배치되는 공통층일 수 있다.
제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CD)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CD)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
제2 전극(CD)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CD)을 투과하지 못하고, 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CD) 사이에서, 발광층(EML)에서 출사된 광은 공진할 수 있다. 광의 공진에 의하여 유기 발광 소자(OLED)의 광 추출 효율은 향상될 수 있다.
반사막 및 제2 전극(CD) 사이의 거리는 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 발광층(EML)에서 출사된 광의 색상에 따라, 반사막 및 제2 전극(CD) 사이의 거리는 발광층(EML)에서 출사된 광의 보강 간섭을 만족시킬 수 있도록 조절될 수 있다.
봉지막(SLM)은 유기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 봉지막(SLM)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 봉지막(SLM)은 무기막, 및 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 봉지막(SLM)의 최상부에는 무기막이 배치될 수도 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
도 12는 도 4 내지 도 10에 도시된 액티브 패턴, 소스 전극 및 드레인 전극을 설명하기 위한 평면도이며, 도 13은 도 4 내지 도 10에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이며, 도 14는 도 4 내지 도 10에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이며, 도 15는 도 4 내지 도 10에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 전원 공급 라인 및 제1 브릿지 패턴을 설명하기 위한 평면도이며, 도 16은 도 4 내지 도 10에 도시된 데이터 라인들, 전원 라인의 제2 전원 공급 라인, 연결 라인, 연장 영역 및 제2 브릿지 패턴을 설명하기 위한 평면도이며, 도 17은 도 4 내지 도 10에 도시된 유기 발광 소자를 설명하기 위한 평면도이다.
도 1 내지 도 10과 함께, 도 12 내지 도 17을 참조하면, 기판(SUB) 상에 반도체 패턴이 제공될 수 있다. 반도체 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7), 및 더미 반도체 패턴을 포함할 수 있다. 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7), 및 더미 반도체 패턴은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다. 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7), 및 더미 반도체 패턴은 반도체 물질을 포함할 수 있다.
제1 액티브 패턴(ACT1)의 일단은 제1 소스 전극(SE1)과 연결되고, 타단은 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 액티브 패턴(ACT2)의 일단은 제2 소스 전극(SE2)과 연결되고, 타단은 제2 드레인 전극(DE2)과 연결될 수 있다. 제3 액티브 패턴(ACT3)의 일단은 제3 소스 전극(SE3)과 연결되고, 타단은 제3 드레인 전극(DE3)과 연결될 수 있다. 제4 액티브 패턴(ACT4)의 일단은 제4 소스 전극(SE4)과 연결되고, 타단은 제4 드레인 전극(DE4)과 연결될 수 있다. 제5 액티브 패턴(ACT5)의 일단은 제5 소스 전극(SE5)과 연결되고, 타단은 제5 드레인 전극(DE5)과 연결될 수 있다. 제6 액티브 패턴(ACT6)의 일단은 제6 소스 전극(SE6)과 연결되고, 타단은 제6 드레인 전극(DE5)과 연결될 수 있다. 제7 액티브 패턴(ACT7)의 일단은 제7 소스 전극(SE7)과 연결되고, 타단은 제7 드레인 전극(DE7)과 연결될 수 있다.
더미 반도체 패턴은 더미 제2 소스 전극(DSE2), 더미 제2 액티브 패턴(DACT2), 더미 제2 드레인 전극(DDE2), 더미 제5 소스 전극(DSE5), 더미 제5 액티브 패턴(DACT5) 및 더미 제5 드레인 전극(DDE5)을 포함할 수 있다.
반도체 패턴 상에는 게이트 절연막(GI)이 제공되고, i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
i번째 스캔 라인(Si)에 연결되는 화소들(PXL)에서, 게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i번째 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)과 일체로 형성될 수 있다.
i+1번째 스캔 라인(Si+1)에 연결되는 화소들(PXL)에서, 게이트 절연막(GI) 상에는 i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 i+1번째 스캔 라인(Si+1)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i+1번째 발광 제어 라인(Ei+1)과 일체로 형성될 수 있다.
각 화소(PXL)에서, 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다.
i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
제1 층간 절연막(IL1) 상에는 스토리지 캐패시터(Cst)의 상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE)이 제공될 수 있다. 상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
상부 전극(UE), 차폐 패턴(SP), 초기화 전원 라인(IPL), 더미 차폐 패턴(DSP) 및 더미 상부 전극 패턴(DUE) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
제2 층간 절연막(IL2) 상에는 제1 도전 패턴이 제공될 수 있다. 제1 도전 패턴은 데이터 라인들(Dm-1, Dm), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 전원 라인(PL)의 제1 전원 공급 라인(PL1), 더미 데이터 라인(DDL) 및 더미 제1 전원 라인(DPL1)을 포함할 수 있다. 데이터 라인들(Dm-1, Dm), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 전원 라인(PL)의 제1 전원 공급 라인(PL1), 더미 데이터 라인(DDL) 및 더미 제1 전원 라인(DPL1)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
데이터 라인들(Dm-1, Dm), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 전원 라인(PL)의 제1 전원 공급 라인(PL1), 더미 데이터 라인(DDL) 및 더미 제1 전원 라인(DPL1)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
데이터 라인들(Dm-1, Dm)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
연결 라인(CNL)은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE)에 연결될 수 있다. 또한, 연결 배선(CNL)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
보조 연결 라인(AUX)은 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 보조 연결 라인(AUX)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 제7 드레인 전극(DE7)에 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결될 수 있다.
제1 전원 공급 라인(PL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제5 콘택 홀(CH5)을 통하여 제5 소스 전극(SE5)에 연결될 수 있다. 제1 전원 공급 라인(PL1)은 제2 층간 절연막(IL2)을 관통하는 제3 콘택 홀(CH3)을 통하여 상부 전극(UE)에 연결될 수 있다. 제1 전원 공급 라인(PL1)은 제2 층간 절연막(IL2)을 관통하는 제4 콘택 홀(CH4)을 통하여 차폐 패턴(SP)에 전기적으로 연결될 수 있다.
더미 데이터 라인(DDL)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 더미 제6 콘택 홀(DCH6)을 통해 더미 제2 소스 전극(DSE2)에 연결될 수 있다.
더미 제1 전원 라인(DPL1)은 제2 층간 절연막(IL2)을 관통하는 더미 제3 콘택 홀(DCH3) 및 더미 제4 콘택 홀(DCH4)을 통하여 더미 상부 전극 패턴(DUE) 및 더미 차폐 패턴(DSP)에 연결될 수 있다. 더미 제1 전원 라인(DPL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 더미 제5 콘택 홀(DCH5)을 통하여 더미 제5 소스 전극(DSE5)에 연결될 수 있다.
제1 도전 패턴 상에는 제3 층간 절연막(IL3)이 제공될 수 있다. 제3 층간 절연막(IL3) 상에는 제2 도전 패턴이 제공될 수 있다. 제2 도전 패턴은 전원 라인(PL)의 제2 전원 공급 라인(PL2), 제2 브릿지 패턴(BRP2) 및 더미 제2 전원 라인(DPL2)을 포함할 수 있다. 제2 전원 공급 라인(PL2), 제2 브릿지 패턴(BRP2) 및 더미 제2 전원 라인(DPL2)동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
제2 브릿지 패턴(BRP2)은 제1 절연막(IL31) 및 제2 절연막(IL32)을 관통하는 제10 콘택 홀(CH10)을 통하여 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
제2 전원 공급 라인들(PL2)의 적어도 일부는 제1 전원 공급 라인들(PL1)과 중첩할 수 있다. 제2 전원 공급 라인들(PL2)은 데이터 라인들(Dm-1, Dm, Dm+1)에 평행하게 연장될 수 있다.
제2 전원 공급 라인들(PL2)은 제3 층간 절연막(IL3)을 관통하는 제11 콘택 홀(CH11)을 통해 제1 전원 공급 라인들(PL1)에 연결될 수 있다. 예를 들면, 제11 콘택 홀(CH11)은 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)이 중첩하는 영역에 배치되고, 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)은 제11 콘택 홀(CH11)을 통하여 전기적으로 연결될 수 있다.
더미 제2 전원 라인(DPL2)은 제2 전원 공급 라인(PL2)의 제1 라인들(PL21)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제2 전원 라인(DPL2)은 제2 라인들(PL22)에 연결될 수 있다. 따라서, 더미 제2 전원 라인(DPL2)은 제1 전원(ELVDD)을 인가받을 수 있다.
제2 도전 패턴 상에는 제4 층간 절연막(IL4)이 제공되고, 제4 층간 절연막 상에는 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제4 층간 절연막(IL4) 상의 제1 전극(AD), 제1 전극(AD) 상의 발광층(EML), 및 발광층(EML) 상의 제2 전극(CD)을 포함할 수 있다. 제1 전극(AD)은 제4 층간 절연막(IL4)을 관통하는 제12 콘택 홀(CH12)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
도 18은 도 1의 EA2 영역의 확대도이며, 도 19는 도 18에 도시된 제2 더미부의 확대도이며, 도 20은 도 19의 IV-IV' 라인에 따른 단면도이다.
도 18 내지 도 20에서는 설명의 편의를 위하여 k번째 스캔 라인, k+1번째 스캔 라인, n-1번째 데이터 라인, 및 n번째 데이터 라인에 연결된 화소를 예로서 도시하였다.
도 1 내지 도 10, 및 도 18 내지 도 20을 참조하면, 표시 장치는 표시 영역(PXA) 및 비표시 영역(PPA)을 포함하는 기판(SUB), 표시 영역(PXA)에 제공되는 화소들(PXL), 및 화소들(PXL)에 신호를 제공하는 배선부를 포함할 수 있다.
배선부는 화소들(PXL) 각각에 신호를 제공할 수 있다. 배선부는 스캔 라인들(Sk-1, Sk, Sk+1), 데이터 라인들(Dn-1, Dn), 발광 제어 라인들(Ek, Ek+1), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(PXA)에 제공될 수 있다. 화소들(PXL)은 스캔 라인들(Sk-1, Sk, Sk+1), 데이터 라인들(Dn-1, Dn), 발광 제어 라인들(Ek, Ek+1), 전원 라인(PL) 및 초기화 전원 라인(IPL)에 연결될 수 있다.
한편, 제1 표시 영역(PXA1)에 제공되는 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인들(Ei, Ei+1), 및 초기화 전원 라인(IPL)의 길이는 동일할 수 있다. 제2 표시 영역(PXA)에 제공되는 스캔 라인들(Sk-1, Sk, Sk+1), 발광 제어 라인들(Ek, Ek+1), 및 초기화 전원 라인(IPL)의 길이는 제1 표시 영역(PXA1)에 제공되는 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인들(Ei, Ei+1), 및 초기화 전원 라인(IPL)의 길이보다 짧을 수 있다. 제2 표시 영역(PXA)의 스캔 라인들(Sk-1, Sk, Sk+1), 발광 제어 라인들(Ek, Ek+1), 및 초기화 전원 라인(IPL)의 길이는 제1 표시 영역(PXA1)에서 멀어질수록 감소할 수 있다.
제2 표시 영역(PPA2)에 대응하는 비표시 영역(PPA)의 일측에는 제2 더미부가 제공될 수 있다. 예를 들면, 제2 더미부는 제2 표시 영역(PPA2)의 최외각 화소(PXL)에 인접한 비표시 영역(PPA)에 제공될 수 있다. 즉, 최외각 화소(PXL)를 기준으로, 제2 더미부는 최외각 데이터 라인(Dm)의 반대편에 제공될 수 있다. 특히, 제2 더미부는 최외각 화소(PXL)의 제3 트랜지스터(T3)에 인접한 비표시 영역(PA)에 제공될 수 있다.
또한, 제2 더미부 및 최외각 화소(PXL)의 제3 트랜지스터(T3) 사이의 거리는 최외각 화소(PXL)의 제3 트랜지스터(T3) 및 최외각 데이터 라인(Dm) 사이의 거리보다 작을 수 있다.
제1 방향(DR1)에서, 제2 더미부의 폭은 각 화소(PXL)의 폭보다 작을 수 있다.
제2 더미부는 더미 차폐 패턴(DSP), 더미 데이터 라인(DDL) 및 더미 제1 전원 라인(DPL1)을 포함할 수 있다.
더미 차폐 패턴(DSP)은 차폐 패턴(SP)과 동일 또는 유사한 형상을 가질 수 있다. 더미 차폐 패턴(DSP)은 차폐 패턴(SP)과 같이, 최외각 화소(PXL)의 제3 트랜지스터(T4)의 적어도 일부를 커버할 수 있다.
더미 데이터 라인(DDL)은 최외각 데이터 라인(Dm)과 동일 또는 유사한 형상을 가질 수 있다. 더미 데이터 라인(DDL)은 더미 제6 콘택 홀(DCH6)을 통하여 더미 제2 소스 전극(DSE2)에 연결될 수 있다. 더미 데이터 라인(DDL)은 제1 표시 영역(PXA1)에 인접한 스캔 라인에 연결되는 화소에 데이터 신호를 공급하는 데이터 라인이 연장된 형상을 가질 수 있다. 즉, k+1번째 스캔 라인(Sk+1)에 연결된 화소(PXL)에 대응하는 제2 더미부의 제2 더미 데이터 라인(DDL)은 k번째 스캔 라인(Sk)에 연결된 화소(PXL)에 데이터 신호를 공급하는 n번째 데이터 라인(Dn)이 연장된 형상을 가질 수 있다.
더미 제1 전원 라인(DPL1)은 제1 전원 공급 라인(PL1)과 동일 또는 유사한 형상을 가질 수 있다. 더미 제1 전원 라인(DPL1)은 제1 표시 영역(PXA1)에 인접한 스캔 라인에 연결되는 화소에 제1 전원(ELVDD)을 공급하는 제1 전원 공급 라인(PL1)이 연장된 형상을 가질 수 있다. 즉, k+1번째 스캔 라인(Sk+1)에 연결된 화소(PXL)에 대응하는 제2 더미부의 더미 제1 전원 라인(DPL1)은 k번째 스캔 라인(Sk)에 연결된 화소(PXL)에 제1 전원(ELVDD)을 공급하는 제1 전원 공급 라인(PL1)이 연장된 형상을 가질 수 있다.
제2 더미부는 제2 표시 영역(PXA)에 제공되는 화소들(PXL) 중 최외각 데이터 라인에 연결되는 최외각 화소들(PXL)과 기생 캐패시턴스를 형성하여, 최외각 데이터 라인들(Dn-1, Dn)에 연결되는 화소들(PXL) 및 타 화소들(PXL) 사이에 휘도 차이가 발생하는 것을 방지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 형태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 형태도 포함하는 것으로 해석되어야 한다.
SUB: 기판
PXL: 화소
CH1, CH2, …, CH12: 콘택 홀
T1, T2, …, T7: 제1 내지 제7 트랜지스터
PL: 전원 라인
Cst: 스토리지 캐패시터
DDL: 더미 데이터 라인
DPL: 더미 전원 패턴

Claims (41)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 제공되는 복수의 화소들;
    상기 화소들에 스캔 신호를 공급하고, 제1 방향으로 연장된 스캔 라인들;
    상기 화소들에 데이터 신호를 공급하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들; 및
    상기 화소들 중 상기 표시 영역의 최외각 데이터 라인에 연결되는 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 최외각 화소와 기생 캐패시터를 형성하는 제1 더미부를 포함하며,
    상기 제1 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제1 더미 데이터 라인, 제1 더미 전원 패턴, 및 더미 반도체 패턴을 포함하고,
    상기 제1 방향에서, 상기 제1 더미부의 폭은 각 화소의 폭보다 작은, 표시 장치.
  2. 제1 항에 있어서,
    상기 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 유기 발광 소자를 포함하고,
    상기 트랜지스터는
    기판 상에 제공된 액티브 패턴;
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극;
    게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극; 및
    상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 구비하는 층간 절연막을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 화소들에 전원을 공급하는 전원 라인을 더 포함하고,
    상기 전원 라인은
    상기 제2 층간 절연막 상에 제공되고, 상기 데이터 라인들에 평행한 제1 전원 공급 라인; 및
    상기 데이터 라인들에 평행한 제1 라인들, 및 서로 인접하는 제1 라인들을 연결하는 제2 라인들을 포함하며, 상기 제3 층간 절연막 상에 제공되는 제2 전원 공급 라인을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 데이터 라인들은 상기 제2 층간 절연막 상에 제공되는 표시 장치.
  5. 제3 항에 있어서,
    상기 스캔 라인들은 상기 게이트 절연막 상에 제공되는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 더미 전원 패턴은
    상기 제2 층간 절연막 상에 제공되고, 상기 제1 전원 공급 라인에 평행한 더미 제1 전원 라인; 및
    상기 제3 층간 절연막 상에 제공되고, 상기 제1 라인들에 평행한 더미 제2 전원 라인을 포함하며,
    상기 더미 제2 전원 라인은 상기 더미 제1 전원 라인에 전기적으로 연결되는 표시 장치.
  7. 제6 항에 있어서,
    상기 더미 제2 전원 라인은 상기 제2 라인들에 연결되는 표시 장치.
  8. 제6 항에 있어서,
    상기 화소들은 상기 트랜지스터의 게이트 전극에 연결되고, 각 스캔 라인에 스캔 신호가 공급될 때 턴-온되어 상기 트랜지스터에 다이오드 형태로 연결되는 보상 트랜지스터를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 화소들은 상기 제1 층간 절연막 상에 제공되고, 상기 보상 트랜지스터의 적어도 일부를 커버하는 차폐 패턴을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 화소들 중 하나의 상기 차폐 패턴은 상기 최외각 화소를 향하는 방향에서 인접하는 화소의 제1 전원 공급 라인에 연결되는 표시 장치.
  11. 제9 항에 있어서,
    상기 화소들은 상기 게이트 절연막 상에 제공되는 하부 전극, 및 상기 제1 층간 절연막 상에 제공되는 상부 전극을 포함하는 스토리지 캐패시터를 더 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 더미부는
    상기 제1 층간 절연막 상에 제공되고, 상기 더미 제1 전원 라인에 연결되며, 상기 최외각 화소의 상기 보상 트랜지스터의 적어도 일부를 커버하는 제1 더미 차폐 패턴을 더 포함하고,
    상기 더미 반도체 패턴은, 상기 액티브 패턴과 동일층 상에 제공되고, 상기 더미 데이터 라인에 평행한 방향으로 연장하는 표시 장치.
  13. 제9 항에 있어서,
    상기 표시 영역은
    상기 스캔 라인들의 길이가 동일한 제1 표시 영역; 및
    상기 제1 표시 영역의 적어도 일측에 제공되고, 상기 제1 표시 영역에서 멀어질수록 상기 스캔 라인들의 길이가 감소하는 제2 표시 영역을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 더미부는 상기 제1 표시 영역에 대응하는 비표시 영역에 제공되는 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 표시 영역의 상기 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 제2 표시 영역의 상기 최외각 화소와 기생 캐패시터를 형성하는 제2 더미부를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제2 더미 데이터 라인 및 제2 더미 전원 패턴을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 더미 데이터 라인 및 상기 제2 더미 전원 패턴은 상기 최외각 화소에 연결된 스캔 라인보다 상기 제1 표시 영역에 인접한 스캔 라인에 연결되는 화소에 연결된 데이터 라인 및 제1 전원 라인이 연장된 형상을 가지는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 더미부는 상기 제1 층간 절연막 상에 제공되고, 상기 더미 제2 전원 패턴에 연결되는 제2 더미 차폐 패턴을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 더미 차폐 패턴은 상기 제2 표시 영역의 상기 최외각 화소의 상기 보상 트랜지스터를 커버하는 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 방향에서, 상기 제2 더미부의 폭은 각 화소의 폭보다 작은 표시 장치.
  21. 삭제
  22. 표시 영역 및 비표시 영역을 포함하는 기판;
    유기 발광 소자, 상기 유기 발광 소자에 연결되는 구동 트랜지스터, 및 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 포함하고, 상기 표시 영역에 제공되는 복수의 화소들;
    상기 화소들에 스캔 신호를 공급하고, 제1 방향으로 연장된 스캔 라인들;
    상기 화소들에 데이터 신호를 공급하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 화소들의 일측에 제공된 데이터 라인들; 및
    상기 화소들 중 상기 표시 영역의 최외각 데이터 라인에 연결되는 최외각 화소의 타측에 제공되고, 상기 최외각 화소와 기생 캐패시터를 형성하는 제1 더미부를 포함하며,
    상기 제1 더미부는 적어도 상기 데이터 라인들과 평행하게 연장되는 제1 더미 데이터 라인, 제1 더미 전원 패턴, 및 더미 반도체 패턴을 포함하고, 상기 구동 트랜지스터 및 상기 보상 트랜지스터와 기생 캐패시터를 형성하며,
    상기 제1 방향에서, 상기 제1 더미부의 폭은 각 화소의 폭보다 작은, 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 더미부 및 상기 최외각 화소의 상기 보상 트랜지스터는 서로 인접하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 더미부 및 상기 최외각 화소의 상기 보상 트랜지스터 사이의 거리는 상기 최외각 화소의 상기 보상 트랜지스터 및 상기 최외각 데이터 라인 사이의 거리보다 작은 표시 장치.
  25. 제23 항에 있어서,
    상기 보상 트랜지스터는 상기 구동 트랜지스터의 게이트 전극에 연결되고, 각 스캔 라인에 스캔 신호가 공급될 때 턴-온되어 상기 구동 트랜지스터에 다이오드 형태로 연결되는 표시 장치.
  26. 제25 항에 있어서,
    상기 구동 트랜지스터는
    기판 상에 제공된 액티브 패턴;
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극;
    게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극; 및
    상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 구비하는 층간 절연막을 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 화소들에 전원을 공급하는 전원 라인을 더 포함하고,
    상기 전원 라인은
    상기 제2 층간 절연막 상에 제공되고, 상기 데이터 라인들에 평행한 제1 전원 공급 라인; 및
    상기 데이터 라인들에 평행한 제1 라인들, 및 서로 인접하는 제1 라인들을 연결하는 제2 라인들을 포함하며, 상기 제3 층간 절연막 상에 제공되는 제2 전원 공급 라인을 포함하는 표시 장치.
  28. 제27 항에 있어서,
    상기 제1 더미 전원 패턴은
    상기 제2 층간 절연막 상에 제공되고, 상기 제1 전원 공급 라인에 평행한 더미 제1 전원 라인; 및
    상기 제3 층간 절연막 상에 제공되고, 상기 제1 라인들에 평행한 더미 제2 전원 라인을 포함하며,
    상기 더미 제2 전원 라인은 상기 더미 제1 전원 라인에 전기적으로 연결되는 표시 장치.
  29. 제28 항에 있어서,
    상기 더미 제2 전원 라인은 상기 제2 라인들에 연결되는 표시 장치.
  30. 제28 항에 있어서,
    상기 화소들은 상기 제1 층간 절연막 상에 제공되고, 상기 보상 트랜지스터의 적어도 일부를 커버하는 차폐 패턴을 더 포함하는 표시 장치.
  31. 제30 항에 있어서,
    상기 화소들 중 하나의 상기 차폐 패턴은 상기 최외각 화소를 향하는 방향에서 인접하는 화소의 제1 전원 공급 라인에 연결되는 표시 장치.
  32. 제30 항에 있어서,
    상기 제1 더미부는
    상기 제1 층간 절연막 상에 제공되고, 상기 더미 제1 전원 라인에 연결되며, 상기 최외각 화소의 상기 보상 트랜지스터의 적어도 일부를 커버하는 제1 더미 차폐 패턴을 더 포함하고,
    상기 더미 반도체 패턴은 상기 액티브 패턴과 동일층 상에 제공되고, 상기 더미 데이터 라인에 평행한 방향으로 연장하는 표시 장치.
  33. 제30 항에 있어서,
    상기 표시 영역은
    상기 스캔 라인들의 길이가 동일한 제1 표시 영역; 및
    상기 제1 표시 영역의 적어도 일측에 제공되고, 상기 제1 표시 영역에서 멀어질수록 상기 스캔 라인들의 길이가 감소하는 제2 표시 영역을 포함하는 표시 장치.
  34. 제33 항에 있어서,
    상기 제1 더미부는 상기 제1 표시 영역에 대응하는 비표시 영역에 제공되는 표시 장치.
  35. 제33 항에 있어서,
    상기 제2 표시 영역의 상기 최외각 화소에 인접한 상기 비표시 영역에 제공되고, 상기 제2 표시 영역의 상기 최외각 화소와 기생 캐패시터를 형성하는 제2 더미부를 더 포함하고,
    상기 제2 더미부는 적어도 상기 데이터 라인들과 평행하게 연장된 제2 더미 데이터 라인 및 제2 더미 전원 패턴을 포함하는 표시 장치.
  36. 제35 항에 있어서,
    상기 제2 더미 데이터 라인 및 상기 제2 더미 전원 패턴은 상기 최외각 화소에 연결된 스캔 라인보다 상기 제1 표시 영역에 인접한 스캔 라인에 연결되는 화소에 연결된 데이터 라인 및 제1 전원 라인이 연장된 형상을 가지는 표시 장치.
  37. 제36 항에 있어서,
    상기 제2 더미부는 상기 제1 층간 절연막 상에 제공되고, 상기 더미 제2 전원 패턴에 연결되는 제2 더미 차폐 패턴을 더 포함하는 표시 장치.
  38. 제37 항에 있어서,
    상기 제2 더미 차폐 패턴은 상기 제2 표시 영역의 상기 최외각 화소의 상기 보상 트랜지스터를 커버하는 표시 장치.
  39. 제35 항에 있어서,
    상기 제1 방향에서, 상기 제2 더미부의 폭은 각 화소의 폭보다 작은 표시 장치.
  40. 제35 항에 있어서,
    상기 제2 더미부 및 상기 제2 표시 영역의 상기 최외각 화소의 상기 보상 트랜지스터 사이의 거리는 상기 최외각 화소의 상기 보상 트랜지스터 및 상기 최외각 데이터 라인 사이의 거리보다 작은 표시 장치.
  41. 삭제
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