CN116887625A - 显示装置 - Google Patents

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transistor
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power
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贾智铉
权泰勳
金炳善
朴亨埈
李受珍
李在容
郑镇泰
车承智
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Abstract

公开了显示装置，该显示装置包括基底、多个像素、扫描线、数据线和第一虚拟部，其中：基底具有显示区域和非显示区域；多个像素位于显示区域中；扫描线用于向像素提供扫描信号，扫描线在第一方向上延伸；数据线用于向像素提供数据信号，数据线在与第一方向交叉的第二方向上延伸；第一虚拟部位于与连接至显示区域的最外数据线的最外像素相邻的非显示区域中，与最外像素形成寄生电容器，并包括平行于数据线延伸的第一虚拟数据线和第一虚拟电力图案。

Description

显示装置
本申请是申请日为2018年5月11日、申请号201810447620.8、发明名称为“显示装置”的分案申请。
本申请要求于2017年5月11日在韩国知识产权局提交的第10-2017-0058897号韩国专利申请的优先权及权益，该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
本公开的方面涉及显示装置。
背景技术
在显示装置中，有机发光显示装置包括两个电极和位于两个电极之间的有机发射层。在有机发光显示装置中，从一个电极注入的电子与从另一电极注入的空穴在有机发射层中结合以形成激子，并且激子通过能量发射来发光。
发明内容
实施方式提供了具有改善的显示质量的显示装置。
根据本公开的方面，提供了一种显示装置，该显示装置包括基底、多个像素、扫描线、数据线和第一虚拟部，其中：基底具有显示区域和非显示区域；多个像素位于显示区域中；扫描线用于向像素提供扫描信号，扫描线在第一方向上延伸；数据线用于向像素提供数据信号，数据线在与第一方向交叉的第二方向上延伸；以及第一虚拟部位于与连接至显示区域的最外数据线的最外像素相邻的非显示区域中，与最外像素形成寄生电容器，并包括平行于数据线延伸的第一虚拟数据线和第一虚拟电力图案。
像素中的每一个可包括晶体管和连接至晶体管的有机发光装置，晶体管包括有源图案、源电极及漏电极、栅电极和层间绝缘层，其中：有源图案位于基底上；源电极及漏电极各自连接至有源图案；栅电极与有源图案重叠，并且栅电极与有源图案之间插置有栅极绝缘层；以及层间绝缘层覆盖栅电极，并包括顺序堆叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层。
显示装置还可包括电力线，电力线用于向像素提供电源并包括第一供电线和第二供电线，其中，第一供电线位于第二层间绝缘层上并与数据线平行，以及第二供电线位于第三层间绝缘层上，并包括与数据线平行的第一线和将第一线中相邻的第一线彼此连接的第二线。
数据线可位于第二层间绝缘层上。
扫描线位于栅极绝缘层上。
第一虚拟电力图案可包括虚拟第一电力线和虚拟第二电力线，其中，虚拟第一电力线位于第二层间绝缘层上并与第一供电线平行，以及虚拟第二电力线位于第三层间绝缘层上，与第二供电线的第一线平行，并电连接至虚拟第一电力线。
虚拟第二电力线可连接至第二供电线的第二线。
像素中的每一个还可包括补偿晶体管，该补偿晶体管连接至晶体管的栅电极，并配置为在扫描信号被提供至扫描线中的相应扫描线时导通，以使得晶体管被二极管式连接。
像素中的每一个还可包括屏蔽图案，该屏蔽图案位于第一层间绝缘层上，并覆盖补偿晶体管的至少一部分。
像素中的一个像素的屏蔽图案可在朝向最外像素的方向上连接至相邻像素的第一供电线。
像素中的每一个还可包括存储电容器，该存储电容器包括位于栅极绝缘层上的下电极和位于第一层间绝缘层上的上电极。
第一虚拟部还可包括虚拟半导体图案和第一虚拟屏蔽图案，其中，虚拟半导体图案与有源图案位于相同层上，并平行于第一虚拟数据线延伸；以及第一虚拟屏蔽图案位于第一层间绝缘层上，连接至虚拟第一电力线并覆盖最外像素的补偿晶体管的至少一部分。
显示区域可包括第一显示区域和第二显示区域，其中，在第一显示区域中，扫描线的长度相同，第二显示区域位于第一显示区域的至少一侧处，且在第二显示区域中，扫描线中的相应扫描线的长度随扫描线与第一显示区域的距离变大而减小。
第一虚拟部可位于与第一显示区域对应的非显示区域中。
显示装置还可包括第二虚拟部，第二虚拟部位于与第二显示区域的最外像素相邻的非显示区域中，并与第二显示区域的最外像素形成寄生电容器。
第二虚拟部可包括平行于数据线延伸的第二虚拟数据线和第二虚拟电力图案。
第二虚拟数据线和第二虚拟电力图案可具有从连接至与扫描线中的一个扫描线连接的像素的数据线和第一电力线延伸的形状，其中，该一个扫描线比扫描线中的连接至最外像素的另一扫描线更邻近于第一显示区域。
第二虚拟部还可包括第二虚拟屏蔽图案，第二虚拟屏蔽图案位于第一层间绝缘层上，并连接至第二虚拟电力图案。
第二虚拟屏蔽图案可覆盖第二显示区域的最外像素的补偿晶体管。
第二虚拟部的在第一方向上的宽度可小于每一像素的宽度。
第一虚拟部的在第一方向上的宽度可小于每一像素的宽度。
根据本公开的方面，提供一种显示装置，包括基底、多个像素、扫描线、数据线和第一虚拟部，其中：基底包括显示区域和非显示区域；多个像素位于显示区域中，并各自包括有机发光装置、驱动晶体管和补偿晶体管，其中，驱动晶体管连接至有机发光装置，以及补偿晶体管用于补偿驱动晶体管的阈值电压；扫描线用于向像素提供扫描信号，并在第一方向上延伸；数据线用于向像素提供数据信号，并在与第一方向交叉的第二方向上在像素相应的一侧处延伸；以及第一虚拟部位于与显示区域的最外数据线连接的最外像素的、与数据线中的相应数据线相对的另一侧处，与最外像素形成寄生电容器，包括平行于数据线延伸的第一虚拟数据线和第一虚拟电力图案，并与驱动晶体管和补偿晶体管形成寄生电容器。
第一虚拟部和最外像素的补偿晶体管可与彼此相邻。
第一虚拟部与最外像素的补偿晶体管之间的距离可小于最外像素的补偿晶体管与最外数据线之间的距离。
补偿晶体管可连接至驱动晶体管的栅电极，并在扫描信号被提供时导通以使得驱动晶体管被二极管式连接。
驱动晶体管可包括有源图案、源电极及漏电极、栅电极和层间绝缘层，其中：有源图案位于基底上；源电极及漏电极各自连接至有源图案；栅电极与有源图案重叠，并且栅电极与有源图案之间插置有栅极绝缘层；以及层间绝缘层覆盖栅电极，并包括顺序堆叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层。
显示装置还可包括电力线，电力线用于向像素提供电源并包括第一供电线和第二供电线，其中，第一供电线位于第二层间绝缘层上并与数据线平行，第二供电线位于第三层间绝缘层上，并包括与数据线平行的第一线和将第一线中相邻的第一线彼此连接的第二线。
第一虚拟电力图案可包括虚拟第一电力线和虚拟第二电力线，其中，虚拟第一电力线位于第二层间绝缘层上并与第一供电线平行，以及虚拟第二电力线位于第三层间绝缘层上，与第一线平行，并电连接至虚拟第一电力线。
虚拟第二电力线可连接至第二线。
像素中的每一个还可包括屏蔽图案，该屏蔽图案位于第一层间绝缘层上，并覆盖补偿晶体管的至少一部分。
像素中的一个像素的屏蔽图案可在朝向最外像素的方向上连接至相邻像素的第一供电线。
第一虚拟部还可包括虚拟半导体图案和第一虚拟屏蔽图案，其中，虚拟半导体图案与有源图案位于相同层上，并在平行于第一虚拟数据线的方向上延伸；以及第一虚拟屏蔽图案位于第一层间绝缘层上，连接至虚拟第一电力线并覆盖最外像素的补偿晶体管的至少一部分。
显示区域可包括第一显示区域和第二显示区域，其中，在第一显示区域中，扫描线的长度相同，第二显示区域位于第一显示区域的至少一侧处，且在第二显示区域中，扫描线中的相应扫描线的长度随扫描线与第一显示区域的距离变大而减小。
第一虚拟部可位于与第一显示区域对应的非显示区域中。
显示装置还可包括位于非显示区域中的第二虚拟部，第二虚拟部与第二显示区域的最外像素相邻，与第二显示区域的最外像素形成寄生电容器，并包括平行于数据线延伸的第二虚拟数据线和第二虚拟电力图案。
第二虚拟数据线和第二虚拟电力图案可具有从连接至与扫描线中的一个扫描线连接的像素的数据线和第一电力线延伸的形状，其中，该一个扫描线比扫描线中的连接至最外像素的另一扫描线更邻近于第一显示区域。
第二虚拟部还可包括第二虚拟屏蔽图案，第二虚拟屏蔽图案位于第一层间绝缘层上，并连接至第二虚拟电力图案。
第二虚拟屏蔽图案可覆盖第二显示区域的最外像素的补偿晶体管。
第二虚拟部的在第一方向上的宽度可小于每一像素的宽度。
第二虚拟部与第二显示区域的最外像素的补偿晶体管之间的距离可小于最外像素的补偿晶体管与最外数据线之间的距离。
第一虚拟部的在第一方向上的宽度可小于每一像素的宽度。
附图说明
图1为示出了根据本公开实施方式的显示装置的平面图。
图2为示出了根据本公开实施方式的像素和驱动单元的实施方式的框图。
图3为示出了图2中所示的像素的实施方式的等效电路图。
图4为图1的区域EA1的放大图。
图5为图4中所示的、连接至第i扫描线和第m数据线的像素的放大图。
图6为沿着图5的线I-I'截取的剖视图。
图7为沿着图5的线II-II'截取的剖视图。
图8为图4中所示的、连接至第i扫描线的第一虚拟部的放大图。
图9为沿着图8的线III-III'截取的剖视图。
图10和图11为示出了最外像素、数据线和第一虚拟部的平面图。
图12为示出了图4至图10中所示的有源图案、源电极和漏电极的平面图。
图13为示出了图4至图10中所示的扫描线、发射控制线和存储电容器的下电极的平面图。
图14为示出了图4至图10中所示的初始化电力线和存储电容器的上电极的平面图。
图15为示出了图4至图10中所示的数据线、连接线、辅助连接线、电力线的第一供电线和第一桥接图案的平面图。
图16为示出了图4至图10中所示的数据线、电力线的第二供电线、连接线、扩展区和第二桥接图案的平面图。
图17为示出了图4至图10中所示的有机发光装置的平面图。
图18为图1的区域EA2的放大图。
图19为在图18中示出的第二虚拟部的放大图。
图20为沿着图19的线IV-IV'截取的剖视图。
具体实施方式
通过参照以下实施方式的具体描述和附图，可以更容易地理解发明构思的特征及其实现方法。下文中，将参照附图对实施方式进行更详细的描述，其中，在全文中相同的附图标记表示相同的元件。然而，本发明可以以多种不同形式来实施，并且不应理解为仅限于本文所示出的实施方式。相反地，提供这些实施方式作为示例，以使得本公开将是完善且完整的，并且将向本领域技术人员充分传达本发明的方面和特征。相应地，可不对本领域普通技术人员完全理解本发明的方面和特征所不必需的过程、元件和技术进行描述。除非另作说明，否则所有附图和书面描述中相同的附图标记表示相同的元件，并因而将不重复其描述。附图中，为了清楚，元件、层和区域的相对尺寸可能被夸大。
在下文的描述中，出于说明的目的，对许多具体细节进行描述以提供多种实施方式的深入理解。然而，显而易见的是，可在不利用这些具体细节或利用一个或多个等同布置的情况下对多种实施方式进行实践。在其它实例下，为了避免不必要地模糊多种实施方式，以框图形式示出公知的结构和装置。
应理解的是，虽然措辞“第一”、“第二”、“第三”等可在本文用于描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些措辞的限制。这些措辞用来将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在不背离本发明的精神和范围的情况下，下面描述的第一元件、第一部件、第一区域、第一层或第一部分可以被称为第二元件、第二部件、第二区域、第二层或第二部分。
诸如“下面(beneath)”、“下方(below)”、“下(lower)”、“之下(under)”、“上方(above)”、“上(upper)”等的空间相对措辞可在本文中出于描述的便利而使用，以描述如附图中所示的一个元件或特征相对于另一(些)元件或特征的关系。应理解的是，除了附图中所示的取向之外，空间相对措辞旨在包括装置在使用中或在操作中的不同取向。例如，如果将附图中的装置翻转，则描述为在其它元件或特征“下方”或“下面”或“之下”的元件将取向为在其它元件或特征“上方”。因此，示例措辞“下方”和“之下”可包括上方和下方两种取向。装置可以以其它方式取向(例如，旋转90度或处于其它取向)并应相应地解释本文中所使用的空间相对描述词。
应理解的是，当元件、层、区域或部件被称为在另一元件、层、区域或部件“上”，“连接至”或“联接至”另一元件、层、区域或部件时，该元件、层、区域或部件可直接位于所述另一元件、层、区域或部件上，直接连接至或直接联接至另一元件、层、区域或部件，或者可存在有一个或多个中间元件、层、区域或部件。然而，“直接连接/直接联接”表示一个部件在没有中间部件的情况下直接连接或联接另一部件。同时，可类似地解释描述部件之间关系的其它表述，诸如“在…之间”、“直接在…之间”或“邻近于”和“直接邻近于”。此外，还应理解的是，在元件或层被称为在两个元件或层“之间”时，该元件或层可以是所述两个元件或层之间的唯一元件或层，或者也可存在有一个或多个中间元件或层。
为了本公开的目的，当诸如“…中的至少一个”的表述在元件列表之后时，修饰整个元件列表，而不是修饰列表中的单独的元件。例如，“X、Y和Z中的至少一个”和“选自X、Y和Z组成的集合中的至少一个”可理解为仅X、仅Y、仅Z或X、Y和Z中的两个或更多个的任何组合，诸如，例如XYZ、XYY、YZ和ZZ。全文中，相同的附图标记表示相同的元件。如本文所使用的，措辞“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
本文所使用的术语仅出于描述具体实施方式的目的，而非旨在限定本发明。除非上下文另有明确说明，否则如本文所使用的，单数形式“一(a)”和“一(an)”旨在也包括复数形式。还应理解的是，当在本说明书中使用措辞“包含(comprises)”、“包含有(comprising)”、“具有(have)”、“具有(having)”、“包括(includes)”和“包括有(including)”时，表示所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其集合的存在或添加。如本文所使用的，措辞“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
如本文所使用，措辞“大致(substantially)”、“大约(about)”、“近似(approximately)”和类似措辞用作近似值的措辞而非程度的措辞，并且旨在说明本领域普通技术人员能够识别的、测量值或计算值上的固有偏差。如本文所使用的“大约”或“近似”包括在考虑到所讨论的测量和与特定量的测量相关联的误差(即测量系统的限制)的情况下由本领域普通技术人员确定的用于特定值的可接受的偏差范围内的所述值和平均。例如，“大约”可意味着在一个或多个标准偏差内，或在所述值的±30％、20％、10％、5％内。此外，当描述本发明的实施方式时，“可(may)”的使用表示“本发明的一个或多个实施方式”。如本文所使用的，措辞“使用(use)”、“使用(using)”和“使用(used)”可认为分别与措辞“利用(utilize)”、“利用(utilizing)”和“利用(utilized)”同义。而且，措辞“示例性(exemplary)”旨在表示示例或说明。
当某一实施方式可被不同地实施时，具体过程顺序可与所描述的顺序不同地执行。例如，两个连续描述的过程可大致同时执行，或者以与所描述的顺序相反的顺序执行。
本文参照作为实施方式和/或中间结构的示意图的截面图对多种实施方式进行描述。照此，由例如制造技术和/或容差而导致的与图示形状的偏差是可预期的。此外，出于描述根据本公开的构思的实施方式的目的，本文所公开的具体结构或功能的描述仅为说明性。因此，本文所公开的实施方式不应理解为受限于区域的示出的特定形状，而是应包括由例如制造引起的形状上的偏差。例如，通常，示出为矩形的植入区将在其边缘处具有圆或曲线特征和/或植入浓度的梯度，而非从植入区到非植入区的二元变化。同样地，由植入形成的隐埋区可导致隐埋区与通过其发生植入的表面之间的区域中的一些植入。因此，示出在附图中的区域本质上为示意性的，并且其形状并不旨在表示装置的区域的实际形状，并不旨在限定。
根据本文描述的本发明实施方式的电子装置或电气装置和/或任何其它相关装置或部件可利用任何合适的硬件、固件(例如，专用集成电路)、软件或软件、固件与硬件的组合来实施。例如，这些装置的多种部件可形成在一个集成电路(IC)芯片上或形成在分离的IC芯片上。此外，这些装置的多种部件可实施在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上，或形成在一个基底上。此外，这些装置的多种部件可以是运行在一个或多个计算装置中的一个或多个处理器上、执行计算机程序指令并与其它系统部件相互作用以执行本文所描述的各种功能的进程或线程。计算机程序指令被存储在存储器中，存储器可使用诸如例如随机存取存储器(RAM)的标准存储器装置在计算装置中实施。计算机程序指令也可存储在诸如例如CD-ROM、闪存驱动等的其它非暂时计算机可读介质中。此外，本领域技术人员应认识到，在不背离本发明的示例性实施方式的精神与范围的情况下，各种计算装置的功能可被组合或集成至单个计算装置中，或者特定计算装置的功能可跨一个或多个其它计算装置进行分配。
除非另外限定，否则本文所使用的所有措辞(包括技术措辞和科学措辞)具有与本发明所属的领域的普通技术人员的通常理解相同的含义。还应理解的是，诸如在常用词典中定义的措辞的措辞应理解为具有与其在相关技术和/或本说明书的语境中的含义一致的含义，并且不应以理想化或过度正式的含义来解释，除非本文中明确地如此限定。
图1为示出了根据本公开实施方式的显示装置的平面图。
参照图1，根据本公开的显示装置可包括基底SUB、像素PXL、驱动单元和线单元，其中，像素PXL设置在基底SUB上，驱动单元设置在基底SUB上并驱动像素PXL，线单元允许像素PXL和驱动单元通过线单元彼此连接。
基底SUB可具有多种形状。例如，基底SUB可具有包括直线边的闭合多边形形状。基底SUB也可具有包括曲线边的诸如圆或椭圆的形状。基底SUB也可具有包括直线边和曲线边二者的诸如半圆或半椭圆的形状。在本公开的实施方式中，当基底SUB具有直线边时，每一种形状中的至少一些拐角可以以曲线形成。例如，当基底SUB具有矩形形状时，可用曲线(例如，具有预设曲率的曲线)来代替相邻直线边彼此接合处的部分。即，矩形形状的顶点部分可由曲线边(例如，曲线边可具有预设曲率)形成，该曲线边具有分别连接至两个相邻直线边的两个相邻端。曲率可依据位置而不同地设置。例如，曲率可依据曲线开始的位置、曲线的长度等而改变。
当基底SUB包括多个区域时，每一区域还可以以诸如包括直线边的闭合多边形、包括曲线边的圆和椭圆以及包括直线边和曲线边的半圆和半椭圆的多种形状进行设置。
基底SUB可包括显示区域PXA和非显示区域PPA。
显示区域PXA为在其中设有显示图像的像素PXL的区域。下文将对像素PXL的实施方式进行描述。显示区域PXA可具有多种形状。例如，显示区域PXA可具有对应于基底SUB的形状。
例如，显示区域PXA可具有包括直线边的闭合多边形形状。显示区域PXA也可具有包括曲线边的诸如圆或椭圆的形状。显示区域PXA也可具有包括直线边和曲线边的诸如半圆或半椭圆的形状。在本公开的实施方式中，当显示区域PXA具有直线边时，每一种形状中的至少一些拐角可以以曲线形成。例如，当显示区域PXA具有矩形形状时，可用曲线(例如，具有预设曲率的曲线)来代替相邻直线边彼此接合处的部分。即，矩形形状的顶点部分可由曲线边形成，该曲线边具有分别连接至两个相邻直线边的两个相邻端。曲率可依据位置而不同地设置。例如，曲率可依据曲线开始的位置、曲线的长度等而改变。
在本公开的实施方式中，显示区域PXA可包括第一显示区域PXA1和两个第二显示区域PXA2。第二显示区域PXA2的每一个可具有第二显示区域PXA2的宽度随第二显示区域PXA2距离第一显示区域PXA1变远而变窄的形状(例如，在远离第一显示区域PXA1的方向上变窄)。例如，第二显示区域PXA2的每一个可具有第二显示区域PXA2的宽度随第二显示区域PXA2距离第一显示区域PXA1变远而变窄的梯形形状。
由于非显示区域PPA可为其中不设有像素PXL的区域，因而非显示区域PPA为其中不显示图像的区域。驱动单元可驱动像素PXL，并且线单元中的线允许像素PXL和驱动单元经由其彼此连接。非显示区域PPA与最终显示装置中的边框对应，并且边框的宽度可根据非显示区域PPA的宽度来确定。
非显示区域PPA可设置在显示区域PXA的至少一侧处。在本公开的实施方式中，非显示区域PPA可围绕在显示区域PXA的周围。在本公开的实施方式中，非显示区域PPA可包括在非显示区域PPA的宽度方向上延伸的横向部以及在非显示区域PPA的长度方向延伸的纵向部。非显示区域PPA的纵向部可设置为沿显示区域PXA的宽度方向彼此间隔开的一对纵向部。
像素PXL可设置在基底SUB上的显示区域PXA中。像素PXL中的每一个是用于显示图像的最小单元，并可以以复数设置。像素PXL中的每一个可包括发射白光和/或有色光的发光装置。每一像素PXL可发射红、绿和蓝中的任一种颜色的光，但本公开不限于此。例如，像素PXL还可发射青、品红、黄和白中任一种颜色的光。
像素PXL可以以矩阵形式沿着在第一方向DR1上延伸的多行和在第二方向DR2上延伸的多列进行布置。在本公开的实施方式中，不具体限定像素PXL的布置，并且像素PXL可以以多种形式进行布置。例如，像素PXL中的一些像素可布置为使得第一方向DR1成为行方向，但像素PXL中的其它像素可布置为使得行方向成为不同于第一方向DR1的方向(例如，成为倾斜于第一方向DR1的方向)。
像素PXL中的每一个可包括具有有机发射层的有机发光装置作为显示元件，但本公开不限于此。例如，像素PXL的每一个可包括诸如液晶元件、电泳元件和电润湿元件的多种类型的显示元件。
驱动单元通过线向每一像素PXL提供信号，并相应地控制像素PXL的驱动。在图1中，为便于描述而省略了线单元，但下文中将对线单元进行描述。
驱动单元可包括扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器，其中，扫描驱动器SDV通过扫描线向像素PXL提供扫描信号，发射驱动器EDV通过发射控制线向像素PXL提供发射控制信号，数据驱动器DDV通过数据线向像素PXL提供数据信号。时序控制器可控制扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。
扫描驱动器SDV可设置在非显示区域PPA的纵向部处。非显示区域PPA的纵向部设置为沿显示区域PXA的宽度方向彼此间隔开的一对纵向部，并因而扫描驱动器SDV可设置在非显示区域PPA的纵向部的至少一个处。扫描驱动器SDV可沿着非显示区域PPA的长度方向延伸。
在本公开的实施方式中，扫描驱动器SDV可直接安装在基底SUB上。当扫描驱动器SDV直接安装在基底SUB上时，扫描驱动器SDV可在形成像素PXL的过程中与像素PXL一起形成，但本公开不限于此。例如，扫描驱动器SDV可在单独的芯片上形成，以通过玻璃载芯片(chip-on-glass)的方式设置在基底SUB上。此外，扫描驱动器SDV可形成于单独的芯片上，并然后安装在印刷电路板上，并且然后，可通过诸如柔性印刷电路板的连接构件连接至基底SUB。
类似于扫描驱动器SDV，发射驱动器EDV可设置在非显示区域PPA的纵向部处。发射驱动器EDV可设置在非显示区域PPA的一对纵向部的至少一个处。发射驱动器EDV可沿非显示区域PPA的长度方向延伸。
在本公开的实施方式中，发射驱动器EDV可直接安装在基底SUB上。当发射驱动器EDV直接安装在基底SUB上时，发射驱动器EDV可在形成像素PXL的过程中与像素PXL一起形成，但本公开不限于此。例如，发射驱动器EDV可在单独的芯片上形成，以通过玻璃载芯片的方式设置在基底SUB上。此外，发射驱动器EDV可形成于单独的芯片上，并且然后可安装印刷电路板上，并可通过诸如柔性印刷电路板的连接构件连接至基底SUB。
在本公开的实施方式中，示出一种情况作为示例，在该情况中，扫描驱动器SDV与发射驱动器EDV彼此相邻，并仅形成在非显示区域PPA的一对纵向部之中的任一侧处。然而，本公开不限于此，并且可以以多种方式改变扫描驱动器SDV和发射驱动器EDV的布置。例如，扫描驱动器SDV可设置在非显示区域PPA的纵向部中的一个纵向部处，并且发射驱动器EDV可设置在非显示区域PPA的纵向部中的另一纵向部处。可选地，扫描驱动器SDV(例如，扫描驱动器SDV的不同部份)可设置在非显示区域PPA的纵向部中的两个纵向部处，并且发射驱动器EDV可仅设置在非显示区域PPA的纵向部中的一个纵向部处。
数据驱动器DDV可位于非显示区域PPA中。例如，数据驱动器DDV可位于非显示区域PPA的横向部处。数据驱动器DDV可沿着非显示区域PPA的宽度方向延伸。
在本公开的实施方式中，只要合适，则可改变扫描驱动器SDV、发射驱动器EDV和/或数据驱动器DDV的位置。
时序控制器可通过线以多种方式连接至扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。不具体限定时序控制器所处的位置。例如，时序控制器可安装在待通过柔性印刷电路板连接至扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV的印刷电路板上。印刷电路板可位于多种位置处，诸如位于基底SUB的一侧处，或位于基底SUB的背表面处。
图2为示出了根据本实施方式的像素和驱动单元的实施方式的框图。
参照图2，根据本实施方式的显示装置可包括像素PXL、驱动单元和线单元。
像素PXL可包括多个像素。驱动单元可包括扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC。在图2中，扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC的位置出于描述的便利而设置，但本公开不限于此。在实现实际的显示装置时，扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC可在显示装置中位于与图2中所示位置不同的位置处。
线单元将信号从驱动单元提供至每一像素PXL，并可包括扫描线S1至Sn、数据线D1至Dm、发射控制线E1至En、电力线PL和初始化电力线。扫描线可包括多个扫描线S1至Sn，并且发射控制线可包括多个发射控制线E1至En。数据线可包括多个数据线D1至Dm。数据线D1至Dm和电力线PL可连接至像素PXL。
像素PXL可布置在图1中所示的显示区域PXA中。像素PXL可连接至扫描线S1至Sn、发射控制线E1至En和数据线D1至Dm中相应的一个，并且可连接至电力线PL。像素PXL可在扫描信号从扫描线S1至Sn被供给时被供以来自数据线D1至Dm的数据信号。
此外，可向像素PXL供给可从外部供给的第一电源ELVDD、第二电源ELVSS和初始化电源Vint。这里，可通过电力线PL施加第一电源ELVDD。
像素PXL中的每一个可至少包括驱动晶体管和有机发光二极管。驱动晶体管可与数据信号对应地控制经由有机发光二极管从第一电源ELVDD流向第二电源ELVSS的电流量。这里，在供给数据信号之前，可通过初始化电源Vint的电压初始化驱动晶体管的栅电极。为此，初始化电源Vint可设为比数据信号的电压小的电压。
扫描驱动器SDV可响应于来自时序控制器TC的第一栅极控制信号GCS1向扫描线S1至Sn供给扫描信号。例如，扫描驱动器SDV可向扫描线S1至Sn顺序地供给扫描信号。如果扫描信号被顺序地供给至扫描线S1至Sn，则可以以水平线为单位顺序地选择像素PXL。
发射驱动器EDV可响应于来自时序控制器TC的第二栅极控制信号GCS2向发射控制线E1至En供给发射控制信号。例如，发射驱动器EDV可向发射控制线E1至En顺序地供给发射控制信号。
这里，发射控制信号可设为具有比扫描信号的宽度宽的宽度。例如，对于至少部分周期，供给至第i(i为自然数)发射控制线Ei的发射控制信号可设置为与供给至第(i-1)扫描线Si-1的扫描信号及供给至第i扫描线Si的扫描信号二者重叠。
此外，发射控制信号可设为栅极截止电压(例如，高电压)以使得包括在像素PXL中的相应晶体管能够截止，并且扫描信号可设为栅极导通电压(例如，低电压)以使得包括在像素PXL中的相应晶体管能够导通。
数据驱动器DDV可响应于数据控制信号DCS向数据线D1至Dm供给数据信号。向数据线D1至Dm供给的数据信号可被供给至由扫描信号选择的像素PXL。
时序控制器TC可分别向扫描驱动器SDV和发射驱动器EDV供给基于外部供给的定时信号而生成的栅极控制信号GCS1和GCS2。此外，时序控制器TC可向数据驱动器DDV供给数据控制信号DCS。
栅极控制信号GCS1和GCS2的每一个中均可包括启动脉冲和时钟信号。启动脉冲可控制第一扫描信号或第一发射控制信号的时序。时钟信号可用于使启动脉冲移位。
数据控制信号DCS中可包括源启动脉冲和时钟信号。源启动脉冲可控制数据的采样启动时间(例如，数据采样启动时间)。时钟信号可用于控制数据的采样操作。
图3为示出了图2中所示的像素的实施方式的等效电路图。为便于描述，在图3中示出了连接至第j数据线Dj和第i扫描线Si的像素PXL。
参照图2和图3，根据本实施方式的像素PXL可包括有机发光装置OLED、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容器Cst。
有机发光装置OLED的阳极可经由第六晶体管T6连接至第一晶体管T1，并且有机发光装置OLED的阴极可连接至第二电源ELVSS。有机发光装置OLED可生成与从第一晶体管T1供给的电流量相对应的光(例如，具有预设亮度)。
第一电源ELVDD可设为比第二电源ELVSS的电压高的电压，以使得电流可流入有机发光装置OLED中。
第七晶体管T7可连接在初始化电源Vint与有机发光装置OLED的阳极之间。此外，第七晶体管T7的栅电极可连接至第i扫描线Si。第七晶体管T7可在扫描信号被供给至第i扫描线Si时导通，以向有机发光装置OLED的阳极供给初始化电源Vint的电压。这里，初始化电源Vint可设为比数据信号的电压低的电压。
第六晶体管T6可连接在第一晶体管T1与有机发光装置OLED之间。此外，第六晶体管T6的栅电极可连接至第i发射控制线Ei。第六晶体管T6可在发射控制信号被供给至第i发射控制线Ei时截止，否则可导通。
第五晶体管T5可连接在第一电源ELVDD与第一晶体管T1之间。此外，第五晶体管T5的栅电极可连接至第i发射控制线Ei。第五晶体管T5可在发射控制信号被供给至第i发射控制线Ei时截止，否则可导通。
第一晶体管(驱动晶体管)T1的第一电极可经由第五晶体管T5连接至第一电源ELVDD，并且第一晶体管T1的第二电极可经由第六晶体管T6连接至有机发光装置OLED的阳极。此外，第一晶体管T1的栅电极可连接至第一节点N1。第一晶体管T1可与第一节点N1的电压对应地控制经由有机发光装置OLED从第一电源ELVDD流向第二电源ELVSS的电流量。即，第一电源ELVDD可通过第一晶体管T1电连接至有机发光装置OLED的阳极。
第三晶体管T3可连接在第一晶体管T1的第二电极与第一节点N1之间。此外，第三晶体管T3的栅电极可连接至第i扫描线Si。第三晶体管T3可在扫描信号被供给至第i扫描线Si时导通，以允许第一晶体管T1的第二电极电连接至第一节点N1。因此，在第三晶体管T3导通时，第一晶体管T1可被二极管式连接，并且第三晶体管T3可补偿第一晶体管T1的阈值电压。即，第三晶体管T3可以是补偿第一晶体管T1的阈值电压的补偿晶体管。
第四晶体管T4可连接在第一节点N1与初始化电源Vint之间。此外，第四晶体管T4的栅电极可连接至第(i-1)扫描线Si-1。第四晶体管T4可在扫描信号被供给至第(i-1)扫描线Si-1时导通，以向第一节点N1供给初始化电源Vint的电压。
第二晶体管T2可连接在第j数据线Dj与第一晶体管T1的第一电极之间。此外，第二晶体管T2的栅电极可连接至第i扫描线Si。第二晶体管T2可在扫描信号被供给至第i扫描线Si时导通，以允许第j数据线Dj电连接至第一晶体管T1的第一电极。
存储电容器Cst可连接在第一电源ELVDD与第一节点N1之间。存储电容器Cst可存储与数据信号相对应的电压和第一晶体管T1的阈值电压。
图4为图1的区域EA1的放大图。图5为图4中所示的连接至第i扫描线和第m数据线的像素的放大图。图6为沿图5的线I-I'截取的剖视图。图7为沿着图5的线II-II'截取的剖视图。图8为图4中所示的连接至第i扫描线的第一虚拟部的放大图。图9为沿着图8的线III-III'截取的剖视图。图10和图11为示出了最外像素、数据线和第一虚拟部的平面图。
参照图1至图11，显示装置可包括基底SUB、像素PXL和线单元，其中，基底SUB包括显示区域PXA和非显示区域PPA，像素PXL设置在显示区域PXA中，线单元向像素PXL提供信号。
基底SUB可包括透明绝缘材料以使光能够穿过基底SUB传输。基底SUB可以为刚性基底。例如，基底SUB可以为玻璃基底、石英基底、玻璃陶瓷基底和晶质玻璃基底中的一种。
此外，基底SUB可以为柔性基底。这里，基底SUB可以为包括聚合物有机材料的膜基底和塑料基底中的一种。例如，基底SUB可包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三醋酸纤维素和醋酸丙酸纤维素中的至少一种。然而，构成基底SUB的材料可进行多种变化，并可包括纤维增强塑料(FRP)等。
线单元可向像素PXL中的每一个提供信号。线单元可包括扫描线Si-1、Si及Si+1、数据线Dm-1及Dm、发射控制线Ei及Ei+1、电力线PL和初始化电力线IPL。
扫描线Si-1、Si及Si+1可在第一方向DR1上延伸。扫描线Si-1、Si及Si+1可具有从非显示区域PPA的一部分延伸至另一部分的形状，其中，非显示区域PPA的所述一部分和所述另一部分位于显示区域PXA的两侧处。扫描线Si-1、Si及Si+1可包括沿第二方向DR2顺序布置的第(i-1)扫描线Si-1、第i扫描线Si和第(i+1)扫描线Si+1。扫描线Si-1、Si及Si+1可被施加扫描信号。例如，第(i-1)扫描线Si-1可被施加第(i-1)扫描信号。连接至第i扫描线Si的像素PXL可由施加至第(i-1)扫描线Si-1的第(i-1)扫描信号初始化。第i扫描线Si可被施加第i扫描信号。第i扫描线Si可分支，以连接至不同的晶体管。连接至第(i+1)扫描线Si+1的像素PXL可由施加至第i扫描线Si的第i扫描信号初始化。第(i+1)扫描线Si+1可被施加第(i+1)扫描信号。第(i+1)扫描线Si+1可分支，以连接至不同的晶体管。
发射控制线Ei及Ei+1可在第一方向DR1上延伸。发射控制线Ei及Ei+1可具有从非显示区域PPA的一部分延伸至另一部分的形状，其中，非显示区域PPA的所述一部分和所述另一部分位于显示区域PXA的两侧处。发射控制线Ei及Ei+1可设置为与扫描线Si-1、Si及Si+1间隔开。发射控制线Ei及Ei+1可被施加发射控制信号。
数据线Dm-1及Dm可在第二方向DR2上延伸。数据线Dm-1及Dm可被施加数据信号。数据线Dm-1及Dm中的每一个可设置在对应像素PXL的相应一侧处。
电力线PL可具有格栅形状(例如，网格或矩阵形状)。例如，电力线PL的一部分可在第二方向DR2上延伸，并且电力线PL的其余部分可在与第二方向DR2交叉的方向上延伸。电力线PL可被施加第一电源(参见图2和图3中的“ELVDD”)。
初始化电力线IPL可沿着第一方向DR1延伸。初始化电力线IPL可具有从非显示区域PPA的一部分延伸至另一部分的形状，其中，非显示区域PPA的所述一部分和所述另一部分位于显示区域PXA的两侧处。初始化电力线IPL可设置为与扫描线Si-1、Si及Si+1间隔开。初始化电力线IPL可被施加初始化电源Vint。
像素PXL可设置在基底SUB上的显示区域PXA中。像素PXL可连接至扫描线Si-1、Si及Si+1、数据线Dm-1及Dm、发射控制线Ei及Ei+1、电力线PL和初始化电力线IPL。
像素PXL可包括第一像素、第二像素、第三像素和第四像素。第一像素可以是连接至第i扫描线Si和第(m-1)数据线Dm-1的像素。第二像素可以是连接至第i扫描线Si和第m数据线Dm的像素。第三像素可以是连接至第(i+1)扫描线Si+1和第(m-1)数据线Dm-1的像素。第四像素可以是连接至第(i+1)扫描线Si+1和第m数据线Dm的像素。
像素PXL中的每一个可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、存储电容器Cst和有机发光装置OLED。
下文中，将以连接至第i扫描线Si和第m数据线Dm的第二像素作为示例进行更具体的描述。
第一晶体管T1可包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和连接线CNL。
第一栅电极GE1可连接至第三晶体管T3的第三漏电极DE3，并连接至第四晶体管T4的第四漏电极DE4。连接线CNL可连接在第一栅电极GE1与第三漏电极DE3和第四漏电极DE4之间。连接线CNL的一端可经由第一接触孔CH1连接至第一栅电极GE1，并且连接线CNL的另一端可经由第二接触孔CH2连接至第三漏电极DE3和第四漏电极DE4。
在本公开的实施方式中，第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可由不掺有或掺有杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1可由掺有杂质的半导体层形成，并且第一有源图案ACT1可由不掺有杂质的半导体层形成。
第一有源图案ACT1具有条形形状(例如，在预设方向上延伸的条形形状)，并可具有其中第一有源图案ACT1沿着延伸方向弯曲一次或多次的形状。在平面上观察时，第一有源图案ACT1可与第一栅电极GE1重叠。由于第一有源图案ACT1通常形成得较长，因而第一晶体管T1的沟道区通常可形成得较长。因此，施加至第一晶体管T1的栅极电压的驱动范围可被扩宽。相应地，从有机发光装置OLED发射的光的灰度可被精密或精确地控制。
第一源电极SE1可连接至第一有源图案ACT1的一端。第一源电极SE1可连接至第二晶体管T2的第二漏电极DE2，并连接至第五晶体管T5的第五漏电极DE5。第一漏电极DE1可连接至第一有源图案ACT1的另一端。第一漏电极DE1可连接至第三晶体管T3的第三源电极SE3，并连接至第六晶体管T6的第六源电极SE6。
第二晶体管T2可包括第二栅电极GE2、第二有源图案ACT2和第二源电极SE2及第二漏电极DE2。
第二栅电极GE2可连接至第i扫描线Si。第二栅电极GE2可设置为第i扫描线Si的一部分，或可以以从第i扫描线Si突出的形状进行设置。
第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可由不掺有或掺有杂质的半导体层形成。例如，第二源电极SE2和第二漏电极DE2可由掺有杂质的半导体层形成，并且第二有源图案ACT2可由不掺有杂质的半导体层形成。第二有源图案ACT2可对应于与第二栅电极GE2重叠的部分。第二源电极SE2的一端可连接至第二有源图案ACT2。第二源电极SE2的另一端可经由第六接触孔CH6连接至第m数据线Dm。第二漏电极DE2的一端可连接至第二有源图案ACT2。第二漏电极DE2的另一端可连接至第一晶体管T1的第一源电极SE1，并连接至第五晶体管T5的第五漏电极DE5。
第三晶体管T3可设置在第一晶体管T1的相对于第m数据线Dm的相对侧处。即，相对于第一晶体管T1，第m数据线Dm可设置在第一晶体管T1的一侧处，并且第三晶体管T3可设置在第一晶体管T1的另一侧处。例如，如图10所示，第m数据线Dm可设置在第一晶体管T1的左侧处，并且第三晶体管T3可设置在第一晶体管T1的右侧处。此外，如图11所示，第m数据线Dm可设置在第一晶体管T1的右侧处，并且第三晶体管T3可设置在第一晶体管T1的左侧处。
第三晶体管T3可以以双栅极结构进行设置，以减小或防止漏电流。即，第三晶体管T3可包括第3a晶体管T3a和第3b晶体管T3b。第3a晶体管T3a可包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。下文中，第3a栅电极GE3a和第3b栅电极GE3b被称为第三栅电极GE3，第3a有源图案ACT3a和第3b有源图案ACT3b被称为第三有源图案ACT3，第3a源电极SE3a和第3b源电极SE3b被称为第三源电极SE3，以及第3a漏电极DE3a和第3b漏电极DE3b被称为第三漏电极DE3。
第三栅电极GE3可连接至第i扫描线Si。第三栅电极GE3可设置为第i扫描线Si的一部分，和/或可以以从第i扫描线Si突出的形状进行设置。例如，第3a栅电极GE3a可以以从第i扫描线Si突出的形状进行设置，并且第3b栅电极GE3b可设置为第i扫描线Si的一部分。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可由不掺有或掺有杂质的半导体层形成。例如，第三源电极SE3和第三漏电极DE3可由掺有杂质的半导体层形成，并且第三有源图案ACT3可由不掺有杂质的半导体层形成。第三有源图案ACT3可对应于与第三栅电极GE3重叠的部分。
第三源电极SE3的一端可连接至第三有源图案ACT3。第三源电极SE3的另一端可连接至第一晶体管T1的第一漏电极DE1，并连接至第六晶体管T6的第六源电极SE6。第三漏电极DE3的一端可连接至第三有源图案ACT3。第三漏电极DE3的另一端可连接至第四晶体管T4的第四漏电极DE4。此外，第三漏电极DE3可经由连接线CNL、第二接触孔CH2和第一接触孔CH1连接至第一晶体管T1的第一栅电极GE1。
第3a晶体管T3a的第3a源电极SE3a和第3b晶体管T3b的第3b漏电极DE3b可由屏蔽图案SP覆盖。屏蔽图案SP屏蔽入射至第3a晶体管T3a的第3a源电极SE3a中和入射至第3b晶体管T3b的第3b漏电极DE3b中的外部的光，从而减少或防止可生成在第三晶体管T3中的光漏电流。
第四晶体管T4可以以双栅极结构进行设置，以减小或防止漏电流。换言之，第四晶体管T4可包括第4a晶体管T4a和第4b晶体管T4b。第4a晶体管T4a可包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a，并且第4b晶体管T4b可包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。下文中，第4a栅电极GE4a和第4b栅电极GE4b被称为第四栅电极GE4，第4a有源图案ACT4a和第4b有源图案ACT4b被称为第四有源图案ACT4，第4a源电极SE4a和第4b源电极SE4b被称为第四源电极SE4，以及第4a漏电极DE4a和第4b漏电极DE4b被称为第四漏电极DE4。
第四栅电极GE4可连接至第(i-1)扫描线Si-1。第四栅电极GE4可设置为第(i-1)扫描线Si-1的一部分，和/或可以以从第(i-1)扫描线Si-1突出的形状进行设置。例如，第4a栅电极GE4a可设置为第(i-1)扫描线Si-1的一部分，并且第4b栅电极GE4b可以以从第(i-1)扫描线Si-1突出的形状进行设置。
第四有源图案ACT4、第四源电极SE4和第四漏电极DE4可由不掺有或掺有杂质的半导体层形成。例如，第四源电极SE4和第四漏电极DE4可由掺有杂质的半导体层形成，并且第四有源图案ACT4可由不掺有杂质的半导体层形成。第四有源图案ACT4可对应于与第四栅电极GE4重叠的部分。
第四源电极SE4的一端可连接至第四有源图案ACT4。第四源电极SE4的另一端可连接至初始化电力线IPL，并连接至第七晶体管T7的第七漏电极DE7。辅助连接线AUX可设置在第四源电极SE4与初始化电力线IPL之间。辅助连接线AUX的一端可经由第九接触孔CH9连接至第四源电极SE4。辅助连接线AUX的另一端可经由第八接触孔CH8连接至初始化电力线IPL。第四漏电极DE4的一端可连接至第四有源图案ACT4。第四漏电极DE4的另一端可连接至第三晶体管T3的第三漏电极DE3。此外，第四漏电极DE4可经由连接线CNL、第二接触孔CH2和第一接触孔CH1连接至第一晶体管T1的第一栅电极GE1。
第五晶体管T5可包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。
第五栅电极GE5可连接至第i发射控制线Ei。第五栅电极GE5可设置为第i发射控制线Ei的一部分，或可以以从第i发射控制线Ei突出的形状进行设置。
第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可由不掺有或掺有杂质的半导体层形成。例如，第五源电极SE5和第五漏电极DE5可由掺有杂质的半导体层形成，并且第五有源图案ACT5可由不掺有杂质的半导体层形成。第五有源图案ACT5可对应于与第五栅电极GE5重叠的部分。第五源电极SE5的一端可连接至第五有源图案ACT5。第五源电极SE5的另一端可经由第五接触孔CH5连接至电力线PL。第五漏电极DE5的一端可连接至第五有源图案ACT5。第五漏电极DE5的另一端可连接至第一晶体管T1的第一源电极SE1和第二晶体管T2的第二漏电极DE2。
第六晶体管T6可包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。
第六栅电极GE6可连接至第i发射控制线Ei。第六栅电极GE6可设置为第i发射控制线Ei的一部分，或可以以从第i发射控制线Ei突出的形状进行设置。
第六有源图案ACT6、第六源电极SE6和第六漏电极DE6可由不掺有或掺有杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6可由掺有杂质的半导体层形成，并且第六有源图案ACT6可由不掺有杂质的半导体层形成。第六有源图案ACT6可对应于与第六栅电极GE6重叠的部分。第六源电极SE6的一端可连接至第六有源图案ACT6。第六源电极SE6的另一端可连接至第一晶体管T1的第一漏电极DE1和第三晶体管T3的第三源电极SE3。第六漏电极DE6的一端可连接至第六有源图案ACT6。第六漏电极DE6的另一端可连接至与第i扫描线Si连接的像素PXL的第七晶体管T7的第七源电极SE7。
第七晶体管T7可包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。
第七栅电极GE7可连接至第i扫描线Si。第七栅电极GE7可设置为第i扫描线Si的一部分，或可以以从第i扫描线Si突出的形状进行设置。
第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可由不掺有或掺有杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7可由掺有杂质的半导体层形成，并且第七有源图案ACT7可由不掺有杂质的半导体层形成。第七有源图案ACT7可对应于与第七栅电极GE7重叠的部分。第七源电极SE7的一端可连接至第七有源图案ACT7。第七源电极SE7的另一端可连接至与第i扫描线Si连接的像素PXL的第六晶体管T6的第六漏电极DE6。第七漏电极DE7的一端可连接至第七有源图案ACT7。第七漏电极DE7的另一端可连接至初始化电力线IPL。此外，第七漏电极DE7可连接至第四晶体管T4的第四源电极SE4。第七漏电极DE7和第四晶体管T4的第四源电极SE4可经由辅助连接线AUX、第八接触孔CH8和第九接触孔CH9连接至初始化电力线IPL。
存储电容器Cst可包括下电极LE和上电极UE。下电极LE可配置为第一晶体管T1的第一栅电极GE1(例如，配置为第一晶体管T1的第一栅电极GE1的一部分)。
在从平面上观察时，上电极UE与第一栅电极GE1重叠，并可覆盖下电极LE。随着上电极UE与下电极LE的重叠面积的扩宽，存储电容器Cst的电容可增加。在本公开的实施方式中，上电极UE可经由第三接触孔CH3连接至电力线PL。因此，具有与第一电源ELVDD相同电平的电压可被施加至上电极UE。上电极UE可在包括有第一接触孔CH1的区域中具有开口OPN，其中，第一栅电极GE1和连接线CNL经由第一接触孔CH1彼此接触。
有机发光装置OLED可包括第一电极AD、第二电极CD和发射层EML，发射层EML设置在第一电极AD与第二电极CD之间。
第一电极AD可设置在与每一像素PXL对应的发光区域中。第一电极AD可经由第七接触孔CH7、第十接触孔CH10和第十二接触孔CH12连接至第六晶体管T6的第六漏电极DE6。第一桥接图案BRP1可设置在第七接触孔CH7与第十接触孔CH10之间。第二桥接图案BRP2可设置在第十接触孔CH10与第十二接触孔CH12之间。
第一桥接图案BRP1和第二桥接图案BRP2可将第六漏电极DE6连接至第一电极AD。
在本实施方式中，作为示例描述了第二像素，但第一像素、第三像素和第四像素可具有与第二像素的结构类似的结构。然而，与第一像素、第三像素和第四像素连接的相应的数据线、扫描线和发射控制线不同于与第二像素连接的数据线、扫描线和发射控制线。
第一虚拟部可设置在基底SUB上的非显示区域PPA的一部分处。例如，第一虚拟部可设置在非显示区域PPA的与最外部分处的像素PXL(下文称为“最外像素”)相邻的纵向部处。即，第一虚拟部可设置在一个或多个最外像素PXL的相对于最外数据线Dm的相对侧处。例如，第一虚拟部可设置在与最外像素PXL的第三晶体管T3相邻的非显示区域PPA中。
此外，第一虚拟部与最外像素PXL的第三晶体管T3之间的距离可小于最外像素PXL的第三晶体管T3与最外数据线Dm之间的距离。
在第一方向上，第一虚拟部的宽度可小于每一像素PXL的宽度。第一虚拟部可具有与最外像素PXL的一部分的形状类似的形状。更具体地，第一虚拟部可包括虚拟半导体图案、虚拟屏蔽图案DSP、虚拟上电极图案DUE、虚拟数据线DDL和虚拟电力图案DPL。
虚拟半导体图案可具有在平行于虚拟数据线DDL的方向上延伸的形状。虚拟半导体图案可包括虚拟第二源电极DSE2、虚拟第二有源图案DACT2、虚拟第二漏电极DDE2、虚拟第五源电极DSE5、虚拟第五有源图案DACT5和虚拟第五漏电极DDE5。这里，虚拟第二源电极DSE2可具有与第二源电极SE2的形状相同或类似的形状。虚拟第二有源图案DACT2可具有与第二有源图案ACT2的形状相同或类似的形状。虚拟第二漏电极DDE2可具有与第二漏电极DE2的形状相同或类似的形状。虚拟第五源电极DSE5可具有与第五源电极SE5的形状相同或类似的形状。虚拟第五有源图案DACT5可具有与第五有源图案ACT5的形状相同或类似的形状。虚拟第五漏电极DDE5可具有与第五漏电极DE5的形状相同或类似的形状。
虚拟屏蔽图案DSP可具有与屏蔽图案SP相同或类似的形状。与屏蔽图案SP类似，虚拟屏蔽图案DSP可覆盖最外像素PXL的第三晶体管T3的至少一部分。例如，在最外像素PXL中，可通过虚拟屏蔽图案DSP覆盖第3a晶体管T3a的第3a源电极SE3a和第3b晶体管T3b的第3b漏电极DE3b。虚拟屏蔽图案DSP可电连接至虚拟电力图案DPL。
除了开口OPN之外，虚拟上电极图案DUE可具有与上电极UE的形状类似的形状。
虚拟数据线DDL可具有与最外数据线Dm的形状相同或类似的形状。虚拟数据线DDL可经由虚拟第六接触孔DCH6连接至虚拟第二源电极DSE2。
虚拟电力图案DPL可具有与电力线PL的形状相同或类似的形状。虚拟电力图案DPL可连接至电力线PL。因此，可向虚拟电力图案DPL供给第一电源ELVDD。
第一虚拟部可与最外像素PXL形成寄生电容器。例如，第一虚拟部可与最外像素PXL的第一晶体管T1的第一漏电极DE1、第三晶体管T3和第六晶体管T6形成寄生电容器。例如，第一虚拟部可与最外像素PXL的第3a晶体管T3a形成寄生电容器。此外，第一虚拟部可与最外像素PXL的第一晶体管T1的第一漏电极DE1形成寄生电容器。如果寄生电容器形成在最外像素PXL与第一虚拟部之间，则可减小或防止最外像素PXL的亮度降低。
通常，显示区域PXA中的像素PXL与邻近该像素PXL的数据线Dm-1及Dm和电力线PL形成寄生电容器。例如，第一晶体管T1的第一漏电极DE1、第三晶体管T3和第六晶体管T6可与邻近其的数据线Dm-1及Dm形成寄生电容器。寄生电容可对施加至像素PXL中的有机发光装置OLED的电流有影响。
同时，在不存在第一虚拟部时，不存在与最外像素PXL相邻的数据线和电力线(例如，虚拟数据线DDL和虚拟电力图案DPL)。因此，最外像素PXL不能与邻近其的数据线和电力线形成寄生电容器。相应地，在连接至扫描线Si-1、Si及Si+1中的一个扫描线(例如，第i扫描线Si)的像素PXL之中的最外像素PXL的亮度可能与其它像素PXL的亮度不同。
然而，在本实施方式中，最外像素PXL可与第一虚拟部形成寄生电容器。因此，在连接至扫描线Si-1、Si及Si+1中的一个扫描线(例如，第i扫描线Si)的像素PXL之中的最外像素PXL的亮度可与其它像素PXL的亮度相同或类似。即，可减小或防止在连接至第i扫描线Si的像素PXL之中的最外像素PXL与其它像素PXL之间产生的亮度上的差异。
下文中，参照图4至图9按照堆叠顺序对根据本实施方式的第二像素的结构进行描述。
半导体图案可设置在包括显示区域PXA和非显示区域PPA的基底SUB上。半导体图案可设置为与显示区域PXA的每一像素PXL所位于的区域相对应。半导体图案可包括第一有源图案ACT1至第七有源图案ACT7、第一源电极SE1至第七源电极SE7、第一漏电极DE1至第七漏电极DE7和虚拟半导体图案。半导体图案可包括半导体材料。
缓冲层可设置在基底SUB与半导体图案之间。
缓冲层可减少或防止杂质从基底SUB扩散到第一有源图案ACT1至第七有源图案ACT7中。缓冲层可以以单层来设置，或可以以包括至少两层的多层来设置。缓冲层可包括有机绝缘层和无机绝缘层中的至少一个。有机绝缘层可包括有机绝缘材料，该有机绝缘材料使光能够穿过该有机绝缘材料传输。无机绝缘层可包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。当缓冲层被设置为多层时，这些层可包括相同的材料，或可包括不同的材料。例如，无机绝缘层可包括第一层和第二层，其中，第一层包括硅氧化物，第二层位于第一层上并包括硅氮化物。
栅极绝缘层GI可设置在其上形成有半导体图案的基底SUB上。栅极绝缘层GI可包括有机绝缘层和无机绝缘层中的至少一个。有机绝缘层可包括有机绝缘材料，该有机绝缘材料使光能够穿过该有机绝缘材料传输。例如，有机绝缘层可包括光刻胶、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。无机绝缘层可包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可设置在栅极绝缘层GI上。第一栅电极GE1可成为存储电容器Cst的下电极LE，或可形成存储电容器Cst的下电极LE的一部分。第二栅电极GE2和第三栅电极GE3可与第i扫描线Si整体形成。第四栅电极GE4和第七栅电极GE7可与第(i-1)扫描线Si-1整体形成。第五栅电极GE5和第六栅电极GE6可与第i发射控制线Ei整体形成。
第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei和第(i+1)发射控制线Ei+1可具有延伸至与最外像素PXL相邻的非显示区域PPA的形状。
第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可包括金属材料。例如，第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可包括金(Au)、银(Ag)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其任何合金中的至少一种。第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可以以单层形成，但本公开不限于此。例如，第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可以以其中堆叠有两层或更多层的多层形成，所述多层可包括金(Au)、银(Ag)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其任何合金中的至少一种。
第一层间绝缘层IL1可设置在其上形成有第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1、第一栅电极GE1至第七栅电极GE7等的基底SUB上。第一层间绝缘层IL1可包括聚硅氧烷、硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
存储电容器Cst的上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE可设置在第一层间绝缘层IL1上。上电极UE可覆盖下电极LE。上电极UE可与下电极LE一起构成其间插置有第一层间绝缘层IL1的存储电容器Cst。上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE可以以单层或多层形成，所述单层或多层包括金(Au)、银(Ag)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其任何合金中的至少一种。
初始化电力线IPL可具有延伸至与最外像素PXL相邻的非显示区域PPA的形状。
屏蔽图案SP可与第三晶体管T3的至少一部分重叠。例如，屏蔽图案SP可覆盖第3a晶体管T3a的第3a源电极SE3a和第3b晶体管T3b的第3b漏电极DE3b。屏蔽图案SP阻断入射至第3a晶体管T3a的第3a源电极SE3a中和入射至第3b晶体管T3b的第3b漏电极DE3b中的外部的光，从而减少或防止可生成在第三晶体管T3中的光漏电流。
第二层间绝缘层IL2可设置在其上置有上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE的基底SUB上。
第二层间绝缘层IL2可包括无机绝缘层和有机绝缘层中的至少一个。例如，第二层间绝缘层IL2可包括至少一个无机绝缘层。无机绝缘层可包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。此外，第二层间绝缘层IL2可包括至少一个有机绝缘层。有机绝缘层可包括光刻胶、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。此外，第二层间绝缘层IL2可具有包括至少一个无机绝缘层和至少一个有机绝缘层的多层结构。
第一导电图案可设置在第二层间绝缘层IL2上。第一导电图案可包括数据线Dm-1及Dm、连接线CNL、辅助连接线AUX、第一桥接图案BRP1、电力线PL的第一供电线PL1、虚拟数据线DDL和虚拟第一电力线DPL1。
数据线Dm-1及Dm可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第六接触孔CH6连接至相应的第二源电极SE2。
连接线CNL的一端可经由穿过第一层间绝缘层IL1和第二层间绝缘层IL2的第一接触孔CH1连接至第一栅电极GE1。此外，连接线CNL的另一端可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第二接触孔CH2连接至第三漏电极DE3和第四漏电极DE4。
辅助连接线AUX可经由穿过第二层间绝缘层IL2的第八接触孔CH8连接至初始化电力线IPL。此外，辅助连接线AUX可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第九接触孔CH9连接至第四源电极SE4和第七漏电极DE7。
第一桥接图案BRP1以及第二桥接图案BRP2可以是设置为在第六漏电极DE6与第一电极AD之间将第六漏电极DE6连接至第一电极AD的媒介的图案。第一桥接图案BRP1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第七接触孔CH7连接至第六漏电极DE6。
第一供电线PL1可具有在一个方向上延伸的形状。第一供电线PL1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第五接触孔CH5连接至第五源电极SE5。此外，第一供电线PL1可经由穿过第二层间绝缘层IL2的第三接触孔CH3连接至上电极UE。
第一供电线PL1可经由穿过第二层间绝缘层IL2的第四接触孔CH4电连接至屏蔽图案SP。因此，屏蔽图案SP可被施加与电力线PL相同的电源。即，可将第一电源ELVDD施加至屏蔽图案SP。
此外，每一像素PXL的屏蔽图案SP可连接至在朝向最外像素PXL的方向上的相邻像素PXL的第一供电线PL1。
虚拟数据线DDL可平行于数据线Dm-1及Dm延伸。虚拟数据线DDL可具有与数据线Dm-1及Dm的形状相同或类似的形状。虚拟数据线DDL可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的虚拟第六接触孔DCH6连接至虚拟第二源电极DSE2。
虚拟第一电力线DPL1可具有与第一供电线PL1的形状相同或类似的形状。虚拟第一电力线DPL1可经由穿过第二层间绝缘层IL2的虚拟第三接触孔DCH3和虚拟第四接触孔DCH4连接至虚拟上电极图案DUE和虚拟屏蔽图案DSP。虚拟第一电力线DPL1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的虚拟第五接触孔DCH5连接至虚拟第五源电极DSE5。
第三层间绝缘层IL3可设置在其上设有第一导电图案的基底SUB上。第三层间绝缘层IL3可包括第一绝缘层IL31和第二绝缘层IL32，第一绝缘层IL31设置在其上设有第一导电图案的基底SUB上，第二绝缘层IL32设置在第一绝缘层IL31上。第一绝缘层IL31可包括无机绝缘材料。例如，第一绝缘层IL31可包括聚硅氧烷、硅氧化物、硅氮化物和硅氮氧化物中的至少一种。例如，第二绝缘层IL32可包括光刻胶、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
第二导电图案可设置在第三层间绝缘层IL3上。第二导电图案可包括电力线PL的第二供电线PL2、第二桥接图案BRP2和虚拟第二电力线DPL2。第二桥接图案BRP2可经由穿过第一绝缘层IL31和第二绝缘层IL32的第十接触孔CH10连接至第一桥接图案BRP1。
第二供电线PL2可具有其中第二供电线PL2的至少一部分与第一供电线PL1重叠的形状。例如，第二供电线PL2可包括平行于第一供电线PL1延伸的第一线和在与第一线交叉的方向上延伸的第二线。因此，第二线可允许相邻的第一线经由第二线彼此电连接。
由于第一线和第二线彼此交叉，第二供电线PL2可具有格栅或网孔形状。第二供电线PL2的第一线可经由穿过第一绝缘层IL31和第二绝缘层IL32的第十一接触孔CH11连接至第一供电线PL1。因此，电力线PL可包括第一供电线PL1和第二供电线PL2。
电力线PL包括第一供电线PL1和第二供电线PL2，并且第二供电线PL2具有格栅或网孔形状，因此，尽管第一供电线PL1或第二供电线PL2的一部分是断开的，但供给至电力线PL的第一电源ELVDD仍可被迂回地供给至每一像素PXL。因此，在第一供电线PL1或第二供电线PL2断开(例如，电断开或不连接)时，可减小或防止暗点的产生。
此外，电力线PL包括第一供电线PL1和第二供电线PL2，并且第二供电线PL2具有格栅或网孔形状，因而可减小或防止第一电源ELVDD的压降。如果减小或防止了第一电源ELVDD的压降，则可向像素PXL供给大致均匀的第一电源ELVDD，并且相应地，可减小或防止显示装置的质量劣化。
虚拟第二电力线DPL2可具有与第二供电线PL2的第一线的形状相同或类似的形状。虚拟第二电力线DPL2可连接至第二线。因此，可向虚拟第二电力线DPL2施加第一电源ELVDD。
虚拟第二电力线DPL2可经由虚拟第十一接触孔DCH11连接至虚拟第一电力线DPL1。因此，虚拟电力图案DPL可包括虚拟第一电力线DPL1和虚拟第二电力线DPL2。因为虚拟第二电力线DPL2连接至虚拟第一电力线DPL1，因此可向虚拟第一电力线DPL1提供第一电源ELVDD，并且还可向连接至虚拟第一电力线DPL1的虚拟屏蔽图案DSP提供第一电源ELVDD。
第四层间绝缘层IL4可设置在其上设有第二导电图案的第三层间绝缘层IL3上。
第四层间绝缘层IL4可包括有机绝缘材料。例如，第四层间绝缘层IL4可包括光刻胶、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
有机发光装置OLED可设置在第四层间绝缘层IL4上。有机发光装置OLED可包括第一电极AD、第二电极CD和发射层EML，发射层EML设置在第一电极AD与第二电极CD之间。
第一电极AD可设置在第四层间绝缘层IL4上。第一电极AD可经由穿过第四层间绝缘层IL4的第十二接触孔CH12连接至第二桥接图案BRP2。因此，第一电极AD可电连接至第一桥接图案BRP1。由于第一桥接图案BRP1经由第七接触孔CH7连接至第六漏电极DE6，因此第一电极AD可电连接至第六漏电极DE6。
限定与每一像素PXL对应的发光区域的像素限定层PDL可设置在其上形成有第一电极AD的第四层间绝缘层IL4上。像素限定层PDL可通过其本身暴露第一电极AD的顶表面。第一电极AD的暴露区域可以是发光区域。
像素限定层PDL可包括有机绝缘材料。例如，像素限定层PDL可包括聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚芳醚(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷基树脂和硅烷基树脂中的至少一种。
发射层EML可设置在第一电极AD上的发光区域中，并且第二电极CD可设置在发射层EML上。覆盖第二电极CD的封装层SLM可设置在第二电极CD上。
第一电极AD和第二电极CD中的一个可为阳极，并且另一个可为阴极。例如，第一电极AD可为阳极，并且第二电极CD可为阴极。
此外，第一电极AD和第二电极CD中的至少一个可为透射电极。例如，当有机发光装置OLED为底部发射有机发光装置时，第一电极AD可为透射电极，且第二电极CD可为反射电极。当有机发光装置OLED为顶部发射有机发光装置时，第一电极AD可为反射电极，且第二电极CD可为透射电极。当有机发光装置OLED为双发射发光装置时，第一电极AD和第二电极CD二者均可为透射电极。在该实施方式中，将有机发光装置OLED为顶部发射有机发光装置且第一电极AD为阳极电极的情况作为示例进行了描述。
第一电极AD可包括反射层和透明导电层，反射层能够反射光，并且透明导电层位于反射层的顶部或底部上。透明导电层和反射层中的至少一个可电连接至第六漏电极DE6。
反射层可包括能够反射光的材料。例如，反射层可包括铝(Al)、银(Ag)、铬(Cr)、钼(Mo)、铂(Pt)、镍(Ni)及其合金中的至少一种。
透明导电层可包括透明导电氧化物。例如，透明导电层可包括选自铟锡氧化物(ITO)、铟锌氧化物(IZO)、铝锌氧化物(AZO)、镓掺杂锌氧化物(GZO)、锌锡氧化物(ZTO)、镓锡氧化物(GTO)和氟掺杂锡氧化物(FTO)中的至少一种透明导电氧化物。
发射层EML可位于第一电极AD的发光区域上。发射层EML可具有至少包括光生成层(LGL)的多层薄膜结构。例如，发射层EML可包括空穴注入层(HIL)、空穴传输层(HTL)、空穴阻断层(HBL)、电子传输层(ETL)和电子注入层(EIL)，其中：空穴注入层(HIL)用于注入空穴；空穴传输层(HTL)具有优异的空穴传输特性，HTL用于通过抑制未能在LGL中结合的电子的运动来增加空穴与电子再结合的机会，LGL用于通过注入的电子和空穴的再结合来发光；空穴阻断层(HBL)用于抑制未能在LGL中结合的空穴的运动；电子传输层(ETL)向LGL平稳地传输电子；以及电子注入层(EIL)用于注入电子。在发射层EML中，HIL、HTL、HBL、ETL和EIL可以是共有地位于彼此相邻的像素PXL中的公共层。
第二电极CD可为半透射反射层。例如，第二电极CD可为具有一定厚度的薄金属层，通过发射层EML发出的光可经由该薄金属层传输。第二电极CD可将从发射层EML发射的光的一部分传输通过该第二电极CD，并且可反射从发射层EML发射的光的其余部分。
第二电极CD可包括具有比透明导电层的逸出功小的逸出功的材料。例如，第二电极CD可包括钼(Mo)、钨(W)、银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)及其合金中的至少一种。
从发射层EML发射的光的一部分可能无法传输通过第二电极CD，并且从第二电极CD反射的光可从反射层被再次反射。即，从发射层EML发射的光可在反射层与第二电极CD之间共振。可通过光的共振来提高有机发光装置OLED的光提取效率。
反射层与第二电极CD之间的距离可依据从发射层EML发射的光的颜色来改变。即，反射层与第二电极CD之间的距离可依据从发射层EML发射的光的颜色调整为满足从发射层EML发射的光的相长干涉。
封装层SLM可减少或防止氧气和水分渗入有机发光装置OLED中。封装层SLM可包括多个无机层和多个有机层。例如，封装层SLM可包括具有无机层和位于无机层上的有机层的多个单元封装层。此外，无机层可位于封装层SLM的最上部分处。无机层可包括选自由硅氧化物、硅氮化物、硅氮氧化物、铝氧化物、钛氧化物、锆氧化物和锡氧化物组成的集合中的至少一种。
图12为示出了图4至图10中所示的有源图案、源电极及漏电极的平面图。图13为示出了图4至图10中所示的扫描线、发射控制线和存储电容器的下电极的平面图。图14为示出了图4至图10中所示的初始化电力线和存储电容器的上电极的平面图。图15为示出了图4至图10中所示的数据线、连接线、辅助连接线、电力线的第一供电线和第一桥接图案的平面图。图16为示出了图4至图10中所示的数据线、电力线的第二供电线、连接线、扩展区和第二桥接图案的平面图。图17为示出了图4至图10中所示的有机发光装置的平面图。
结合图1至图10，参照图12至图17，半导体图案可设置在基底SUB上。半导体图案可包括第一有源图案ACT1至第七有源图案ACT7、第一源电极SE1至第七源电极SE7、第一漏电极DE1至第七漏电极DE7和虚拟半导体图案。第一有源图案ACT1至第七有源图案ACT7、第一源电极SE1至第七源电极SE7、第一漏电极DE1至第七漏电极DE7和虚拟半导体图案可包括相同的材料，并可经由相同的过程形成。第一有源图案ACT1至第七有源图案ACT7、第一源电极SE1至第七源电极SE7、第一漏电极DE1至第七漏电极DE7和虚拟半导体图案可包括半导体材料。
第一有源图案ACT1的一端可连接至第一源电极SE1，并且第一有源图案ACT1的另一端可连接至第一漏电极DE1。第二有源图案ACT2的一端可连接至第二源电极SE2，并且第二有源图案ACT2的另一端可连接至第二漏电极DE2。第三有源图案ACT3的一端可连接至第三源电极SE3，并且第三有源图案ACT3的另一端可连接至第三漏电极DE3。第四有源图案ACT4的一端可连接至第四源电极SE4，并且第四有源图案ACT4的另一端可连接至第四漏电极DE4。第五有源图案ACT5的一端可连接至第五源电极SE5，并且第五有源图案ACT5的另一端可连接至第五漏电极DE5。第六有源图案ACT6的一端可连接至第六源电极SE6，并且第六有源图案ACT6的另一端可连接至第六漏电极DE6。第七有源图案ACT7的一端可连接至第七源电极SE7，并且第七有源图案ACT7的另一端可连接至第七漏电极DE7。
虚拟半导体图案DSCL可包括虚拟第二源电极DSE2、虚拟第二有源图案DACT2、虚拟第二漏电极DDE2、虚拟第五源电极DSE5、虚拟第五有源图案DACT5和虚拟第五漏电极DDE5。
栅极绝缘层GI可设置在半导体图案上，并且第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可设置在栅极绝缘层GI上。第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可包括相同的材料并可经由相同的过程形成。
在连接至第i扫描线Si的像素PXL中，第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei和第一栅电极GE1至第七栅电极GE7可设置在栅极绝缘层GI上。第二栅电极GE2和第三栅电极GE3可与第i扫描线Si整体形成。第四栅电极GE4和第七栅电极GE7可与第(i-1)扫描线Si-1整体形成。第五栅电极GE5和第六栅电极GE6可与第i发射控制线Ei整体形成。
在连接至第(i+1)扫描线Si+1的像素PXL中，第i扫描线Si、第(i+1)扫描线Si+1、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7可设置在栅极绝缘层GI上。第二栅电极GE2和第三栅电极GE3可与第(i+1)扫描线Si+1整体形成。第四栅电极GE4和第七栅电极GE7可与第i扫描线Si整体形成。第五栅电极GE5和第六栅电极GE6可与第(i+1)发射控制线Ei+1整体形成。
在每一像素PXL中，第一栅电极GE1可成为存储电容器Cst的下电极LE，或可形成存储电容器Cst的下电极LE的一部分。
第一层间绝缘层IL1可设置在第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、第i发射控制线Ei、第(i+1)发射控制线Ei+1和第一栅电极GE1至第七栅电极GE7之上。
存储电容器Cst的上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE可设置在第一层间绝缘层IL1上。上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE可包括相同的材料，并经由相同的过程形成。
第二层间绝缘层IL2可设置在存储电容器Cst的上电极UE、屏蔽图案SP、初始化电力线IPL、虚拟屏蔽图案DSP和虚拟上电极图案DUE上。
第一导电图案可设置在第二层间绝缘层IL2上。第一导电图案可包括数据线Dm-1及Dm、连接线CNL、辅助连接线AUX、第一桥接图案BRP1、电力线PL的第一供电线PL1、虚拟数据线DDL和虚拟第一电力线DPL1。
数据线Dm-1及Dm、连接线CNL、辅助连接线AUX、第一桥接图案BRP1、电力线PL的第一供电线PL1、虚拟数据线DDL和虚拟第一电力线DPL1可包括相同的材料，并可经由相同的过程形成。
数据线Dm-1及Dm可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第六接触孔CH6连接至第二源电极SE2。
连接线CNL可经由穿过第一层间绝缘层IL1和第二层间绝缘层IL2的第一接触孔CH1连接至第一栅电极GE1。此外，连接线CNL可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第二接触孔CH2连接至第三漏电极DE3和第四漏电极DE4。
辅助连接线AUX可经由穿过第二层间绝缘层IL2的第八接触孔CH8连接至初始化电力线IPL。此外，辅助连接线AUX可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第九接触孔CH9连接至第四源电极SE4和第七漏电极DE7。
第一桥接图案BRP1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第七接触孔CH7连接至第六漏电极DE6。
第一供电线PL1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第五接触孔CH5连接至第五源电极SE5。第一供电线PL1可经由穿过第二层间绝缘层IL2的第三接触孔CH3连接至上电极UE。第一供电线PL1可经由穿过第二层间绝缘层IL2的第四接触孔CH4电连接至屏蔽图案SP。
虚拟数据线DDL可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的虚拟第六接触孔DCH6连接至虚拟第二源电极DSE2。
虚拟第一电力线DPL1可经由穿过第二层间绝缘层IL2的虚拟第三接触孔DCH3和虚拟第四接触孔DCH4连接至虚拟上电极图案DUE和虚拟屏蔽图案DSP。虚拟第一电力线DPL1可经由穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的虚拟第五接触孔DCH5连接至虚拟第五源电极DSE5。
第三层间绝缘层IL3可设置在第一导电图案之上。第二导电图案可设置在第三层间绝缘层IL3上。第二导电图案可包括电力线PL的第二供电线PL2、第二桥接图案BRP2和虚拟第二电力线DPL2。电力线PL的第二供电线PL2、第二桥接图案BRP2和虚拟第二电力线DPL2可包括相同的材料，并可经由相同的过程形成。
第二桥接图案BRP2可经由穿过第一绝缘层IL31和第二绝缘层IL32的第十接触孔CH10连接至第一桥接图案BRP1。
第二供电线PL2的至少一部分可与第一供电线PL1重叠。第二供电线PL2可平行于数据线Dm-1、Dm及Dm+1延伸。
第二供电线PL2可经由穿过第三层间绝缘层IL3的第十一接触孔CH11连接至第一供电线PL1。例如，第十一接触孔CH11可位于第一供电线PL1与第二供电线PL2互相重叠的区域中，并且第一供电线PL1和第二供电线PL2可经由第十一接触孔CH11彼此电连接。
虚拟第二电力线DPL2可具有与第二供电线PL2的第一线PL21相同或类似的形状。虚拟第二电力线DPL2可连接至第二供电线PL2的第二线PL22。因此，可向虚拟第二电力线DPL2施加第一电源ELVDD。
第四层间绝缘层IL4可设置在第二导电图案之上，并且有机发光装置OLED可设置在第四层间绝缘层IL4上。有机发光装置OLED可包括第四层间绝缘层IL4上的第一电极AD、第一电极AD上的发射层EML以及发射层EML上的第二电极CD。第一电极AD可经由穿过第四层间绝缘层IL4的第十二接触孔CH12连接至第二桥接图案BRP2。
图18为图1的区域EA2的放大图。图19为示出在图18中的第二虚拟部的放大图。图20为沿着图19的线IV-IV'截取的剖视图。
在图18至图20中，为便于描述，示出了连接至第k扫描线、第(k+1)扫描线、第(n-1)数据线和第n数据线的像素作为示例。
参照图1至图10及图18至图20，显示装置可包括基底SUB、像素PXL和线单元，其中，基底SUB包括显示区域PXA和非显示区域PPA，像素PXL设置在显示区域PXA中，线单元向像素PXL提供信号。
线单元可向像素PXL中的每一个提供信号。线单元可包括扫描线Sk-1、Sk及Sk+1、数据线Dn-1及Dn、发射控制线Ek及Ek+1、电力线PL和初始化电力线IPL。
像素PXL可设置在基底SUB上的显示区域PXA中。像素PXL可连接至扫描线Sk-1、Sk及Sk+1、数据线Dn-1及Dn、发射控制线Ek及Ek+1、电力线PL和初始化电力线IPL。
设置在第一显示区域PXA1中的扫描线Sk-1、Sk及Sk+1、发射控制线Ek及Ek+1和初始化电力线IPL的长度可以是相同的。然而，设置在第二显示区域PXA2中的扫描线Sk-1、Sk及Sk+1、发射控制线Ek及Ek+1和初始化电力线IPL的长度可分别比设置在第一显示区域PXA1中的扫描线Sk-1、Sk及Sk+1、发射控制线Ek及Ek+1和初始化电力线IPL的长度短。设置在第二显示区域PXA2中的扫描线Sk-1、Sk及Sk+1、发射控制线Ek及Ek+1和初始化电力线IPL中相应的一个的长度可随其与第一显示区域PXA1的距离变大而减小。
第二虚拟部可设置在非显示区域PPA的与第二显示区域PXA2对应的一部分处。例如，第二虚拟部可设置在与第二显示区域PXA2的一个或多个最外像素PXL相邻的非显示区域PPA中。即，相对于最外像素PXL，第二虚拟部可设置在最外数据线Dn相对的一侧处。例如，第二虚拟部可设置在与最外像素PXL的第三晶体管T3相邻的非显示区域PPA中。
此外，第二虚拟部与最外像素PXL的第三晶体管T3之间的距离可小于最外像素PXL的第三晶体管T3与最外数据线Dn之间的距离。
在第一方向DR1上，第二虚拟部的宽度可小于每一像素PXL的宽度。
第二虚拟部可包括虚拟屏蔽图案DSP、虚拟数据线DDL和虚拟第一电力线DPL1。
虚拟屏蔽图案DSP可具有与屏蔽图案SP相同或类似的形状。与屏蔽图案SP类似，虚拟屏蔽图案DSP可覆盖最外像素PXL的第三晶体管T3的至少一部分。
虚拟数据线DDL可具有与最外数据线Dn的形状相同或类似的形状。虚拟数据线DDL可经由虚拟第六接触孔DCH6连接至虚拟第二源电极DSE2。虚拟数据线DDL可具有从数据线延伸的形状，其中，该数据线向连接至与显示区域PXA相邻的扫描线的像素提供数据信号。即，与连接至第(k+1)扫描线Sk+1的像素PXL相对应的第二虚拟部的虚拟数据线DDL可具有从第n数据线Dn延伸的形状，其中，第n数据线Dn向连接至第k扫描线Sk的像素PXL提供数据信号。
虚拟第一电力线DPL1可具有与第一供电线PL1相同或类似的形状。虚拟第一电力线DPL1可具有从第一供电线PL1延伸的形状，其中，该第一供电线PL1向连接至与第一显示区域PXA1相邻的扫描线的像素提供第一电源ELVDD。即，与连接至第(k+1)扫描线Sk+1的像素PXL相对应的第二虚拟部的虚拟第一电力线DPL1可具有从第一供电线PL1延伸的形状，其中，第一供电线PL1向连接至第k扫描线Sk的像素PXL提供第一电源ELVDD。
第二虚拟部与设置在第二显示区域PXA2中的像素PXL之中的、连接至最外数据线的最外像素PXL形成寄生电容器，以使得可减小或防止在连接至最外数据线Dn-1及Dn的像素PXL与其它像素PXL之间产生的亮度上的差异。
根据本公开，显示装置包括与设置在显示区域边缘处的像素形成寄生电容器的虚拟部，因此可减小或防止像素之间产生的亮度上的差异。因此，可以提高显示装置的显示质量。
本文已公开了示例实施方式，并且尽管采用了特定措辞，但这些特定措辞仅以通用性的和描述性的含义来使用和理解，而非用于限制性目的。在一些实例中，对本申请提交时的本领域普通技术人员显而易见的是，除非另有具体说明，否则结合具体实施方式描述的特征、特性和/或元件可单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用。相应地，本领域技术人员应理解的是，在不背离如所附权利要求中阐述的本公开的精神和范围的情况下，可在形式和细节上进行各种变化。

Claims (20)

1.显示装置，包括：
像素，各自包括发光元件，所述发光元件包括第一电极、发射层和第二电极；
彼此平行延伸的数据线和虚拟数据线，所述数据线连接到所述像素；以及
彼此平行延伸的电力线和虚拟电力线，所述电力线连接到所述像素，
其中，在平面图中，所述数据线和所述电力线中的每个与所述像素中的至少一个的所述第一电极重叠，以及
其中，在平面图中，所述虚拟数据线和所述虚拟电力线不与所述像素中的任何一个的第一电极重叠。
2.根据权利要求1所述的显示装置，其中，所述虚拟电力线通过连接部件连接到所述电力线，所述连接部件在与所述电力线延伸的第一方向交叉的第二方向上延伸。
3.根据权利要求1所述的显示装置，其中，所述电力线中的每个包括：
第一供电线，与所述数据线平行；以及
第二供电线，通过接触孔连接到所述第一供电线，所述接触孔穿过插置在所述第一供电线和所述第二供电线之间的绝缘层。
4.根据权利要求3所述的显示装置，其中，所述第二供电线包括平行于所述数据线的第一线和将所述第一线中的相邻第一线彼此连接的第二线。
5.根据权利要求3所述的显示装置，其中，所述虚拟电力线包括：
虚拟第一电力线，位于与所述第一供电线相同的层处；以及
虚拟第二电力线，位于与所述第二供电线相同的层处并且电连接到所述虚拟第一电力线。
6.根据权利要求5所述的显示装置，其中，所述像素中的每个还包括连接到所述发光元件的晶体管、所述数据线中的相应数据线和所述电力线中的相应电力线，所述晶体管包括：
有源图案，位于基底上；
源电极和漏电极，各自连接至所述有源图案；
栅电极，与所述有源图案重叠，并且所述栅电极与所述有源图案之间插置有栅极绝缘层；以及
层间绝缘层，覆盖所述栅电极，并且包括顺序堆叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层，
其中，所述第一供电线位于所述第二层间绝缘层上，以及
其中，所述第二供电线位于所述第三层间绝缘层上。
7.根据权利要求6所述的显示装置，其中，所述像素中的每个还包括：
补偿晶体管，所述补偿晶体管连接至所述晶体管的所述栅电极，并且配置为在扫描信号被提供给扫描线中的相应扫描线时导通，以使得所述晶体管被二极管式连接；以及
屏蔽图案，所述屏蔽图案位于所述第一层间绝缘层上，并且覆盖所述补偿晶体管的至少部分。
8.根据权利要求7所述的显示装置，还包括：
虚拟半导体图案，位于与所述有源图案相同的层处，平行于所述虚拟数据线延伸，并且连接到所述虚拟电力线；以及
虚拟屏蔽图案，位于所述第一层间绝缘层上，连接到所述虚拟电力线，并且覆盖所述像素中的一个的所述补偿晶体管的至少部分。
9.根据权利要求1所述的显示装置，其中：
所述像素位于显示区域中，以及
所述虚拟数据线与所述像素之中的位于所述显示区域的最外侧处的最外像素相邻。
10.根据权利要求9所述的显示装置，其中：
所述最外像素连接到所述数据线之中的所述显示区域的最外数据线，以及
所述虚拟数据线与所述最外像素形成寄生电容器。
11.显示装置，包括：
像素，各自包括发光元件；
像素限定层，具有限定所述像素的发光区域的开口；
彼此平行延伸的数据线和虚拟数据线，所述数据线连接到所述像素；以及
彼此平行延伸的电力线和虚拟电力线，所述电力线连接到所述像素，
其中，所述发光元件包括位于所述发光区域之中的相应发光区域中的第一电极、发射层和第二电极，
其中，在平面图中，所述数据线和所述电力线中的每个与所述像素限定层的所述开口中的至少一个重叠，以及
其中，在平面图中，所述虚拟数据线和所述虚拟电力线不与所述像素限定层的所述开口重叠。
12.根据权利要求11所述的显示装置，其中，所述虚拟电力线通过连接部件连接到所述电力线，所述连接部件在与所述电力线延伸的第一方向交叉的第二方向上延伸。
13.根据权利要求11所述的显示装置，其中，所述电力线中的每个包括：
第一供电线，与所述数据线平行；以及
第二供电线，通过接触孔连接到所述第一供电线，所述接触孔穿过插置在所述第一供电线和所述第二供电线之间的绝缘层。
14.根据权利要求13所述的显示装置，其中，所述第二供电线包括平行于所述数据线的第一线和将所述第一线中的相邻第一线彼此连接的第二线。
15.根据权利要求13所述的显示装置，其中，所述虚拟电力线包括：
虚拟第一电力线，位于与所述第一供电线相同的层处；以及
虚拟第二电力线，位于与所述第二供电线相同的层处并且电连接到所述虚拟第一电力线。
16.根据权利要求15所述的显示装置，其中，所述像素中的每个还包括连接到所述发光元件的晶体管、所述数据线中的相应数据线和所述电力线中的相应电力线，所述晶体管包括：
有源图案，位于基底上；
源电极和漏电极，各自连接至所述有源图案；
栅电极，与所述有源图案重叠，并且所述栅电极与所述有源图案之间插置有栅极绝缘层；以及
层间绝缘层，覆盖所述栅电极，并且包括顺序堆叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层，
其中，所述第一供电线位于所述第二层间绝缘层上，以及
其中，所述第二供电线位于所述第三层间绝缘层上。
17.根据权利要求16所述的显示装置，其中，所述像素中的每个还包括：
补偿晶体管，所述补偿晶体管连接至所述晶体管的所述栅电极，并且配置为在扫描信号被提供给扫描线中的相应扫描线时导通，以使得所述晶体管被二极管式连接；以及
屏蔽图案，所述屏蔽图案位于所述第一层间绝缘层上，并且覆盖所述补偿晶体管的至少部分。
18.根据权利要求17所述的显示装置，还包括：
虚拟半导体图案，位于与所述有源图案相同的层处，平行于所述虚拟数据线延伸，并且连接到所述虚拟电力线；以及
虚拟屏蔽图案，位于所述第一层间绝缘层上，连接到所述虚拟电力线，并且覆盖所述像素中的一个的所述补偿晶体管的至少部分。
19.显示装置，包括：
像素，各自包括晶体管和连接到所述晶体管的发光元件，所述晶体管包括有源图案；
数据线，连接到所述像素中的每个的所述晶体管；
电力线，连接到所述像素中的每个的所述晶体管；
虚拟数据线，平行于所述数据线延伸；
虚拟电力线，平行于所述电力线延伸；以及
虚拟有源图案，连接到所述虚拟数据线和所述虚拟电力线。
20.根据权利要求19所述的显示装置，其中，所述虚拟有源图案位于与所述有源图案相同的层处，并且平行于所述虚拟数据线延伸。
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