KR102476724B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102476724B1
KR102476724B1 KR1020210180141A KR20210180141A KR102476724B1 KR 102476724 B1 KR102476724 B1 KR 102476724B1 KR 1020210180141 A KR1020210180141 A KR 1020210180141A KR 20210180141 A KR20210180141 A KR 20210180141A KR 102476724 B1 KR102476724 B1 KR 102476724B1
Authority
KR
South Korea
Prior art keywords
display area
insulating layer
connection lines
wires
electrode
Prior art date
Application number
KR1020210180141A
Other languages
English (en)
Other versions
KR20210157382A (ko
Inventor
이원세
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210180141A priority Critical patent/KR102476724B1/ko
Publication of KR20210157382A publication Critical patent/KR20210157382A/ko
Application granted granted Critical
Publication of KR102476724B1 publication Critical patent/KR102476724B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H01L27/3211—
    • H01L27/3258—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/15—Hole transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H10K50/818—Reflective anodes, e.g. ITO combined with thick metallic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/828—Transparent cathodes, e.g. comprising thin metal layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H10K59/80518—Reflective anodes, e.g. ITO combined with thick metallic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes
    • H10K59/80524—Transparent cathodes, e.g. comprising thin metal layers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)

Abstract

표시 장치는 영상이 표시되는 표시 영역과 상기 표시 영역의 적어도 일측에 제공되는 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 기판 상에 제공되는 제1 절연막; 상기 비표시 영역에서 상기 기판 및 상기 제1 절연막 사이에 제공되고, 상기 비표시 영역을 따라 연장되는 제1 배선들; 상기 비표시 영역에서 상기 제1 절연막 상에 제공되고, 상기 비표시 영역을 따라 연장되고, 상기 제1 배선들과 교번 배치되는 제2 배선들; 상기 제2 배선들 상에 제공되고, 상기 제1 배선 및 상기 제2 배선에 의한 표면 요철을 가지는 제2 절연막; 상기 제2 절연막 상에 제공되고, 상기 제1 배선들 및 상기 제2 배선들과 교차하는 제3 배선들; 및 상기 제2 절연막 상에 제공되며, 평면상에서 적어도 서로 인접하는 제3 배선들 사이에 배치되고, 상기 표면 요철을 평탄화하는 제1 절연 패턴들을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치들 중 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함한다. 유기 발광 표시 장치는 두 개의 전극 중 하나로부터 주입된 전자(electron)와 다른 하나로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
본 발명의 일 목적은 표시 장치의 장수명을 담보할 수 있으면서도 제조과정에서의 단선이나 쇼트 등의 불량 발생을 최소화할 수 있는 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 표시 영역과 상기 표시 영역의 적어도 일측에 제공되는 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 기판 상에 제공되는 제1 절연막; 상기 비표시 영역에서 상기 기판 및 상기 제1 절연막 사이에 제공되고, 상기 비표시 영역을 따라 연장되는 제1 배선들; 상기 비표시 영역에서 상기 제1 절연막 상에 제공되고, 상기 비표시 영역을 따라 연장되고, 상기 제1 배선들과 교번 배치되는 제2 배선들; 상기 제2 배선들 상에 제공되고, 상기 제1 배선 및 상기 제2 배선에 의한 표면 요철을 가지는 제2 절연막; 상기 제2 절연막 상에 제공되고, 상기 제1 배선들 및 상기 제2 배선들과 교차하는 제3 배선들; 및 상기 제2 절연막 상에 제공되며, 평면상에서 적어도 서로 인접하는 제3 배선들 사이에 배치되고, 상기 표면 요철을 평탄화하는 제1 절연 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴들의 적어도 일부는 상기 제1 배선들과 상기 제3 배선들 사이 및 상기 제2 배선들과 상기 제3 배선들 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴들은 서로 연결되어 절연 패턴막을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 배선들은 상기 절연 패턴막 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에 제공되는 게이트 구동부 및 발광 구동부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 배선들 및 상기 제2 배선들은 상기 게이트 구동부 및 상기 발광 구동부와 상기 표시 영역 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 배선들은 상기 게이트 구동부 및 상기 발광 구동부를 상기 화소들에 연결할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 표시 영역과 상기 표시 영역의 적어도 일측에 제공되는 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 비표시 영역의 기판에 제공되고, 상기 비표시 영역을 따라 연장되며, 상기 화소들에 데이터 신호를 인가하는 데이터 연결 라인들; 상기 데이터 연결 라인들 상에 제공되고, 상기 데이터 연결 라인들에 의한 표면 요철을 가지는 제1 절연막; 상기 제1 절연막 상에 제공되고, 상기 데이터 연결 라인들과 교차하는 스캔 연결 라인들: 및 상기 제1 절연막 상에 제공되며, 평면상에서 적어도 서로 인접하는 스캔 연결 라인들 사이에 배치되고, 상기 표면 요철을 평탄화하는 제1 절연 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴들의 적어도 일부는 상기 데이터 연결 라인들과 상기 스캔 연결 라인들 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 연결 라인들은 상기 기판 상에 제공되는 제1 데이터 연결 라인들; 및 상기 기판과 상기 제1 절연막 사이에 제공되는 제2 절연막을 통하여 상기 제1 데이터 연결 라인들과 절연되는 제2 데이터 라인들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에서 상기 스캔 연결 라인들 사이에 제공되고, 상기 데이터 연결 라인들과 교차하며, 상기 화소들에 전원을 공급하는 전원 연결 라인들을 더 포함할 수 있다. 상기 전원 연결 라인들은 상기 서로 인접한 스캔 연결 라인들 사이에 제공되고, 상기 스캔 연결 라인들과 동일한 물질을 포함하며, 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 제1 절연 패턴들은 상기 스캔 연결 라인과 상기 전원 연결 라인들 중 서로 인접하는 라인들 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에 제공되는 발광 구동부; 및 상기 발광 구동부와 상기 화소들을 연결하는 발광 제어 연결 라인들을 더 포함할 수 있다. 상기 발광 제어 연결 라인들은 상기 서로 인접한 스캔 연결 라인들 사이에 제공되고, 상기 스캔 연결 라인들과 동일한 물질을 포함하며, 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 제1 절연 패턴들은 상기 스캔 연결 라인들, 상기 전원 연결 라인들, 및 상기 발광 제어 연결 라인들 중 서로 인접하는 라인들 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역의 일측에 제공되는 부가 영역; 상기 부가 영역에서 상기 비표시 영역으로 연장되고, 상기 전원 연결 라인들에 연결되어 상기 화소들에 제1 전원을 공급하는 제1 전원 라인; 및 상기 부가 영역에서 상기 비표시 영역으로 연장되고, 상기 화소들에 제2 전원을 공급하는 제2 전원 라인을 더 포함할 수 있다. 상기 데이터 연결 라인들은 상기 부가 영역으로 연장되어 상기 제1 전원 라인 및 상기 제2 전원 라인과 교차할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전원 라인 및 상기 제2 전원 라인은 상기 제1 절연막 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 평면상에서, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 제공되고, 상기 표면 요철을 평탄화하는 제2 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴의 적어도 일부는 상기 데이터 연결 라인들과 상기 제1 전원 라인 사이, 및 상기 데이터 연결 라인들과 상기 제2 전원 라인 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴은 상기 제1 절연 패턴들과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 표시 영역, 상기 표시 영역의 적어도 일측에 제공되는 비표시 영역, 상기 비표시 영역의 일부에서 돌출된 부가 영역, 및 상기 부가 영역 내에 제공된 벤딩 영역을 포함하는 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 비표시 영역 및 상기 부가 영역을 따라 연장되며, 상기 화소들에 데이터 신호를 인가하는 데이터 연결 라인들; 상기 비표시 영역, 및 상기 부가 영역의 기판 상에 제공되고, 상기 벤딩 영역의 상기 기판을 노출시키는 개구부를 포함하며, 상기 데이터 연결 라인들에 의한 표면 요철을 가지는 제1 절연막; 상기 개구부를 충진하고, 유기 물질을 포함하는 벤딩 절연막; 상기 비표시 영역에서 상기 제1 절연막 상에 제공되고, 상기 데이터 연결 라인들과 교차하는 스캔 연결 라인들; 및 상기 제1 절연막 상에 제공되고, 평면상에서 적어도 서로 인접하는 스캔 연결 라인들 사이에 배치되며, 상기 표면 요철을 평탄화하는 제1 절연 패턴들을 포함할 수 있다. 상기 제1 절연 패턴들은 상기 벤딩 절연막과 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치의 제조과정에서의 단선이나 쇼트 등의 불량 발생이 최소화될 수 있다. 이에 따라, 고품질의 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 도 1의 표시 장치를 도시한 사시도이다.
도 3은 도 1의 I-I'선에 따른 단면도이다.
도 4는 도 1 내지 도 3에 도시된 일 화소의 등가 회로도이다.
도 5는 도 1 내지 도 3에 도시된 일 화소의 평면도이다.
도 6은 도 5의 II-II' 라인에 따른 단면도이며, 도 7은 도 5의 III-III' 라인에 따른 단면도이다.
도 8은 도 1의 EA1 영역의 확대도이다.
도 9는 도 8의 EA2 영역의 확대도이다.
도 10은 도 9의 IV-IV' 라인에 따른 단면도이다.
도 11은 도 9의 V-V' 라인에 따른 단면도이다.
도 12는 도 9의 VI-VI' 라인에 따른 단면도이다.
도 13은 도 9의 IV-IV' 라인에 따른 단면도이다.
도 14는 도 9의 V-V' 라인에 따른 단면도이다.
도 15는 도 9의 VI-VI' 라인에 따른 단면도이다.
도 16은 도 1의 EA3 영역의 확대도이다.
도 17은 도 16의 EA4 영역의 확대도이다.
도 18은 도 17의 VII-VII' 라인에 따른 단면도이다.
도 19는 도 17의 VIII-VIII' 라인에 따른 단면도이다.
도 20은 도 17의 IX-IX' 라인에 따른 단면도이다.
도 21은 도 17의 VII-VII' 라인에 따른 단면도이다.
도 22는 도 17의 VIII-VIII' 라인에 따른 단면도이다.
도 23은 도 17의 IX-IX' 라인에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이며, 도 2는 도 1의 표시 장치를 도시한 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL), 및 화소들(PXL)에 연결된 배선부(LP)를 포함할 수 있다.
기판(SUB)은 대략적으로 직사각형 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 제1 방향(DR1)으로 서로 평행한 한 쌍의 단변들과 제2 방향(DR2)으로 서로 평행한 한 쌍의 장변들을 포함할 수 있다.
그러나, 기판(SUB)의 형상은 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다. 예를 들어, 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형 형상을 가질 수 있다. 기판(SUB)은 곡선의 변을 포함하는 원 및 타원 등과 같은 형상을 가질 수도 있다. 기판(SUB)은 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등의 형상을 가질 수도 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)이 직선으로 이루어진 변을 갖는 경우, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수도 있다. 예를 들어, 기판(SUB)이 직사각 형상을 가질 때, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다.
기판(SUB)이 복수 개의 영역들을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 원 및 타원, 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등과 같이 다양한 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA)과, 표시 영역(DA)의 적어도 일측에 제공되는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들면, 표시 영역(DA)은 기판(SUB)에 대응하는 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(DA)은 제1 표시 영역(DA1) 및 두 개의 제2 표시 영역들(DA2)을 포함할 수 있다. 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)의 서로 마주하는 양측에 배치될 수 있다. 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)에서 멀어질수록 폭이 감소되는 형상을 가질 수 있다. 예를 들면, 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)에서 멀어질수록 폭이 감소하는 사다리꼴 형상을 가질 수 있다. 한편, 본 발명의 일 실시예에서는 제2 표시 영역들(DA2)이 사다리꼴 형상을 가짐을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제2 표시 영역들(DA2)은 사다리꼴 형상의 경사진 두 변들이 곡선으로 대체된 형상을 가질 수도 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서, 표시 영역(DA) 내에 복수 개의 화소들(PXL)이 제공될 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)는 시안, 마젠타, 옐로우 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 화소들(PXL)의 일부는 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 화소들(PXL) 중 다른 일부는 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.
화소들(PXL)은 표시 소자로서 유기 발광층을 포함하는 유기 발광 소자를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소들(PXL)은 액정 소자, 전기 영동 소자, 전기 습윤 소자 등 다양한 형태의 표시 소자를 포함할 수도 있다.
비표시 영역(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역일 수 있다. 비표시 영역(PPA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(PPA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 비표시 영역(PPA)의 세로부는 표시 영역(DA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
비표시 영역(PPA)에는 화소들(PXL)을 구동하기 위한 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(LP)의 배선들이 제공될 수 있다. 비표시 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 비표시 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
배선부(LP)는 화소들(PXL)에 연결될 수 있다. 배선부(LP)는 각 화소(PXL)에 신호를 제공하며 표시 영역(DA)의 스캔 라인에 연결되는 스캔 연결 라인, 표시 영역(DA)의 데이터 라인에 연결되는 데이터 연결 라인, 표시 영역(DA)의 각 화소(PXL)에 전원을 인가하는 전원 라인 등을 포함할 수 있다. 또한, 스캔 연결 라인, 데이터 연결 라인 및 전원 라인 외에, 배선부(LP)는 필요에 따라 다른 배선들을 더 포함할 수 있다.
배선부(LP)는 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 제공될 수 있다. 배선부(LP)는 구동부에 연결될 수 있다. 구동부는 배선부(LP)를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다.
구동부는 스캔 배선을 따라 각 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(미도시), 데이터 배선을 따라 각 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(미도시), 스캔 구동부와 데이터 구동부를 제어하는 타이밍 제어부(미도시) 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부는 기판(SUB) 상에 직접 실장될 수 있다. 스캔 구동부가 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정에서 함께 형성될 수 있다. 그러나, 스캔 구동부의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판(SUB) 상에 실장되어 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 데이터 구동부는 기판(SUB) 상에 직접 실장될 수 있으나, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 기판(SUB) 상에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 데이터 구동부가 별도의 칩에 형성되어 기판 상에 연결되는 경우 칩 온 글라스나 칩 온 플라스틱 형태로 제공될 수 있다. 또는 인쇄 회로 기판(SUB) 상에 실장되어 기판(SUB)에 연결 부재를 통해 연결될 수도 있다. 본 발명의 일 실시예에 있어서, 데이터 구동부는 칩-온-필름(Chip On Film; COF)의 형태로 제조되어 기판(SUB)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 그 일부로부터 돌출된 부가 영역(ADA)을 더 포함할 수 있다. 부가 영역(ADA)은 비표시 영역(NDA)을 이루는 변들로부터 돌출될 수 있다. 본 발명의 일 실시예에서는, 부가 영역(ADA)에는 기판(SUB)의 단변들 중 하나에 대응하는 변으로부터 돌출된 것을 개시하였다. 그러나, 부가 영역(ADA)은 장변들 중 하나의 변으로부터 돌출될 수 있으며, 또는 네 변들 중 두 변 이상으로부터 돌출된 형태로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 부가 영역(ADA)에는 데이터 구동부가 제공되거나 연결될 수 있으나, 이에 한정되는 것은 아니며, 다양한 구성 요소가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 본 발명의 표시 장치는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 가요성을 가지는 부분에서 접힐 수 있다. 즉, 표시 장치는 가요성을 가지며 일 방향으로 접힌 벤딩 영역(BA; bent area)과 벤딩 영역(BA)의 적어도 일측에 제공되며 접히지 않고 편평한 플랫 영역(FA; flat area)을 포함할 수 있다. 플랫 영역(FA)는 가요성을 가지거나 가지지 않을 수 있다.
본 발명의 일 실시예에서는 벤딩 영역(BA)은 부가 영역(ADA)에 제공된 것을 도시하였다. 본 발명의 일 실시예에 따르면, 벤딩 영역(BA)을 사이에 두고 서로 이격된, 제1 플랫 영역(FA1)과 제2 플랫 영역(FA2)이 제공될 수 있으며, 제1 플랫 영역(FA1)은 표시 영역(DA)을 포함할 수 있다. 따라서, 벤딩 영역(BA)은 표시 영역(DA)으로부터 이격될 수 있다.
벤딩 영역(BA)에 있어서, 표시 장치가 접히는 선을 접이선이라고 할 때, 접이선은 벤딩 영역(BA) 내에 제공된다. 여기서, “접힌다”는 용어는 형태가 고정된 것이 아니라 원래의 형태로부터 다른 형태로 변형될 수 있다는 것으로서, 하나 이상의 특정 배선, 즉 접이선을 따라 접히거나(folded) 휘거나(curved) 두루마리 식으로 말리는(rolled) 것을 포함할 수 있다. 따라서, 본 발명의 일 실시예에서는 두 플랫 영역(FA)들의 일 면이 서로 평행하게 위치하며 서로 마주보도록 접힌 상태를 도시하였으나, 이에 한정되는 것은 아니며, 벤딩 영역(BA)을 사이에 두고 두 플랫 영역의 면들이 소정 각도(예를 들어 예각, 직각 또는 둔각)를 이루며 접힐 수도 있다.
본 발명의 일 실시예에 있어서, 부가 영역(ADA)은 이후 접이선을 따라 벤딩될 수 있으며, 이 경우, 부가 영역(ADA)이 벤딩됨으로써 베젤의 폭을 감소시킬 수 있다.
도 3은 도 1의 I-I'선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 표시 장치는 벤딩 영역(BA), 벤딩 영역(BA)을 사이에 두고 서로 이격된 제1 플랫 영역(FA1)과 제2 플랫 영역(FA2)을 포함할 수 있다. 제1 플랫 영역(FA1)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 따라서, 벤딩 영역(BA)은 표시 영역(DA)으로부터 이격될 수 있다.
표시 영역(DA)에는 복수의 화소들(PXL)이 제공된다. 각 화소(PXL)는 배선부(LP) 중 대응하는 배선에 연결된 트랜지스터, 트랜지스터에 연결된 유기 발광 소자, 및 캐패시터(Cst)를 포함한다. 트랜지스터는 발광 소자를 제어하기 위한 구동 트랜지스터와, 구동 트랜지스터를 스위칭 하는 스위칭 트랜지스터를 포함할 수 있다.
한편, 도 3에서는 설명의 편의를 위해 한 화소(PXL)에 대해 하나의 트랜지스터와 캐패시터를 도시하였으나, 이에 한정되는 것은 아니며, 하나의 화소(PXL)에 둘 이상의 트랜지스터와 적어도 하나 이상의 캐패시터, 또는 하나의 화소(PXL)에 셋 이상의 트랜지스터와 둘 이상의 캐패시터를 구비할 수 있다.
본 발명의 일 실시예에 따른 화소들(PXL)은 기판(SUB) 상에 제공될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
기판(SUB) 상에는 버퍼층(미도시)이 제공될 수 있다. 버퍼층은 스위칭 및 구동 트랜지스터들에 불순물이 확산되는 것을 막는다. 버퍼층은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 버퍼층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있으며, 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층 상에는 액티브 패턴(ACT)이 제공될 수 있다. 액티브 패턴(ACT)은 반도체 물질을 포함할 수 있다. 액티브 패턴(ACT)은 소스 전극, 드레인 전극, 및 소스 전극과 드레인 전극 사이에 제공된 채널 영역을 포함할 수 있다. 액티브 패턴(ACT)은 폴리 실리콘(p-Si), 아몰퍼스 실리콘(a-Si), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 전극 및 드레인 전극은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
액티브 패턴(ACT) 상에는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 적어도 무기 절연막을 포함할 수 있다. 무기 절연막은 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 및 이의 등가물 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)과 캐패시터 하부 전극(LE)이 제공될 수 있다. 게이트 전극(GE)은 액티브 패턴(ACT)의 채널 영역에 대응되는 영역을 커버할 수 있다.
게이트 전극(GE) 및 캐패시터 하부 전극(LE)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(GE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상술한 금속들 및 합금들 중 하나 이상 물질을 포함하는 도전막들이 적층된 다중막 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 도시하지는 않았으나 스캔 라인들을 비롯한 다른 도전 라인들이 게이트 전극(GE) 및 캐패시터 하부 전극(LE)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 스캔 라인들과 같은 다른 도전 라인들은 각 화소(PXL) 내의 트랜지스터의 일부, 예를 들어 게이트 전극(GE)과 직접 또는 간접적으로 연결될 수 있다.
게이트 전극(GE) 및 캐패시터 하부 전극(LE) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 무기 물질을 포함하는 무기 절연막일 수 있다. 무기 절연막은 폴리실록산, 실리콘 질화물, 실리콘 산화물 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(IL1) 상에는 캐패시터 상부 전극(UE)이 제공될 수 있다. 캐패시터 상부 전극(UE)은 금속 물질을 포함할 수 있다. 예를 들어, 캐패시터 상부 전극(UE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 또한, 캐패시터 상부 전극(UE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상술한 금속들 및 합금들 중 하나 이상 물질을 포함하는 도전막들이 적층된 다중막 구조로 형성될 수 있다.
캐패시터 하부 전극(LE)과 캐패시터 상부 전극(UE)은 제1 층간 절연막(IL1)을 사이에 두고 캐패시터(Cst)를 구성할 수 있다. 본 발명의 일 실시예에 있어서, 캐패시터(Cst)가 캐패시터 하부 전극(LE)과 캐패시터 상부 전극(UE)으로 구성된 것을 개시하였으나, 이에 한정되는 것은 아니며, 다양한 방식으로 캐패시터가 구현될 수 있다.
캐패시터 상부 전극(UE) 상에는 제2 층간 절연막(IL2)이 제공된다. 제2 층간 절연막(IL2)은 무기 물질을 포함하는 무기 절연막일 수 있다. 무기 절연막은 폴리실록산, 실리콘 질화물, 실리콘 산화물 및 실리콘산질화물 중 하나를 포함할 수 있다.
제2 층간 절연막(IL2) 상에는 브릿지 패턴(BRP)이 제공될 수 있다. 브릿지 패턴(BRP)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)에 형성된 컨택홀을 통해 액티브 패턴(ACT)의 소스 전극과 드레인 전극 중 하나에 연결될 수 있다.
브릿지 패턴(BRP)은 금속 물질을 포함할 수 있다. 예를 들어, 브릿지 패턴(BRP)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 또한, 브릿지 패턴(BRP)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상술한 금속들 및 합금들 중 하나 이상 물질을 포함하는 도전막들이 적층된 다중막 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 도시하지는 않았으나 데이터 라인들이나 전원 라인들이 브릿지 패턴(BRP)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 데이터 라인들이나 전원 라인들은 직접 또는 간접적으로 각 화소(PXL) 내의 트랜지스터의 일부, 예를 들어 소스 전극(SE) 및/또는 드레인 전극(DE)과 직접 또는 간접적으로 연결될 수 있다.
브릿지 패턴(BRP) 상에는 제3 층간 절연막(IL3)이 제공될 수 있다. 제3 층간 절연막(IL3)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제3 층간 절연막(IL3)은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
한편, 도 3에는 도시하지 않았으나, 브릿지 패턴(BRP)과 제3 층간 절연막(IL3) 사이에는 무기 물질을 포함하는 무기 절연막이 제공될 수도 있다. 무기 절연막은 브릿지 패턴(BRP)이 제공된 제2 층간 절연막(IL2)을 커버할 수 있다.
제3 층간 절연막(IL3) 상에는 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 제3 층간 절연막(IL3) 상에 제공될 수 있다. 제1 전극(AD)은 제3 층간 절연막(IL3)을 콘택 홀을 통해 브릿지 패턴(BRP)에 연결될 수 있다. 브릿지 패턴(BRP)은 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 연결되므로, 제1 전극(AD)은 소스 전극 및 드레인 전극 중 하나에 연결될 수 있다.
제1 전극(AD) 등이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AD)의 상면을 노출하며 화소(PXL)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 봉지막(SL)이 제공될 수 있다.
제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AD)는 애노드 전극일 수 있으며, 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 제1 전극(AD) 및 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 발광 소자(OLED)가 배면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD)이 투과형 전극이며, 제2 전극(CD)이 반사형 전극일 수 있다. 발광 소자(OLED)가 전면 발광형 유기 발광 표시 소자인 경우, 제1 전극이 반사형 전극이며, 제2 전극이 투과형 전극일 수 있다. 발광 소자(OLED)가 양면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD) 및 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 발광 소자(OLED)이 전면 발광형 유기 발광 표시 소자이며, 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 드레인 전극(DE)과 접속할 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
발광층(EML)은 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 한편, 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CD)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CD)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
제2 전극(CD)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CD)을 투과하지 못하고, 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CD) 사이에서, 발광층(EML)에서 출사된 광은 공진할 수 있다. 광의 공진에 의하여 표시 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
반사막 및 제2 전극(CD) 사이의 거리는 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 발광층(EML)에서 출사된 광의 색상에 따라, 반사막 및 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
봉지막(SL)은 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 봉지막(SL)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 봉지막(SL)은 유기막, 및 유기막 상에 배치된 무기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 봉지막(SL)의 최상부에는 무기막이 배치될 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
다음으로, 비표시 영역(NDA)에 대해 설명한다. 이하 비표시 영역(NDA)을 설명함에 있어, 설명의 중복을 피하기 위해 이미 설명한 것에 대해서는 설명을 생략하거나 간단히 설명하기로 한다.
본 발명의 일 실시예에 있어서, 비표시 영역(NDA)에는 배선부(LP)가 제공되며, 기판(SUB)이 접히는 벤딩 영역(BA)이 제공될 수 있다.
배선부(LP)는 구동부와 화소들(PXL)을 연결하는 배선들을 포함할 수 있다. 구체적으로 배선부(LP)는 스캔 배선들(S), 데이터 배선들(D), 전원 배선(PL)들 등을 포함할 수 있다.
배선들은 화소들(PXL)과 구동부를 연결하기 위해 화소들(PXL)로부터 대략적으로 제2 방향(DR2)으로 연장될 수 있다. 배선들은 부가 영역(ADA)의 제2 방향(DR2)의 단부까지 연장될 수 있으며, 단부에는 컨택 전극(CTE)들이 제공될 수 있다. 화소들(PXL)은 배선들에 연결된 컨택 전극(CTE)들을 통해 칩 온 필름 등으로 구현된 구동부에 연결될 수 있다.
배선들은 제1 배선(L1), 제2 배선(L2) 및 제3 배선(L3)을 포함할 수 있다. 비표시 영역(NDA)에서의 배선들은 다음과 같은 적층 구조로 구현될 수 있는 바, 도 3을 참조하여 이를 설명한다. 도 3에서는 설명의 편의를 위해 제1 배선(L1), 제2 배선(L2) 및 제3 배선(L3)의 일부만을 개략적으로 표시하였다.
기판(SUB)의 비표시 영역(NDA) 상에는 버퍼층(미도시)이 제공되고, 버퍼층 상에는 게이트 절연막(GI)이 제공될 수 있다.
게이트 절연막(GI) 상에는 제1 배선(L1) 및 제3 배선(L3)이 제공될 수 있다. 제1 배선(L1)은 제1 플랫 영역(FA1)에 제공되며 제3 배선(L3)은 제2 플랫 영역(FA2)에 제공될 수 있다. 제1 배선(L1)과 제3 배선(L3)은 게이트 전극(GE)과 동일한 물질로 동일 공정에서 형성될 수 있다.
제1 배선(L1) 및 제3 배선(L3) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
제1 층간 절연막(IL1) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
여기서, 벤딩 영역(BA)에 제공된 절연막들, 예를 들면, 버퍼층, 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)에는 제1 개구부(OPN1)가 제공될 수 있다. 벤딩 영역(BA)은 기판(SUB)이 구부러지는 영역이다. 즉, 버퍼층, 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)은 벤딩 영역(BA)에 대응하는 부분이 제거된 제1 개구부(OPN1)를 가질 수 있다
제1 개구부(OPN1)가 벤딩 영역(BA)에 대응한다는 것은, 제1 개구부(OPN1)가 벤딩 영역(BA)과 중첩하는 것으로 이해될 수 있다. 제1 개구부(OPN1)의 면적은 벤딩 영역(BA)의 면적보다 넓을 수 있다. 본 발명의 일 실시예에서는 제1 개구부(OPN1)의 폭과 벤딩 영역(BA)의 폭이 동일하도록 도시하였으나, 이는 설명의 편의를 위한 것으로서, 제1 개구부(OPN1)의 폭은 벤딩 영역(BA)의 폭보다 넓을 수 있다.
제1 개구부(OPN1)에는 벤딩 절연막(BIL)이 제공될 수 있다. 벤딩 절연막(BIL)은 제1 개구부(OPN1)의 적어도 일부를 채우며, 본 발명의 도 3에서는 제1 개구부(OPN1)를 모두 충진하는 것으로 도시되었다. 본 발명의 일 실시예에 있어서, 벤딩 절연막(BIL)은 제1 개구부(OPN1)를 충진함과 동시에 제1 개구부(OPN1)에 인접한 영역, 예를 들어, 제1 및/또는 제2 플랫 영역들(FA1, FA2)에 대응하는 제2 층간 절연막(IL2)의 상부 일부를 커버할 수 있다.
벤딩 절연막(BIL)은 유기 물질을 포함하는 유기 절연막일 수 있다. 벤딩 절연막(BIL)은 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
제2 층간 절연막(IL2)과 벤딩 절연막(BIL) 상에는 제2 배선(L2)이 제공될 수 있다. 제2 배선(L2)은 브릿지 패턴(BRP)과 동일한 물질로 동일 공정에서 형성될 수 있다. 제2 배선(L2)은 제1 플랫 영역(FA1)으로부터 벤딩 영역(BA)을 거쳐 제2 플랫 영역(FA2)으로 연장되며, 벤딩 절연막(BIL) 상에 위치한다. 제2 배선(L2)은 벤딩 절연막(BIL)이 제공되지 않은 부분에서는 제2 층간 절연막(IL2) 상에 위치할 수 있다.
상술한 바와 같이, 도 3에서는 표시 장치가 구부러지지 않은 상태로 도시되었으나, 본 발명의 일 실시예에 따른 표시 장치는 벤딩 영역(BA)에서 벤딩될 수 있다. 본 발명의 일 실시예에 따른 표시 장치는 편평한 상태에서 제조되며, 이후 벤딩될 수 있다. 제조 후 표시 장치가 벤딩되는 경우, 기판(SUB) 등이 벤딩되는 과정에서 제2 배선(L2)에 인장 스트레스가 가해질 수 있으나, 상기한 바와 같이 탄성과 가요성을 갖는 유기 재료로 이루어진 제2 절연막(INS2) 상에 제2 배선(L2)이 제공됨으로써 제2 배선(L2)에 불량이 발생하는 것을 최소화한다. 다시 말해, 본 발명의 일 실시예에서는, 벤딩 영역(BA)에서 가요성과 탄성이 작은 무기 재료로 이루어진 무기 절연막들이 제거됨으로써, 기판(SUB)의 가요성과 탄성을 유지한다. 또한, 가요성과 탄성이 작은 무기 재료로 이루어진 절연막들이 구부러질 경우에 발생할 수 있는 결함이 방지된다.
본 발명의 일 실시예에 있어서, 벤딩 영역(BA)은 무기 절연막이 제거된 부분과 일치하도록 도시되었으나, 이는 설명의 편의를 위한 것으로, 벤딩 영역(BA)과 무기 절연막이 제거된 부분이 일치하지 않을 수도 있다. 예를 들어, 벤딩 영역(BA)는 대체적으로는 무기 절연막이 제거된 부분에 대응하나, 필요에 따라 무기 절연막이 제거된 부분보다 더 넓거나 더 좁을 수도 있다. 또한, 본 발명의 일 실시예에서는 벤딩 영역(BA)이 비표시 영역(NDA)에만 위치한 것을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 벤딩 영역(BA)는 비표시 영역(NDA)과 표시 영역(DA)에 걸쳐서 제공될 수도 있고, 표시 영역(DA) 내에 제공될 수도 있다.
제2 배선(L2)이 형성된 기판(SUB) 상에는 제3 층간 절연막(IL3), 화소 정의막(PDL) 및 봉지막(SL)이 순차적으로 적층될 수 있다.
도 4는 도 1 내지 도 3에 도시된 일 화소의 등가 회로도이다. 도 4에서는 설명의 편의성을 위하여 j번째 데이터 라인(Dj) 및 i번째 스캔 라인(Si)에 접속된 화소를 도시하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
유기 발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 트랜지스터(T1)에 공급되는 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제7 트랜지스터(T7)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속될 수 있다. 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 즉, 제1 전원(ELVDD)은 제1 트랜지스터(T1)을 통해 유기 발광 소자(OLED)의 애노드에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)는 다이오드 형태로 접속되고, 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 즉, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 문턱 전압을 보상하는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 5는 도 1 내지 도 3에 도시된 일 화소의 평면도이며, 도 6은 도 5의 II-II' 라인에 따른 단면도이며, 도 7은 도 5의 III-III' 라인에 따른 단면도이다.
도 1 내지 도 7을 참조하면, 표시 장치는 표시 영역(DA) 및 비표시 영역(PPA)을 포함하는 기판(SUB), 표시 영역(DA)에 제공되는 화소들(PXL), 및 화소들(PXL)에 신호를 제공하는 배선부(LP)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
배선부(LP)는 화소들(PXL) 각각에 신호를 제공할 수 있다. 배선부(LP)는 스캔 라인들(Si-1, Si), 데이터 라인들(Dj), 발광 제어 라인들(Ei), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인들(Si-1, Si)은 제1 방향(DR1)으로 연장될 수 있다. 예를 들면, 스캔 라인들(Si-1, Si)은 표시 영역(DA)의 양측의 비표시 영역(PPA)측 중 일측에서 타측으로 연장된 형상을 가질 수 있다. 스캔 라인들(Si-1, Si)은 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), 및 i번째 스캔 라인(Si)을 포함할 수 있다. 스캔 라인들(Si-1, Si)은 스캔 신호를 인가받을 수 있다. 예를 들면, i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호를 인가받을 수 있다. i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호에 의해 i번째 스캔 라인(Si)에 연결되는 화소들(PXL)이 초기화될 수 있다. i번째 스캔 라인(Si)은 i번째 스캔 신호를 인가받을 수 있다. i번째 스캔 라인(Si)은 분기되어 서로 다른 트랜지스터에 연결될 수 있다.
발광 제어 라인(Ei)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 라인(Ei)은 발광 제어 신호를 인가받을 수 있다.
데이터 라인(Dj)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(Dj)은 데이터 신호를 인가받을 수 있다. 따라서, 데이터 라인(Dj)은 스캔 라인들(Si) 및 발광 제어 라인(Ei)과 교차할 수 있다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장될 수 있다. 따라서, 전원 라인(PL)은 스캔 라인들(Si) 및 발광 제어 라인(Ei)과 교차할 수 있다. 전원 라인(PL)은 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 전원 라인(PL)은 제1 전원(ELVDD)을 인가받을 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)을 따라 연장될 수 있다. 초기화 전원 라인(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
제1 화소들(PXL1) 각각은 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 유기 발광 소자(OLED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 연결 라인(CNL)은 제1 게이트 전극(GE1)과, 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3)과 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함될 수 있다.
제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)의 일부로 제공되거나 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 제2 소스 전극(SE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 소스 전극(SE2)의 타단은 제6 콘택 홀(CH6)을 통해 데이터 라인(Dj)에 연결될 수 있다. 제2 드레인 전극(DE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 드레인 전극(DE2)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제3 게이트 전극(GE3)은 i번째 스캔 라인(Si)의 일부로 제공되거나 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공된다. 예를 들면, 제3a 게이트 전극(GE3a)은 i번째 스캔 라인(Si)로부터 돌출된 형상으로 제공되며, 제3b 게이트 전극(GE3b)은 i번째 스캔 라인(Si)의 일부로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 제3 소스 전극(SE3)의 일 단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 소스 전극(SE3)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 제3 드레인 전극(DE3)의 일단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 드레인 전극(DE3)의 타단은 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 제4a 트랜지스터(T4)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 제4 게이트 전극(GE4)은 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제4a 게이트 전극(GE4a)은 i-1번째 스캔 라인(Si-1)의 일부로 제공될 수 있다. 제4b 게이트 전극(GE4b)은 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4 액티브 패턴(ACT4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
제4 소스 전극(SE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 소스 전극(SE4)의 타단은 i-1번째 행의 제1 화소(PXL1)의 초기화 전원 라인(IPL) 및 i-1번째 행의 제1 화소(PXL1)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4 소스 전극(SE4)과 초기화 전원 라인(IPL) 사이 보조 연결 라인(AUX)이 제공될 수 있다. 보조 연결 라인(AUX)의 일단은 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4)과 연결될 수 있다. 보조 연결 라인(AUX)의 타단은 i-1번째 행의 제1 화소(PXL1)의 제8 콘택 홀(CH8)을 통해 i-1번째 행의 초기화 전원 라인(IPL)에 연결될 수 있다. 제4 드레인 전극(DE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 드레인 전극(DE4)의 타단은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 제4 드레인 전극(DE4)은 또한 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 발광 제어 라인(Ei)에 연결될 수 있다. 제5 게이트 전극(GE5)은 발광 제어 라인(Ei) 일부로 제공되거나 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 제5 소스 전극(SE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타단은 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 발광 제어 라인(Ei)에 연결될 수 있다. 제6 게이트 전극(GE6)은 발광 제어 라인(Ei) 일부로 제공되거나 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 제6 소스 전극(SE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타단은 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제7 게이트 전극(GE7)은 i번째 스캔 라인(Si)의 일부로 제공되거나 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 제7 소스 전극(SE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타단은 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 드레인 전극(DE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타단은 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 제1 화소(PXL1)의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 제7 드레인 전극(DE7)과 i+1번째 행에 배치된 제1 화소(PXL1)의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)은 보조 라인(AUX), 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 연결될 수 있다.
스토리지 캐패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상부 전극(UE)은 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 캐패시터(Cst)의 캐패시턴스가 증가될 수 있다. 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상부 전극(UE)에는 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 제2 개구부(OPN2)를 가질 수 있다.
유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 각 화소(PXL1)에 대응하는 발광 영역 내에 제공될 수 있다. 제1 전극(AD)은 제7 콘택 홀(CH7) 및 제10 콘택 홀(CH10)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 콘택 홀(CH7)과 제10 콘택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공될 수 있다. 브릿지 패턴(BRP)은 제6 드레인 전극(DE6), 제7 소스 전극(SE7) 및 제1 전극(AD)을 연결할 수 있다.
한편, 도 5에서는 제1 전극(AD)이 직사각 형상을 가지는 것을 예로서 도시하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 전극(AD)은 마름모 형상을 가질 수도 있다. 또한, 제1 전극(AD)의 형상은 다양하게 변형 가능하다.
하기에서는, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
기판(SUB) 상에 액티브 패턴이 제공될 수 있다. 액티브 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)을 포함할 수 있다. 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)은 반도체 물질을 포함할 수 있다.
제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체 물질을 포함하고, 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체 물질을 포함할 수 있다.
액티브 패턴 상에는 게이트 절연막(GI)이 제공되고, 게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공될 수 있다. 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 제4 게이트 전극(GE4)은 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(Ei)과 일체로 형성될 수 있다. 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 제7 게이트 전극(GE7)은 i번째 스캔 라인(Si)과 일체로 형성될 수 있다.
i-1번째 스캔 라인(Si-1) 등이 형성된 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
제1 층간 절연막(IL1) 상에는 스토리지 캐패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공될 수 있다. 상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제1 층간 절연막(IL1)을 사이에 두고 하부 전극(LE)과 함께 스토리지 캐패시터(Cst)를 구성할 수 있다.
상부 전극(UE) 및 초기화 전원 라인(IPL)이 배치된 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
제2 층간 절연막(IL2) 상에는 데이터 라인(Dj), 전원 라인(PL), 연결 라인(CNL), 보조 연결 라인(AUX), 및 브릿지 패턴(BRP)이 제공될 수 있다.
데이터 라인(Dj)은 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다. 전원 라인(PL)은 제2 층간 절연막(IL2)을 관통하는 제3 및 제4 콘택 홀(CH3, CH4)을 통해 스토리지 캐패시터(Cst)의 상부 전극(UE)에 연결될 수 있다.
전원 라인(PL)은 또한 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제5 콘택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
연결 라인(CNL)은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 연결 라인(CNL)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
보조 연결 라인(AUX)은 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 보조 연결 라인(AUX)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 i-1번째 행의 제1 화소(PXL1)의 제7 드레인 전극(DE7)에 연결될 수 있다.
브릿지 패턴(BRP)은 제7 소스 전극(SE7)과 제1 전극(AD) 사이에서 제7 소스 전극(SE7)과 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 브릿지 패턴(BRP)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제7 소스 전극(SE7)과 제6 드레인 전극(DE6)에 연결된다.
데이터 라인(Dj) 등이 형성된 기판(SUB)에는 제3 층간 절연막(IL3)이 제공될 수 있다.
제3 층간 절연막(IL3) 상에는 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 제3 층간 절연막(IL3) 상에 제공될 수 있다. 제1 전극(AD)은 제3 층간 절연막(IL3)을 관통하는 제10 콘택 홀(CH10)을 통해 브릿지 패턴(BRP)에 연결되므로, 제1 전극(AD)은 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다.
유기 발광 소자(OLED) 상에는 봉지막(SL)이 제공될 수 있다. 봉지막(SL)은 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다.
도 8은 도 1의 EA1 영역의 확대도이며, 도 9는 도 8의 EA2 영역의 확대도이며, 도 10 및 도 13은 도 9의 IV-IV' 라인에 따른 단면도이며, 도 11 및 도 14는 도 9의 V-V' 라인에 따른 단면도이며, 도 12 및 도 15는 도 9의 VI-VI' 라인에 따른 단면도이다.
도 1 내지 도 3 및 도 8 내지 도 15를 참조하면, 기판은 표시 영역(DA)과 비표시 영역(NDA)으로 구분되고, 화소들(PXL)은 표시 영역(DA) 내에 제공될 수 있다.
화소들(PXL)은 매트릭스 형상으로 배치될 수 있다. 예를 들면, 화소들(PXL)은 표시 영역(DA)에서 복수의 화소 행들 및 복수의 화소 열들을 구성할 수 있다. 화소 행들은 제1 방향(DR1)으로 배열되는 복수의 화소들(PXL)을 포함하여, 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 화소 행들은 제2 방향(DR2)으로 배열될 수 있다. 화소 열들은 제2 방향(DR2)으로 배열되는 복수의 화소들(PXL)을 포함하여, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 화소 열들은 제1 방향(DR1)으로 배열될 수 있다. 본 발명의 일 실시예에서는 화소들(PXL)이 매트릭스 형상으로 배치됨을 예로서 설명하였으나, 이에 한정되는 것은 아니며, 화소들(PXL)은 다양한 형상으로 배치될 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 적어도 하나의 제2 표시 영역(DA2)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 표시 영역(DA)은 두 개의 제2 표시 영역들(DA2)을 포함할 수 있다. 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)의 서로 마주하는 양측에 배치될 수 있다. 제2 방향(DR2)에서, 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)에서 멀어질수록 폭이 감소되는 형상을 가질 수 있다. 예를 들면, 제2 표시 영역들(DA2)은 제1 표시 영역(DA1)에서 멀어질수록 폭이 감소되는 사다리꼴 형상을 가질 수 있다. 이에 따라, 제2 표시 영역들(DA2)에서는 각 화소 행에 제공되는 화소들(PXL)의 수가 제1 표시 영역(DA1)에서 멀어질수록 감소될 수 있다. 한편, 본 발명의 일 실시예에서는 제2 표시 영역들(DA2)이 사다리꼴 형상을 가짐을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제2 표시 영역들(DA2)은 사다리꼴 형상의 두 경사진 변들이 곡선으로 대체된 형상을 가질 수도 있다.
한편, 도 8에서는 설명의 편의를 위하여, 표시 영역(DA)의 일측 부분만을 도시하였으나, 표시 영역(DA)의 형상이 좌우 대칭이 되도록, 타측 부분도 실질적으로 동일한 방식으로 형성될 수 있다. 여기서, 제2 표시 영역들(DA2)의 각 화소 행의 길이가 제1 표시 영역(DA1)에서 멀어질수록 동일한 비율로 그 길이가 감소(또는, 동일한 비율로 화소 행에 배열된 화소들의 개수가 감소)할 필요는 없으며, 제2 표시 영역들(DA2)의 각 화소 행에 배열된 화소들의 개수는 다양하게 변할 수 있다.
비표시 영역(NDA)에는 구동부가 제공되며, 비표시 영역(NDA)의 배선부(LP)는 화소들(PXL)과 구동부를 연결할 수 있다.
비표시 영역(NDA)의 배선부(LP)는 구동부로부터 각 화소(PXL)에 신호를 제공하며, 표시 영역(DA)의 스캔 라인들에 연결되는 스캔 연결 라인들(SNL), 표시 영역(DA)의 발광 제어 라인들에 연결되는 발광 제어 연결 라인들(ENL), 표시 영역(DA)의 데이터 라인들에 연결되는 데이터 연결 라인들(DNL), 및 화소들(PXL)에 제1 전원(도 4의 ELVDD)을 인가하는 전원 라인들(PL)을 포함할 수 있다. 도시하지는 않았으나, 본 발명의 일 실시예에 따르면, 발광 구동부의 외곽에 제2 전원(ELVSS; 도 4 참조)을 인가하는 배선이 제공될 수 있다.
데이터 연결 라인들(DNL)은 데이터 구동부와 화소 열들을 연결할 수 있다. 데이터 연결 라인들(DNL)은 대체적으로 제2 방향(DR2)을 따라 연장될 수 있다. 그러나, 데이터 연결 라인들(DNL)은 적어도 일부가 꺾인 형상을 가지고 제2 방향(DR2)과 경사진 방향으로 연장될 수 있다. 데이터 연결 라인들(DNL)은 데이터 구동부 방향으로 모이도록 연장되며, 데이터 구동부로부터 표시 영역(DA) 방향으로 퍼지는 형상의 데이터 팬 아웃부를 구성할 수 있다.
데이터 연결 라인들(DNL) 중 서로 인접하는 데이터 연결 라인들(DNL)은 서로 다른 층 상에 제공될 수 있다. 예를 들면, 서로 인접하는 데이터 연결 라인들(DNL) 중 하나, 예를 들면, 제1 데이터 연결 라인(DNL1)은 도 5 내지 도 7에 도시된 게이트 절연막(GI) 및 제1 층간 절연막(IL1) 사이에 제공될 수 있다. 따라서, 제1 데이터 연결 라인(DNL1)은 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 또한, 서로 인접하는 데이터 연결 라인들(DNL) 중 다른 하나, 예를 들면, 제2 데이터 연결 라인(DNL2)은 도 5 내지 도 7에 도시된 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2) 사이에 제공될 수 있다. 따라서, 제2 데이터 연결 라인(DNL2)은 캐패시터(Cst)의 상부 전극(UE)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 발명의 일 실시예에 있어서, 비표시 영역(NDA)의 폭을 줄이기 위하여 제1 데이터 연결 라인(DNL1) 및 제2 데이터 연결 라인(DNL2)의 간격은 제1 데이터 연결 라인(DNL1) 및 제2 데이터 연결 라인(DNL2)이 중첩하지 않는 범위에서 좁게 유지될 수 있다. 따라서, 무기 물질을 포함하는 제2 층간 절연막(IL2)의 표면은 제1 데이터 연결 라인(DNL1) 및 제2 데이터 연결 라인(DNL2)에 의하여 요철 형상을 가질 수 있다.
스캔 연결 라인들(SNL)은 구동부의 스캔 구동부(SDV)와 화소들(PXL)를 연결할 수 있다. 스캔 구동부(SDV)는 표시 영역(DA)에 인접하게 제공될 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV)는 복수의 스캔 스테이지들(SST)을 구비할 수 있다. 스캔 스테이지들(SST) 각각은 스캔 연결 라인들(SNL) 중 하나와 접속될 수 있다. 스캔 연결 라인들(SNL)은 스캔 스테이지들(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자를 연결하며, 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동될 수 있다. 스캔 스테이지들(SST)은 실질적으로 동일한 회로로 구현될 수 있다.
스캔 구동부(SDV)는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 형상에 대응되는 형상을 가질 수 있다. 즉, 제2 표시 영역(DA2)에 대응하는 스캔 구동부(SDV)의 제2 표시 영역(DA2)에 대응하는 영역은 경사진 형상을 가질 수 있다. 스캔 구동부(SDV)는 표시 영역(DA)의 가장자리를 따라 연장될 수 있다. 따라서, 스캔 스테이지들(SST)은 표시 영역(DA)의 가장자리를 따라 배열될 수 있다.
제1 표시 영역(DA1)에 대응하는 비표시 영역(NDA)에 제공된 스캔 연결 라인들(SNL)은 제1 방향(DR1)에 평행할 수 있다. 즉, 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 제2 방향(DR2)에서의 위치가 동일할 수 있다.
제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)에 제공된 스캔 연결 라인들(SNL)은 제1 방향(DR1)에 경사질 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 감싸는 형태로 제공되므로, 비표시 영역(NDA)의 제2 표시 영역(DA2)에 대응하는 부분은 경사지거나 곡선의 형상을 가질 수 있다. 따라서, 제2 표시 영역(DA2)에 대응하는 스캔 스테이지들(SST)은 비표시 영역(NDA)의 경사지거나 곡선 형상의 부분을 따라 배열될 수 있다. 그 결과, 제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)에 구비된 스캔 라인들(S)은 적어도 일부가 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 스캔 스테이지들(SST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 위치가 제2 방향(DR2)에서 상이하기 때문이다.
한편, 본 발명의 일 실시예에서는 제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)서, 스캔 스테이지들(SST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 위치가 제2 방향(DR2)에서 상이한 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 스캔 스테이지들(SST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 위치가 제2 방향(DR2)에서 동일할 수도 있다.
본 발명의 일 실시예에 있어서, 스캔 연결 라인들(SNL)은 도 5 내지 도 7에 도시된 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3) 사이에 제공될 수 있다. 따라서, 스캔 연결 라인들(SNL)은 연결 라인(CNL) 및 브릿지 패턴(BRP)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 한편, 도 8 내지 도 15에서는 스캔 스테이지(SST)의 출력 단자와 최외곽 화소(PXL)의 스캔 신호 입력 단자를 도시하지 않았으나, 스캔 스테이지(SST)의 출력 단자 및 최외곽 화소(PXL)의 스캔 신호 입력 단자는 스캔 연결 라인들(SNL)과 다른 층에 제공되거나, 동일한 층에 제공될 수도 있다.
발광 제어 연결 라인들(ENL)은 구동부의 발광 구동부(EDV) 및 화소들(PXL)을 연결할 수 있다. 발광 구동부(EDV)는 스캔 구동부(SDV)에 인접하게 제공될 수 있다. 발광 구동부(EDV)와 표시 영역(DA) 사이에는 스캔 구동부(SDV)가 위치할 수 있으며, 이에 따라 발광 구동부(EDV)는 스캔 구동부(SDV)보다 외곽쪽에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 구동부(EDV)는 복수의 발광 스테이지들(EST)을 구비할 수 있다. 발광 제어 연결 라인들(ENL)은 발광 스테이지(EST)의 출력 단자와 화소 행의 최외곽 화소의 발광 신호 입력 단자를 연결하며, 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동될 수 있다. 이와 같은 발광 스테이지들(EST)은 동일한 회로로 구현될 수 있다.
발광 구동부(EDV)는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 형상에 대응되는 형상을 가질 수 있다. 즉, 발광 구동부(EDV)의 제2 표시 영역(DA2)에 대응하는 영역은 경사지거나 곡선의 형상을 가질 수 있다.
발광 스테이지들(EST) 각각은 표시 영역(DA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 화소들(PXL)로 발광 제어 신호를 공급할 수 있다.
제1 표시 영역(DA1)에 대응하는 비표시 영역(NDA)에 제공된 발광 제어 연결 라인들(ENL)은 제1 방향(DR1)과 평행할 수 있다. 즉, 제1 발광 제어 스테이지(EST)의 출력 단자와 화소 행의 최외곽 화소의 발광 제어 신호 입력 단자의 제2 방향(DR2)에서의 위치가 동일할 수 있다.
제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)에 제공된 발광 제어 연결 라인들(ENL)은 제1 방향(DR1)에 경사질 수 있다. 비표시 영역(NDA)에 구비된 발광 제어 라인들(E)은 일 단부가 화소들(PXL)에, 타 단부가 발광 스테이지들(EST)에 각각 연결될 수 있다.
발광 구동부(EDV)의 제2 표시 영역(DA2)에 대응하는 영역은 경사지거나 곡선의 형상을 가지므로, 제2 표시 영역(DA2)에 대응하는 발광 스테이지들(EST) 또한 비표시 영역(NDA)의 경사지거나 곡선 형상의 부분을 따라 배열된다. 그 결과, 제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)에 구비된 발광 제어 연결 라인들(ENL)은 적어도 일부가 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 발광 스테이지들(EST)의 출력단자와 화소 행의 최외곽 화소의 발광 제어 신호 입력 단자에서의 위치가 제2 방향(DR2)에서 상이하기 때문이다.
한편, 본 발명의 일 실시예에서는 제2 표시 영역(DA2)에 대응하는 비표시 영역(NDA)서, 발광 스테이지들(EST)의 출력단자와 화소 행의 최외곽 화소의 발광 제어 신호 입력 단자의 위치가 제2 방향(DR2)에서 상이한 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 발광 스테이지들(EST)의 출력단자와 화소 행의 최외곽 화소의 발광 제어 신호 입력 단자의 위치가 제2 방향(DR2)에서 동일할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 제어 연결 라인들(ENL)은 도 5 내지 도 7에 도시된 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3) 사이에 제공될 수 있다. 따라서, 발광 제어 연결 라인들(ENL)은 연결 라인(CNL) 및 브릿지 패턴(BRP)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 한편, 도 8 내지 도 15에서는 발광 스테이지(EST)의 출력 단자와 최외곽 화소(PXL)의 발광 제어 신호 입력 단자를 도시하지 않았으나, 발광 스테이지(EST)의 출력 단자 및 최외곽 화소(PXL)의 발광 제어 신호 입력 단자는 발광 제어 연결 라인들(ENL)과 다른 층에 제공되거나, 동일한 층에 제공될 수도 있다.
전원 라인들(PL)은 화소들(PXL)에 연결되어, 화소들(PXL)에 제1 전원(ELVDD)을 인가할 수 있다. 본 발명의 일 실시예에 있어서, 전원 라인들(PL)은 비표시 영역(NDA)에서 연장된 제1 전원 라인(PL1), 및 제1 전원 라인(PL1)에서 분기되어 화소들(PXL)에 연결되는 전원 연결 라인들(PL2)을 포함할 수 있다. 여기서, 전원 라인들(PL) 중 적어도 전원 연결 라인들(PL2)은 도 5 내지 도 7에 도시된 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3) 사이에 제공될 수 있다. 따라서, 전원 연결 라인들(PL2)은 연결 라인(CNL) 및 브릿지 패턴(BRP)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전원 라인(PL1)은 전원 연결 라인들(PL2)과 동일한 층 상에 제공될 수 있다. 즉, 제1 전원 라인(PL1)은 전원 연결 라인들(PL2)과 동일한 물질로 동일한 동일한 공정에서 형성될 수 있다. 이 경우, 발광 스테이지(EST)의 출력 단자 및 최외곽 화소(PXL)의 발광 제어 신호 입력 단자는 발광 제어 연결 라인들(ENL)과 다른 층에 제공될 수 있다. 한편, 본 실시예에서는 제1 전원 라인(PL1)이 전원 연결 라인들(PL2)과 동일한 층 상에 제공됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 전원 라인(PL1)은 전원 연결 라인들(PL2)과 다른 층 상에 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 비표시 영역(NDA)에서, 스캔 구동부(SDV)와 화소들(PXL) 사이의 영역은 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)이 제공되는 배선 연결 영역일 수 있다. 즉, 배선 연결 영역에는 데이터 연결 라인들(DNL), 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)이 제공될 수 있다. 또한, 배선 연결 영역에서, 스캔 연결 라인들(SNL)은 스캔 구동부(SDV)와 화소들(PXL)을 연결하고, 발광 제어 연결 라인들(ENL)은 발광 구동부(EDV)와 화소들(PXL)을 연결하며, 전원 연결 라인들(PL2)은 제1 전원 라인(PL1)과 화소들(PXL)을 연결할 수 있다.
배선 연결 영역에서, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)은 데이터 연결 라인들(DNL)과 교차할 수 있다. 따라서, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)은 제2 층간 절연막(IL2)의 요철 형상에 대응하는 요철 형상을 가질 수 있다.
또한, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2) 중 하나의 화소 행에 연결되는 스캔 연결 라인(SNL), 발광 제어 연결 라인(ENL) 및 전원 연결 라인(PL2)은 서로 평행할 수 있다.
도 9 내지 도 12에 도시된 바와 같이, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2) 중 서로 인접하는 라인들 사이의 제2 층간 절연막(IL2) 상에는 제1 절연 패턴들(BIP1)이 제공될 수 있다. 제1 절연 패턴들(BIP1)의 적어도 일부는 데이터 연결 라인들(DNL)과 스캔 연결 라인들(SNL) 사이에 제공될 수 있다. 즉, 제1 절연 패턴들(BIP1)의 적어도 일부는 데이터 연결 라인들(DNL)과 스캔 연결 라인들(SNL)과 중첩할 수 있다.
제1 절연 패턴들(BIP1)은 벤딩 절연막(도 3의 "BIL" 참조)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 즉, 제1 절연 패턴들(BIP1)은 제2 층간 절연막(IL2)의 형성 공정과 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 라인들(PL)의 형성 공정 사이에 형성될 수 있다.
또한, 도 9 및 도 13 내지 도 15에 도시된 바와 같이, 비표시 영역(NDA)에서 제1 절연 패턴들(BIP1)은 제2 층간 절연막(IL2) 전체를 커버하는 형상을 가질 수도 있다. 즉, 제1 절연 패턴들(BIP1)이 서로 연결되어 절연 패턴막을 구성할 수 있다. 또한, 제1 절연 패턴들(BIP)은 벤딩 절연막(BIL)이 연장된 형상을 가질 수 있다. 따라서, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 라인들(PL)은 제1 절연 패턴들(BIP1) 상에 제공될 수 있다.
제1 절연 패턴들(BIP1)은 유기 물질을 포함하므로, 제2 층간 절연막(IL2)의 요철 패턴을 평탄화시킬 수 있다. 즉, 제1 절연 패턴들(BIP1)의 표면은 평탄한 형상을 가질 수 있다. 따라서, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)의 형성 공정에서, 제2 층간 절연막(IL2)의 요철 패턴 중 요부에 도전성 물질이 잔류하는 것을 방지할 수 있다. 이에 따라, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2) 중 서로 인접하는 라인들 사이에 쇼트(short)가 발생하는 것을 방지할 수 있다.
만약, 표시 장치가 제1 절연 패턴들(BIP1)을 포함하지 않는다면, 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2)의 형성 공정에서, 제2 층간 절연막(IL2)의 요부에 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인(PL2)에 포함되는 도전성 물질이 잔류할 수 있다. 제2 층간 절연막(IL2)의 요부에 도전성 물질이 잔류하면, 제2 층간 절연막(IL2) 상의 스캔 연결 라인들(SNL), 발광 제어 연결 라인들(ENL) 및 전원 연결 라인들(PL2) 중 서로 인접하는 라인들 간에 쇼트를 유발할 수 있다.
도 16은 도 1의 EA3 영역의 확대도이며, 도 17은 도 16의 EA4 영역의 확대도이며, 도 18 및 도 21은 도 17의 VII-VII' 라인에 따른 단면도이며, 도 19 및 도 22는 도 17의 VIII-VIII' 라인에 따른 단면도이며, 도 20 및 도 23은 도 17의 IX-IX' 라인에 따른 단면도이다. 도 16에 도시된 EA3 영역은 도 1에 도시된 제1 플랫 영역(FA1) 및 벤딩 영역(BA)의 일부로, 제1 플랫 영역(FA1)의 데이터 팬 아웃부를 포함한다.
도 1 내지 도 3 및 도 16 내지 도 23을 참조하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)에는 구동부가 제공되며, 비표시 영역(NDA)의 배선부(LP)는 표시 영역(DA)의 화소들(PXL)과 구동부를 연결할 수 있다. 또한, 비표시 영역(NDA)은 그 일부로부터 돌출된 부가 영역(ADA)을 더 포함할 수 있다.
기판(SUB)은 적어도 일부가 가요성을 가지며 일 방향으로 접힌 벤딩 영역(BA; bent area)과 벤딩 영역(BA)의 적어도 일측에 제공되며 접히지 않고 편평한 플랫 영역(FA; flat area)으로 구분될 수 있다. 플랫 영역(FA)은 벤딩 영역(BA)을 사이에 두고 서로 이격된 제1 플랫 영역(FA1)과 제2 플랫 영역(FA2)을 포함할 수 있다. 제1 플릿 영역(FA1)은 표시 영역(DA), 비표시 영역(NDA) 및 부가 영역(ADA)의 일부일 수 있다. 벤딩 영역(BA)은 표시 영역(DA)으로부터 이격될 수 있다. 즉, 벤딩 영역(BA)은 부가 영역(ADA) 내에 제공될 수 있다.
구동부는 데이터 구동부(미도시), 스캔 구동부(미도시), 발광 구동부(미도시)를 포함할 수 있다.
비표시 영역(NDA)의 배선부(LP)는 구동부로부터 각 화소(PXL)에 신호를 제공하며, 표시 영역(DA)의 스캔 라인들에 연결되는 스캔 연결 라인들(미도시), 표시 영역(DA)의 발광 제어 라인들에 연결되는 발광 제어 연결 라인들(미도시), 표시 영역(DA)의 데이터 라인들에 연결되는 데이터 연결 라인들(DNL), 화소들(PXL)에 제1 전원을 인가하는 제1 전원 라인(PL1), 및 화소들(PXL)에 제2 전원을 인가하는 제2 전원 라인(MPL)을 포함할 수 있다.
데이터 연결 라인들(DNL)은 데이터 구동부와 화소 열들을 연결할 수 있다. 데이터 연결 라인들(DNL)의 적어도 일부는 제2 방향(DR2)과 경사진 방향으로 연장될 수 있다. 예를 들면, 데이터 연결 라인들(DNL)의 일측은 데이터 구동부 방향으로 모이도록 연장되며, 데이터 구동부로부터 표시 영역(DA) 방향으로 퍼지는 형상의 데이터 팬 아웃부를 구성할 수 있다. 즉, 데이터 팬 아웃부는 제1 플랫 영역(FA1) 중 벤딩 영역(BA)에 인접한 일부에 제공될 수 있다.
데이터 팬 아웃부에서, 데이터 연결 라인들(DNL) 중 서로 인접하는 데이터 연결 라인들(DNL)은 서로 다른 층 상에 제공될 수 있다. 예를 들면, 서로 인접하는 데이터 연결 라인들(DNL) 중 하나, 예를 들면, 제1 데이터 연결 라인(DNL1)은 도 5 내지 도 7에 도시된 게이트 절연막(GI) 및 제1 층간 절연막(IL1) 사이에 제공될 수 있다. 따라서, 제1 데이터 연결 라인(DNL1)은 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 또한, 서로 인접하는 데이터 연결 라인들(DNL) 중 다른 하나, 예를 들면, 제2 데이터 연결 라인(DNL2)은 도 5 내지 도 7에 도시된 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2) 사이에 제공될 수 있다. 따라서, 제2 데이터 연결 라인(DNL2)은 캐패시터(Cst)의 상부 전극(UE)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 데이터 연결 라인(DNL2) 상에 제공되는 제2 층간 절연막(IL2)의 표면은 제1 데이터 연결 라인(DNL1) 및 제2 데이터 연결 라인(DNL2)에 의하여 요철 형상을 가질 수 있다.
제1 전원 라인(PL1)은 화소들(PXL)에 제1 전원(ELVDD)을 인가하며, 제2 전원 라인(MPL)은 화소들에 제2 전원(ELVSS)를 인가할 수 있다.
데이터 팬 아웃부에서, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL)은 도 5 내지 도 7에 도시된 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3) 사이에 제공될 수 있다. 따라서, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL)은 연결 라인(CNL) 및 브릿지 패턴(BRP)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
도 17 내지 도 20에 도시된 바와 같이, 데이터 팬 아웃부에서, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL) 사이의 제2 층간 절연막(IL2) 상에는 제2 절연 패턴(BIP2)이 제공될 수 있다. 제2 절연 패턴들(BIP2)의 적어도 일부는 데이터 연결 라인들(DNL)과 제1 전원 라인(PL1) 사이, 및 데이터 연결 라인들(DNL)과 제2 전원 라인(MPL) 사이에 제공될 수 있다. 즉, 제2 절연 패턴들(BIP2)의 적어도 일부는 데이터 연결 라인들(DNL) 및 제1 전원 라인(PL1)과 중첩할 수 있으며, 및 데이터 연결 라인들(DNL) 및 제2 전원 라인(MPL)과 중첩할 수 있다.
제2 절연 패턴(BIP2)은 벤딩 절연막(BIL)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 즉, 제2 절연 패턴(BIP2)은 제2 층간 절연막(IL2)의 형성 공정과, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL)의 형성 공정 사이에서 형성될 수 있다.
또한, 도 17 및 도 21 내지 도 23에 도시된 바와 같이, 데이터 팬 아웃부에서, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL) 사이의 제2 층간 절연막(IL2) 상에 제공된 제2 절연 패턴(BIP2)은 벤딩 절연막(BIL)이 연장된 형상을 가질 수 있다. 또한, 제2 절연 패턴(BIP2)은 데이터 팬 아웃부 전체를 커버할 수도 있다.
제2 절연 패턴(BIP2)은 유기 물질을 포함하므로, 제2 층간 절연막(IL2)의 요철 패턴을 평탄화시킬 수 있다. 즉, 제2 절연 패턴(BIP2)의 표면은 평탄한 형상을 가질 수 있다. 따라서, 제2 절연 패턴(BIP2)은 제1 전원 라인(PL1) 및 제2 전원 라인(MPL)의 형성 공정에서, 제2 층간 절연막(IL2)의 요철 패턴 중 요부에 도전성 물질이 잔류하는 것을 방지할 수 있다. 이에 따라, 제1 전원 라인(PL1) 및 제2 전원 라인(MPL) 사이에 쇼트(short)가 발생하는 것이 방지될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 형태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 형태도 포함하는 것으로 해석되어야 한다.
DV: 발광 구동부
SDV: 스캔 구동부
IL1, IL2, IL3 : 제1 내지 제3 층간 절연막
PL: 전원 라인
DA: 표시 영역
NDA: 비표시 영역
PXL: 화소
T1, T2, …, T7 : 제1 내지 제7 트랜지스터
SUB : 기판
BIP1, BIP2: 절연 패턴

Claims (17)

  1. 표시 영역, 상기 표시 영역의 적어도 일측에 제공된 비표시 영역, 상기 비표시 영역의 일부로부터 돌출된 부가 영역, 및 상기 부가 영역에 제공된 벤딩 영역을 포함한 기판;
    상기 표시 영역에 제공된 복수의 화소들;
    상기 비표시 영역에서 상기 기판 상에 배치되고, 상기 비표시 영역을 따라 연장된 제1 배선들;
    상기 제1 배선들과 상기 기판 상에 배치된 제1 절연층;
    상기 비표시 영역에서 상기 제1 절연층 상에 배치된 제2 배선들;
    상기 비표시 영역에서 상기 제2 배선들 상에 배치하고 상기 제1 배선들과 상기 제2 배선들에 의해 형성된 상면 요철을 가지며 상기 벤딩 영역에서 상기 기판을 노출하는 개구부를 포함하는 제2 절연층;
    유기 물질을 포함하고 상기 개구부를 채우는 벤딩 절연층;
    상기 비표시 영역에서 상기 제2 절연층 상에 배치된 제3 배선들; 및
    상기 제2 절연층 상에 배치되고 평면 상에서 볼 때 적어도 인접한 제3 배선들 사이에 위치하고 상기 상면 요철을 평탄화하며, 상기 벤딩 절연층과 동일한 물질을 포함하는 유기 절연층을 포함하고,
    상기 제3 배선들은 상기 비표시 영역에서 상기 유기 절연층을 사이에 두고 상기 제1 및 제2 배선들과 교차하고,
    상기 유기 절연층의 일부는 상기 제1 배선들과 상기 제3 배선들 사이 및 상기 제2 배선들과 상기 제3 배선들 사이에 위치하는, 표시 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 유기 절연층은 상기 제2 절연층 상의 상기 비표시 영역에만 배치되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 유기 절연층은 상기 벤딩 절연층과 동일 공정으로 형성되고,
    상기 벤딩 절연층과 상기 유기 절연층은 서로 동일한 층에 제공되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 배선들의 폭이 상기 제1 및 제2 배선들의 폭보다 큰, 표시 장치.
  6. 제4 항에 있어서,
    상기 제3 배선들 사이의 간격은 상기 제1 배선들 사이의 간격과 상기 제2 배선들 사이의 간격보다 넓은, 표시 장치.
  7. 제6 항에 있어서,
    평면 상에서 볼 때, 상기 유기 절연층은 적어도 인접한 제3 배선들 사이에 배치되는, 표시 장치.
  8. 제6 항에 있어서,
    상기 비표시 영역에 위치하고 상기 화소들에 데이터 신호를 공급하는 데이터 연결 라인들;
    상기 비표시 영역에 위치하고 상기 화소들에 스캔 신호를 공급하는 스캔 연결 라인들;
    상기 비표시 영역에 위치하고 상기 화소들에 전원을 공급하는 전원 연결 라인들; 및
    상기 비표시 영역에 위치하고 상기 화소들에 발광 제어 신호를 공급하는 발광 제어 연결 라인들을 더 포함하고,
    평면 상에서 볼 때, 상기 스캔 연결 라인들, 상기 전원 연결 라인들, 및 상기 발광 제어 연결 라인들은 상기 데이터 연결 라인들과 교차하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 부가 영역으로부터 상기 비표시 영역으로 연장되며, 상기 전원 연결 라인들과 연결되어 상기 화소들에 제1 전원을 공급하는 제1 전원 라인; 및
    상기 부가 영역으로부터 상기 비표시 영역으로 연장되며 상기 화소들에 제2 전원을 공급하는 제2 전원 라인을 더 포함하고,
    상기 데이터 연결 라인들은 상기 제1 전원 라인과 상기 제2 전원 라인에 교차하도록 상기 부가 영역으로 연장되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전원의 전압은 상기 제2 전원의 전압과 상이하고,
    상기 제1 전원 라인과 상기 제2 전원 라인은 상기 제2 절연층 상에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전원 라인의 일부는 상기 유기 절연층 상에 배치되는, 표시 장치.
  12. 제10 항에 있어서,
    상기 제3 배선들은 상기 제1 전원 라인과 상기 제2 전원 라인을 포함하고,
    상기 제1 전원 라인과 상기 제2 전원 라인은 서로 이격되게 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    평면 상에서 볼 때, 상기 유기 절연층은 상기 제1 전원 라인과 상기 제2 전원 라인 사이에 배치되는, 표시 장치.
  14. 제9 항에 있어서,
    상기 데이터 연결 라인들은 상기 기판 상에 배치된 제1 데이터 연결 라인들 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 제2 데이터 연결 라인들을 포함하고,
    상기 제1 배선들은 상기 제1 데이터 연결 라인들을 포함하고,
    상기 제2 배선들은 상기 제2 데이터 연결 라인들을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 배선들은 상기 스캔 연결 라인들, 상기 전원 연결 라인들, 및 상기 발광 제어 연결 라인들을 포함하고,
    평면 상에서 볼 때, 상기 스캔 연결 라인들, 상기 전원 연결 라인들, 및 상기 발광 제어 연결 라인들은 서로 이격되게 배치되는, 표시 장치.
  16. 제14 항에 있어서,
    상기 개구부를 채우는 상기 벤딩 절연층은 상기 기판과 상기 데이터 연결 라인들의 일부 사이에 제공되는, 표시 장치.
  17. 표시 영역, 상기 표시 영역의 적어도 일측에 제공된 비표시 영역, 상기 비표시 영역의 일부로부터 돌출된 부가 영역, 및 상기 부가 영역에 제공된 벤딩 영역을 포함한 기판;
    상기 표시 영역에 제공된 복수의 화소들;
    상기 비표시 영역에서 상기 기판 상에 배치되고, 상기 비표시 영역을 따라 연장된 제1 배선들;
    상기 제1 배선들과 상기 기판 상에 배치된 제1 절연층;
    상기 비표시 영역에서 상기 제1 절연층 상에 배치된 제2 배선들;
    상기 비표시 영역에서 상기 제2 배선들 상에 배치하고 상기 제1 배선들과 상기 제2 배선들에 의해 형성된 상면 요철을 가지며 상기 벤딩 영역에서 상기 기판을 노출하는 개구부를 포함하는 제2 절연층;
    유기 물질을 포함하고 상기 개구부를 채우는 벤딩 절연층;
    상기 비표시 영역에서 상기 제2 절연층 상에 배치된 제3 배선들; 및
    상기 제2 절연층 상에 배치되고 평면 상에서 볼 때 적어도 인접한 제3 배선들 사이에 위치하고 상기 상면 요철을 평탄화하며, 상기 벤딩 절연층과 동일한 물질을 포함하는 유기 절연층을 포함하고,
    상기 제3 배선들은 상기 비표시 영역에서 상기 유기 절연층을 사이에 두고 상기 제1 및 제2 배선들과 교차하고,
    상기 유기 절연층은 상기 제2 절연층 상의 상기 비표시 영역에만 배치되는, 표시 장치.
KR1020210180141A 2017-08-29 2021-12-15 표시 장치 KR102476724B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210180141A KR102476724B1 (ko) 2017-08-29 2021-12-15 표시 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170109554A KR102341412B1 (ko) 2017-08-29 2017-08-29 표시 장치
KR1020210180141A KR102476724B1 (ko) 2017-08-29 2021-12-15 표시 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170109554A Division KR102341412B1 (ko) 2017-08-29 2017-08-29 표시 장치

Publications (2)

Publication Number Publication Date
KR20210157382A KR20210157382A (ko) 2021-12-28
KR102476724B1 true KR102476724B1 (ko) 2022-12-15

Family

ID=65437574

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170109554A KR102341412B1 (ko) 2017-08-29 2017-08-29 표시 장치
KR1020210180141A KR102476724B1 (ko) 2017-08-29 2021-12-15 표시 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170109554A KR102341412B1 (ko) 2017-08-29 2017-08-29 표시 장치

Country Status (3)

Country Link
US (3) US10790348B2 (ko)
KR (2) KR102341412B1 (ko)
CN (1) CN109427866B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102587229B1 (ko) 2016-04-22 2023-10-12 삼성디스플레이 주식회사 표시 장치
JP6917806B2 (ja) * 2017-06-30 2021-08-11 株式会社ジャパンディスプレイ 表示装置
KR102341412B1 (ko) * 2017-08-29 2021-12-22 삼성디스플레이 주식회사 표시 장치
CN208141792U (zh) 2018-05-28 2018-11-23 北京京东方技术开发有限公司 移位寄存器单元、电路结构、驱动电路及显示装置
CN109742128B (zh) * 2019-01-28 2021-01-01 昆山国显光电有限公司 显示器及其显示面板
KR20200113065A (ko) * 2019-03-20 2020-10-06 삼성디스플레이 주식회사 표시 장치
US12101974B2 (en) * 2019-03-28 2024-09-24 Sharp Kabushiki Kaisha Display device
KR102709147B1 (ko) * 2019-05-24 2024-09-26 삼성디스플레이 주식회사 표시 장치
KR20210000383A (ko) 2019-06-25 2021-01-05 엘지디스플레이 주식회사 전계 발광 표시 장치
KR20210013460A (ko) * 2019-07-25 2021-02-04 삼성디스플레이 주식회사 디스플레이 장치
KR20210109699A (ko) * 2020-02-27 2021-09-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210119001A (ko) * 2020-03-23 2021-10-05 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN111782080A (zh) * 2020-06-28 2020-10-16 合肥维信诺科技有限公司 显示面板和显示装置
US20230178564A1 (en) * 2021-12-08 2023-06-08 Wuhan China Star Optoelectronics Technology Co., Ltd. Display panel and display device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170092230A1 (en) 2015-09-30 2017-03-30 Semiconductor Energy Laboratory Co., Ltd. Electronic device, display device, method for manufacturing the same, and system including a plurality of display devices

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3272848B2 (ja) 1994-01-05 2002-04-08 株式会社日立製作所 液晶表示素子
KR100831280B1 (ko) 2001-12-26 2008-05-22 엘지디스플레이 주식회사 액정표시장치
US20050184392A1 (en) 2004-02-23 2005-08-25 Kun-Hong Chen Method for fabricating interconnect and interconnect fabricated thereby
CN1822385B (zh) * 2005-01-31 2013-02-06 株式会社半导体能源研究所 显示装置及含有其的电子设备
JP4816297B2 (ja) 2006-07-21 2011-11-16 三菱電機株式会社 実装端子基板及びこれを用いた表示装置
US20080204618A1 (en) 2007-02-22 2008-08-28 Min-Kyung Jung Display substrate, method for manufacturing the same, and display apparatus having the same
KR20080003962U (ko) 2007-03-14 2008-09-19 이미지랩(주) 플렉서블 멀티 디스플레이 장치
KR100836472B1 (ko) * 2007-03-22 2008-06-09 삼성에스디아이 주식회사 반도체장치 및 그 제조방법
CN101295717B (zh) * 2007-04-25 2010-07-14 北京京东方光电科技有限公司 薄膜晶体管面板及其制造方法
TW201022779A (en) * 2008-12-12 2010-06-16 Au Optronics Corp Pixel array and manufacturing method thereof
KR101648806B1 (ko) 2009-07-20 2016-08-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR101368608B1 (ko) * 2009-12-01 2014-02-27 샤프 가부시키가이샤 액티브 매트릭스 기판 및 표시 장치
KR101881020B1 (ko) * 2010-12-02 2018-07-24 삼성디스플레이 주식회사 액정 표시 장치 및 그 형성 방법
TWI445170B (zh) * 2010-12-03 2014-07-11 Au Optronics Corp 有機發光二極體畫素陣列
JP5720222B2 (ja) * 2010-12-13 2015-05-20 ソニー株式会社 表示装置及び電子機器
KR101885806B1 (ko) * 2012-05-01 2018-08-06 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101921965B1 (ko) 2012-08-07 2018-11-27 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기발광 표시장치
KR102025835B1 (ko) * 2012-11-26 2019-11-27 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR102018284B1 (ko) * 2013-02-28 2019-09-05 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR102076666B1 (ko) 2013-04-11 2020-02-12 엘지디스플레이 주식회사 플렉서블 표시패널
KR102047729B1 (ko) 2013-04-30 2019-11-22 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR102066087B1 (ko) 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
KR102081287B1 (ko) 2013-06-07 2020-02-26 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조방법
US9472507B2 (en) 2013-06-17 2016-10-18 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
KR102085274B1 (ko) 2013-06-21 2020-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20160002018A (ko) 2014-06-30 2016-01-07 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102241248B1 (ko) * 2014-09-23 2021-04-16 삼성디스플레이 주식회사 곡면형 표시 장치
US9349758B2 (en) * 2014-09-30 2016-05-24 Lg Display Co., Ltd. Flexible display device with divided power lines and manufacturing method for the same
KR102199359B1 (ko) 2014-10-13 2021-01-07 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9535522B2 (en) * 2014-12-22 2017-01-03 Lg Display Co., Ltd. Flexible organic light emitting diode display device
KR102239481B1 (ko) * 2014-12-31 2021-04-13 엘지디스플레이 주식회사 디스플레이 장치
KR102334553B1 (ko) 2015-08-13 2021-12-03 엘지디스플레이 주식회사 플렉서블 표시장치
US10444877B2 (en) * 2015-12-27 2019-10-15 Lg Display Co., Ltd. Display device with touch sensor
KR102426742B1 (ko) * 2015-12-31 2022-07-27 엘지디스플레이 주식회사 어레이 기판 및 이를 포함하는 표시 장치
US10354578B2 (en) * 2016-04-15 2019-07-16 Samsung Display Co., Ltd. Display device
KR102587229B1 (ko) 2016-04-22 2023-10-12 삼성디스플레이 주식회사 표시 장치
KR102457244B1 (ko) * 2016-05-19 2022-10-21 삼성디스플레이 주식회사 표시 장치
JP6815159B2 (ja) * 2016-10-14 2021-01-20 株式会社ジャパンディスプレイ 表示装置
KR102615687B1 (ko) * 2016-11-15 2023-12-21 삼성디스플레이 주식회사 표시 장치
KR102619425B1 (ko) * 2016-11-21 2023-12-29 엘지디스플레이 주식회사 표시장치
KR102676492B1 (ko) * 2016-11-30 2024-06-18 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 이용한 표시패널
KR20180096875A (ko) * 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치
JP6912080B2 (ja) * 2017-06-09 2021-07-28 株式会社Ｊｏｌｅｄ 有機ｅｌ表示パネル
KR102341412B1 (ko) * 2017-08-29 2021-12-22 삼성디스플레이 주식회사 표시 장치
CN107978622B (zh) * 2017-11-22 2020-08-11 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板和显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170092230A1 (en) 2015-09-30 2017-03-30 Semiconductor Energy Laboratory Co., Ltd. Electronic device, display device, method for manufacturing the same, and system including a plurality of display devices

Also Published As

Publication number Publication date
US20190067404A1 (en) 2019-02-28
CN109427866B (zh) 2023-10-13
CN109427866A (zh) 2019-03-05
KR20210157382A (ko) 2021-12-28
US20210028269A1 (en) 2021-01-28
US10790348B2 (en) 2020-09-29
US11696476B2 (en) 2023-07-04
US20220028961A1 (en) 2022-01-27
KR102341412B1 (ko) 2021-12-22
US11145708B2 (en) 2021-10-12
KR20190025120A (ko) 2019-03-11

Similar Documents

Publication Publication Date Title
KR102476724B1 (ko) 표시 장치
KR102632907B1 (ko) 표시 장치
KR102670801B1 (ko) 표시 장치
KR102613863B1 (ko) 표시 장치
KR102615687B1 (ko) 표시 장치
CN107301831B (zh) 显示装置
KR102611958B1 (ko) 표시 장치
KR102417989B1 (ko) 표시 장치
KR102559544B1 (ko) 표시 장치
KR102605283B1 (ko) 표시 장치
KR102666831B1 (ko) 표시 장치
EP3293767A2 (en) Display device having conductive patterns with reduced display element overlap
KR20180129007A (ko) 표시 장치
KR102718854B1 (ko) 표시 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right