KR100769194B1 - 평판표시장치와 그 제조방법, 화질제어 방법 및 장치 - Google Patents

평판표시장치와 그 제조방법, 화질제어 방법 및 장치 Download PDF

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Abstract

본 발명은 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치에 관한 것이다.
본 발명에 따른 평판표시장치의 제조방법은, 평판표시장치의 검사공정에서, 상기 평판표시장치에 테스트 데이터를 인가하여 상기 평판표시장치에서 불량 픽셀의 유무 및 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 유무를 검사하는 단계와; 상기 불량 픽셀에 인접한 정상 픽셀과 상기 불량 픽셀을 전기적으로 연결하여 링크 픽셀을 형성하는 단계와; 상기 무라의 위치를 지시하는 위치 데이터, 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 평판표시장치의 보상 데이터 기록공정에서, 상기 위치 데이터들과 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함한다.

Description

평판표시장치와 그 제조방법, 화질제어 방법 및 장치{Flat Display Apparatus, Fabricating Method, Picture Quality Controling Method And Apparatus Thereof}
도 1a 내지 1e는 무라의 다양한 형상 예를 나타내는 도면.
도 2a 내지 2c는 불량 픽셀이 암점화되었을 때 다양한 계조에서의 불량 픽셀의 인지정도를 나타내는 도면.
도 3은 백 라이트에 의한 휘선에 의한 화질 결함을 나타내는 도면.
도 4는 본 발명의 실시예에 따른 평판표시장치의 제조방법을 단계적으로 나타내는 도면.
도 5는 본 발명의 실시예에 따른 리페어 공정을 개략적으로 설명하기 위한 도면.
도 6은 감마특성을 나타내는 도면.
도 7은 본 발명의 제1 실시예에 따른 리페어 공정을 설명하기 위하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 평면도.
도 8는 리페어 공정 후 도 7에서 선 "Ⅰ-Ⅰ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 9는 본 발명의 제1 실시예에 따른 리페어 공정에서 W-CVD 공정을 단계적으로 나타내는 단면도.
도 10은 본 발명의 제2 실시예에 따른 리페어 공정을 설명하기 위하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 평면도.
도 11은 리페어 공정 후 도 10에서 선 "Ⅱ-Ⅱ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 12는 리페어 공정 전 도 10에서 선 "Ⅱ-Ⅱ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 13은 본 발명의 제3 실시예에 따른 리페어 공정을 설명하기 위하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 평면도.
도 14는 리페어 공정 후 도 13에서 선 "Ⅲ-Ⅲ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 15는 본 발명의 제4 실시예에 따른 리페어 공정을 설명하기 위하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 평면도.
도 16은 리페어 공정 후 도 15에서 선 "Ⅳ-Ⅳ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 17은 리페어 공정 전 도 12에서 선 "Ⅳ-Ⅳ'"를 절치하여 불량 픽셀과 그와 이웃하는 동일 색의 정상 픽셀을 보여 주는 단면도.
도 18은 프레임 레이트 컨트롤 방법의 예를 나타내는 도면.
도 19는 디더링 방법의 예를 나타내는 도면.
도 20은 프레임 레이트 컨트롤과 디더링을 혼합한 방법의 예를 나타내는 도면.
도 21은 프레임 레이트 컨트롤과 디더링을 혼합한 방법의 다른 예를 나타내는 도면.
도 22a는 무라 보상 데이터를 설명하기 위한 무라의 예를 나타내는 도면.
도 22b는 충전특성 보상 데이터를 설명하기 위한 링크 픽셀의 예를 나타내는 도면.
도 22c는 무라의 위치와 링크 픽셀의 위치가 중첩되는 예를 나타내는 도면.
도 23은 본 발명의 실시예에 따른 평판표시장치를 개략적으로 나타내는 도면.
도 24는 본 발명의 실시예에 따른 평판표시장치를 나타내는 도면.
도 25는 도 24에 도시된 보상회로를 나타내는 도면.
도 26은 도 25에 도시된 보상부의 제1 실시예를 나타내는 도면.
도 27은 도 26에 도시된 프레임 레이트 컨트롤 제어부를 나타내는 도면.
도 28은 도 25에 도시된 보상부의 제2 실시예를 나타내는 도면.
도 29는 도 28에 도시된 디더링 제어부를 나타내는 도면.
도 30은 도 25에 도시된 보상부의 제3 실시예를 나타내는 도면.
도 31은 도 30에 도시된 프레임 레이트 컨트롤 및 디더링 제어부를 나타내는 도면.
<도면의 주요 부호에 대한 설명>
삭제
51 : 보상부
51a : 제1 보상부
51b : 제2 보상부
53 : 메모리
55 : 레지스터
57 : 인터페이스 회로
101 : 데이터 구동회로
102 : 게이트 구동회로
103 : 표시패널
104 : 타이밍 컨트롤러
105 : 보상회로
106 : 데이터 라인
108 : 게이트 라인
110 : 구동부
161, 181, 201 : 위치 판단부
162, 182, 202 : 계조 판단부
163, 183, 203 : 어드레스 생성부
164 : FRC 제어부
165, 173, 185, 193, 205, 222 : 연산기
171, 191, 211 : 보상값 판정부
172, 223 : 프레임 수 감지부
192, 224 : 픽셀 위치 감지부
184 : 디더링 제어부
204 : FRC 및 디더링 제어부
본 발명은 표시장치에 관한 것으로, 특히 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치에 관한 것이다.
최근 음극선관(Cathode Ray Tude)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 대두되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출표시장치(Field Emission Display), 플라즈마표시패널(Plasma Display Panel) 및 유기발광소자(Organic Light Emitting Diode)표시장치 등이 있다.
이와 같은 평판표시장치들은 화상을 표시하기 위한 표시패널을 구비하며, 이러한 표시패널에는 테스트 과정에서 화질 결함이 발견되고 있다. 이러한 화질 결함에는 무라(Mura), 불량 픽셀에 의한 휘점, 백 라이트에 의한 휘선 등이 있다.
'무라'란 표시화면상 휘도차를 수반하는 표시얼룩을 말한다. 즉, 표시패널상의 무라 영역과 비무라 영역에 동일한 신호를 인가했을 경우 무라 영역에 표시되는 화상은 비무라 영역에 표시되는 화상에 비하여 어둡거나 밝게 표시되거나, 색감이 다르게 나타나게 된다. 이러한 무라는 대부분 표시패널의 제조 공정상 발생하며, 그 발생 원인에 따라 점, 선, 띠, 원, 다각형 등과 같은 정형적인 형상을 가지기도 하고 부정형적인 형상을 가지기도 한다. 이와 같이 다양한 형상을 가지는 무라의 예를 도1a 내지 도1e에 도식화하여 나타었다. 이 중, 도 1a 내지 도 1c에서 보는 바와 같은 수직 띠 형상의 무라는 주로 중첩노광, 렌즈수차 등의 원인으로 발생하며, 도 1d에서 보는 바와 같은 점 형상의 무라는 주로 이물질 등에 의해 발생한다. 무라는 그 정도에 따라 제품의 불량으로 이어지기도 하며, 무라로 인한 제품의 불량은 수율을 떨어뜨려 비용을 상승시킨다. 또한, 이러한 무라가 발견된 제품이 양품으로 출하된다 하더라도, 무라로 인하여 저하된 화질은 제품의 신뢰도를 떨어뜨리게 된다. 따라서, 무라에 의한 화질 결함을 개선하기 위하여 다양한 방법들이 제안되어 왔다. 하지만, 종래의 개선 방안들은 대부분 제조 공정상에서 문제점을 해결하고자 하는 것들이었고, 개선된 공정상에서 발생하는 무라에 대하여는 적절히 대처하기가 어려운 단점이 있다.
표시패널상의 불량 픽셀은 신호배선의 쇼트(short) 및 단선(open), 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 함)의 불량, 전극 패턴의 불량 등에 의해 발생한다. 이러한 불량 픽셀에 의한 화질 결함은 표시화면에서 암점 또는 휘점으로 나타나게 되는데, 휘점이 암점에 비하여 육안으로 느끼는 인지정도가 상대 적으로 크기 때문에, 종래의 일반적인 리페어 공정에서는 휘점으로 나타나는 불량 픽셀을 암점화시킴으로써 화질 결함을 극복하고자 하였다. 그런데, 도 2a에서 보는 바와 같이 암점화된 불량 픽셀은 블랙 계조의 표시화면에서는 거의 인지되지 않지만, 도 2b 및 도 2c에서 보는 바와 같이 중간 계조및 화이트 계조의 표시화면에서는 암점화된 불량 서브픽셀(10)이 휘점에 비하여 육안으로 느끼는 인지정도는 작더라도 여전히 표시화상에서 어두운 점으로 확연히 인지되는 문제점이 있다.
백 라이트에 의한 휘선은 다양한 평판표시장치 중 특히 액정표시장치에서 나타날 수 있는 화질 결함이다. 자발광소자를 이용하는 표시장치가 아닌 액정표시장치는 표시패널의 배면에서 백 라이트로 광을 조사하고, 표시패널의 배면에서 전면으로의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 백 라이트로부터의 광이 표시패널의 입사면 전체에 대하여 고르게 입사되지 않음으로써 표시화면상에 휘선이 나타나는 문제점이 있다. 도 3은 직하형 백 라이트를 이용하는 액정표시장치에 주로 나타나는 휘선의 예를 나타낸다. 그런데, 종래의 개선 방안들은 대부분 백 라이트의 구조 또는 동작의 개선으로 문제점을 해결하고자 하는 것들이었고, 개선된 백 라이트의 구조 또는 동작에서 발생하는 휘선에 대해서는 적절히 대처하기가 어려운 단점이 있다.
한편, 표시패널상에는 상기 예들 또는 그 외 다양한 종류의 화질 결함들이
단일 종류의 화질결함
임의의 위치(또는 영역)에서 중첩되어 발생할 수 있으며, 이러한 다양한 종류의 화질 결함을 개선할 수 있는 장치 및 방법의 개발이 요구되는 실정이다.
따라서, 본 발명의 목적은 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 평판표시장치의 제조방법은, 평판표시장치의 검사공정에서, 상기 평판표시장치에 테스트 데이터를 인가하여 상기 평판표시장치에서 불량 픽셀의 유무 및 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 유무를 검사하는 단계와; 상기 불량 픽셀에 인접한 정상 픽셀과 상기 불량 픽셀을 전기적으로 연결하여 링크 픽셀을 형성하는 단계와; 상기 무라의 위치를 지시하는 위치 데이터, 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 평판표시장치의 보상 데이터 기록공정에서, 상기 위치 데이터들과 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀이다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 무라 보상 데이터 는 상기 무라의 위치에 따라, 상기 무라의 위치에 표시될 데이터의 계조에 따라 다르게 설정된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 충전특성 보상 데이터는 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 메모리는 EEPROM 또는 EDID ROM을 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 메모리에 저장된 위치 데이터들과 보상 데이터들을 이용하여 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 단계를 더 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 무라 보상 데이터는 프레임기간 단위로 분산된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시 키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 링크 픽셀 위치에 표시될 데이터를 상기 충전 특성 보상 데이터로 증감한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 평판표시장치에 상기 변조된 디지털 비디오 데이터를 인가하여 상기 평판표시장치에서 화질 결함을 검사하는 단계와; 상기 화질 결함의 위치를 지시하는 화질 결함 위치 데이터, 상기 화질 결함을 보상하기 위한 화질 결함 보상 데이터를 결정하는 단계와; 상기 화질 결함 위치 데이터와 상기 화질 결함 보상 데이터를 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 더 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 화질 결함은, 상기 무라 및 상기 링크 픽셀에 대한 보상 데이터의 비최적화로 인한 화질 결함, 백 라 이트에 의한 휘선 등의 화질 결함을 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 평판표시장치는 다수의 데이터라인들; 상기 데이터라인들과 교차하는 다수의 스캔라인들; 및 상기 데이터라인들과 상기 스캔라인들의 교차부에 형성되어 상기 데이터라인으로부터의 데이터신호를 상기 링크 픽셀을 포함한 픽셀들에 공급하는 다수의 스위치소자들을 구비한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 픽셀을 형성하는 단계는, 상기 불량 픽셀과 상기 스위치소자 사이의 전류패스(path)를 단선하는 단계와; 절연막상에서 분리된 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극을 W-CVD 공정을 이용하여 전기적으로 연결하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 픽셀을 형성하는 단계는, 절연막을 사이에 두고 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극과 적어도 일부가 중첩되는 링크 패턴을 상기 평판표시장치의 표시패널에 형성하는 단계와; 상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와; 상기 링크 패턴의 양측에 레이저광을 조사하여 상기 절연막상에서 분리된 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극을 상기 링크 패턴을 매개로 하여 전기적으로 연결하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 패턴은 상기 스캔라인과 동일층에서 상기 스캔라인과 동시에 형성된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 패턴은 상기 스캔라인과 연결된다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 픽셀과 상기 스캔라인을 분리하는 단계를 더 포함한다.
본 발명에 따른 평판표시장치의 제조방법에 있어서, 상기 링크 패턴은 상기 데이터라인과 동일층에서 상기 데이터라인과 동시에 형성된다.
본 발명에 따른 평판표시장치의 화질제어 방법은 평판표시장치에서 불량픽셀과 그와 이웃하는 정상픽셀을 전기적으로 연결하는 단계와; 상기 평판표시장치에서 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 위치를 지시하는 위치 데이터, 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 위치 데이터들과 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계와; 상기 메모리에 저장된 위치 데이터들과 보상 데이터들을 이용하여 상기 무라 및 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 무라 보상 데이터는 프레임기간 단위로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 디지털 비디 오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 디지털 비디오 데이터를 변조하는 단계는, 상기 링크 픽셀 위치에 표시될 데이터를 상기 충전 특성 보상 데이터로 증감하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 평판표시장치에 상기 변조된 디지털 비디오 데이터를 인가하여 상기 평판표시장치에서 화질 결함을 검사하는 단계와; 상기 화질 결함의 위치를 지시하는 화질 결함 위치 데이터, 상기 화질 결함을 보상하기 위한 화질 결함 보상 데이터를 결정하는 단계와; 상기 화질 결함 위치 데이터와 상기 화질 결함 보상 데이터를 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 더 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법에 있어서, 상기 화질 결함은,
상기 무라 및 상기 링크 픽셀에 대한 보상 데이터의 비최적화로 인한 화질 결함, 백 라이트에 의한 휘선 등의 화질 결함을 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
본 발명에 따른 평판표시장치의 화질제어 장치는 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대하여 충전특성을 보상하기 위한 충전특성 보상 데이터 및 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라에 대한 무라 보상 데이터가 저장된 메모리와; 상기 무라 위치에 공급될 디지털 비디오 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와; 상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비한다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 메모리에는, 상기 무라의 위치를 지시하는 무라 위치 데이터와 상기 링크 픽셀의 위치를 지시하는 링크 픽셀 위치 데이터가 저장되고, 상기 제1 보상부는 상기 무라 위치 데이터를 이용하여 상기 디지털 비디오 데이터가 무라 위치에 공급될 비디오 데이터인지를 판단하고, 상기 제2 보상부는 상기 링크 픽셀 위치 데이터를 이용하여 상기 변조된 디지털 비디오 데이터가 링크 픽셀 위치에 공급될 비디오 데이터인지를 판단한다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 위치에 표시될 데 이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시킨다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 무라 보상 데이터는 프레임기간 단위로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감킨다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시킨다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치의 화질제어 장치에 있어서, 상기 제2 보상부는, 상기 링크 픽셀 위치에 표시될 상기 변조된 디지털 비디오 데이터를 상기 충전 특성 보상 데이터로 증감한다.
본 발명에 따른 평판표시장치는 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀을 포함하는 표시패널과; 상기 표시패널에서 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 위치를 지시하는 위치 데이터, 상기 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터가 저장된 메모리와; 상기 위치 데이터들과 상기 보상 데이터들에 근거하여 상기 무라 및 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 보상회로를 구비한다.
본 발명에 따른 평판표시장치에 있어서, 상기 보상회로는, 상기 무라 위치에 공급될 디지털 비디오 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와; 상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비한다.
본 발명에 따른 평판표시장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시킨다.
본 발명에 따른 평판표시장치에 있어서, 상기 무라 보상 데이터는 프레임기간 단위로 분산된다.
본 발명에 따른 평판표시장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감킨다.
본 발명에 따른 평판표시장치에 있어서, 상기 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치에 있어서, 상기 제1 보상부는, 상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시킨다.
본 발명에 따른 평판표시장치에 있어서, 상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
본 발명에 따른 평판표시장치에 있어서, 상기 제2 보상부는, 상기 링크 픽셀 위치에 표시될 상기 변조된 디지털 비디오 데이터를 상기 충전 특성 보상 데이터로 증감한다.
상기 목적 및 특징 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하여 드러나게 될 것이다.
이하, 도 4 내지 도 31을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다. 이하의 본 발명의 실시예에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치에 대한 설명은, 평판표시장치 중 액정표시장치를 중심으로 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸다.
도 4를 참조하면, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 우선, 표시패널의 상부기판(컬러필터 기판) 및 하부기판(TFT-어레이 기판)을 각각 제작한다(S1, S2). S1 및 S2 단계에는 기판 세정 공정, 기판 패터닝 공정, 배향막형성/러빙 공정 등이 포함된다. 기판 세정 공정에서는 상부기판 및 하부기판의 표면상 이물질을 세정액으로 제거한다. 기판 패터닝 공정에서는 상부기판의 패터닝과 하부기판의 패터닝 공정으로 나뉘어진다. 상부기판의 패터닝 공정에서는 칼라필 터, 공통전극, 블랙 매트릭스 등이 형성된다. 하부기판의 패터닝 공정에서는 데이터라인과 게이트라인 등의 신호배선이 형성되고, 데이터라인과 게이트라인의 교차부에 TFT가 형성되며, 데이터라인과 게이트라인의 교차로 마련되는 픽셀영역에 픽셀전극이 형성된다. 한편, 하부기판의 기판 패터닝 공정에는 도 5에서 보는 바와 같이 정상 서브픽셀(11)과 불량 서브픽셀(10)을 링크하기 위한 전도성 링크 패턴(12)을 패터닝하는 과정이 포함될 수 있다. 전도성 링크 패턴(12)에 대한 상세한 설명은 후술된다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 표시패널의 하부기판에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 무라의 유무 및 불량 서브픽셀의 유무를 1차 검사한다(S3). 여기서 서브픽셀은 하나의 픽셀을 구성하는 적(R), 녹(G), 청(B) 색의 서브픽셀 중 어느 하나를 말하며, 일반적으로 픽셀 불량은 서브픽셀을 단위로 나타나므로 이 1차 검사 공정(S3)을 포함하여 후술될 2차 및 3차 검사 공정(S8, S14)과 후술될 1차 및 2차 리페어 공정(S5, S10)은 서브픽셀을 단위로 이루어진다.
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S3 단계의 1차 검사결과 무라가 검출된 경우(S4[예]), 무라(또는 무라영역)의 위치에 대한 정보와 함께 무라의 유무에 대한 정보가 검사용 컴퓨터에 저장된다. 검사용 컴퓨터는 무라의 각 위치에 대하여 계조별 무라 보상 데이터를 산정한다(S6). 무라 보상 데이터 산정에 대한 상세한 설명은 후술하기로 한다.
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S3 단계의 검사결과 불량 서브픽셀이 검출된 경우(S4[예]), 검출된 불량 서브픽셀에 대하여 1차 리페어 공정(S5)을 실시한다. 1차 리페어 공정(S5)은 도 5에서 보는 바와 같이 불량 서브픽셀(10)을 이 불량 서브픽셀(10)과 이웃하며 동일한 색을 나타내는 정상 서브픽셀(11)과 전기적으로 쇼트 또는 링크시키는 방법으로 이루어진다. 이 1차 리페어공정(S5)은 불량 서브픽셀(10)의 픽셀전극에 데이터전압이 공급되는 경로를 차단하는 과정 및 정상 서브픽셀(11)과 불량 서브픽셀(10)을 전도성 링크 패턴(12)을 이용하여 전기적으로 쇼트 또는 링크시키는 과정을 포함하는데, 상기 과정들은 후술될 전도성 링크 패턴(12)의 형성에 대한 실시예들에 따라, 즉, 도 7 내지 도 17에서 보는 바와 같이 W-CVD(Chemical Vapor Deposition)공정에 의한 링크 패턴(44, 104)을 이용하는 경우, 하부기판 제작 공정 중 미리 형성된 링크 패턴(74)을 이용하는 경우, 또는 게이트 라인의 헤드부(133)를 이용하는 경우에 따라 그 과정이 달라지게 된다. 따라서, 1차 리페어공정(S5)에 대한 설명은 이 후 전도성 링크 패턴(12)의 형성에 대한 실시예들에 대한 설명에서 상세히 하기로 한다.
한편, 도 5와 같이 1차 리페어 공정(S5)에서 동일 색의 정상 서브픽셀(11)과 불량 서브픽셀(10)이 전기적으로 연결된 링크 서브픽셀(13)에서 링크된 정상 서브픽셀(11)의 데이터 전압 충전시에 링크된 불량 서브픽셀(10)은 동일한 데이터 전압을 충전하게 된다. 그런데 링크 서브픽셀(13)은 하나의 TFT를 통해 두 개의 서브픽셀(10, 11)에 포함된 픽셀전극들에 전하가 공급되므로 링크되지 않은 정상 서브픽셀(14)에 비하여 충전특성이 달라진다. 예컨대, 링크 서브픽셀(13)과 링크되지 않은 정상 서브픽셀(14)에 동일한 데이터 전압이 공급된다고 할 때, 링크 서브픽셀(13)은 두 개의 서브픽셀(10, 11)에 전하가 분산되므로 링크되지 않은 정상 서브픽셀(14)에 비하여 전하 충전양이 작다. 그 결과, 링크되지 않은 정상 서브픽셀(14)과 링크 서브픽셀(13)에 동일한 데이터전압이 공급될 때 링크 서브픽셀(13)은, 데이터 전압이 작을수록 투과율 또는 계조가 높아지는 노말리 화이트 모드(Normally White Mode)에서 링크되지 않은 정상 서브픽셀(11)에 비하여 더 밝게 보이게 되는 반면, 데이터 전압이 클수록 투과율 또는 계조가 높아지는 노말리 블랙 모드(Normally Black Mode)에서 링크되지 않은 정상 픽셀(14)에 비하여 더 어둡게 보이게 된다. 일반적으로, 액정셀의 픽셀전극과 공통전극이 액정을 사이에 두고 대향하는 두 개의 기판상에 분리형성되어 픽셀전극과 공통전극 사이에 종전계가 인가되는 트위스티드 네마틱 모드(Twisted Nematic Mode : 이하 "TN 모드"라 함)는 노말리 화이트 모드로 구동되는 반면, 액정셀의 픽셀전극과 공통전극이 동일 기판상에 형성되어 픽셀전극과 공통전극 사이에 횡전계가 인가되는 인플레인 스위칭 모드(In-Plane Switching Mode : 이하, "IPS 모드"라 함)는 노말리 블랙 모드로 구동된다.
불량 서브픽셀(10)에 대한 1차 리페어 공정(S5)을 거치면, 링크 서브픽셀(13)의 위치에 대한 정보와 함께 불량 서브픽셀(10)의 유무에 대한 정보는 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 링크 서브픽셀(13)의 각 위치에 대하여 계조별 충전특성 보상 데이터를 산정한다(S6). 여기서, 충전특성 보상 데이터는 링크되지 않은 정상 픽셀(14)에 대한 링크 서브픽셀(13)의 충전특성을 보상하기 위한 데이터를 말하며, 이 충전특성 보상 데이터 산정에 대한 상세한 설명은 상기 무라 보상 데이터 산정에 대한 상세한 설명과 함께 후술하기로 한다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판을 실재(Sealant)나 프릿글라스(Frit glass)로 합착한다(S7). S7 단계는 배향막형성/러빙 공정과 기판합착/액정주입 공정을 포함한다. 배향막형성/러빙 공정에서는 표시패널의 상부기판과 하부기판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙하게 된다. 기판합착/액정주입 공정에서는 실재를 이용하여 상부기판과 하부기판을 합착하고 액정주입구를 통하여 액정과 스페이서를 주입한 다음, 그 액정주입구를 봉지하는 공정으로 진행된다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판이 합착된 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 무라의 유무 및 불량 서브픽셀의 유무를 1차 검사한다(S8)
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S8 단계의 2차 검사결과 무라가 검출된 경우(S9[예]), 무라(또는 무라영역)의 위치에 대한 정보와 함께 무라의 유무에 대한 정보가 검사용 컴퓨터에 저장된다. 검사용 컴퓨터는 무라 각 위치에 대하여 계조별 무라 보상 데이터를 산정한다(S6).
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S8 단계의 검사결과 불량 서브픽셀이 검출된 경우(S9[예]), 검출된 불량 서브픽셀에 대하여 2차 리페어 공정(S10)을 실시한다. 2차 리페어 공정(S10)도 1차 리페어 공정(S5)과 마찬가지 로 불량 서브픽셀(10)을 이 불량 서브픽셀(10)과 이웃하며 동일한 색을 나타내는 정상 서브픽셀(11)과 전기적으로 쇼트 또는 링크시키는 과정으로 이루어지는데, 후술될 전도성 링크 패턴(12)의 형성에 대한 실시예들에 따라 1차 리페어 공정(S5)과 2차 리페어 공정(S10)은 같을 수도 있고 다를 수도 있다. 따라서, 2차 리페어 공정(S10)에 대한 설명도 이 후 전도성 링크 패턴(12)의 형성에 대한 실시예들에 대한 설명에서 상세히 하기로 한다.
불량 서브픽셀(10)에 대한 2차 리페어 공정(S10)을 거치면, 링크 서브픽셀(13)의 위치에 대한 정보와 함께 불량 서브픽셀(10)의 유무에 대한 정보는 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 링크 서브픽셀(13)의 각 위치에 대하여 계조별 충전특성 보상 데이터를 산정한다(S6).
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판이 합착된 표시패널에 구동회로를 실장하고, 구동회로가 실장된 표시패널 및 백 라이트 등을 케이스에 탑재하여 표시패널의 모듈 조립 공정을 실시한다(S11). 구동회로의 실장공정에서는 게이트 드라이브 집적회로 및 데이터 드라이브 집적회로 등의 집적회로가 실장된 테이프 케리어 패키지(Tape Carrier Package : 이하 "TCP"라 한다)의 출력단을 기판상의 패드부에 접속시키고, 테이프 케리어 패키지의 입력단을 타이밍 컨트롤러가 실장된 인쇄회로기판(Printed Circuit Board : 이하 "PCB"라 한다)과 접속시킨다. 이 PCB상에는 무라 및/또는 링크 서브픽셀의 위치 데이터와 무라 보상 데이터 및/또는 충전특성 보상 데이터가 저장될 비휘발성 메모리와, 비휘발성 메모리에 저장된 데이터를 이용하여 무라 및/또는 링크 서브픽셀(13)에 공급 될 디지털 비디오 데이터를 변조하는 보상회로가 실장된다. 비휘발성 메모리로는 데이터의 갱신 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory) 등이 사용된다. 한편, 보상회로는 타이밍 컨트롤러와 원-칩(One-Chip)화 하여 타이밍 컨트롤러에 내장하는 것이 가능하며, 드라이브 집적회로들은 테이프 케리어 패키지를 이용한 테이프 오토메이티드 본딩(Tape Automated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass ; COG) 방식 등으로 기판상에 직접 실장될 수도 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 검사용 컴퓨터에 저장된 무라 및/또는 불량 서브픽셀의 유무에 대한 정보를 참조하여 표시패널상 무라 및/또는 불량 서브픽셀의 존재 여부를 판단하고, 표시패널에 무라 및/또는 불량 서브픽셀이 존재하는 경우(S12[예]) 검사용 컴퓨터에 저장된 무라 및/또는 링크 서브픽셀의 위치 데이터와 검사용 컴퓨터에 의해 산정된 무라 보상 데이터 및/또는 충전특성 보상 데이터를 상기 EEPROM에 저장한다(S13). 한편, S12[예] 및 S13 단계와 상기 S11 단계는 그 실시 순서가 바뀔 수 있다.
검사용 컴퓨터는 ROM 기록기를 이용하여 상기 위치 데이터들 및 보상 데이터들을 EEPROM에 공급한다. 여기서, ROM 기록기는 유저 커넥터(user connector)를 통해 EEPROM에 위치 데이터들 및 보상 데이터들을 전송할 수 있다. 유저 커넥터를 통해서 보상 데이터가 직렬로 전송되고 또한, 유저 커넥터를 통해서 직렬 클럭(Serial Clock)과 전원, 접지전원 등이 EEPROM에 전송된다.
이 때, 검사용 컴퓨터에 의해 산정되는 무라 보상 데이터, 즉 EEPROM에 저장 되는 무라 보상 데이터가 가지는 보상값은 무라의 위치에 따라 비무라영역과의 휘도차 또는 색차의 정도가 다르기 때문에 각 위치별로 최적화되어야 하며, 또한 도 6과 같은 감마특성을 고려하여 각 계조별로 최적화되어야 한다. 따라서, 보상값은 R, G, B 서브픽셀 각각에서 각 계조별로 설정되거나 도 6에서 보는 바와 같이 다수의 계조들을 포함하는 계조 구간(A, B, C, D)별로 설정될 수 있다. 예컨대, 보상값은 '무라 1' 위치에서 '+1', '무라 2' 위치에서 '-1', '무라 3' 위치에서 '0' 등으로 위치별로 최적화된 값으로 설정되고, 또한 '계조 구간 A'에서 '0', '계조 구간 B'에서 '0', '계조 구간 C'에서 '1', '계조 구간 D'에서 '1' 등으로 계조 구간별로 최적화된 값으로 설정될 수 있다. 따라서, 보상값은 동일한 무라 위치에서 계조별로 다르게 될 수 있고 또한, 동일한 계조에서 무라 위치별로 달라질 수 있다. 이와 같은 보상값은 휘도 보정시에 한 픽셀(Pixel)의 R, G, B 데이터 각각에 동일한 값으로 설정되어 R, G, B 서브픽셀을 포함한 한 픽셀 단위로 설정된다. 또한, 보상값은 색차 보정시에 R, G, B 데이터 각각에 다르게 설정된다. 예컨대, 특정 무라 위치에서 적색이 비무라 위치보다 더 두드러지게 보이면 R 보상값은 G, B 보상값에 비하여 더 작게 된다.
그리고, 링크 서브픽셀(13)의 충전특성도 링크 서브픽셀(13)의 위치에 따라 링크되지 않은 정상 서브픽셀(14)과의 휘도차 또는 색차의 정도가 다르기 때문에 EEPROM에 저장되는 충전특성 보상 데이터가 가지는 보상값은 링크 서브픽셀(13)의 각 위치별로 최적화되어야 하며, 또한 EEPROM에 저장되는 충전특성 보상 데이터가 가지는 보상값은 링크 서브픽셀(13)이 링크되지 않은 정상 서브픽셀(14)의 계조 표 현능력과 동일한 계조표현능력을 가지도록 계조별로 다르게 되거나 다수의 계조를 포함한 계조영역별로 다르게 되게 하는 것이 바람직하다.
한편, 비휘발성 메모리로는 EEPROM 대신 EDID ROM(Extended Display Identification Data ROM)이 사용될 수 있다. EDID ROM에는 판매자/생산자 식별정보(ID) 및 기본 표시소자의 변수 및 특성 등과 같은 모니터 정보 데이터가 저장되며, 상기 모니터 정보 데이터가 저장되는 저장공간과는 별도의 저장공간에 상기 위치 데이터들 및 보상 데이터들이 저장된다. EEPROM 대신에 EDID ROM에 보상 데이터를 저장하는 경우에 ROM 기록기는 DDC(Data Display Channel)을 통해 보상 데이터를 전송한다. 따라서, EDID ROM을 사용하는 경우에는 EEPROM과 유저 커넥터가 제거될 수 있기 때문에 그 만큼 추가 개발비가 저감되는 효과가 있다. 이하, 보상 데이터가 저장되는 메모리는 EEPROM으로 가정하여 설명하기로 한다. 물론, 이하의 실시예 설명에서 EEPROM과 유저 커넥터는 EDID ROM과 DDC로 대신될 수 있다. 한편, 상기 위치 데이터들 및 보상 데이터들의 저장을 위한 비휘발성 메모리로는 EEPROM과 EDID ROM 뿐만 아니라 데이터의 갱신 및 소거가 가능한 다른 종류의 비휘발성 메모리의 사용도 가능하다.
이어서, 본 발명에 따른 액정표시장치의 제조방법은 EEPROM에 저장된 상기 위치 데이터들 및 상기 보상 데이터들을 이용하여 링크 서브픽셀(13) 및/또는 무라 위치에 공급될 디지털 비디오 데이터를 변조하여 변조된 데이터를 액정표시장치에 공급하여 테스트 화상을 표시하고, 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 화질 결함을 3차 검사한다(S14).
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S14 단계의 3차 검사결과 화질 결함이 검출된 경우(S15[예]), 이 화질 결함을 보이는 위치에 대한 정보를 검사용 컴퓨터에 저장하고, 검사용 컴퓨터는 이 위치에 대하여 계조별 화질 결함에 대한 보상 데이터를 산정한다(S6). 화질 결함에 대한 보상 데이터 산정은 상술한 무라 및/또는 링크 서브픽셀에 대한 보상 데이터들과 같이 이루어지며, 화질 결함에 대한 위치 데이터 및 산정된 보상 데이터는 EEPROM에 저장된다(S13). 한편, S14 단계의 3차 검사에서 검출되는 화질 결함은 무라 및/또는 링크 서브픽셀에 대한 보상값이 최적화되지 않은 경우, 백 라이트에 의한 휘선 등을 포함한다.
본 발명의 실시예에 따른 액정표시장치의 제조방법은, S14 단계의 3차 검사결과 화질 결함이 발견되지 않은 경우(S15[아니오]), 즉 화질 결함의 정도가 양품 허용 기준치 이하로 발견되면, 그 액정표시장치는 양품으로 판정되어 출하된다(S16).
도 7 내지 도 17은 상기 1차 및 2차 리페어 공정(S5, S10)에서 전도성 링크 패턴(13)을 형성하는 다양한 실시예를 보여 주는 도면들이다.
도 7 및 도 8은 본 발명의 제1 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 8 및 도 9를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD(Chemical Vapor Deposition) 공정을 이용하여 링크 패턴(44)을 이웃하는 불량 서브픽셀(10)의 픽셀전극(43A)과 정상 서브픽셀(11)의 픽셀전극(43B)상에 직접 형성한다.
하부기판의 유리기판(45)상에는 게이트라인(41)과 데이터라인(42)이 교차되 고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(41)에 전기적으로 연결되고, 소스전극은 데이터라인(42)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(43A, 43B)에 전기적으로 연결된다.
게이트라인(41), TFT의 게이트전극 등을 포함한 게이트 금속패턴은 알루미늄(Al), 알루미늄네오듐(AlNd) 등의 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(45)상에 형성된다.
데이터라인(42), TFT의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등의 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(46)상에 형성된다.
게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하기 위한 게이트 절연막(46)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 무기 절연막으로 형성된다. 그리고 TFT, 게이트라인(41), 데이터라인(42)을 덮는 보호막(Passivation Film)은 무기 절연막 또는 유기 절연막으로 형성된다.
픽셀전극들(43A, 43B)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 틴 옥사이드(Tin Oxide, TO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO) 등의 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(47)상에 형성된다. 이 픽셀전극들(43A, 43B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(42)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 서브픽셀(10)의 TFT와 픽셀전극(43A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(42) 사이 또는, TFT의 드레인전극과 픽셀전극(43A) 사이의 전류패스를 레이저 커팅공정으로 단선(Open)시킨다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크 패턴(44)을 불량 서브픽셀(10)의 픽셀전극(43A)과 그와 이웃하는 동일 색의 정상 서브픽셀(11)의 픽셀전극(43B) 그리고 그 픽셀전극들(43A, 43B) 사이의 보호막(47)상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
W-CVD 공정은 도 9과 같이 W(CO)6 분위기 하에서 픽셀전극(43A, 43B)들 중 어느 하나의 픽셀전극상에 레이저광을 집광시키고 그 집광된 레이저광을 다른 픽셀전극 쪽으로 이동 또는 스캐닝하게 된다. 그러면 레이저광에 반응하여 W(CO)6 에서 텅스텐(W)이 분리되고 그 텅스텐(W)이 레이저광의 스캔방향을 따라 일측 픽셀전극(43A), 보호막(47), 타측 픽셀전극(43B)으로 이동하면서 픽셀전극들(43A, 43B)과 그 사이의 보호막(47)상에 증착된다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 10 및 도 11을 참조하면, 본 발명에 따른 리페어 공정은 보호막(77)을 사이에 두고 불량 서브픽셀(10)의 픽셀전극(73A) 및 그와 이웃하는 정상 서브픽셀(11)의 픽셀전극(73B)과 중첩되는 링크 패턴(74)을 구비한다.
하부기판의 유리기판(75)상에는 게이트라인(71)과 데이터라인(72)이 교차되 고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(71)에 전기적으로 연결되고, 소스전극은 데이터라인(72)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(73A, 73B)에 전기적으로 연결된다.
게이트라인(71), TFT의 게이트전극 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(75)상에 형성된다.
게이트라인(71)은 링크 패턴(74)과 중첩되지 않도록 링크 패턴(74)과 소정의 거리로 이격되고 링크 패턴(74)을 둘러 싸는 형태의 오목 패턴(75)을 포함한다.
데이터라인(72), TFT의 소스 및 드레인 전극, 링크 패턴(74) 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(76)상에 형성된다.
링크 패턴(74)은 리페어 공정 전에 게이트라인(71), 데이터라인(72) 및 픽셀전극들(73A, 73B)과 접속되지 않은 고립 패턴(Island pattern)으로 형성된다. 이 링크 패턴(74)의 양단은 수직으로 이웃하는 픽셀전극들(73A, 73B)과 중첩되어 레이저 용접 공정에서 픽셀전극들(73A, 73B)와 접속된다.
게이트 절연막(76)은 게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하고, 보호막(77)은 소스/드레인 금속패턴과 픽셀전극들(73A, 73B)을 전기적으로 절연한다.
픽셀전극들(73A, 73B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(77)상에 형성된다. 픽셀전극(73A, 73B)은 상단 의 일측에서 신장된 신장부(76)를 포함한다. 이 신장부(76)에 의해 픽셀전극들(73A, 73B)은 링크 패턴(74)의 일단과 충분히 중첩된다. 이 픽셀전극들(73A, 73B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(72)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 픽셀의 TFT와 픽셀전극(73A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(72) 사이 또는, TFT의 드레인전극과 픽셀전극(73A) 사이의 전류패스를 레이저 커팅공정으로 단선시킨다. 이어서, 리페어 공정은 레이저 용접 공정을 이용하여 도 8과 같이 링크 패턴(74)의 양단에서 이웃하는 픽셀전극들(73A, 73B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(73A, 73B) 및 보호막(77)이 녹게 되고, 그 결과, 픽셀전극들(73A, 73B)이 링크 패턴(74)과 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 12는 레이저 용접 공정 전, 보호막(77)에 의해 전기적으로 분리된 픽셀전극들(73A, 73B)과 링크 패턴(74)을 보여 준다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 13 및 도 14를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD(Chemical Vapor Deposition) 공정을 이용하여 링크 패턴(104)을 이웃하는 불량 서브픽셀(10)의 픽셀전극(103A)과 정상 서브픽셀(11)의 픽셀전극(103B)상에 직접 형성한다.
하부기판의 유리기판(105)상에는 게이트라인(101)과 데이터라인(102)이 교차되고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(41)에 전기적으로 연결되고, 소스전극은 데이터라인(42)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(103A, 103B)에 전기적으로 연결된다.
게이트라인(101), TFT의 게이트전극, 공통전극(108) 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(105)상에 형성된다. 공통전극(108)은 모든 액정셀들에 연결되어 액정셀들에 공통전압(Vcom)을 인가한다. 이 공통전극(108)에 인가되는 공통전압(Vcom)과 픽셀전극(103A, 103B)에 인가되는 데이터전압에 의해 액정셀들에는 횡전계가 인가된다.
데이터라인(102), TFT의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(106)상에 형성된다.
픽셀전극들(103A, 103B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(107)상에 형성된다. 이 픽셀전극들(103A, 103B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(102)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 서브픽셀(10)의 TFT와 픽셀전극(103A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(102) 사이 또는, TFT의 드레인전극과 픽셀전극(103A) 사이의 전류패스를 레이저 커팅공정으로 단선(Open)시킨 다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크 패턴(44)을 불량 서브픽셀(10)의 픽셀전극(103A)과 그와 이웃하는 동일 색의 정상 서브픽셀(11)의 픽셀전극(103B) 그리고 그 픽셀전극들(103A, 103B) 사이의 보호막(107)상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다. 도 15 및 도 16에 있어서, 데이터라인 등의 데이터 금속패턴, TFT, 픽셀전극과 함께 액정셀들에 횡전계를 인가하기 위한 공통전극 등은 생략된다.
도 15 및 도 16을 참조하면, 본 발명에 따른 액정표시장치의 게이트라인(121)은 네크부(132), 네크부(132)에 연결되고 면적이 확대된 헤드부(133), 네크부(132) 및 헤드부(133)의 주변에서 'C'자 형으로 제거된 개구패턴(131)을 포함한다.
게이트라인(121), 도시하지 않은 TFT의 게이트전극, 공통전극 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(125)상에 형성된다.
픽셀전극들(123A, 123B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(127)상에 형성된다.
게이트라인(121)에 있어서, 네크부(131)는 리페어 공정에서 레이저 커팅공정에 의해 단선(open)된다. 헤드부(133)의 일측단은 게이트 절연막(126) 및 보호막(127)을 사이에 두고 불량 서브픽셀(10)의 픽셀전극(123A)과 중첩되고, 헤드부(133)의 타측단은 게이트 절연막(126) 및 보호막(127)을 사이에 두고 불량 서브픽 셀(10)과 이웃하는 정상 서브픽셀(11)의 픽셀전극(123B)과 중첩된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 픽셀의 TFT와 픽셀전극(123A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인 사이 또는, TFT의 드레인전극과 픽셀전극(123A) 사이의 전류패스를 레이저 커팅공정으로 단선시키고, 게이트라인(121)의 네크부(132)를 단선시킨다. 이어서, 리페어 공정은 레이저 용접 공정을 이용하여 도 13과 같이 헤드부(133)의 양단에서 이웃하는 픽셀전극들(123A, 123B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(123A, 123B), 보호막(127), 게이트 절연막(126)이 녹게 되고 그 결과, 헤드부(133)는 독립패턴으로 되어 게이트라인(121)과 분리되고 픽셀전극들(103A, 103B)이 헤드부(133)에 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 14는 레이저 용접 공정 전, 보호막(127) 및 게이트 절연막(126)에 의해 전기적으로 분리된 픽셀전극들(123A, 123B)과 헤드부(133)를 보여 준다.
본 발명의 제4 실시예에 따른 리페어 공정은 게이트라인(121)의 패터닝 공정에서 네크부(133)를 미리 제거하여 도 10의 링크 패턴(74)과 같은 독립 패턴으로 형성하여, 리페어 공정에서 네크부(133)의 커팅 공정을 생략할 수도 있다.
한편, 도 10의 링크 패턴(74)이나 도 15의 헤드부(133), 네크부(132) 및 개구패턴(131)은 전술한 실시예와 같이 한 픽셀 당 1 개씩 형성할 수도 있으나 링크 픽셀들의 전기적 접촉 특성 즉, 접촉 저항을 줄이기 위하여, 한 픽셀 당 복수 개씩 형성할 수도 있다.
본 발명의 실시예에 따른 액정표시장치의 화질제어 방법은 표시화면 중 화질 결함이 나타나는 위치에 공급될 디지털 비디오 데이터를 상술한 바와 같은 액정표시장치의 제조방법을 통해 산정된 보상 데이터로 변조하여 화질 결함이 나타나는 위치에 공급함으로써 화질 결함을 보상한다. 이 때, 화질 결함이 나타나는 위치에 공급될 디지털 비디오 데이터에 대한 변조 방법은 화질 결함의 종류에 따라 달리 할 수 있다. 예를 들어, 일반적으로 어떤 영역으로 나타나는 무라에 비하여 발생범위가 좁아 데이터 변화에 대한 인지도가 적은 링크 서브픽셀에 대해서는 화질 결함이 나타나는 위치에 공급될 디지털 비디오 데이터를 이 디지털 비디오 데이터가 표현 가능한 계조 표현 단위로 증감하는 데이터 변조 방법을 적용하고, 무라영역에 대해서는 아래와 같이 세분화된 계조 표현이 가능한 프레임 레이트 컨트롤(Frame Rate Control : FRC) 및/또는 디더링(Dithering) 방법을 적용하여 데이터를 변조한다. 여기서, 프레임 레이트 컨트롤과 디더링은 시감의 적분효과를 이용한 영상 제어 방법으로써, 이 중 프레임 레이트 컨트롤은 다른 색상 또는 계조를 나타내는 픽셀들의 시간적 배열로써 그 사이의 색상 또는 계조를 표현하는 영상을 만들어 내는 화질제어 방법을 말하며, 픽셀들의 시간적 배열은 프레임 기간(Frame period)을 단위로 한다. 프레임 기간이란 필드 기간(Field Period)이라고도 하며, 한 화면의 모든 픽셀들에 데이터가 인가되는 한 화면의 표시기간을 말하며, 이 프레임 기간은 NTSC 방식의 경우 1/60 초이고 PAL 방식의 경우 1/50 초로 표준화되어 있다. 그리고, 디더링은 다른 색상 또는 계조를 나타내는 픽셀들의 공간적 배열로써 그 사이 의 색상 또는 계조를 표현하는 영상을 만들어 내는 화질제어 방법을 말한다.
본 발명의 실시예에 따른 액정표시장치의 화질제어 방법은 무라에 대한 1차 보상 단계와 링크 서브픽셀에 대한 2차 보상 단계로 구분된다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 1차 보상 단계에 대한 제1 실시예는 무라위치에 대한 위치정보와 무라위치에 대응하며 입력 디지털 비디오 데이터의 계조에 따라 최적화된 보상값이 메모리에 저장되고, 입력 디지털 비디오 데이터의 표시 위치와 계조를 판단하여 그 입력 디지털 비디오 데이터가 무라 위치에 표시될 데이터로 판단되면 프레임 레이트 컨트롤 방법을 이용하여 보상값을 다수의 프레임에 분산시킨다. 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 1차 보상 단계에 대한 제2 실시예는 무라위치에 대한 위치정보와 무라위치에 대응하며 입력 디지털 비디오 데이터의 계조에 따라 최적화된 보상값이 메모리에 저장되고, 입력 디지털 비디오 데이터의 표시 위치와 계조를 판단하여 그 입력 디지털 비디오 데이터가 무라 위치에 표시될 데이터로 판단되면 디더링 방법을 이용하여 이웃하는 다수의 픽셀들에 보상값을 분산시킨다. 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 1차 보상 단계에 대한 제3 실시예는 무라위치에 대한 위치정보와 무라위치에 대응하며 입력 디지털 비디오 데이터의 계조에 따라 최적화된 보상값이 메모리에 저장되고, 입력 디지털 비디오 데이터의 표시 위치와 계조를 판단하여 그 입력 디지털 비디오 데이터가 무라 위치에 표시될 데이터로 판단되면 프레임 레이트 컨트롤 방법을 이용하여 보상값을 다수의 프레임에 분산시킴과 아울러 디더링 방법을 이용하여 이웃하는 다수의 픽셀들에 보상값을 분산시킨다.
프레임 레이트 컨트롤과 디더링 방법에 대하여 도 18 내지 20을 참조하여 설명하기로 한다. 예를 들어, 0 계조와 1 계조만이 표시 가능한 픽셀들로 구성되는 화면에서 1/4계조, 1/2계조, 3/4계조 등과 같은 중간 계조를 표현하려는 경우, 프레임 레이트 컨트롤 방법에서는 도 18의 (a) 에서 보는 바와 같이 4 프레임을 프레임 그룹으로 하여 순차적으로 이어지는 4 프레임동안 어느 한 픽셀에 3 프레임은 0계조를 표시하고, 1 프레임은 1계조를 표시하면 이 픽셀에 대하여 관찰자는 1/4계조를 느끼게 된다. 마찬가지로, 도 18의 (b) 및 (c)에서 보는 바와 같이 1/2 계조와 3/4 계조도 표현된다. 그리고, 디더링 방법에서는 도 19의 (a)에서 보는 바와 같이 2×2 픽셀구조, 즉 4 개의 픽셀을 한 픽셀그룹으로 하여 어느 한 픽셀그룹에서 4 개의 픽셀 중 3개의 픽셀에 0계조를 표시하고, 1 개의 픽셀에 1계조를 표시하면 이 픽셀그룹에 대하여 관찰자는 1/4계조를 느끼게 된다. 마찬가지로, 도 19의 (b) 및 (c)에서 보는 바와 같이 1/2 계조와 3/4 계조도 표현된다. 그리고, 이러한 프레임 레이트 컨트롤 방법과 디더링 방법을 함께 이용하는 방법으로써, 도 20은 2×2 픽셀구조를 한 픽셀그룹으로 한 디더링과, 이 픽셀그룹에 대하여 4 프레임을 단위로 한 프레임 레이트 컨트롤을 동시에 적용하여 중간 계조를 표현하는 것을 나타낸다. 이와 같은 2×2 픽셀구조 및 4 프레임을 단위로 한 프레임 레이트 컨트롤 및 디더링 방법의 경우 도 20의 (a)를 참조하면, 4 프레임 동안 매 프레임에서 이 픽셀그룹이 나타내는 계조는 1/4 계조이며, 이 픽셀그룹을 형성하는 각 픽셀(제1 내지 제4 픽셀)은 4 프레임을 단위로 하여 각각 1/4 계조를 나타낸다. 마찬가지로, 1/2 계조를 표현함에 있어서도 (b)에서 보는 바와 같이 각 픽셀그룹은 매 프레 임마다 디더링에 의한 1/2 계조를 표현하고, 각 픽셀은 4 프레임에 걸쳐 각각 1/2 계조를 표현한다. 마찬가지로 (c)와 같이 3/4 계조도 표현된다. 이와 같이 프레임 레이트 컨트롤과 디더링을 함께 적용하는 제어방법은 프레임 레이트 컨트롤에서 발생할 수 있는 플리커(Flicker)와 디더링에서 발생할 수 있는 해상도 저하의 문제를 해결할 수 있는 장점이 있다.
한편, 프레임 레이트 컨트롤에 있어서의 프레임 그룹을 형성하는 프레임 수나 디더링에 있어서의 픽셀그룹을 형성하는 픽셀 수는 필요에 따라 다양한 조정이 가능하다. 그 예로써 도 21은 8×8 픽셀구조 및 8 프레임을 단위로 하여 프레임 레이트 컨트롤 및 디더링을 이용한 제어방법을 나타낸다.
예를 들어, 도 22a에서 보는 바와 같이 표시패널상에 무라 1 내지 무라 4가 존재할 때, 도 21에서와 같은 프레임 레이트 컨트롤 및 디더링 방법으로 무라 1 내지 무라 4를 보상하기 위하여, 아래의 표 1에서 보는 바와 같이 각 무라(무라 1 내지 무라 4)의 위치(영역)별, 계조(영역)별 무라 보상 데이터를 EEPROM에 저장할 수 있다.
구 분 계조 영역 무라 1 무라 2 무라 3 무라 4
계조구간 1 00000000(0) ∼ 00110010(50) 010(2) 011(3) 010(2) 100(4)
계조구간 2 00110011(51) ∼ 01110000(112) 011(3) 100(4) 010(2) 101(5)
계조구간 3 01110001(113) ∼ 10111110(190) 100(4) 101(5) 011(3) 110(6)
계조구간 4 10111111(191) ∼ 11111010(250) 101(5) 110(6) 011(3) 111(7)
EEPROM에 저장된 무라 보상 데이터가 위의 표 1과 같을 경우 본 발명의 실시예에 따른 화질제어 방법의 1차 보상 단계는, 예를 들어 '무라 1' 위치에 공급될 디지털 비디오 데이터가 '계조구간 2'에 해당하는 '01000000(64)'이면 '011(3)'의 보상 데이터를 이용하여 도 21의 (d)에서 보는 바와 같은 패턴으로 프레임 레이트 컨트롤 및 디더링을 실시함으로써 '무라 1' 위치에 공급될 디지털 비디오 데이터를 변조하고, '무라 4' 위치에 공급될 디지털 비디오 데이터가 '계조구간 3'에 해당하는'10000000(128)'이면 '110(6)'의 보상 데이터를 이용하여 도 21의 (g)에서 보는 바와 같은 패턴으로 프레임 레이트 컨트롤 및 디더링을 실시함으로써 '무라 4' 위치에 공급될 디지털 비디오 데이터를 변조한다.
상술한 바와 같이 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 1차 보상 단계는 표시장치의 데이터 처리용량에 따라 표시장치의 화면이 표현할 수 있는 색상 또는 계조를 더욱 세분화하여 표현할 수 있는 프레임 레이트 컨트롤 및/또는 디더링과 같은 화질제어 방법을 통해 무라 위치의 휘도차를 보상함으로써 자연스럽고 고급스러운 화질 구현이 가능한 장점이 있다.
본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 2차 보상 단계는 링크 서브픽셀에 대하여 링크 서브픽셀에 공급될 디지털 비디오 데이터를 이 디지털 비디오 데이터가 표현 가능한 계조 표현 단위로 증감한다.
예를 들어, 도 22b에서 보는 바와 같이 표시패널상에 링크 서브픽셀 1 및 2가 존재할 때, 링크 서브픽셀 1 및 2의 충전특성을 보상하기 위하여 아래의 표 2에서 보는 바와 같이 각 링크 서브픽셀(링크 서브픽셀 1 및 2)의 위치별, 계조(영역)별 무라 보상 데이터를 EEPROM에 저장할 수 있다.
구 분 계조 영역 링크서브픽셀 1 링크 서브픽셀 2
계조구간 1 00000000(0) ∼ 00110010(50) 00000100(4) 00000010(2)
계조구간 2 00110011(51) ∼ 01110000(112) 00000110(6) 00000100(4)
계조구간 3 01110001(113) ∼ 10111110(192) 00001000(8) 00000110(6)
EEPROM에 저장된 무라 보상 데이터가 위의 표 2와 같을 경우 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 2차 보상 단계는, 예를 들어 링크 서브픽셀 1에 공급될 디지털 비디오 데이터가 '계조구간 1'에 해당하는 '01000001(64)'이면 '01000001(64)'에 '00000100(4)'를 가산하여 링크 서브픽셀 1에 공급될 디지털 비디오 데이터를 '01000100(68)'으로 변조하고, 링크 서브픽셀 2에 공급될 디지털 비디오 데이터가 '계조구간 3'에 해당하는 '10000000(128)'이면 '10000000(128)'에 '00000110(6)'를 가산하여 링크 서브픽셀 2에 공급될 디지털 비디오 데이터를 '10000110(134)'으로 변조한다.
상술한 바와 같이 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 2차 보상 단계는, 불량 서브픽셀을 그와 이웃하는 동일 색의 정상 서브픽셀과 전기적으로 연결하여 링크 서브픽셀을 형성하고, 링크 서브픽셀에 표시될 디지털 비디오 데이터를 링크 서브픽셀의 충전특성을 보상하기 위해 미리 설정된 보상 데이터로 변조함으로써 불량 서브픽셀의 인지정도를 낮추고 불량 서브픽셀을 포함한 링크 서브픽셀의 충전 특성을 보상할 수 있다.
한편, 도 22c에서 보는 바와 같이 표시패널상에서 무라의 위치와 링크 서브픽셀의 위치가 중첩되는 경우가 발생할 수 있다. 이러한 경우 무라 위치와 링크 서브픽셀 위치가 중첩되는 위치에 대하여 2차 보상부에서는 1차 보상부에서 산정한 무라 보상 데이터 값을 감안하여 충전특성 보상 데이터를 산정한다. 예를 들어, 무라와 링크 서브픽셀이 중첩되는 위치에 대하여 무라 위치와 링크 서브픽셀 위치의 중첩을 고려하지 않은 보상 데이터들로써, 즉, 각 위치에 대하여 독립적으로 산정한 보상 데이터들로써, 특정 계조(영역)에서의 무라 보상 데이터를 '+2'로, 충전특성 보상 데이터를 '+6'으로 산정하였다면, 본 발명의 실시예에 따른 화질제어 방법은 무라와 링크 서브픽셀이 중첩되는 위치에 대하여 1차 보상부에서 링크 서브픽셀에 대한 충전특성을 '+2' 만큼 보상하므로 2차 보상부에서는 링크 서브픽셀에 대하여 '+4'(+6-2) 만큼의 충전특성을 보상한다.
상술한 바와 같은 본 발명의 실시예에 따른 화질제어 방법을 실현하기 위하여 본 발명의 실시예에 따른 액정표시장치는 도 23에서 보는 바와 같이 비디오 데이터를 입력받아 이를 변조하여 표시패널(103)을 구동하는 구동부(110)에 공급하는 보상회로(105)를 구비한다.
도 24는 본 발명의 실시예에 따른 액정표시장치를 나타낸다.
도 24를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 데이터라인(106)들과 게이트라인(108)들이 교차하고 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 표시패널(103)과, 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생하는 보상회로(105)와, 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 아날로그의 데이터전압으로 변환하여 데이터라인(106)들에 공급하는 데이터 구동회로(101)와, 게이트라인(106)들에 스캔펄스를 공급하는 게이트 구동회로(102)와, 데이터 구동회로(101) 및 게이트 구동회로(102)를 제어하는 타이밍 컨트롤러(104)를 구비한다.
표시패널(103)은 두 장의 기판(TFT 기판, 컬러필터 기판)의 사이에 액정분자들이 주입된다. TFT 기판상에 형성된 데이터라인(106)들과 게이트라인(108)들은 상호 직교한다. 데이터라인(106)들과 게이트라인(108)들의 교차부에 형성된 TFT는 게이트라인(108)으로부터의 스캔신호에 응답하여 데이터라인(106)을 경유하여 공급되는 데이터전압을 액정셀(Clc)의 픽셀전극에 공급한다. 칼라필터 기판상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 한편, 컬러필터 기판상에 형성되는 공통전극은 전계 인가 방식에 따라 TFT 기판상에 형성될 수 있다. TFT 기판과 컬러필터 기판에는 서로 수직의 편광축을 가지는 편광판이 각각 부착된다.
보상회로(105)는 시스템 인터페이스(System Interface)로부터 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 공급받아 무라의 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 보상회로(105)에 대해서는 이 후 상세히 설명하기로 한다.
타이밍 컨트롤러(104)는 보상회로(105)를 경유하여 공급되는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 게이트 구동회로(102)를 제어하기 위한 게이트 제어신호(GDC), 데이터 구동회로(101)를 제어하기 위한 데이터 제어신호(DDC)를 발생함과 아울러 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 도트 클럭(DCLK)에 맞추어 데이터 구동회로(101)에 공급한다.
데이터 구동회로(101)는 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 입력받아 이 디지털 비디오 데이터(Rc/Gc/Bc)를 아날로그 감마보상전압(데이터전압)으로 변환하여 타이밍 컨트롤러(104)의 제어 하에 표시패널(103)의 데이터라인들(106)에 공급한다.
게이트 구동회로(102)는 스캔신호를 게이트라인들(108)에 공급함으로써 그 게이트라인들(108)에 접속된 TFT들을 턴-온(Turn-on)시켜 데이터전압들이 공급될 1 수평라인의 액정셀들(Clc)을 선택한다. 데이터 구동회로(101)로부터 발생되는 아날로그 데이터전압은 스캔펄스에 동기됨으로써 선택된 1 수평라인의 액정셀(Clc)에 공급된다.
이하, 도 25 내지 도 31을 참조하여 보상회로(105)에 대해 상세히 설명하기로 한다.
도 25를 참조하면 본 발명의 실시예에 따른 보상회로(105)는 표시패널(103)상의 무라 및 링크 서브픽셀의 위치를 지시하는 위치 데이터(PD), 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터(CD) 및 링크 서브픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터(CD)가 저장되는 EEPROM(53)과, EEPROM(53)에 저장되는 위치 데이터들 및 보상 데이터들을 이용하여 입력 비디오 디지털 데이터(Ri/Gi/Bi)를 변조함으로써 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생하는 보상부(51)와, 보상회로(105)와 외부 시스템과의 통신을 위한 인터페이스 회로(57)와, 인터페이스 회로(57)를 경유하여 EEPROM(53)에 저장될 데이터가 임시 저장되는 레지스터(55)를 구비한다.
EEPROM(53)에는 표시패널(103)상의 무라 및 링크 서브픽셀의 위치를 지시하는 위치 데이터(PD), 무라 위치의 휘도를 보상하기 위한 무라 보상 데이터(CD) 및 링크 서브픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터(CD)가 저장된다. EEPROM(53)에 저장되는 보상 데이터들은 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조에 따른 보상값으로 설정된다. 여기서, 계조에 따른 보상값이란 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 각 계조에 대응하여 설정되는 보상값 또는 둘 이상의 계조를 포함하는 계조 구간에 대응하여 설정되는 보상값을 말한다. 계조 구간에 대응하여 보상값이 설정되는 경우 EEPROM(53)에는 계조 구간에 대한 정보, 즉, 계조 구간이 포함하는 계조에 대한 정보도 저장된다. 이 EEPROM(53)은 외부 시스템으로부터의 전기적 신호에 의해 무라 위치와 보상값에 대한 데이터의 갱신이 가능하다.
인터페이스 회로(57)는 보상회로(105)와 외부시스템 간의 통신을 위한 구성으로써 이 인터페이스 회로(57)는 I2C 등의 통신 표준 프로토콜 규격에 맞춰 설계된다. 외부 시스템에서는 이 인터페이스 회로(57)를 통해 EEPROM(53)에 저장된 데이터를 읽어들이거나 수정할 수 있다. 즉, EEPROM(53)에 저장된 위치 데이터(PD)들 및 보상 데이터(CD)들은 공정상 변화, 적용 모델간 차이 등과 같은 이유에 의해 갱신이 요구되며, 사용자는 갱신하고자 하는 위치 데이터(UPD)들 및 보상 데이터(UCD)들을 외부 시스템에서 공급하여 EEPROM(53)에 저장된 데이터를 수정할 수 있다.
레지스터(55)에는 EEPROM(53)에 저장된 위치 데이터(PD)들 및 보상 데이터(CD)들을 갱신 하기 위하여 인터페이스 회로(57)를 통해 전송되는 위치 데이터(UPD)들 및 보상 데이터(UCD)들이 임시 저장된다.
이하 도 26 내지 도 31을 참조하여 본 발명에 따른 보상부(51)의 실시예들에 대하여 상세히 설명하기로 한다.
도 26를 참조하면 본 발명의 제1 실시예에 따른 보상부(51)는 EEPROM(53)에 저장된 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)를 이용하여 무라 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 방법으로 변조하는 제1 보상부(51a)와, 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(51b)를 구비한다.
제1 보상부(51a)는 위치 판단부(161), 계조 판단부(162), 어드레스 생성부(163) 및 FRC 제어부(164)를 구비한다.
한편, 제1 보상부(51a)가 참조하는 EEPROM(53)은 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53FR, 53FG, 53FB)을 포함한다.
위치 판단부(161)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(162)는 적(R), 녹(G), 청(B) 별 계조 판단부(162R, 162G, 162B)를 포함한다. 이 계조 판단부(162R, 162G, 162B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(163)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(163R, 163G, 163B)를 포함한다. 이 어드레스 생성부(163R, 163G, 163B)는 EEPROM(53FR, 53FG, 53FB)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53FR, 53FG, 53FB)에 공급한다. 리드 어드레스에 따라 EEPROM(53FR, 53FG, 53FB)으로부터 출력되는 무라 보상 데이터는 FRC 제어부(164R, 164G, 164B)에 공급된다.
FRC 제어부(164)는 적(R), 녹(G), 청(B) 별 FRC 제어부(164R, 164G, 164B)를 포함한다. 이 FRC 제어부(164R, 164G, 164B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 EEPROM(53FR, 53FG, 53FB)으로부터의 무라 보상 데이터를 증감하여 무라위치에 표시될 데이터를 변조하되, 도 18과 같이 무라 보상값에 따라 무라 보상 데이터가 증감되는 프레임 개수와 프레임 순서를 다르게 하여 무라 보상 데이터를 다수의 프레임에 분산시킨다. 예컨대, 도 18에서 보는 경우와 같이 FRC 제어를 위한 프레임 단위를 4 프레임으로 하며, '00'은 0계조, '01'은 1/4계조, '10'은 1/2계조, '11'은 3/4계조를 보상하기 위한 무라 보상 데이터일 때, 무라 위치에 보상될 보상값으로 설정되는 무라 보상 데이터가 0.5(1/2)계조를 보상하기 위한 '01'이면, FRC 제어부(164R, 164G, 164B)는 4 개의 프레임 중 2 개의 프레임 기간동안 해당 무라 위치 픽셀의 데이터에 '1' 계조를 가산하여 무라 위치에 표시될 데이터(Ri/Gi/Bi)의 무라 정도 0.5 계조를 보상한다. 이러한 FRC 제어부(164R, 164G, 164B)는 도 27과 같은 회로 구성을 가진다.
도 27은 적색 데이터를 보정하기 위한 제1 FRC 제어부(164R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC 제어부(164G, 164B)는 제1 FRC 제어부(164R)와 실질적으로 동일한 회로 구성을 가진다.
도 27을 참조하면, 제1 FRC 제어부(164R)는 보상값 판정부(171), 프레임 수 감지부(172) 및 연산기(173)를 구비한다.
보상값 판정부(171)는 R 보상값을 판정하고 그 보상값을 프레임 수에 따라 나누어진 값으로 FRC 데이터(FD)를 발생한다. 예를 들어, 4 개의 프레임을 FRC의 한 프레임 그룹으로 할 때 R 무라 보상 데이터 '00'은 0계조, R 무라 보상 데이터 '01'은 1/4계조, R 무라 보상 데이터 '10'은 1/2계조, '11'은 3/4계조에 대한 보상값으로 인식하도록 미리 설정되었다면, 보상값 판정부(171)는 R 무라 보상 데이터 '01'을 해당 무라 위치의 데이터의 표시 계조에 1/4 계조를 가산할 데이터로 판정한다. 이와 같이 R 무라 보상 데이터의 계조가 판정되면, 보상값 판정부(171)는 해당 무라 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 1/4계조를 보상하기 위하여, 도 18의 (a)에서 보는 바와 같이 제1 내지 제4 프레임 중 어느 한 프레임에 1 계조가 가산되도록 가산될 한 프레임 기간에 '1'의 FRC 데이터(FD)를 발생하고, 나머지 3 개 프레임 기간 동안 '0'의 FRC 데이터(FD)를 발생한다.
프레임 수 감지부(172)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(172)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
연산기(173)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 데이터(FD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, FRC 제어부(164)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 무라 보상 데이터(CD)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 FRC 제어부(164)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 FRC 제어부(164)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 FRC 제어부(164)에 공급되는 경우 FRC 제어부(164)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 무라 보상 데이터(CD)로 인식하여 FRC 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제1 실시예에 따른 제1 보상부(51a)는 입력 R, G, B 디지털 비디오 데이터가 각각 8 비트이고 4 개의 프레임기간을 한 프레임 그룹으로 하여 보상값을 시간적으로 분산시키는 것으로 가정할 때 1021 계조로 세분화하여 무라 위치에 표시될 데이터를 세밀하게 보정할 수 있다.
제2 보상부(51b)는 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 서브픽셀(13)에 공급될 데이터를 EEPROM(53)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(51b)는 위치 판단부(161), 계조 판단부(162), 어드레스 생성부(163), 연산기(165)를 구비한다. 한편, 제2 보상부(51b)가 참조하는 EEPROM(53)은 링크 서브픽셀(13) 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53R, 53G, 53B)을 포함한다.
위치 판단부(161)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(162)는 적(R), 녹(G), 청(B) 별 계조 판단부(162R, 162G, 162B)를 포함한다. 이 계조 판단부(162R, 162G, 162B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(163)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(163R, 163G, 163B)를 포함한다. 이 어드레스 생성부(163R, 163G, 163B)는 EEPROM(53R, 53G, 53B)의 링크 서브픽셀(13) 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 링크 서브픽셀(13) 위치에 해당하면, 그 링크 서브픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53R, 53G, 53B)에 공급한다. 리드 어드레스에 따라 EEPROM(53R, 53G, 53B)으로부터 출력되는 충전특성 보상 데이터는 연산기(165R, 165G, 165B)에 공급된다.
연산기(165)는 적(R), 녹(G), 청(B) 별 연산기(165R, 165G, 165B)를 포함한다. 연산기(165R, 165G, 165B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 서브픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(164R, 164G, 164B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및/또는 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(110)를 거쳐 표시패널(103)에 공급되어 화질이 보정된 화상을 표시한다.
도 28을 참조하면 본 발명의 제1 실시예에 따른 보상부(51)는 EEPROM(53)에 저장된 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)를 이용하여 무라 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 디더링 방법으로 변조하는 제1 보상부(51a)와, 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(51b)를 구비한다.
제1 보상부(51a)는 위치 판단부(181), 계조 판단부(182), 어드레스 생성부(183) 및 디더링 제어부(184)를 구비한다. 한편, 제1 보상부(51a)가 참조하는 EEPROM(53)은 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53DR, 53DG, 53DB)을 포함한다.
위치 판단부(181)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(182)는 적(R), 녹(G), 청(B) 별 계조 판단부(182R, 182G, 182B)를 포함한다. 이 계조 판단부(182R, 182G, 182B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(183)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(183R, 183G, 183B)를 포함한다. 이 어드레스 생성부(183R, 183G, 183B)는 EEPROM(53DR, 53DG, 53DB)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53DR, 53DG, 53DB)에 공급한다. 리드 어드레스에 따라 EEPROM(53DR, 53DG, 53DB)으로부터 출력되는 무라 보상 데이터는 디더링 제어부(184R, 184G, 184B)에 공급된다.
디더링 제어부(184R, 184G, 184B)는 EEPROM(53DR, 53DG, 53DB)으로부터의 무라 보상 데이터를 다수의 픽셀을 포함한 단위 픽셀 윈도우의 각 픽셀들에 분산하여 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.
도 29는 적색 데이터를 보정하기 위한 제1 디더링 제어부(184R)를 상세히 나타낸다. 한편, 제2 및 제3 디더링 제어부(184G, 184B)는 제1 디더링 제어부(184R)와 실질적으로 동일한 회로 구성을 가진다.
도 29를 참조하면, 제1 디더링 제어부(184R)는 보상값 판정부(191), 픽셀 위치 감지부(192), 및 연산기(193)를 구비한다.
보상값 판정부(191)는 R 보상값을 판정하고 그 보상값을 단위 픽셀 윈도우 내에 포함된 픽셀들에 분산될 값으로 디더링 데이터(DD)를 발생한다. 이 보상값 판정부(191)에는 R 보상값에 따라 디더링 데이터(DD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(191)는 2진 데이터로 표현되는 R 보상값이 '00'이면 단위 픽셀 윈도우의 보상값을 1/4 계조로, R 보상값이 '10'이면 1/2 계조로, R 보상값이 '11'이면 3/4 계조로 디더 보상값을 인식하도록 미리 프로그래밍되어 있는 경우, 단위 픽셀 윈도우에 4 개의 픽셀들이 포함되어 있고 R 보상값이 '01'이면 그 단위 픽셀 윈도우 내의 한 픽셀 위치에서 '1'을 디더링 데이터(DD)로 발생하는 반면, 나머지 3 개의 픽셀 위치들에서 '0'을 디더링 데이터(DD)로 발생한다. 이러한 디더링 데이터(DD)는 연산기(132)에 의해 도 19와 같이 입력 디지털 비디오 데이터에 단위 픽셀 윈도우 내의 픽셀 위치별로 증감된다.
픽셀 위치 감지부(192)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(192)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(193)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 디더링 데이터(DD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, 디더링 제어부(184)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 무라 보상 데이터(CD)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 디더링 제어부(184)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 디더링 제어부(184)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 디더링 제어부(184)에 공급되는 경우 디더링 제어부(184)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 무라 보상 데이터(CD)로 인식하여 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제2 실시예에 따른 제1 보상부(51a)는 단위 픽셀 윈도우를 4 개의 픽셀들로 구성한다고 가정할 때 R, G, B 각각에 대하여 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.
제2 보상부(51b)는 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 서브픽셀(13)에 공급될 데이터를 EEPROM(53)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(51b)는 위치 판단부(181), 계조 판단부(182), 어드레스 생성부(183), 연산기(185)를 구비한다. 한편, 제2 보상부(51b)가 참조하는 EEPROM(53)은 링크 서브픽셀(13) 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53R, 53G, 53B)을 포함한다.
위치 판단부(181)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(182)는 적(R), 녹(G), 청(B) 별 계조 판단부(182R, 182G, 182B)를 포함한다. 이 계조 판단부(182R, 182G, 182B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(183)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(183R, 183G, 183B)를 포함한다. 이 어드레스 생성부(183R, 183G, 183B)는 EEPROM(53R, 53G, 53B)의 링크 서브픽셀(13) 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 링크 서브픽셀(13) 위치에 해당하면, 그 링크 서브픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53R, 53G, 53B)에 공급한다. 리드 어드레스에 따라 EEPROM(53R, 53G, 53B)으로부터 출력되는 충전특성 보상 데이터는 연산기(185R, 185G, 185B)에 공급된다.
연산기(185)는 적(R), 녹(G), 청(B) 별 연산기(185R, 185G, 185B)를 포함한다. 연산기(185R, 185G, 185B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 서브픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(184R, 184G, 184B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및/또는 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(110)를 거쳐 표시패널(103)에 공급되어 화질이 보정된 화상을 표시한다.
도 30을 참조하면 본 발명의 제3 실시예에 따른 보상부(51)는 EEPROM(53)에 저장된 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)를 이용하여 무라 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 및 디더링 방법으로 변조하는 제1 보상부(51a)와, 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(51b)를 구비한다.
제1 보상부(51a)는 위치 판단부(201), 계조 판단부(202), 어드레스 생성부(203) 및 FRC 및 디더링 제어부(204)을 구비한다. 한편, 제1 보상부(51a)가 참조하는 EEPROM(53)은 무라 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53FDR, 53FDG, 53FDB)을 포함한다.
위치 판단부(201)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(202)는 적(R), 녹(G), 청(B) 별 계조 판단부(202R, 202G, 202B)를 포함한다. 이 계조 판단부(202R, 202G, 202B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(203)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(203R, 203G, 203B)를 포함한다. 이 어드레스 생성부(203R, 203G, 203B)는 EEPROM(53FDR, 53FDG, 53FDB)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53FDR, 53FDG, 53FDB)에 공급한다. 리드 어드레스에 따라 EEPROM(53FDR, 53FDG, 53FDB)으로부터 출력되는 무라 보상 데이터는 FRC 및 디더링 제어부(204R, 204G, 204B)에 공급된다.
FRC 및 디더링 제어부(204R, 204G, 204B)는 EEPROM(53FDR, 53FDG, 53FDB)로부터의 무라 보상 데이터를 다수의 픽셀을 포함한 단위 픽셀 윈도우의 각 픽셀들에 분산하고, 또한, 무라 보상 데이터를 다수의 프레임기간으로 분산시켜 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.
도 31은 적색 데이터를 보정하기 위한 제1 FRC 및 디더링 제어부(204R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC 및 디더링 제어부(204G, 204B)는 제1 FRC 및 디더링 제어부(204R)와 실질적으로 동일한 회로 구성을 가진다.
도 31을 참조하면, 제1 FRC 및 디더링 제어부(204R)는 보상값 판정부(211), 프레임 수 감지부(223), 픽셀 위치 감지부(224), 및 연산기(222)를 구비한다.
보상값 판정부(221)는 R 보상값을 판정하고 그 보상값을 단위 픽셀 윈도우 내에 포함된 픽셀들과 다수의 프레임기간 동안 분산될 값으로 FRC 및 디더링 데이터(FDD)를 발생한다. 이 보상값 판정부(221)에는 R 보상값에 따라 FRC 및 디더링 데이터(FDD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(221)는 R 무라 보상 데이터가 '00'이면 0 계조, '01'이면 1/4 계조, '10'이면 1/2 계조, '11'이면 3/4 계조에 대한 보상값으로 인식하도록 미리 프로그래밍되어 있다. R 무라 보상 데이터가 '01'이고, 4 개의 프레임기간을 FRC 프레임 그룹으로 하고 4 개의 픽셀을 디더링의 단위 픽셀 윈도우로 구성한다고 가정하면, 보상값 판정부(221)는 도 15와 같이 4 개의 프레임 기간 동안 단위 픽셀 윈도우 내에서 1 개의 픽셀 위치에 '1'을 FRC 및 디더링 데이터(FDD)로 발생하고 나머지 3 개의 픽셀 위치에 '0'을 FRC 및 디더링 데이터(FDD)으로 발생하되, '1'이 발생되는 픽셀의 위치를 매 프레임마다 변경시킨다.
프레임 수 감지부(223)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(223)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
픽셀 위치 감지부(224)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(192)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(222)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 및 디더링 데이터(FDD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, FRC 및 디더링 제어부(204)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 표 1에서와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 무라 보상 데이터(CD)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 FRC 및 디더링 제어부(204)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 FRC 및 디더링 제어부(204)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 FRC 및 디더링 제어부(204)에 공급되는 경우 FRC 및 디더링 제어부(204)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 무라 보상 데이터(CD)로 인식하여 FRC 및 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제3 실시예에 따른 제1 보상부(51a)는 단위 픽셀 윈도우를 4 개의 픽셀들로 구성하고 4 개의 프레임기간을 한 FRC 프레임 그룹이라고 가정할 때 R, G, B 각각에 대하여 플리커와 해상도 저하가 거의 없이 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.
제2 보상부(51b)는 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 서브픽셀(13)에 공급될 데이터를 EEPROM(53)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(51b)는 위치 판단부(201), 계조 판단부(202), 어드레스 생성부(203), 연산기(205)를 구비한다. 한편, 제2 보상부(51b)가 참조하는 EEPROM(53)은 링크 서브픽셀(13) 위치 데이터(PD) 및 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(53R, 53G, 53B)을 포함한다.
위치 판단부(201)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치를 판단한다.
계조 판단부(202)는 적(R), 녹(G), 청(B) 별 계조 판단부(202R, 202G, 202B)를 포함한다. 이 계조 판단부(202R, 202G, 202B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(203)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(203R, 203G, 203B)를 포함한다. 이 어드레스 생성부(203R, 203G, 203B)는 EEPROM(53R, 53G, 53B)의 링크 서브픽셀(13) 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(103)상 표시 위치가 링크 서브픽셀(13) 위치에 해당하면, 그 링크 서브픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53R, 53G, 53B)에 공급한다. 리드 어드레스에 따라 EEPROM(53R, 53G, 53B)으로부터 출력되는 충전특성 보상 데이터는 연산기(205R, 205G, 205B)에 공급된다.
연산기(205)는 적(R), 녹(G), 청(B) 별 연산기(205R, 205G, 205B)를 포함한다. 연산기(205R, 205G, 205B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 서브픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(204R, 204G, 204B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및/또는 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(110)를 거쳐 표시패널(103)에 공급되어 화질이 보정된 화상을 표시한다.
한편, 상술한 본 발명의 실시예에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 액정표시장치를 중심으로 설명되었지만, 액티브 매트릭스 유기발광다이오드(OLED)와 같은 다른 평판표시장치에도 유사하게 적용될 수 있다.
상술한 바와 같이 본 발명에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 평판표시장치의 화질을 향상시킴으로써, 불량 픽셀에 대해서는 육안으로 느끼는 인지정도를 확연히 낮출 수 있으며, 무라에 대해서는 공정상에서의 무라 보상에 대한 방안보다 다양한 발생원인에 따른 다양한 형상의 무라에 대하여 적절한 대처가 가능한 장점을 가진다. 또한, 본 발명에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 무라를 보상함에 있어 세분화된 계조표현이 가능한 프레임 레이트 컨트롤 및 디더링과 같은 화질 제어 방법을 이용함으로써 미세한 화질 제어가 가능한 장점을 가진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (51)

  1. 평판표시장치의 검사공정에서, 상기 평판표시장치에 테스트 데이터를 인가하여 상기 평판표시장치에서 불량 픽셀의 유무 및 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 유무를 검사하는 단계와;
    상기 불량 픽셀에 인접한 정상 픽셀과 상기 불량 픽셀을 전기적으로 연결하여 링크 픽셀을 형성하는 단계와;
    상기 무라의 위치를 지시하는 위치 데이터, 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와;
    상기 평판표시장치의 보상 데이터 기록공정에서, 상기 위치 데이터들과 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀인 것을 특징으로 하는 평판표시장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 무라 보상 데이터는 상기 무라의 위치에 따라, 상기 무라의 위치에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 충전특성 보상 데이터는 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 메모리는 EEPROM 또는 EDID ROM을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 메모리에 저장된 위치 데이터들과 보상 데이터들을 이용하여 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 제조방법.
  12. 제 7 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 제조방법.
  14. 제 7 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 링크 픽셀 위치에 표시될 데이터를 상기 충전 특성 보상 데이터로 증감하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  15. 제 7 항에 있어서,
    상기 평판표시장치에 상기 변조된 디지털 비디오 데이터를 인가하여 상기 평판표시장치에서 화질 결함을 검사하는 단계와;
    상기 화질 결함의 위치를 지시하는 화질 결함 위치 데이터, 상기 화질 결함을 보상하기 위한 화질 결함 보상 데이터를 결정하는 단계와;
    상기 화질 결함 위치 데이터와 상기 화질 결함 보상 데이터를 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 화질 결함은,
    상기 무라 및 상기 링크 픽셀에 대한 보상 데이터의 비최적화로 인한 화질 결함, 백 라이트에 의한 휘선 등의 화질 결함을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 평판표시장치는
    다수의 데이터라인들;
    상기 데이터라인들과 교차하는 다수의 스캔라인들; 및
    상기 데이터라인들과 상기 스캔라인들의 교차부에 형성되어 상기 데이터라인으로부터의 데이터신호를 상기 링크 픽셀을 포함한 픽셀들에 공급하는 다수의 스위치소자들을 구비하는 것을 특징으로 하는 평판표시장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스(path)를 단선하는 단계와;
    절연막상에서 분리된 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극을 W-CVD 공정을 이용하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    절연막을 사이에 두고 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극과 적어도 일부가 중첩되는 링크 패턴을 상기 평판표시장치의 표시패널에 형성하는 단계와;
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스(path)를 단선하는 단계와;
    상기 링크 패턴의 양측에 레이저광을 조사하여 상기 절연막상에서 분리된 상기 불량 픽셀의 픽셀전극과 그와 이웃하는 정상 픽셀의 픽셀전극을 상기 링크 패턴을 매개로 하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 동일층에서 상기 스캔라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 링크 픽셀과 상기 스캔라인을 분리하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  23. 제 19 항에 있어서,
    상기 링크 패턴은 상기 데이터라인과 동일층에서 상기 데이터라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
  24. 평판표시장치의 표시패널에서 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀을 형성하는 단계와;
    상기 평판표시장치에서 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 위치를 지시하는 위치 데이터, 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와;
    상기 위치 데이터들과 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계와;
    상기 메모리에 저장된 위치 데이터들과 보상 데이터들을 이용하여 상기 무라 및 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  25. 제 24 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  26. 제 25 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  27. 제 24 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방 법.
  28. 제 27 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  29. 제 24 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  30. 제 28 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  31. 제 24 항에 있어서,
    상기 디지털 비디오 데이터를 변조하는 단계는,
    상기 링크 픽셀 위치에 표시될 데이터를 상기 충전 특성 보상 데이터로 증감 하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  32. 제 24 항에 있어서,
    상기 평판표시장치에 상기 변조된 디지털 비디오 데이터를 인가하여 상기 평판표시장치에서 화질 결함을 검사하는 단계와;
    상기 화질 결함의 위치를 지시하는 화질 결함 위치 데이터, 상기 화질 결함을 보상하기 위한 화질 결함 보상 데이터를 결정하는 단계와;
    상기 화질 결함 위치 데이터와 상기 화질 결함 보상 데이터를 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  33. 제 32 항에 있어서,
    상기 화질 결함은,
    상기 무라 및 상기 링크 픽셀에 대한 보상 데이터의 비최적화로 인한 화질 결함, 백 라이트에 의한 휘선 등의 화질 결함을 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  34. 평판표시장치의 표시패널에서 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대한 충전특성을 보상하기 위한 충전특성 보상 데이터 와, 상기 표시패널에서 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지 는 무라에 대한 무라 보상 데이터가 저장된 메모리와;
    상기 무라 위치에 공급될 디지털 비디오 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와;
    상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  35. 제 34 항에 있어서,
    상기 메모리에는,
    상기 무라의 위치를 지시하는 무라 위치 데이터와 상기 링크 픽셀의 위치를 지시하는 링크 픽셀 위치 데이터가 저장되고,
    상기 제1 보상부는 상기 무라 위치 데이터를 이용하여 상기 디지털 비디오 데이터가 무라 위치에 공급될 비디오 데이터인지를 판단하고,
    상기 제2 보상부는 상기 링크 픽셀 위치 데이터를 이용하여 상기 변조된 디지털 비디오 데이터가 링크 픽셀 위치에 공급될 비디오 데이터인지를 판단하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  36. 제 34 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  37. 제 36 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  38. 제 34 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  39. 제 38 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  40. 제 34 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  41. 제 40 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  42. 제 34 항에 있어서,
    상기 제2 보상부는,
    상기 링크 픽셀 위치에 표시될 상기 변조된 디지털 비디오 데이터를 상기 충전 특성 보상 데이터로 증감하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  43. 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀을 포함하는 표시패널과;
    상기 표시패널에서 정상적인 휘도로 표시되는 정상영역에 비해 휘도차를 가지는 무라의 위치를 지시하는 위치 데이터, 상기 무라 위치에 표시될 휘도를 보상하기 위한 무라 보상 데이터, 상기 링크 픽셀의 위치를 지시하는 위치 데이터 및 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터가 저장된 메모리와;
    상기 위치 데이터들과 상기 보상 데이터들에 근거하여 상기 무라 및 상기 링크 픽셀에 표시될 디지털 비디오 데이터를 변조하는 보상회로를 구비하는 것을 특징으로 하는 평판표시장치.
  44. 제 43 항에 있어서,
    상기 보상회로는,
    상기 무라 위치에 공급될 디지털 비디오 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와;
    상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비하는 것을 특징으로 하는 평판표시장치.
  45. 제 44 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  46. 제 45 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치.
  47. 제 44 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  48. 제 47 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치.
  49. 제 44 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  50. 제 49 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽 셀들로 분산되는 것을 특징으로 하는 평판표시장치.
  51. 제 44 항에 있어서,
    상기 제2 보상부는,
    상기 링크 픽셀 위치에 표시될 상기 변조된 디지털 비디오 데이터를 상기 충전 특성 보상 데이터로 증감하는 것을 특징으로 하는 평판표시장치.
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