KR101308465B1 - 표시 결함을 보상하기 위한 영상 표시 장치 - Google Patents

표시 결함을 보상하기 위한 영상 표시 장치 Download PDF

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Abstract

본 발명의 영상 표시 장치는 보상 회로를 모델 구분없이 적용할 수 있고 서로 다른 디더 패턴의 중첩으로 인한 노이즈를 감소시키기 위하여, 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와; 입력원 정보 및 디더링 온/오프 정보를 포함하는 제어 정보에 따라 비트수가 서로 다른 입력 데이터를 동일한 비트수를 갖도록 비트 확장하여 출력하는 비트 확장부와; 상기 메모리의 결함 영역 정보를 이용하여 상기 비트 확장부로부터 입력된 상기 결함 영역의 데이터를 상기 제어 정보에 따라 보상하는 제1 보상부와; 상기 디더링 온/오프 정보에 응답하여 서로 다른 제1-1 디더 패턴 또는 제1-2 디더 패턴을 이용하여 상기 제1 보상부에서 보상된 데이터를 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와; 상기 보상 회로의 출력 데이터를 상기 제1-2 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부와, 상기 디더링 온/오프 정보에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 표시 패널을 구동하는 패널 구동부를 구비한다.

Description

표시 결함을 보상하기 위한 영상 표시 장치{VIDEO DISPLAY DEVICE FOR COMPENSATING DISPLAY DEFECT}
본 발명은 영상 표시 장치에 관한 것으로, 특히 표시 결함 보상 회로를 모델 구분없이 적용할 수 있고 서로 다른 디더 패턴의 중첩으로 인한 노이즈를 감소시킬 수 있는 영상 표시 장치에 관한 것이다.
최근 영상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Dispaly Panel; PDP), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등과 같은 평판 표시 장치가 주로 이용된다.
영상 표시 장치는 영상을 표시하는 표시 패널을 완성한 다음 표시 결함을 검출하는 검사 공정을 거치게 된다. 검사 공정에서 표시 결함으로 검출된 표시 패널은 결함 부분에 대한 리페어 공정을 거치지만, 리페어 공정으로도 해결할 수 없는 표시 결함이 존재하고 있다.
표시 결함은 주로 박막 패턴 형성 공정에서 이용되는 노광 장비의 멀티 노광시 중첩 노광과 멀티렌즈들의 수차 등으로 인한 노광량 편차에서 기인한다. 노광량 편차로 인하여 박막 패턴의 폭이 가변되어서 박막 트랜지스터의 기생 용량 편차, 셀갭을 유지하는 컬럼 스페이서의 높이 편차, 신호 라인들 간의 기생 용량 편차 등이 발생된다. 이러한 편차는 표시 화상에서 휘도 편차를 유발하여 표시 결함을 초래한다. 노광량 편차로 인한 표시 결함은 노광 장비의 스캔 방향에 따라 세로선 또는 가로선 형태로 표시 패널에 표시된다. 이러한 세로선 또는 가로선 형태의 표시 결함은 공정기술의 개선을 통해서도 해결되지 못하고 있다.
또한, 표시 결함은 이물질이 유입된 결함 화소에 의해 포인트 결함으로 표시될 수 있다. 결함 화소에 대해서는 리페어 공정이 수행되지만, 리페어된 화소에 의해서도 포인트 결함이 발생된다. 예를 들면, 결함 화소가 리페어 공정에 의해 암점화된 경우 암점화된 화소는 화이트 화상에서 블랙 포인트 결함으로 표시될 수 있다. 또한, 암점화된 리페어 화소를 이웃한 정상 화소와 링크시키는 리페어 공정을 수행한 경우 정상 화소로 공급된 데이터가 서로 링크된 리페어 화소까지 분산되어 충전되어야 하므로, 링크된 화소들은 데이터 충전량 부족으로 인한 포인트 결함으로 표시될 수 있다.
한편, 백라이트 유닛을 필요로 하는 액정 표시 장치는 슬림화를 위하여 액정 패널과 백라이트 유닛 사이의 간격이 감소되고 있다. 이에 따라, 백라이트 유닛으로부터의 광이 확산되는 경로가 부족하여서 다수의 램프 위치에 따라 가로선 형태의 표시 결함이 표시될 수 있다.
이러한 표시 결함을 보상 데이터를 적용하여서 회로적으로 보상하는 방법이 고려되고 있다. 예를 들면, 본 출원인에 의해 특허출원된 제10-2006-0059285호 등 에는 표시 결함 영역에 표시될 데이터를 보상 데이터를 이용하여 변조하는 방법으로 표시 결함 영역의 데이터를 보상하는 방법을 개시하고 있다. 표시 결함의 보상회로는 표시 결함 영역의 경계부와 정상 영역 사이의 휘도차를 미세 조정하기 위하여 보상된 데이터를 공간적 및 시간적으로 분산시키는 프레임 레이트 컨트롤(Frame Rate Control; 이하 FRC) 디더링 회로를 이용한다.
영상 표시 장치는 계조들 사이의 휘도를 미세 조절하기 위하여 일반 디더링 방법 또는 FRC 디더링 방법을 이용하는 디더링 회로를 내장하고 있다.
이에 따라, 종래의 표시 결함 보상 회로가 상기 디더링 회로를 영상 표시 장치에 적용되는 표시 결함 보상 회로의 제1 디더 패턴과 디더링 회로의 제2 디더 패턴이 서로 충돌하여서 가로선/대각선 등과 같은 노이즈가 발생될 수 있다.
또한, 종래의 표시 결함 보상 회로는 입력원 또는 모델에 따라 서로 다른 보상 데이터가 필요하므로 입력원 또는 모델에 따른 보상 데이터를 모두 저장할 경우 메모리의 용량이 증가되고 보상 회로의 부하 및 작업 복잡도가 증가되는 문제점이 있다.
이와 달리, 입력원 또는 모델에 따라 별도의 보상 회로를 적용하는 경우 입력원 또는 모델에 따라 보상 회로를 내장한 타이밍 컨트롤러를 개별적으로 개발해야 되므로 제조 비용이 증가되는 문제점이 있다. 또한 각 타이밍 컨트롤러에 대응하는 인쇄 회로 기판(Printed Circuit Board; PCB)의 종류도 다양해지므로, 타이밍 컨트롤러 및 인쇄 회로 기판의 관리가 복잡해지는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 표시 결함 보상 회로를 모델 구분없이 적용할 수 있고 서로 다른 디더 패턴의 중첩으로 인한 노이즈를 감소시킬 수 있는 영상 표시 장치에 관한 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제1 실시 예에 따른 영상 표시 장치는 표시 패널과; 상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와; 상기 메모리의 결함 영역 정보를 이용하여 상기 결함 영역의 데이터를 보상하는 제1 보상부와; 상기 제1 보상부에서 보상된 데이터를 제1 디더 패턴을 이용하여 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와; 상기 보상 회로 출력 데이터를 상기 제1 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비한다.
상기 보상 회로의 제2 보상부는 N(N은 양의 정수)비트 입력 데이터를 1*1 화소 크기를 갖는 제1 디더 패턴을 이용한 제1 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하고,상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한 제2 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하며, 인접한 2프레임에서 선택된 제2 디더 패턴의 조합으로 보상값이 결정된다.
본 발명의 제2 실시 예에 따른 영상 표시 장치는 표시 패널과; 상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와; 상기 메모리의 결함 영역 정보를 이용하여 상기 결함 영역의 데이터를 보상하는 제1 보상부와; 디더링 온/오프 정보에 응답하여 서로 다른 제1-1 디더 패턴 또는 제1-2 디더 패턴을 이용하여 상기 제1 보상부에서 보상된 데이터를 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와; 상기 보상 회로의 출력 데이터를 상기 제1-2 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부와, 상기 디더링 온/오프 정보에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비한다.
본 발명의 제3 실시 예에 따른 영상 표시 장치는 표시 패널과; 상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와; 입력원 정보 및 디더링 온/오프 정보를 포함하는 제어 정보에 따라 비트수가 서로 다른 입력 데이터를 동일한 비트수를 갖도록 비트 확장하여 출력하는 비트 확장부와; 상기 메모리의 결함 영역 정보를 이용하여 상기 비트 확장부로부터 입력된 상기 결함 영역의 데이터를 상기 제어 정보에 따라 보상하는 제1 보상부와; 상기 디더링 온/오프 정보에 응답하여 서로 다른 제1-1 디더 패턴 또는 제1-2 디더 패턴을 이용하여 상기 제1 보상부에서 보상된 데이터를 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와; 상기 보상 회로의 출력 데이터를 상기 제1-2 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부와, 상기 디더링 온/오프 정보에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비한다.
상기 비트 확장부는 외부로부터의 8비트 입력 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 3비트(000)를 부가하여 상기 8비트를 13비트로 확장하는 제1 비트 확장부와, 외부로부터의 10비트 입력 데이터의 최하위 비트 뒤에 3비트(000)를 부가하여 상기 10비트를 13비트로 확장하는 제2 비트 확장부와; 외부로부터의 10비트 입력 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 1비트(0)를 부가하여 13비트로 확장하는 제3 비트 확장부와; 상기 제어 정보가 8비트 입력원을 지시하면 상기 제1 비트 확장부의 출력을, 상기 제어 정보가 10비트 입력원을 지시하면 상기 제2 비트 확장부의 출력을, 상기 제어 정보가 10비트 입력원 및 디더링 온 상태를 지시하면 상기 제3 비트 확장부의 출력을 선택하는 멀티플렉서를 구비한다.
상기 제1 보상부는 상기 비트 확장부로부터의 상기 13비트의 입력 데이터에서 계조 구간 판별시 이용될 8비트의 유효 데이터를 선택하여 출력하는 데이터 입력부와; 상기 메모리로부터의 결함 영역 정보 중 계조 구간 정보를 이용하여 상기 데이터 입력부로부터의 유효 데이터에 해당하는 계조 구간 정보를 선택하여 출력하는 계조 판단부와; 상기 메모리로부터의 상기 결함 영역의 위치 정보와 상기 메모리 또는 외부로부터의 옵션핀을 통해 입력되는 상기 결함 영역의 방향 정보에 따라 상기 입력 데이터에 해당하는 결함 영역의 위치 정보 및 결함 영역의 검출 횟수를 출력하는 위치 판단부와; 상기 계조 판단부로부터의 상기 계조 구간 정보와 상기 위치 판단부로부터의 해당 위치 정보를 이용하여 상기 메모리로부터의 상기 결함 영역의 보상 데이터 중 상기 입력 데이터에 해당하는 보상 데이터를 선택하고, 선택된 보상 데이터를 상기 제어 정보에 따라 비트 확장하여 출력하는 보상 데이터 선택부와; 상기 보상 데이터 선택부로부터의 보상 데이터를 상기 비트 확장부로부터의 입력 데이터와 가산하는 가산기와; 상기 보상 데이터를 상기 입력 데이터에서 감산하는 감산기와; 상기 위치 판단부로부터 검출된 상기 결함 영역의 검출 횟수에 따라 상기 메모리에 저장된 상기 결함 영역의 순서 정보 및 명암 정보를 선택적으로 출력하는 멀티플렉서와; 상기 멀티플렉서에서 선택된 결함 영역의 순서 정보 및 명암 정보에 따라 상기 가산기 및 감산기 중 어느 하나의 출력을 선택하는 멀티플렉서를 구비한다.
상기 보상 데이터 선택부는 상기 제어 정보가 상기 8비트 입력원 또는 10비트 디더링 온 상태를 지시하면 상기 보상 데이터에 그의 최상위 비트 뒤에 2비트(00)를 부가하여 출력하고, 상기 제어 정보가 상기 10비트 입력원을 지시하면 상기 보상 데이터에 그위 최하위 비트 앞에 2비트(00)를 부가하여 출력한다.
상기 보상 회로의 제2 보상부는 상기 제1 보상부로부터 입력된 N(N은 양의 정수)비트 입력 데이터를 8*32 크기의 제1-1 디더 패턴을 이용한 디더링 처리로 최하위 3비트가 감소된 N-3비트 데이터를 출력하는 제1 디더링부와; 상기 제1 보상부로부터 입력된 N비트 입력 데이터를 1*1 화소 크기를 갖는 제1-2 디더 패턴을 이용한 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하는 제2 디더링부와; 상기 타이밍 컨트롤러의 디더링 여부를 나타내는 상기 디더링 온/오프 정보가 오프 상태이면 상기 제1 디더링부의 출력을 선택하고, 온 상태이면 상기 제2 디더링부의 출력을 선택하는 멀티플렉서를 구비하고; 상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한 제2 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하며, 인접한 2프레임에서 선택된 제2 디더 패턴의 조합으로 보상값이 결정된다.
상기 메모리는 상기 표시 패널의 포인트 결함에 대한 포인트 결함 정보를 추가로 포함하고, 상기 보상 회로는 상기 제2 보상부로부터의 입력 데이터를 상기 메모리로부터의 포인트 결함 정보를 이용하여 보상하는 제3 보상부를 추가로 구비한다.
본 발명에 따른 영상 표시 장치의 보상 회로는 타이밍 컨트롤러가 별도의 디더링 기능을 갖는 경우, 보상 회로의 제1 디더 패턴과 타이밍 컨트롤러의 제2 디더 패턴의 조합으로 휘도를 미세 보상함으로써 보상 회로의 제1 디더 패턴과 타이밍 컨트롤러의 제2 디더 패턴의 충돌을 방지할 수 있다.
또한, 본 발명에 따른 영상 표시 장치의 보상 회로는 타이밍 컨트롤러의 디더링 온/오프에 따라 서로 다른 디더 패턴을 이용하여 데이터를 보상함으로써, 타 이밍 컨트롤러의 디더링 기능의 내장 여부와 상관없이 적용될 수 있다. 또한, 타이밍 컨트롤러가 디더링 온인 경우 보상 회로의 제1 디더 패턴과 타이밍 컨트롤러의 제2 디더 패턴 사이의 충돌을 방지할 수 있다.
또한 본 발명에 따른 액정 표시 장치의 보상 회로는 입력 데이터들 중 최대 비트수를 갖는 입력 데이터를 기준으로 입력 데이터가 동일한 비트수를 갖도록 확장하여 이용하고, 동일한 상위 8비트만을 갖고 계조 구간을 판별하며, 메모리로부터의 보상 데이터를 8비트 입력원과 10비트 입력원을 구분하여 적용함으로써 8비트 입력원, 10비트 입력원, 또는 10비트 입력원과 타이밍 컨트롤러의 디더링 온인 시스템의 구분없이 공용될 수 있으면서 메모리의 용량을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 표시 결함 보상을 위한 액정 표시 장치를 나타낸다.
도 1에 도시된 액정 표시 장치는 보상 회로(100) 및 타이밍 컨트롤러(200)와, 액정 패널(400)을 구동하는 데이터 드라이버(310) 및 게이트 드라이버(320)와, 보상 회로(100)와 접속된 메모리(120)를 구비한다. 여기서, 보상 회로(100)는 타이밍 컨트롤러(200)에 내장되어 하나의 반도체 칩(Chip)으로 구현될 수 있다.
메모리(120)에는 세로선 및/또는 가로선과 같은 정형 결함 영역의 위치 정보(PD1), 계조 구간 정보(GD1), 보상 데이터(CD1)를 포함하는 정형 결함 정보가 저장된다. 정형 결함 영역의 위치 정보(PD1)는 각 결함 영역의 시작 및 끝 위치 정보를 화소 수로 나타낸다. 예를 들면, 정형 결함 영역의 위치 정보(PD1)는 정형 결 함 영역에 포함된 메인 영역과, 경계 영역을 분할한 다수의 분할 구간들 각각에 대한 시작 위치 정보와 끝 위치 정보를 화소 수로 나타낸다. 계조 구간 정보(GD1)는 감마 특성에 따라 분할된 다수의 계조 구간 정보를 나타낸다. 보상 데이터(CD1)는 정상 영역 대비 결함 영역의 휘도차 또는 색도차를 보상하기 위한 것으로, 결함 영역의 위치에 따라 계조 구간별로 구분되어 저장된다. 정형 결함 영역의 보상 데이터(CD1)는 각 정형 결함 영역의 메인 영역과, 경계 영역의 분할 구간들 각각에 대하여 최적화된 보정치들을 포함한다. 또한, 메모리(120)에는 포인트 결함 영역에 대한 위치 정보(PD2), 계조 구간 정보(GD2), 보상 데이터(CD2)를 포함하는 포인트 결함 정보가 저장된다.
보상 회로(100)는 외부로부터 입력된 데이터(R, G, B)와, 다수의 동기 신호(Vsync, Hsync, DE, DCLK)를 입력한다. 보상 회로(100)는 외부 메모리(120)에 저장된 가로선 또는 세로선과 같은 정형 결함 영역의 정보(PD1, GD1, CD1)를 이용하여 정형 결함 영역에 표시될 데이터를 보상하여 출력한다. 보상 회로(100)는 입력 데이터의 비트수를 확장하여 보상 데이터를 적용한다. 보상 회로(100)는 정형 결함 영역을 메인 영역과 경계 영역으로 구분하여 데이터를 보상하고, FRC 디더링 방법을 이용하여 보상된 데이터를 공간적 및 시간적으로 분산시킴으로써 미세 보상한다. 특히, 보상 회로(100)는 타이밍 컨트롤러(200)에 별도의 디더링 회로가 내장된 경우 보상 회로(100)의 디더 패턴과 타이밍 컨트롤러(200)의 디더 패턴의 충돌을 방지하도록 설정된 디더 패턴을 이용한다. 예를 들면, 보상 회로(100)는 1*1 화소 크기를 갖는 제1 디더 패턴을, 타이밍 컨트롤러(200)는 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한다. 보상 회로(100)와 타이밍 컨트롤러(200)의 제1 및 제2 디더링 처리에 따른 휘도의 미세 보정 효과는 입력 데이터의 계조값과 보상 회로(100)에서 부가된 제1 디더 패턴의 디더값에 따라 타이밍 컨트롤러(200)에서 부가된 제1 프레임의 제2 디더 패턴과 제2 프레임의 제2 디더 패턴의 조합으로 나타난다. 이에 따라, 보상 회로(100)에서 부가된 제1 디더값에 따라 타이밍 컨트롤러(200)에서 부가될 제2 디더값이 달라지게 되므로 제1 디더 패턴과 제2 디더 패턴의 충돌을 방지할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다. 또한, 보상 회로(100)는 외부 메모리(120)에 저장된 포인트 결함 영역의 정보(PD2, GD2, CD2)를 이용하여 포인트 결함 영역에 표시될 데이터를 보상하여 출력한다. 그리고, 보상 회로(100)는 보상된 데이터(Rc, Gc, Bc)와 다수의 동기 신호(Vsync, Hsync, DE, DCLK)를 타이밍 컨트롤러(200)로 공급한다. 보상 회로(100)는 정상 영역에 표시될 데이터는 보상없이 타이밍 컨트롤러(200)로 공급한다.
타이밍 컨트롤러(200)는 보상 회로(100)의 출력 데이터(Rc, Gc, Bc)를 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한 디더링 처리로 휘도를 미세 보상하고, 디더링 처리로 비트수가 감소된 데이터를 정렬하여 데이터 드라이버(310)로 출력한다. 타이밍 컨트롤러(200)는 결함 영역에 표시될 데이터와 정상 영역에 표시될 데이터를 디더링 처리로 휘도를 미세 보상한다. 이에 대한 상세한 설명은 후술하기로 한다. 또한, 타이밍 컨트롤러(200)는 다수의 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 드라이버(310)의 구동 타이밍을 제어하기 위한 데이터 제어 신호(DDC)와, 게이트 드라이버(320)의 구동 타이밍을 제어하기 위한 게이트 제어 신 호(GDC)를 생성하여 출력한다.
데이터 드라이버(310)는 타이밍 컨트롤러(200)의 데이터 제어 신호(DDC)에 응답하여 타이밍 컨트롤러(200)로부터의 디지털 데이터(Ro, Go, Bo)를 감마 전압을 이용하여 아날로그 데이터로 변환하여서 액정 패널(400)의 데이터 라인으로 출력한다.
게이트 드라이버(320)는 타이밍 컨트롤러(200)의 게이트 제어 신호(GDC)에 응답하여 액정 패널(400)의 게이트 라인을 순차 구동한다.
액정 패널(400)은 다수의 화소들이 배열된 화소 매트릭스를 통해 영상을 표시한다. 각 화소는 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브화소의 조합으로 원하는 색을 구현한다. 각 서브화소는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 액정 패널(400)에 공정상 포함될 수 있는 세로선 또는 가로선과 같은 정형 결함 영역과, 포인트 결함 영역은 보상 회로(100)에 의해 보상된 데이터를 표시한다. 따라서, 액정 패널(400)에서 정상 영역과 결함 영역과의 휘도차가 방지되므로 화질을 향상시킬 수 있다.
도 2는 도 1에 도시된 보상 회로(100)와 타이밍 컨트롤러(200)의 내부 구성을 나타낸다.
도 2에 도시된 보상 회로(100)는 비트 확장부(110)와, 비트 확장부(110)로부터의 입력 데이터(Re, Ge, Be)에서 정형 결함 영역의 데이터를 보상하는 제1 보상부(130)와, 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 1차 디더링 방법으로 미세 보정하는 제2 보상부(180)와, 제2 보상부(180)로부터의 입력 데이터(Rm2, Gm2, Bm2)에서 포인트 결함 영역의 데이터를 보상하는 제3 보상부(190)를 구비한다. 타이밍 컨트롤러(200)는 보상 회로(100)로부터의 입력 데이터(Rc1, Gc1, Bc1)를 2차 디더링 방법으로 미세 보정하는 디더링부(210), 디더링부(210)로부터의 입력 데이터(Rc2, Gc2, Bc2)를 재정렬하여 도 1의 데이터 드라이버(310)로 출력하는 데이터 정렬부(230)와, 데이터 및 게이트 제어 신호(DDC, GDC)를 생성하여 도 1의 데이터 드라이버(310) 및 게이트 드라이버(320) 각각으로 출력하는 제어신호 생성부(240)를 구비한다.
메모리(120)에는 정형 결함 정보(PD1, CD1, GD1) 및 포인트 결함 정보(PD2, CD2, GD2)를 저장되어 있다. 정형 결함 정보(PD1, CD1, GD1)로는 세로선 결함 영역 정보 또는 가로선 결함 영역 정보가 저장되어 있다. 또한, 메모리(120)에는 정형 결함 영역이 세로선 결함인지 가로선 결함인지를 지시하는 정형 결함 영역의 방향 정보와, 정형 결함 영역의 유무를 나타내어서 정형 결함 영역의 보상 여부를 지시하는 정형 결함 보상 유무 정보와, 포인트 결함 영역의 보상 여부를 지시하는 포인트 보상 유무 정보를 포함하는 제1 제어 정보(CS)가 저장될 수 있다. 예를 들면, 상기 제1 제어 정보(CS)로 할당된 한 바이트 중 3비트 데이터 각각이 상기 정형 결함 영역의 방향 정보, 정형 결함 영역의 유무 정보, 포인트 결함 영역의 유무 정보 를 나타낸다. 한편, 상기 제1 제어 정보(CS)는 상기 보상 회로(100)가 내장된 타이밍 컨트롤러(200)의 3개의 옵션핀의 값으로 설정될 수 있다. 또한, 메모리(120)에는 다수의 정형 결함 영역에 대한 순서 정보와 함께, 정형 결함 영역이 정상 영역 보다 밝은 결함인지 어두운 결함인지를 나타내는 정형 결함 영역의 명암 정보를 포함하는 제2 제어 정보(CS2)가 저장될 수 있다.
보상 회로(100)의 비트 확장부(110)는 외부로부터의 입력 데이터(R, G, B)를 비트 확장하여 제1 보상부(130)로 공급한다. 예를 들면, 비트 확장부(110)는 10비트 입력 데이터의 최하위 비트 뒤에 1비트(0)를 부가하여 11비트로 확장한 다음 11비트로 확장된 데이터(Re, Ge, Be)를 제1 보상부(130)로 공급한다.
제1 보상부(130)는 메모리(120)로부터의 정형 결함 정보(PD1, GD1, CD1)를 이용하여 세로선 또는 가로선과 같은 정형 결함 영역에 표시될 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 제1 보상부(130)는 메모리(120)로부터의 정형 결함 정보(PD1, GD1, CD1)를 읽어들여서 입력 데이터(Re, Ge, Be)가 정형 결함 영역에 표시될 데이터로 판단되고, 입력 데이터(Re, Ge, Be) 각각에 대한 계조 구간 정보가 판별되면, 판별된 계조 구간 정보에 해당하는 보상 데이터를 선택한다. 그리고, 선택된 보상 데이터를 입력 데이터(Re, Ge, Be) 각각에 가산하거나 가감함으로써 정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 예를 들면, 제1 보상부(130)는 입력 데이터(Re, Ge, Be) 각각의 11비트에 8비트의 해당 보상 데이터를 가산하거나 가감함으로써 정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다.한편, 제1 보상부(130)는 정상 영역의 데이터는 보상없이 출력한다. 이러한 제1 보상부(130)에 대한 구체적인 구성은 후술하기로 한다.
제2 보상부(180)는 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 제1디더링 방법을 이용하여 시간적으로 분산시켜서 휘도를 미세 보상한다. 예를 들면, 제2 보상부(180)은 타이밍 컨트롤러(200)에 내장된 디더링부(210)의 제2 디더 패턴과 충돌을 방지하기 위한 제1 디더 패턴, 즉 1*1 화소 크기를 갖는 제1 디더 패턴을 이용한다. 제1 디더 패턴은 "1" 또는 "0"의 디더값을 갖고, "1" 및 "0"의 디더값은 프레임마다 교번된다. 이에 따라, 제2 보상부(180)는 제1 프레임에서 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 중 최하위 1비트에 "1" 또는 "0"의 제1 디더값을 가산한 다음 최하위 비트를 버린 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 그리고, 제2 프레임에서 상기 제1 프레임과 상반된 제1 디더값을 가산한 다음, 최하위 비트를 버리고 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 이에 따라, 11비트의 입력 데이터에서 최하위 비트가 "1"인 홀수 계조값은 제1 프레임과 제2 프레임에서 출력되는 데이터가 1의 계조값 차이를 갖고, 최하위 비트가 "0"인 짝수 계조값은 제1 및 제2 프레임에서 동일한 계조값을 갖는 10비트 데이터가 출력된다. 이러한 제2 보상부(180)에 대한 구체적인 구성은 후술하기로 한다.
제3 보상부(190)는 메모리(120)에 저장된 포인트 결함 정보(PD2, GD2, CD2)를 이용하여 포인트 결함 영역에 표시될 데이터(Rm2, Gm2, Bm2)를 보상한다. 제3 보상부(190)는 정상 영역의 데이터는 보상없이 출력한다. 이러한 제3 보상부(190)에 대한 구체적인 구성은 후술하기로 한다.
타이밍 컨트롤러(200)의 디더링부(210)는 보상 회로(100)로부터의 입력 데이터(Rc1, Gc1, Bc1)를 제2 디더링 방법으로 공간적 및 시간적으로 분산시켜서 휘도를 미세 보상한다. 예를 들면, 디더링부(210)은 보상 회로(100)에 내장된 제2 보상부(180)의 제1 디더 패턴과 충돌을 방지하기 위한 제2 디더 패턴, 즉 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한다. 제2 디더 패턴은 "1/4, 2/4, 3/4, 4/4"의 계조값 각각에 따라 디더값이 "1"인 화소 개수와 화소 위치가 서로 다른 4개의 디더 패턴을 포함한다. 디더링부(210)는 보상 회로(100)에서 입력된 데이터(Rc1, Gc1, Bc1) 각각의 10비트를 하위 2비트와 나머지 8비트로 분리한다. 그리고, 분리된 하위 2비트의 계조값에 따라 선택된 제2 디더 패턴에서 "1" 또는 "0"의 제2 디더값을 선택하고, 선택된 제2 디더값을 나머지 8비트 중 최하위 비트에 가산하여서 각 8비트의 보상 데이터(Rc2, Gc2, Bc2)를 출력한다. 이때, 상기 보상 회로(100)의 제2 보상부(180)에 입력된 데이터가 홀수 계조값이어서 제1 프레임과 제2 프레임에서 출력되는 10비트의 데이터가 1의 계조값 차이를 갖는 경우, 디더링부(210)에 입력된 데이터의 하위 2비트가 제1 프레임과 제2 프레임에서 서로 다르므로 서로 다른 하위 2비트의 계조값에 해당하는 제2 디더 패턴에서 디더값이 선택된다. 디더링부(210)는 제1 프레임의 제2 디더 패턴과 제2 프레임의 제2 디더 패턴의 조합으로 휘도를 미세 보상한다.
데이터 정렬부(230)는 디더링부(210)의 출력 데이터(Rc2, Gc2, Bc2)를 정렬하고, 정렬된 데이터(Ro, Go, Bo)를 도 1에 도시된 데이터 드라이버(310)로 출력한다.
제어신호 생성부(240)는 입력 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 제어 신호(DDC)를 생성하여 데이터 드라이버(310)로 출력하고, 게이트 제어 신호(GDC)를 생성하여 게이트 드라이버(320)로 출력한다.
도 3은 도 2에 도시된 제1 보상부(130)의 내부 구성을 나타내고, 도 4는 도 3에 도시된 위치 판단부(134)의 내부 구성을 나타낸다.
도 3에 도시된 제1 보상부(130)는 하나의 메모리(120)에 저장된 정형 결함 영역의 정보(PD1, CD1, GD1)를 이용하여 세로선 또는 가로선과 같은 정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 이를 위하여, 계조 판단부(132), 위치 판단부(134), 보상 데이터 선택부(136)와, 가산기(140), 감산기(142)와 MUX(138, 144)를 구비한다. 도 4에 도시된 위치 판단부(134)는 제1 위치 판단부(340), 제2 위치 판단부(342), MUX(344)를 구비한다.
계조 판단부(132)는 입력 데이터(Re, Ge, Be) 각각의 계조값을 분석하고, 메모리(120)로부터 읽어들인 계조 구간 정보(GD1)에서 입력 데이터(Re, Ge, Be)가 각각 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(136)로 출력한다. 계조 구간 정보(GD1)는 256계조를 감마 특성에 따라 6개의 계조 구간(계조 구간1: 30-70계조, 계조 구간2: 71-120계조 등)으로 분할될 수 있다. 계조 판단부(132)는 상기 6개의 계조 구간 정보 중 입력 데이터(Re, Ge, Be) 각각의 계조값이 포함되는 계조 구간 정보를 선택하여 출력한다.
위치 판단부(134)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 이네이블 신호(DE), 도트클럭(DCLK) 중 적어도 하나의 동기 신호를 이용하여 입력 데이터(Re, Ge, Be)의 가로 방향 또는 세로 방향의 화소 위치를 판단한다. 구체적으로, 위치 판단부(134)는 도 4에 도시된 바와 같이 입력 데이터(Re, Ge, Be)의 가로 방향에서의 화소 위치를 판단하는 제1 위치 판단부(340), 세로 방향에서의 화소 위치를 판단하는 제2 위치 판단부(342), 제1 제어 정보(CS1)에 포함된 정형 결함의 방향 정보에 따라 제1 위치 판단부(340) 또는 제2 위치 판단부(342)의 출력을 선택하는 MUX(344)을 구비한다.
제1 위치 판단부(340)는 데이터 이네이블 신호(DE)의 이네이블 기간에서 도트클럭(DCLK)을 카운팅하면서 입력 데이터(Re, Ge, Be)의 가로 방향에서의 화소 위치를 판단한다. 제1 위치 판단부(340)는 입력 데이터(Re, Ge, Be)의 화소 위치를 메모리(120)로부터의 정형 결함 영역 위치 정보(PD1)와 비교하여, 세로선 결함 영역으로 검출되면 해당 결함 영역의 위치 정보를 선택하여 MUX(344)로 출력한다. 또한, 제1 위치 판단부(342)는 세로선 결함 영역의 검출 횟수(M)를 카운트하여서 MUX(344)로 출력한다.
제2 위치 판단부(342)는 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Hsync)를 카운팅하면서 입력 데이터(Re, Ge, Be)의 세로 방향에서의 화소 위치를 판단한다. 제2 위치 판단부(342)는 입력 데이터(Re, Ge, Be)의 화소 위치를 메모리(120)로부터의 정형 결함 영역 위치 정보(PD1)와 비교하여, 가로선 정형 결함 영역으로 검출되면 해당 결함 영역의 위치 정보를 선택하여 MUX(344)로 출력한다. 또한, 제1 위치 판단부(342)는 가로선 결함 영역의 검출 횟수(M)를 카운트하여서 MUX(344)로 출력한다.
MUX(344)는 제1 제어 정보(CS1)에 포함된 정형 결함의 방향 정보에 따라 제1 위치 판단부(340) 또는 제2 위치 판단부(342)로부터 입력되는 정형 결함 영역의 위치 정보를 보상 데이터 선택부(136)로 공급하고, 결함 영역의 검출 횟수(M)를 MUX(138)로 공급한다. 다시 말하여, MUX(344)는 제1 제어 정보(CS1)가 세로선 결함 영역을 지시하는 경우 제1 위치 판단부(340)로부터의 위치 정보를 보상 데이터 선택부(136)로 공급하고 결함 영역의 검출 횟수(M)를 MUX(138)로 공급한다. 반면에, MUX(344)는 제1 제어 정보(CS1)가 가로선 결함 영역을 지시하는 경우 제2 위치 판단부(342)로부터의 위치 정보를 보상 데이터 선택부(136)로 공급하고 결함 영역의 검출 횟수(M)를 MUX(138)로 공급한다.
보상 데이터 선택부(136)는 계조 판단부(132)에서 선택된 계조 구간 정보와, 위치 판단부(134)에서 선택된 위치 정보에 응답하여 메모리(120)로부터의 보상 데이터(CD1) 중 입력 데이터(Re, Ge, Be)에 해당하는 보상 데이터를 선택하여 출력한다. 위치 정보가 정형 결함 영역 중 메인 영역을 지시하면 그 메인 영역을 보상하기 위한 보상 데이터가 선택되어 출력되고, 경계 영역의 분할 구간들을 지시하면 그 분할 구간들 각각 보상하기 위한 보상 데이터가 선택되어 출력된다.
가산기(140)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터와 입력 데이터(Re, Ge, Be)를 가산하여 출력한다. 감산기(142)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터를 입력 데이터(Re, Ge, Be)에서 감산하여 출력한다.
MUX(138)는 정형 결함 영역의 명암 여부 정보를 정형 결함 영역의 순서에 따 라 순차적으로 출력하여 상기 가산기(140) 또는 감산기(142)의 출력을 선택하는 MUX(144)를 제어한다. 정형 결함 영역의 명암 여부 정보는 정형 결함 영역의 순서 정보와 함께 메모리(120)에 제2 제어 정보(CS2)로 저장되어 있다. MUX(138)는 메모리(120)로부터 읽어들인 다수의 제2 제어 정보(CS2) 중에서 위치 판단부(134)로부터 출력되는 정형 결함 영역의 검출 수(M)에 따라 하나의 제2 제어 정보(CS2)를 선택하여 MUX(144)로 공급한다. MUX(144)는 MUX(138)로부터 공급된 제2 제어 정보(CS2) 내에 포함된 명암 여부 정보에 따라 상기 가산기(140) 또는 감산기(142)의 출력을 선택하여 제2 보상부(180)로 공급한다.
도 5는 도 2에 도시된 제2 보상부(180)의 내부 구성을 나타낸다.
도 5에 도시된 제2 보상부(180)는 프레임 판단부(182), 디더값 선택부(186), 가산기(188)를 구비한다.
프레임 판단부(182)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 홀수번째 프레임인지 짝수번째 프레임인지를 검출하고, 검출된 프레임 정보를 디더값 선택부(186)로 출력한다.
디더값 선택부(186)는 프레임 판단부(182)로부터 입력된 프레임 정보를 이용하여 도 6에 도시된 1*1 화소 크기를 갖는 제1 디더 패턴에서 "1" 또는 "0"의 디더값을 선택하여 출력하고, 프레임마다 교번적으로 디더값을 바꾸어 출력한다.
가산기(188)는 제1 보상부(130)로부터 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 최하위 1비트를 제거한 다음, 디더값 선택부(186)로부터 선택된 "1" 또는 "0"의 제1 디더값을 나머지 10비트의 최하위 비트에 가산하여서, 10비트의 보상 데 이터(Rm2, Gm2, Bm2)를 출력한다. 그리고, 제2 프레임에서 상기 제1 프레임과 상반된 제1 디더값을 가산하여서 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 이에 따라, 11비트의 입력 데이터에서 최하위 비트가 "1"인 홀수 계조값은 홀수번째 프레임(제1 프레임)과 짝수번째 프레임(제2 프레임)에서 출력되는 데이터가 1의 계조값 차이를 갖고, 최하위 비트가 "0"인 짝수 계조값은 제1 및 제2 프레임에서 동일한 계조값을 갖는 10비트 데이터가 출력된다.
도 7은 도 2에 도시된 제3 보상부(190)를 나타낸다.
도 7에 도시된 제3 보상부(190)는 계조 판단부(192), 위치 판단부(194), 보상 데이터 선택부(196)와, 연산기(198)를 구비한다.
계조 판단부(192)는 포인트 결함 영역의 링크 화소에 공급될 입력 데이터(Rm2, Gm2, Bm2) 각각의 계조값을 분석하고, 메모리(120)로부터의 계조 구간 정보(GD2)에서 입력 데이터(Rm2, Gm2, Bm2)가 각각 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(196)로 출력한다.
위치 판단부(194)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 이네이블 신호(DE), 도트클럭(DCLK) 중 적어도 하나의 동기 신호를 이용하여 입력 데이터(Rm2, Gm2, Bm2)의 화소 위치를 판단한다. 예를 들면, 위치 판단부(194)는 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm2, Gm2, Bm2))의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Hsync)를 카운팅하여 입력 데이터(Rm2, Gm2, Bm2))의 화소 세로 위치를 감지한다. 위치 판단 부(194)는 감지된 입력 데이터(Rm2, Gm2, Bm2)의 화소 위치가 메모리(120)로부터의 포인트 결함 영역의 위치 정보(PD2)와 비교하여, 포인트 결함 영역으로 검출되면 감지된 화소 위치 정보를 보상 데이터 선택부(196)로 출력한다.
보상 데이터 선택부(196)는 계조 판단부(192)에서 선택된 계조 구간 정보와, 위치 판단부(194)에서 선택된 위치 정보에 응답하여 메모리(120)로부터의 보상 데이터(CD2) 중 입력 데이터(Rm2, Gm2, Bm2)에 해당하는 보상 데이터를 선택하여 출력한다.
연산기(198)는 보상 데이터 선택부(196)로부터 출력된 보상 데이터와 입력 데이터(Rm2, Gm2, Bm2)를 가감하여 출력한다.
도 8은 도 2에 도시된 타이밍 컨트롤러(200)에서 디더링부(210)의 내부 구성을 나타낸다.
도 8에 도시된 디더링부(210)는 위치 판단부(214), 디더값 선택부(216), 가산기(218)를 구비한다. 한편, 디더링부(210)가 FRC 디더링 방법을 이용하는 경우 프레임 판단부(212)를 추가로 구비한다.
프레임 판단부(212)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지하고, 감지된 프레임 수 정보를 디더값 선택부(216)로 출력한다.
위치 판단부(214)는 상기 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 적어도 하나를 이용하여 입력 데이터(Rc1, Gc1, Bc1)의 화소 위치를 감지한다. 예를 들면, 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 입력 데이터(Rc1, Gc1, Bc1)의 화소 세로 위치를 감지하며, 감지된 화소 위치 정보를 디더값 선택부(216)로 출력한다.
디더값 선택부(216)는 보상 회로(100)의 출력 데이터(Rc1, Gc1, Bc1) 각각의 일부 하위 비트에 해당하는 계조값과, 위치 판단부(214)로부터 입력된 화소 위치 정보를 이용하여, 다수의 디더 패턴에서 해당되는 디더값(Dr, Dg, Db)을 선택하여 출력한다. 한편, 디더값 선택부(216)가 FRC 디더링 방법으로 디더값(Dr, Dg, Db)을 선택하는 경우 프레임 판단부(162)로부터 입력된 프레임 수 정보를 추가로 이용한다.
디더값 선택부(216)는 설계자에 의해 미리 저장된 다수의 제2 디더 패턴들을 저장하고 있다. 예를 들면, 디더값 선택부(216)는 도 9에 도시된 바와 같이 4*4 화소 크기를 갖고, 1/4, 2/4, 3/4, 4/4의 계조값에 따라 디더값이 "1"(도트)인 화소 수가 점진적으로 증가하도록 배열된 4개의 제2 디더 패턴들을 룩-업 테이블 형태로 저장하고 있다. 한편, FRC 디더링 방법을 이용하는 경우 동일한 계조값에 대해서도 디더값이 "1"인 화소들의 위치가 프레임 별로 다른 다수의 제2 디더 패턴들을 더 저장할 수 있다. 제2 디더 패턴들의 크기와 디더 패턴들 각각에서 디더값이 "1"인 화소의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다.
디더링부(210)는 보상 회로(100)에서 입력된 데이터(Rc1, Gc1, Bc1) 각각의 10비트를 하위 2비트와 나머지 8비트로 분리하여, 하위 2비트는 디더값 선택 부(216)로 공급하고, 나머지 8비트는 가산기(218)로 공급한다. 디더값 선택부(216)는 도 9와 같은 제2 디더 패턴들 중에서 상기 분리된 하위 2비트의 계조값 해당하는 하나의 디더 패턴을 선택하고, 선택된 디더 패턴에서 위치 판단부(214)로부터의 화소 위치 정보를 이용하여 입력 데이터(Rc1, Gc1, Bc1) 각각의 화소 위치에 해당하는 1비트씩의 디더값(Dr, Dg, Db)을 선택하여 가산기(218)로 출력한다.
가산기(218)는 입력 데이터(Rc1, GC1, Bc1) 각각의 하위 2비트와 분리된 상위 8비트와, 디더값 선택부(216)에서 선택된 디더값(Dr, Dg, Db)을 가산하여 8비트의 보상 데이터(Rc2, Gc2, Bc2)를 출력한다.
이때, 상기 보상 회로(100)의 제2 보상부(180)에 입력된 데이터가 홀수 계조값이어서 제1 프레임과 제2 프레임에서 출력되는 10비트의 데이터가 1의 계조값 차이를 갖는 경우, 디더링부(210)에 입력된 데이터의 하위 2비트가 제1 프레임과 제2 프레임에서 서로 다르므로 서로 다른 하위 2비트의 계조값에 해당하는 제2 디더 패턴에서 디더값이 선택된다. 디더링부(210)는 제1 프레임의 제2 디더 패턴과 제2 프레임의 제2 디더 패턴의 조합으로 휘도를 미세 보상한다.
이와 같이, 본 발명의 제1 실시 예에 따른 액정 표시 장치의 보상 회로(100)는 타이밍 컨트롤러(200)가 별도의 디더링 기능을 갖는 경우, 보상 회로(100)의 제1 디더 패턴과 타이밍 컨트롤러(200)의 제2 디더 패턴 사이의 충돌을 방지할 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 액정 표시 장치의 보상 회로(500)와 타이밍 컨트롤러(600)를 나타낸다.
도 10에 도시된 보상 회로(500)는 도 2에 도시된 보상 회로(100)와 대비하면, 타이밍 컨트롤러(600)의 디더링 온/오프에 따라 서로 다른 디더링 방법으로 보상된 데이터를 미세 보상하는 제2 보상부(280)의 구성이 다른 것을 제외하고는 동일한 구성 요소들을 갖는다. 그리고, 도 10에 도시된 타이밍 컨트롤러(600)는 도 2에 도시된 타이밍 컨트롤러(200)와 대비하면, 내부의 디더링부(210)를 경유한 데이터와 디더링부(210)를 경유하지 않은 데이터를 선택적으로 출력하는 MUX(220)를 추가로 구비한 것을 제외하고는 동일한 구성 요소들을 갖는다. 그리고, 외부 시스템으로부터 상기 보상 회로(500)의 제2 보상부(280)와, 타이밍 컨트롤러(500)의 MUX(220)를 제어하기 위하여, 타이밍 제어부(600)의 디더링 온/오프를 지시하는 제3 제어 정보(CS3)가 입력된다. 한편, 제3 제어 정보(CS3)도 타이밍 컨트롤러(600)의 옵션핀으로 설정될 수 있다.
보상 회로(100)의 비트 확장부(110)는 외부로부터의 입력 데이터(R, G, B)를 비트 확장하여 제1 보상부(130)로 공급한다. 예를 들면, 비트 확장부(110)는 10비트 입력 데이터의 최하위 비트 뒤에 1비트(0)를 부가하여 11비트로 확장한 다음 11비트로 확장된 데이터(Re, Ge, Be)를 제1 보상부(130)로 공급한다.
제1 보상부(130)는 메모리(120)로부터의 정형 결함 정보(PD1, GD1, CD1)를 이용하여 세로선 또는 가로선과 같은 정형 결함 영역에 표시될 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 제1 보상부(130)는 메모리(120)로부터의 정형 결함 정보(PD1, GD1, CD1)를 읽어들여서 입력 데이터(Re, Ge, Be)가 정형 결함 영역에 표시될 데이터로 판단되고, 입력 데이터(Re, Ge, Be) 각각에 대한 계조 구간 정보 가 판별되면, 판별된 계조 구간 정보에 해당하는 보상 데이터를 선택한다. 그리고, 선택된 보상 데이터를 입력 데이터(Re, Ge, Be) 각각에 가산하거나 가감함으로써 정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 예를 들면, 제1 보상부(130)는 입력 데이터(Re, Ge, Be) 각각의 11비트에 8비트의 해당 보상 데이터를 가산하거나 가감함으로써 정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다.한편, 제1 보상부(130)는 정상 영역의 데이터는 보상없이 출력한다.
제2 보상부(180)는 타이밍 컨트롤러(600)의 디더링 온/오프에 따라 서로 다른 디더링 방법으로 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 미세 보상한다. 이를 위하여, 제2 보상부(180)는 제1 디더링부(150), 제2 디더링부(160), MUX(170)를 구비한다.
제1 디더링부(150)는 도 11에 도시된 바와 같이 프레임 판단부(152), 위치 판단부(154), 디더값 선택부(156), 가산기(158)를 포함하고, 디더값 선택부(156)는 타이밍 컨트롤러(600)가 디더링을 수행하지 않는 경우, 즉 디더링 오프인 경우 적용되기 위하여 도 12a 내지 도 12d에 도시된 바와 같이 8*32 화소의 크기를 갖는 다수의 디더 패턴을 갖는다. 제2 디더링부(160)는 타이밍 컨트롤러(600)가 디더링을 수행하는 경우, 즉 디더링 온인 경우에 적용되기 위하여 전술한 도 5의 제2 보상부(180)와 동일한 구성을 갖는다. 따라서, MUX(170)는 메모리(120)로부터의 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 오프인 경우를 나타내면 제1 디더링부(150)의 출력을 선택하고, 상기 제3 제어 정보(CS3)가 타이밍 컨트롤러(600) 가 디더링 온인 경우를 나타내면 제2 디더링부(160)의 출력을 선택하게 된다.
제1 디더링부(150)에서 프레임 판단부(152)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지하고, 감지된 프레임 수 정보를 디더값 선택부(156)로 출력한다.
위치 판단부(154)는 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 화소 세로 위치를 감지하며, 감지된 화소 위치 정보를 디더값 선택부(156)로 출력한다.
디더값 선택부(156)는 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1) 각각의 하위 3비트에 해당하는 계조값과, 프레임 판단부(152)로부터 입력된 프레임 수 정보와, 화소 위치 판단부(154)로부터 입력된 화소 위치 정보를 이용하여, 다수의 디더 패턴에서 해당되는 디더값(Dr, Dg, Db)을 선택하여 출력한다.
예를 들면, 디더값 선택부(156)는 도 12a 내지 도 12d에 도시된 바와 같이 8*32 크기를 갖고, 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 1의 계조값에 따라 디더값이 "1"(검은색)인 화소 수가 점진적으로 증가하도록 배열된 다수의 디더 패턴들을 룩-업 테이블 형태로 저장하고 있다(1의 계조값을 갖는 디더 패턴은 미도시). 또한, 동일한 계조값에 대해서도 디더값이 "1"인 화소들의 위치가 프레임 별로 다른, 즉 다수의 프레임(FRAME1~FRAME8) 각각에서 "1"의 화소 위치가 다른 다수의 디더 패턴들을 저장하고 있다. 다시 말하여, 디더값 선택부(156)은 계조별 및 프레 임별로 서로 다른 다수의 디더 패턴들을 저장하고 있다. 디더 패턴들의 크기와 디더 패턴들 각각에서 디더값이 "1"인 화소의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다. 이러한 디더 패턴들에 의해 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)가 공간적 및 시간적으로 분산되므로 정형 결함 영역의 휘도차를 미세하게 보상할 수 있다.
제1 보상부(130)로부터 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 중 하위 3비트는 디더값 선택부(156)로 공급되고, 나머지 8비트는 가산기(168)로 공급된다. 디더값 선택부(156)는 도 12a 내지 12d와 같은 디더 패턴들 중에서 상기 입력 데이터(Rm1, Gm1, Bm1) 각각의 하위 3비트에 해당되는 계조값과, 프레임 판단부(152)로부터의 프레임 수 정보에 해당하는 하나의 디더 패턴을 선택하고, 선택된 디더 패턴에서 위치 판단부(154)로부터의 화소 위치 정보를 이용하여 입력 데이터(Rm1, Gm1, Bm1) 각각의 화소 위치에 해당하는 1비트씩의 디더값(Dr, Dg, Db)을 선택하여 가산기(158)로 출력한다.
가산기(158)는 입력 데이터(Rm1, Gm1, Bm1) 각각의 상위 8비트와, 디더값 선택부(156)에서 선택된 디더값(Dr, Dg, Db)을 각각 가산하여 MUX(170)로 출력한다.
제2 디더링부(160)는 도 5와 같이 프레임 판단부(182), 디더값 선택부(186), 가산기(188)를 구비한다.
프레임 판단부(182)는 수직 동기 신호(Vsync)를 카운팅하여 홀수번째 프레임인지 짝수번째 프레임인지를 검출하고, 디더값 선택부(186)는 프레임 판단부(182)로부터 입력된 프레임 정보를 이용하여 1*1 화소 크기를 갖는 제1 디더 패턴에서 "1" 또는 "0"디더값을 선택하여 출력하고, 프레임마다 교번적으로 디더값을 바꾸어 출력한다. 가산기(188)는 제1 보상부(130)로부터 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 중 최하위 1비트에 디더값 선택부(186)로부터의 "1" 또는 "0"의 제1 디더값을 가산한 다음 최하위 비트를 버린 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 그리고, 제2 프레임에서 상기 제1 프레임과 상반된 제1 디더값을 가산한 다음, 최하위 비트를 버리고 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다.
MUX(170)는 메모리(120)로부터의 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 오프인 경우를 나타내면 제1 디더링부(150)의 출력을 선택하여 제3 보상부(190)로 출력하고, 상기 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 온인 경우를 나타내면 제2 디더링부(160)의 출력을 선택하여 제3 보상부(190)로 출력한다.
제3 보상부(190)는 메모리(120)에 저장된 포인트 결함 정보(PD2, GD2, CD2)를 이용하여 포인트 결함 영역에 표시될 데이터(Rm2, Gm2, Bm2)를 보상한다. 제3 보상부(190)는 정상 영역의 데이터는 보상없이 출력한다.
타이밍 컨트롤러(200)의 디더링부(210)는 보상 회로(500)의 출력 데이터(Rc1, Gc1, Bc1)를 제2 디더링 방법으로 공간적 및 시간적으로 분산시켜서 휘도를 미세 보상한다. 타이밍 컨트롤러(200)는 결함 영역의 데이터 및 정상 영역의 데이터를 공간적 및 시간적으로 분산시켜서 휘도를 미세 보상한다. 예를 들면, 디더링부(210)은 보상 회로(500)에서 제2 보상부(280)의 제2 디더링부(160)에 저장된 제1 디더 패턴과 충돌을 방지하기 위한 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한다. 디더링부(210)는 보상 회로(500)에서 입력된 데이터(Rc1, Gc1, Bc1) 각각의 10비트를 하위 2비트와 나머지 8비트로 분리한다. 그리고, 분리된 하위 2비트의 계조값에 따라 선택된 제2 디더 패턴에서 "1" 또는 "0"의 제2 디더값을 선택하고, 선택된 제2 디더값을 나머지 8비트 중 최하위 비트에 가산하여서 각 8비트의 보상 데이터(Rc2, Gc2, Bc2)를 출력한다. 이때, 상기 보상 회로(500)의 제2 디더링부(160)에 입력된 데이터가 홀수 계조값이어서 제1 프레임과 제2 프레임에서 출력되는 10비트의 데이터가 1의 계조값 차이를 갖는 경우, 디더링부(210)에 입력된 데이터의 하위 2비트가 제1 프레임과 제2 프레임에서 서로 다르므로 서로 다른 하위 2비트의 계조값에 해당하는 제2 디더 패턴에서 디더값이 선택된다. 디더링부(210)는 제1 프레임의 제2 디더 패턴과 제2 프레임의 제2 디더 패턴의 조합으로 휘도를 미세 보상한다.
MUX(220)는 메모리(120)로부터의 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 오프인 경우를 나타내면 디더링부(210)를 경유하지 않고 보상회로(500)로부터 바로 입력된 데이터(Rc1, Gc1, Bc1)를 선택하여 데이터 정렬부(230)로 출력한다. 반면에, 상기 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 온인 경우를 나타내면 MUX(220)는 제2 디더링부(160)의 출력(Rc2, Gc2, Bc2)을 선택하여 데이터 정렬부(230)로 출력한다.
데이터 정렬부(230)는 MUX(220)로부터의 입력 데이터를 정렬하고, 정렬된 데이터(Ro, Go, Bo)를 도 1에 도시된 데이터 드라이버(310)로 출력한다.
제어신호 생성부(240)는 입력 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 제어 신호(DDC)를 생성하여 데이터 드라이버(310)로 출력하고, 게이트 제어 신호(GDC)를 생성하여 게이트 드라이버(320)로 출력한다.
이와 같이, 본 발명의 제2 실시 예에 따른 액정 표시 장치의 보상 회로(500)는 타이밍 컨트롤러(600)의 디더링 온/오프에 따라 서로 다른 디더 패턴을 이용하여 데이터를 보상함으로써, 타이밍 컨트롤러의 디더링 기능의 내장 여부와 상관없이 적용될 수 있다. 또한, 타이밍 컨트롤러(600)가 별도의 디더링 기능을 갖는 경우 보상 회로(500)의 제1 디더 패턴과 타이밍 컨트롤러(600)의 제2 디더 패턴 사이의 충돌을 방지할 수 있다.
도 13은 본 발명의 제3 실시 예에 따른 액정 표시 장치의 보상 회로(700) 및 타이밍 컨트롤러(600)을 나타낸다.
도 13에 도시된 보상 회로(700)는 도 10에 도시된 제2 실시예의 보상 회로(500)와 대비하면, 입력원별로 비트수를 확장하여 정형 결함 영역의 데이터를 보상하는 비트 확장부(410) 및 제1 보상부(450)의 내부 구성이 다른 것을 제외하고는 동일한 구성요소들을 갖는다.
도 13에 도시된 보상 회로(700)는 입력 데이터의 비트수가 서로 다른 입력원이나 모델의 구분없이 다양한 모델의 액정 표시 장치에 공용되기 위하여 입력 데이터들 중 최대 비트수를 갖는 입력 데이터를 기준으로 입력 데이터가 동일한 비트수를 갖도록 확장하여 출력한다. 이때, 보상 회로(700)는 입력 데이터의 비트수 및 액정 표시 장치의 모델 정보에 따라 서로 다른 방법으로 입력 데이터의 비트수를 확장하고, 외부로부터의 비트수 및 모델 정보에 따라 확장된 데이터를 선택하여 보상한다.
외부 시스템으로부터 입력된 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)의 디더링 온 모델과 디더링 오프 모델을 나타내는 디더링 온/오프 정보와, 입력원으로부터 입력되는 데이터의 비트수를 나타내는 비트수 정보를 포함할 수 있다. 예를 들면, 제3 제어 정보(CS3)의 비트수 정보는 8비트의 입력 데이터 또는 10비트의 입력 데이터를 나타낸다.
비트 확장부(410)는 제1 내지 제3 비트 확장부(112, 114, 116)와, 제1 내지 제3 비트 확장부(112, 114, 116)의 출력을 선택하는 MUX(118)를 구비한다.
제1 비트 확장부(112)는 8비트 입력원으로부터 데이터(R, G, B)가 입력된 경우 8비트 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 3비트(000)를 부가하여 13비트로 확장하여 출력한다. 이때, 상위 2비트는 데이터의 총 비트수를 맞추기 위해 더미 비트로 추가한 것이고, 하위 3비트는 미세 휘도 조절을 위한 보상 데이터의 확장부이다. 제2 비트 확장부(114)는 10비트 입력원으로부터 데이터(R, G, B)가 입력된 경우 10비트 데이터의 최하위 비트 뒤에 3비트(000) 부가하여 13비트로 확장하여 출력한다. 이때, 하위 3비트는 미세 휘도 조절을 위한 보상 데이터의 확장부이다. 제3 비트 확장부(115)는 10비트 입력원과 타이밍 컨트롤러(600)가 디더링 온 상태인 경우에 대응하는 것으로 10비트 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 1비트(0)를 부가하여 13비트로 확장하여 출력한다. 이때, 상위 2비트는 데이터의 총 비트수를 맞추기 위해 더미 비트로 추가한 것이고, 하위 1비트는 미세 휘도 조절을 위한 보상 데이터의 확장부이다. MUX(118)는 제3 제어정보(CS3)가 8비트 입력을 나타내는 경우 제1 비트 확장부(112)의 출력을, 10비트 입력을 나타내는 경우 제2 비트 확장부(114) 출력을, 10비트 입력 및 타이밍 컨트롤러(600)가 디더링 온 상태인 경우 제3 비트 확장부(116)의 출력을 선택하여 제1 보상부(450)로 공급한다.
제1 보상부(450)는 도 14에 도시된 바와 같이 데이터 입력부(420), 계조 판단부(132), 위치 판단부(134), 보상 데이터 선택부(440), 가산기(140), 감산기(142), MUX(138, 144)를 구비한다.
데이터 입력부(420)는 비트 확장부(410)로부터의 입력 데이터(Re, Ge, Be)에서 계조 판단부(132)에 입력된 데이터를 선택하는 제1 내지 제3 데이터 입력부(422, 424, 426)와, 제1 내지 제3 데이터 입력부(422, 424, 426)의 출력을 선택하여 계조 판단부(132)로 공급하는 MUX(428)를 구비한다.
제1 데이터 입력부(422)는 상기 제1 비트 확장부(112)에 대응하여 8비트 데이터의 최상위 비트 앞에 부가된 2비트와, 최하위 비트 뒤에 부가된 3비트를 제거하여 8비트의 유효 데이터를 선택하여 출력한다. 즉, 제1 데이터 입력부(422)는 비트 확장부(410)로부터의 13비트 입력 데이터[12:0]에서 8비트 유효 데이터[10:3]를 선택하여 출력한다.
제2 데이터 입력부(424)는 상기 제2 비트 확장부(114)에 대응하여 10비트 데이터의 최하위 비트 뒤에 부가된 3비트와, 하위 2비트를 더 제거하여 8비트의 유효 데이터를 선택하여 출력한다. 즉, 제2 데이터 입력부(424)는 비트 확장부(410)로부 터의 13비트 입력 데이터[12:0]에서 상위 8비트 유효 데이터[12:5]를 선택하여 출력한다.
제3 데이터 입력부(426)는 상기 제3 비트 확장부(116)에 대응하여 10비트 데이터의 최상위 비트 앞에 부가된 2비트와, 최하위 비트 뒤에 부가된 1비트를 제거하여 8비트의 유효 데이터를 선택하여 출력한다. 즉, 제3 데이터 입력부(426)는 비트 확장부(410)로부터의 13비트 입력 데이터[12:0]에서 8비트의 유효 데이터[10:3]를 선택하여 출력한다.
MUX(428)는 제3 제어정보(CS3)가 8비트 입력을 나타내는 경우 제1 데이터 입력부(422)의 출력을, 10비트 입력을 나타내는 경우 제2 데이터 입력부(424) 출력을, 10비트 입력 및 타이밍 컨트롤러(600)의 디더링 온인 경우 제3 데이터 입력부(426)의 출력을 선택하여 계조 판단부(132)로 공급한다.
계조 판단부(132)는 데이터 입력부(420)로부터 입력된 데이터의 계조값을 분석하고, 메모리(120)로부터 읽어들인 계조 구간 정보(GD1)에서 입력 데이터가 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(440)로 출력한다.
위치 판단부(134)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 이네이블 신호(DE), 도트클럭(DCLK) 중 적어도 하나의 동기 신호를 이용하여 입력 데이터(Re, Ge, Be)의 가로 방향 또는 세로 방향의 화소 위치를 판단하여, 해당 결함 영역의 위치 정보 선택하여 보상 데이터 선택부(440)로 출력하고, 결함 영역의 검출 횟수(M)를 카운트하여서 MUX(138)로 출력한다. 이를 위하여, 위치 판단부(134)는 도 4와 같이 제1 위치 판단부(340), 제2 위치 판단부(342), MUX(344)를 구비한다.
보상 데이터 선택부(440)는 제1 보상 데이터 선택부(442), 제2 보상 데이터 선택부(444), MUX(446)을 구비한다.
제1 및 제2 보상 데이터 선택부(442, 444) 각각은 계조 판단부(132)에서 선택된 계조 구간 정보와, 위치 판단부(134)에서 선택된 위치 정보에 응답하여 메모리(120)로부터의 보상 데이터(CD1) 중 입력 데이터에 해당하는 보상 데이터를 선택한다. 그리고, 제1 보상 데이터 선택부(442)는 8비트 입력원 및 10비트 디더링 온 상태에 대응하는 것으로 선택된 보상 데이터의 최상위 비트 뒤에 2비트(00)를 부가하여 10비트의 보상 데이터를 출력한다. 제2 보상 데이터 선택부(442)는 10비트 입력원에 대응하는 것으로 선택된 보상 데이터의 최하위 비트 앞에 2비트(00)를 부가하여 10비트의 보상 데이터를 출력한다. MUX(446)는 제3 제어정보(CS3)가 8비트 입력 또는 10비트 디더링 온 상태를 나타내는 경우 제1 보상 데이터 선택부(442)의 출력을, 10비트 입력을 나타내는 경우 제2 보상 데이터 선택부(444)의 출력을 선택하여 가산기(140) 및 감산기(142)로 공급한다.
가산기(140)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터와 입력 데이터(Re, Ge, Be)를 가산하여 출력한다. 감산기(142)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터를 입력 데이터(Re, Ge, Be)에서 감산하여 출력한다.
MUX(138)는 정형 결함 영역의 명암 여부 정보를 정형 결함 영역의 순서에 따라 순차적으로 출력하여 상기 가산기(140) 또는 감산기(142)의 출력을 선택하는 MUX(144)를 제어한다. 정형 결함 영역의 명암 여부 정보는 정형 결함 영역의 순서 정보와 함께 메모리(120)에 제2 제어 정보(CS2)로 저장되어 있다. MUX(138)는 메모리(120)로부터 읽어들인 다수의 제2 제어 정보(CS2) 중에서 위치 판단부(134)로부터 출력되는 정형 결함 영역의 검출 수(M)에 따라 하나의 제2 제어 정보(CS2)를 선택하여 MUX(144)로 공급한다. MUX(144)는 MUX(138)로부터 공급된 제2 제어 정보(CS2) 내에 포함된 명암 여부 정보에 따라 상기 가산기(140) 또는 감산기(142)의 출력을 선택하여 제2 보상부(180)로 공급한다.
제2 보상부(180)는 타이밍 컨트롤러(600)의 디더링 온/오프에 따라 서로 다른 디더링 방법으로 제1 보상부(450)에서 보상된 데이터(Rm1, Gm1, Bm1)를 미세 보상한다. 제1 디더링부(150)는 도 11에 도시된 바와 같이 프레임 판단부(152), 위치 판단부(154), 디더값 선택부(156), 가산기(158)를 포함하고, 디더값 선택부(156)는 타이밍 컨트롤러(600)가 디더링 오프인 경우 적용되기 위하여 도 12a 내지 도 12d에 도시된 바와 같이 8*32 화소의 크기를 갖는 다수의 디더 패턴을 갖는다. 이러한 제1 디더링부(150)는 타이밍 컨트롤러(600)가 디더링 오프이면서 8비트 및 10비트 입력원에 적용될 수 있다.
제2 디더링부(160)는 10비트 입력원과 타이밍 컨트롤러(600)가 디더링 온인 경우에 적용되기 위하여 전술한 1*1 크기의 제1 디더 패턴을 이용하는 도 5의 제2 보상부(180)와 동일한 구성을 갖는다. 따라서, MUX(170)는 메모리(120)로부터의 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 오프인 경우를 나타내면 제1 디더링부(150)의 출력을 선택하고, 상기 제3 제어 정보(CS3)가 타이밍 컨트롤 러(600)가 디더링 온인 경우를 나타내면 제2 디더링부(160)의 출력을 선택하게 된다.
제3 보상부(190)는 메모리(120)에 저장된 포인트 결함 정보(PD2, GD2, CD2)를 이용하여 포인트 결함 영역에 표시될 데이터(Rm2, Gm2, Bm2)를 보상한다. 제3 보상부(190)는 정상 영역의 데이터는 보상없이 출력한다.
타이밍 컨트롤러(200)의 디더링부(210)는 보상 회로(700)에서 제2 보상부(280)의 제2 디더링부(160)에 저장된 제1 디더 패턴과 충돌을 방지하기 위한 4*4 화소 크기를 갖는 제2 디더 패턴을 보상 회로(700)로부터의 입력 데이터(Rc1, Gc1, Bc1)의 휘도를 미세 보상한다.
MUX(220)는 메모리(120)로부터의 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 오프인 경우를 나타내면 디더링부(210)를 경유하지 않고 보상회로(700)로부터 바로 입력된 데이터(Rc1, Gc1, Bc1)를 선택하여 데이터 정렬부(230)로 출력한다. 반면에, 상기 제3 제어 정보(CS3)가 타이밍 컨트롤러(600)가 디더링 온인 경우를 나타내면 MUX(220)는 제2 디더링부(160)의 출력(Rc2, Gc2, Bc2)을 선택하여 데이터 정렬부(230)로 출력한다.
데이터 정렬부(230)는 MUX(220)로부터의 입력 데이터를 정렬하고, 정렬된 데이터(Ro, Go, Bo)를 도 1에 도시된 데이터 드라이버(310)로 출력한다.
제어신호 생성부(240)는 입력 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 제어 신호(DDC)를 생성하여 데이터 드라이버(310)로 출력하고, 게이트 제어 신호(GDC)를 생성하여 게이트 드라이버(320)로 출력한다.
이와 같이, 본 발명의 제3 실시 예에 따른 액정 표시 장치의 보상 회로(700)는 입력 데이터들 중 최대 비트수를 갖는 입력 데이터를 기준으로 입력 데이터가 동일한 비트수를 갖도록 확장하여 이용하고, 동일한 상위 8비트만을 갖고 계조 구간을 판별하고, 메모리(120)로부터의 8비트의 보상 데이터를 8비트 입력원과 10비트 입력원을 구분하여 적용함으로써, 메모리의 용량도 감소시킬 수 있다. 또한 상기 보상 회로(700)는 8비트 입력원, 10비트 입력원, 또는 10비트 입력원과 타이밍 컨트롤러(600)의 디더링 온인 시스템의 구분없이 공용될 수 있다. 또한, 상기 보상 회로(700)는 타이밍 컨트롤러(600)의 디더링 온/오프에 따라 서로 다른 디더 패턴을 이용하여 데이터를 보상함으로써, 타이밍 컨트롤러의 디더링 기능의 내장 여부와 상관없이 적용될 수 있다. 또한, 타이밍 컨트롤러(600)가 별도의 디더링 기능을 갖는 경우 상기 보상 회로(700)는 제1 디더 패턴과 타이밍 컨트롤러(600)의 제2 디더 패턴 사이의 충돌을 방지할 수 있다.
다음 표 1은 도 10 및 도 13에 도시된 보상 회로(500, 700)의 제2 보상부(280)에서 제2 디더링부(160)에 적용된 1*1 크기의 제1 디더 패턴과 타이밍 컨트롤러(600)의 디더링부(210)에 적용된 4*4 크기의 제2 디더 패턴 의한 보상 효과가, 제2 보상부(280)의 제1 디더링부(150)에 적용된 8*32 디더 패턴에 의한 보상 효과가 동일함을 나타낸다.
보상값 8Bit 입력 10Bit 입력 & 10Bit Dithering 비 고
1 1/8 Pattern 0/4, 1/4 Pattern 반복 같은 보상값 적용시
두 알고리즘에서
동일한 보상 효과 발생
2 2/8 Pattern 1/4 Pattern
3 3/8 Pattern 1/4, 2/4 Pattern 반복
4 4/8 Pattern 2/4 Pattern
5 5/8 Pattern 2/4, 3/4 Pattern 반복
6 6/8 Pattern 3/4 Pattern
7 7/8 Pattern 3/4, 4/4 Pattern 반복
상기 표 1에서 8비트 입력원에 적용되는 제1 디더링부(150)의 8*32 디더 패턴에 의한 보상값은 하위 3비트 데이터에 대응하는 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8 디던 패턴에 의해 결정된다. 그리고 10비트 입력원 및 타이밍 컨트롤러(600)의 디더링부(210)가 온인 경우 제1 프레임의 0/4 디더 패턴 및 제2 프레임의 1/4 디더 패턴의 조합((0/4+1/4)*(1/2)=1/8)에 의한 보상값은 상기 제1 디더링부(150)의 상기 1/8 디더 패턴의 보상값과 같다. 같은 방법으로 1/4 디더 패턴 및 1/4 디더 패턴의 조합((1/4+1/4)*(1/2)=1/4)은 상기 2/8의 디더 패턴과 보상값이 동일하고, 1/4 디더 패턴 및 2/4 디더 패턴의 조합((1/4+2/4)*(1/2)=3/8)에 의해 상기 3/8의 디더 패턴의 보상값과 동일하다. 2/4 디더 패턴 및 2/4 디더 패턴의 조합((2/4+2/4)*(1/2)=2/4)은 상기 4/8의 디더 패턴과 보상값이 동일하고, 2/4 디더 패턴 및 3/4 디더 패턴의 조합((2/4+3/4)*(1/2)=5/8)에 의해 상기 5/8의 디더 패턴의 보상값과 동일하다. 그리고, 3/4 디더 패턴 및 3/4 디더 패턴의 조합((3/4+3/4)*(1/2)=3/4)은 상기 6/8의 디더 패턴과 보상값이 동일하고, 3/4 디더 패턴 및 4/4 디더 패턴의 조합((3/4+4/4)*(1/2)=7/8)에 의해 상기 7/8의 디더 패턴의 보상값과 동일하다. 여기서, 제2 보상부(280)에서 제2 디더링부(160)의 1*1 크기의 제1 디더 패턴이 적용된 데이터가 홀수이면 타이밍 컨트롤러(600)의 제2 디더 패턴은 제1 및 제2 프레임에서 인접한 서로 다른 디더 패턴이 이용되고, 짝수이면 제1 및 제2 프레임에서 동일한 디더 패턴이 이용됨을 알 수 있다.
한편, 상술한 본 발명의 실시예에 따른 데이터 보상 회로는 액정 표시 장치 뿐만 아니라, OLED, PDP 등과 같은 다른 영상 표시 장치에도 적용될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 액정 표시 장치를 나타낸 도면.
도 2는 도 1에 도시된 보상 회로 및 타이밍 컨트롤러의 내부 블록도.
도 3은 도 2에 도시된 제1 보상부의 내부 블록도.
도 4는 도 3에 도시된 위치 판단부의 내부 블록도.
도 5는 도 2에 도시된 제2 보상부의 내부 블록도.
도 6은 도 5에 도시된 디더값 선택부에 저장된 1*1 화소 크기의 제1 디더 패턴을 나타낸 도면.
도 7은 도 2에 도시된 제3 보상부의 내부 블록도.
도 8은 도 2에 도시된 디더링부의 내부 블록도.
도 9는 도 8에 도시된 디더값 선택부에 저장된 4*4 화소 크기의 제2 디더 패턴을 나타낸 도면.
도 10은 본 발명의 제2 실시 예에 따른 액정 표시 장치의 보상 회로 및 타이밍 컨트롤러의 내부 블록도.
도 11은 도 10에 도시된 제2 보상부의 제1 디더링부의 내부 블록도.
도 12a 내지 도 12d는 도 11에 도시된 디더값 선택부에 저장된 8*32 화소 크기의 디더 패턴을 나타낸 도면.
도 13은 본 발명의 제3 실시 예에 따른 액정 표시 장치의 보상 회로 및 타이밍 컨트롤러의 내부 블록도.
도 14는 도 1에 도시된 제1 보상부의 내부 블록도.

Claims (9)

  1. 표시 패널과;
    상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와;
    상기 메모리의 결함 영역 정보를 이용하여 상기 결함 영역의 데이터를 보상하는 제1 보상부와; 상기 제1 보상부에서 보상된 데이터를 제1 디더 패턴을 이용하여 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상회로와;
    상기 보상 회로의 출력 데이터를 상기 제1 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부를 포함하는 타이밍 컨트롤러와;
    상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비하고,
    상기 보상 회로의 제2 보상부는 N(N은 양의 정수)비트 입력 데이터를 1*1 화소 크기를 갖는 제1 디더 패턴을 이용한 제1 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하고,
    상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한 제2 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하며, 인접한 2프레임에서 선택된 제2 디더 패턴의 조합으로 보상값이 결정되는 것을 특징으로 하는 영상 표시 장치.
  2. 삭제
  3. 표시 패널과;
    상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와;
    상기 메모리의 결함 영역 정보를 이용하여 상기 결함 영역의 데이터를 보상하는 제1 보상부와; 디더링 온/오프 정보에 응답하여 서로 다른 제1-1 디더 패턴 또는 제1-2 디더 패턴을 이용하여 상기 제1 보상부에서 보상된 데이터를 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와;
    상기 보상 회로의 출력 데이터를 상기 제1-2 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부와, 상기 디더링 온/오프 정보에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 포함하는 타이밍 컨트롤러와;
    상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비하는 것을 특징으로 하는 영상 표시 장치.
  4. 표시 패널과;
    상기 표시 패널의 결함 영역의 보상을 위한 결함 영역 정보를 저장한 메모리와;
    입력원 정보 및 디더링 온/오프 정보를 포함하는 제어 정보에 따라 비트수가 서로 다른 입력 데이터를 동일한 비트수를 갖도록 비트 확장하여 출력하는 비트 확장부와; 상기 메모리의 결함 영역 정보를 이용하여 상기 비트 확장부로부터 입력된 상기 결함 영역의 데이터를 상기 제어 정보에 따라 보상하는 제1 보상부와; 상기 디더링 온/오프 정보에 응답하여 서로 다른 제1-1 디더 패턴 또는 제1-2 디더 패턴을 이용하여 상기 제1 보상부에서 보상된 데이터를 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 보상 회로와;
    상기 보상 회로의 출력 데이터를 상기 제1-2 디더 패턴 보다 큰 크기를 갖는 제2 디더 패턴을 이용하여 미세 보상하는 디더링부와, 상기 디더링 온/오프 정보에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 포함하는 타이밍 컨트롤러와;
    상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비하는 것을 특징으로 하는 영상 표시 장치.
  5. 청구항 4에 있어서,
    상기 비트 확장부는
    외부로부터의 8비트 입력 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 3비트(000)를 부가하여 상기 8비트를 13비트로 확장하는 제1 비트 확장부와,
    외부로부터의 10비트 입력 데이터의 최하위 비트 위에 3비트(000)를 부가하여 상기 10비트를 13비트로 확장하는 제2 비트 확장부와;
    외부로부터의 10비트 입력 데이터의 최상위 비트 앞에 2비트(00)를, 최하위 비트 뒤에 1비트(0)를 부가하여 13비트로 확장하는 제3 비트 확장부와;
    상기 제어 정보가 8비트 입력원을 지시하면 상기 제1 비트 확장부의 출력을, 상기 제어 정보가 10비트 입력원을 지시하면 상기 제2 비트 확장부의 출력을, 상기 제어 정보가 10비트 입력원 및 디더링 온 상태를 지시하면 상기 제3 비트 확장부의 출력을 선택하는 멀티플렉서를 구비하는 것을 특징으로 하는 영상 표시 장치.
  6. 청구항 5에 있어서,
    상기 제1 보상부는
    상기 비트 확장부로부터의 상기 13비트의 입력 데이터에서 계조 구간 판별시 이용될 8비트의 유효 데이터를 선택하여 출력하는 데이터 입력부와;
    상기 메모리로부터의 결함 영역 정보 중 계조 구간 정보를 이용하여 상기 데이터 입력부로부터의 유효 데이터에 해당하는 계조 구간 정보를 선택하여 출력하는 계조 판단부와;
    상기 메모리로부터의 상기 결함 영역의 위치 정보와 상기 메모리 또는 외부로부터의 옵션핀을 통해 입력되는 상기 결함 영역의 방향 정보에 따라 상기 입력 데이터에 해당하는 결함 영역의 위치 정보 및 결함 영역의 검출 횟수를 출력하는 위치 판단부와;
    상기 계조 판단부로부터의 상기 계조 구간 정보와 상기 위치 판단부로부터의 해당 위치 정보를 이용하여 상기 메모리로부터의 상기 결함 영역의 보상 데이터 중 상기 입력 데이터에 해당하는 보상 데이터를 선택하고, 선택된 보상 데이터를 상기 제어 정보에 따라 비트 확장하여 출력하는 보상 데이터 선택부와;
    상기 보상 데이터 선택부로부터의 보상 데이터를 상기 비트 확장부로부터의 입력 데이터와 가산하는 가산기와;
    상기 보상 데이터를 상기 입력 데이터에서 감산하는 감산기와;
    상기 위치 판단부로부터 검출된 상기 결함 영역의 검출 횟수에 따라 상기 메모리에 저장된 상기 결함 영역의 순서 정보 및 명암 정보를 선택적으로 출력하는 제1 멀티플렉서와;
    상기 제1 멀티플렉서에서 선택된 결함 영역의 순서 정보 및 명암 정보에 따라 상기 가산기 및 감산기 중 어느 하나의 출력을 선택하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 영상 표시 장치.
  7. 청구항 6에 있어서,
    상기 보상 데이터 선택부는
    상기 제어 정보가 상기 8비트 입력원 또는 디더링 온 상태를 지시하면 상기 보상 데이터에 그의 최상위 비트 뒤에 2비트(00)를 부가하여 출력하고,
    상기 제어 정보가 상기 10비트 입력원을 지시하면 상기 보상 데이터에 그의 최하위 비트 앞에 2비트(00)를 부가하여 출력하는 것을 특징으로 하는 영상 표시 장치.
  8. 청구항 3 및 청구항 4 중 어느 한 청구항에 있어서,
    상기 보상 회로의 제2 보상부는
    상기 제1 보상부로부터 입력된 N(N은 양의 정수)비트 입력 데이터를 8*32 크기의 제1-1 디더 패턴을 이용한 디더링 처리로 최하위 3비트가 감소된 N-3비트 데이터를 출력하는 제1 디더링부와;
    상기 제1 보상부로부터 입력된 N비트 입력 데이터를 1*1 화소 크기를 갖는 제1-2 디더 패턴을 이용한 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하는 제2 디더링부와;
    상기 타이밍 컨트롤러의 디더링 여부를 나타내는 상기 디더링 온/오프 정보가 오프 상태이면 상기 제1 디더링부의 출력을 선택하고, 온 상태이면 상기 제2 디더링부의 출력을 선택하는 멀티플렉서를 구비하고;
    상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 4*4 화소 크기를 갖는 제2 디더 패턴을 이용한 제2 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하며, 인접한 2프레임에서 선택된 제2 디더 패턴의 조합으로 보상값이 결정되는 것을 특징으로 하는 영상 표시 장치.
  9. 청구항 1, 3, 4 중 어느 한 청구항에 있어서,
    상기 메모리는 상기 표시 패널의 포인트 결함에 대한 포인트 결함 정보를 추가로 포함하고,
    상기 보상 회로는 상기 제2 보상부로부터의 입력 데이터를 상기 메모리로부터의 포인트 결함 정보를 이용하여 보상하는 제3 보상부를 추가로 구비하는 것을 특징으로 하는 영상 표시 장치.
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