JP5031719B2 - 表示欠陥を補償するための映像表示装置 - Google Patents

Description

本発明は、映像表示装置に関するもので、特に、表示欠陥補償回路をモデル区分なしに適用することができ、互いに異なるディザパターンの重畳によるノイズを減少させることができる映像表示装置に関するものである。

最近、映像表示装置としては、液晶表示装置、プラズマディスプレイパネル、有機発光ダイオード表示装置などの平板表示装置が主に用いられている。

映像表示装置は、映像を表示する表示パネルを完成した後、表示欠陥を検出する検査工程を経るようになる。検査工程で表示欠陥を有するものと検出された表示パネルは、欠陥部分に対するリペア工程を経るが、リペア工程によっても解決不可能な表示欠陥が存在している。

主に、表示欠陥は、薄膜パターン形成工程で用いられる露光装備のマルチ露光時における重畳露光及び各マルチレンズの収差などによる露光量偏差に起因する。露光量偏差によって薄膜パターンの幅が可変になり、薄膜トランジスタの寄生容量偏差、セルギャップを維持するコラムスペーサーの高さ偏差、各信号ラインの間の寄生容量偏差などが発生する。これら偏差は、表示画像で輝度偏差を誘発し、表示欠陥をもたらす。露光量偏差による表示欠陥は、露光装備のスキャン方向によって縦線または横線形態で表示パネルに表示される。このような縦線または横線形態の表示欠陥は、工程技術の改善を通しても解決されずにいる。

また、表示欠陥は、異物質が流入した欠陥画素によってポイント欠陥の形態で表示される。欠陥画素に対してはリペア工程が行われるが、リペアされた画素によってもポイント欠陥が発生する。例えば、欠陥画素がリペア工程によって暗点化された場合、暗点化された画素は、ホワイト画像でブラックポイント欠陥の形態で表示される。また、暗点化されたリペア画素を隣接した正常画素とリンクさせるリペア工程を行った場合、正常画素に供給されたデータが、互いにリンクされたリペア画素にまで分散されて充電されるべきであるので、リンクされた各画素は、データ充電量不足によるポイント欠陥として表示される。

一方、バックライトユニットを必要とする液晶表示装置においては、スリム化のために液晶パネルとバックライトユニットとの間の間隔が減少している。これによって、バックライトユニットからの光が拡散される経路が不足し、多数のランプ位置によって横線形態の表示欠陥が表示される。

このような表示欠陥を補償データを適用して回路的に補償する方法が考慮されている。例えば、本出願人によって特許出願された特許文献１などには、表示欠陥領域に表示されるデータを補償データを用いて変調する方法で表示欠陥領域のデータを補償する方法が開示されている。表示欠陥の補償回路は、表示欠陥領域の境界部と正常領域との間の輝度差を微細に調整するために補償されたデータを空間的及び時間的に分散させるフレームレートコントロール（Ｆｒａｍｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ；以下、ＦＲＣという。）ディザリング回路を用いる。

映像表示装置は、各階調間の輝度を微細に調節するために、一般的にディザリング方法またはＦＲＣディザリング方法を用いるディザリング回路を内蔵している。

したがって、ディザリング回路を映像表示装置に適用する表示欠陥補償回路の第１ディザパターンとディザリング回路の第２ディザパターンとが互いに衝突し、横線／対角線などのノイズが発生しうる。

また、従来の表示欠陥補償回路においては、入力源またはモデルによって互いに異なる補償データが必要であるので、入力源またはモデルによる補償データを全て保存する場合、メモリの容量が増加し、補償回路の負荷及び作業複雑度が増加するという問題点がある。

これと異なり、入力源またはモデルによって別途の補償回路を適用する場合、入力源またはモデルによって補償回路を内蔵したタイミングコントローラを個別的に開発すべきであり、製造費用が増加するという問題点がある。また、各タイミングコントローラに対応する印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）の種類も多様になるので、タイミングコントローラ及び印刷回路基板の管理が複雑になるという問題点がある。
韓国特許出願第１０−２００６−００５９２８５号

本発明は、上記のような従来の問題点を解決するためのもので、その目的は、表示欠陥補償回路をモデル区分なしに適用することができ、互いに異なるディザパターンの重畳によるノイズを減少させることができる映像表示装置を提供することにある。

上記のような課題を解決するために、本発明の第１実施例に係る映像表示装置は、表示パネルと；表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；メモリの定型欠陥情報を用いて定型欠陥領域のデータを補償する第１補償部と、第１補償部で補償されたデータを第１ディザパターンを用いて微細に補償する第２補償部とを含み、正常領域のデータを補償なしに供給する補償回路と；補償回路の出力データを第１ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部を含むタイミングコントローラと；タイミングコントローラの制御によって表示パネルを駆動するパネル駆動部とを備える。

補償回路の第２補償部は、Ｎ（Ｎは、正の整数）ビット入力データを、１＊１画素大きさを有する第１ディザパターンを用いた第１ディザリング処理で最下位１ビットが減少したＮ−１ビットデータで出力し、タイミングコントローラのディザリング部は、Ｎ−１ビットデータを、４＊４画素大きさを有する第２ディザパターンを用いた第２ディザリング処理で最下位２ビットが減少したＮ−３ビットデータで出力し、隣接した２フレームから選択された第２ディザパターンの組み合わせで補償値が決定される。

本発明の第２実施例に係る映像表示装置は、表示パネルと；表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；メモリの定型欠陥情報を用いて定型欠陥領域のデータを補償する第１補償部と、ディザリングオン／オフ情報に応答して、互いに異なる第１ディザパターンを用いて第１補償部で補償されたデータを第１ディザパターンを用いて微細に補償する第２補償部とを含み、正常領域のデータを補償なしに供給する補償回路と；補償回路の出力データを第１ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部と、ディザリングオン／オフ情報に応答して、ディザリング部の出力または補償回路の出力を選択するマルチプレクサとを含むタイミングコントローラと；タイミングコントローラの制御によって表示パネルを駆動するパネル駆動部とを備える。

本発明の第３実施例に係る映像表示装置は、表示パネルと；表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；入力源情報及びディザリングオン／オフ情報を含む制御情報によってビット数が互いに異なる入力データを同一のビット数を有するようにビット拡張して出力するビット拡張部と、メモリの定型欠陥情報を用いてビット拡張部から入力された定型欠陥領域のデータを制御情報によって補償する第１補償部と、ディザリングオン／オフ情報に応答して、互いに異なる第１ディザパターンを用いて第１補償部で補償されたデータを第１ディザパターンを用いて微細に補償する第２補償部とを含み、正常領域のデータを補償なしに供給する補償回路と；補償回路の出力データを第１ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部と、ディザリングオン／オフ情報に応答して、ディザリング部の出力または補償回路の出力を選択するマルチプレクサとを含むタイミングコントローラと；タイミングコントローラの制御によって表示パネルを駆動するパネル駆動部とを備える。

ビット拡張部は、外部からの８ビット入力データの最上位ビットの前に２ビット（００）を付加し、最下位ビットの後に３ビット（０００）を付加して８ビットを１３ビットに拡張する第１ビット拡張部と、外部からの１０ビット入力データの最下位ビットの後に３ビット（０００）を付加し、１０ビットを１３ビットに拡張する第２ビット拡張部と、外部からの１０ビット入力データの最上位ビットの前に２ビット（００）を付加し、最下位ビットの後に１ビット（０）を付加して１３ビットに拡張する第３ビット拡張部と、制御情報が８ビット入力源を指示すると、第１ビット拡張部の出力を選択し、制御情報が１０ビット入力源を指示すると、第２ビット拡張部の出力を選択し、制御情報が１０ビット入力源及びディザリングオン状態を指示すると、第３ビット拡張部の出力を選択するマルチプレクサとを備える。

第１補償部は、ビット拡張部からの１３ビットの入力データから階調区間の判別時に用いられる８ビットの有効データを選択して出力するデータ入力部と、メモリからの定型欠陥情報のうち階調区間情報を用いてデータ入力部からの有効データに該当する階調区間情報を選択して出力する階調判断部と、メモリからの欠陥領域の位置情報及びメモリまたは外部からのオプションピンを通して入力される定型欠陥の方向情報によって入力データに該当する欠陥領域の位置情報及び定型欠陥領域の検出回数を出力する位置判断部と、階調判断部からの階調領域情報及び位置判断部からの該当の位置情報を用いてメモリからの欠陥領域の補償データのうち入力データに該当する補償データを選択し、選択された補償データを制御情報によってビット拡張して出力する補償データ選択部と、補償データ選択部からの補償データをビット拡張部からの入力データと加算する加算器と、補償データを入力データから減算する減算器と、位置判断部から検出された定型欠陥領域の検出回数によってメモリに保存された定型欠陥領域の順序情報及び明暗情報を選択的に出力するマルチプレクサと、マルチプレクサで選択された定型欠陥領域の順序情報及び明暗情報によって加算器及び減算器のうち何れか一つの出力を選択するマルチプレクサとを備える。

補償データ選択部は、制御情報が８ビット入力源またはディザリングオン状態を指示すると、補償データの最上位ビットの後に２ビット（００）を付加して出力し、制御情報が１０ビット入力源を指示すると、補償データの最下位ビットの前に２ビット（００）を付加して出力する。

補償回路の第２補償部は、第１補償部から入力されたＮ（Ｎは、正の整数）ビット入力データを、８＊３２大きさの第１ディザパターンを用いたディザリング処理で最下位３ビットが減少したＮ−３ビットデータで出力する第１ディザリング部と、第１補償部から入力されたＮビット入力データを、１＊１画素大きさを有する第１ディザパターンを用いたディザリング処理で最下位１ビットが減少したＮ−１ビットデータで出力する第２ディザリング部と、タイミングコントローラのディザリング可否を表すディザリングオン／オフ情報がオフ状態であると、第１ディザリング部の出力を選択し、 タイミングコントローラのディザリング可否を表すディザリングオン／オフ情報がオン状態であると、第２ディザリング部の出力を選択するマルチプレクサとを備えており、タイミングコントローラのディザリング部は、Ｎ−１ビットデータを、４＊４画素大きさを有する第２ディザパターンを用いた第２ディザリング処理で最下位２ビットが減少したＮ−３ビットデータで出力し、隣接した２フレームで選択された第２ディザパターンの組み合わせで補償値が決定される。

メモリは、表示パネルのポイント欠陥領域に対するポイント欠陥情報を追加的に含み、補償回路は、第２補償部からの入力データをメモリからのポイント欠陥情報を用いて補償する第３補償部を追加的に備える。

本発明に係る映像表示装置の補償回路は、タイミングコントローラが別途のディザリング機能を有する場合、補償回路の第１ディザパターンとタイミングコントローラの第２ディザパターンの組み合わせで輝度を微細に補償することで、補償回路の第１ディザパターンとタイミングコントローラの第２ディザパターンとの衝突を防止することができる。

また、本発明に係る映像表示装置の補償回路は、タイミングコントローラのディザリングオン／オフによって互いに異なるディザパターンを用いてデータを補償することで、タイミングコントローラのディザリング機能の内蔵可否と関係なしに適用される。また、タイミングコントローラがディザリングオンである場合、補償回路の第１ディザパターンとタイミングコントローラの第２ディザパターンとの間の衝突を防止することができる。

また、本発明に係る液晶表示装置の補償回路は、各入力データのうち最大ビット数を有する入力データを基準にして入力データを同一のビット数を有するように拡張して利用し、同一の上位８ビットのみを有して階調区間を判別し、メモリからの補償データを８ビット入力源と１０ビット入力源に区分して適用することで、８ビット入力源、１０ビット入力源、または１０ビット入力源及びタイミングコントローラのディザリングオンであるシステムの区分なしに共用しながら、メモリの容量を減少させることができる。

図１は、本発明の第１実施例に係る表示欠陥補償のための液晶表示装置を示している。

図１に示した液晶表示装置は、補償回路１００及びタイミングコントローラ２００と、液晶パネル４００を駆動するデータドライバー３１０及びゲートドライバー３２０と、補償回路１００と接続されたメモリ１２０とを備えている。ここで、補償回路１００は、タイミングコントローラ２００に内蔵されて一つの半導体チップに具現される。

メモリ１２０には、縦線及び／または横線などの定型欠陥領域の位置情報ＰＤ１、階調区間情報ＧＤ１及び補償データＣＤ１を含む定型欠陥情報が保存される。定型欠陥領域の位置情報ＰＤ１は、各欠陥領域の開始及び終了位置情報を画素数で表す。例えば、定型欠陥領域の位置情報ＰＤ１は、定型欠陥領域に含まれたメイン領域と境界領域を分割した多数の分割区間に対する開始位置情報及び終了位置情報を画素数で表す。階調区間情報ＧＤ１は、ガンマ特性によって分割された多数の階調区間情報を表す。補償データＣＤ１は、正常領域に対する欠陥領域の輝度差または色度差を補償するためのもので、欠陥領域の位置によって階調区間別に区分されて保存される。定型欠陥領域の補償データＣＤ１は、各定型欠陥領域のメイン領域と境界領域の分割区間に対して最適化された補償値を含む。また、メモリ１２０には、ポイント欠陥領域に対する位置情報ＰＤ２、階調区間情報ＧＤ２及び補償データＣＤ２を含むポイント欠陥情報が保存される。

補償回路１００は、外部から入力されたデータＲ，Ｇ，Ｂと、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを入力する。補償回路１００は、外部メモリ１２０に保存された横線または縦線などの定型欠陥領域の情報ＰＤ１，ＧＤ１，ＣＤ１を用いて定型欠陥領域に表示されるデータを補償して出力する。補償回路１００は、入力データのビット数を拡張して補償データを適用する。補償回路１００は、定型欠陥領域をメイン領域と境界領域に区分してデータを補償し、ＦＲＣディザリング方法を用いて補償されたデータを空間的及び時間的に分散させることで微細に補償する。特に、補償回路１００は、タイミングコントローラ２００に別途のディザリング回路が内蔵された場合、補償回路１００のディザパターンとタイミングコントローラ２００のディザパターンとの衝突を防止するように設定されたディザパターンを用いる。例えば、補償回路１００は、１＊１画素大きさを有する第１ディザパターンを利用し、タイミングコントローラ２００は、４＊４画素大きさを有する第２ディザパターンを利用する。補償回路１００とタイミングコントローラ２００の第１及び第２ディザリング処理による輝度の微細補正効果は、入力データの階調値及び補償回路１００で付加された第１ディザパターンのディザ値によってタイミングコントローラ２００で付加された第１フレームの第２ディザパターンと第２フレームの第２ディザパターンの組み合わせで表れる。これによって、補償回路１００で付加された第１ディザ値によってタイミングコントローラ２００で付加される第２ディザ値が変わるので、第１ディザパターンと第２ディザパターンとの衝突を防止することができる。これに対する詳細な説明は、後述することにする。また、補償回路１００は、外部メモリ１２０に保存されたポイント欠陥領域の情報ＰＤ２，ＧＤ２，ＣＤ２を用いてポイント欠陥領域に表示されるデータを補償して出力する。そして、補償回路１００は、補償されたデータＲｃ，Ｇｃ，Ｂｃ及び多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫをタイミングコントローラ２００に供給する。補償回路１００は、正常領域に表示されるデータを補償なしにタイミングコントローラ２００に供給する。

タイミングコントローラ２００は、補償回路１００の出力データＲｃ，Ｇｃ，Ｂｃの輝度を４＊４画素大きさを有する第２ディザパターンを用いたディザリング処理で微細に補償し、ディザリング処理でビット数が減少したデータを整列してデータドライバー３１０に出力する。タイミングコントローラ２００は、欠陥領域に表示されるデータ及び正常領域に表示されるデータの輝度をディザリング処理で微細に補償する。これに対する詳細な説明は、後述することにする。また、タイミングコントローラ２００は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いてデータドライバー３１０の駆動タイミングを制御するためのデータ制御信号ＤＤＣと、ゲートドライバー３２０の駆動タイミングを制御するためのゲート制御信号ＧＤＣを生成して出力する。

データドライバー３１０は、タイミングコントローラ２００のデータ制御信号ＤＤＣに応答して、タイミングコントローラ２００からのデジタルデータＲｏ，Ｇｏ，Ｂｏをガンマ電圧を用いてアナログデータに変換し、これを液晶パネル４００のデータラインに出力する。

ゲートドライバー３２０は、タイミングコントローラ２００のゲート制御信号ＧＤＣに応答して、液晶パネル４００のゲートラインを順次的に駆動する。

液晶パネル４００は、多数の画素が配列された画素マトリックスを通して映像を表示する。各画素は、データ信号による液晶配列の可変によって光透過率を調節する赤、緑、青のサブ画素の組み合わせで所望の色を具現する。各サブ画素は、ゲートラインＧＬ及びデータラインＤＬと接続された薄膜トランジスタＴＦＴ、薄膜トランジスタＴＦＴと並列に接続された液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔを備えている。液晶キャパシタＣｌｃは、薄膜トランジスタＴＦＴを通して画素電極に供給されたデータ信号と共通電極に供給された共通電圧Ｖｃｏｍとの間の差電圧を充電し、充電された電圧によって液晶を駆動して光透過率を調節する。工程上、液晶パネル４００に含まれる縦線または横線などの定型欠陥領域とポイント欠陥領域は、補償回路１００によって補償されたデータを表示する。したがって、液晶パネル４００で正常領域と欠陥領域との間の輝度差が防止されるので、画質を向上させることができる。

図２は、図１に示した補償回路１００及びタイミングコントローラ２００の内部構成を示している。

図２に示した補償回路１００は、ビット拡張部１１０と、ビット拡張部１１０からの入力データＲｅ，Ｇｅ，Ｂｅで定型欠陥領域のデータを補償する第１補償部１３０と、第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を１次ディザリング方法で微細に補正する第２補償部１８０と、第２補償部１８０からの入力データＲｍ２，Ｇｍ２，Ｂｍ２でポイント欠陥領域のデータを補償する第３補償部１９０とを備えている。タイミングコントローラ２００は、補償回路１００からの入力データＲｃ１，Ｇｃ１，Ｂｃ１を２次ディザリング方法で微細に補正するディザリング部２１０と、ディザリング部２１０からの入力データＲｃ２，Ｇｃ２，Ｂｃ２を再整列し、これを図１のデータドライバー３１０に出力するデータ整列部２３０と、データ及びゲート制御信号ＤＤＣ，ＧＤＣを生成し、これらを図１のデータドライバー３１０及びゲートドライバー３２０にそれぞれ出力する制御信号生成部２４０とを備えている。

メモリ１２０には、定型欠陥情報ＰＤ１，ＣＤ１，ＧＤ１及びポイント欠陥情報ＰＤ２，ＣＤ２，ＧＤ２が保存されている。定型欠陥情報ＰＤ１，ＣＤ１，ＧＤ１としては、縦線欠陥領域情報または横線欠陥領域情報が保存されている。また、メモリ１２０には、定型欠陥領域が縦線欠陥であるか、それとも横線欠陥であるかを指示する定型欠陥領域の方向情報と、定型欠陥領域の有無を表して定型欠陥領域の補償可否を指示する定型欠陥補償有無情報と、ポイント欠陥領域の補償可否を指示するポイント補償有無情報とを含む第１制御情報ＣＳが保存される。例えば、第１制御情報ＣＳに割り当てられた一つのバイトのうち３ビットデータが、定型欠陥領域の方向情報、定型欠陥領域の有無情報、ポイント欠陥領域の有無情報をそれぞれ表す。一方、第１制御情報ＣＳは、補償回路１００が内蔵されたタイミングコントローラ２００の３個のオプションピンの値に設定される。また、メモリ１２０には、多数の定型欠陥領域に対する順序情報と一緒に、定型欠陥領域が正常領域より明るい欠陥であるか、それとも暗い欠陥であるかを表す定型欠陥領域の明暗情報を含む第２制御情報ＣＳ２が保存される。

補償回路１００のビット拡張部１１０は、外部からの入力データＲ，Ｇ，Ｂをビット拡張して第１補償部１３０に供給する。例えば、ビット拡張部１１０は、１０ビット入力データの最下位ビットの後に１ビット（０）を付加して１１ビットに拡張した後、１１ビットに拡張されたデータＲｅ，Ｇｅ，Ｂｅを第１補償部１３０に供給する。

第１補償部１３０は、メモリ１２０からの定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１を用いて縦線または横線などの定型欠陥領域に表示される入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。第１補償部１３０は、メモリ１２０からの定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１を読み込み、入力データＲｅ，Ｇｅ，Ｂｅが定型欠陥領域に表示されるデータと判断され、各入力データＲｅ，Ｇｅ，Ｂｅに対する階調区間情報が判別されると、判別された階調区間情報に該当する補償データを選択する。そして、選択された補償データを各入力データＲｅ，Ｇｅ，Ｂｅに加減することで、定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。例えば、第１補償部１３０は、各入力データＲｅ，Ｇｅ，Ｂｅの１１ビットに８ビットの該当の補償データを加減することで、定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。一方、第１補償部１３０は、正常領域のデータを補償なしに出力する。このような第１補償部１３０に対する具体的な構成は、後述することにする。

第２補償部１８０は、第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を第１ディザリング方法を用いて時間的に分散させ、輝度を微細に補償する。例えば、第２補償部１８０は、タイミングコントローラ２００に内蔵されたディザリング部２１０の第２ディザパターンとの衝突を防止するための第１ディザパターン、すなわち、１＊１画素大きさを有する第１ディザパターンを用いる。第１ディザパターンは、"１"または"０"のディザ値を有し、"１"及び"０"のディザ値は、フレームごとに交番される。これによって、第２補償部１８０は、第１フレームで入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットのうち最下位１ビットを除去した後、"１"または"０"の第１ディザ値を残りの１０ビットの最下位ビットに加算し、各１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。そして、第２フレームでは、最下位ビットを捨てた後、第１フレームと相反した第１ディザ値を加算し、各１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。これによって、１１ビットの入力データで最下位ビットが"１"である奇数階調値は、第１フレームと第２フレームで出力されるデータが１の階調値差を有し、最下位ビットが"０"である偶数階調値は、第１及び第２フレームで同一の階調値を有する１０ビットデータが出力される。このような第２補償部１８０に対する具体的な構成は、後述することにする。

第３補償部１９０は、メモリ１２０に保存されたポイント欠陥情報ＰＤ２，ＧＤ２，ＣＤ２を用いてポイント欠陥領域に表示されるデータＲｍ２，Ｇｍ２，Ｂｍ２を補償する。第３補償部１９０は、正常領域のデータを補償なしに出力する。このような第３補償部１９０に対する具体的な構成は、後述することにする。

タイミングコントローラ２００のディザリング部２１０は、補償回路１００からの入力データＲｃ１，Ｇｃ１，Ｂｃ１を第２ディザリング方法で空間的及び時間的に分散させ、輝度を微細に補償する。例えば、ディザリング部２１０は、補償回路１００に内蔵された第２補償部１８０の第１ディザパターンとの衝突を防止するための第２ディザパターン、すなわち、４＊４画素大きさを有する第２ディザパターンを用いる。第２ディザパターンは、"１／４、２／４、３／４、４／４"の階調値によってディザ値I"１"である画素個数及び画素位置が互いに異なる４個のディザパターンを含む。ディザリング部２１０は、補償回路１００で入力された各データＲｃ１，Ｇｃ１，Ｂｃ１の１０ビットを下位２ビットと残りの８ビットに分離する。そして、分離された下位２ビットの階調値によって選択された第２ディザパターンで"１"または"０"の第２ディザ値を選択し、選択された第２ディザ値を残りの８ビットのうち最下位ビットに加算し、各８ビットの補償データＲｃ２，Ｇｃ２，Ｂｃ２を出力する。このとき、補償回路１００の第２補償部１８０に入力されたデータが奇数階調値で、第１フレームと第２フレームで出力される１０ビットのデータが１の階調値差を有する場合、ディザリング部２１０に入力されたデータの下位２ビットが第１フレームと第２フレームで互いに異なるので、互いに異なる下位２ビットの階調値に該当する第２ディザパターンでディザ値が選択される。ディザリング部２１０は、第１フレームの第２ディザパターンと第２フレームの第２ディザパターンの組み合わせで輝度を微細に補償する。

データ整列部２３０は、ディザリング部２１０の出力データＲｃ２，Ｇｃ２，Ｂｃ２を整列し、整列されたデータＲｏ，Ｇｏ，Ｂｏを図１に示したデータドライバー３１０に出力する。

制御信号生成部２４０は、入力同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いてデータ制御信号ＤＤＣを生成してデータドライバー３１０に出力し、ゲート制御信号ＧＤＣを生成してゲートドライバー３２０に出力する。

図３は、図２に示した第１補償部１３０の内部構成を示し、図４は、図３に示した位置判断部１３４の内部構成を示している。

図３に示した第１補償部１３０は、一つのメモリ１２０に保存された定型欠陥領域の情報ＰＤ１，ＣＤ１，ＧＤ１を用いて縦線または横線などの定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。このために、第１補償部１３０は、階調判断部１３２、位置判断部１３４、補償データ選択部１３６、加算器１４０、減算器１４２及びＭＵＸ１３８，１４４を備えている。図４に示した位置判断部１３４は、第１位置判断部３４０、第２位置判断部３４２及びＭＵＸ３４４を備えている。

階調判断部１３２は、各入力データＲｅ，Ｇｅ，Ｂｅの階調値を分析し、メモリ１２０から読み込んだ階調区間情報ＧＤ１で入力データＲｅ，Ｇｅ，Ｂｅがそれぞれ含まれる階調区間情報を選択し、これを補償データ選択部１３６に出力する。階調区間情報ＧＤ１は、２５６階調をガンマ特性によって６個の階調区間（階調区間１:３０−７０階調、階調区間２:７１−１２０階調など）に分割される。階調判断部１３２は、６個の階調区間情報のうち各入力データＲｅ，Ｇｅ，Ｂｅの階調値が含まれる階調区間情報を選択して出力する。

位置判断部１３４は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫのうち少なくとも一つの同期信号を用いて入力データＲｅ，Ｇｅ，Ｂｅの横方向または縦方向の画素位置を判断する。具体的に、位置判断部１３４は、図４に示すように、入力データＲｅ，Ｇｅ，Ｂｅの横方向での画素位置を判断する第１位置判断部３４０と、縦方向での画素位置を判断する第２位置判断部３４２と、第１制御情報ＣＳ１に含まれた定型欠陥の方向情報によって第１位置判断部３４０または第２位置判断部３４２の出力を選択するＭＵＸ３４４とを備えている。

第１位置判断部３４０は、データイネーブル信号ＤＥのイネーブル期間でドットクロックＤＣＬＫをカウンティングしながら入力データＲｅ，Ｇｅ，Ｂｅの横方向での画素位置を判断する。第１位置判断部３４０は、入力データＲｅ，Ｇｅ，Ｂｅの画素位置をメモリ１２０からの定型欠陥領域の位置情報ＰＤ１と比較し、縦線欠陥領域として検出されると、該当の欠陥領域の位置情報を選択してＭＵＸ３４４に出力する。また、第１位置判断部３４０は、縦線欠陥領域の検出回数ＭをカウントしてＭＵＸ３４４に出力する。

第２位置判断部３４２は、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウンティングしながら入力データＲｅ，Ｇｅ，Ｂｅの縦方向での画素位置を判断する。第２位置判断部３４２は、入力データＲｅ，Ｇｅ，Ｂｅの画素位置をメモリ１２０からの定型欠陥領域の位置情報ＰＤ１と比較し、横線定型欠陥領域として検出されると、該当の欠陥領域の位置情報を選択してＭＵＸ３４４に出力する。また、第２位置判断部３４２は、横線欠陥領域の検出回数ＭをカウントしてＭＵＸ３４４に出力する。

ＭＵＸ３４４は、第１制御情報ＣＳ１に含まれた定型欠陥の方向情報によって第１位置判断部３４０または第２位置判断部３４２から入力される定型欠陥領域の位置情報を補償データ選択部１３６に供給し、欠陥領域の検出回数ＭをＭＵＸ１３８に供給する。すなわち、ＭＵＸ３４４は、第１制御情報ＣＳ１が縦線欠陥領域を指示する場合、第１位置判断部３４０からの位置情報を補償データ選択部１３６に供給し、欠陥領域の検出回数ＭをＭＵＸ１３８に供給する。その反面、ＭＵＸ３４４は、第１制御情報ＣＳ１が横線欠陥領域を指示する場合、第２位置判断部３４２からの位置情報を補償データ選択部１３６に供給し、欠陥領域の検出回数ＭをＭＵＸ１３８に供給する。

補償データ選択部１３６は、階調判断部１３２で選択された階調区間情報及び位置判断部１３４で選択された位置情報に応答して、メモリ１２０からの補償データＣＤ１のうち入力データＲｅ，Ｇｅ，Ｂｅに該当する補償データを選択して出力する。位置情報が定型欠陥領域のうちメイン領域を指示すると、そのメイン領域を補償するための補償データが選択されて出力され、境界領域の分割区間を指示すると、それら分割区間を補償するための補償データが選択されて出力される。

加算器１４０は、補償データ選択部１３６から出力された補償データと入力データＲｅ，Ｇｅ，Ｂｅを加算して出力する。減算器１４２は、補償データ選択部１３６から出力された補償データを入力データＲｅ，Ｇｅ，Ｂｅから減算して出力する。

ＭＵＸ１３８は、定型欠陥領域の明暗情報を定型欠陥領域の順序にしたがって順次的に出力し、加算器１４０または減算器１４２の出力を選択するＭＵＸ１４４を制御する。定型欠陥領域の明暗情報は、定型欠陥領域の順序情報と一緒にメモリ１２０に第２制御情報ＣＳ２として保存されている。ＭＵＸ１３８は、メモリ１２０から読み込んだ多数の第２制御情報ＣＳ２のうち位置判断部１３４から出力される定型欠陥領域の検出数Ｍによって一つの第２制御情報ＣＳ２を選択し、これをＭＵＸ１４４に供給する。ＭＵＸ１４４は、ＭＵＸ１３８から供給された第２制御情報ＣＳ２内に含まれた明暗情報によって加算器１４０または減算器１４２の出力を選択し、これを第２補償部１８０に供給する。

図５は、図２に示した第２補償部１８０の内部構成を示している。

図５に示した第２補償部１８０は、フレーム判断部１８２、ディザ値選択部１８６及び加算器１８８を備えている。

フレーム判断部１８２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち垂直同期信号Ｖｓｙｎｃをカウンティングし、奇数番目のフレームであるか、それとも偶数番目のフレームであるかを検出し、検出されたフレーム情報をディザ値選択部１８６に出力する。

ディザ値選択部１８６は、フレーム判断部１８２から入力されたフレーム情報を用いて、図６に示した１＊１画素大きさを有する第１ディザパターンで"１"または"０"のディザ値を選択して出力し、フレームごとに交番的にディザ値を変えて出力する。

加算器１８８は、第１補償部１３０から入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットの最下位１ビットを除去した後、ディザ値選択部１８６から選択された"１"または"０"の第１ディザ値を残りの１０ビットの最下位ビットに加算し、１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。そして、第２フレームで第１フレームと相反した第１ディザ値を加算し、１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。これによって、１１ビットの入力データで最下位ビットが"１"である奇数階調値は、奇数番目のフレーム（第１フレーム）と偶数番目のフレーム（第２フレーム）から出力されるデータが１の階調値差を有し、最下位ビットが"０"である偶数階調値は、第１及び第２フレームで同一の階調値を有する１０ビットデータが出力される。

図７は、図２に示した第３補償部１９０を示している。

図７に示した第３補償部１９０は、階調判断部１９２、位置判断部１９４、補償データ選択部１９６及び演算器１９８を備えている。

階調判断部１９２は、ポイント欠陥領域のリンク画素に供給される各入力データＲｍ２，Ｇｍ２，Ｂｍ２の階調値を分析し、メモリ１２０からの階調区間情報ＧＤ２で入力データＲｍ２，Ｇｍ２，Ｂｍ２がそれぞれ含まれる階調区間情報を選択して補償データ選択部１９６に出力する。

位置判断部１９４は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫのうち少なくとも一つの同期信号を用いて入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素位置を判断する。例えば、位置判断部１９４は、データイネーブル信号ＤＥのイネーブル期間にドットクロックＤＣＬＫをカウンティングして入力データＲｍ２，Ｇｍ２，Ｂｍ２の横位置を感知し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウンティングして入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素の縦位置を感知する。位置判断部１９４は、感知された入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素位置をメモリ１２０からのポイント欠陥領域の位置情報ＰＤ２と比較し、ポイント欠陥領域として検出されると、感知された画素位置情報を補償データ選択部１９６に出力する。

補償データ選択部１９６は、階調判断部１９２で選択された階調区間情報及び位置判断部１９４で選択された位置情報に応答して、メモリ１２０からの補償データＣＤ２のうち入力データＲｍ２，Ｇｍ２，Ｂｍ２に該当する補償データを選択して出力する。

演算器１９８は、補償データ選択部１９６から出力された補償データと入力データＲｍ２，Ｇｍ２，Ｂｍ２を加減して出力する。

図８は、図２に示したタイミングコントローラ２００におけるディザリング部２１０の内部構成を示している。

図８に示したディザリング部２１０は、位置判断部２１４、ディザ値選択部２１６及び演算器２１８を備えている。一方、ディザリング部２１０がＦＲＣディザリング方法を用いる場合、フレーム判断部２１２を追加的に備える。

フレーム判断部２１２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち垂直同期信号Ｖｓｙｎｃをカウンティングしてフレーム数を感知し、感知されたフレーム数情報をディザ値選択部２１６に出力する。

位置判断部２１４は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち少なくとも一つを用いて入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素位置を感知する。例えば、データイネーブル信号ＤＥのイネーブル期間にドットクロックＤＣＬＫをカウンティングして入力データＲｍ１，Ｇｍ１，Ｂｍ１の横位置を感知し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウンティングして入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素の縦位置を感知し、感知された画素位置情報をディザ値選択部２１６に出力する。

ディザ値選択部２１６は、補償回路１００の各出力データＲｃ１，Ｇｃ１，Ｂｃ１の一部の下位ビットに該当する階調値及び位置判断部２１４から入力された画素位置情報を用いて、多数のディザパターンで該当するディザ値Ｄｒ，Ｄｇ，Ｄｂを選択して出力する。一方、ディザ値選択部２１６がＦＲＣディザリング方法でディザ値Ｄｒ，Ｄｇ，Ｄｂを選択する場合、フレーム判断部２１２から入力されたフレーム数情報を追加的に用いる。

ディザ値選択部２１６は、設計者によって予め保存された多数の第２ディザパターンを保存している。例えば、ディザ値選択部２１６は、図９に示すように、４＊４画素大きさを有し、１／４、２／４、３／４、４／４の階調値によってディザ値が"１"（ドット）である画素数が漸進的に増加するように配列された４個の第２ディザパターンをルック−アップテーブル形態で保存している。一方、ＦＲＣディザリング方法を用いる場合、同一の階調値に対してもディザ値が"１"である各画素の位置がフレーム別に異なる多数の第２ディザパターンをさらに保存することができる。第２ディザパターンの大きさ及び各ディザパターンにおいてディザ値が"１"である画素の位置は、設計者の必要によって多様に変化される。

ディザリング部２１０は、補償回路１００で入力された各データＲｃ１，Ｇｃ１，Ｂｃ１の１０ビットを下位２ビットと残りの８ビットに分離し、下位２ビットはディザ値選択部２１６に供給し、残りの８ビットは加算器２１８に供給する。ディザ値選択部２１６は、図９に示した第２ディザパターンのうち分離された下位２ビットの階調値に該当する一つのディザパターンを選択し、選択されたディザパターンで位置判断部２１４からの画素位置情報を用いて各入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素位置に該当する１ビットずつのディザ値Ｄｒ，Ｄｇ，Ｄｂを選択し、これを加算器２１８に出力する。

加算器２１８は、各入力データＲｃ１，Ｇｃ１，Ｂｃ１の下位２ビットと分離された上位８ビットとディザ値選択部２１６で選択されたディザ値Ｄｒ，Ｄｇ，Ｄｂを加算し、８ビットの補償データＲｃ２，Ｇｃ２，Ｂｃ２を出力する。

このとき、補償回路１００の第２補償部１８０に入力されたデータが奇数階調値で、第１フレームと第２フレームで出力される１０ビットのデータが１の階調値差を有する場合、ディザリング部２１０に入力されたデータの下位２ビットが第１フレームと第２フレームで互いに異なるので、互いに異なる下位２ビットの階調値に該当する第２ディザパターンでディザ値が選択される。ディザリング部２１０は、第１フレームの第２ディザパターンと第２フレームの第２ディザパターンの組み合わせで輝度を微細に補償する。

上記のように、本発明の第１実施例に係る液晶表示装置の補償回路１００は、タイミングコントローラ２００が別途のディザリング機能を有する場合、補償回路１００の第１ディザパターンとタイミングコントローラ２００の第２ディザパターンとの間の衝突を防止することができる。

図１０は、本発明の第２実施例に係る液晶表示装置の補償回路５００及びタイミングコントローラ６００を示している。

図１０に示した補償回路５００は、図２に示した補償回路１００と対比すると、タイミングコントローラ６００のディザリングオン／オフによって互いに異なるディザリング方法で補償されたデータを微細に補償する第２補償部２８０の構成を除いては、同一の構成要素を有する。そして、図１０に示したタイミングコントローラ６００は、図２に示したタイミングコントローラ２００と対比すると、内部のディザリング部２１０を経由したデータ及びディザリング部２１０を経由しないデータを選択的に出力するＭＵＸ２２０を追加的に備えたことを除いては、同一の構成要素を有する。そして、外部システムから補償回路５００の第２補償部２８０及びタイミングコントローラ５００のＭＵＸ２２０を制御するために、タイミング制御部６００のディザリングオン／オフを指示する第３制御情報ＣＳ３が入力される。一方、第３制御情報ＣＳ３も、タイミングコントローラ６００のオプションピンで設定される。

補償回路１００のビット拡張部１１０は、外部からの入力データＲ，Ｇ，Ｂをビット拡張して第１補償部１３０に供給する。例えば、ビット拡張部１１０は、１０ビット入力データの最下位ビットの後に１ビット（０）を付加して１１ビットに拡張した後、１１ビットに拡張されたデータＲｅ，Ｇｅ，Ｂｅを第１補償部１３０に供給する。

第１補償部１３０は、メモリ１２０からの定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１を用いて縦線または横線などの定型欠陥領域に表示される入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。第１補償部１３０は、メモリ１２０からの定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１を読み込み、入力データＲｅ，Ｇｅ，Ｂｅが定型欠陥領域に表示されるデータと判断され、各入力データＲｅ，Ｇｅ，Ｂｅに対する階調区間情報が判別されると、判別された階調区間情報に該当する補償データを選択する。そして、選択された補償データを各入力データＲｅ，Ｇｅ，Ｂｅに加減することで、定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。例えば、第１補償部１３０は、各入力データＲｅ，Ｇｅ，Ｂｅの１１ビットに８ビットの該当の補償データを加減することで、定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。一方、第１補償部１３０は、正常領域のデータを補償なしに出力する。

第２補償部１８０は、タイミングコントローラ６００のディザリングオン／オフによって互いに異なるディザリング方法で第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を微細に補償する。このために、第２補償部１８０は、第１ディザリング部１５０、第２ディザリング部１６０及びＭＵＸ１７０を備えている。

第１ディザリング部１５０は、図１１に示すように、フレーム判断部１５２、位置判断部１５４、ディザ値選択部１５６及び加算器１５８を含み、ディザ値選択部１５６は、タイミングコントローラ６００がディザリングを行わない場合、すなわち、ディザリングオフである場合に適用されるために、図１２Ａ乃至図１２Ｄに示すように、８＊３２画素の大きさを有する多数のディザパターンを有する。第２ディザリング部１６０は、タイミングコントローラ６００がディザリングを行う場合、すなわち、ディザリングオンである場合に適用されるために、図５に示した第２補償部１８０と同一の構成を有する。したがって、ＭＵＸ１７０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオフである場合を表すと、第１ディザリング部１５０の出力を選択し、第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオンである場合を表すと、第２ディザリング部１６０の出力を選択するようになる。

第１ディザリング部１５０において、フレーム判断部１５２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち垂直同期信号Ｖｓｙｎｃをカウンティングしてフレーム数を感知し、感知されたフレーム数情報をディザ値選択部１５６に出力する。

位置判断部１５４は、データイネーブル信号ＤＥのイネーブル期間にドットクロックＤＣＬＫをカウンティングして入力データＲｍ１，Ｇｍ１，Ｂｍ１の横位置を感知し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウンティングして入力データＲｍ１，Ｇｍ１，Ｂｍ１の画素の縦位置を感知し、感知された画素位置情報をディザ値選択部１５６に出力する。

ディザ値選択部１５６は、第１補償部１３０で補償された各データＲｍ１，Ｇｍ１，Ｂｍ１の下位３ビットに該当する階調値と、フレーム判断部１５２から入力されたフレーム数情報と、画素位置判断部１５４から入力された画素位置情報を用いて、多数のディザパターンで該当するディザ値Ｄｒ，Ｄｇ，Ｄｂを選択して出力する。

例えば、ディザ値選択部１５６は、図１２Ａ乃至図１２Ｄに示すように、８＊３２大きさを有し、０、１／８、２／８、３／８、４／８、５／８、６／８、７／８、１の階調値によってディザ値が"１"（黒い色）である画素数が漸進的に増加するように配列された多数のディザパターンをルック−アップテーブル形態で保存している（１の階調値を有するディザパターンは図示せず）。また、同一の階調値に対してもディザ値が"１"である画素の位置がフレーム別に異なる、すなわち、多数のフレームＦＲＡＭＥ１〜ＦＲＡＭＥ８で"１"の画素位置が異なる多数のディザパターンを保存している。すなわち、ディザ値選択部１５６は、階調別及びフレーム別に互いに異なる多数のディザパターンを保存している。各ディザパターンの大きさ及び各ディザパターンにおいてディザ値が"１"である画素の位置は、設計者の必要によって多様に変化される。これらディザパターンによって第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１が空間的及び時間的に分散されるので、定型欠陥領域の輝度差を微細に補償することができる。

第１補償部１３０から入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットのうち下位３ビットはディザ値選択部１５６に供給され、残りの８ビットは加算器１６８に供給される。ディザ値選択部１５６は、図１２Ａ乃至１２Ｄに示した各ディザパターンのうち各入力データＲｍ１，Ｇｍ１，Ｂｍ１の下位３ビットに該当する階調値及びフレーム判断部１５２からのフレーム数情報に該当する一つのディザパターンを選択し、選択されたディザパターンで位置判断部１５４からの画素位置情報を用いて各入力データＲｍ１，Ｇｍ１，Ｂｍ１の画素位置に該当する１ビットずつのディザ値Ｄｒ，Ｄｇ，Ｄｂを選択し、これを加算器１５８に出力する。

加算器１５８は、各入力データＲｍ１，Ｇｍ１，Ｂｍ１の上位８ビットとディザ値選択部１５６で選択されたディザ値Ｄｒ，Ｄｇ，Ｄｂをそれぞれ加算してＭＵＸ１７０に出力する。

第２ディザリング部１６０は、図５に示すように、フレーム判断部１８２、ディザ値選択部１８６及び加算器１８８を備えている。

フレーム判断部１８２は、垂直同期信号Ｖｓｙｎｃをカウンティングして奇数番目のフレームであるか、それとも偶数番目のフレームであるかを検出し、ディザ値選択部１８６は、フレーム判断部１８２から入力されたフレーム情報を用いて１＊１画素大きさを有する第１ディザパターンで"１"または"０"ディザ値を選択して出力し、フレームごとに交番的にディザ値を変えて出力する。加算器１８８は、第１補償部１３０から入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットのうち最下位１ビットにディザ値選択部１８６からの"１"または"０"の第１ディザ値を加算した後、最下位ビットを捨てた各１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。そして、第２フレームで第１フレームと相反した第１ディザ値を加算した後、最下位ビットを捨てて各１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。

ＭＵＸ１７０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオフである場合を表すと、第１ディザリング部１５０の出力を選択して第３補償部１９０に出力し、第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオンである場合を表すと、第２ディザリング部１６０の出力を選択して第３補償部１９０に出力する。

第３補償部１９０は、メモリ１２０に保存されたポイント欠陥情報ＰＤ２，ＧＤ２，ＣＤ２を用いてポイント欠陥領域に表示されるデータＲｍ２，Ｇｍ２，Ｂｍ２を補償する。第３補償部１９０は、正常領域のデータを補償なしに出力する。

タイミングコントローラ２００のディザリング部２１０は、補償回路５００の出力データＲｃ１，Ｇｃ１，Ｂｃ１を第２ディザリング方法で空間的及び時間的に分散させ、輝度を微細に補償する。タイミングコントローラ２００は、欠陥領域のデータ及び正常領域のデータを空間的及び時間的に分散させ、輝度を微細に補償する。例えば、ディザリング部２１０は、補償回路５００で第２補償部２８０の第２ディザリング部１６０に保存された第１ディザパターンとの衝突を防止するための４＊４画素大きさを有する第２ディザパターンを用いる。ディザリング部２１０は、補償回路５００で入力された各データＲｃ１，Ｇｃ１，Ｂｃ１の１０ビットを下位２ビットと残りの８ビットに分離する。そして、分離された下位２ビットの階調値によって選択された第２ディザパターンで"１"または"０"の第２ディザ値を選択し、選択された第２ディザ値を残りの８ビットのうち最下位ビットに加算し、各８ビットの補償データＲｃ２，Ｇｃ２，Ｂｃ２を出力する。このとき、補償回路５００の第２ディザリング部１６０に入力されたデータが奇数階調値で、第１フレームと第２フレームで出力される１０ビットのデータが１の階調値差を有する場合、ディザリング部２１０に入力されたデータの下位２ビットが第１フレームと第２フレームで互いに異なるので、互いに異なる下位２ビットの階調値に該当する第２ディザパターンでディザ値が選択される。ディザリング部２１０は、第１フレームの第２ディザパターンと第２フレームの第２ディザパターンの組み合わせで輝度を微細に補償する。

ＭＵＸ２２０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオフである場合を表すと、ディザリング部２１０を経由せずに補償回路５００から直ぐ入力されたデータＲｃ１，Ｇｃ１，Ｂｃ１を選択してデータ整列部２３０に出力する。その反面、第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオンである場合を表すと、ＭＵＸ２２０は、第２ディザリング部１６０の出力Ｒｃ２，Ｇｃ２，Ｂｃ２を選択してデータ整列部２３０に出力する。

データ整列部２３０は、ＭＵＸ２２０からの入力データを整列し、整列されたデータＲｏ，Ｇｏ，Ｂｏを図１に示したデータドライバー３１０に出力する。

制御信号生成部２４０は、入力同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いてデータ制御信号ＤＤＣを生成してデータドライバー３１０に出力し、ゲート制御信号ＧＤＣを生成してゲートドライバー３２０に出力する。

上記のように、本発明の第２実施例に係る液晶表示装置の補償回路５００は、タイミングコントローラ６００のディザリングオン／オフによって互いに異なるディザパターンを用いてデータを補償することで、タイミングコントローラのディザリング機能の内蔵可否と関係なしに適用される。また、タイミングコントローラ６００が別途のディザリング機能を有する場合、補償回路５００の第１ディザパターンとタイミングコントローラ６００の第２ディザパターンとの間の衝突を防止することができる。

図１３は、本発明の第３実施例に係る液晶表示装置の補償回路７００及びタイミングコントローラ６００を示している。

図１３に示した補償回路７００は、図１０に示した第２実施例の補償回路５００と対比すると、入力源別にビット数を拡張して定型欠陥領域のデータを補償するビット拡張部４１０及び第１補償部４５０の内部構成を除いては、同一の構成要素を有する。

図１３に示した補償回路７００は、入力データのビット数が互いに異なる入力源やモデルの区分なしに多様なモデルの液晶表示装置に共用されるように、各入力データのうち最大ビット数を有する入力データを基準にして入力データを同一のビット数を有するように拡張して出力する。このとき、補償回路７００は、入力データのビット数及び液晶表示装置のモデル情報によって互いに異なる方法で入力データのビット数を拡張し、外部からのビット数及びモデル情報によって拡張されたデータを選択して補償する。

外部システムから入力された第３制御情報ＣＳ３は、タイミングコントローラ６００のディザリングオンモデルとディザリングオフモデルを表すディザリングオン／オフ情報と、入力源から入力されるデータのビット数を表すビット数情報とを含むことができる。例えば、第３制御情報ＣＳ３のビット数情報は、８ビットの入力データまたは１０ビットの入力データを表す。

ビット拡張部４１０は、第１乃至第３ビット拡張部１１２，１１４，１１６と、第１乃至第３ビット拡張部１１２，１１４，１１６の出力を選択するＭＵＸ１１８とを備えている。

第１ビット拡張部１１２は、８ビット入力源からデータＲ，Ｇ，Ｂが入力された場合、８ビットデータの最上位ビットの前に２ビット００を付加し、最下位ビットの後に３ビット０００を付加して１３ビットに拡張して出力する。このとき、上位２ビットは、データの総ビット数を合わせるためにダミービットとして追加したもので、下位３ビットは、微細な輝度調節のための補償データの拡張部である。第２ビット拡張部１１４は、１０ビット入力源からデータＲ，Ｇ，Ｂが入力された場合、１０ビットデータの最下位ビットの後に３ビット（０００）を付加して１３ビットに拡張して出力する。このとき、下位３ビットは、微細な輝度調節のための補償データの拡張部である。第３ビット拡張部１１６は、１０ビット入力源及びタイミングコントローラ６００のディザリングオン状態である場合に対応するもので、１０ビットデータの最上位ビットの前に２ビット（００）を付加し、最下位ビットの後に１ビット（０）を付加して１３ビットに拡張して出力する。このとき、上位２ビットは、データの総ビット数を合わせるためにダミービットとして追加したもので、下位１ビットは、微細な輝度調節のための補償データの拡張部である。ＭＵＸ１１８は、第３制御情報ＣＳ３が８ビット入力を表す場合、第１ビット拡張部１１２の出力を選択し、第３制御情報ＣＳ３が１０ビット入力を表す場合、第２ビット拡張部１１４の出力を選択し、第３制御情報ＣＳ３が１０ビット入力及びタイミングコントローラ６００のディザリングオン状態を表す場合、第３ビット拡張部１１６の出力を選択して第１補償部４５０に供給する。

第１補償部４５０は、図１４に示すように、データ入力部４２０、階調判断部１３２、位置判断部１３４、補償データ選択部４４０、加算器１４０、減算器１４２及びＭＵＸ１３８，１４４を備えている。

データ入力部４２０は、ビット拡張部４１０からの入力データＲｅ，Ｇｅ，Ｂｅで階調判断部１３２に入力されたデータを選択する第１乃至第３データ入力部４２２，４２４，４２６と、第１乃至第３データ入力部４２２，４２４，４２６の出力を選択して階調判断部１３２に供給するＭＵＸ４２８とを備えている。

第１データ入力部４２２は、第１ビット拡張部１１２に対応して８ビットデータの最上位ビットの前に付加された２ビット及び最下位ビットの後に付加された３ビットを除去し、８ビットの有効データを選択して出力する。すなわち、第１データ入力部４２２は、ビット拡張部４１０からの１３ビット入力データ［１２:０］で８ビット有効データ［１０:３］を選択して出力する。

第２データ入力部４２４は、第２ビット拡張部１１４に対応して１０ビットデータの最下位ビットの後に付加された３ビット及び下位２ビットをさらに除去し、８ビットの有効データを選択して出力する。すなわち、第２データ入力部４２４は、ビット拡張部４１０からの１３ビット入力データ［１２:０］で上位８ビット有効データ［１２:５］を選択して出力する。

第３データ入力部４２６は、第３ビット拡張部１１６に対応して１０ビットデータの最上位ビットの前に付加された２ビット及び最下位ビットの後に付加された１ビットを除去し、８ビットの有効データを選択して出力する。すなわち、第３データ入力部４２６は、ビット拡張部４１０からの１３ビット入力データ［１２:０］で８ビットの有効データ［１０:３］を選択して出力する。

ＭＵＸ４２８は、第３制御情報ＣＳ３が８ビット入力を表す場合、第１データ入力部４２２の出力を選択し、第３制御情報ＣＳ３が１０ビット入力を表す場合、第２データ入力部４２４の出力を選択し、第３制御情報ＣＳ３が１０ビットの入力及びタイミングコントローラ６００のディザリングオン状態を表す場合、第３データ入力部４２６の出力を選択して階調判断部１３２に供給する。

階調判断部１３２は、データ入力部４２０から入力されたデータの階調値を分析し、メモリ１２０から読み込んだ階調区間情報ＧＤ１で入力データが含まれる階調区間情報を選択して補償データ選択部４４０に出力する。

位置判断部１３４は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫのうち少なくとも一つの同期信号を用いて入力データＲｅ，Ｇｅ，Ｂｅの横方向または縦方向の画素位置を判断し、該当の欠陥領域の位置情報を選択して補償データ選択部４４０に出力し、欠陥領域の検出回数ＭをカウントしてＭＵＸ１３８に出力する。このために、位置判断部１３４は、図４に示すように、第１位置判断部３４０、第２位置判断部３４２及びＭＵＸ３４４を備えている。

補償データ選択部４４０は、第１補償データ選択部４４２、第２補償データ選択部４４４及びＭＵＸ４４６を備えている。

第１及び第２補償データ選択部４４２，４４４は、階調判断部１３２で選択された階調区間情報及び位置判断部１３４で選択された位置情報に応答して、メモリ１２０からの補償データＣＤ１のうち入力データに該当する補償データを選択する。そして、第１補償データ選択部４４２は、８ビット入力源及び１０ビットディザリングオン状態に対応するもので、選択された補償データの最上位ビットの後に２ビット（００）を付加して１０ビットの補償データを出力する。第２補償データ選択部４４４は、１０ビット入力源に対応するもので、選択された補償データの最下位ビットの前に２ビット（００）を付加して１０ビットの補償データを出力する。ＭＵＸ４４６は、第３制御情報ＣＳ３が８ビット入力または１０ビットディザリングオン状態を表す場合、第１補償データ選択部４４２の出力を選択し、第３制御情報ＣＳ３が１０ビット入力を表す場合、第２補償データ選択部４４４の出力を選択して加算器１４０及び減算器１４２に供給する。

加算器１４０は、補償データ選択部１３６から出力された補償データと入力データＲｅ，Ｇｅ，Ｂｅを加算して出力する。減算器１４２は、補償データ選択部１３６から出力された補償データを入力データＲｅ，Ｇｅ，Ｂｅから減算して出力する。

ＭＵＸ１３８は、定型欠陥領域の明暗情報を定型欠陥領域の順序にしたがって順次的に出力し、加算器１４０または減算器１４２の出力を選択するＭＵＸ１４４を制御する。定型欠陥領域の明暗情報は、定型欠陥領域の順序情報と一緒にメモリ１２０に第２制御情報ＣＳ２として保存されている。ＭＵＸ１３８は、メモリ１２０から読み込んだ多数の第２制御情報ＣＳ２のうち位置判断部１３４から出力される定型欠陥領域の検出数Ｍによって一つの第２制御情報ＣＳ２を選択し、これをＭＵＸ１４４に供給する。ＭＵＸ１４４は、ＭＵＸ１３８から供給された第２制御情報ＣＳ２内に含まれた明暗情報によって加算器１４０または減算器１４２の出力を選択し、これを第２補償部１８０に供給する。

第２補償部１８０は、タイミングコントローラ６００のディザリングオン／オフによって互いに異なるディザリング方法で第１補償部４５０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を微細に補償する。第１ディザリング部１５０は、図１１に示すように、フレーム判断部１５２、位置判断部１５４、ディザ値選択部１５６及び加算器１５８を含み、ディザ値選択部１５６は、タイミングコントローラ６００がディザリングオフである場合に適用されるために、図１２Ａ乃至図１２Ｄに示すように、８＊３２画素の大きさを有する多数のディザパターンを有する。このような第１ディザリング部１５０は、タイミングコントローラ６００のディザリングオフ状態及び８ビット及び１０ビット入力源である場合に適用される。

第２ディザリング部１６０は、１０ビット入力源及びタイミングコントローラ６００のディザリングオン状態である場合に適用されるために、上述した１＊１大きさの第１ディザパターンを用いる図５の第２補償部１８０と同一の構成を有する。したがって、ＭＵＸ１７０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオフである場合を表すと、第１ディザリング部１５０の出力を選択し、第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオンである場合を表すと、第２ディザリング部１６０の出力を選択するようになる。

第３補償部１９０は、メモリ１２０に保存されたポイント欠陥情報ＰＤ２，ＧＤ２，ＣＤ２を用いてポイント欠陥領域に表示されるデータＲｍ２，Ｇｍ２，Ｂｍ２を補償する。第３補償部１９０は、正常領域のデータを補償なしに出力する。

タイミングコントローラ６００のディザリング部２１０は、補償回路７００で第２補償部２８０の第２ディザリング部１６０に保存された第１ディザパターンとの衝突を防止するための４＊４画素大きさを有する第２ディザパターンを用いて補償回路７００からの入力データＲｃ１，Ｇｃ１，Ｂｃ１の輝度を微細に補償する。

ＭＵＸ２２０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオフである場合を表すと、ディザリング部２１０を経由せずに補償回路７００から直ぐ入力されたデータＲｃ１，Ｇｃ１，Ｂｃ１を選択してデータ整列部２３０に出力する。その反面、第３制御情報ＣＳ３がタイミングコントローラ６００のディザリングオンである場合を表すと、ＭＵＸ２２０は、第２ディザリング部１６０の出力Ｒｃ２，Ｇｃ２，Ｂｃ２を選択してデータ整列部２３０に出力する。

データ整列部２３０は、ＭＵＸ２２０からの入力データを整列し、整列されたデータＲｏ，Ｇｏ，Ｂｏを図１に示したデータドライバー３１０に出力する。

制御信号生成部２４０は、入力同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いてデータ制御信号ＤＤＣを生成してデータドライバー３１０に出力し、ゲート制御信号ＧＤＣを生成してゲートドライバー３２０に出力する。

上記のように、本発明の第３実施例に係る液晶表示装置の補償回路７００は、各入力データのうち最大ビット数を有する入力データを基準にして入力データを同一のビット数を有するように拡張して利用し、同一の上位８ビットのみを有して階調区間を判別し、メモリ１２０からの８ビットの補償データを８ビット入力源と１０ビット入力源に区分して適用することで、メモリの容量も減少させることができる。また、補償回路７００は、８ビット入力源、１０ビット入力源、または１０ビット入力源及びタイミングコントローラ６００のディザリングオン状態であるシステムの区分なしに共用される。また、補償回路７００は、タイミングコントローラ６００のディザリングオン／オフによって互いに異なるディザパターンを用いてデータを補償することで、タイミングコントローラのディザリング機能の内蔵可否と関係なしに適用される。また、タイミングコントローラ６００が別途のディザリング機能を有する場合、補償回路７００は、第１ディザパターンとタイミングコントローラ６００の第２ディザパターンとの間の衝突を防止することができる。

下記の表１は、図１０及び図１３に示した補償回路５００，７００の第２補償部２８０で第２ディザリング部１６０に適用された１＊１大きさの第１ディザパターン及びタイミングコントローラ６００のディザリング部２１０に適用された４＊４大きさの第２ディザパターンよる補償効果が、第２補償部２８０の第１ディザリング部１５０に適用された８＊３２ディザパターンによる補償効果と同一であることを表す。

上記の表１で８ビット入力源に適用される第１ディザリング部１５０の８＊３２ディザパターンによる補償値は、下位３ビットデータに対応する１／８、２／８、３／８、４／８、５／８、６／８、７／８ディザパターンによって決定される。そして、１０ビット入力源及びタイミングコントローラ６００のディザリング部２１０がオンである場合、第１フレームの０／４ディザパターン及び第２フレームの１／４ディザパターンの組み合わせ（（０／４＋１／４）＊（１／２）＝１／８）による補償値は、第１ディザリング部１５０の１／８ディザパターンの補償値と同一である。同一の方法で、１／４ディザパターン及び１／４ディザパターンの組み合わせ（（１／４＋１／４）＊（１／２）＝１／４）は、２／８のディザパターンと補償値が同一であり、１／４ディザパターン及び２／４ディザパターンの組み合わせ（（１／４＋２／４）＊（１／２）＝３／８）による補償値は、３／８のディザパターンの補償値と同一である。２／４ディザパターン及び２／４ディザパターンの組み合わせ（（２／４＋２／４）＊（１／２）＝２／４）は、４／８のディザパターンと補償値が同一であり、２／４ディザパターン及び３／４ディザパターンの組み合わせ（（２／４＋３／４）＊（１／２）＝５／８）による補償値は、５／８のディザパターンの補償値と同一である。そして、３／４ディザパターン及び３／４ディザパターンの組み合わせ（（３／４＋３／４）＊（１／２）＝３／４）は、６／８のディザパターンと補償値が同一であり、３／４ディザパターン及び４／４ディザパターンの組み合わせ（（３／４＋４／４）＊（１／２）＝７／８）による補償値は、７／８のディザパターンの補償値と同一である。ここで、第２補償部２８０で第２ディザリング部１６０の１＊１大きさの第１ディザパターンが適用されたデータが奇数であると、タイミングコントローラ６００の第２ディザパターンとしては、第１及び第２フレームで隣接した互いに異なるディザパターンが用いられ、偶数であると、第１及び第２フレームで同一のディザパターンが用いられることが分かる。

一方、上述した本発明の実施例に係るデータ補償回路は、液晶表示装置だけでなく、ＯＬＥＤ、ＰＤＰなどの他の映像表示装置にも適用される。

以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様に変更及び修正可能であることを理解するであろう。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。

本発明の第１実施例に係る液晶表示装置を示した図である。 図１に示した補償回路及びタイミングコントローラの内部ブロック図である。 図２に示した第１補償部の内部ブロック図である。 図３に示した位置判断部の内部ブロック図である。 図２に示した第２補償部の内部ブロック図である。 図５に示したディザ値選択部に保存された１＊１画素大きさの第１ディザパターンを示した図である。 図２に示した第３補償部の内部ブロック図である。 図２に示したディザリング部の内部ブロック図である。 図８に示したディザ値選択部に保存された４＊４画素大きさの第２ディザパターンを示した図である。 本発明の第２実施例に係る液晶表示装置の補償回路及びタイミングコントローラの内部ブロック図である。 図１０に示した第２補償部の第１ディザリング部の内部ブロック図である。 図１１に示したディザ値選択部に保存された８＊３２画素大きさのディザパターンを示した図である。 図１１に示したディザ値選択部に保存された８＊３２画素大きさのディザパターンを示した図である。 図１１に示したディザ値選択部に保存された８＊３２画素大きさのディザパターンを示した図である。 図１１に示したディザ値選択部に保存された８＊３２画素大きさのディザパターンを示した図である。 本発明の第３実施例に係る液晶表示装置の補償回路及びタイミングコントローラの内部ブロック図である。 図１３に示した第１補償部の内部ブロック図である。

符号の説明

１１０ ビット拡張部
１２０ メモリ
１３０ 第１補償部
１８０ 第２補償部
１９０ 第３補償部
２１０ ディザリング部
２３０ データ整列部
２４０ 制御信号生成部

Claims (9)

1. 表示パネルと；
   前記表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；
   前記メモリの定型欠陥情報を用いて前記定型欠陥領域のデータを補償する第１補償部と、前記第１補償部で補償されたデータを第１ディザパターンを用いて微細に補償する第２補償部とを含み、正常領域のデータは補償なしに供給する補償回路と；
   前記補償回路の出力データを前記第１ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部を含むタイミングコントローラと；
   前記タイミングコントローラの制御によって前記表示パネルを駆動するパネル駆動部と；を備えることを特徴とする映像表示装置。
2. 前記補償回路の第２補償部は、Ｎ（Ｎは、正の整数）ビット入力データを、１＊１画素大きさを有する第１ディザパターンを用いた第１ディザリング処理で最下位１ビットが減少したＮ−１ビットデータで出力し、
   前記タイミングコントローラのディザリング部は、前記Ｎ−１ビットデータを、４＊４画素大きさを有する第２ディザパターンを用いた第２ディザリング処理で最下位２ビットが減少したＮ−３ビットデータで出力し、隣接した２フレームで選択された第２ディザパターンの組み合わせで補償値が決定されることを特徴とする請求項１に記載の映像表示装置。
3. 表示パネルと；
   前記表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；
   前記メモリの定型欠陥情報を用いて前記定型欠陥領域のデータを補償する第１補償部と、ディザリングオン情報に応答した第１−１ディザパターン、またはディザリングオフ情報に応答した第１−２ディザパターンを用いて前記第１補償部で補償されたデータを微細に補償する第２補償部とを含み、正常領域のデータは補償なしに供給する補償回路と；
   前記補償回路の出力データを前記第１−２ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部と、前記ディザリングオン情報に応答して前記ディザリング部の出力を選択し、または前記ディザリングオフ情報に応答して前記補償回路の出力を選択するマルチプレクサを含むタイミングコントローラと；
   前記タイミングコントローラの制御によって前記表示パネルを駆動するパネル駆動部と；を備えることを特徴とする映像表示装置。
4. 表示パネルと；
   前記表示パネルの定型欠陥領域のデータを補償するための定型欠陥情報を保存したメモリと；
   入力源情報及びディザリングオン／オフ情報を含む制御情報によってビット数が互いに異なる入力データを同一のビット数を有するようにビット拡張して出力するビット拡張部と、前記メモリの定型欠陥情報を用いて前記ビット拡張部から入力された前記定型欠陥領域のデータを前記制御情報によって補償する第１補償部と、前記ディザリングオン情報に応答した第１−１ディザパターン、または前記ディザリングオフ情報に応答した第１−２ディザパターンを用いて前記第１補償部で補償されたデータを微細に補償する第２補償部とを含み、正常領域のデータは補償なしに供給する補償回路と；
   前記補償回路の出力データを前記第１−２ディザパターンより大きい第２ディザパターンを用いて微細に補償するディザリング部と、前記ディザリングオン情報に応答して前記ディザリング部の出力を選択し、または前記ディザリングオフ情報に応答して前記補償回路の出力を選択するマルチプレクサとを含むタイミングコントローラと；
   前記タイミングコントローラの制御によって前記表示パネルを駆動するパネル駆動部と；を備えることを特徴とする映像表示装置。
5. 前記ビット拡張部は、
   外部からの８ビット入力データの最上位ビットの前に２ビット（００）を付加し、最下位ビットの後に３ビット（０００）を付加して前記８ビットを１３ビットに拡張する第１ビット拡張部と；
   外部からの１０ビット入力データの最下位ビットの後に３ビット（０００）を付加し、前記１０ビットを１３ビットに拡張する第２ビット拡張部と；
   外部からの１０ビット入力データの最上位ビットの前に２ビット（００）を付加し、最下位ビットの後に１ビット（０）を付加して１３ビットに拡張する第３ビット拡張部と；
   前記制御情報が８ビット入力源を指示すると、前記第１ビット拡張部の出力を選択し、前記制御情報が１０ビット入力源を指示すると、前記第２ビット拡張部の出力を選択し、前記制御情報が１０ビット入力源及びディザリングオン状態を指示すると、前記第３ビット拡張部の出力を選択するマルチプレクサと；を備えることを特徴とする請求項４に記載の映像表示装置。
6. 前記第１補償部は、
   前記ビット拡張部からの前記１３ビットの入力データで階調区間の判別時に用いられる８ビットの有効データを選択して出力するデータ入力部と；
   前記メモリからの定型欠陥情報のうち階調区間情報を用いて前記データ入力部からの有効データに該当する階調区間情報を選択して出力する階調判断部と；
   前記メモリからの前記定型欠陥領域の位置情報及び前記メモリまたは外部からのオプションピンを通して入力される定型欠陥の方向情報によって前記入力データに該当する欠陥領域の位置情報及び定型欠陥領域の検出回数を出力する位置判断部と；
   前記階調判断部からの前記階調区間情報及び前記位置判断部からの該当の位置情報を用いて前記メモリからの前記欠陥領域の補償データのうち前記入力データに該当する補償データを選択し、選択された補償データを前記制御情報によってビット拡張して出力する補償データ選択部と；
   前記補償データ選択部からの補償データを前記ビット拡張部からの入力データと加算する加算器と；
   前記補償データを前記入力データから減算する減算器と；
   前記位置判断部から検出された前記定型欠陥領域の検出回数によって前記メモリに保存された前記定型欠陥領域の順序情報及び明暗情報を選択的に出力するマルチプレクサと；
   前記マルチプレクサで選択された定型欠陥領域の順序情報及び明暗情報によって前記加算器及び減算器のうち何れか一つの出力を選択するマルチプレクサと；を備えることを特徴とする請求項５に記載の映像表示装置。
7. 前記補償データ選択部は、
   前記制御情報が前記８ビット入力源またはディザリングオン状態を指示すると、前記補償データの最上位ビットの後に２ビット（００）を付加して出力し、
   前記制御情報が前記１０ビット入力源を指示すると、前記補償データの最下位ビットの前に２ビット（００）を付加して出力することを特徴とする請求項６に記載の映像表示装置。
8. 前記補償回路の第２補償部は、
   前記第１補償部から入力されたＮ（Ｎは、正の整数）ビット入力データを、８＊３２大きさの第１−１ディザパターンを用いたディザリング処理で最下位３ビットが減少したＮ−３ビットデータで出力する第１ディザリング部と；
   前記第１補償部から入力されたＮビット入力データを、１＊１画素大きさを有する第１−２ディザパターンを用いたディザリング処理で最下位１ビットが減少したＮ−１ビットデータで出力する第２ディザリング部と；
   前記ディザリングオフ情報に応答して前記第１ディザリング部の出力を選択し、前記ディザリングオン情報に応答して前記第２ディザリング部の出力を選択するマルチプレクサと；を備えており、
   前記タイミングコントローラのディザリング部は、前記Ｎ−１ビットデータを、４＊４画素大きさを有する第２ディザパターンを用いた第２ディザリング処理で最下位２ビットが減少したＮ−３ビットデータで出力し、隣接した２フレームで選択された第２ディザパターンの組み合わせで補償値が決定されることを特徴とする請求項３又は請求項４に記載の映像表示装置。
9. 前記メモリは、前記表示パネルのポイント欠陥領域に対するポイント欠陥情報を追加的に含み、
   前記補償回路は、前記第２補償部からの入力データを前記メモリからのポイント欠陥情報を用いて補償する第３補償部を追加的に備えることを特徴とする請求項１、請求項３又は請求項４のうち何れか１項に記載の映像表示装置。

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