JP4881367B2 - 映像表示装置 - Google Patents

Description

本発明は、映像表示装置に関するもので、特に、不定型表示欠陥及び定型表示欠陥の双方を補償できる不定型／定型統合補償回路を備えた映像表示装置に関するものである。

最近、映像表示装置としては、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置などの平板表示装置が主に用いられている。

映像表示装置は、映像を表示する表示パネルを完成した後、表示欠陥を検出する検査工程を経る。検査工程で表示欠陥が検出された表示パネルは、欠陥部分に対するリペア工程を経ることもあるが、リペア工程によっても解決不可能な表示欠陥が存在する。

主に、表示欠陥は、薄膜パターン形成工程で用いられる露光装備のマルチ露光時における重畳露光及び各マルチレンズの収差などによる露光量偏差に起因する。露光量偏差によって薄膜パターンの幅が可変になり、薄膜トランジスタの寄生容量偏差、セルギャップを維持するコラムスペーサーの高さ偏差、各信号ラインの間の寄生容量偏差などが発生する。そして、これら偏差が輝度偏差を誘発し、縦線または横線形状の定型表示欠陥が表示される。また、スリム化のために液晶パネルとバックライトユニットとの間隔が減少することによって光拡散経路が不足するようになり、多数のランプ位置に対応する横線形状の定型表示欠陥が表示される。定型表示欠陥は、工程技術の改善を通しても解決されないので、最近では、データ補償方法を用いて定型欠陥領域の輝度を補償する方法が考慮されている。

一方、表示欠陥は、上記定型表示欠陥のみならず、異物質流入やピンホールなどの工程不良による不規則な不定型形態でも表示される。しかしながら、従来の定型表示欠陥を補償するための補償回路は、不定型表示欠陥を補償できない構造なので、不定型表示欠陥を補償するための補償回路が要求される。また、不定型表示欠陥を補償するための補償回路及び定型表示欠陥を補償するための補償回路が別個に開発される場合、各補償回路を内蔵したタイミングコントローラを個別に開発すべきなので、製造費用が増加するという問題点がある。また、各タイミングコントローラに対応する印刷回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）の種類も多くなるので、タイミングコントローラ及び印刷回路基板の管理が複雑になるという問題点がある。

本発明は、上記のような課題を解決するためになされたものであって、その目的は、不定型表示欠陥及び定型表示欠陥の双方を補償できる不定型／定型統合補償回路を備えた映像表示装置を提供することにある。

上記の課題を解決するために、本発明に係る映像表示装置は、表示パネルと、表示パネルの不定型及び定型欠陥領域を補償するための不定型／定型欠陥情報を保存したメモリと、メモリの不定型／定型欠陥情報を用いて不定型／定型欠陥領域のデータを補償する第１補償部と、第１及び第２ディザリングパターンを用いて第１補償部で補償されたデータを微細に補償する第２補償部とを含み、正常領域のデータは補償なしに供給する不定型／定型統合補償回路と、第１及び第２ディザリングパターンとは異なる第３ディザリングパターンを用いて、不定型／定型統合補償回路の出力データを微細に調節するディザリング部を含むタイミングコントローラと、タイミングコントローラの制御によって表示パネルを駆動するパネル駆動部と、を備える。

メモリは、不定型／定型欠陥領域を分割した多数の補償領域に対する位置情報、全体の階調値を分割した多数の階調区間情報及び多数の補償領域に対する補償データを含む不定型／定型欠陥情報と、表示欠陥の補償有無を指示する第１ビット、表示欠陥の種類を指示する第２ビット及びポイント欠陥の補償有無を指示する第３ビットを含む第１制御信号と、多数の不定型／定型欠陥領域に対する順序に合わせて補償データの加算または減算を指示する多数の符号情報を含む第２制御信号と、タイミングコントローラのディザリングオン／オフを指示する第３制御信号と、を保存する。

第１補償部は、入力データをビット拡張して出力するビット拡張部と、入力データに対する画素座標を算出する座標算出部と、メモリからの階調区間情報を用いて、ビット拡張部からの入力データに該当する階調区間情報を選択して出力する階調判断部と、座標算出部からの画素座標及びメモリからの不定型／定型欠陥領域に対する多数の補償領域の位置情報を用いて、入力データに該当する補償領域の位置情報及び不定型／定型欠陥領域の検出回数を出力する位置判断部と、階調判断部からの階調区間情報及び位置判断部からの該当する位置情報を用いて、メモリからの補償データのうち入力データに該当する補償データを選択して出力する補償データ選択部と、補償データ選択部からの補償データをビット拡張部からの入力データと加算する加算器と、補償データを入力データから減算する減算器と、位置判断部で検出された不定型／定型欠陥領域の検出回数によって、メモリからの第２制御信号に含まれた多数の符号情報を順次出力する第１マルチプレクサと、第１マルチプレクサで選択された符号情報によって、加算器及び減算器のうち何れか１つの出力を選択する第２マルチプレクサと、を備える。

座標算出部は、入力データに対する横方向の画素数を検出する横カウンターと、入力データに対する縦方向の画素数を検出する縦カウンターと、横カウンターからの画素数を入力データに対するｘ座標に出力し、縦カウンターからの画素数を入力データに対するｙ座標に出力する第１座標算出部と、縦カウンターからの画素数を入力データに対するｘ座標に出力し、横カウンターからの画素数を入力データに対するｙ座標に出力する第２座標算出部と、第１制御信号が不定型／縦欠陥領域を指示したときに、第１座標算出部の出力座標を選択し、第１制御信号が横欠陥領域を指示したときに、第２座標算出部の出力座標を選択して位置判断部に供給するマルチプレクサと、を備える。

第２補償部は、第１補償部からのＮ（Ｎは正の整数）ビット入力データを、８×３２画素の大きさを有する第１ディザリングパターンを用いたディザリング処理により、最下位３ビットが減少したＮ−３ビットデータとして出力する第１ディザリング部と、第１補償部からのＮビット入力データを、１×１画素の大きさを有する第２ディザリングパターンを用いたディザリング処理により、最下位１ビットが減少したＮ−１ビットデータとして出力する第２ディザリング部と、第３制御信号がタイミングコントローラのディザリングオフを指示したときに、第１ディザリング部の出力を選択し、第３制御信号がディザリングオンを指示したときに、第２ディザリング部の出力を選択するマルチプレクサと、を備え、タイミングコントローラのディザリング部は、Ｎ−１ビットデータを、４×４画素の大きさを有する第３ディザリングパターンを用いたディザリング処理により、最下位２ビットが減少したＮ−３ビットデータとして出力し、第２ディザリングパターンと第３ディザリングパターンとの組み合わせによって、微細補償値が決定される。

タイミングコントローラは、ディザリングオン／オフを指示する第３制御信号に応答して、ディザリング部の出力または不定型／定型統合補償回路の出力を選択するマルチプレクサをさらに含む。

メモリは、表示パネルのポイント欠陥に対するポイント欠陥情報をさらに含み、不定型／定型統合補償回路は、第２補償部からの入力データを、メモリからのポイント欠陥情報を用いて補償する第３補償部をさらに備える。

不定型欠陥領域は、不定型欠陥領域を横方向に分割した多数の主補償領域と、多数の主補償領域の上下左右側に位置する多数の補助補償領域と、を含み、多数の主補償領域と補助補償領域とは、同一の横幅を有し、不定型欠陥領域の散布程度によって縦比率が異なるように設定される。

不定型欠陥領域の多数の補償領域に対する位置情報変数と定型欠陥領域の多数の補償領域に対する位置情報変数とは、互いに統一されて保存される。

本発明に係る映像表示装置は、不定型／定型統合補償回路を用いて、表示欠陥の種類と関係なく不定型／定型欠陥領域の双方のデータを補償することができる。

また、本発明に係る不定型／定型統合補償回路は、タイミングコントローラのディザリングオン／オフによって互いに異なるディザリングパターンを用いてデータを補償することで、タイミングコントローラのディザリング機能の内蔵可否と関係なく適用される。また、タイミングコントローラがディザリングオンである場合、不定型／定型統合補償回路のディザリングパターンとタイミングコントローラのディザリングパターンとの衝突を防止することができる。

また、本発明に係る映像表示装置は、不定型欠陥の補償領域に対する位置情報の変数と定型欠陥の補償領域に対する位置情報の変数とを統一し、１個の不定型欠陥領域に対する各補償領域の位置情報を保存する空間に、２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。この結果、不定型／定型欠陥の区分なくメモリを共用しながらも、不定型欠陥の各補償領域と定型欠陥の各補償領域との位置情報を保存する空間を共有することで、不定型欠陥及び定型欠陥の補償領域に対する位置情報をそれぞれ異なる住所または別個のメモリに保存する場合よりもメモリの容量を減少させることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る不定型／定型統合補償回路を備えた液晶表示装置を示したブロック図である。

図１に示した液晶表示装置は、不定型／定型統合補償回路１００及びタイミングコントローラ２００と、液晶パネル４００を駆動するデータドライバー３１０及びゲートドライバー３２０と、不定型／定型統合補償回路１００と接続されたメモリ１２０とを備えている。ここで、不定型／定型統合補償回路１００は、タイミングコントローラ２００に内蔵され、１つの半導体チップとして実現される。

メモリ１２０には、不定型／定型表示欠陥領域の位置情報ＰＤ１、階調区間情報ＧＤ１及び補償データＣＤ１を含む表示欠陥情報が保存される。表示欠陥は、縦線または横線などの定型的な欠陥領域と不定型表示欠陥領域とを含む。定型欠陥領域と不定型欠陥領域とは、それぞれ多数の補償領域に分割される。したがって、不定型／定型欠陥領域の情報は、不定型／定型欠陥領域を分割した多数の補償領域に対する位置情報ＰＤ１と、階調区間情報ＧＤ１と、多数の補償領域に対する補償データＣＤ１とを含む。位置情報ＰＤ１は、各補償領域の頂点に該当する画素座標、すなわち、横方向の画素数を指示するｘ座標及び縦方向の画素数を指示するｙ座標で保存される。不定型／定型統合補償回路１００のために、定型欠陥領域を指示する画素座標変数と不定型欠陥領域を指示する画素座標変数とは、互いに統一されて保存される。階調区間情報ＧＤ１は、ガンマ特性によって分割された多数の階調区間情報を表す。補償データＣＤ１は、正常領域に対する欠陥領域の輝度差または色度差を補償するためのもので、表示欠陥を分割する多数の補償領域の位置によって、階調区間別に区分されて保存される。また、メモリ１２０には、ポイント欠陥を補償するための位置情報ＰＤ２、階調区間情報ＧＤ２及び補償データＣＤ２を含むポイント欠陥情報がさらに保存される。

不定型／定型統合補償回路１００は、外部から入力されたデータＲ，Ｇ，Ｂ、及び多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫの入力を受ける。不定型／定型統合補償回路１００は、外部メモリ１２０に保存された不定型／定型欠陥領域の情報ＰＤ１，ＧＤ１，ＣＤ１を用いて、不定型／定型欠陥領域に表示されるデータを補償して出力する。不定型／定型統合補償回路１００は、入力データのビット数を拡張して補償データを適用する。不定型／定型統合補償回路１００は、不定型／定型欠陥領域を分割する多数の補償領域に対して最適化された補償データを用いて、不定型／定型欠陥領域に表示されるデータを補償する。また、不定型／定型統合補償回路１００は、タイミングコントローラ２００のディザリングオン／オフによって異なるディザリングパターンを用いて、補償されたデータを空間的及び時間的に分散させることで微細に補償する。また、不定型／定型統合補償回路１００は、外部メモリ１２０に保存されたポイント欠陥情報ＰＤ２，ＧＤ２，ＣＤ２を用いて、ポイント欠陥領域に表示されるデータを補償して出力する。そして、不定型／定型統合補償回路１００は、補償されたデータＲｃ，Ｇｃ，Ｂｃ、及び多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫをタイミングコントローラ２００に供給する。不定型／定型統合補償回路１００は、正常領域に表示されるデータは、補償なしにタイミングコントローラ２００に供給する。

タイミングコントローラ２００は、不定型／定型統合補償回路１００からのデータＲｃ，Ｇｃ，Ｂｃを整列してデータドライバー３１０に出力する。タイミングコントローラ２００は、ディザリングオン状態に設定されたときに、データＲｃ，Ｇｃ，Ｂｃをディザリング処理して微細に調節し、ディザリングされたデータを整列して出力する。その反面、ディザリングオフ状態に設定されたときに、ディザリング処理せずにデータＲｃ，Ｇｃ，Ｂｃを整列して出力する。また、タイミングコントローラ２００は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いて、データドライバー３１０の駆動タイミングを制御するためのデータ制御信号ＤＤＣ及びゲートドライバー３２０の駆動タイミングを制御するためのゲート制御信号ＧＤＣを生成して出力する。

データドライバー３１０は、タイミングコントローラ２００からのデータ制御信号ＤＤＣに応答して、タイミングコントローラ２００からのデジタルデータＲｏ，Ｇｏ，Ｂｏを、ガンマ電圧を用いてアナログデータに変換し、これを液晶パネル４００のデータラインに出力する。

ゲートドライバー３２０は、タイミングコントローラ２００からのゲート制御信号ＧＤＣに応答して、液晶パネル４００のゲートラインを順次駆動する。

液晶パネル４００は、多数の画素が配列された画素マトリックスを通して映像を表示する。各画素は、データ信号による液晶配列の可変によって光透過率を調節する赤、緑、青のサブ画素の組み合わせで所望の色を実現する。各サブ画素は、ゲートラインＧＬ及びデータラインＤＬと接続された薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、薄膜トランジスタ（ＴＦＴ）と並列に接続された液晶キャパシタＣｌｃ及びストレージキャパシタＣＳｔを備えている。液晶キャパシタＣｌｃは、薄膜トランジスタ（ＴＦＴ）を通して画素電極に供給されたデータ信号と共通電極に供給された共通電圧Ｖｃｏｍとの差電圧を充電し、充電された電圧によって液晶を駆動して光透過率を調節する。工程上、液晶パネル４００に含まれる定型欠陥領域、不定型欠陥領域及びポイント欠陥領域は、不定型／定型統合補償回路１００によって補償されたデータを表示する。したがって、液晶パネル４００で正常領域と欠陥領域との輝度差が抑制されるので、画質を向上させることができる。

図２は、図１に示した不定型／定型統合補償回路１００及びタイミングコントローラ２００の内部構成を示したブロック図である。

メモリ１２０には、不定型／定型欠陥情報ＰＤ１，ＣＤ１，ＧＤ１とポイント欠陥情報ＰＤ２，ＣＤ２，ＧＤ２とが保存される。不定型／定型欠陥領域は、図３Ａ及び図３Ｂに示すように多数の補償領域に分割される。例えば、不定型欠陥領域は、図３Ａに示すように、同一の間隔を有する１０個の主補償領域Ｍ１−Ｍ１０と、主補償領域Ｍ１−Ｍ１０の上下左右側に位置し、同一の間隔を有する２２個の補助補償領域Ｓ１−Ｓ２２とに分割される。定型欠陥領域は、図３Ｂに示すように、１個の主補償領域５と、主補償領域５の左右側に位置する９個の補助補償領域１−４，６−１０とに分割される。補償領域の個数は、欠陥領域の散布程度によって決定される。不定型／定型欠陥の位置情報ＰＤ１としては、多数の補償領域に対する位置情報である各補償領域の頂点に該当する画素座標、すなわち、横方向の画素数を指示するｘ座標及び縦方向の画素数を指示するｙ座標が保存される。定型欠陥領域の各補償領域を指示する画素座標変数と不定型欠陥領域の各補償領域を指示する画素座標変数とは、互いに統一されて保存される。この場合、１個の不定型欠陥領域に対する各補償領域の位置情報を保存する空間に、２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。なお、これに対しては後述する。図３Ｂに示した縦線欠陥領域を分割する多数の補償領域は、ｙ座標が全て同一であり、ｘ座標のみで設定可能であるが、図３Ａに示した不定型欠陥領域に対する位置情報と変数を統一するために、ｘ座標及びｙ座標がともに保存される。一方、横線定型欠陥領域を分割した多数の補償領域に対する画素座標は、縦線定型欠陥領域を分割した多数の補償領域に対する画素座標と変数を統一するために、横方向の画素数がｙ座標に変えられ、縦方向の画素数がｘ座標に変えられて保存される。階調区間情報ＧＤ１は、ガンマ特性によって分割された多数の階調区間情報を表す。補償データＣＤ１は、正常領域に対する欠陥領域の輝度差または色度差を補償するためのもので、表示欠陥を分割する多数の補償領域の各位置によって、階調区間別に区分されて保存される。

また、メモリ１２０には、表示欠陥の補償有無を指示する第１ビットと、表示欠陥の種類を指示する第２ビットと、ポイント欠陥の補償有無を指示する第３ビットとを含む第１制御信号ＣＳ１が保存される。例えば、第１制御信号ＣＳ１において、第１ビットが“１”であると、表示欠陥の補償オフを指示し、第１ビットが“０”であると、補償オンを指示する。第２ビットが“１”であると、不定型／縦欠陥領域の補償を指示し、第２ビットが“０”であると、横欠陥領域の補償を指示する。第３ビットが“１”であると、ポイント補償オフを指示し、第３ビットが“０”であると、ポイント補償オンを指示する。第１制御信号ＣＳ１は、不定型／定型統合補償回路１００が内蔵されたタイミングコントローラ２００の３個のオプションピンの値にも設定される。

また、メモリ１２０には、多数の不定型／定型欠陥領域に対する順序に合わせて、明るい欠陥であるか、それとも暗い欠陥であるかによって補償データの加算（＋）または減算（−）を指示する多数の符号情報を含む第２制御信号ＣＳ２が保存される。例えば、不定型欠陥領域の符号情報としては、欠陥領域当たり２ビットが割り当てられ、定型欠陥領域の符号情報としては、欠陥領域当たり１ビットが割り当てられる。これは、１個の不定型欠陥領域の位置情報を保存する空間に、２個の定型欠陥領域の位置情報が保存されるためである。

また、メモリ１２０には、タイミングコントローラ２００のディザリングオン／オフを指示する第３制御信号ＣＳ３が保存される。第３制御信号ＣＳ３は、外部システムから入力される。

図２に示した不定型／定型統合補償回路１００は、ビット拡張部１１０と、ビット拡張部１１０からのデータＲｅ，Ｇｅ，Ｂｅで不定型／定型欠陥領域のデータを補償する第１補償部１３０と、異なるディザリングパターンを用いて第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１をディザリング処理する第２補償部１８０と、第２補償部１８０からの入力データＲｍ２，Ｇｍ２，Ｂｍ２でポイント欠陥のデータを補償する第３補償部１９０とを備えている。不定型／定型統合補償回路１００は、第１制御信号ＣＳ１が欠陥領域の補償を指示したときに、第１及び第２補償部１３０，１８０を用いて欠陥領域に表示される入力データを補償し、第１制御信号ＣＳ１がポイント補償を指示したときに、第３補償部１９０を用いてポイント欠陥領域のデータを補償する。第１及び第２補償部１３０，１８０は、第１制御信号ＣＳ１が欠陥領域の補償オフを指示したときに、データ補償せずに入力データをバイパスさせ、第３補償部１９０は、第１制御信号ＣＳ１がポイント補償オフを指示したときに、データ補償せずに入力データをバイパスさせる。また、第１制御信号ＣＳ１が欠陥領域の補償及び／またはポイント補償を指示したときであっても、正常領域のデータは補償せずにバイパスさせて出力する。以下では、第１制御信号ＣＳ１が欠陥領域の補償およびポイント補償を指示した場合のみを説明する。

ビット拡張部１１０は、外部からの入力データＲ，Ｇ，Ｂをビット拡張して第１補償部１３０に供給する。例えば、ビット拡張部１１０は、１０ビット入力データの最下位ビットの後に１ビット（０）を付加して１１ビットに拡張した後、１１ビットに拡張されたデータＲｅ，Ｇｅ，Ｂｅを第１補償部１３０に供給する。

第１補償部１３０は、メモリ１２０からの第１制御信号ＣＳ１と不定型／定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１とを用いて、不定型／定型欠陥領域に表示される入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。第１補償部１３０は、メモリ１２０からの不定型／定型欠陥情報ＰＤ１，ＧＤ１，ＣＤ１を読み込み、入力データＲｅ，Ｇｅ，Ｂｅが不定型／定型欠陥領域に表示されるデータであると判断され、各入力データＲｅ，Ｇｅ，Ｂｅに対する階調区間情報が判別されたときに、判別された不定型／定型欠陥領域の位置と階調区間情報とに該当する補償データを選択する。そして、メモリ１２０からの第２制御信号ＣＳ２を用いて、選択された補償データを各入力データＲｅ，Ｇｅ，Ｂｅに加算または減算することで、不定型／定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。例えば、第１補償部１３０は、各入力データＲｅ，Ｇｅ，Ｂｅの１１ビットに、８ビットの該当する補償データを加算または減算することで、不定型／定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。このような第１補償部１３０に対する具体的な構成は、後述する。

第２補償部１８０は、タイミングコントローラ２００のディザリングオン／オフを指示する第３制御信号ＣＳ３によって互いに異なるディザリング方法で、第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を微細に補償する。このため、第２補償部１８０は、第１ディザリング部１５０、第２ディザリング部１６０及びＭＵＸ１７０（マルチプレクサ）を備えている。

第１ディザリング部１５０は、タイミングコントローラ２００がディザリング処理を行わない場合、すなわち、ディザリングオフである場合に適用される。第１ディザリング部１５０は、第１ディザリングパターンを用いて、第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を空間的及び時間的に分散させて輝度を微細に補償する。例えば、第１ディザリング部１５０は、８×３２画素の大きさを有し、階調値によってディザ値が“１”である画素の個数が異なるように設定され、同一の階調値でもフレーム別にディザ値が“１”である画素の位置が異なるように設定された多数の第１ディザリングパターンを含む。第１ディザリング部１５０に対する具体的な構成は、後述する。

第２ディザリング部１６０は、タイミングコントローラ２００がディザリング処理を行う場合に適用される。第２ディザリング部１６０は、タイミングコントローラ２００に内蔵されたディザリング部２１０の第３ディザリングパターンとの衝突を防止するための第２ディザリングパターンを用いて、第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１を時間的に分散させて輝度を微細に補償する。例えば、第２ディザリング部１６０は、１×１画素の大きさを有し、“１”及び“０”のディザ値がフレームごとに交番される第２ディザリングパターンを含む。これによって、第２補償部１８０は、第１フレームで入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットのうち、最下位１ビットを除去した後、“１”または“０”のディザ値を残りの１０ビットの最下位ビットに加算し、それぞれ１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。そして、第２フレームでは、最下位ビットを捨てて、第１フレームと相反したディザ値を加算し、それぞれ１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。これによって、１１ビットの入力データで最下位ビットが“１”である奇数階調値からは、第１及び第２フレームで１の階調値差を有する１０ビットデータが出力され、最下位ビットが“０”である偶数階調値からは、第１及び第２フレームで同一の階調値を有する１０ビットデータが出力される。このような第２補償部１８０に対する具体的な構成は、後述する。

ＭＵＸ１７０は、第３制御情報ＣＳ３がタイミングコントローラ２００のディザリングオフを指示したときに、第１ディザリング部１５０の出力を選択し、第３制御情報ＣＳ３がタイミングコントローラ２００のディザリングオンを指示したときに、第２ディザリング部１６０の出力を選択して供給する。

第３補償部１９０は、第１制御信号ＣＳ１がポイント欠陥補償を指示したときに、メモリ１２０に保存されたポイント欠陥情報ＰＤ２，ＧＤ２，ＣＤ２を用いて、ポイント欠陥に表示されるデータＲｍ２，Ｇｍ２，Ｂｍ２を補償する。第３補償部１９０は、正常領域のデータは補償なしに出力する。このような第３補償部１９０に対する具体的な構成は、後述する。

タイミングコントローラ２００は、不定型／定型統合補償回路１００からのデータＲｃ，Ｇｃ，Ｂｃをディザリング処理するディザリング部２１０と、ディザリング部２１０を経由したデータとディザリング部２１０を経由していないデータとを選択的に出力するＭＵＸ２２０と、ＭＵＸ２２０の出力データを再整列して図１のデータドライバー３１０に出力するデータ整列部２３０と、データ及びゲート制御信号ＤＤＣ，ＧＤＣを生成して図１のデータドライバー３１０及びゲートドライバー３２０にそれぞれ出力する制御信号生成部２４０とを備えている。

タイミングコントローラ２００のディザリング部２１０は、第３ディザリングパターンを用いて、不定型／定型統合補償回路１００からの入力データＲｃ１，Ｇｃ１，Ｂｃ１を空間的及び時間的に分散させ、輝度を微細に補償する。例えば、ディザリング部２１０は、不定型／定型統合補償回路１００に内蔵された第２補償部１８０の第２ディザリングパターンとの衝突を防止するための第３ディザリングパターンを用いる。例えば、ディザリング部２１０は、４×４画素の大きさを有し、階調値によってディザ値が“１”である画素の個数及び位置が互いに異なるように設定された多数の第３ディザリングパターンを含む。ディザリング部２１０は、不定型／定型統合補償回路１００から入力された各データＲｃ１，Ｇｃ１，Ｂｃ１の１０ビットを下位２ビットと残りの８ビットとに分離する。そして、分離された下位２ビットの階調値によって選択された第２ディザリングパターンで、“１”または“０”の第２ディザ値を選択し、選択された第２ディザ値を残りの８ビットの最下位ビットに加算して、それぞれ８ビットの補償データＲｃ２，Ｇｃ２，Ｂｃ２を出力する。このとき、不定型／定型統合補償回路１００の第２ディザリング部１６０に入力されたデータが奇数階調値で、第１及び第２フレームから出力される１０ビットのデータが１の階調値差を有する場合、ディザリング部２１０に入力されたデータの下位２ビットが第１フレームと第２フレームとで互いに異なるので、互いに異なる下位２ビットの階調値に該当する第２ディザリングパターンでディザ値が選択される。これにより、第２補償部１８０の第２ディザリング部１６０で用いられる第２ディザリングパターンとタイミングコントローラ２００のディザリング部２１０で用いられる第３ディザリングパターンとの組み合わせによって、輝度が微細に補償される。ディザリング部２１０に対する詳細な説明は、後述する。

ＭＵＸ２２０は、メモリ１２０からの第３制御情報ＣＳ３がタイミングコントローラ２００のディザリングオフを指示したときに、ディザリング部２１０を経由せずに不定型／定型統合補償回路１００から入力されたデータＲｃ１，Ｇｃ１，Ｂｃ１をデータ整列部２３０に直接出力する。その反面、ＭＵＸ２２０は、第３制御情報ＣＳ３がタイミングコントローラ２００のディザリングオンを指示したときに、ディザリング部２１０の出力Ｒｃ２，Ｇｃ２，Ｂｃ２をデータ整列部２３０に出力する。

データ整列部２３０は、ＭＵＸ２２０からの入力データを整列し、整列されたデータＲｏ，Ｇｏ，Ｂｏを図１に示したデータドライバー３１０に出力する。

制御信号生成部２４０は、入力同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫを用いて、データ制御信号ＤＤＣを生成してデータドライバー３１０に出力するとともに、ゲート制御信号ＧＤＣを生成してゲートドライバー３２０に出力する。

図４は、図２に示した第１補償部１３０の内部構成を示したブロック図である。

図４に示した第１補償部１３０は、１つのメモリ１２０に保存された不定型／定型欠陥領域の情報ＰＤ１，ＣＤ１，ＧＤ１を用いて不定型／定型欠陥領域の入力データＲｅ，Ｇｅ，Ｂｅを補償して出力する。このため、第１補償部１３０は、座標算出部２６０、階調判断部１３２、位置判断部１３４、補償データ選択部１３６、加算器１４０、減算器１４２及びＭＵＸ１３８，１４４を備えている。

階調判断部１３２は、各入力データＲｅ，Ｇｅ，Ｂｅの階調値を分析し、メモリ１２０から読み込んだ階調区間情報ＧＤ１から、入力データＲｅ，Ｇｅ，Ｂｅがそれぞれ含まれる階調区間情報を選択し、これを補償データ選択部１３６に出力する。階調区間情報ＧＤ１では、２５６階調がガンマ特性によって６個の階調区間（階調区間１：３０−７０階調、階調区間２：７１−１２０階調など）または８個の階調区間に分割される。階調判断部１３２は、多数の階調区間情報のうち各入力データＲｅ，Ｇｅ，Ｂｅの階調値が含まれる階調区間情報を選択し、これを補償データ選択部１３６に出力する。

座標算出部２６０は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫを用いて、入力データＲｅ，Ｇｅ，Ｂｅの画素座標（ｘ，ｙ）を算出して出力する。このため、座標算出部２６０は、横カウンター２６２、縦カウンター２６４、第１及び第２座標算出部２６６，２６８及びＭＵＸ２８０を備えている。

横カウンター２６２は、データイネーブル信号ＤＥのイネーブル期間でドットクロックＤＣＬＫをカウントし、入力データＲｅ，Ｇｅ，Ｂｅに対する横方向の画素数を出力する。

縦カウンター２６４は、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥとが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウントし、入力データＲｅ，Ｇｅ，Ｂｅに対する縦方向の画素数を出力する。

第１座標算出部２６６は、横カウンター２６２からの画素数を入力データＲｅ，Ｇｅ，Ｂｅに対するｘ座標に出力し、縦カウンター２６８からの画素数を入力データＲｅ，Ｇｅ，Ｂｅに対するｙ座標に出力する。

第２座標算出部２６８は、横カウンター２６２からの画素数を入力データＲｅ，Ｇｅ，Ｂｅに対するｙ座標に出力し、縦カウンター２６８からの画素数を入力データＲｅ，Ｇｅ，Ｂｅに対するｘ座標に出力する。

ＭＵＸ２８０は、第１制御信号ＣＳ１が指示する欠陥領域の種類によって、第１座標算出部２６６または第２座標算出部２６８からの入力データＲｅ，Ｇｅ，Ｂｅに対する画素座標（ｘ，ｙ）を出力する。ＭＵＸ２８０は、第２制御信号ＣＳ２が不定型／縦欠陥領域を指示したときに、第１座標算出部２６６からの入力データＲｅ，Ｇｅ，Ｂｅに対する画素座標（ｘ，ｙ）を出力する。ＭＵＸ２８０は、第１制御信号ＣＳ１が横欠陥領域を指示したときに、第２座標算出部２６８からの入力データＲｅ，Ｇｅ，Ｂｅに対する画素座標（ｘ，ｙ）を出力する。

位置判断部１３４は、座標算出部２６０からの入力データＲｅ，Ｇｅ，Ｂｅに対する画素座標（ｘ，ｙ）と、メモリ１２０からの不定型／定型欠陥領域に対する位置情報ＰＤ１とを比較し、不定型／定型欠陥領域であると検出されたときに、入力データＲｅ，Ｇｅ，Ｂｅに該当する欠陥領域の位置情報を選択して、補償データ選択部１３６に出力する。不定型／定型欠陥領域は、多数の主補償領域と補助補償領域とに分割されるので、不定型／定型欠陥領域の位置情報ＰＤ１は、多数の主補償領域及び補助補償領域に対する位置情報を含む。したがって、位置判断部１３４は、多数の補償領域に対する位置情報のうち、入力データＲｅ，Ｇｅ，Ｂｅに対する画素座標（ｘ，ｙ）に該当する補償領域の位置情報を選択して出力する。また、位置判断部１３４は、不定型／定型欠陥領域の検出回数ＭをカウントしてＭＵＸ１３８に出力する。

補償データ選択部１３６は、位置判断部１３４で選択された補償領域の位置情報及び階調判断部１３２で選択された階調区間情報に応答して、メモリ１２０からの補償データＣＤ１のうち、入力データＲｅ，Ｇｅ，Ｂｅに該当する補償データを選択して出力する。補償データ選択部１３６は、不定型／定型欠陥領域に対する主補償領域及び補助補償領域の各位置によって、入力データＲｅ，Ｇｅ，Ｂｅに該当する階調区間での補償データを選択して出力する。

加算器１４０は、補償データ選択部１３６から出力された補償データと入力データＲｅ，Ｇｅ，Ｂｅとを加算して出力する。減算器１４２は、補償データ選択部１３６から出力された補償データを入力データＲｅ，Ｇｅ，Ｂｅから減算して出力する。

ＭＵＸ１３８は、位置判断部１３４からの不定型／定型欠陥領域の検出回数Ｍに応答して、多数の不定型／定型欠陥領域に対する順序に合わせて、メモリ１２０に保存された符号情報（＋、−）を順次出力し、加算器１４０または減算器１４２の出力を選択するＭＵＸ１４４を制御する。ＭＵＸ１４４は、ＭＵＸ１３８から供給された符号情報によって加算器１４０または減算器１４２の出力を選択して第２補償部１８０に供給する。

図５は、図２に示した第２補償部１８０における第１ディザリング部１５０の内部構成を示したブロック図で、図６Ａ〜図６Ｄは、第１ディザリング部１５０で用いられる８×３２画素の大きさを有する多数の第１ディザパターンを示した図である。

図５に示した第１ディザリング部１５０は、フレーム判断部１５２、位置判断部１５４、ディザ値選択部１５６及び加算器１５８を含む。ディザ値選択部１５６は、タイミングコントローラ２００がディザリングを行わない場合、すなわち、ディザリングオフである場合に適用される。第１ディザリング部１５０は、図６Ａ〜図６Ｄに示すように、８×３２画素の大きさを有する多数の第１ディザパターンを有する。

フレーム判断部１５２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち、垂直同期信号Ｖｓｙｎｃをカウントしてフレーム数を検出し、検出されたフレーム数情報をディザ値選択部１５６に出力する。

位置判断部１５４は、データイネーブル信号ＤＥのイネーブル期間でドットクロックＤＣＬＫをカウントして入力データＲｍ１，Ｇｍ１，Ｂｍ１の横位置を検出し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥとが同時にイネーブルされた期間で水平同期信号Ｖｓｙｎｃをカウントして入力データＲｍ１，Ｇｍ１，Ｂｍ１の画素の縦位置を検出し、検出された画素位置情報をディザ値選択部１５６に出力する。

ディザ値選択部１５６は、第１補償部１３０で補償された各データＲｍ１，Ｇｍ１，Ｂｍ１の下位３ビットに該当する階調値、フレーム判断部１５２から入力されたフレーム数情報及び画素位置判断部１５４から入力された画素位置情報を用いて、多数のディザパターンから該当するディザ値Ｄｒ，Ｄｇ，Ｄｂを選択して出力する。

例えば、ディザ値選択部１５６は、図６Ａ〜図６Ｄに示すように、８×３２画素の大きさを有し、０、１／８、２／８、３／８、４／８、５／８、６／８、７／８、１の階調値によって、ディザ値が“１”（黒い色）である画素数が漸進的に増加するように配列された多数のディザパターンをルックアップテーブル形態で保存している（１の階調値を有するディザパターンは図示せず）。また、同一の階調値に対してもディザ値が“１”である画素の位置がフレーム別に異なる、すなわち、多数のフレームＦＲＡＭＥ１〜ＦＲＡＭＥ８で“１”の画素の位置が異なる多数のディザパターンを保存している。すなわち、ディザ値選択部１５６は、階調別及びフレーム別に互いに異なる多数のディザパターンを保存している。各ディザパターンの大きさ及び各ディザパターンでディザ値が“１”である画素の位置は、設計の都合に応じて多様に変化する。このような各ディザパターンによって第１補償部１３０で補償されたデータＲｍ１，Ｇｍ１，Ｂｍ１が空間的及び時間的に分散されるので、不定型／定型欠陥領域の輝度差を微細に補償することができる。

図７は、図２に示した第２補償部１８０における第２ディザリング部１６０の内部構成を示したブロック図である。

図７に示した第２補償部１８０は、フレーム判断部１８２、ディザ値選択部１８６及び加算器１８８を備えている。

フレーム判断部１８２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち、垂直同期信号Ｖｓｙｎｃをカウントし、奇数番目のフレームであるか、それとも偶数番目のフレームであるかを検出し、検出されたフレーム情報をディザ値選択部１８６に出力する。

ディザ値選択部１８６は、フレーム判断部１８２から入力されたフレーム情報を用いて、１×１画素の大きさを有する第２ディザリングパターンで“１”または“０”のディザ値を選択して出力し、フレームごとに交番的にディザ値を変えて出力する。

加算器１８８は、第１補償部１３０から入力された各データＲｍ１，Ｇｍ１，Ｂｍ１の１１ビットのうち、最下位１ビットを除去した後、ディザ値選択部１８６で選択された“１”または“０”の第１ディザ値を残りの１０ビットの最下位ビットに加算し、１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。そして、第２フレームで第１フレームと相反した第１ディザ値を加算し、１０ビットの補償データＲｍ２，Ｇｍ２，Ｂｍ２を出力する。これによって、１１ビットの入力データで最下位ビットが“１”である奇数階調値からは、奇数番目のフレーム（第１フレーム）及び偶数番目のフレーム（第２フレーム）で１の階調値差を有する１０ビットデータが出力され、最下位ビットが“０”である偶数階調値からは、第１及び第２フレームで同一の階調値を有する１０ビットデータが出力される。

図８は、図２に示した第３補償部１９０を示している。

図８に示した第３補償部１９０は、階調判断部１９２、位置判断部１９４、補償データ選択部１９６及び演算器１９８を備えている。

階調判断部１９２は、ポイント欠陥領域のリンク画素に供給される各入力データＲｍ２，Ｇｍ２，Ｂｍ２の階調値を分析し、メモリ１２０からの階調区間情報ＧＤ２から、入力データＲｍ２，Ｇｍ２，Ｂｍ２がそれぞれ含まれる階調区間情報を選択し、これを補償データ選択部１９６に出力する。

位置判断部１９４は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫのうち、少なくとも１つの同期信号を用いて、入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素位置を判断する。例えば、位置判断部１９４は、データイネーブル信号ＤＥのイネーブル期間でドットクロックＤＣＬＫをカウントして入力データＲｍ２，Ｇｍ２，Ｂｍ２の横位置を検出し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥとが同時にイネーブルされた期間で水平同期信号Ｈｓｙｎｃをカウントして入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素の縦位置を検出する。位置判断部１９４は、検出された入力データＲｍ２，Ｇｍ２，Ｂｍ２の画素位置とメモリ１２０からのポイント欠陥領域の位置情報ＰＤ２とを比較し、ポイント欠陥領域であると検出されたときに、検出された画素位置情報を補償データ選択部１９６に出力する。

補償データ選択部１９６は、階調判断部１９２で選択された階調区間情報及び位置判断部１９４で選択された位置情報に応答して、メモリ１２０からの補償データＣＤ２のうち、入力データＲｍ２，Ｇｍ２，Ｂｍ２に該当する補償データを選択して出力する。

演算器１９８は、補償データ選択部１９６から出力された補償データと入力データＲｍ２，Ｇｍ２，Ｂｍ２とを加減して出力する。

図９は、図２に示したタイミングコントローラ２００におけるディザリング部２１０の内部構成を示したブロック図で、図１０は、図９に示したディザリング部２１０で用いられる第３ディザリングパターンを示した図である。

図９に示したディザリング部２１０は、位置判断部２１４、ディザ値選択部２１６及び加算器２１８を備えている。なお、ディザリング部２１０がＦＲＣディザリング方法を用いる場合、フレーム判断部２１２を追加的に備える。

フレーム判断部２１２は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち、垂直同期信号Ｖｓｙｎｃをカウントしてフレーム数を検出し、検出されたフレーム数情報をディザ値選択部２１６に出力する。

位置判断部２１４は、多数の同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥ，ＤＣＬＫのうち、少なくとも１つを用いて入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素位置を検出する。例えば、データイネーブル信号ＤＥのイネーブル期間でドットクロックＤＣＬＫをカウントして入力データＲｍ１，Ｇｍ１，Ｂｍ１の横位置を検出し、垂直同期信号Ｖｓｙｎｃとデータイネーブル信号ＤＥとが同時にイネーブルされた期間で水平同期信号Ｖｓｙｎｃをカウントして入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素の縦位置を検出し、検出された画素位置情報をディザ値選択部２１６に出力する。

ディザ値選択部２１６は、不定型／定型統合補償回路１００の各出力データＲｃ１，Ｇｃ１，Ｂｃ１の一部の下位ビットに該当する階調値、及び位置判断部２１４から入力された画素位置情報を用いて、多数のディザリングパターンから該当するディザ値Ｄｒ，Ｄｇ，Ｄｂを選択して出力する。なお、ディザ値選択部２１６がＦＲＣディザリング方法でディザ値Ｄｒ，Ｄｇ，Ｄｂを選択する場合、フレーム判断部２１２から入力されたフレーム数情報を追加的に用いる。

ディザ値選択部２１６は、設計段階で予め保存された多数の第３ディザリングパターンを保存している。例えば、ディザ値選択部２１６は、図１０に示すように、４×４画素の大きさを有し、１／４、２／４、３／４、４／４の階調値によって、ディザ値が“１”（ドット）である画素数が漸進的に増加するように配列された４個の第３ディザリングパターンをルックアップテーブル形態で保存している。なお、ＦＲＣディザリング方法を用いる場合、同一の階調値に対してもディザ値が“１”である各画素の位置がフレーム別に異なる多数の第３ディザリングパターンをさらに保存することができる。第３ディザリングパターンの大きさ及び各ディザリングパターンでディザ値が“１”である画素の位置は、設計の都合に応じて多様に変化する。

ディザリング部２１０は、不定型／定型統合補償回路１００から入力された各データＲｃ１，Ｇｃ１，Ｂｃ１の１０ビットを下位２ビットと残りの８ビットとに分離し、下位２ビットをディザ値選択部２１６に供給し、残りの８ビットを加算器２１８に供給する。ディザ値選択部２１６は、図１０に示した第３ディザリングパターンのうち、分離された下位２ビットの階調値に該当する１つのディザリングパターンを選択し、選択されたディザリングパターンで、位置判断部２１４からの画素位置情報を用いて各入力データＲｃ１，Ｇｃ１，Ｂｃ１の画素位置に該当する１ビットずつのディザ値Ｄｒ，Ｄｇ，Ｄｂを選択し、これを加算器２１８に出力する。

加算器２１８は、各入力データＲｃ１，Ｇｃ１，Ｂｃ１の下位２ビットと分離された上位８ビットとディザ値選択部２１６で選択されたディザ値Ｄｒ，Ｄｇ，Ｄｂとを加算し、８ビットの補償データＲｃ２，Ｇｃ２，Ｂｃ２を出力する。

このとき、不定型／定型統合補償回路１００の第２補償部１８０に入力されたデータが奇数階調値であり、第１及び第２フレームから出力される１０ビットのデータが１の階調値差を有する場合、ディザリング部２１０に入力されたデータの下位２ビットが第１フレームと第２フレームとで互いに異なるので、互いに異なる下位２ビットの階調値に該当する第２ディザパターンでディザ値が選択される。これにより、第２補償部１８０の第２ディザリング部１６０で用いられる第２ディザリングパターンとタイミングコントローラ２００のディザリング部２１０で用いられる第３ディザリングパターンとの組み合わせによって、輝度が微細に補償される。

上記のように、本発明の実施の形態１に係る液晶表示装置は、不定型／定型統合補償回路１００を用いて、欠陥領域の種類と関係なく不定型欠陥領域及び／または定型欠陥領域のデータを補償することができる。

一方、本発明では、メモリ１２０の容量減少のために、図１１に示すように、不定型欠陥領域の多数の主補償領域及び多数の補助補償領域を設定する座標を全て保存せず、次のように必要なｘ座標とｙ座標とを選別して保存することができる。

図１１は、１個の不定型欠陥領域を補償するために設定された１０個の主補償領域Ｍ１−Ｍ１０と、１０個の主補償領域の上下左右側に設定された２２個の補助補償領域Ｓ１−Ｓ２２とを例に挙げて示したものである。

図１１において、１０個の主補償領域Ｍ１−Ｍ１０及び２２個の補助補償領域Ｓ１−Ｓ２２の位置をそれぞれ設定するためには、トータル５７個の（ｘ，ｙ）座標が必要である。しかしながら、主補償領域Ｍ１−Ｍ１０と補助補償領域Ｓ１−Ｓ２２とは、ｘ座標またはｙ座標が同一であり、互いに重複する部分がある。したがって、上側の補助補償領域Ｓ１−Ｓ１０と左右側の補助補償領域Ｓ２１，Ｓ２２とに対しては、主補償領域Ｍ１−Ｍ１０と重複しないｘ座標またはｙ座標のみを選択して保存する。一方、メモリで不定型欠陥の補償領域の位置情報に割り当てられた保存空間を定型欠陥の補償領域とも共有するために、下側の補助補償領域Ｓ１１−Ｓ２０に対しては、主補償領域Ｍ１−Ｍ１０と座標が重複するとしても別個に設定する。この場合、１個の不定型欠陥領域に対する各補償領域の位置情報を保存する空間に、２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。

具体的には、１０個の主補償領域Ｍ１−Ｍ１０及び２個の左右の補助補償領域Ｓ２１，Ｓ２２に対する左右境界線位置を指示する１３個のｘ１座標（ｘ１＿０，ｘ１＿１，ｘ１＿２，…，ｘ１＿９，ｘ１＿１０，ｘ１＿１１，ｘ１＿１２）、上下境界線位置を指示する１０個のｙ１座標（ｙ１＿１，ｙ１＿２，…，ｙ１＿９，ｙ１＿１０）及び１０個のｙ２座標（ｙ２＿１，ｙ２＿２，…，ｙ２＿９，ｙ２＿１０）が設定される。そして、上側に位置する１０個の補助補償領域Ｓ１−Ｓ１０に対する上側境界線位置を指示する１０個のｙ０座標（ｙ０＿１，ｙ０＿２，…，ｙ０＿９、ｙ０＿１０）が設定される。

そして、下側の補助補償領域Ｓ１１−Ｓ２０に対する左右境界線位置を指示する１１個のｘ３座標（ｘ３＿１，ｘ３＿２，…，ｘ３＿９，ｘ３＿１０，ｘ３＿１１）、上下境界線位置を指示する１０個のｙ３座標（ｙ３＿１，ｙ３＿２，…，ｙ３＿９，ｙ３＿１０）及び１０個のｙ４座標（ｙ４＿１，ｙ４＿２，…，ｙ４＿９，ｙ４＿１０）が設定される。ここで、下側の補助補償領域Ｓ１１−Ｓ２０の左右境界線位置を指示する１１個のｘ３座標（ｘ３＿１，ｘ３＿２，…，ｘ３＿９，ｘ３＿１０，ｘ３＿１１）は、１０個の主補償領域Ｍ１−Ｍ１０の左右境界線位置を指示する１１個のｘ１座標（ｘ１＿１，ｘ１＿２，…，ｘ１＿９，ｘ１＿１０，ｘ１＿１１）と同一である。また、下側の補助補償領域Ｓ１１−Ｓ２０の上側境界線位置を指示する１０個のｙ３座標（ｙ３＿１，ｙ３＿２，…，ｙ３＿９，ｙ３＿１０）は、主補償領域Ｍ１−Ｍ１０の下側境界線位置を指示するｙ２座標（ｙ２＿１，ｙ２＿２，…，ｙ２＿９，ｙ２＿１０）に１を追加して設定される。このように、主補償領域Ｍ１−Ｍ１０と重複したｘ座標及びｙ座標があるが、下側の補助補償領域Ｓ１１−Ｓ２０に対する位置情報と主補償領域Ｍ１−Ｍ１０とを別個に設定することで、１個の不定型欠陥に対する各補償領域の位置情報を保存する空間に、２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。

これによって、１個の不定型欠陥領域を分割した多数の補償領域に対する位置情報を指示するトータル５７個の（ｘ，ｙ）座標のうち、２４個のｘ座標と５０個のｙ座標のみを保存すればよいので、位置情報の保存空間を減少させることができる。また、下側の補助補償領域Ｓ１１−Ｓ２０の位置情報と主補償領域Ｍ１−Ｍ１０とを別個に保存することで、図３Ａに示した１個の不定型欠陥領域に対する各補償領域の位置情報を保存する空間に、図３Ｂに示した２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。

そのため、不定型欠陥の各補償領域の位置情報に対する変数と定型欠陥の各補償領域の位置情報に対する変数とが統一される。図３Ａにおいて、１個の不定型欠陥を補償するために割り当てられた１０個の主補償領域Ｍ１−Ｍ１０と２２個の補助補償領域Ｓ１−Ｓ２２との位置情報は、図１１に基づいて説明したように、２４個のｘ座標と５０個のｙ座標とに設定されてメモリに保存される。図３Ｂにおいて、第１の定型欠陥を補償するために割り当てられた１０個の補償領域に対する位置情報は、１３個のｘ座標と３０個のｙ座標とに設定され、第２の定型欠陥を補償するために割り当てられた１０個の補償領域に対する位置情報は、１１個のｘ座標と２０個のｙ座標とに設定される。第１の定型欠陥を補償するために、１０個の補償領域は、第２の定型欠陥の各補償領域のように１１個のｘ座標及び２０個のｙ座標のみを必要とするが、図３Ａとの変数統一のために、仮想的に２個のｘ座標と１０個のｙ座標とをさらに設定する。これによって、図３Ｂに示した２個の定型欠陥の各補償領域に対する位置情報の変数は、２４個のｘ座標と５０個のｙ座標とに設定され、図３Ａに示した１個の不定型欠陥の各補償領域に対する位置情報領域の変数と同一であるので、不定型欠陥の各補償領域に対する位置情報を保存する空間と定型欠陥の各補償領域に対する位置情報を保存する空間とを互いに共有することができる。

上記のように、本発明では、１個の不定型欠陥に対する各補償領域の位置情報変数と２個の定型欠陥に対する各補償領域の位置情報変数とを統一することで、１個の不定型欠陥に対する各補償領域の位置情報を保存する空間に、２個の定型欠陥領域に対する各補償領域の位置情報を保存することができる。この結果、不定型／定型欠陥の区分なく１個のメモリを共用することができ、不定型欠陥の各補償領域と定型欠陥の各補償領域との位置情報を保存する空間を共有できるので、不定型欠陥及び定型欠陥の補償領域に対する位置情報をそれぞれ異なる住所または別個のメモリに保存する場合よりもメモリの容量を減少させることができる。

なお、上述した本発明の実施の形態１に係るデータ補償回路は、液晶表示装置のみならず、ＯＬＥＤ、ＰＤＰなどの他の映像表示装置にも適用される。

本発明の実施の形態１に係る液晶表示装置を示した図である。 図１に示した不定型／定型統合補償回路及びタイミングコントローラの内部ブロック図である。 不定型欠陥領域に対する多数の補償領域を示した図である。 定型欠陥領域に対する多数の補償領域を示した図である。 図２に示した第１補償部の内部ブロック図である。 図２に示した第２補償部における第１ディザリングの内部ブロック図である。 図５に示したディザ値選択部に保存された８×３２画素の大きさを有する第１ディザリングパターンを示した図である。 図５に示したディザ値選択部に保存された８×３２画素の大きさを有する第１ディザリングパターンを示した図である。 図５に示したディザ値選択部に保存された８×３２画素の大きさを有する第１ディザリングパターンを示した図である。 図５に示したディザ値選択部に保存された８×３２画素の大きさを有する第１ディザリングパターンを示した図である。 図２に示した第２補償部における第２ディザリングの内部ブロック図である。 図２に示した第３補償部の内部ブロック図である。 図２に示したタイミングコントローラにおけるディザリング部の内部ブロック図である。 図９に示したディザ値選択部に保存された４×４画素の大きさを有する第３ディザリングパターンを示した図である。 図３Ａに示した不定型欠陥領域に対する多数の主補償領域と補助補償領域との生成座標を示した図である。

Claims (9)

1. 表示パネルと、
   前記表示パネルの不定型及び定型欠陥領域を補償するための不定型／定型欠陥情報を保存したメモリと、
   前記メモリの不定型／定型欠陥情報を用いて前記不定型／定型欠陥領域のデータを補償する第１補償部と、第１及び第２ディザリングパターンを用いて前記第１補償部で補償されたデータを微細に補償する第２補償部とを含み、正常領域のデータは補償なしに供給する不定型／定型統合補償回路と、
   前記第１及び第２ディザリングパターンとは異なる第３ディザリングパターンを用いて、前記不定型／定型統合補償回路の出力データを微細に調節するディザリング部を含むタイミングコントローラと、
   前記タイミングコントローラの制御によって前記表示パネルを駆動するパネル駆動部と、
   を備えることを特徴とする映像表示装置。
2. 前記メモリは、
   前記不定型／定型欠陥領域を分割した多数の補償領域に対する位置情報、全体の階調値を分割した多数の階調区間情報及び前記多数の補償領域に対する補償データを含む前記不定型／定型欠陥情報と、
   表示欠陥の補償有無を指示する第１ビット、表示欠陥の種類を指示する第２ビット及びポイント欠陥の補償有無を指示する第３ビットを含む第１制御信号と、
   多数の不定型／定型欠陥領域に対する順序に合わせて前記補償データの加算または減算を指示する多数の符号情報を含む第２制御信号と、
   前記タイミングコントローラのディザリングオン／オフを指示する第３制御信号と、
   を保存することを特徴とする請求項１に記載の映像表示装置。
3. 前記第１補償部は、
   入力データをビット拡張して出力するビット拡張部と、
   前記入力データに対する画素座標を算出する座標算出部と、
   前記メモリからの前記階調区間情報を用いて、前記ビット拡張部からの入力データに該当する階調区間情報を選択して出力する階調判断部と、
   前記座標算出部からの画素座標及び前記メモリからの前記不定型／定型欠陥領域に対する多数の補償領域の位置情報を用いて、前記入力データに該当する補償領域の位置情報及び不定型／定型欠陥領域の検出回数を出力する位置判断部と、
   前記階調判断部からの前記階調区間情報及び前記位置判断部からの該当する位置情報を用いて、前記メモリからの前記補償データのうち前記入力データに該当する補償データを選択して出力する補償データ選択部と、
   前記補償データ選択部からの補償データを前記ビット拡張部からの入力データと加算する加算器と、
   前記補償データを前記入力データから減算する減算器と、
   前記位置判断部で検出された前記不定型／定型欠陥領域の検出回数によって、前記メモリからの前記第２制御信号に含まれた多数の符号情報を順次出力する第１マルチプレクサと、
   前記第１マルチプレクサで選択された符号情報によって、前記加算器及び減算器のうち何れか１つの出力を選択する第２マルチプレクサと、
   を備えることを特徴とする請求項２に記載の映像表示装置。
4. 前記座標算出部は、
   前記入力データに対する横方向の画素数を検出する横カウンターと、
   前記入力データに対する縦方向の画素数を検出する縦カウンターと、
   前記横カウンターからの画素数を前記入力データに対するｘ座標に出力し、前記縦カウンターからの画素数を前記入力データに対するｙ座標に出力する第１座標算出部と、
   前記縦カウンターからの画素数を前記入力データに対するｘ座標に出力し、前記横カウンターからの画素数を前記入力データに対するｙ座標に出力する第２座標算出部と、
   前記第１制御信号が不定型／縦欠陥領域を指示したときに、前記第１座標算出部の出力座標を選択し、前記第１制御信号が横欠陥領域を指示したときに、前記第２座標算出部の出力座標を選択して前記位置判断部に供給するマルチプレクサと、
   を備えることを特徴とする請求項３に記載の映像表示装置。
5. 前記第２補償部は、
   前記第１補償部からのＮ（Ｎは正の整数）ビット入力データを、８×３２画素の大きさを有する第１ディザリングパターンを用いたディザリング処理により、最下位３ビットが減少したＮ−３ビットデータとして出力する第１ディザリング部と、
   前記第１補償部からのＮビット入力データを、１×１画素の大きさを有する第２ディザリングパターンを用いたディザリング処理により、最下位１ビットが減少したＮ−１ビットデータとして出力する第２ディザリング部と、
   前記第３制御信号が前記タイミングコントローラのディザリングオフを指示したときに、前記第１ディザリング部の出力を選択し、前記第３制御信号がディザリングオンを指示したときに、前記第２ディザリング部の出力を選択するマルチプレクサと、を備え、
   前記タイミングコントローラのディザリング部は、前記Ｎ−１ビットデータを、４×４画素の大きさを有する第３ディザリングパターンを用いたディザリング処理により、最下位２ビットが減少したＮ−３ビットデータとして出力し、前記第２ディザリングパターンと第３ディザリングパターンとの組み合わせによって、微細補償値が決定されることを特徴とする請求項２に記載の映像表示装置。
6. 前記タイミングコントローラは、
   ディザリングオン／オフを指示する前記第３制御信号に応答して、前記ディザリング部の出力または前記不定型／定型統合補償回路の出力を選択するマルチプレクサをさらに含むことを特徴とする請求項５に記載の映像表示装置。
7. 前記メモリは、前記表示パネルのポイント欠陥に対するポイント欠陥情報をさらに含み、
   前記不定型／定型統合補償回路は、前記第２補償部からの入力データを、前記メモリからのポイント欠陥情報を用いて補償する第３補償部をさらに備えることを特徴とする請求項１に記載の映像表示装置。
8. 前記不定型欠陥領域は、
   前記不定型欠陥領域を横方向に分割した多数の主補償領域と、
   前記多数の主補償領域の上下左右側に位置する多数の補助補償領域と、を含み、
   前記多数の主補償領域と補助補償領域とは、同一の横幅を有し、前記不定型欠陥領域の散布程度によって縦比率が異なるように設定されることを特徴とする請求項２に記載の映像表示装置。
9. 前記不定型欠陥領域の多数の補償領域に対する位置情報変数と前記定型欠陥領域の多数の補償領域に対する位置情報変数とは、互いに統一されて保存されることを特徴とする請求項２に記載の映像表示装置。

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