KR101329074B1 - 평판표시장치의 화질제어 장치 및 방법 - Google Patents

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Abstract

본 발명은 디더패턴의 주기성을 확장하여 보상치가 다르고 이웃하는 디더패턴들 사이에 경계가 나타나지 않도록 한 평판표시장치와 그 화질제어 장치 및 방법에 관한 것이다.
이 평판표시장치의 화질제어 장치는 디지털 비디오 데이터의 표시위치를 판정하는 위치 판단부; 상기 디지털 비디오 데이터의 계조값을 판정하는 계조 판단부; 및 상기 위치 판단부의 판단결과에 따라 상기 디지털 비디오 데이터가 패널결함영역과 비결함영역 사이의 경계부에 표시될 데이터로 판단되면, 상기 패널결함영역과 상기 비결함영역 사이의 경계부에서 휘도를 보상하기 위한 보상치로 결정되는 다수의 디더패턴들을 다수의 프레임기간 동안 분산시켜 상기 경계부에 표시될 데이터를 상기 보상치로 조정하는 프레임 레이트 콘트롤 제어부를 구비한다.

Description

평판표시장치의 화질제어 장치 및 방법{Apparatus And Method For Controling Picture Quality of Flat Panel Display}
도 1은 프레임 레이트 콘트롤 방법의 예를 나타내는 도면.
도 2는 디더링 방법의 예를 나타내는 도면.
도 3은 도 2에 도시된 디더패턴을 이용한 프레임 레이트 콘트롤 방법을 나타내는 도면.
도 4는 디더패턴을 이용한 프레임 레이트 콘트롤 방법의 다른 예를 나타내는 도면.
도 5a 내지 도 5c는 화질결함 영역의 일예를 보여주는 도면.
도 6은 4n+2(n은 0을 포함한 자연수) 계조에서의 디더패턴 보상시 발생되는 가로선무늬를 설명하기 위한 도면.
도 7a 및 도 7b는 각각 4n+1 및 4n+3 계조에서의 디더패턴 보상시 발생되는 FRC 플리커를 설명하기 위한 도면.
도 8a 내지 도 8c는 본 발명의 제1 실시예에 따른 디더패턴을 나타내는 도면.
도 9a 내지 도 9d는 도 8에 도시된 1/8 디더패턴의 서브 디더패턴들을 보여 주는 도면.
도 10은 제1 내지 제4 서브 디더패턴들의 프레임 롤링을 설명하기 위한 도면.
도 11은 표시패널에서 나타나는 패널결함의 예와 그 패널결함영역의 휘도를 보상하기 위한 보상치를 보여 주는 도면.
도 12는 도 11에 도시된 패널결함영역 'A'에 적용되는 디더패턴의 예를 보여 주는 도면.
도 13a 내지 도 13d는 본 발명의 제2 실시예에 따른 디더패턴을 나타내는 도면.
도 14는 본 발명의 실시예에 따른 액정표시장치를 나타내는 도면.
도 15는 도 14에 도시된 FRC 보상회로를 상세히 보여 주는 도면.
도 16은 도 15에 도시된 보상부를 상세히 나타내는 도면.
도 17은 R 데이터를 보상하기 위한 도 16의 FRC 제어부를 상세히 나타내는 도면.
<도면의 주요 부호에 대한 설명>
11 : 데이터 구동회로 12 : 게이트 구동회로
13 : 표시패널 14 : 타이밍 콘트롤러
15 : FRC 보상회로 111 : 보상부
112, 112R, 112G, 112B : EEPROM 113 : 레지스터
114 : 인터페이스 회로 121 : 위치 판단부
122R, 122G, 122B : 계조 판단부 123R, 123G, 123B : 어드레스 생성부
125R, 125G, 125B : FRC 제어부 131 : 프레임 수 판정부
132 : 픽셀 위치 판정부 133 : 보상치 판정부
134 : 연산기
본 발명은 평판표시장치에 관한 것으로, 디더패턴의 주기성을 확장하여 보상치가 다르고 이웃하는 디더패턴들 사이에 경계가 나타나지 않도록 함과 아울러 FRC 플리커를 억제하도록 한 평판표시장치의 화질제어 장치 및 방법에 관한 것이다.
최근 음극선관(Cathode Ray Tude)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 대두되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기발광소자(Organic Light Emitting Diode) 등이 있다.
이와 같은 평판표시장치의 화질을 미세하게 제어하기 위한 방법으로는, 오차확산, 디더링(Dithering), FRC(Frame Rate Control)등이 알려져 있다.
도 1은 4 개의 프레임기간 동안 임의의 한 픽셀에 공급되는 데이터들을 가정한 FRC의 일예를 나타낸다.
FRC는 보상치를 시간적으로 분산시켜 상기 보상치보다 작은 계조로 원 데이터의 계조를 보정한다.
입력 데이터의 계조값보다 1/4 계조 상승한 계조를 표현하기 위하여, FRC는 도 1의 (a)와 같이 4 개의 프레임기간 동안 동일한 한 픽셀에 표시될 1 비트의 디지털 데이터들 중에서 1 프레임기간 동안 입력되는 데이터에 '1'을 가산한다. 1 프레임기간은 한 화면의 첫 라인부터 마지막 라인까지 표시되는 시간으로써 NTSC(National Television System Committee) 방식에서 1/60 초이고, PAL(Phase Alternation Line) 방식에서 1/50 초로 표준화되어 있다. 1/2 계조 상승한 계조를 표현하기 위하여, FRC는 도 1의 (b)와 같이 4 개의 프레임기간 동안 동일한 한 픽셀에 표시될 1 비트의 디지털 데이터들 중에서 두 개의 프레임기간 동안 입력되는 데이터들에 '1'을 가산한다. 도 1의 (c)는 입력 데이터의 계조값보다 3/4 계조 상승한 계조를 표현하기 위하여, 4 개의 프레임기간 동안 동일한 한 픽셀에 표시될 1 비트의 디지털 데이터들 중에서 세 개의 프레임기간 동안 입력되는 데이터들에 '1'을 가산한 예를 보여 준다.
디더링방법은 보상치를 공간적으로 분산시켜 상기 보상치보다 작은 계조로 원 데이터의 계조를 보정한다. 이러한 디더링 방법은 도 2와 같이 다수의 픽셀들을 포함한 단위 윈도우 내에 보상치 "1"이 더해지는 픽셀의 개수에 따라 원 데이터에 가산되는 계조값이 결정된다. 예컨대, 도 2의 (a)와 같은 1/4 디더패턴은 4 개 의 픽셀들 중 보상치 "1"이 가산되는 픽셀이 하나 존재하고, 도 2의 (b)와 같은 1/2 디더패턴은 4 개의 픽셀들 중 보상치 "1"이 가산되는 픽셀이 두 개 존재한다. 그리고 도 2의 (c)와 같은 3/4 디더패턴은 4 개의 픽셀들 중 보상치 "1"이 가산되는 픽셀이 세 개 존재한다.
이러한 FRC와 디더링 방법은 함께 적용되고 있다. 예를 들면, FRC에서 도 3과 같은 여러 형태의 디더패턴을 프레임기간 단위로 분산시키고 있다. 도 3은 도 2의 디더패턴들을 이용한 FRC의 구현 예를 나타낸다. 그런데, 이러한 FRC에서 크기가 작고 보상치가 적용되는 픽셀들이 동일한 디더패턴 내에서 일정하게 배열되고 또한, 여러 개의 프레임기간 동안 반복되는 경우에 보상치가 다른 디더패턴들 사이에서 휘도 변화가 커질 수 있다. 이 결과, 표시 화면에 주기적인 노이즈가 나타나는 문제점이 있다.
도 4는 패널결함에 의해 동일 계조의 데이터들을 액정표시패널에 공급할 때 발생되는 표시얼룩의 일예를 보여 준다. 도 4에서 점선의 타원형으로 표시한 부분은 동일 계조의 데이터에서 우측으로 갈수록 어두워지는 부분이다. 이러한 패널결함영역에서 휘도를 균일하게 보정하기 위하여, 우측으로 갈수록 보상치가 높은 디더패턴들을 적용한 FRC에 의해 여러 개의 프레임 동안 데이터들에 보상치가 가산된다. 도 4에서와 같이, 종래의 FRC는 디더패턴의 크기가 8 픽셀×8 픽셀 크기로 작고, 보상치가 동일한 디더패턴들에서 보상치가 가산되는 픽셀들이 동일하며, 동일한 디더패턴들이 작은 주기로 상하좌우로 반복되기 때문에 디더패턴들 사이의 경계에서 파란색 커브와 같이 휘도가 급변하여 경계에서 일정 크기별로 단계별 보상을 할 때 얇은 휘선이나 흑선이 보일 수 있다.
도 5a 내지 도 5c는 화질결함 영역의 일예를 보여준다. 도 5a는 얇은 사선무늬를, 도 5b는 얇은 가로선무늬를, 도 5c는 얇은 세로선무늬를 각각 나타낸다. 도 5a 내지 도 5c와 같이 패턴무늬가 발생되는 이유는 동일한 디더패턴들이 작은 주기로 상하좌우로 반복되기 때문에 디더패턴들 내에서의 보상치들이 시간적/공간적으로 평균적으로 분산되기보다는 특정 패턴내에서 데이터 뭉침현상으로 나타나기 때문이다.
이러한 데이터 뭉침 현상은 데이터의 계조에 따라 도 6과 같이 가로선무늬를 유발할 수도 있고, 도 7a 및 도 7b와 같이 FRC 플리커(Flicker)를 유발할 수도 있다.
도 6은 4n+2(n은 0을 포함한 자연수) 계조에서의 디더패턴을 나타낸다. 도시된 바와 같이, 디더패턴내의 데이터의 극성이 수직 2 도트로 인버젼 되는 경우 대각선 무니 모양으로 형성된 같은 극성의 보상치에 의해 적은 휘도상승이 동반되어 얇은 사선 무늬가 발생되고, 이에 따라 2 라인 간격의 가로선무늬의 색 띠가 발생된다.
도 7a 및 도 7b는 각각 4n+1 및 4n+3 계조에서의 디더패턴을 나타낸다. 도시된 바와 같이, 디더패턴내의 데이터의 극성이 수직 2 도트로 인버젼 되는 경우 보상치에 의한 휘도 상승이 2 프레임을 주기로 가변됨으로써 전체적으로 FRC 플리커 현상이 유발된다.
따라서, 본 발명의 목적은 FRC를 이용한 화질제어방법에 있어서 디더패턴의 주기성을 확장하여 보상치가 다르고 이웃하는 디더패턴들 사이에 경계가 나타나지 않도록 한 평판표시장치의 화질제어 장치 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 FRC를 이용한 화질제어방법에 있어서 디더패턴의 주기성을 확장하여 FRC 플리커를 줄이도록 한 평판표시장치의 화질제어장치 및 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치의 화질제어 장치는 디지털 비디오 데이터의 표시위치를 판정하는 위치 판단부; 상기 디지털 비디오 데이터의 계조값을 판정하는 계조 판단부; 및 상기 위치 판단부의 판단결과에 따라 상기 디지털 비디오 데이터가 패널결함영역과 비결함영역 사이의 경계부에 표시될 데이터로 판단되면, 상기 패널결함영역과 상기 비결함영역 사이의 경계부에서 휘도를 보상하기 위한 보상치로 결정되는 다수의 디더패턴들을 다수의 프레임기간 동안 분산시켜 상기 경계부에 표시될 데이터를 상기 보상치로 조정하는 FRC 제어부를 구비한다.
상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함한다.
상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상치는 동일하다.
상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다르다.
상기 각 디더패턴 내에서 상기 보상 픽셀의 위치가 서로 다른 상기 다수의 서브 디더패턴들의 배치는 프레임마다 다르고, 상기 프레임마다 다른 서브 디더패턴들의 배치는 일정한 다수의 프레임 주기로 반복된다.
상기 서브 디더패턴들의 배치는 프레임 롤링을 통해 프레임마다 상하로 쉬프트 된다.
삭제
상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가진다.
삭제
상기 평판표시장치의 화질제어 장치는 상기 경계부의 픽셀 위치 각각을 지지하는 위치 데이터와 함께 상기 보상치가 저장된 메모리를 더 구비한다.
상기 FRC 제어부는 상기 보상치를 상기 디더패턴에 따라 다수의 상기 보상 픽셀들과 상기 프레임기간들로 분산시킨 FRC 데이터를 발생하여, 상기 경계부의 데이터에 상기 FRC 데이터를 가산한다.
삭제
상기 보상치는 상기 경계부에 표시될 데이터의 계조값에 따라 다르다.
상기 평판표시장치의 화질제어 방법은 상기 패널결함영역과 상기 비결함영역 사이의 경계부에서 휘도를 보상하기 위한 보상치를 결정하는 단계; 디지털 비디오 데이터의 표시위치와 계조값을 판정하는 단계; 및 상기 디지털 비디오 데이터가 상 기 패널결함영역과 상기 비결함영역 사이의 경계부에 표시될 데이터로 판단되면, 상기 보상치로 결정되는 다수의 디더패턴들을 다수의 프레임기간 동안 분산시켜 상기 경계부에 표시될 데이터를 상기 보상치로 조정하는 단계를 포함한다.
이하, 도 8a 내지 도 17을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 8a 내지 8c를 참조하면, 본 발명의 제1 실시예에 따른 평판표시장치의 화질 제어방법은 8(픽셀)×32(픽셀)의 디더패턴을 이용하여 보상치 '1/8', '2/8', '3/8', '4/8', '5/8', '6/8', '7/8', '8/8(=1)'을 입력 디지털 비디오 데이터를 가감한다. 각 디더패턴들에서 적색은 '1'이 가산 또는 감산되는 픽셀들이며, 회색은 '0'이 가산 또는 감산되는 픽셀들이다. 각각의 디더패턴 크기 8×32 는 많은 실험을 통해 동일 패턴들이 반복되더라도 관찰자가 반복주기를 거의 인식하지 못하고 서로 다른 보상치를 표현하는 디더패턴들 사이에 경계가 나타나지 않도록 결정된 것이다. 따라서, 본 발명은 각각의 보상치를 표현하는 디더패턴들의 크기를 8×32 보다 큰 크기의 디더패턴 예컨대, 16×32, 24×32, 32×32, 16×40, 16×44 크기의 디더패턴에 적용할 수 있다.
각각의 디더패턴들 내에는 자신의 보상치와 동일하고 서로 보상치가 가감되는 픽셀들의 위치가 다르게 결정된 4 개의 서브 디더패턴들을 포함한다. 예컨대, 보상치 1/8의 디더패턴은 도 9a와 같은 보상치 1/8의 제1 서브 디더패턴, 도 9b와 같은 보상치 1/8의 제2 서브 디더패턴, 도 9c와 같은 보상치 1/8의 제3 서브 디더패턴, 및 도 9d와 같은 보상치 1/8의 제4 서브 디더패턴들을 포함한다.
x를 좌에서 우로 순번이 1씩 증가하는 횡방향이라 하고, y를 위에서 아래로 순번이 1씩 증가하는 종방향이라 하고 보상치가 적용되는 픽셀을 'P[x,y]'로 가정할 때, 제1 서브 디더패턴에서 보상치 '1'이 가산 또는 감산되는 픽셀들은 도 9a와 같이 P[1,1], P[1,5], P[2,2], P[2,6], P[5,3], P[5,7], P[6,4], P[6,8]이다. 제2 서브 디더패턴에서 보상치 '1'이 가산 또는 감산되는 픽셀들은 도 9b와 같이 P[3,3], P[3,7], P[4,4], P[4,8], P[7,1], P[7,5], P[8,2], P[8,6]이고, 제3 서브 디더패턴에서 보상치 '1'이 가산 또는 감산되는 픽셀들은 도 9c와 같이 P[1,3], P[1,7], P[2,4], P[2,8], P[5,1], P[5,5], P[6,2], P[6,6]이다. 그리고 제4 서브 디더패턴에서 보상치 '1'이 가산 또는 감산되는 픽셀들은 도 9d와 같이 P[3,1], P[3,5], P[4,2], P[4,6], P[7,3], P[7,7], P[8,4], P[8,8]이다.
이러한 보상치 1/8의 디더패턴은 제1 프레임 기간에서 위에서 아래로 제1 서브 디더패턴, 제2 서브 디더패턴, 제3 서브 디더패턴 및 제4 서브 디더패턴이 배치되고, 상하/좌우에서 보상치가 가감되는 픽셀들의 패턴이 동일하게 반복되지 않도록 각 서브 디더패턴들에서 보상치가 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 이러한 서브 디더패턴들의 배치는 도 8a와 같이 각 프레임기간마다 다르게 된다. 즉, 제2 프레임 기간에서 보상치 1/8의 디더패턴은 위에서 아래로 제2 서브 디더패턴, 제3 서브 디더패턴, 제4 서브 디더패턴 및 제1 서브 디더패턴이 배치되고, 각 서브 디더패턴들에서 보상치가 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 제3 프레임 기간에서 보상치 1/8의 디더패턴은 위에서 아래로 제3 서브 디더패턴, 제4 서브 디더패턴, 제1 서브 디더패턴 및 제2 서브 디더 패턴이 배치되고, 각 서브 디더패턴들에서 보상치가 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 그리고 제4 프레임 기간에서 보상치 1/8의 디더패턴은 위에서 아래로 제4 서브 디더패턴, 제1 서브 디더패턴, 제2 서브 디더패턴 및 제3 서브 디더패턴이 배치되고, 각 서브 디더패턴들에서 보상치가 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 제5 내지 제6 프레임 기간 동안 보상치 1/8의 디더패턴은 제1 내지 제4 프레임 기간을 반복한다. 도 10은 이를 간략하게 나타낸 것으로서, 도 10의 X1/8은 제1 서브 디더패턴을, X2/8은 제2 서브 디더패턴을, X3/8은 제3 서브 디더패턴을, X4/8은 제4 서브 디더패턴으로 각각 정의하기로 한다. 이 서브 디더패턴들의 배치는 상술한 바와 같이 프레임기간마다 상하로 롤링(Rolling)됨으로써 디더패턴의 주기성을 확장한다.
보상치 1/8의 디더패턴과 마찬가지로, 도 8a 내지 도 8c와 같이 2/8 디더패턴, 3/8 디더패턴, 4/8 디더패턴, 5/8 디더패턴, 6/8 디더패턴, 및 7/8 디더패턴은 보상치를 'I'라 하고 'J'를 서브 디더패턴의 개수라 할 때, 보상치가 I이고 그 보상치가 가감되는 픽셀들의 패턴이 서로 다른 J 개의 서브 디더패턴을 포함한다. 그리고 서브 디더패턴들은 프레임 롤링(Frame Rolling)을 통해 J 개의 프레임 각각에서 서로 다른 배치를 가지며 J 개의 프레임기간 주기로 동일한 배치의 서브 디더패턴들이 나타난다.
한편, 중첩노광 공정에서 렌즈의 곡면 수차 등에 의해 노광량의 차이 등으로 인하여, 패널결함이 도 11과 같이 나타날 수 있다. 이러한 패널에서 동일 계조의 데이터를 패널에 공급하여 각 픽셀을 점등시켜 패널의 휘도 검사를 실시하면, 노광공정의 불량으로 인하여 패널결함영역과 비결함영역 사이의 경계부 'A'에서는 우측으로 갈수록 휘도가 낮아지는 반면, 패널결함영역과 비결함영역 사이의 경계부 'B'에서는 좌측으로 갈수록 휘도가 낮아진다. 패널결함영역과 비결함영역 사이의 경계부에서 휘도를 균일하게 하기 위하여, FRC 보상회로를 이용하여 패널결함영역 내에 존재하는 픽셀들에 표시될 데이터를 미리 결정된 소수값을 포함한 최적의 보상치로 변조를 하여 패널에 공급할 필요가 있다. FRC 보상회로는 경계부 'A'에서 패널의 휘도변화를 보상하기 위하여 우측으로 갈수록 디더패턴의 보상치를 높게 적용하는 반면, 패널결함영역 'B'에서 좌측으로 갈수록 디더패턴의 보상치를 높게 적용한다. 이러한 보상회로에 대한 상세한 설명은 후술된다.
도 12는 제1 프레임기간에서 도 8a 내지 도 8c의 디더패턴들을 이용하여 도 11의 경계부 'A'에 표시될 디지털 비디오 데이터에 디더패턴의 보상치를 가산하여 그 경계부 'A'의 휘도를 비결함영역과 동일하게 보상한 예를 보여 준다. 도 12에서 알 수 있는 바, 본 발명의 FRC는 보상치가 다르고 이웃하는 디더패턴들 사이의 경계에서 휘도변화가 급격하게 일어나지 않는다.
도 13a 내지 13c는 본 발명의 제2 실시예에 따른 FRC의 디더패턴들을 나타낸다.
도 13a 내지 13c를 참조하면, 본 발명의 제2 실시예에 따른 FRC의 디더패턴들은 8×32의 크기이며, 보상치가 적용되는 픽셀들의 개수에 따라 보상치 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 1을 입력 디지털 비디오 데이터에 가감한다. 각 디더패턴들에서 적색은 '1'이 가산 또는 감산되는 픽셀들이며, 회색은 '0'이 가산 또는 감산되는 픽셀들이다. 보상치 '1'의 디더패턴은 동일 상기 8×32 크기의 디더패턴에 포함된 각 픽셀들에 보상치 1이 보상되는 디더패턴으로써 도면에서 생략되었다.
이 디더패턴들은 전술한 제1 실시예와 실질적으로 동일한 조건을 만족한다. 즉, 도 13a 내지 13d와 같이 보상치 'I'의 디더패턴은 보상치가 I이고 그 보상치가 가감되는 픽셀들의 패턴이 서로 다른 J 개의 서브 디더패턴을 포함한다. 그리고 이러한 디더패턴들은 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다르며 J 개의 프레임기간 주기로 동일한 보상치의 디더패턴들이 나타난다.
이러한 디더패턴들은 도 12와 같이 패널결함영역과 비결함영역의 경계부에 적용되어 데이터의 휘도를 미세하게 보정할 수 있고 또한, 패널결함영역들에 표시될 데이터를 보상할 수도 있다.
도 14는 본 발명의 FRC 보상회로가 적용된 액정표시장치를 나타낸다.
도 14를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 데이터라인(16)들과 게이트라인들(17)이 교차하고 그 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(TFT)가 형성된 표시패널(13)과, 표시패널(13)의 패널결함영역과 비결함영역 사이의 경계에 표시될 디지털 비디오 데이터(Ri, Bi, Gi)를 변조하는 FRC 보상회로(15)와, 데이터라인들(16)에 변조된 데이터(Rc/Gc/Bc)를 공급하는 데이터 구동회로(11)와, 게이트라인들(17)에 스캔신호를 순차적으로 공급하기 위한 게이트 구동회로(12)와, 이러한 구동회로들(11, 12)을 제어하기 위한 타이밍 콘트롤러(14) 를 구비한다.
표시패널(13)은 두 장의 기판들(TFT 기판, 컬러필터 기판) 사이에 액정분자들이 주입된다. TFT 기판 상에 형성된 데이터라인들(16)과 게이트라인들(17)은 상호 직교한다. 데이터라인들(16)과 게이트라인들(17)의 교차부에 형성된 TFT는 게이트라인(17)으로부터의 스캔신호에 응답하여 데이터라인(16)을 경유하여 공급되는 데이터전압을 액정셀(Clc)의 픽셀전극에 공급한다. 컬러필터 기판에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 한편, 컬러필터 기판상에 형성되는 공통전극은 IPS(In-plain switching) 혹은 FFS(Fringe field switching)모드에서는 컬러필터 기판에 형성되지 않고 TFT 기판 상에 형성된다. TFT 기판과 컬러필터 기판에는 서로 수직의 편광축을 가지는 편광판이 각각 부착된다.
보상회로(15)는 시스템 인터페이스(System Interface)로부터 디지털 비디오 데이터(Ri/Gi/Bi)를 입력받아 패널결함영역과 비결함영역 사이의 경계부에 표시될 데이터를 판단하고, 그 경계부의 데이터들에 보상치를 갖는 FRC 디더패턴들을 맵핑하여 보상치들을 가감한다. 이러한 보상회로(15)에 대한 상세한 설명은 후술된다.
타이밍 콘트롤러(14)는 보상회로(15)로부터 공급되는 디지털 비디오 데이터(Rc/Gc/Bc)를 도트 클럭(DCLK)에 맞추어 데이터 구동회로(11)에 공급함과 아울러 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 게이트 구동회로(12)를 제어하기 위한 게이트 제어신호(GDC), 데이터 구동회로(11)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다.
데이터 구동회로(11)는 타이밍 콘트롤러(14)로부터 입력되는 디지털 비디오 데이터(Rc/Gc/Bc)를 아날로그 감마보상전압으로 변환하고, 그 아날로그 감마보상전압을 데이터전압으로써 데이터라인들(16)에 공급한다.
게이트 구동회로(12)는 데이터전압이 공급될 수평라인을 선택하는 스캔신호를 게이트라인들(17)에 순차적으로 공급한다. 데이터라인들(16)로부터의 데이터전압은 스캔신호에 동기하여 1 수평라인의 액정셀들(Clc)에 동시에 또는 순차적으로 공급된다.
도 15는 도 14의 보상회로(15)를 상세히 나타내는 도면이다.
도 15를 참조하면, 상기 보상회로(15)는 표시패널(13)의 패널결함영역과 비결함영역 사이에 존재하는 경계부의 각 픽셀들에 대한 위치데이터들(PD)과 그 경계부의 휘도를 보정하기 위한 보상데이터들(CD)이 저장되는 EEPROM(112)과, EEPROM(112)에 저장된 위치데이터(PD)와 보상데이터(CD)를 이용하여 디지털 비디오 데이터(Ri/Gi/Bi)를 변조하는 보상부(111)와, 보상회로(15)와 외부 시스템과의 통신을 위한 인터페이스 회로(114)와, 인터페이스 회로(114)를 경유하여 EEPROM(112)에 저장될 데이터가 임시 저장되는 레지스터(113)를 구비한다.
EEPROM(112)에 저장되는 보상데이터(CD)는 경계부에 표시될 데이터들의 표시위치와 계조값에 따라 다른 값으로 최적화된다. 이러한 보상데이터(CD)와 위치데이터(PD)를 최적화하기 위하여, 각 계조의 테스트 데이터를 시편 패널에 공급하여 각 계조에 따라 시편 패널을 점등시키고 그 점등 상태에서 각 위치에서 휘도를 측정하고, 그 휘도를 보상하기 위한 보상값을 데이터에 가감하여 패널에 공급하고 다시 점등 검사를 실시하는 과정을 반복하는 일련의 검사 및 보상값 결정 과정이 제 조공정에서 실시된다.
이러한 EEPROM(112)은 유저 케이블을 경유하여 인터페이스 회로(114)에 접속된 롬 기록기로부터 입력되는 데이터에 의해 갱신될 수 있다. 즉, EEPROM(112)에 저장된 위치데이터(PD)들 및 보상데이터(CD)들은 공정상 변화, 적용 모델간 차이 등과 같은 이유에 의해 갱신이 요구되며, 사용자(user)는 갱신하고자 하는 위치데이터(UPD) 및 보상데이터(UCD)를 외부 시스템과 인터페이스회로(114)를 통해 EEPROM(112)에 저장하거나 저장된 데이터를 수정할 수 있다. 이러한 EEPROM(112)은 현재 입력되는 데이터의 표시위치와 계조값으로부터 발생되는 리드 어드레스(read address)에 따라 계조별로 최적화된 보상 데이터를 선택하는 룩-업 테이블(Look-up table)을 포함한다.
인터페이스 회로(114)는 보상회로(15)와 외부 시스템 간의 양방향 통신을 중계하며, 이 인터페이스 회로(114)는 I2C 등의 통신 표준 프로토콜 규격으로 데이터를 전송한다.
레지스터(113)에는 사용자에 의해 인터페이스 회로(114)를 통해 전송되는 위치데이터(UPD) 및 보상데이터(UCD)를 임시 저장한다.
보상부(111)는 EEPROM(112)에 저장된 위치데이터(PD) 및 보상데이터(CD)를 이용하여 패널결함영역과 비결함영역 사이의 경계부에 표시될 데이터를 검출하고, 그 데이터들에 보상치가 픽셀별로 적용된 도 8 또는 도 13의 디더패턴들을 맵핑함으로써 경계부 데이터들에 보상치를 가감하여 휘도가 보상된 데이터들(Rc/Gc/Bc)을 발생한다.
도 16은 도 15의 보상부(111)를 상세히 나타내는 도면이다.
도 16을 참조하면, 상기 보상부(111)는 위치 판단부(121), 계조 판단부(122R, 122G, 122B), 어드레스 생성부(123R, 123G, 123B) 및 FRC 제어부(125R, 125G, 125B)를 구비한다.
이 보상부(111)와 접속되는 EEPROM(112R, 112G, 112B)는 R(적), G(녹), B(청) 별로 나뉘어 R, G, B 각각에서 경계부의 각 픽셀들에 대한 위치데이터들(PD)과 그 경계부의 보상데이터들(CD)을 저장한다.
위치 판단부(121)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력데이터(Ri/Gi/Bi)의 액정표시패널(13)에서의 표시 위치를 판단하고, 입력데이터(Ri/Gi/Bi)의 표시 위치에 대한 판단결과 데이터를 어드레스 생성부(123R, 123G, 123B)에 공급한다.
계조 판단부(122R, 122G, 122B)는 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석하고, 각 데이터들에 대한 계조 정보를 어드레스 생성부(123R, 123G, 123B)에 공급한다.
어드레스 생성부(123R, 123G, 123B)는 EEPROM(112R, 112G, 112B)에 저장된 위치데이터와 위치 판단부(121)의 판단결과를 비교하고, 그 비교결과와 계조 판단부(122R, 122G, 122B)로부터의 계조정보에 기초하여 리드 어드레스 데이터를 발생하고, 그 어드레스 데이터를 EEPROM(112R, 112G, 112B)에 공급한다. 이 어드레스 데이터에 응답하여 EEPROM(112R, 112G, 112B)은 경계부 픽셀들에 표시될 데이터에 대응하고 계조별로 보상치가 최적화된 보상 데이터를 출력한다.
FRC 제어부(125R, 125G, 125B)는 미리 프로그래밍된 도 8 및 도 13과 같은 디더패턴들을 이용하여 EEPROM(112R, 112G, 112B)으로부터의 보상 데이터를 디더 패턴 내에 미리 정해진 보상 픽셀들로 분산시킴과 아울러 다수의 프레임기간 동안 분산시킨다. 이렇게 도 8 및 도 13과 같은 디더패턴들에 의해 공간적, 시간적으로 분산된 보상 데이터의 보상치는 디더패턴들에 따라 정해진 픽셀들의 데이터에 가감된다.
도 17은 R 데이터를 보상하기 위한 도 16의 FRC 제어부(125R)를 상세히 나타낸다.
도 17을 참조하면, 상기 FRC 제어부(125R)는 보상치 판정부(133), 프레임 수 판정부(131), 픽셀 위치 판정부(132) 및 연산기(134)를 구비한다.
보상치 판정부(133)는 프레임 수 판정부(131)로부터 입력되는 프레임 수 정보와 픽셀 위치 판정부(132)로부터의 픽셀 정보를 기초로 현재 입력되는 데이터의 프레임 수와 픽셀 위치를 판단하고, EEPROM(112R)으로부터의 R 보상치를 도 8 및 도 13과 같은 디더패턴들에 따라 다수의 픽셀들과 다수의 프레임으로 보상치를 분산시켜 FRC 데이터(FDD)를 발생한다.
프레임 수 판정부(131)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 판정한다. 예컨대, 프레임 수 판정부(131)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
픽셀 위치 감지부(132)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 판정한다. 예컨대, 픽셀 위치 판정부(132)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(134)는 현재 입력되는 R 데이터(Ri)를 FRC 데이터(FDD)로 증감하여 보정된 R 데이터(Rc)를 발생한다.
각각 G, B 데이터를 보상하기 위한 도 16의 FRC 제어부(125G, 125B)는 상기 FRC 제어부(125R)와 실질적으로 동일한 회로구성을 가지므로 그에 대한 상세한 설명을 생략하기로 한다.
한편, 실시예에서 위치 데이터와 보상 데이터들이 저장되는 메모리로써 EEPROM을 예시하였지만, 이에 국한되는 것이 아니라 데이터의 갱신이 가능한 어떠한 메모리로도 EEPROM이 대체될 수 있다. 예컨대, 본 발명은 EEPROM 대신에 EDID ROM(Extended Display Identification Data ROM)을 이용할 수 있다. EDID ROM은 대부분의 평판표시장치에서 판매자/생산자 식별정보(ID) 및 기본 표시소자의 변수 및 특성 등의 제품 정보 데이터를 저장하기 위한 용도로 이용되고 있다.
한편, 실험에 의해 밝혀진 바에 의하면, 기존의 디더패턴에서 1/8, 3/8, 5/8, 7/8과 같이 분자가 홀수인 보상치의 기존 디더패턴을 가로선 무늬를 줄이기 위해 적용할 때 가로선 무늬가 여전히 나타나거나 심화되는 경향이 있어, 종래 기술에서는 분자가 홀수인 디더패턴을 사용하지 않는 경우가 많다. 이에 비하여, 도 8a 내지 도 8c의 디더패턴과 도 13a 내지 도 13d의 디더패턴들을 이용하여 가로선 무늬가 나타나는 영역의 데이터를 보상한 결과, 분자가 홀수인 디더패턴에서도 가로선 무늬가 나타나지 않게 되었다. 따라서, 본 발명의 실시예에 따른 디더패턴들은 경계부와 패널결함영역 뿐만 아니라 가로선 형태로 나타나는 화질결함영역의 데이터의 보상시에도 적용될 수 있다.
또한, 기존의 디더패턴에서는 특정 데이터패턴의 데이터뭉침 현상으로 인해 FRC 플리커가 유발되었으나, 도 8a 내지 도 8c의 디더패턴과 도 13a 내지 도 13d의 디더패턴들을 이용하여 보상하는 경우에는 디더패턴의 주기성이 확장되어 플리커가 나타나지 않았다.
상술한 바와 같이, 본 발명에 따른 평판표시장치와 그 화질제어 장치 및 방법은 FRC의 디더패턴 내에서 수직 및 수평 방향으로 동일 패턴의 반복을 최소화하고 또한, 프레임 롤링을 통해 프레임기간 마다 디더패턴 내의 서브 디더패턴의 배치를 다르게 함으로써 상기 디더패턴의 주기성을 확장하여 디더패턴들 사이에서 경계를 보이지 않게 한다.
나아가, 본 발명은 상기 디더패턴들을 이용한 FRC를 적용하여 패널결함영역과 비결함영역 사이의 경계부에서 휘도를 미세하게 보상할 수 있다.
더 나아가, 본 발명은 디더패턴들의 주기성을 확장함으로써 보상시 발생되던 얇은 가로선 무늬 및 FRC 플리커 등을 억제할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 패널결함영역과 비결함영역이 존재하는 평판표시패널의 화질 제어장치에 있어서,
    디지털 비디오 데이터의 표시위치를 판정하는 위치 판단부;
    상기 디지털 비디오 데이터의 계조값을 판정하는 계조 판단부; 및
    상기 위치 판단부의 판단결과에 따라 상기 디지털 비디오 데이터가 상기 패널결함영역과 상기 비결함영역 사이의 경계부에 표시될 데이터로 판단되면, 상기 패널결함영역과 상기 비결함영역 사이의 경계부에서 휘도를 보상하기 위한 보상치로 결정되는 다수의 디더패턴들을 다수의 프레임기간 동안 분산시켜 상기 경계부에 표시될 데이터를 상기 보상치로 조정하는 FRC 제어부를 구비하고;
    상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함하며;
    상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상치는 동일하고, 상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다른 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  2. 제 1 항에 있어서,
    상기 각 디더패턴 내에서 상기 보상 픽셀의 위치가 서로 다른 상기 다수의 서브 디더패턴들의 배치는 프레임마다 다르고, 상기 프레임마다 다른 서브 디더패턴들의 배치는 일정한 다수의 프레임 주기로 반복되는 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  3. 제 2 항에 있어서,
    상기 프레임마다 다른 서브 디더패턴들의 배치는 프레임 롤링을 통해 상기 프레임마다 상하로 쉬프트 되는 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가지는 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  6. 제 1 항에 있어서,
    상기 경계부의 픽셀 위치 각각을 지시하는 위치 데이터와 함께 상기 보상치가 저장된 메모리를 더 구비하고;
    상기 FRC 제어부는 상기 메모리를 참조하여 상기 보상치를 독출하고,
    상기 FRC 제어부는 상기 보상치를 상기 디더패턴에 따라 다수의 상기 보상 픽셀들과 상기 프레임기간들로 분산시킨 FRC 데이터를 발생하여, 상기 경계부의 데이터에 상기 FRC 데이터를 가산하는 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 보상치는 상기 경계부에 표시될 데이터의 계조값에 따라 다른 것을 특징으로 하는 평판표시장치의 화질 제어장치.
  10. 패널결함영역과 비결함영역이 존재하는 평판표시패널의 화질 제어방법에 있어서,
    상기 패널결함영역과 상기 비결함영역 사이의 경계부에서 휘도를 보상하기 위한 보상치를 결정하는 단계;
    디지털 비디오 데이터의 표시위치와 계조값을 판정하는 단계; 및
    상기 디지털 비디오 데이터가 상기 패널결함영역과 상기 비결함영역 사이의 경계부에 표시될 데이터로 판단되면, 상기 보상치로 결정되는 다수의 디더패턴들을 다수의 프레임기간 동안 분산시켜 상기 경계부에 표시될 데이터를 상기 보상치로 조정하는 단계를 포함하고;
    상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함하고;
    상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상치는 동일하고, 상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다른 것을 특징으로 하는 평판표시장치의 화질 제어방법.
  11. 제 10 항에 있어서,
    상기 각 디더패턴 내에서 상기 보상 픽셀의 위치가 서로 다른 상기 다수의 서브 디더패턴들의 배치는 프레임마다 다르고, 상기 프레임마다 다른 서브 디더패턴들의 배치는 일정한 다수의 프레임 주기로 반복되는 것을 특징으로 하는 평판표시장치의 화질 제어방법.
  12. 제 11 항에 있어서,
    상기 프레임마다 다른 서브 디더패턴들의 배치는 프레임 롤링을 통해 상기 프레임마다 상하로 쉬프트 되는 것을 특징으로 하는 평판표시장치의 화질 제어방법.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가지는 것을 특징으로 하는 평판표시장치의 화질 제어방법.
  15. 제 10 항에 있어서,
    상기 보상치는 상기 경계부에 표시될 데이터의 계조값에 따라 다른 것을 특징으로 하는 평판표시장치의 화질 제어방법.
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