KR101201314B1 - 평판표시장치의 제조방법 및 장치 - Google Patents

Abstract

본 발명은 제조공정 중에 무라를 전기적인 데이터로 보상하도록 한 평판표시장치의 제조방법 및 장치에 관한 것이다.

이 평판표시장치의 제조방법은 평판표시장치의 검사공정에서 상기 평판표시장치의 데이터전극들에 테스트 데이터와 테스트 스캔신호를 공급하여 상기 평판표시장치를 검사하는 단계와; 상기 평판표시장치의 무라 판정공정에서 상기 평판표시장치를 검사하는 검사장치의 검사 결과 상기 평판표시장치의 무라위치를 판정하고 상기 무라위치에서의 무라 정도를 판정하며 상기 무라 정도를 보상하기 위한 보상 데이터들을 결정하는 단계와; 상기 평판표시장치의 무라 보상 데이터 기록공정에서 상기 무라 정도를 보상하기 위한 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함한다.

Description

평판표시장치의 제조방법 및 장치{Method of Fabricating Flat Display Panel}

도 1은 부정형 무라의 일예를 나타내는 도면.

도 2는 띠 무라의 일예를 나타내는 도면.

도 3은 점 무라의 일예를 나타내는 도면.

도 4는 본 발명의 실시예에 따른 평판표시장치의 제조방법을 단계적으로 나타내는 흐름도.

도 5는 본 발명의 실시예에 따른 평판표시장치, 검사장치, 무라 보상장치를 나타내는 블록도.

도 6은 무라 보상 데이터가 계조별, 계조구간별로 나누어 설정되는 예의 감마 보정 커브를 보여 주는 도면.

도 7은 본 발명의 제1 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 8 및 도 9는 도 7에 도시된 무라 보상회로의 무라 보상 결과의 예들을 보여 주는 도면들.

도 10a 및 도 10b는 화소 배치의 두 예를 보여 주는 도면.

도 11은 본 발명의 제2 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 12는 본 발명의 제3 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 13은 프레임 레이트 콘트롤의 일예를 보여 주는 도면.

도 14는 디더링의 일예를 보여 주는 도면.

도 15는 프레임 레이트 콘트롤 & 디더링의 일예를 보여 주는 도면.

도 16은 본 발명의 제4 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 17은 도 16에 제1 FRC 제어기를 상세히 나타내는 블록도.

도 18은 본 발명의 제5 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 19는 도 18에 도시된 제1 디더링 제어기를 상세히 나타내는 블록도.

도 20은 본 발명의 제6 실시예에 따른 무라 보상회로를 나타내는 블록도.

도 21은 도 20에 도시된 제1 FRC & 디더링 제어기를 상세히 나타내는 블록도.

< 도면의 주요 부분에 대한 부호의 설명 >

51 : 무라 보상회로 52 : 타이밍 콘트롤러

54 : ROM 기록기 55 : 컴퓨터

56 : 데이터 구동회로 57 : 스캔 구동회로

58 : 데이터라인 59 : 스캔라인

60 : 평판표시패널 61 : 검사장치

71, 121, 161, 181, 201 : 위치 판단부

53, 53R, 53G, 53B, 53Y, 53FR, 53FG, 53FB, 53DR, 53DG, 53DB, 53FDR, 53FDG, 53FDB : EEPROM

72R, 72G, 72B, 122, 162R, 162G, 162B, 182R, 182G, 182B, 202R, 202G, 202B : 계조 판단부

73R, 73G, 73B, 123, 163R, 163G, 163B, 183R, 183G, 183B, 203R, 203G, 203B : 어드레스 생성부

74R, 74G, 74B, 124, 173, 193, 222 : 연산기

120 : RGB to YUV 변환기

125 : YUV to RGB 변환기

164R, 64G, 164B : FRC 제어기

171, 191, 211 : 보상값 판정부

172, 223 : 프레임 수 감지부

184R, 184G, 184B : 디더링 제어기

192, 224 : 화소 위치 감지부

204R, 204G, 204B : FRC & 디더링 제어기

본 발명은 평판표시장치에 관한 것으로, 특히 제조공정 중에 무라를 전기적인 데이터로 보상하도록 한 평판표시장치의 제조방법 및 장치에 관한 것이다.

최근의 정보화 사회에서 표시소자는 시각정보 전달매체로서 그 중요성이 어느 때보다 강조되고 있다. 현재 주류를 이루고 있는 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다. 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다.

평판표시장치에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기발광다이오드(Organic Light Emitting Diode : OLED) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.

이와 같은 평판표시장치들은 화상을 표시하기 위한 표시패널을 구비하며, 이러한 표시패널에는 테스트 과정에서 무라(Mura) 결함이 발견되고 있다. 여기서, 무라란 표시화면상 휘도차를 수반하는 표시얼룩으로 정의된다. 이러한 무라들은 대부분 제조 공정상 발생하며, 그 발생원인에 따라 점, 선, 띠, 원, 다각형 등과 같은 정형적인 형상을 가지기도 하고 부정형적인 형상을 가지기도 한다. 이와 같이 다양한 형상을 가지는 무라의 예를 도 1 내지 도 3에 나타내었다.

도 1은 부정형 무라를 나타내고, 도 2는 수직 띠 형상의 무라, 도 3은 점 형상의 무라를 나타낸다. 이 중 수직 띠 형상의 무라는 주로 중첩노광, 렌즈수차 등의 원인으로 발생하며, 점 형상의 무라는 주로 이물질 등에 의해 발생한다. 이러한 무라 위치에 표시되는 화상은 주변의 비무라 영역에 비하여 더 어둡거나 더 밝게 보이게 되며 또한, 다른 비무라 영역에 비하여 색차가 달라지게 된다.

이러한 무라 결함은 그 정도에 따라 제품의 불량으로 이어지기도 하며, 이러 한 제품의 불량은 수율을 떨어뜨린다. 또한, 이러한 무라 결함이 발견된 제품이 양품으로 출하된다 하더라도, 무라로 인하여 저하된 화질은 제품의 신뢰도를 떨어뜨리게 된다.

따라서, 무라 결함을 개선하기 위하여 다양한 방법들이 제안되어 왔다. 무라 결함을 줄이기 위해서, 현재까지는 주로 공정기술의 개선을 통해 무라 결함을 줄이고자 하였다. 그러나, 공정기술을 개선하더라도 무라 결함을 완화할 수 있으나 그 무라 결함을 완전히 제거할 수는 없었다.

따라서, 본 발명의 목적은 제조공정 중에 무라를 전기적인 데이터로 보상하도록 한 평판표시장치의 제조방법 및 장치를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 평판표시장치의 제조방법은 평판표시장치의 검사공정에서 상기 평판표시장치의 데이터전극들에 테스트 데이터와 테스트 스캔신호를 공급하여 상기 평판표시장치를 검사하는 단계와; 상기 평판표시장치의 무라 판정공정에서 상기 검사장치의 검사 결과 상기 평판표시장치의 무라위치를 판정하고 상기 무라위치에서의 무라 정도를 판정하며 상기 무라 정도를 보상하기 위한 보상 데이터들을 결정하는 단계와; 상기 평판표시장치의 무라 보상 데이터 기록공정에서 상기 무라 정도를 보상하기 위한 보상 데이터들을 상 기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함한다.

본 발명의 실시예에 따른 평판표시장치의 제조장치는 평판표시장치의 검사공정에서 상기 평판표시장치의 데이터전극들에 테스트 데이터와 테스트 스캔신호를 공급하여 상기 평판표시장치를 검사하는 검사장치와; 상기 평판표시장치의 무라 판정공정에서 상기 검사장치의 검사 결과 상기 평판표시장치의 무라위치를 판정하고 상기 무라위치에서의 무라 정도를 판정하며 상기 무라 정도를 보상하기 위한 보상 데이터들을 결정하는 무라 판정장치와; 상기 평판표시장치의 무라 보상 데이터 기록공정에서 상기 무라 정도를 보상하기 위한 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 메모리 기록장치를 구비한다.

상기 보상 데이터들은 상기 무라 위치의 위치를 지시하는 위치 데이터와, 상기 무라 위치에 표시될 데이터의 계조별로 다르게 설정되는 계조별 보상 데이터를 포함한다.

상기 보상 데이터들은 적색 데이터를 보상하기 위한 R 보상 데이터, 녹색 데이터를 보상하기 위한 G 보상 데이터, 및 청색 데이터를 보상하기 위한 B 보상 데이터를 포함한다.

상기 R 보상 데이터, 상기 G 보상 데이터, 및 상기 B 보상 데이터은 동일한 화소 위치의 동일 계조에서 동일한 값으로 설정된다.

동일한 화소 위치의 동일 계조에서 상기 R 보상 데이터, 상기 G 보상 데이터, 및 상기 B 보상 데이터 중 적어도 하나의 보상값이 다른 보상 데이터들과 다르게 된다.

상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함한다.

상기 평판표시장치는 상기 메모리에 접속되어 상기 무라위치에 표시될 데이터를 상기 보상 데이터로 변조하기 위한 보상회로를 더 포함한다.

상기 평판표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 상기 보상 데이터로 변조된 데이터를 이용하여 상기 데이터라인들을 구동하기 위한 데이터 구동회로와; 상기 게이트라인들에 스캔펄스를 공급하기 위한 게이트 구동회로와; 상기 구동회로들을 제어하고 상기 보상 데이터를 상기 데이터 구동회로에 공급하기 위한 타이밍 콘트롤러를 더 포함한다.

상기 보상회로는 상기 타이밍 콘트롤러에 내장된다.

상기 보상회로는 상기 무라위치에 표시될 데이터를 상기 보상 데이터로 증감한다.

상기 보상회로는 상기 무라위치에 표시될 m 비트의 적, m 비트의 녹 및 m 비트의 청색의 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보와 색차정보를 추출하고, 상기 n 비트의 휘도정보를 상기 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하며, 상기 변조된 n 비트의 휘도정보와 미변조된 상기 색차정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생한다.

상기 보상 데이터는 상기 무라 위치의 위치별, 상기 무라 위치에 표시될 데이터의 계조별로 다르게 설정된다.

상기 보상회로는 상기 보상 데이터를 시간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적으로 분산된 보상 데이터로 증감시킨다.

상기 보상 데이터는 프레임기간 단위로 분산된다.

상기 보상회로는 상기 보상 데이터를 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 공간적으로 분산된 보상 데이터로 증감시킨다.

상기 보상 데이터는 이웃한 화소들로 분산된다.

상기 보상회로는 상기 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 위치에 표시될 데이터를 상기 시간적 및 공간적으로 분산된 보상 데이터로 증감시킨다.

상기 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 화소들로 분산된다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 4 내지 도 21을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 따른 평판표시장치의 제조방법은 상판 및 하판을 각각 제작한 후에, 상/하판을 실재(Sealant)나 프릿글라스(Frit glass)로 합착한다.(S1, S2, S3)
이어서, 본 발명에 따른 평판표시장치의 제조방법은 평판표시장치의 검사공정에서 상/하판이 합착된 평판표시장치에 대하여 각 계조의 테스트 데이터를 평판표시장치에 인가하여 테스트 화상을 표시하고 그 화상에 대하여 전기적인 검사 및/또는 육안검사를 통해 무라 즉, 표시얼룩에 대하여 검사한다.(S4) 그리고 본 발명에 따른 평판표시장치의 제조방법은 검사공정에서 평판표시장치 상에 무라가 발견되면(S5), 그 무라가 나타나는 위치와 무라 정도를 분석한다.(S6)
그리고 본 발명에 따른 평판표시장치의 제조방법은 S7 및 S8 단계에서 평판표시장치의 무라 판정공정에서 무라 위치 데이터와 계조 영역별로 무라 보상 데이터를 결정한 후, 평판표시장치의 무라 보상 데이터 기록공정에서 무라 위치 데이터와 계조 영역별 무라 보상 데이터를 비휘발성 메모리 예를 들면, 데이터의 갱신 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 EDID ROM(Extended Display Identification Data ROM)에 저장한다. 무라 위치 데이터와 계조 영역별 무라 보상 데이터는 무라의 위치와 정도에 따라 달라진다.
그리고 본 발명에 따른 평판표시장치의 제조방법은 EEPROM에 저장된 무라 위치 데이터 및 무라 보상 데이터를 이용하여 디지털 비디오 데이터를 변조하고 변조된 데이터를 평판표시장치에 공급한다.
한편, S5 단계에서 무라의 크기, 개수 및 정도가 양품 허용 기준치 이하로 발견되면, 그 평판표시장치는 양품으로 판정되어 출하된다.(S9)
본 발명에 따른 평판표시장치의 제조방법에 대하여 액티브 매트릭스 타입의 액정표시소자를 중심으로 상세히 살명하면 다음과 같다.
본 발명에 따른 액정표시소자의 제조방법은 기판 세정, 기판 패터닝 공정, 배향막형성/러빙 공정, 기판합착/액정주입 공정, 실장 공정, 검사 공정, 리페어(Repair) 공정 등으로 나뉘어진다.
기판세정 공정에서는 액정표시소자의 기판 표면에 오염된 이물질을 세정액으로 제거하게 된다.
기판 패터닝 공정에서는 상판(컬러필터 기판)의 패터닝과 하판(TFT-어레이 기판)의 패터닝 공정으로 나뉘어진다. 상판의 기판에는 칼라필터, 공통전극, 블랙 매트릭스 등이 형성된다. 하판의 기판에는 데이터라인과 게이트라인 등의 신호배선이 형성되고, 데이터라인과 게이트라인의 교차부에 TFT가 형성되며, TFT의 소오스전극에 접속되는 데이터라인과 게이트라인 사이의 화소영역에 화소전극이 형성된다.
배향막형성/러빙 공정에서는 상판과 하판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙하게 된다.
기판합착/액정주입 공정에서는 실재를 이용하여 상부기판과 하부기판을 합착하고 액정주입구를 통하여 액정과 스페이서를 주입한 다음, 그 액정주입구를 봉지하는 공정으로 진행된다.
실장공정에서는 게이트 드라이브 집적회로 및 데이터 드라이브 집적회로 등의 집적회로가 실장된 테이프 케리어 패키지(Tape Carrier Package : 이하, "TCP"라 한다)를 기판 상의 패드부에 접속시키게 된다. 이러한 드라이브 집적회로는 전술한 TCP를 이용한 테이프 오토메이티드 본딩(Tape Automated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass ; COG) 방식 등으로 기판 상에 직접 실장될 수도 있다.
검사 공정은 하부기판에 각종 신호배선과 화소전극이 형성된 후에 실시되는 전기적 검사와 기판합착/액정주입 공정 후에 실시되는 전기적검사 및 육안검사를 포함한다. 기판합착/액정주입 공정 후에 실시되는 검사 공정의 검사 결과, 무라가 발견되면 그 무라에 대한 위치 데이터와 보상 데이터가 결정되고, 그 위치 데이터와 보상 데이터는 EEPROM에 저장된다. 여기서, EEPROM은 액정표시장치의 인쇄회로보드(PCB) 상에 실장된다. 인쇄회로보드 상에는 EEPROM의 데이터를 이용하여 입력 디지털 비디오 데이터를 변조하는 무라 보상회로와, 무라 보상회로로부터의 데이터를 데이터 구동회로에 공급하고 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러가 함께 실장된다. 무라 보상회로는 타이밍 콘트롤러에 내장 가능하다. 최종 양품으로 판정되어 출하되는 액정표시장치의 구동회로에는 타이밍 콘트롤러, 데이터 구동회로 및 스캔 구동회로와 함께 상기 EEPROM, 상기 무라 보상회로가 포함된다.
도 5는 본 발명의 실시예에 따른 평판표시장치의 제조장치를 나타낸다.
도 5를 참조하면, 본 발명의 실시예에 따른 평판표시장치의 제조장치는 평판표시장치(100)의 EEPROM(53)에 접속 가능한 ROM 기록기(54), ROM 기록기(54)에 접속된 컴퓨터(55), 컴퓨터(55)에 접속된 검사장치(61)를 구비한다.
평판표시장치(100)는 데이터라인들(58)과 스캔라인들(59)이 교차되고 화소들이 매트릭스 형태로 배치되는 평판표시패널(60), 데이터라인들(58)에 무라가 보상된 디지털 비디오 데이터(Rc/Gc/Bc)를 공급하는 데이터 구동회로(56), 스캔라인들(59)에 스캔펄스를 순차적으로 공급하는 스캔 구동회로(57), 구동회로들(56, 57)을 제어하는 타이밍 콘트롤러(52)를 구비한다. 이러한 평판표시장치(100)는 액정표시소자(LCD), 전계 방출 표시소자(FED), 플라즈마 디스플레이 패널(PDP) 및 유기발광다이오드(OLED) 등으로 구현된다.
타이밍 콘트롤러(52)에는 무라 보상회로(51)가 내장된다. 무라 보상회로(51)는 무라 위치에 해당하는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 보상 데이터를 증감시켜 그 디지털 비디오 데이터를 변조한다. 이 무라 보상회로(51)에 대한 상세한 설명은 후술된다. 타이밍 콘트롤러(52)는 무라 보상회로(51)에 의해 변조된 디지털 비디오 데이터(Ri/Gi/Bi)와 비무라영역에 해당되어 변조되지 않은 디지털 비디오 데이터(Ri/Gi/Bi)를 데이터 구동회로(56)에 공급한다. 그리고 타이밍 콘트롤러(52)는 수직 및 수평 동기신호(Vsync, Hsync), 도트클럭(DCLK), 데이터 인에이블신호(DE)를 이용하여 데이터 구동회로(56)의 동작 타이밍을 제어하는 데이터 구동 제어신호(DDC)와 게이트 구동회로(57)의 동작 타이밍을 제어하는 게이트 구동 제어신호(GDC)를 발생한다.
데이터 구동회로(56)는 타이밍 콘트롤러(52)로부터의 보상된 디지털 비디오 데이터(Rc/Gc/Bc)를 계조 표현이 가능한 아날로그 전압 또는 전류로 변환하여 데이터라인들(58)에 공급한다.
스캔 구동회로(57)는 타이밍 콘트롤러(52)의 제어 하에 스캔펄스를 스캔라인들에 순차적으로 인가하여 표시할 화소들의 수평라인을 선택한다.
검사장치(61)는 구동회로들이 평판표시패널(60)에 접속되지 않은 상태에서 데이터라인들(58)에 테스트 데이터를 공급하고 스캔라인들(59)에 테스트 스캔펄스를 공급하고 화상측정장치 또는 육안으로 평판표시장치에 표시된 화상을 검사한다. 이 검사장치(61)는 컴퓨터(55)의 제어 하에 최저계조(또는 피크 블랙계조)로부터 최고계조(또는 피크 화이트 계조)로 한 계조씩 테스트 데이터의 계조를 증가시키면서 평판표시패널(60) 상에 표시된 테스트 화상을 검사한다. 테스트 데이터는 최소 8 비트 이상의 해상도를 가져야 한다.
컴퓨터(55)는 검사장치(61)에 의해 측정된 각 계조별 화소들의 휘도 측정치를 입력 받아 각 화소들 사이의 휘도차를 산출하고 다른 화소들에 비하여 휘도차가 존재하는 화소들의 위치를 무라영역이라 판정하고, 그 무라영역의 위치 데이터와 그 무라영역의 휘도차를 보상하기 위한 보상 데이터를 산출한다. 그리고 컴퓨터(55)는 산출된 무라 위치정보와 무라 보상 데이터를 ROM 기록기(54)에 공급한다. 이 컴퓨터(55)는 공정조건의 변화, 적용 모델 간 차이 등과 같은 이유에 의해 무라 위치정보와 무라 보상 데이터의 갱신이 필요한 경우, 또는 운용자에 의해 무라 위치정보와 무라 보상 데이터의 갱신 데이터가 입력되면 I²C 등의 통신 표준 프로토콜을 이용하여 ROM 기록기(54)에 갱신 데이터를 전송하여 ROM 기록기(54)로 하여금 EEPROM(53)에 저장된 무라 위치 데이터와 무라 보상 데이터를 갱신하도록 한다.
ROM 기록기(54)는 컴퓨터(55)로부터의 무라 위치 데이터(PD)와 무라 보상 데이터(CD)를 EEPROM(53)에 공급한다. 여기서, ROM 기록기(54)는 유저 커넥터(user connector)를 통해 EEPROM(53)에 무라 보상 데이터를 전송할 수 있다. 유저 커넥터를 통해서 무라 보상 데이터는 직렬로 전송되고 또한, 유저 커넥터를 통해서 직렬 클럭(Serial Clock)과 전원 접지전원 등이 EEPROM(53)에 전송된다.
한편, EEPROM(53) 대신에 EDID ROM에 무라 보상 데이터를 전송하고 EDID ROM은 그 무라 보상 데이터를 별도의 저장공간에 저장할 수도 있다. EDID ROM에는 무라 보상 데이터 이외에 모니터 정보 데이터로써 판매자/생산자 식별정보(ID) 및 기본 표시소자의 변수 및 특성 등이 저장되어 있다. EEPROM(53) 대신에 EDID ROM에 무라 보상 데이터를 저장하는 경우에 ROM 기록기(54)는 DDC(Data Display Channel)을 통해 무라 보상 데이터를 전송한다. 따라서, EDID ROM을 사용하는 경우에는 EEPROM(53)과 유저 커넥터가 제거될 수 있기 때문에 그 만큼 추가 개발비가 저감되는 효과가 있다. 이하, 무라 보상 데이터가 저장되는 메모리는 EEPROM(53)으로 가정하여 설명하기로 한다. 물론, 이하의 실시예 설명에서 EEPROM(53)과 유저 커넥터는 EDID ROM과 DDC로 대신될 수 있다.
EEPROM(53)에 저장되는 보상 데이터는 무라의 위치에 따라 휘도 또는 색차의 불균일 정도가 다르기 때문에 위치별로 최적화되어야 하며, 또한 도 6과 같은 감마특성을 고려하여 각 계조별로 최적화되어야 한다. 따라서, 보상 데이터는 R, G, B 각각에서 각 계조별로 설정되거나 도 6에서 다수의 계조들을 포함하는 계조 구간(A, B, C, D)별로 설정될 수 있다. 예컨대, 보상 데이터는 '무라 1' 위치에서 '+1', '무라 2' 위치에서 '-1', '무라 3' 위치에서 '0' 등으로 위치별로 최적화된 값으로 설정되고, 또한 '계조 구간 A'에서 '0', '계조 구간 B'에서 '0', '계조 구간 C'에서 '1', '계조 구간 D'에서 '1' 등으로 계조 구간별로 최적화된 값으로 설정될 수 있다. 따라서, 보상 데이터는 동일한 무라 위치에서 계조별로 다르게 될 수 있고 또한, 동일한 계조에서 무라 위치별로 달라질 수 있다. 이와 같은 보상 데이터는 휘도 보정시에 한 픽셀(Pixel)의 R, G, B 데이터 각각에 동일한 값으로 설정되어 R, G, B 서브픽셀을 포함한 한 픽셀 단위로 설정된다. 또한, 보상 데이터는 색차 보정시에 R, G, B 데이터 각각에 다르게 설정된다. 예컨대, 특정 무라 위치에서 적색이 비무라 위치보다 더 두드러지게 보이면 R 보상값은 G, B 보상값에 비하여 더 작게 된다.
EEPROM(53)은 무라 위치 데이터(PD)와 무라 보상 데이터(CD), 그리고 계조영역 정보(도 6에서 A, B, C, D 구간)를 룩업테이블(Look-up table) 형태로 저장하고, 타이밍 콘트롤러(52)에 내장된 무라 보상회로(51)로부터의 어드레스 제어신호에 응답하여 해당 어드레스에서 무라 위치 데이터(PD)와 보상 데이터(CD)를 무라 보상회로(51)에 공급한다.

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도 7 내지 도 9는 무라 보상회로(51)의 제1 실시예와 그 동작을 설명하기 위한 도면들이다.

도 7을 참조하면, 무라 보상회로(51)는 위치 판단부(71), 계조 판단부(72R, 72G, 72B), 어드레스 생성부(73R, 73G, 73B), 및 연산기(74R, 74G, 74B)을 구비한 다. 그리고 EEPROM(53)은 적(R), 녹(G), 청(B) 별로 무라 보상 데이터(CD)와 그 무라 위치 데이터(PD)를 저장하는 제1 내지 제3 EEPROM(53R, 53G, 53B)을 포함한다.

제1 내지 제3 EEPROM(53)에 저장된 데이터들은 색보정이나 서브 화소 단위로 무라가 보상되는 경우에, 동일 위치와 동일 계조에서 EEPROM 별로 다르게 설정되는 한편, 휘도 보정이나 적, 녹 및 청의 3 개 서브화소를 포함한 화소 단위로 무라가 보상되는 경우에, 동일 위치와 동일 계조에서 EEPROM들 각각에서 동일하게 설정된다.

위치 판단부(71)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.

계조 판단부(72R, 72G, 72B)는 적(R), 녹(G), 청(B)의 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.

어드레스 생성부(73R, 73G, 73B)는 EEPROM(53R, 53G, 53B)의 무라 위치 데이터(PD)를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터(CD)를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53R, 53G, 53B)에 공급한다.

어드레스에 따라 EEPROM(53R, 53G, 53B)으로부터 출력되는 무라 보상 데이터(CD)는 연산기(74R, 74G, 74B)에 공급된다.

연산기(74R, 74G, 74B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 무라 보상 데이터(CD)를 가산 또는 감산하여 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(74R, 74G, 74B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 무라 보상 데이터(CD)를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.

이러한 무라 보상회로(51)에 의한 무라 보상 결과의 일예로는 도 8과 R 보상데이터, G 보상 데이터 및 B 보상 데이터가 동일하게 '1'로 설정되어 비무라 위치보다 1 계조 낮은 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 각 색에서 동일하게 1씩 증가시켜 무라 위치의 휘도를 보상할 수 있다. 또한, 무라 보상회로(51)에 의한 무라 보상 결과의 다른 예로는 도 9와 같이 R 보상 데이터는 '1'로, G 및 B 보상 데이터는 '0'으로 설정되어 비무라 위치보다 적색의 순도가 낮은 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 색차를 보상할 수도 있다.

평판표시패널(60)의 한 화소는 도 10a와 같이 적(R), 녹(G), 청(B)의 3 개 서브화소를 포함할 수도 있지만, 도 10b와 같이 적(R), 녹(G), 청(B), 및 백(W)의 4 개 서브화소를 포함할 수도 있다.

도 10b와 같은 화소 배치에서 무라 위치의 백색 데이터(W)를 변조하기 위하여, 본 발명의 제2 실시예에 따른 무라 보상회로(51)는 도 11과 같이 계조 판단부(72W), 어드레스 생성부(73W), 및 연산기(74W)를 더 구비한다. 그리고 EEPROM(53)은 무라 위치에서의 백색 데이터에 대한 보상 데이터가 룩업 테이블 형태로 저장되는 제3 EEPROM(53W)을 더 구비한다. 이렇게 백색 데이터(Wi)를 보상하게 되면, 무 라위치에서의 휘도 보상이 더 쉽게 될 수 있다. 한편, 백색 데이터(Wi)는 적, 녹, 및 청색의 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변수로 하여 산출되는 휘도정보(Y)로부터 결정된다.

도 12는 본 발명의 제3 실시예에 따른 무라 보상회로(51)와 EEPROM(53Y)을 나타낸다.

도 12를 참조하면, 본 발명에 따른 무라 보상회로(51)는 RGB to YUV 변환기(120), 위치 판단부(121), 계조 판단부(122), 어드레스 생성부(123), 연산기(124), 및 YUV to RGB 변환기(125)를 구비한다. 그리고 EEPROM(53Y)은 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도정보(Yi)를 미세하게 변조하기 위한 위치별, 계조별 무라 휘도 보상 데이터들이 저장된다.

RGB to YUV 변환기(120)는 m/m/m 비트의 R/G/B 데이터를 가지는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변수로 하는 아래의 수학식 1 내지 수학식 3을 이용하여 n/n/n(n은 m보다 큰 정수) 비트의 휘도정보(Yi)와 색차정보(UiVi)를 산출한다.

Yi = 0.299Ri + 0.587Gi + 0.114Bi

Ui = -0.147Ri - 0.289Gi + 0.436Bi = 0.492(Bi - Y)

Vi = 0.615Ri - 0.515Gi - 0.100Bi = 0.877(Ri - Y)

위치 판단부(121)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.

계조 판단부(122)는 RGB to YUV 변환기(120)로부터의 휘도정보(Yi)를 기반으로 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.

어드레스 생성부(127)는 EEPROM(53Y)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 휘도 보상 데이터를 읽어 내기 위한 리드 어드레스를 생성하여 EEPROM(53Y)에 공급한다.

어드레스에 따라 EEPROM(53Y)으로부터 출력되는 무라 휘도 보상 데이터는 연산기(124)에 공급된다.

연산기(124)는 RGB to YUV 변환기(120)로부터의 n 비트 휘도 정보(Yi)에 EEPROM(53Y)으로부터의 무라 휘도 보상 데이터를 가산 또는 감산하여 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도를 변조한다. 여기서, 연산기(124)는 가산기, 감산기 이외에도 n 비트 휘도 정보(Yi)에 무라 휘도 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.

이렇게 연산기(124)에 의해 변조된 휘도 정보(Yc)는 확장된 n 비트의 휘도정보(Yi)를 증감시키므로 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도를 소수부까지 미세하게 조정할 수 있다.

YUV to RGB 변환기(125)는 연산기(124)에 의해 변조된 휘도정보(Yc)와 RGB to YUV 변환기(120)로부터의 색차정보(UiVi)를 변수로 하는 아래의 수학식 4 내지 수학식 6을 이용하여 m/m/m 비트의 변조된 데이터(Rc/Gc/Bc)를 산출한다.

R = Yc + 1.140Vi

G = Yc - 0.395Ui - 0.581Vi

B = Yc + 2.032Ui

이와 같이 본 발명의 제3 실시예에 따른 무라 보상회로는 사람의 눈이 색상차보다는 휘도차에 민감한 점에 착안하여 무라위치에 표시될 R/G/B 비디오 데이터를 휘도성분과 색차성분으로 변환하고, 이 중 휘도정보를 포함하는 Y 데이터의 비트 수를 확장하여 무라위치의 휘도를 조절함으로써, 평판표시장치의 무라위치에서 휘도의 미세조절을 가능하게 한다.

본 발명의 제4 내지 제6 실시예에 따른 무라 보상회로(51)는 미세하게 화질을 조정하는 방법으로 알려진 프레임 레이트 콘트롤(Frame rate control ; FRC)와 디더링(Dithering)을 이용하여 무라 위치에 표시될 데이터를 미세하게 조정한다.

프레임 레이트 콘트롤과 디더링 방법에 대하여 도 13 내지 15를 참조하여 설명하기로 한다.

프레임 콘트롤은 '0' 계조와 1 계조가 4 개의 프레임 동안 순차적으로 표시되는 하나의 화소를 가정할 경우, 도 13의 (a)와 같이 그 화소가 3 개의 프레임 동안 0 계조를 표시하는 한편, 나머지 1 개의 프레임 동안 1 계조를 표시하면 관찰자 는 망막의 적분효과로 인하여 4 개의 프레임 동안 1/4계조를 느끼게 된다. 이와 달리, 도 13의 (b)와 같이 동일 화소가 2 개의 프레임 동안 0 계조를 표시하는 한편, 나머지 2 개의 프레임 동안 1 계조를 표시하면 관찰자는 망막의 적분효과로 인하여 4 개의 프레임 동안 1/2계조를 느끼게 되며, 도 13의 (c)와 같이 동일 화소가 1 개의 프레임 동안 0 계조를 표시하는 한편, 나머지 3 개의 프레임 동안 1 계조를 표시하면 관찰자는 망막의 적분효과로 인하여 4 개의 프레임 동안 3/4계조를 느끼게 된다.

디더링 방법은 4 개의 화소들(P1, P2, P3, P4)을 포함한 단위 화소 윈도우를 가정할 경우, 도 14의 (a)와 같이 그 단위 화소 윈도우 내에서 3 개의 화소들(P1, P3, P4)이 0 계조를 표시하고, 나머지 1 개의 화소(P2)가 1 계조를 표시하면 해당 프레임기간 동안 관찰자는 단위 화소 윈도우에서 1/4 계조를 느끼게 된다. 이와 달리, 도 14의 (b)와 같이 단위 화소 윈도우 내에서 2 개의 화소들(P1, P4)이 0 계조를 표시하고, 나머지 2 개의 화소(P2, P3)가 1 계조를 표시하면 해당 프레임기간 동안 관찰자는 단위 화소 윈도우에서 1/2 계조를 느끼게 되며, 도 14의 (c)와 같이 단위 화소 윈도우 내에서 1 개의 화소(P1)가 0 계조를 표시하고, 나머지 3 개의 화소들(P2, P3, P4)이 1 계조를 표시하면 해당 프레임기간 동안 관찰자는 단위 화소 윈도우에서 3/4 계조를 느끼게 된다.

본 발명에서는 프레임 레이트 콘트롤과 디더링 각각을 이용할 뿐만 아니라, 프레임 레이트 콘트롤에서 발생되는 플리커 현상과 디더링에서 나타나는 해상도 저하를 줄이기 위하여, 도 15와 같이 프레임 레이트 콘트롤과 디더링을 혼용하여 무 라 위치에서의 데이터를 미세하게 조정한다.

도 15를 참조하면, 4 개의 화소들(P1, P2, P3, P4)을 포함한 단위 화소 윈도우를 4 개의 프레임 동안 순차적으로 표시하는 경우를 가정하면, 도 15의 (a)와 같이 단위 화소 윈도우가 4 개의 프레임 동안 1 계조가 표시되는 한 개의 화소들을 매 프레임마다 다르게 하면서 1/4 계조를 표시하면 관찰자는 플리커와 해상도 저하를 거의 느끼지 않고 4 개의 프레임 동안 단위 화소 윈도우의 계조를 1/4계조로 느끼게 된다. 이와 달리, 도 15의 (b), (c)와 같이 단위 화소 윈도우가 4 개의 프레임 동안 1 계조가 표시되는 두 개 또는 세 개의 화소들을 매 프레임마다 다르게 하면서 1/2 계조 또는 3/4 계조를 표시하면 관찰자는 플리커와 해상도 저하를 거의 느끼지 않고 4 개의 프레임 동안 단위 화소 윈도우의 계조를 1/2 계조 또는 3/4 계조로 느끼게 된다.

본 발명에 있어서, 프레임 레이트 콘트롤의 프레임 수나 디더링에 있어서의 단위 화소 윈도우에 포함된 화소 수는 필요에 따라 다양하게 조정 가능하다.

도 16은 본 발명의 제4 실시예에 따른 무라 보상회로(51)와 EEPROM(53)를 나타낸다.

도 16을 참조하면, 무라 보상회로(51)는 위치 판단부(161), 계조 판단부(162R, 162G, 162B), 어드레스 생성부(163R, 163G, 163B), 및 FRC 제어기(164R, 64G, 164B)을 구비한다. 그리고 EEPROM(53)은 적(R), 녹(G), 청(B) 별로 무라 보상 데이터(CD)와 그 무라 위치 데이터(PD)를 저장하는 제1 내지 제3 EEPROM(53FR, 53FG, 53FB)을 포함한다.

위치 판단부(161)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.

계조 판단부(162R, 162G, 162B)는 적(R), 녹(G), 청(B)의 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.

어드레스 생성부(163R, 163G, 163B)는 EEPROM(53R, 53G, 53B)의 무라 위치 데이터(PD)를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터(CD)를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53FR, 53FG, 53FB)에 공급한다.

어드레스에 따라 EEPROM(53FR, 53FG, 53FB)으로부터 출력되는 무라 보상 데이터(CD)는 FRC 제어기(164R, 164G, 164B)에 공급된다.

FRC 제어기(164R, 164G, 164B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 EEPROM(53FR, 53FG, 53FB)으로부터의 무라 보상 데이터(CD)를 증감하여 무라위치에 표시될 데이터를 변조하되, 도 13과 같이 무라 보상값에 따라 무라 보상 데이터(CD)가 증감되는 프레임 개수와 프레임 순서를 다르게 하여 무라 보상 데이터(CD)를 다수의 프레임에 분산시킨다. 예컨대, 무라 위치에 보상될 보상값으로 설정되는 무라 보상 데이터(CD)가 0.5 계조이면, FRC 제어기(164R, 164G, 164B)는 4 개의 프레임 중 2 개의 프레임 기간 동안 해당 무라 위치 화소의 데이터에 '1' 계조를 가산하여 무라 위치에 표시될 데이터(Ri/Gi/Bi)의 무라 정도 0.5 계조를 보상한다. 이러한 FRC 제어기(164R, 164G, 164B)는 도 17과 같은 회로 구성을 가진다.

도 17은 적색 데이터를 보정하기 위한 제1 FRC 제어기(164R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC 제어기(164G, 164B)는 제1 FRC 제어기(164R)와 실질적으로 동일한 회로 구성을 가진다.

도 17을 참조하면, 제1 FRC 제어기(164R)는 보상값 판정부(171), 프레임 수 감지부(172), 및 연산기(173)를 구비한다.

보상값 판정부(171)는 R 보상값을 판정하고 그 보상값을 프레임 수에 따라 나누어진 값으로 FRC 데이터(FD)를 발생한다. 예를 들어, 4 개의 프레임을 FRC의 한 프레임 그룹으로 할 때 R 무라 보상 데이터 '00'은 0계조, R 무라 보상 데이터 '01'은 1/4계조, R 무라 보상 데이터 '10'은 1/2계조, '11'은 3/4계조에 대한 보상값으로 인식하도록 미리 설정되었다면, 보상값 판정부(171)는 R 무라 보상 데이터 '01'을 해당 무라 위치의 데이터의 표시 계조에 1/4 계조를 가산할 데이터로 판정한다. 이와 같이 R 무라 보상 데이터의 계조가 판정되면, 보상값 판정부(171)는 해당 무라 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 1/4계조를 보상하기 위하여, 도 13의 (a)에서 보는 바와 같이 제1 내지 제4 프레임 중 어느 한 프레임에 1 계조가 가산되도록 가산될 한 프레임 기간에 '1'의 FRC 데이터(FD)를 발생하고, 나머지 3 개 프레임 기간 동안 '0'의 FRC 데이터(FD)를 발생한다.

프레임 수 감지부(172)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(172)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.

연산기(173)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 데이터(FD)로 증감하여 보정된 디지털 비디오 데이터(Rc)를 발생한다.

본 발명의 제3 실시예에 따른 무라 보상회로(51)와 EEPROM(53)은 입력 R, G, B 디지털 비디오 데이터가 각각 8 비트이고 4 개의 프레임기간을 한 프레임 그룹으로 하여 보상값을 시간적으로 분산시키는 것으로 가정할 때 1021 계조로 세분화하여 무라 위치에 표시될 데이터를 세밀하게 보정할 수 있다.

도 18은 본 발명의 제5 실시예에 따른 무라 보상회로(51)와 EEPROM(53)를 나타낸다.

도 18을 참조하면, 무라 보상회로(51)는 위치 판단부(181), 계조 판단부(182R, 182G, 182B), 어드레스 생성부(183R, 183G, 183B), 및 디더링 제어기(184R, 184G, 184B)을 구비한다. 그리고 EEPROM(53)은 적(R), 녹(G), 청(B) 별로 무라 보상 데이터(CD)와 그 무라 위치 데이터(PD)를 저장하는 제1 내지 제3 EEPROM(53DR, 53DG, 53DB)을 포함한다.

위치 판단부(181)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.

계조 판단부(182R, 182G, 182B)는 적(R), 녹(G), 청(B)의 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.

어드레스 생성부(183R, 183G, 183B)는 EEPROM(53DR, 53DG, 53DB)의 무라 위치 데이터(PD)를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무 라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터(CD)를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53DR, 53DG, 53DB)에 공급한다.

어드레스에 따라 EEPROM(53DR, 53DG, 53DB)으로부터 출력되는 무라 보상 데이터(CD)는 디더링 제어기(184R, 184G, 184B)에 공급된다.

디더링 제어기(184R, 184G, 184B)는 EEPROM(53DR, 53DG, 53DB)로부터의 무라 보상 데이터(CD)를 다수의 화소를 포함한 단위 화소 윈도우의 각 화소들에 분산하여 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.

도 19는 적색 데이터를 보정하기 위한 제1 디더링 제어기(184R)를 상세히 나타낸다. 한편, 제2 및 제3 디더링 제어기(184G, 184B)는 제1 디더링 제어기(184R)와 실질적으로 동일한 회로 구성을 가진다.

도 19를 참조하면, 제1 디더링 제어기(184R)는 보상값 판정부(191), 화소 위치 감지부(192), 및 연산기(193)를 구비한다.

보상값 판정부(191)는 R 보상값을 판정하고 그 보상값을 단위 화소 윈도우 내에 포함된 화소들에 분산될 값으로 디더링 데이터(DD)를 발생한다. 이 보상값 판정부(191)에는 R 보상값에 따라 디더링 데이터(DD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(191)는 2진 데이터로 표현되는 R 보상값이 '00'이면 단위 화소 윈도우의 보상값을 1/4 계조로, R 보상값이 '10'이면 1/2 계조로, R 보상값이 '11'이면 3/4 계조로 디더 보상값을 인식하도록 미리 프로그래밍되어 있다. 따라서, 보상값 판정부(191)는 단위 화소 윈도우에 4 개의 화소들이 포함되어 있고 R 보상값이 '01'이면 그 단위 화소 윈도우 내의 한 화소 위치에서 '1' 을 디더링 데이터(DD)로 발생하는 반면, 나머지 3 개의 화소 위치들에서 '0'을 디더링 데이터(DD)로 발생한다. 이러한 디더링 데이터(DD)는 연산기(132)에 의해 도 14와 같이 입력 디지털 비디오 데이터에 단위 화소 윈도우 내의 화소 위치별로 증감된다.

화소 위치 감지부(192)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 화소 위치를 감지한다. 예를 들어, 화소 위치 감지부(192)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 화소 위치를 감지할 수 있다.

연산기(173)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 디더링 데이터(DD)로 증감하여 보정된 디지털 비디오 데이터(Rc)를 발생한다.

본 발명의 제4 실시예에 따른 무라 보상회로(51)와 EEPROM(53)은 단위 화소 윈도우를 4 개의 화소들로 구성한다고 가정할 때 R, G, B 각각에 대하여 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.

도 20은 본 발명의 제6 실시예에 따른 무라 보상회로(51)와 EEPROM(53)를 나타낸다.

도 20을 참조하면, 무라 보상회로(51)는 위치 판단부(201), 계조 판단부(202R, 202G, 202B), 어드레스 생성부(203R, 203G, 203B), 및 FRC & 디더링 제어기(204R, 204G, 204B)을 구비한다. 그리고 EEPROM(53)은 적(R), 녹(G), 청(B) 별로 무라 보상 데이터(CD)와 그 무라 위치 데이터(PD)를 저장하는 제1 내지 제3 EEPROM(53FDR, 53FDG, 53FDB)을 포함한다.

위치 판단부(201)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.

계조 판단부(202R, 202G, 202B)는 적(R), 녹(G), 청(B)의 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.

어드레스 생성부(203R, 203G, 203B)는 EEPROM(53FDR, 53FDG, 53FDB)의 무라 위치 데이터(PD)를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터(CD)를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(53FDR, 53FDG, 53FDB)에 공급한다.

FRC & 디더링 제어기(204R, 204G, 204B)는 EEPROM(53FDR, 53FDG, 53FDB)로부터의 무라 보상 데이터(CD)를 다수의 화소를 포함한 단위 화소 윈도우의 각 화소들에 분산하고, 또한, 무라 보상 데이터(CD)를 다수의 프레임기간으로 분산시켜 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.

도 21은 적색 데이터를 보정하기 위한 제1 FRC & 디더링 제어기(204R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC & 디더링 제어기(204G, 204B)는 제1 FRC & 디더링 제어기(204R)와 실질적으로 동일한 회로 구성을 가진다.

도 21을 참조하면, 제1 FRC & 디더링 제어기(204R)는 보상값 판정부(211), 프레임 수 감지부(223), 화소 위치 감지부(224), 및 연산기(222)를 구비한다.

보상값 판정부(221)는 R 보상값을 판정하고 그 보상값을 단위 화소 윈도우 내에 포함된 화소들과 다수의 프레임기간 동안 분산될 값으로 FRC & 디더링 데이터(FDD)를 발생한다. 이 보상값 판정부(221)에는 R 보상값에 따라 FRC & 디더링 데이터(FDD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(221)는 R 무라 보상 데이터가 '00'이면 0 계조, '01'이면 1/4 계조, '10'이면 1/2 계조, '11'이면 3/4 계조에 대한 보상값으로 인식하도록 미리 프로그래밍되어 있다. R 무라 보상 데이터가 '01'이고, 4 개의 프레임기간을 FRC 프레임 그룹으로 하고 4 개의 화소를 디더링의 단위 화소 윈도우로 구성한다고 가정하면, 보상값 판정부(221)는 도 15와 같이 4 개의 프레임 기간 동안 단위 화소 윈도우 내에서 1 개의 화소 위치에 '1'을 FRC & 디더링 데이터(FDD)로 발생하고 나머지 3 개의 화소 위치에 '0'을 FRC & 디더링 데이터(FDD)으로 발생하되, '1'이 발생되는 화소의 위치를 매 프레임마다 변경시킨다.

프레임 수 감지부(223)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(223)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.

화소 위치 감지부(224)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 화소 위치를 감지한다. 예를 들어, 화소 위치 감지부(192)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 화소 위치를 감지할 수 있다.

연산기(222)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC & 디더링 데이터 (FDD)로 증감하여 보정된 디지털 비디오 데이터(Rc)를 발생한다.

본 발명의 제5 실시예에 따른 무라 보상회로(51)와 EEPROM(53)은 단위 화소 윈도우를 4 개의 화소들로 구성하고 4 개의 프레임기간을 한 FRC 프레임 그룹이라고 가정할 때 R, G, B 각각에 대하여 플리커와 해상도 저하가 거의 없이 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.

상술한 바와 같이 본 발명에 따른 평판표시장치의 제조방법 및 장치는 제조공정 중에 무라 크기나 형상에 관계없이 전기적인 보상 데이터로 무라를 보상할 수 있음은 물론이거니와, 무라의 휘도와 색도를 세밀하게 보상할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (34)

1. 평판표시장치의 검사공정에서 상기 평판표시장치의 데이터전극들에 테스트 데이터와 테스트 스캔신호를 공급하여 상기 평판표시장치를 검사하는 단계와;

   상기 평판표시장치의 무라 판정공정에서 상기 평판표시장치를 검사하는 검사장치의 검사 결과 상기 평판표시장치의 무라위치를 판정하고 상기 무라위치에서의 무라 정도를 판정하며 상기 무라 정도를 보상하기 위한 보상 데이터들을 결정하는 단계; 및

   상기 평판표시장치의 무라 보상 데이터 기록공정에서 상기 무라 정도를 보상하기 위한 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 단계를 포함하고;

   상기 평판표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 상기 보상 데이터로 변조된 데이터를 이용하여 상기 데이터라인들을 구동하기 위한 데이터 구동회로와; 상기 게이트라인들에 스캔펄스를 공급하기 위한 게이트 구동회로와; 상기 구동회로들을 제어하고 상기 보상 데이터를 상기 데이터 구동회로에 공급하기 위한 타이밍 콘트롤러; 및 상기 메모리에 접속되어 상기 무라위치에 표시될 데이터를 상기 보상 데이터로 변조하기 위한 보상회로를 더 포함하고;

   상기 보상회로는 상기 타이밍 콘트롤러에 내장되며, 상기 무라위치에 표시될 m 비트의 적, m 비트의 녹 및 m 비트의 청색의 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보와 색차정보를 추출하고, 상기 보상 데이터를 이용하여 상기 n 비트의 휘도정보가 증가 또는 감소되도록 변조하고, 상기 변조된 n 비트의 휘도정보와 상기 색차정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 것을 특징으로 하는 평판표시장치의 제조방법.
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서,

   상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
6. 제 5 항에 있어서,

   상기 메모리는 EEPROM을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
7. 삭제
8. 삭제
9. 제 1 항에 있어서,

   상기 보상회로는

   상기 무라위치에 표시될 데이터를 상기 보상 데이터로 증감하는 것을 특징으로 하는 평판표시장치의 제조방법.
10. 삭제
11. 제 1 항에 있어서,

    상기 보상 데이터는 상기 무라위치의 위치별, 상기 무라위치에 표시될 데이터의 계조별로 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 평판표시장치의 검사공정에서 상기 평판표시장치의 데이터전극들에 테스트 데이터와 테스트 스캔신호를 공급하여 상기 평판표시장치를 검사하는 검사장치와;

    상기 평판표시장치의 무라 판정공정에서 상기 검사장치의 검사 결과 상기 평판표시장치의 무라위치를 판정하고 상기 무라위치에서의 무라 정도를 판정하며 상기 무라 정도를 보상하기 위한 보상 데이터들을 결정하는 무라 판정장치; 및

    상기 평판표시장치의 무라 보상 데이터 기록공정에서 상기 무라 정도를 보상하기 위한 보상 데이터들을 상기 평판표시장치의 데이터 변조용 메모리에 저장하는 메모리 기록장치를 구비하고;

    상기 평판표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 상기 보상 데이터로 변조된 데이터를 이용하여 상기 데이터라인들을 구동하기 위한 데이터 구동회로와; 상기 게이트라인들에 스캔펄스를 공급하기 위한 게이트 구동회로와; 상기 구동회로들을 제어하고 상기 보상 데이터를 상기 데이터 구동회로에 공급하기 위한 타이밍 콘트롤러; 및 상기 메모리에 접속되어 상기 무라위치에 표시될 데이터를 상기 보상 데이터로 변조하기 위한 보상회로를 더 포함하고;

    상기 보상회로는 상기 타이밍 콘트롤러에 내장되며, 상기 무라위치에 표시될 m 비트의 적, m 비트의 녹 및 m 비트의 청색의 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보와 색차정보를 추출하고, 상기 보상 데이터를 이용하여 상기 n 비트의 휘도정보가 증가 또는 감소되도록 변조하고, 상기 변조된 n 비트의 휘도정보와 상기 색차정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 것을 특징으로 하는 평판표시장치의 제조장치.
19. 삭제
20. 삭제
21. 삭제
22. 제 18 항에 있어서,

    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 제조장치.
23. 제 22 항에 있어서,

    상기 메모리는 EEPROM을 포함하는 것을 특징으로 하는 평판표시장치의 제조장치.
24. 삭제
25. 삭제
26. 제 18 항에 있어서,

    상기 보상회로는

    상기 무라위치에 표시될 데이터를 상기 보상 데이터로 증감하는 것을 특징으로 하는 평판표시장치의 제조장치.
27. 삭제
28. 제 18 항에 있어서,

    상기 보상 데이터는 상기 무라위치의 위치별, 상기 무라위치에 표시될 데이터의 계조별로 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조장치.
29. 삭제
30. 삭제
31. 삭제
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