JP3470586B2 - 表示用マトリクス基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、液晶表示装置等に
用いられる表示用マトリクス基板の製造方法に関する。 【０００２】 【従来の技術】一般に、分子配列が固体のような一定の
秩序を保ちながら、その一方では液体のように流動性を
有し、電界に対して容易に配列を変えて光学的性質の変
化として現れる液晶を用いた装置として、液晶表示装置
が知られている。この液晶表示装置は、共通電極とこれ
に対向して配置した個別に制御可能な画素電極を有する
マトリクス基板との間に液晶を封じ込め、画素電極に選
択的にデータ信号を印加することにより、対応する画素
電極間の液晶の光学的特性を変化させるようになってい
る。この種の液晶表示装置は、一般的には透過型の液晶
表示装置と反射型の液晶表示装置とに大別され、透過型
の液晶表示装置は、光学系の構成が比較的簡単になるの
でコストダウンを図り易いメリットがある反面、表示パ
ネルを小型化すると、画素電極を選択するスイッチング
トランジスタや配線の占める面積割合が増えて開口率が
下がり、画像の明るさが低下して暗くなるという欠点が
有る。 【０００３】これに対して、例えば特公昭５７−３９４
２２号公報や特開平４−３３８７２１号公報等に開示さ
れたような反射型の液晶表示装置は、反射画素電極の下
にスイッチングトランジスタや配線を配置できるので、
表示パネルを小型化しても開口率が下がらず、明るい画
像を得ることができる。従って、拡大投影方式の液晶表
示装置では、小型高密度の反射型の表示パネルが適して
いる。ここで、従来の液晶表示装置の一例として、ＭＯ
Ｓ型トランジスタを用いた反射型液晶表示装置について
説明する。図８は一般的な液晶表示装置のマトリクス状
の画素と、動作のための走査回路を示す回路図であり、
図９は表示用マトリクス基板の単位画素部分の断面図で
ある。 【０００４】図１７において、１は例えばＭＯＳ型トラ
ンジスタよりなるスイッチング素子であり、ガラス基板
或いはシリコン基板上に縦横にマトリクス状に多数配列
されている。このスイッチング素子１のソース８或いは
ドレイン７には画素電極２及び画素電極２と端子の一方
を共通にする電荷蓄積用のコンデンサ３が接続されてい
る。スイッチング素子２のゲート電極４には選択信号を
流すゲート線Ｘｉ が接続され、画素電極２に接続され
ていないソース８或いはドレイン７には映像信号などを
流す信号線Ｙｊが接続されている。ゲート線Ｘｉ はＸ
方向走査回路Ｘｓｃｎにより駆動され、信号線ＹｊはＹ
方向走査回路Ｙｓｃｎにより駆動される。尚、図示例に
おいては、ソース８に画素電極２が接続されている場合
を示す。 【０００５】各画素電極２には、対向させて透明な共通
電極５が設けられており、この共通電極５と画素電極２
との間に液晶６を封じ込めて、各電極毎に画素を形成し
ている。この素子の動作は、例えばゲート線Ｘｉを介し
てゲート電極４に選択信号が印加されると、ＭＯＳ型ト
ランジスタよりなるスイッチング素子１はオンとなり、
信号線Ｙｊの映像信号はスイッチング素子１を通ってコ
ンデンサ３を充電すると同時に画素電極２にも印加され
る。 【０００６】ここで、ゲート線Ｘｉの信号が０になって
非選択になっても対応するコンデンサ３に貯えられた電
荷により画素電極２の電位は保持される。この間、液晶
６には、画素電極２と共通電極５との間の電位差が印加
され、この電圧により液晶の光透過率が変化し、従っ
て、この電位差を制御することにより電気信号を変調さ
れた光信号に変換することができる。このような単位画
素をマトリクス状に配列し、縦方向、及び横方向に信号
を走査することにより、画像を形成することが可能とな
る。この走査方法は、例えばゲート線Ｘｉに沿ったＸ方
向にスイッチング素子１を一斉にオンさせて、映像信号
をコンデンサ３に書き込み、Ｙ方向に順次走査する。 【０００７】次に、図１８も参照して単位画素部分の構
造を詳しく説明する。上記ＭＯＳ型トランジスタよりな
るスイッチング素子１は、ゲート電極４、ドレイン７、
ソース８により構成され、ゲート電極４はゲート酸化膜
９を介して設けられ、例えば多結晶シリコンによりＸ方
向のゲート線Ｘｉとして配線される（図１７参照）。ま
た、ドレイン７は、Ｙ方向に伸びる信号線Ｙｊに接続さ
れる（図１７参照）。ソース８の隣には、基板としての
単結晶シリコン基板１０とコンデンサ電極１１との間
に、例えばＳｉＯ₂ の絶縁膜１２を挟むことで電荷蓄積
用のコンデンサ３が形成されており、このコンデンサ電
極１１がソース８に接続されている。画素電極２は、上
記スイッチング素子１及びコンデンサ３の上方に、例え
ば絶縁膜１３を介して形成されており、上記画素電極２
とソース８は、絶縁膜１３の厚さ方向に設けた、電気的
接続のための開口部１４（図中、破線で囲まれている）
を介して電気的に接続されている。 【０００８】また、画素電極２は例えばアルミニウムの
ような読み出し光の反射率が高い材料で作られている。
このように形成された表示用マトリクス基板１５の表面
に対向させて、これより僅かな間隔Ｌ１を隔てて、表面
（図中下面）に透明な共通電極５を被着形成した透明ガ
ラス１６が設けられており、この共通電極５と、画素電
極２の対向表面にそれぞれ配向膜１７、１８を形成して
両電極２、５間に液晶６を封じ込めることにより、液晶
パネルが形成され、これにより反射型の液晶表示装置が
得られる。そして、透明ガラス１６の上方より来る入射
光１９は、液晶６中を通過した後、画素電極２の表面で
反射して変調光２０として出ていくことになる。 【０００９】 【発明が解決しようとする課題】ところで、実用上十分
な画像品質を得るためには白黒では画素は少ないもので
３０万画素（６４０×４８０画素）、カラーで高品質の
画像を得るためには数百万画素が必要であり、これに対
応させて、同数のスイッチング素子としてのトランジス
タを形成する必要がある。現在の半導体プロセスにおい
ては、数百万画素のトランジスタを形成する場合、トラ
ンジスタの形成不良などによりある程度の不良のトラン
ジスタが発生することは避けられない。 【００１０】表示用マトリクス基板において、トランジ
スタが不良になると輝点、或いは黒点の欠陥が発生する
ため、表示品質を落とす結果となる。数百万画素の表示
用マトリクス基板の製造においては現状ではコストが高
く、欠陥が発生した表示用マトリクス基板をすべて不良
として扱うことは、更にコストが増大する結果となる。
そのため、一般的には、不良画素を修正する、或いは目
立たなくする工夫が提案されている。このような不良画
素に関しては、例えばスイッチング素子であるトランジ
スタ及び信号線、ゲート線のマトリクスを形成した時点
で、表示用マトリクス基板に駆動信号を与え、映像信号
を入力し、その映像信号の電流応答を基板の駆動信号と
同期させることにより、欠陥部位を同定することができ
る。 【００１１】欠陥画素を修正する、或いは目立たなくす
る工夫として具体的には、（１）不良画素電極に相当す
る部分についてガラス基板を黒く塗りつぶす方法、
（２）光学エネルギ或いは熱エネルギにより不良画素部
分の液晶を除去する方法（特公平７−４６１８１号公
報）、（３）基板内に検査端子を設け、検査結果により
不良箇所をレーザで溶断する方法（特公平７−７８６７
３号公報）、（４）トランジスタの走査電極、信号入力
端子をレーザで切断し、レーザにより隣の画素と電気的
に接続する方法（特公平４−３９０５５号公報）などが
あげられる。 【００１２】しかしながら、上述したような各種の方法
は、以下に示すような問題点がある。すなわち、上記
（１）のように不良画素を常に黒点とする場合は、表示
画像が暗い場合は目立たないが、明るいときは目立って
しまう。また、上記（２）のように不良画素部分の液晶
を除去する場合は、画素面積が小さいときは不良画素部
分のみをねらって除去することが困難であり、また、該
当画素周辺が熱によりダメージを受ける危険性がある。
更に、上記（３）及び（４）のように、レーザで溶断す
る場合は、熱によるダメージを受けたり、また溶断によ
り該当画素は動作しなくなるため、該当画素の輝度は不
定となる。 【００１３】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的は、欠陥スイッチング素子が存在してもその影響度を
最小限に抑えて使用することができる表示用マトリクス
基板の製造方法を提供することにある。 【００１４】 【課題を解決するための手段】本発明者は、実際に表示
用マトリクス基板を作成すると、不良画素の原因は、ト
ランジスタ形成不良により該当画素トランジスタのゲー
トが信号線（ドレイン）とショートし、映像信号が画素
電極に到達しない場合が６割以上を占めることを確認し
たこと、及び欠陥測定により得られた画像欠陥情報を元
に、欠陥トランジスタ部位に相当する画素電極を、本来
接続すべき欠陥トランジスタと接続せず、隣接する正常
なトランジスタに接続された画素電極に接続することに
より、その欠陥の影響度を最小限に抑えながら使用する
ことができる、という知見を得ることにより、本発明に
至ったものである。 【００１５】本発明の関連技術は、基板上にマトリクス
状に複数の画素電極を配置し、前記個々の画素電極に対
してスイッチング素子を配置し、前記個々のスイッチン
グ素子を順次動作させて前記画素電極に電圧を印加する
ことにより画像を表示させるようにした表示用マトリク
ス基板において、予め前記スイッチング素子の動作を検
査し、このスイッチング素子の内の不良なスイッチング
素子に対応する画素電極を、この画素電極に隣接する正
常なスイッチング素子の画素電極と電気的に接続させた
ものである。 【００１６】これにより、不良な欠陥スイッチング素子
の画素電極は、これに隣接する正常なスイッチング素子
の画素電極に電気的に接続された状態となり、隣接する
正常な画素電極と同一の動作をすることになる。従っ
て、欠陥画素が存在しなくても、表示画像に対する悪影
響を最小限に抑制して、その表示品質が劣化することを
防止することができる。 【００１７】本発明の関連技術は、基板上にマトリクス
状に複数の画素電極を配置し、前記個々の画素電極に対
してスイッチング素子を配置し、前記個々のスイッチン
グ素子を順次動作させて前記画素電極に電圧を印加する
ことにより画像を表示させるようにした表示用マトリク
ス回路において、不良なスイッチング素子の画素電極に
隣接して前記不良なスイッチング素子に電気的に接続さ
れた正常な画素電極と、前記不良な画素電極に関する位
置情報を記憶する欠陥画素記憶手段と、この欠陥画素記
憶手段に記憶された位置情報に基づいて前記不良な画素
電極の映像信号を一時的に記憶する一時記憶手段と、前
記隣接する正常な画素電極の表示時にこの画素電極用の
映像信号と前記一時記憶手段から読み出した前記不良な
スイッチング素子の画素電極用の映像信号とに基づい
て、前記隣接する正常な画素電極へ供給される映像信号
を求める信号変換手段とを備えるようにしたものであ
る。これによれば、欠陥（不良）画素に隣接した正常画
素を表示する際に、信号変換手段は、欠陥画素へ供給さ
れるべき映像信号と、当該正常画素へ供給されるべき映
像信号とを加味して新たな映像信号を求めるようにして
いるので、１画素単位或いは１ライン単位の高解像度を
確保することが可能となる。 【００１８】本発明の関連技術は、基板上にマトリクス
状に複数の画素電極を配置し、前記個々の画素電極に対
してスイッチング素子を配置し、前記個々のスイッチン
グ素子を順次動作させて前記画素電極に電圧を印加する
ことにより画像を表示させるようにした表示用マトリク
ス回路において、不良なスイッチング素子の画素電極に
隣接して前記不良なスイッチング素子に電気的に接続さ
れた正常な画素電極と、前記不良な画素電極に関する位
置情報を記憶する欠陥画素記憶手段と、映像信号を一時
的に記憶する一時記憶手段と、前記不良なスイッチング
素子の画素電極の周辺の画素電極に対する映像信号の状
態を判断する状態判断手段と、前記隣接する正常な画素
電極の表示時に、前記状態判断手段の判断結果に応じ
て、前記隣接する正常な画素電極用の映像信号と前記一
時記憶手段から読み出した前記不良なスイッチング素子
の画素電極用の映像信号とに基づいて、前記隣接する正
常な画素電極へ供給する映像信号を求める信号変換手段
とを備えるようにしたものである。 【００１９】これによれば、欠陥画素の周辺の画素に対
する映像信号の状態、例えば階調度を判断し、信号変換
手段は、この判断結果に応じて欠陥画素の映像信号とこ
れに隣接する正常画素の映像信号とを加味して新たな映
像信号を求め、これを隣接正常画素へ供給するようにし
ている。例えば、周辺画素の映像信号が１つでも中間調
の場合には、欠陥画素用の映像信号と隣接する正常な画
素用の映像信号を加算して２で割って形成した新たな映
像信号を隣接する正常な画素に供給し、これに対して、
周辺画素の映像信号が全て中間調以外の場合、例えば全
て白色の場合或いは全て黒色の場合には、隣接する正常
な画素には、欠陥画素用の映像信号を供給する。これに
より、１画素単位のより精度の高い高解像度を確保する
ことが可能となる。 【００２０】請求項１に係る方法発明は、基板上にマト
リクス状に複数の反射画素電極を配置し、前記個々の反
射画素電極の下部に対して絶縁膜を介してスイッチング
素子を配置し、前記個々のスイッチング素子を順次動作
させて前記反射画素電極に電圧を印加することにより画
像を表示させるようにした表示用マトリクス基板の製造
方法において、基板上にマトリクス状に配列された前記
複数のスイッチング素子を形成する第１の工程と、前記
複数の反射画素電極を形成する前に前記スイッチング素
子の動作を検査して不良なスイッチング素子を検出する
第２の工程と、前記スイッチング素子の上部に絶縁膜を
形成する第３の工程と、前記絶縁膜に対して正常なスイ
ッチング素子に対応する部分のみに穴開けを行なう第４
の工程と、前記絶縁膜上に反射画素電極材料の膜を形成
する第５の工程と、前記反射画素電極材料の膜を、不良
なスイッチング素子に対応する反射画素電極がこれに隣
接する正常なスイッチング素子の反射画素電極に接続さ
れた状態になるように選択的にエッチングする第６の工
程と、よりなることを特徴とする表示用マトリクス基板
の製造方法である。このような製造方法により、上述し
た表示用マトリクス基板を形成することができる。 【００２１】また、従来の欠陥修正方法で用いたレーザ
や熱エネルギ等を用いる必要がないので、周辺の正常画
素にダメージを与えることもなく、歩留りを大幅に向上
させることができる。また、上記スイッチング素子とし
ては、例えばＭＯＳ型のトランジスタを用いることがで
きる。 【００２２】 【発明の実施の形態】以下に、本発明に係る表示用マト
リクス基板の製造方法の一実施例を添付図面に基づいて
詳述する。図１は本発明の表示用マトリクス基板の２画
素部分を示す部分断面図、図２乃至図６は本発明方法を
説明するための工程図、図７は図１に示す素子用マトリ
クス基板を示す回路構成図である。図１乃至図６におい
ては、不良な欠陥画素と正常な画素を含む２画素部分を
示している。尚、図１７及び図１８に示す従来の表示用
マトリクス基板と同一部分については同一符号を付して
説明する。 【００２３】また、ここでは基板としてシリコン基板上
にスイッチング素子としてＭＯＳ型トランジスタを形成
する場合を例として説明するが、必ずしもこれに限定さ
れるものではなく、ガラス基板上にＴＦＴ（薄膜トラン
ジスタ）を形成する場合でも同様に適用することができ
る。更に、本発明の説明において隣接する画素という表
記は、表示した場合に同色となるような隣接する画素を
意味し、例えば１枚の表示面にカラーフィルタ等を用い
て多色の表示画素が存在する場合には同色素子同士間で
本発明が適用されることになる。まず、図１を参照して
欠陥画素と正常画素を含んだ表示用マトリクス基板につ
いて説明する。 【００２４】図１において、左側は不良な欠陥画素２１
Ａであり、右側は正常画素２１Ｂである。尚、以後、欠
陥画素２１Ａに対応する部材の参照符号には文字Ａを付
し、正常画素２１Ｂに対応する部材の参照符号には文字
Ｂを付す。図中、１Ａ、１Ｂは単結晶シリコン基板１０
の表面に形成されたスイッチング素子であり、ここでは
ＭＯＳ型トランジスタよりなる。図中、７Ａ、７Ｂは上
記トランジスタ１Ａ、１Ｂのドレイン、８Ａ、８Ｂは上
記トランジスタ１Ａ、１Ｂのソース、９Ａ、９Ｂは上記
トランジスタ１Ａ、１Ｂのゲート酸化膜、４Ａ、４Ｂは
上記トランジスタ１Ａ、１Ｂのゲート電極である。ここ
では、図中、左側のトランジスタ１Ａのゲート電極４Ａ
とドレイン７Ａとの間に金属性パーティクル２２が侵入
して両者を短絡させており、トランジスタ１Ａを欠陥状
態としている。 【００２５】また、３Ａ、３Ｂは上記トランジスタ１
Ａ、１Ｂ毎に並設された電荷蓄積用のコンデンサ、１１
Ａ、１１Ｂは上記コンデンサ３Ａ、３Ｂのコンデンサ電
極であり、それぞれ上記トランジスタ１Ａ、１Ｂのソー
ス８Ａ、８Ｂに電気的に接続されている。１２Ａ、１２
Ｂはシリコン基板１０と上記各コンデンサ電極３Ａ、３
Ｂとの間に形成されるＳｉＯ₂ の絶縁膜、１３Ａ、１３
Ｂは上記トランジスタ１Ａ、１Ｂやコンデンサ３Ａ、３
Ｂを覆うＳｉＯ₂ の絶縁膜であり、両絶縁膜１３Ａ、１
３Ｂは連続している。ここで、正常画素２１Ｂのソース
８Ｂに対応する部分の絶縁膜１３Ｂには、コンタクトホ
ール、すなわち開口部１４Ｂが形成されて下層のソース
２１Ａのソース電極２３Ａが露出されているが、欠陥画
素２１Ａのソース８Ａに対応する絶縁膜１３Ａには、そ
のようなコンタクトホールは形成していない点に注意さ
れたい。２Ａ、２Ｂは上記絶縁膜１３Ａ、１３Ｂ上に形
成された画素電極であり、ここでは従来のマトリクス基
板のように画素毎に電気的に分離されておらず、両画素
電極１３Ａ、１３Ｂは連続しており、電気的に接続され
ている。 【００２６】従って、正常トランジスタ１Ｂのソース８
Ｂは、ソース電極２３Ｂ、開口部１４Ｂを介して両画素
電極２Ａ、２Ｂに電気的に接続されることになる。すな
わち、欠陥トランジスタ１Ａの画素電極２Ａは、隣接す
る正常トランジスタ１Ｂの画素電極２Ｂに電気的に接続
されており、欠陥トランジスタ１Ａの画素電極２Ａは、
隣りの正常トランジスタ１Ｂにより画素電極２Ｂと共に
その動作が制御されることになる。このようにして形成
された、表示用マトリクス基板は、以後、図１８に示す
ように表面に配向膜１８が形成され、配向膜１７及び共
通電極５付きの透明ガラス１６を設けて、液晶６を封入
することで液晶表示装置に組み立てられることになる。
この表示用マトリクス基板の回路構成は図７に示されて
おり、欠陥画素２１Ａの画素電極２Ａは、欠陥トランジ
スタ１Ａのソース８Ａではなく、隣接する正常画素２１
Ｂの画素電極２Ｂに電気的に接続された状態となる。 【００２７】次に、上記した表示用マトリクス基板の製
造工程を図２乃至図７を参照して説明する。まず、第１
の工程として、図２に示すように単結晶シリコン基板１
０上にてスイッチング素子としてのＭＯＳ型トランジス
タ１Ａ、１Ｂを形成する。このトランジスタ１Ａ、１Ｂ
は、所定の間隔を隔ててイオン注入により形成されたド
レイン７Ａ、７Ｂとソース８Ａ、８Ｂと、これらの間に
ゲート酸化膜９Ａ、９Ｂを介して形成されたゲート電極
４Ａ、４Ｂとにより構成される。このゲート電極４Ａ、
４Ｂは、例えば多結晶シリコンによりＸ方向のゲート線
Ｘｉとして配線され、またドレインはＹ方向にのびる信
号線Ｙｊに接続される（図１８参照）。 【００２８】図３に示すように、ソース８Ａ、８Ｂの隣
には、単結晶シリコン基板１０の表面とコンデンサ電極
１１Ａ、１１Ｂとの間に例えばＳｉＯ₂ の絶縁膜１２
Ａ、１２Ｂを挟むことによって電荷蓄積用のコンデンサ
３Ａ、３Ｂを形成し、このコンデンサ電極１１Ａ、１１
Ｂはソース８Ａ、８Ｂに接続されている。更に、トラン
ジスタ１Ａ、１Ｂ及びコンデンサ３Ａ、３Ｂの上に、絶
縁膜１３Ａ、１３Ｂを形成する。この絶縁膜１３Ａ、１
３Ｂを形成する際、図中、左側のトランジスタ１Ａの部
分に例えば金属性パーティクル２２が侵入してゲート電
極４Ａとドレイン７Ａとの間を短絡し、このトランジス
タ１Ａを欠陥（不良）状態としてしまっている。 【００２９】また、このようなトランジスタの形成工程
と、同時にこの周囲に走査部を形成することで、マトリ
クス状に構成されたトランジスタの走査回路、すなわち
図１７に示すＸ方向走査回路ＸｓｃｎとＹ方向走査回路
Ｙｓｃｎを形成しておく。以上で、第１の工程が終了す
ることになる。 【００３０】次に、第２の工程へ移行する。以上のよう
にして作成されたマトリクス状のトランジスタ回路に対
し、上記Ｘ方向走査回路Ｘｓｃｎ及びＹ方向走査回路Ｙ
ｓｃｎを用いて電気信号を入力することで、トランジス
タの動作を実現することができる。従って、電気信号に
より、各トランジスタの動作を確認して検査を行ない、
不良なトランジスタを検出する。検査方法の例として、
例えば特開平３−２００１２１号公報に示されるよう
に、保持容量コンデンサに充放電される電流を積分して
評価する方法や、画素に対して一定電圧の信号を入力
し、走査回路を動作させたときの電流、或いは電圧の変
化により不良画素を検出する方法などがある。ここで述
べる検査方法は、最終的に不良画素の位置が電気的に特
定できれば、いずれの手段でも良く、特に手段、構造を
選ぶ必要はない。ここでは、当然のこととして金属パー
ティクル２２をトランジスタ１Ａ内に含んだ図中、左側
の画素２１Ａが欠陥画素として検出されることになる。 【００３１】次に、第３〜第６の工程へ移行する。以上
のようにして得られた欠陥画素情報を基に、図４及び図
５に示すように正常トランジスタ１Ｂの上部のみ、最表
面の絶縁膜１３Ｂに、画素電極との接続用のコンタクト
ホール、すなわち開口部１４Ｂ（図５参照）を形成する
（第３及び第４の工程）。絶縁膜１３Ｂに対する穴開け
は、通常、レジストパターンを選択的に形成し、ドライ
エッチング等の方法によって穴開けを行なうのが一般的
であり、本実施例でもこの方法を使用できる。図４は、
絶縁膜１３Ａ，１３Ｂをつけた状態の断面図を示し、前
述のように右側が正常な画素トランジスタ１Ｂ、左側が
金属パーティクル２２が入ったため、ゲート電極４Ａと
ドレイン７Ａがショートし、不良となっている構造を示
す。 【００３２】上記絶縁膜１３Ａ、１３Ｂ上に、例えばネ
ガレジスト２４（光を当てることによりレジストは硬化
して残る）を塗布し、穴開けの位置以外の部分を露光す
ることで、穴開け位置のみのレジストを残すことができ
る。この場合には、先ず、全ての画素が正常画素である
場合のマスクを用いて第１の露光を行なう。この時の第
１の露光エリア２５は矢印により示されている。この第
１の露光エリア２５は正常、欠陥を問わず、全ての画素
のコンタクトホールに対応する部分以外を露光してい
る。 【００３３】続いて、欠陥画素部分の穴開けを行なわな
いようにするために、前記欠陥画素情報に基づいて作成
された修正マスク（不良画素部分の穴開け部分について
のみ、露光される）を用いて第２の露光を行なう。図
中、第１の露光エリア２５の上方に、修正マスクを用い
て行なう第２の露光エリア２６が矢印で示されている。
これにより、不良画素部分の穴開けを行なわないような
レジストパターンが作成可能となる。すなわち、領域２
９のレジストは、対応するトランジスタ１Ａが不良であ
ることから除去されずに残ることになる。その後、例え
ばドライエッチングなどの方法により絶縁膜１３Ｂに穴
を開けて開口部１４Ｂを形成すれば、正常画素部分のみ
穴の開いた状態を実現することができる。この状態を図
５に示す。 【００３４】次に、画素電極２Ａ、２Ｂを作成する。ま
ず、図６に示すように全体に画素電極材料としてアルミ
ニウム膜２７をスパッタ法により形成する（第５の工
程）。続いて、レジスト２８を塗布し、アルミニウム膜
を残す部分にのみレジストを形成する。ここでも、ネガ
レジストを利用する（光を当てた部分が残る）。まず、
全ての画素電極が正常であるものとして第３の露光を行
なう。この時、第３の露光によって、露光されるエリア
は第３の露光エリア３０として矢印で示されている。続
いて検査により得られた不良画素情報を基に第４の露光
を行なって不良画素の部分について、隣接する画素との
間を再度露光することにより、隣接する画素と接続され
た画素電極を実現することができる（第６の工程）。 【００３５】この時の第４の露光によって露光されるエ
リアは第４の露光エリア３１として矢印で示されてい
る。これによって、領域３２のレジストは除去されずに
残ることになるので、後述するように２つの画素電極２
Ａ、２Ｂが分離されずに連続した状態で残ることにな
る。このようにして修正を行なった後、例えばドライエ
ッチングによりアルミニウム膜２７を選択的に除去する
と、図１に示すような構造の表示用マトリクス基板が作
成される。図７はこの回路構成図を示している。図７中
において、破線３３で示す部分は、図４において説明し
た絶縁膜１３の穴開け工程ににおいて、欠陥トランジス
タ１Ａ側の絶縁膜１３Ａの穴開けを行わなかったことに
より接続が断たれた部分である。この結果、前述のよう
に不良画素トランジスタ１Ａは画素電極２Ａに接続され
ず、不良部分の画素電極２Ａは隣接する正常な画素２Ｂ
と接続されるため、不良トランジスタ１Ａがあってもそ
の表示品質に悪影響を与えない表示用マトリクス基板を
実現することが可能となる。 【００３６】従って、表示用マトリクス基板の歩留りを
高めることができ、製造コストの削減を図ることが可能
となる。尚、１個の画素トランジスタに付属した保持容
量に蓄えられる電荷が、液晶部での放電よりも十分に大
きい場合、また、不良トランジスタの画素電極に接続さ
れる側から、信号線Ｙｊ或いはゲート線Ｘｉへの抵抗が
十分に大きい場合、換言すれば、不良トランジスタのオ
フ抵抗が十分に大きい場合には、トランジスタのオフ時
に放電される電荷量は小さくなる。従って、この場合に
は、欠陥トランジスタとそれに対応する画素電極を電気
的に接続していても、放電が抑えられるので、この画素
電極を隣接する正常トランジスタの画素電極と接続して
いさえすれば、問題を生じない。従って、この場合に
は、図４に示した絶縁膜１３の穴開け工程の内、第２の
露光エリア２６を露光する修正工程と行わずに済み、そ
の分、修正パターンの作成が不要となって工程の簡略化
及びコストの削除を行なうことができる。この時の回路
構成図は、図７中において、破線３３が実線となって、
電気的につながった状態となる。 【００３７】ところで、上記実施例においては、欠陥画
素の画素電極へは、これに隣接する正常画素の映像信号
を代用して印加するようになっているので、欠陥画素の
画素電極へ印加すべき本来の映像信号は欠落してしまっ
ていることになる。この場合、それ程高い解像度を要求
されない場合にはそれ程問題は生じないが、例えば１画
素単位或いは１ライン画素単位の高い解像度が要求され
る場合には、これに十分に対応できず、問題となってし
まう。例えば図８（Ａ）に示すような正常画素のみで形
成される表示面においては”Ｆ”という文字が現れてい
るが、図８（Ｂ）に示す表示面においては、例えばｙ_i
列（横方向）全体が欠陥画素とすると、”Ｆ”という文
字を現そうとしても、これを表示することができない。 【００３８】そこで、これを解決するためには図９に示
すように欠陥画素列であるｙ_i 列の画素電極を、これに
隣接する正常な画素列、例えばｙ_i+1 列の画素電極と電
気的に接続するようにすればよい。図１０はこの時の画
素電極の状態を示しており、図１０（Ａ）は、画素列ｙ
_i 、ｙ_i+1 の個々の画素電極が電気的に分離されている
場合を示し、図１０（Ｂ）は画素列ｙ_i の全体が欠陥で
あるために、隣接する正常な画素列ｙ_i+1 に電気的に接
続している。この場合、正常な画素列ｙ_i-1 の画素電極
に加える映像信号は、画素列ｙ_i-1に本来加えるべき映
像信号のみならず、欠陥画素列ｙ_i に本来加えるべき映
像信号も加味して作った新しい映像信号をこの正常な画
素列ｙ_i-1 に印加するようにしている。尚、画素列ｙ
_i+1 に代えて正常な画素列ｙ_i-1 に接続させてもよいの
は勿論である。 【００３９】以下に、上記動作を行なうための構成につ
いて説明する。図１１は本発明の変形例を示す概略平面
図、図１２は図１１に示す変形例の回路構成図である。
図１２に示す回路構成４０の全体は、図１１に示すよう
に表示面４１、Ｙ方向走査回路Ｙｓｃｎ及びＸ方向走査
回路Ｘｓｃｎの外側に設けられる。この回路構成４０
は、マトリクス状のトランジスタ回路の良否の検査を行
なった後に、図１２に示すように構成された回路を外付
けすることにより設けられる。この場合、上述のように
画素列ｙ_i 列が欠陥列であり、隣接する正常な画素列ｙ
_i+1 列に電気的に接続されている。すなわち画素列ｙ
_i+1 列の映像信号を、ｙ_i 列の欠陥画素の情報を含めた
状態に変換することにより、欠陥となっているｙ_i 列の
映像情報を表示させることが可能となる。ここでｙ_i+1
列の映像信号を、ｙ_i 列とｙ_i+1 列の映像信号の平均と
する変換手段について述べる。 【００４０】この変換手段の回路構成は、１列の横線
（列）を構成する画素に対応する映像信号を、順次切り
替えて取り込むための第１のシフトレジスタ回路４２を
有しており、この第１のシフトレジスタ回路４２には、
欠陥画素列ｙ_i の映像信号を記憶する一時記憶手段４３
が接続されている。この一時記憶手段４３は、欠陥画素
列ｙ_i の個々の画素電極に対応する多数の電荷蓄積用の
コンデンサ４４よりなり、映像信号を電荷として保持す
ることになる。そして、各コンデンサ４４は、これに蓄
積された電荷、すなわち映像信号を順次取り出すための
第２のシフトレジスタ回路４５に接続されている。 【００４１】一方、欠陥画素記憶手段４６には、先に行
なわれたマトリクス状のトランジスタ素子に対する良否
の検査結果で得られた欠陥画素列ｙ_i に関する位置情報
及び欠陥画素列ｙ_i の画素電極が電気的に接続された正
常画素列ｙ_i+1 に関する位置情報が予め記憶されおり、
これとカウンタ４７を組み合わせて、カウンタ４７に入
力される同期信号を監視して上記第１及び第２のシフト
レジスタ回路４２、４５の起動のタイミングを決定して
いる。また、第２のシフトレジスタ回路４５の出力は、
第１の信号変換手段４８に接続されている。この第１の
信号変換回路４８は、第２のシフトレジスタ回路４５の
出力と原信号（映像信号）とを加算する加算回路４９
と、この加算回路４９の出力側に直列接続された２つの
分配抵抗Ｒ１、Ｒ２とを有しており、両分配抵抗Ｒ１、
Ｒ２の接続点の出力を、電極列ｙ_i+1 へ出力するように
なっている。ここで両分配抵抗Ｒ１、Ｒ２の抵抗値を等
しくすることにより、欠陥画素の映像信号と正常画素の
映像信号を加えて、この１／２のレベル信号を実際の映
像信号として出力することになる。また、映像信号は、
一部分岐されてバッファ９０を介して分配抵抗Ｒ１，Ｒ
２の接続点に接続されており、このバッファ９０は、カ
ウンタ４７からのスタート信号（ｙ_i+1 を示す）をトリ
ガとしてオフされ、ｙ_i+1 列以外の映像信号をスルー状
態で通すようになっている。 【００４２】次に、この回路の動作について図１３も参
照して説明する。図１３は図１２に示す回路のタイミン
グチャートを模式的に示す図である。まず、カウンタ４
７は、同期信号をカウントすることにより、欠陥画素記
憶手段４６に記憶されている欠陥画素列ｙ_i に対応した
映像信号がくると、スタート信号Ｓ１により第１のシフ
トレジスタ回路４２を起動して、この画素列ｙ_i に対応
した映像信号を内部に取り込み、これにより各画素に対
応する映像信号がコンデンサ４４の列に電荷として蓄積
保持される。尚、修正画素列ｙ_i+1 列以外の画素列の映
像信号は、図１２のバッファ９０をスルー状態で通るこ
とにより変換回路を通らずにそのまま映像信号としてデ
バイス（表示部）に供給される。すなわち、このバッフ
ァ９０は、画素列ｙ_i+1 列の時はオフとなり、それ以外
の画素列の時はオン（オープン）で導通状態となってい
る。 【００４３】次に、画素列ｙ_i+1 の映像信号の開始タイ
ミングにおいて、カウンタ４７は第２のシフトレジスタ
回路４５に向けてスタート信号Ｓ２を出力してこの第２
のシフトレジスタ回路４５を起動し、それぞれの画素に
対応する映像信号をコンデンサ列から順次読み出す。こ
の読み出された欠陥画素列ｙ_i の映像信号は、第１の変
換手段４８の加算回路４９にて、原信号として入来する
正常画素列ｙ_i+1 の本来の映像信号と重ね合わされて出
力され、この出力信号は、分配抵抗Ｒ１、Ｒ２にてその
レベルが２分されて新たな映像信号として出力され、正
常画素列ｙ_i+1に順次印加されて行くことになる。図１
３（Ａ）は映像信号の原信号の波形を示し、図１３
（Ｂ）は変換信号の波形を示す。欠陥画素列ｙ_i の映像
信号の原信号のレベルをａとし、正常画素列ｙ_i+1 の映
像信号の原信号のレベルをｂとすると、正常画素列ｙ
_i+1 に実際に印加される映像信号のレベルは（ａ＋ｂ）
／２となる。尚、この直前のレベルａの信号は実際には
表示されていない。 【００４４】このように、先に説明した実施例とは異な
り。図１２に示す実施例においては欠陥画素列ｙ_i の映
像信号が失われることなく、この映像信号を加味した映
像信号が隣接正常画素列に印加されるので、その分、解
像度を向上させることができる。例えば、図８（Ｂ）に
示すような表示内容が図９に示すように改善され、”
Ｆ”の文字を認識することが可能となる。図１２に示す
実施例は、映像信号をアナログ信号として取り扱った場
合を例にとって説明したが、これをデジタル信号として
取り扱うようにしてもよい。図１４は映像信号をデジタ
ル信号として取り扱う時の回路構成図を示す。ここでは
コンデンサ列よりなる一時記憶手段４３に替えて、例え
ばＲＡＭよりなる一時記憶手段５０を用い、また、欠陥
画素列の映像信号と隣接正常画素列の映像信号から新た
な変換後の映像信号を求めるデジタル式の第１の信号変
換手段５１としては演算回路を用いる。 【００４５】また、アナログの映像信号の入力側には、
これをデジタル信号に変換するＡ／Ｄ変換器５２を設
け、出力側にはデジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器５３を設けている。更に、回路中の適当箇
所には、バッファ５４、５５、５６、インバータ５７、
アドレス発生回路５８等を設けている。尚、回路中、２
重線の矢印はデータバスを示す。この回路の動作原理
は、アナログとデジタルの相異は別として図１２に示し
た回路と基本的に同じである。すなわち、アナログの映
像信号はＡ／Ｄ変換器５２にてデジタル化されて処理が
行なわれる。カウンタ４７では同期信号と、欠陥画素記
憶手段４６の欠陥画素列の位置情報とを比較し、該当す
る欠陥画素列ｙ_i の画素情報になった時に、カウンタ４
７はライト信号を一時記憶手段５０のｗｒｉｔｅ端子に
入力し、これと同時にバッファ５４を開き、デジタルの
映像信号は同期信号とカウンタ４７で発生したタイミン
グパルスにより決まるアドレスの一時記憶手段５０に記
録される。これにより、欠陥画素列ｙ_i の映像信号を記
録することができる。 【００４６】次に、隣接する正常画素列ｙ_i+1 の映像信
号が来たときは、カウンタ４７からリード信号が出力さ
れてこれが一時記憶手段５０のｒｅａｄ端子に入力さ
れ、アドレス発生回路５８で決まるアドレスの記憶内容
が順次読み出される。この時、バッファ５４はクローズ
となり、読み出されたデータ（ｙ_i 列）は例えば第１の
信号変換手段５１へ入力される。この時、Ａ／Ｄ変換器
５２を通った正常画素列ｙ_i+1 の映像信号の原信号も、
オープンされたバッファ５５を介して例えば第１の信号
変換手段５１へ入力される。この第１の信号変換手段５
１では、上記画素列ｙ_i の映像信号と画素列ｙ_i+1の映
像信号とを加算して２で割ることによって平均化処理を
行ない、この信号を変換された新たな映像信号として出
力することになる。この新たな映像信号は、Ｄ／Ａ変換
器５３にてアナログ信号に変換された後に、画素列ｙ
_i+1 へ印加されることになる。 【００４７】このように、映像信号をデジタル信号とし
ても同様な作用効果を発揮することができる。上記実施
例では、列方向（横方向）に１列の画素全体が欠陥とな
った場合を例にとって説明したが、行方向（縦方向）に
１行の画素全体が欠陥となった場合にも同様に適用でき
るのは勿論である。また、ここでは１列、或いは１行の
画素列全体が欠陥である場合を例にとって説明したが、
１画素単位でも同様に適用できるのは勿論である。尚、
上記実施例にあっては、欠陥画素の画素信号とこれに接
続される正常画素の本来の映像信号とを加味して新たな
映像信号を形成しているので、１画素単位の更に高い解
像度を必要とする場合には対応することが困難となる。 【００４８】例えば図１５に示すように縦横に３個ずつ
配列された９個の画素Ｐ１〜Ｐ９の内、真中の画素Ｐ５
が欠陥画素の場合において、欠陥画素Ｐ５と周辺の画素
Ｐ１〜Ｐ４、Ｐ６〜Ｐ９と輝度差が少ない場合には、先
に図１２或いは図１４を参照して説明した実施例のよう
に２つの映像信号を加算した後に１／２のレベルに分割
して新たな映像信号を作るようにしてもそれ程問題が生
じないが、欠陥画素Ｐ５と周辺画素Ｐ１〜Ｐ４、Ｐ６〜
Ｐ９の輝度の差が大きい場合、例えば白色に対して黒色
のような場合には、上述のような新たな映像信号では、
欠陥画素Ｐ５に対する表示が中間輝度の灰色になってし
まって目立たず、解像度を更に向上させることができな
い。そこで、この問題点を改善するために、以下に説明
する変形実施例のような構成としてもよい。 【００４９】この変形実施例における映像信号の変換態
様は次のように示される。まず、図１５に示す画素Ｐ１
〜Ｐ９の内、真中の画素Ｐ５を欠陥画素とし、この画素
電極を右隣りの正常画素Ｐ６の画素電極と電気的に接続
したものと仮定する。ここで中心の画素Ｐ５が白或いは
黒で、周辺の画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の全てが黒或
いは白で、両者間の輝度差が大きい場合には、画素Ｐ６
に対しては欠陥画素Ｐ５に対する本来の映像信号のみを
与え、画素Ｐ６に対する本来の映像信号は全く考慮しな
いようにする。これにより、欠陥画素に対する表示を際
立たせることが可能となる。これに対して、周辺画素に
白或いは黒以外の中間調の映像信号が存在したならば、
この時は、先の図１２或いは図１４で説明したように２
つの画像信号を加算してレベルを２で割った新たな信号
を映像信号として用いるようにする。 【００５０】通常は、映像信号は多数の階調を持ってお
り、例えば２５６階調の場合において、０〜５０階調ま
では黒色とし、５１〜２０４階調までを中間調とし、２
０５〜２５６を白色とする。尚、階調による区分はこの
実例に限定されないのは勿論である。図１６は上述した
ような本発明の変形例を示す回路構成図である。欠陥画
素記憶手段６０には、欠陥画素がＰ５である点、その周
辺の正常画素はＰ１〜Ｐ４、Ｐ６〜Ｐ９である点及び欠
陥画素Ｐ５の画素電極が画素Ｐ６の画素電極に電気的に
接続されている点が予め記憶されている。トリガ発生回
路６１は、カウンタ６２からの指令により映像信号を記
憶するタイミングを一時記憶手段６３へ指示するもので
ある。一時記憶手段６３は上記９つの画素に対応する画
像信号を記憶するセルＭ１〜Ｍ９を持っている。この各
セルＭ１〜Ｍ９の出力側には映像信号の階調（輝度）を
判断するための状態判断手段６４が接続されており、上
述したように２５６階調の信号を黒、中間調、白の３つ
の種類に分類するようになっている。 【００５１】例えば第２の信号変換手段７２は、上記各
状態判断手段６４からの９つの状態信号に基づいて表示
態様を分類する第１演算部６５と、画素Ｐ５に対する映
像信号（原信号）及び画素Ｐ６に対する映像信号（原信
号）とを加算してレベルを２で割って新たな映像信号を
形成する第２演算部６６と、この第２演算部６６の出力
を受けるバッファ６７と、画素Ｐ５の映像信号（原信
号）を受けるバッファ６８とにより主に構成されてい
る。そして、両バッファ６７、６８の出力はＤ／Ａ変換
器６９に接続されて、これより画素Ｐ６へ向けて新たな
映像信号を出力するようになっている。尚、９０はアナ
ログ映像信号をデジタルに変換するＡ／Ｄ変換器であ
る。 【００５２】この回路の動作は、周辺の８画素Ｐ１〜Ｐ
４、Ｐ６〜Ｐ９の８画素の内、１画素でも中間調の映像
信号が存在した場合には、欠陥画素Ｐ５と接続正常画素
Ｐ６の両映像信号の平均値を、接続正常画素Ｐ６の新た
な映像信号として出力する。また、周辺の８画素の映像
信号が全て黒の場合、或いは周辺の８画素の映像信号が
全て白の場合には、欠陥画素Ｐ５の映像信号（原信号）
を、画素Ｐ６の新たな映像信号として出力する。具体的
には、欠陥画素記憶手段６０のデータに基づいてカウン
タ６２からは、トリガ発生回路６１を駆動する指示信号
が出力され、このトリガ発生回路６１より発生するトリ
ガのタイミングで、各画素Ｐ１〜Ｐ９に対応する映像信
号が一時記憶手段６３に保持される。そして、保持され
た各映像信号の輝度は、状態判断手段６４によって黒、
中間調、白の３つに分類されて、その結果信号が第１演
算部６５へ入力される。第１演算部６５では上記結果信
号に基づいて上述したような画素６に対する新たな映像
信号を出力させる。 【００５３】すなわち、周辺画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ
９に１つでも中間調の映像信号が存在すれば、第１演算
部６６とバッファ６７を起動して、欠陥画素Ｐ５と接続
画素Ｐ６の両映像信号を加算してレベルを２で割って平
均化した信号を画素Ｐ６の新たな映像信号として出力
し、また、周辺画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の映像信号
が全て黒または全て白の場合には、バッファ６８を起動
して欠陥画素Ｐ５の映像信号（原信号）を、画素Ｐ６の
新たな映像信号として出力することになる。これによ
り、欠陥画素Ｐ５に対する原信号の映像信号が欠損する
ことがなくなり、略１画素単位まで分解能を向上させる
ことが可能となる。 【００５４】尚、欠陥画素Ｐ５の次の列の映像信号情報
は、欠陥画素がきた後で送られるため、接続画素Ｐ６に
映像信号を送る時点では次の列の信号は不明となる。従
って、欠陥画素Ｐ５の周囲の８画素Ｐ１〜Ｐ４、Ｐ６〜
Ｐ９の映像信号の情報がどのようになっているかの判断
は、１フレーム或いは１フィールド前の映像信号の情報
をもとに判断する。この場合でも、フレーム或いはフィ
ールドの周期は略３０ｍｓｅｃ程度で非常に短いので、
１フレーム或いは１フィールドの遅れがそれ程問題とな
ることはない。 【００５５】 【発明の効果】以上説明したように、本発明の表示用マ
トリクス基板の製造方法によれば、次のように優れた作
用効果を発揮することができる。不良なスイッチング素
子の画素電極を、これに隣接する正常なスイッチング素
子の画素電極と接続された状態にして同一の動作を行な
わせるようにしたので、欠陥を目立たなくすることがで
きる。従って、欠陥画素が存在してもその画像の表示品
質の劣化を防止して、これを高く維持することができ
る。これにより、表示用マトリクス基板の歩留りを向上
させて、製造コストを大幅に削減することができる。更
に、欠陥画素の修正作業は、表示用マトリクス基板の作
成プロセスにて使用する装置で行なうため、検査のため
の特別の装置を準備する必要もなく、また、修正作業の
精度も表示用マトリクス基板の作成プロセスと同一の精
度を維持することができる。 【００５６】不良な画素に対する映像信号を一時的に記
憶しておき、隣接して接続される正常な画素を表示する
際に、第１の信号変換手段は上記不良な画素に対する映
像信号を加味して実際の映像信号を形成するようにした
ので、不良な画素に対する映像信号が欠損することを防
止でき、１画素単位或いは１ライン単位の解像度を向上
できるのみならず、表示パネルの歩留りを向上させるこ
とができる。また、不良な画素に対する映像信号を一時
的に記憶しておき、隣接して接続される正常な画素を表
示する際に、この不良な画素の周辺の画素の映像信号の
状態を判断し、この判断結果に基づいて第２の信号変換
手段は上記不良な画素に対する映像信号を加味して実際
の映像信号を形成するようにしたので、不良な画素に対
する映像信号が欠損することを防止でき、１画素単位の
解像度を更に向上させることができ、また、表示パネル
の歩留りも向上させることができる。

【図面の簡単な説明】 【図１】本発明の表示用マトリクス基板の２画素部分を
示す部分断面図である。 【図２】本発明方法を説明するための工程図である。 【図３】本発明方法を説明するための工程図である。 【図４】本発明方法を説明するための工程図である。 【図５】本発明方法を説明するための工程図である。 【図６】本発明方法を説明するための工程図である。 【図７】図１に示す素子用マトリクス基板を示す回路構
成図である。 【図８】１ラインの欠陥画素が生じた時の表示態様の一
例を示す図である。 【図９】図８に示す表示態様を本発明により修正した時
の表示態様を示す図である。 【図１０】１ラインの欠陥画素が生じた時の画素電極の
接続状態を示す図である。 【図１１】本発明の変形例を示す概略平面図である。 【図１２】図１１に示す変形例の回路構成図である。 【図１３】図１２に示す回路のタイミングチャートを模
式的に示す図である。 【図１４】映像信号をデジタル信号として取り扱う時の
回路構成図を示す。 【図１５】欠陥画素の周囲に正常画素が存在する時の状
態を示す図である。 【図１６】本発明の変形例を示す回路構成図である。 【図１７】マトリクス画素を有する一般的な液晶表示装
置を示す回路図である。 【図１８】表示用マトリクス基板の単位画素部分を示す
断面図である。 【符号の説明】 １…スイッチング素子（トランジスタ）、１Ａ…不良な
スイッチング素子（トランジスタ）、１Ｂ…正常なスイ
ッチング素子（トランジスタ）、２，２Ａ，２Ｂ…画素
電極、３，３Ａ，３Ｂ…コンデンサ、５…共通電極、６
…液晶、７，７Ａ，７Ｂ…ドレイン、８，８Ａ，８Ｂ…
ソース、１０…単結晶シリコン基板（基板）、１３…絶
縁膜、１４Ａ…開口部、１５…表示用マトリクス基板、
２１Ａ…欠陥画素、２１Ｂ…正常画素、２２…金属性パ
ーティクル、４３，５０，６３…一時記憶手段、４６，
６０…欠陥画素記憶手段、４８，５１…第１の信号変換
手段、６４…状態判断回路、６１…第１演算部、６２…
第２演算部、７２…第２の信号変換手段。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 基板上にマトリクス状に複数の反射画素
   電極を配置し、前記個々の反射画素電極の下部に対して
   絶縁膜を介してスイッチング素子を配置し、前記個々の
   スイッチング素子を順次動作させて前記反射画素電極に
   電圧を印加することにより画像を表示させるようにした
   表示用マトリクス基板の製造方法において、 基板上にマトリクス状に配列された前記複数のスイッチ
   ング素子を形成する第１の工程と、 前記複数の反射画素電極を形成する前に前記スイッチン
   グ素子の動作を検査して不良なスイッチング素子を検出
   する第２の工程と、前記スイッチング素子の上部に絶縁膜を形成する第３の
   工程と、 前記絶縁膜に対して正常なスイッチング素子に対応する
   部分のみに穴開けを行なう第４の工程と、 前記絶縁膜上に反射画素電極材料の膜を形成する第５の
   工程と、 前記反射画素電極材料の膜を、不良なスイッチング素子
   に対応する反射画素電極がこれに隣接する正常なスイッ
   チング素子の反射画素電極に接続された状態になるよう
   に選択的にエッチングする第６の工程と、 よりなる ことを特徴とする表示用マトリクス基板の製造
   方法。