JP2002366109A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 画素の欠陥に起因する表示画像の欠陥を補償
し、高密度小型化が可能であるとともに、製造コストを
抑制できるアクティブマトリクス型液晶表示装置を提供
する。 【解決手段】 マトリクス状に配置された各画素５０の
うち、黒点欠陥となる欠陥画素の位置データを予め記憶
したメモリ６３と、同期信号に基づいて前記各画素５０
の位置をカウントするカウンタ６１と、メモリ６３に記
憶した欠陥画素の位置データとカウンタ６１のカウント
値とを比較して、位置データとカウント値とが一致する
ことを検出して一致信号を出力するアドレス比較器６２
と、アドレス比較器６２から一致信号が出力された場合
には、黒点欠陥を解消するための補正電圧値を映像信号
に加算する加算手段とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置に係
り、特に、画素中にスイッチングトランジスタを設けた
アクティブマトリクス型液晶表示装置において、画素内
に発生する配線の短絡に対応して、表示領域に現われる
黒点欠陥を好適に補正するアクティブマトリクス型液晶
表示装置に関するものである。

【０００２】

【従来の技術】従来、画像を表示する表示装置として、
液晶表示装置が知られている。なかでも、各画素中にス
イッチング素子を設けたアクティブマトリクス型液晶表
示素子からなるアクティブマトリクス型液晶表示装置
は、光利用効率が良く、表示品質が良いことより、盛ん
に検討されている。アクティブマトリクス型液晶表示素
子の製造にあたっては、各画素のスイッチング素子に欠
陥を有しない、すなわち表示画像に欠陥のない液晶表示
素子を高歩留まりで得ることが求められている。そのた
めには、液晶表示素子の製造工程における欠陥の発生を
抑制するために、工程のクリーン化が進められている
が、これにもおのずと限界がある。

【０００３】そこで、液晶表示素子の製造において、欠
陥が発生しても、その欠陥を補償できて、画像の欠陥を
発生しない液晶表示素子が種々提案されている。例え
ば、特公平７−６６１３２号公報には、画素を構成する
スイッチング素子に冗長性を持たせ、すなわち、不良を
生じた場合には修復するための重複スイッチング素子及
び配線を形成しておき、スイッチング素子又は配線に短
絡又は開放を生じた場合には，その部分をレーザー光線
で切り離し、欠陥としないようにした表示素子が開示さ
れている。

【０００４】

【発明が解決しようとする課題】ところで、スイッチン
グ素子に冗長性をもたせるためには、冗長用のスイッチ
ング素子を余分に配置したものを製造する必要があり、
そのため、画素寸法を小さくして高密度小型化すること
が困難であるという問題があり、短絡又は開放個所を修
復するには、液晶表示素子の製造工程において、欠陥検
査と修復を行う必要があるため、検査修復のための装置
及び工数が余分に必要となり、素子の製造コストが高く
なるという問題があった。

【０００５】そこで、本発明は上記問題を解決し、アク
ティブマトリクス型液晶表示装置において、画素の欠陥
に起因する表示画像の欠陥を補償し、高密度小型化が可
能であるとともに、製造コストを抑制できるアクティブ
マトリクス型液晶表示装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の手段として、本発明は、基板１７上に、スイッチング
トランジスタ１０と、反射電極３１と、透明電極３４
と、前記反射電極３１と前記透明電極３４との間に注入
された液晶３０とが積層されて各画素５０を形成し、前
記各画素５０がマトリクス状に配置されてなるアクティ
ブマトリクス型液晶表示装置において、前記マトリクス
状に配置された前記各画素５０のうち、黒点欠陥となる
欠陥画素の位置データを予め記憶したメモリ６３と、同
期信号に基づいて前記各画素５０の位置をカウントする
カウンタ６１と、前記メモリ６３に記憶した前記欠陥画
素の前記位置データと前記カウンタのカウント値とを比
較して、前記位置データと前記カウント値とが一致する
ことを検出して一致信号を出力するアドレス比較器６２
と、前記アドレス比較器６２から前記一致信号が出力さ
れた場合には、前記黒点欠陥を解消するための補正電圧
値を映像信号に加算する加算手段６６と、を備えたこと
を特徴とするアクティブマトリクス型液晶表示装置であ
る。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。

【０００８】＜実施例＞まず、本発明のアクティブマト
リクス型液晶表示装置の実施例の理解を容易にするた
め、一般的なアクティブマトリクス型液晶表示装置につ
いて，説明する。図３は一般的なアクティブマトリクス
型液晶表示装置の構成を示すブロック図であり、図４は
アクティブマトリクス型液晶表示装置に含まれる液晶表
示素子における画素の構成を示すブロック図であり、図
５はアクティブマトリクス型液晶表示装置における液晶
表示素子の構造を示す断面構成図である。図３には、表
示の簡便さのために、２行２列分の画素５０構成を有す
る液晶表示素子４０からなるアクティブマトリクス型液
晶表示装置６０が表示されている。従って、実際には、
液晶表示素子４０においては、縦，横にそれぞれ所定数
の画素５０が配列されているものである。

【０００９】アクティブマトリクス型液晶表示装置６０
には、液晶表示素子４０を駆動するために、水平ドライ
バ２、垂直ドライバ３が配置されている。図示しない画
像信号源より、信号線６を通して映像（画像）信号が水
平ドライバ２に供給され、同期信号線７を通して、垂直
同期信号と水平同期信号とからなる同期信号が水平ドラ
イバ２及び垂直ドライバ３に供給される。

【００１０】水平ドライバ２には、各画素列ごとに信号
線５が接続されており、画像信号が信号線５を通して各
画素列に供給される。垂直ドライバ３には、各画素行ご
とに行選択線４が接続されており、各画素行を選択する
ための垂直同期信号である同期信号が供給される。図４
にも示すように、各画素５０はＭＯＳトランジスタから
なるスイッチングトランジスタ１０、保持容量２０、液
晶３０より構成されている。

【００１１】図５も共に参照するに、スイッチングトラ
ンジスタ１０のゲート電極１３（以下、単にＧともゲー
トともいう）は点ｂを介して行選択線４に接続され、ソ
ース１１（以下、単にＳともいう）は点ａを介して信号
線５に接続され、ドレイン１２（以下、単にＤともい
う）は点ｃを介して保持容量２０の電極２２及び液晶３
０に電圧を印加するための一方の電極である反射電極３
１に接続されている。保持容量２０のもう一方の電極を
形成する容量電極２１及び液晶３０に電圧を印加するた
めのもう他方の電極であるＩＴＯからなる透明電極３４
は点ｄを介してコモン電圧供給線８に接続されている。

【００１２】図５には、液晶表示素子４０における画素
５０が示されているが、例えばＮ型のシリコン基板１７
中に、Ｐ型の高濃度拡散領域であるソース１１、ドレイ
ン１２及び容量電極２１が所定の形状・配置で形成され
ており、ソース１１とドレイン１２の間のシリコン基板
１７上には、絶縁層１８ａを介してゲート電極１３が形
成されており、ソース１１は導電性のコンタクト１５を
介して信号線５の配線１４に接続されており、ドレイン
１２は導電性のコンタクト１６，導電層２４及び導電性
のコンタクト２５を介して各画素５０毎に設けられてい
る反射電極３１に接続されている。

【００１３】スイッチングトランジスタ１０はソース１
１、ドレイン１２、ゲート電極１３より構成される。容
量電極２１上には、絶縁層１８ｂを介して導電性の電極
２２が形成されており、この電極２２は導電性のコンタ
クト２３を介して導電層２４に接続されており、容量電
極２１、絶縁層１８ｂ及び電極２２とで保持容量２０を
形成している。反射電極３１と導電層２４との間の絶縁
層１８中には、遮光層２６が形成されている。反射電極
３１及びその間隙の絶縁層１８上には配向層３２が形成
されており、一方、透明なガラス基板３５上に順次積層
されたＩＴＯからなる透明電極３４、配向層３３が形成
されており、配向層３２と配向層３３の間に液晶３０が
封止されている。透明電極３４はコモン電圧供給線８と
共に、遮光層２６に電気的に接続されている。

【００１４】次に、画素５０の動作を説明する。まず、
垂直ドライバ３よりある行の行選択線４を通してスイッ
チングトランジスタ１０のゲートにＨｉｇｈ（以下，単
にＨともいう）の電圧が印加され、これによりスイッチ
ングトランジスタ１０がオンする。この状態で、水平ド
ライバ２より信号線５を通して、画像信号に対応する電
圧が点ａに印加されると、電流が流れ込み点ｃも同じ電
圧になり、一方点ｄにはコモン電圧供給線８を通して所
定のコモン電圧が印加されているので、点ｃと点ｄ間に
所定の電圧が印加される。

【００１５】その後、行選択線４に印加される電圧がＬ
ｏｗ（以下，単にＬともいう）になり、スイッチングト
ランジスタ１０がオフになるが、点ｃと点ｄ間の所定電
圧は保持容量２０に保持され、液晶３０に印加されるの
で、液晶３０は所定電圧に対応して配向状態を変え、液
晶３０にガラス基板３５側から入射した光は変調され
て、反射電極３１で反射され、出射される。各画素は、
垂直ドライバ３と水平ドライバ２により順次走査され、
画像信号に応じて液晶に入射する光を変調して出射する
ことにより、全体として画像を表示するように動作す
る。

【００１６】次に、画素中に欠陥が発生する場合を説明
する。図５に示すが、各画素５０を構成するスイッチン
グトランジスタ１０、保持容量２０などにおける各要素
の物理的寸法は、μｍ又はそれ以下のものである。例え
ば、遮光膜２６とコンタクト２５との間隔は、１μｍ以
下である。配線１４と遮光層２６との間隔も，同様１μ
ｍ以下である。液晶表示素子４０を製造する過程のフォ
トリソ工程におけるエッチングの不良等により、分離す
べき部分が短絡するという欠陥が発生する場合がある。

【００１７】すなわち、コモン電圧供給線８に接続しコ
モン電圧の印加されている遮光膜２６（点ｄと短絡接続
している）と、スイッチングトランジスタ１０のドレイ
ン１２と接続するコンタクト２５（点ｃと短絡接続して
いる）とが短絡すると、この画素５０の液晶３０には画
像信号に対応した正常な電圧が印加されなくなる。ま
た、スイッチングトランジスタ１０のソースに接続する
配線１４（点ａとすなわち信号線５と短絡接続してい
る）と遮光層２６（点ｄと短絡接続している）とが短絡
すると、この信号線５に接続する列の全画素５０の液晶
３０に画像信号に対応した正常な電圧が印加されなくな
る（印加電圧が低下する）。なお、透明電極３４及び反
射電極３１間に電圧を印加すると、それに応じて液晶３
０が変調され、ガラス基板３５側から入射した入射光２
８は液晶３０を通過して反射電極３１で反射され、再び
液晶を通過して、変調されて出射光２８として出射され
る。

【００１８】その例について図６を参照して説明する。
図６は画素に印加される電圧波形を示すグラフ図であ
る。図６において、横軸は時間を縦軸は画素の液晶に印
加される画像信号に対応する電圧を示し、ｔ１は１フレ
ームの期間を、ｔ３及びｔ５は、１画面に対応する各画
素に信号を入力している期間を、ｔ２、ｔ４、ｔ６はブ
ランキング期間をそれぞれ示す。Ｖｃｏｍはコモン電圧
を、Ｖｂは黒の基準レベル電圧を、Ｖｓは例えば白レベ
ルを示す信号電圧を、ΔＶは、表示に欠陥のある画素
（図６中、表示欠陥部と表記してある）における印加電
圧のドロップ分をそれぞれ示す。実線で示される電圧は
コモン電圧を中心とするフィールド毎の反転印加電圧で
ある。表示欠陥部では、画像信号に応じた正常な電圧が
液晶に印加されないので、表示は黒欠陥表示になる。

【００１９】この黒欠陥表示の補償について、以下に説
明する。黒欠陥表示は、アクティブマトリクス型液晶表
示装置に、表示部全体が例えば全面が白になるような画
像信号を供給して、投影画像を表示して、容易にその位
置を検出できる。すなわち、投影画像のうち黒欠陥を表
示する画素を走査により、そのアドレス（画素の行と列
の番号）を特定できるので、そのアドレスを予め記録し
ておく。その情報を基に、補正を行う。

【００２０】図１は本発明のアクティブマトリクス型液
晶表示装置の実施例の構成を示すブロック図である。図
１に示すように、本実施例のアクティブマトリクス型液
晶表示装置６０Ａは、上述した一般的なアクティブマト
リクス型液晶表示装置６０において、新たにフレームメ
モリ１を用いる以外はアクティブマトリクス型液晶表示
装置６０と同様に構成してある。図１においては、液晶
表示素子４０の表示を省略してある。フレームメモリ１
は、カウンタ６１と、アドレス比較器６２と、黒欠陥表
示部のアドレスを記憶するためのメモリ６３と、黒欠陥
表示部の補正データを記憶するためのメモリ６４と、ス
イッチ６５と、加算器６６とから構成される。

【００２１】以下、本実施例のアクティブマトリクス型
液晶表示装置６０Ａの動作を説明する。図示しない信号
源から、アクティブマトリクス型液晶表示装置６０Ａで
表示すべき画像の画像信号（以下、映像信号ともいう）
が信号線６を通して、同期信号が同期信号線７を通し
て、フレームメモリ１に供給される。映像信号はフレー
ムメモリ１の加算器６６に入力され、水平及び垂直同期
信号はカウンタ６１に及び垂直同期信号は垂直ドライバ
３に入力される。カウンタ６１は、同期信号をカウント
アップして、映像信号が供給される画素のアドレスに変
換してアドレス比較器６２に出力する。アドレス用のメ
モリ６３には、予めアクティブマトリクス型液晶表示装
置６０Ａにおける液晶表示素子４０を構成する画素５０
のうち黒欠陥表示部となる画素５０のアドレスが、走査
される順に配列記憶されており、データ用のメモリ６４
には、黒欠陥表示部の画素５０に対応する補正データ、
すなわち画素５０の液晶３０に印加する電圧を補正する
データが記憶されている。

【００２２】メモリ６３からは黒欠陥表示部となる画素
のアドレスがアドレス比較器６２に出力されている。ア
ドレス比較器６２は、カウンタ６１から入力される画素
のアドレスとメモリ６３から入力される黒欠陥表示部の
アドレスを比較し、一致すると、スイッチ６５をオンに
する制御信号をスイッチ６５に出力し、メモリ６３及び
メモリ６４には、カウントアップしたこと知らせるカウ
ントアップ信号を出力する。

【００２３】メモリ６３は、カウントアップ信号が入力
される毎に、アドレス比較器６２に出力する黒欠陥表示
部のアドレスを更新し、メモリ６４はアドレス比較器６
２で一致したアドレスの補正データをスイッチ６５の一
端に出力し、この補正データはオンしたスイッチ６５を
通して加算器６６に出力される。加算器６６は信号線６
を通して供給される映像信号にスイッチ６５を通して供
給される補正データ（に対応する電圧）を加算して、信
号線６Ａを通して水平ドライバ２に出力する。なお、図
示しないがスイッチ６５を通して出力される補正データ
に応じた電圧を発生する電圧発生器がメモリ６４とスイ
ッチ６５との間に設けられている。

【００２４】水平ドライバ２は、映像信号を順次所定の
信号線を通して出力するが、黒欠陥表示部である画素５
０には、補正データの加えられた映像信号を供給する。
なお、図示しないが、信号線６Ａ、水平ドライバ２及び
垂直ドライバ３に接続する各同期信号線７には遅延回路
を設けてタイミングを調整し、水平ドライバ２に供給さ
れる映像信号が黒欠陥表示部に対応するものは正しく補
正されており、垂直ドライバ７に供給される同期信号も
その黒欠陥部に対応するように構成してあるものであ
る。

【００２５】次に、画素５０の液晶に印加される補正前
後の映像信号について説明する。図２は本発明のアクテ
ィブマトリクス型液晶表示装置の実施例における画素の
液晶に印加される電圧波形を示すグラフ図であリ、全画
面が例えば白になるように映像信号をした場合の１フィ
ールドの電圧波形（実線表示）であり、横軸は時間，縦
軸は電圧、一点鎖線はコモン電圧をそれぞれ示し、図２
の（１）は信号源から映像信号を加えた時に液晶に印加
される電圧を示し、欠陥表示部と示した部分の画素には
短絡があるため、その画素の液晶に印加される電圧は正
規の映像信号に対応した電圧より、ΔＶ低下した電圧が
印加されることを示している。図２の（２）は、フレー
ムメモリ１から出力される補正された映像信号に対応す
る電圧波形であり、黒欠陥表示部に対しては正規の映像
信号に対応した信号に対しては、電圧Ｖｈが加算されて
いる。図２の（３）には、図２の（２）で示した電圧を
印加した場合に、液晶に印加される実効的な電圧の波形
を示し、黒欠陥表示部においても、正規の電圧が印加さ
れ、黒欠陥表示部は補正される。

【００２６】ここで、コモン電圧Ｖｃｏｍが、例えば８
Ｖ，信号電圧Ｖｓが４．５Ｖのとき、補正電圧Ｖｈは
０．４Ｖから０．６Ｖであれば、黒欠陥表示部を補正で
きる。このとき、コモン電圧Ｖｃｏｍを供給する図示し
ないコモン電源は、十分大きなインピーダンス例えば１
ｋΩ以上を有しており、これにより画素に発生した短絡
部に対して有効に電圧を印加することができる。このよ
うに、画素の欠陥を補正できるので、アクティブマトリ
クス型液晶表示装置の生産歩留まりを向上することすな
わち製造コストを低減すること、及び表示品質を向上す
ることができる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
マトリクス状に配置された各画素のうち、黒点欠陥とな
る欠陥画素の位置データを予め記憶したメモリと、同期
信号に基づいて前記各画素の位置をカウントするカウン
タと、前記メモリに記憶した前記欠陥画素の前記位置デ
ータと前記カウンタのカウント値とを比較して、前記位
置データと前記カウント値とが一致することを検出して
一致信号を出力するアドレス比較器と、前記アドレス比
較器から前記一致信号が出力された場合には、前記黒点
欠陥を解消するための補正電圧値を映像信号に加算する
加算手段とを備えたことにより、画素の欠陥に起因する
表示画像の欠陥を補償し、高密度小型化が可能であると
ともに、製造コストを抑制できるアクティブマトリクス
型液晶表示装置を提供することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス型液晶表示装置
の実施例の構成を示すブロック図である。

【図２】本発明のアクティブマトリクス型液晶表示装置
の実施例における画素の液晶に印加される電圧波形を示
すグラフ図である。

【図３】一般的なアクティブマトリクス型液晶表示装置
の構成を示すブロック図である。

【図４】液晶表示素子における画素の構成を示すブロッ
ク図である。

【図５】アクティブマトリクス型液晶表示装置における
液晶表示素子の構造を示す断面構成図である。

【図６】画素に印加される電圧波形を示すグラフ図であ
る。

【符号の説明】

１…フレームメモリ、２…水平ドライバ、３…垂直ドラ
イバ、４…行選択線、５…信号線、６…信号線、７…同
期信号線、８…コモン電圧供給線、１０…スイッチング
トランジスタ、１１…ソース、１２…ドレイン、１３…
ゲート電極、１４…（信号線の）配線、１５…コンタク
ト、１６…コンタクト、１７…（シリコン）基板、１
８，１８ａ，１８ｂ…絶縁層、２０…保持容量、２１…
容量電極、２２…電極、２３…コンタクト、２４…導電
層、２５…コンタクト、２６…遮光層、２７…入射光、
２８…出射光、３０…液晶、３１…反射電極、３２…配
向層、３３…配向層、３４…透明電極（ＩＴＯ）、３５
…ガラス基板、４０…液晶表示素子、５０…画素、６０
…アクティブマトリクス型液晶表示装置、６１…カウン
タ、６２…アドレス比較器、６３…（アドレス用）メモ
リ、６４…（データ用）メモリ、６５…スイッチ、６６
…加算器。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｒ ６２４ ６２４Ｂ ６３１ ６３１Ｈ ６７０ ６７０Ａ Ｆターム(参考） 2H088 FA13 FA14 HA08 2H092 MA51 MA56 NA30 2H093 NC52 NC54 NC67 ND16 5C006 AA01 AC11 AC21 AF13 AF51 AF53 AF61 BB16 BC03 BC12 BF02 BF14 BF22 BF28 EB04 FA18 5C080 AA10 BB05 DD28 FF11 JJ02 JJ03 JJ04

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上に、スイッチングトランジスタと、
   反射電極と、透明電極と、前記反射電極と前記透明電極
   との間に注入された液晶とが積層されて各画素を形成
   し、前記各画素がマトリクス状に配置されてなるアクテ
   ィブマトリクス型液晶表示装置において、 前記マトリクス状に配置された前記各画素のうち、黒点
   欠陥となる欠陥画素の位置データを予め記憶したメモリ
   と、 同期信号に基づいて前記各画素の位置をカウントするカ
   ウンタと、 前記メモリに記憶した前記欠陥画素の前記位置データと
   前記カウンタのカウント値とを比較して、前記位置デー
   タと前記カウント値とが一致することを検出して一致信
   号を出力するアドレス比較器と、 前記アドレス比較器から前記一致信号が出力された場合
   には、前記黒点欠陥を解消するための補正電圧値を映像
   信号に加算する加算手段と、を備えたことを特徴とする
   アクティブマトリクス型液晶表示装置。