JP2014013351A

JP2014013351A - 表示装置、駆動方法

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Publication number: JP2014013351A
Application number: JP2012151388A
Authority: JP
Inventors: Yusuke Doi; 勇介土井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2012-07-05
Filing date: 2012-07-05
Publication date: 2014-01-23
Also published as: US20140009710A1; CN103531159A

Abstract

【課題】液晶表示装置において、画素トランジスタの欠陥によりゲート線と画素電極とが短絡して生じる輝点画素を滅点化して製品歩留まりの向上を図る。
【解決手段】ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備えた表示装置に関して、上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とを接続する。画素と並列にアンチヒューズ素子が設けられるので、該アンチヒューズ素子を導通させることで、画素電極を対向電極電位と同電位にショートさせることができ、結果、輝点となるべき画素を滅点化することができる。
【選択図】図５

Description

本技術は、いわゆるアクティブマトリクス型の表示装置とその駆動方法とに関し、特に、輝点欠陥を滅点化することで製造上の歩留まりを向上させる技術に関する。

特開平５−３１３１６７号公報特開平８−１５６６０号公報

液晶表示装置において、コントラストを重視する製品は、液晶に電圧が印加されないときは黒表示、電圧が印加されるときはその電位に応じて光の透過率が上がるようなノーマリーブラックモードを採用することが近年では一般的になっている。

ノーマリーブラックモードにおいては、画素電極が対向電極電位以外の電位、例えば画素トランジスタのゲート電位やグランドといった画素近傍に存在する電位とショートすると、輝点欠陥となってしまう問題がある。
表示装置の製造プロセスにおいて、このような輝点欠陥の発生は歩留まりを損なうため問題となる。

上記特許文献１や特許文献２には、この輝点欠陥の問題を解決するため、対象となる欠陥画素にレーザを照射して破壊、除去して滅点化する手法が開示されている。
一般的に画素欠陥としては輝点よりも滅点の方が比視感度が低い。このため、上記のような滅点化により、製品歩留まりを向上できる。

しかしながら、上記のような従来手法は、表示装置の製造装置以外にレーザ照射装置が必要となる。また、レーザ照射によるチッピングにより異物等が発生し、別の欠陥が発生してしまう懸念もある。

本技術では上記の問題点に鑑み、表示装置を以下のように構成することとした。
すなわち、本技術の表示装置は、ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備える。
そして、上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とが接続されているものである。

また、本技術では上記本技術の表示装置についての駆動方法として以下の方法を提案する。
すなわち、本技術の駆動方法は、上記本技術の表示装置について、輝点としての上記画素セルが接続された少なくとも上記ゲート線を駆動することで、上記アンチヒューズ素子を導通させるものである。

本技術の表示装置によれば、画素と並列にアンチヒューズ素子が設けられている。上記駆動方法によりアンチヒューズ素子を導通させることで、画素電極を対向電極電位と同電位にショートさせることができる。つまりは、画素電極が画素トランジスタのゲート電位にショートされるところを、上記アンチヒューズ素子の導通により、対向電極電位と同電位にショートさせることができるものである。このように画素電極を対向電極電位と同電位にショートさせることができることで、輝点となるべき画素を滅点化することができる。
滅点は輝点との比較で比視感度が非常に低いため、上記のような滅点化により製品の歩留まり向上を図ることができる。
従来の滅点化手法のようにレーザ照射によって画素を破壊する手法ではないため、別途にレーザ照射装置を用いたり他の欠陥を招いたりすることなく、より効率的に輝点の滅点化ができる。

上記のように本技術によれば、輝点を滅点化することによる歩留まりの向上を、従来手法のように別途にレーザ照射装置を用いたり他の欠陥を招いたりすることなく、より効率的に行うことができる。

実施の形態の表示装置が備える画素セルの構成を示した回路図である。従来の画素セルの構成を示した回路図である。ノーマリーブラックモードについての説明図である。画素トランジスタ欠陥時の画素セルの回路構成を等価的に表した図である。アンチヒューズ素子の導通による滅点化時の画素セルの回路構成を等価的に表した図である。表示パネルの全体的な構成を示したブロック図である。表示パネルの通常の駆動手法を説明するためのタイミングチャートである。アンチヒューズ素子を導通させる駆動手法を説明するためのタイミングチャートである。輝点画素を検出し、該輝点画素のアンチヒューズ素子を導通させるための構成例を示した図である。変形例としての表示装置における画素セルの構成を示した回路図である。

以下、本技術に係る実施の形態について説明する。
なお、説明は以下の順序で行う。

＜１．実施の形態の表示装置＞
［1-1．画素セルの構成］
［1-2．本実施の形態における滅点化］
＜２．アンチヒューズ素子を導通させる駆動手法＞
＜３．変形例＞

＜１．実施の形態の表示装置＞
［1-1．画素セルの構成］

図１は、実施の形態としての表示装置が備える画素セルＰの構成を示す回路図である。
ここで、比較として、図２に従来の表示装置が備える画素セルＰ’の構成を示しておく。

先ず前提として、本実施の形態の表示装置は、いわゆるアクティブマトリクス型の液晶表示装置とされ、この図１に示す画素セルＰは、複数のゲート線Ｌｇと信号線Ｌｓの各交点部にそれぞれ形成されるものである。ここでは代表して１つの交点部に設けられた画素セルＰの構成のみを抽出して示しているが、他の交点部に設けられる画素セルＰの構成もこの図１に示すものと同様である。

また、本実施の形態の表示装置は、いわゆるノーマリーブラックモードの表示装置とされる。
図３は、ノーマリーブラックモードについての説明図である。なおこの図３では、画素電極１ｂと対向電極１ｃとの間に液晶層１ａが配された画素１と、該画素１の前後にそれぞれ配置される偏光板１０，１１と、偏光板１０側より入射する入射光Ｌｉと、偏光板１０→画素１→偏光板１１を通過する光の偏光状態（実線矢印）と、画素１に対する電圧のオン／オフに応じた液晶層１ａにおける液晶の配向状態とを模式的に示している。
この図３に示されるように、ノーマリーブラックモードとは、画素１への電圧印加がオフの場合（画素電極１ｂと対向電極１ｃが同電位の場合）は黒表示、画素１への電圧印加がオンの場合（画素電極１ｂと対向電極１ｃとに電位差が存在する場合）は光を透過させるものである。

説明を図１に戻す。
図１において、画素セルＰは、画素１、補助容量Ｃｓ、画素トランジスタＴｒを有して構成される。
画素１は、画素電極１ｂと、コモン電圧信号線に接続され電位Ｖｃｏｍが印加される対向電極１ｃとを備え、これら画素電極１ｂと対向電極１ｃとの間に液晶層１ａが配されて構成される。

画素トランジスタＴｒは、そのゲート（図中Ｇ）がゲート線Ｌｇと接続され、ソース（図中Ｓ）が信号線Ｌｓと接続される。その上で、この画素トランジスタＴｒのドレイン（図中Ｄ）に対し、画素１の画素電極１ｂと、補助容量２の第１電極２ａが接続されている。
図のように補助容量２の第２電極２ｂ（第１電極２ａに対向する電極）は、コモン電圧信号線Ｌｃｏｍに接続される。

このような画素セルＰにおいては、画素トランジスタＴｒのゲートにゲート線Ｌｇを介してゲート電圧Ｖｄｄｇが印加されて、画素トランジスタＴｒが導通する。その状態で信号線Ｌｓを介して信号電圧Ｖｓｉｇが印加されることで、画素１に対する信号の書き込みが行われる。

ここまでの構成は、図２に示した従来の画素セルＰ’においても同様となる。

本実施の形態の画素セルＰには、アンチヒューズ素子３が設けられる。
具体的にアンチヒューズ素子３は、その一端が画素トランジスタＴｒのドレインと接続され、他端がコモン電圧信号線Ｌｃｏｍに接続されている。
すなわち、このアンチヒューズ素子３は、画素トランジスタＴｒのドレインに対して、画素１や補助容量Ｃｓと並列に接続されている。

［1-2．本実施の形態における滅点化］

ここで、従来、画素セルＰ’においては、画素トランジスタＴｒのゲート酸化膜の欠陥等に起因して、画素トランジスタＴｒのゲートと画素電極１ｂとがショート（短絡）する不具合が発生する可能性があった。
図４は、画素トランジスタＴｒの欠陥時の画素セルＰ’の回路構成を等価的に表しているが、ノーマリーブラックモードが採用される場合、上記のように画素トランジスタＴｒのゲートと画素電極１ｂがショートしたことに応じては、画素電極１ｂが、図中の抵抗値Ｒｇを介してゲート電位Ｖｄｄｇにプルアップされるものとなる。
この結果、画素電極１ｂと対向電極１ｃとの間には常に「Ｖｄｄｇ−Ｖｃｏｍ」分の直流電圧が印加されることになるため、この場合の画素１は輝点となってしまう。

このため本実施の形態では、図１に示したように画素セルＰにアンチヒューズ素子３を設けておくものとし、輝点としての画素セルＰにおけるアンチヒューズ素子３を導通させることで、当該画素セルＰを滅点化し、歩留まりの向上を図る。

図５は、アンチヒューズ素子３を導通させた場合における画素セルＰの回路構成を等価的に表している。
図のように導通後のアンチヒューズ素子３は、所要の抵抗値を有する抵抗Ｒｈと見なすことができるものである。

ここで、本実施の形態では、この抵抗Ｒｈの抵抗値が、画素トランジスタＴｒのゲートと画素電極１ｂとの間の抵抗Ｒｇの抵抗値（欠陥により画素トランジスタＴｒのゲートと画素電極１ｂとが短絡した際の該画素トランジスタＴｒのゲート−ドレイン間の抵抗値）よりも小さいアンチヒューズ素子３を用いる。
これにより、画素トランジスタＴｒの欠陥時において、画素電極１ｂを対向電極１ｃの電位と同電位にショートさせることができる。すなわち、画素電極１ｂが、コモン電圧信号線Ｌｃｏｍの電位Ｖｃｏｍに実質プルダウンされるようにできる。
この結果、対向電極１ｃとの間に電位差を生じさせないようにでき、画素１が常に黒表示状態（滅点）となるようにできる。つまり、輝点となるべき画素１を、滅点化することができるものである。

このように輝点となるべき画素１を比視感度の低い滅点に変更できることで、製品の歩留まり向上を図ることができる。
先に挙げた従来の滅点化手法（特許文献１，２）のようにレーザ照射によって画素を破壊する手法ではないため、別途にレーザ照射装置を用いたり他の欠陥を招いたりすることなく、より効率的に輝点の滅点化による歩留まり向上を実現できる。

＜２．アンチヒューズ素子を導通させる駆動手法＞

続いて、アンチヒューズ素子３を導通させるための具体的な駆動手法について図６〜図８を参照して説明する。
図６は、本実施の形態の表示装置が備える表示パネルの全体的な構成を示したブロック図である。
先ず前提として、本実施の形態では、水平方向に配列される信号線Ｌｓをｎ本ごとに分け、これらｎ本の信号線Ｌｓごとに同時書き込みを行う例を挙げる（いわゆるｎ相駆動）。具体的には、１本のゲート線Ｌｇ上に配列された画素セルＰの駆動に関し、１つの画素セルＰごとに順次書き込みを行うものとはせず、ｎ個の画素セルＰごとに同時書き込みを行うというものである。
この場合、同時書き込みを行うブロックの数はｌとしており、従ってこの表示パネルにはｎ×ｌ本の信号線Ｌｓが設けられる。
図中のＨ₁，Ｈ₂，・・・Ｈ_lは、ｎ相駆動において各ブロックに同時書き込みを行うための同期信号となる。具体的には、各ブロックに属するｎ本の信号線をそれぞれオン／オフするための信号である。

図６では、表示パネルが有するゲート線Ｌｇがｍ本であるものとしている。ここでは、ｍ本のゲート線ＬｇをそれぞれＶ₁，Ｖ₂，・・・Ｖ_mと表す。
また、上記ｎ本の信号線ＬｓはそれぞれＤ₁，Ｄ₂，・・・Ｄ_nと表す。
図中では、各ゲート線Ｌｇ上において２番目の同時書き込みブロック（同期信号Ｈ₂に応じて書き込みの行われるブロック）に属する各ｎ個の画素セルＰ（計ｎ×ｍ個）のみを抽出して示している。これら計ｍ×ｎ個の画素セルＰについては、それぞれその符号をＰ₁₁〜Ｐ_mnと表す。ここで、該画素セルＰの符号について、下付き文字の先頭の数値はその画素セルＰが接続されるゲート線Ｌｇの別を表し、末尾の数値はその画素セルＰが接続される信号線Ｌｓの別を表すものである。

この表示パネルにおいては、図中のゲート線駆動回路１５によりｍ本のゲート線Ｌｇが駆動され、また信号線駆動回路１６によりｎ×ｌ本の信号線Ｌｓが駆動される。
具体的に、ゲート線駆動回路１５は、１フレーム期間においてｍ本のゲート線Ｌｇを１本ずつ順次駆動していく。
信号線駆動回路１６は、同期信号Ｈ₁〜Ｈ_lにより各ｎ本の信号線をオン／オフして、１水平ライン期間（１Ｈ期間）において、計ｎ×ｌ本の信号線をｎ本ずつ順次駆動する。

図７は、表示パネルの通常の駆動手法を説明するためのタイミングチャートである。
この図７では、図６に示した２番目のゲート線Ｄ₂上の２番目の同時書き込みブロックについての駆動波形を抽出して示している。具体的には、同期信号Ｈ₂、信号線Ｄ₁，Ｄ₂，Ｄ_nのそれぞれの駆動信号、及び画素セルＰ₂₁，Ｐ₂₂，Ｐ_2nのそれぞれにおける画素電極１ｂの印加電圧を示している。

通常駆動においては、信号線Ｄ₁，Ｄ₂，Ｄ_nには表示データに応じた信号電圧Ｖｓｉｇが印加される（図中、電位Ｖsig21，Ｖsig22，Ｖsig2n）。このとき、これら電圧Ｖｓｉｇと対向電極１ｃにかかる電位Ｖｃｏｍとの差分が、画素１及びアンチヒューズ素子３にかかる実効電圧となる（図中の斜線部分）。

図８は、アンチヒューズ素子を導通させる駆動手法を説明するためのタイミングチャートである。
ここでは、画素セルＰ₂₂において輝点欠陥が生じたものとして、該画素セルＰ₂₂におけるアンチヒューズ素子３を導通させる場合を例示する。
この図８では先の図７と同様に、同期信号Ｈ₂、信号線Ｄ₁，Ｄ₂，Ｄ_nのそれぞれの駆動信号、及び画素セルＰ₂₁，Ｐ₂₂，Ｐ_2nのそれぞれにおける画素電極１ｂの印加電圧を示している。

アンチヒューズ素子３を導通させる場合は、対象とする画素セルＰ（この場合は画素セルＰ₂₂）が接続されるゲート線Ｌｇ（この場合はゲート線Ｖ₂）が選択されている水平ライン期間において、該対象とする画素セルＰが接続された信号線Ｌｓ（この場合は信号線Ｄ₂）のみを駆動することで、アンチヒューズ素子３に、該アンチヒューズ素子３の絶縁破壊耐圧より高い電位による電圧を印加する。

具体的に、本例では、図のようにコモン電圧信号線Ｌｃｏｍにおける電位ＶｃｏｍをＧＮＤ（若しくはできるだけ低い電位）とし、信号線電圧Ｖｓｉｇについてもアンチヒューズ素子３を導通させる画素セルＰ以外は電位Ｖｃｏｍと同電位にしておき、アンチヒューズ素子３を導通させる画素セルＰの信号線電圧Ｖｓｉｇのみをアンチヒューズ素子３の絶縁破壊耐圧以上の電位とするものとしている。
これにより、対象とする画素セルＰにおけるアンチヒューズ素子３のみを選択的に導通させることができる。
なお図８では、画素セルＰ₂₂の斜線部分が、アンチヒューズ素子３に印加される実効電圧（電圧×時間）に相当する。

図９は、輝点画素を検出し、該輝点画素のアンチヒューズ素子３を導通させるための構成例を示した図である。
先ずこの図９において、表示装置２０は、先の図６にて説明した表示パネルを備える表示装置を表している。図のように表示装置２０には表示部２１、ゲート線駆動回路１５、信号線駆動回路１６、及び表示制御回路２２が少なくとも備えられる。ここで表示部２１は、図６に示した表示パネルからゲート線駆動回路１５と信号線駆動回路１６とを除いた部分を指す。図中、信号線駆動回路１６と表示部２１との間の太線Ｈで示すラインは、図６に示した同期信号線Ｈ₁,Ｈ₂,・・・Ｈ_lを包括的に表したものであり、太線Ｄで示すラインは図６で説明したｎ×ｌ本の信号線Ｄを包括的に表したものである。
表示制御回路２２は、ゲート線駆動回路１５に指示を行ってｍ本のゲート線Ｖ₁〜Ｖ_mを所定のタイミングで駆動させる。また表示制御回路２２は、信号線駆動回路１６に指示を行って同期信号Ｈ₁〜Ｈ_lの出力制御を行うと共に、ｎ本ごとの信号線Ｄの駆動制御を行う。また表示制御回路２２は、コモン電圧信号線Ｌｃｏｍによって表示部２１に与えられる電位Ｖｃｏｍについての調整が可能とされる。

この場合、輝点画素の検出には、撮像装置３０と検査装置４０とが用いられる。
図のように撮像装置３０は、撮像レンズ３１Ａと撮像素子３１Ｂとを備えた撮像部３１と、撮像素子３１Ｂの検出信号を処理して撮像画像信号を得る画像処理部３２とが設けられる。
この撮像装置３０によって表示部２１の表示画像を撮像する。この結果得られたし撮像画像信号が、検査装置４０に供給される。

検査装置４０は、欠陥検出部４１と補正対象画素アドレス算出部４２とを備える。
欠陥検出部４１は、撮像装置３０から供給された撮像画像信号に基づき、その撮像画像中における輝点の位置を検出する。そしてその位置情報を、補正対象画素アドレス算出部４２に供給する。
補正対象画素アドレス算出部４２は、欠陥検出部４１より供給された位置情報に基づき、表示部２１上の欠陥画素（輝点画素）の画素アドレスを算出する。そして、算出した画素アドレスの情報を、表示装置２０における表示制御回路２２に対して与える。

表示制御回路２２は、与えられた画素アドレスの情報により特定される画素セルＰにおけるアンチヒューズ素子３が導通するように、ゲート線駆動回路１５と信号線駆動回路１６の制御、及び電位Ｖｃｏｍの調整を行う。なお、特定の画素セルＰにおけるアンチヒューズ素子３を導通させるための駆動手法は先の図８にて説明した通りであり、ここでの重複説明は避ける。

なお、輝点が存在しなかった場合には、その旨の情報を例えば検査装置４０の表示部（不図示）上に表示するなどして、検査人員等に通知するものとすればよい。

ここで、輝点となる画素セルＰにおいて、画素トランジスタＴｒの欠陥により画素電極１ｂがゲート線Ｌｇとショートしている場合は、該ゲート線Ｌｇを駆動してもゲートを開くことができないことが考えられる。
このような事態を想定すると、アンチヒューズ素子３の絶縁破壊耐圧は、ゲート電位Ｖｄｄｇ未満に設定しておくことが望ましい。
このようなアンチヒューズ素子３の絶縁破壊耐圧の設定の下で、前述した手法のように、電位ＶｃｏｍをＧＮＤと同電位に下げる手法を採用する。これにより、対象とする画素セルＰが接続されたゲート線Ｌｇにゲート電圧Ｖｄｄｇを印加することで、該画素セルＰにおけるアンチヒューズ素子３を導通させることができる。すなわち、該ゲート電圧Ｖｄｄｇの印加でゲートが開かない場合であっても、対象とするアンチヒューズ素子３を導通させることができるものである。
なおこの場合は、対象とする画素セルＰ（つまり輝点となっている画素セルＰ）が接続されたゲート線Ｌｇにゲート電圧Ｖｄｄｇを印加するのみで、該対象とする画素セルＰ内のアンチヒューズ素子３のみを導通させることができるが、このとき、信号線Ｌｓの駆動を行うか否かは任意である。
信号線Ｌｓの駆動を省略すれば、アンチヒューズ素子３を導通させる駆動手法をより簡略化できる。

なお、上記では電位ＶｃｏｍをＧＮＤと同電位に下げる手法を採ることを前提としたが、該手法を採らない場合は、対象とする画素セルＰに接続されたゲート線Ｌｇにアンチヒューズ素子３の絶縁破壊耐圧よりも高い電位による電圧を与えるものとすればよい。

＜３．変形例＞

以上、本技術に係る実施の形態について説明したが、本技術はこれまでで説明した具体例に限定されるべきものではない。
例えばこれまでの説明では、補助容量２の第２電極２ｂが、画素１の対向電極１ｃと共にコモン電圧信号線Ｌｃｏｍに接続される構成を前提としたので、アンチヒューズ素子３としても、同様にコモン電圧信号線Ｌｃｏｍに接続するものとしたが、次の図１０に示されるように、補助容量２の第２電極２ｂが、コモン電圧信号線Ｌｃｏｍとは別途に配線された補助容量配線Ｌｃｓに接続される構成もあり得る（例えば下記参考文献１を参照）。

・参考文献１：特開２００７−５２２９０号公報

このように補助容量２の第２電極２ｂが補助容量配線Ｌｃｓに接続される場合には、図１０に示すように、アンチヒューズ素子３についても補助容量配線Ｌｃｓに接続することができる（画素セルＰ''とする）。具体的にこの画素セルＰ''においては、アンチヒューズ素子３の一端が画素トランジスタＴｒのドレインに接続され、他端が補助容量配線Ｌｃｓに対して接続される。

ここで、図示は省略しているが、補助容量配線Ｌｃｓは、表示パネル外部においてコモン電圧信号線Ｌｃｏｍの電位Ｖｃｏｍと短絡されている、又は電位Ｖｃｏｍと同電位を生成する別の電源に接続されている。つまりこのことで、補助容量配線Ｌｃｓの電位Ｖｃｓとコモン電圧信号線Ｌｃｏｍの電位Ｖｃｏｍはほぼ同電位となる。
このため、この図１０に示す構成とした場合も、アンチヒューズ素子３の導通により、画素電極１ｂを電位Ｖｃｏｍと同電位に短絡させることができるものである。つまりこの図１０に示す変形例としての構成によっても、アンチヒューズ素子３の導通により、先の図１に示した構成と同様に輝点を滅点化することができる。

また、本技術は、以下に示す構成を採ることもできる。
（１）
ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備えると共に、
上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とが接続されている
表示装置。
（２）
上記アンチヒューズ素子は、その導通後の抵抗値が、上記ゲート線と上記画素電極とがショートした際の上記画素トランジスタのゲート−ドレイン間の抵抗値よりも小となるように構成されている
上記（１）に記載の表示装置。
（３）
上記アンチヒューズ素子の絶縁破壊耐圧がゲート電圧未満とされる上記（２）に記載の表示装置。
（４）
上記アンチヒューズ素子の他端がコモン電圧信号線に接続されている上記（１）乃至（３）何れかに記載の表示装置。
（５）
上記アンチヒューズ素子の他端が補助容量配線に接続されている上記（１）乃至（３）何れかに記載の表示装置。
（６）
ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備えると共に、上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とが接続されている表示装置について、輝点としての上記画素セルが接続された少なくとも上記ゲート線を駆動することで、上記アンチヒューズ素子を導通させる
駆動方法。
（７）
上記アンチヒューズ素子の他端の電位を低下させた上で、上記アンチヒューズ素子を導通させるための電圧を与える
上記（６）に記載の駆動方法。
（８）
輝点としての上記画素セルが接続された上記ゲート線及び上記信号線を駆動して上記アンチヒューズ素子を導通させる
上記（６）又は（７）何れかに記載の駆動方法。
（９）
輝点としての上記画素セルが接続された上記ゲート線に上記アンチヒューズ素子の絶縁破壊耐圧よりも高い電位による電圧を与える
上記（６）乃至（８）何れかに記載の駆動方法。
（１０）
輝点としての上記画素セルが接続された上記信号線に上記アンチヒューズ素子の絶縁破壊耐圧よりも高い電位による電圧を与える
上記（６）乃至（９）何れかに記載の駆動方法。

１画素、１ａ液晶層、１ｂ画素電極、１ｃ対向電極、Ｃｓ補助容量、２ａ第１電極、２ｂ第２電極、Ｔｒ画素トランジスタ、Ｐ,Ｐ'' 画素セル、Ｌｇ,Ｖ₁〜Ｖ_m ゲート線、Ｌｓ,Ｄ₁〜Ｄ_n 信号線、３アンチヒューズ素子、１０,１１偏光板、１５ゲート線駆動回路、１６信号線駆動回路

Claims

ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備えると共に、
上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とが接続されている
表示装置。
上記アンチヒューズ素子は、その導通後の抵抗値が、上記ゲート線と上記画素電極とがショートした際の上記画素トランジスタのゲート−ドレイン間の抵抗値よりも小となるように構成されている
請求項１に記載の表示装置。
上記アンチヒューズ素子の絶縁破壊耐圧がゲート電圧未満とされる請求項２に記載の表示装置。
上記アンチヒューズ素子の他端がコモン電圧信号線に接続されている請求項１に記載の表示装置。
上記アンチヒューズ素子の他端が補助容量配線に接続されている請求項１に記載の表示装置。
ゲート線の駆動により導通する画素トランジスタと、画素電極と対向電極との間に液晶層が形成された画素と、補助容量と、アンチヒューズ素子とを有する画素セルを、複数の上記ゲート線と信号線との各交点部に備えると共に、上記画素セル内において、上記画素トランジスタのドレインに対し、上記画素電極と上記補助容量の一端と上記アンチヒューズ素子の一端とが接続されている表示装置について、輝点としての上記画素セルが接続された少なくとも上記ゲート線を駆動することで、上記アンチヒューズ素子を導通させる
駆動方法。
上記アンチヒューズ素子の他端の電位を低下させた上で、上記アンチヒューズ素子を導通させるための電圧を与える
請求項６に記載の駆動方法。
輝点としての上記画素セルが接続された上記ゲート線及び上記信号線を駆動して上記アンチヒューズ素子を導通させる
請求項６に記載の駆動方法。
輝点としての上記画素セルが接続された上記ゲート線に上記アンチヒューズ素子の絶縁破壊耐圧よりも高い電位による電圧を与える
請求項６に記載の駆動方法。
輝点としての上記画素セルが接続された上記信号線に上記アンチヒューズ素子の絶縁破壊耐圧よりも高い電位による電圧を与える
請求項８に記載の駆動方法。