JP2006267787A - 表示用パネル及びその製造方法 - Google Patents
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Abstract
【課題】 パネル上に専用の検査線を備えた表示用パネルにおいて、検査後に利用されなくなった検査線に帯電された電荷により生じ易い線間或いは層間の短絡欠陥を防止するようにした表示用パネル及びその製造方法を提供すること。
【解決手段】 マトリックス状に配列した複数本のゲート配線G1〜GN及びソース配線S1〜SNと、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子Trと、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線211、212及び221、222と、共通電位線17と、が表面に設けられたアレイ基板10を有する表示用パネルにおいて、前記各検査線211、212及び221、222は前記共通電位線17に接続されている。
【選択図】 図1
【解決手段】 マトリックス状に配列した複数本のゲート配線G1〜GN及びソース配線S1〜SNと、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子Trと、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線211、212及び221、222と、共通電位線17と、が表面に設けられたアレイ基板10を有する表示用パネルにおいて、前記各検査線211、212及び221、222は前記共通電位線17に接続されている。
【選択図】 図1
Description
本発明は、表示領域外に専用の検査用配線を配設した表示用パネル及びその製造方法に関する。
液晶表示装置に搭載される液晶表示パネルには、液晶駆動方式の違いにより、単純マトリックス方式及びアクティブ・マトリックス方式を採用したものがある。
単純マトリックス方式を用いたパネルは、クロストークが発生し易く、画像コントラスト等に課題があると言われていることから、近年は、アクティブ・マトリックス方式を採用したものが主流になってきている。
アクティブ・マトリックス方式を用いた表示パネルは、基板上の画素毎に薄膜トランジスタ或いは薄膜ダイオード等のスイッチング素子を配設した構成を有しており、その画素数は、表示画面の高精細化に伴って増大し、通常の50〜100万個から近年では更に多い150万個を超える画素数を備える表示パネルも存在する。
このように画素数が増大すると、これに比例してスイッチング素子及びこのスイッチング素子に接続される配線本数も増大し、これらの配線は、それぞれの配線幅が極狭にされると共に線間距離を極小化されて、複数個のスイッチング素子と共に基板上に密集された状態で高密度に配設されている。
これらのスイッチング素子及び配線は、半導体製造工程におけるクリーンルームにおいて、種々の成膜プロセスにより基板上に形成されている。しかしながら、このクリーンルームに僅かな塵、例えばマイクロダストが存在すると、スイッチング素子及び配線などに付着し、線間短絡或いは配線断線等の欠陥を起こすことがある。
また、このような製造工程おいては、静電気により基板上で静電破壊を起こすことがある。例えば、露光工程において、露光ステージに基板を載置して位置合わせするとき、基板が露光ステージと接触し摩擦静電気が発生し基板上に帯電され、また、露光終了後、露光ステージから基板を次工程へ搬送する際にも発生し同様に基板上に帯電されることがある。
基板上に帯電された電荷量が大きくなると、基板上でスパークが発生し、スイッチング素子を破壊し、或いは配線間の短絡、配線層間の短絡欠陥を誘発してしまうことがある。
そこで、このような欠陥が発生すると、パネル製造の歩留まりを低下させ、しかも製造コストの高騰を招来することから、製造工程においは、パネルを装置に組み込む前にこのような欠陥を未然に発見するための検査が行われている(例えば、下記特許文献1、2参照)。
図2は下記特許文献1に記載された検査装置の概要を示す概略図、図3は図2の検査装置で検査される被検査基板の一部拡大図である。
この検査装置1は、電気光学素子2を用いてこの電気光学素子2の光学的変化を検出して被検査基板を検査する方法、いわゆるフォトン検査法と呼ばれている方法を採用した装置であって、ハロゲンランプ等からなる光源3と、この光源からの検出光が入射される電気光学素子2と、この電気光学素子2からの反射光を受光する受光器4と、この受光器に接続されたモニタ5と、テーブル6に載置される被検査基板30と電気光学素子2との間に所定の電圧を印加する電圧印加装置7と、を備えた構成を有している。
電気光学素子2には、電界が印加されると光学的性能が変化する液晶シート或いはポッケル液晶板などが使用され、その上面に薄膜透明電極2aが設けられている。
また、この検査装置1に適用される被検査基板30は、アクティブ・アレイ基板(以下、アレイ基板という)であって、図3に示すように、マトリックス状に配列された複数本のソース配線31及びゲート配線32の間に画素電極33が形成され、各画素電極33はスイッチング素子34を介してソース配線31とゲート配線32とに接続されているものである。
このアレイ基板は、予め検査に備えて基板上にショーティングバー35、36が形成され、これらのショーティングバーは予め各ソース配線31及びゲート配線32に接続されている。これらのショーティングバー35、36は検査時に必要とするものであるが、検査後は不要であるので切断除去される。
以下に、この検査装置を用いた被検査アレイ基板の検査法について図2、図3を参照して説明する。
先ず被検査アレイ基板30をテーブル6に載置し、電圧印加装置7をショーティングバー35、36及び透明電極2aに接続して、ショーティングバー35、36と透明電極2a間にソース側をゲート側に対し正の電圧になるように接続して電圧を印加する。この印加電圧は、その電圧値を徐々に上げ、ソース配線31とゲート配線32間にリークする電流を電流検出手段(図示省略)で検出する。この電流が検知されれば、ソース配線31とゲート配線32とが短絡していると判定できる。
また、電気光学素子の透明電極2aとゲート側とソース側に配線された電極との間にバイアス電圧を印加する。このバイアス電圧は基準電圧に対し、所定電圧を所定モードで印加できるようになっている。
電気光学素子2に液晶シートを使用すると、画素電極33と透明電極2aとの間に電圧が印加されない状態では液晶シートの液晶は無秩序な方向を向いており、光を散乱し光を通過させないが、電圧を印加すると電気光学素子2は液晶シートの液晶が同一方向を向くので光の透過量が変化する。
そこで、光源3からの光を電気光学素子2に照射するとともに、電気光学素子2を通過して光反射体8に反射させて再び電気光学素子2を通過してきた光の強さを受光器4によって計測し、この受光器4で受光した光を制御部(図示省略)で演算して相当電圧を算出する。
そして、この相当電圧をチェックし、画像の明暗又は相当電圧値で画素の良否を判定する。被検査アレイ基板30の採否を決めるには、不良とする基準、例えば100万画素において何個の欠陥が許容されるか否かの値を決めておくことにより、処理画像のデータから被検査基板の良否を判定する。検査を終了したアレイ基板のショーティングバーは、検査後はマザー基板から切断除去するようになっている。
また、ショーティングバーを切断することなく検査できる表示パネルも下記特許文献2で紹介されている。
この表示パネルは、複数のゲート配線と複数のドレイン線と複数の画素電極とが形成された第1の基板と、この第1の基板に対向して配置された第2の基板との間に液晶層を有する液晶表示パネルであって、第1の基板は画素電極の形成された画素領域とこの画素領域を囲む周辺領域とを有し、この周辺領域に検査用端子が形成され、この検査用端子の上に液晶駆動用の半導体チップが検査用端子と電気的に絶縁された状態で配置された構成を有している。
検査用端子は、ドレイン検査用端子とゲート検査用端子とで構成され、これらの検査端子に所定の電圧を印加することにより、ゲート配線間の短絡及びドレイン線間の短絡を検出することができる。
また、下記特許文献2に開示された表示パネルは、検査用配線に接続された検査用端子間にプローブを接触させて画素を点灯状態とすることにより検査が行われるものである。
特開平5−256794号公報(図1、図2、段落〔0037〕〜〔0042〕)
特開2004−101863号公報(図1、請求項1及び段落〔0042〕〜〔0047〕)
上記特許文献1に記載された検査装置を使用すると、電気光学素子を被検査基板の上に設置し、この基板上の画素電極と電気光学素子の電極に通電して電気光学素子の光学的性質を変え、その状態の電気光学素子を通過する光の強度変化を受光器で受光し、相当電圧に変換することにより、アレイ基板の欠陥検出を一括して行うことができるので、正確で効率よく迅速な検査ができる。また、この検査装置は、上記特許文献2に記載された表示パネルのように、パネルが完成した後に点灯検査を行う検査に比べ、表示パネル製造前にアレイ基板だけで良否を判断できるので、コストの削減ができる。
しかしながら、この検査装置に適用されるアレイ基板は、パネルの高精細化に伴い、画素数が増大し、これに比例して検査用配線(以下、検査線という)の本数も増大する。そして、この増大した検査線は、例えば上記アレイ基板30のようにショーティングバー35、36で基板の周辺で各ソース配線31及びゲート配線32に接続される場合もあるが、配線設計のレーアウト上、これらの配線が検査線として表示領域の外周囲に引き回されて基板上に高密度に配設されることがある。
一方でまた、これらの検査線は、検査後は不要となり、一部がマザー基板から切除されるが、表示領域の外周囲に引き回された多数本の検査線は基板上に残されている。
ところが、このようなアレイ基板によると、製造工程において基板をマザー基板から分断される際或いは分断後にも静電気が基板上に生成され、この生成された静電気が残された検査線にも蓄積されて、線間或いは層間で短絡欠陥が発生し基板の品質低下を招くことがある。
また、上記特許文献2に開示された表示パネルにおいても、検査用配線は検査後に基板上に残されるため、上記特許文献1の検査装置と同様にこの検査用配線に静電気が蓄積されることによる短絡欠陥の発生が問題となっている。
本発明は、上記の従来技術の課題を解決するためになされたもので、本発明の目的は、
パネル上に専用の検査線を備えた表示用パネルにおいて、検査後に利用されなくなった検査線に帯電された電荷により生じ易い線間或いは層間の短絡欠陥を防止するようにした表示用パネル及びその製造方法を提供することにある。
パネル上に専用の検査線を備えた表示用パネルにおいて、検査後に利用されなくなった検査線に帯電された電荷により生じ易い線間或いは層間の短絡欠陥を防止するようにした表示用パネル及びその製造方法を提供することにある。
上記目的を達成するために、請求項1に記載の表示用パネルの発明は、マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を有する表示用パネルにおいて、
前記各検査線は前記共通電位線に接続されていることを特徴とする。
前記各検査線は前記共通電位線に接続されていることを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の表示用パネルに係り、前記表示用パネルは、液晶表示パネルであることを特徴とする。
請求項3に記載の表示用パネルの製造方法は、マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を大判のマザー基板上に1枚又は複数枚形成し、前記各アレイ基板の検査線に検査用信号を送ってアレイ基板の検査を行い、この検査の終了後に、前記検査線を前記アレイ基板の表面に設けられている共通電位線に接続し、その後の工程で前記各アレイ基板を前記マザー基板から分断することを特徴とする。
また、請求項4に記載の発明は、請求項3に記載の表示用パネルの製造方法に係り、前記表示用パネルは、液晶表示パネルであることを特徴とする。
本発明は上記構成を備えることにより、以下に示す優れた効果を奏するものである。すなわち、請求項1の発明によれば、アレイ基板上に設けられている共通電位線に各ゲート配線及びソース配線に半導体スイッチング素子を介して接続した検査線を接続しているので、検査線に電荷が蓄積されても、この電荷は半導体スイッチング素子及び共通電位線を経て基板外へ逃がされ、配線間或いは層間での短絡等の欠陥を防止できる。
また、請求項2の発明によれば、請求項1の効果を奏することができる液晶表示パネルが得られる。
請求項3の発明によれば、大判のマザー基板上に、検査線を含むアレイ基板を1枚又は複数枚形成し、これらのアレイ基板の検査線に検査用信号を送って検査を行い、この検査の終了後に、検査線をアレイ基板の表面に設けられている共通電位線に接続し、その後の工程で各アレイ基板をマザー基板から分断するので、検査線に電荷が蓄積されてもその電荷は共通電位線から基板外へ逃がされ、検査線に電荷が蓄積されることによる線間或いは層間での短絡等の欠陥の発生を防止できる。
また、大判のマザー基板上に複数枚のアレイ基板を形成すれば、複数枚のアレイ基板を一括して検査できるので、検査効率を高めることができる。
また、請求項4の発明によれば、請求項3の効果を奏することができる液晶表示パネルの製造方法が得られる。
以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するための表示用パネル及びその製造方法を例示するものであって、本発明をこの表示用パネル及びその製造方法に特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適応し得るものである。なお、ここでは表示用パネルとして液晶表示パネルを用いた場合について説明するが、これに限定することなく、種々の表示用パネルにも適応可能である。
アクティブ・マトリックス方式を採用した液晶表示パネルは、半導体素子を搭載したアレイ基板(以下、アレイ基板という)と、カラーフィルタを有するカラーフィルタ基板とを対向配設し、その間に液晶層が形成された構成を有している。
図1は本発明の実施例に係る液晶表示パネルにおけるアレイ基板を示した平面図である。
このアレイ基板10は、大判のマザー基板から複数枚が分断されて製造されるもので、個々の基板は、表示領域、この表示領域の外周囲に非表示領域12及びその外周囲に分断用のスクライブライン11を有している。このアレイ基板10は、液晶側の面に、X方向(横方向)に延在し且つY方向(縦方向)に並設された複数本のゲート配線G1〜GNと、これらのゲート配線G1〜GNと絶縁されY方向(縦方向)に延在し且つX方向(横方向)に並設された複数本のソース配線S1〜SNとを備え、これらゲート配線G1〜GN及びソース配線S1〜SNがマトリックス状に配設され、このマトリックス状に配列されたゲート配線G1〜GNとソース配線S1〜SNで囲まれた領域に複数個の画素領域13が設けられた構成を有している。各画素領域13には、スイッチング素子及び蓄積容量がそれぞれ配設され、この領域が表示領域となっている。なお、画素領域130はダミーとなっている。また、このアレイ基板は、非表示領域に検査線20が配設されている。
各画素領域13のスイッチング素子Trには、薄膜トランジスタ(TFT)が使用されている。なお、この素子は薄膜トランジスタだけでなく他の素子、例えば薄膜ダイオードでもよい。
各ソース配線S1〜SNは、その一端がソースドライバ(図示省略)が装着される領域14に設けた端子に、他端が静電気保護素子16を介して共通電位線17にそれぞれ接続されている。この領域14には、共通電位線17に接続される共通電位端子(以下、コモン端子という)COM1が設けられている。
同様に各ゲートG1〜GNは、その一端がゲートドライバ(図示省略)が装着される領域18に設けた端子に、他端が静電気保護素子16を介して共通電位線17にそれぞれ接続されている。
静電気保護素子16は、基板上のスイッチング素子等を静電破壊から保護するもので、非線形抵抗素子、例えば2個のダイオードのアノードとカソードを相互に接続し、これらを並列接続したものが使用される。なお、このような静電気保護素子16は、液晶表示パネルにおいて既に公知であるので、その作用の説明を省略する。
このように構成したアレイ基板は、ゲート配線G1〜GNに走査信号を供給することにより、薄膜トランジスタTrがオンされ、ソース配線S1〜SNから映像信号がそれぞれ画素電極(図示省略)に供給される。
次に、検査線について説明する。検査線20は、表示領域内のゲート配線G1〜GNに接続された一対のゲート用検査線211、212と、同様にソース配線S1〜SNに接続された一対のソース用検査線221、222と、これらの検査線と並設したスイッチ線25及び共通電位線17bとからなり、各ゲート用検査線211、212及びソース用検査線221、222から分岐した配線231〜234が短絡領域27にまで伸びている。この短絡領域27は、検査終了後に導電性部材で短絡された後に共通電位線17に接続されるもので、ソースドライバが搭載される領域14に近接した箇所に設けるのが好ましい。短絡領域27を領域14に近接した箇所に設けることにより、短絡領域27とコモン端子COM1との接続が容易になる。
一対のゲート用検査線211、212のうち、一方のゲート用検査線211は、基板上の偶数行の各ゲート配線G2、G4、・・・に、他方のゲート用検査線212は奇数行の各ゲート配線G1、G3、・・・にそれぞれスイッチング素子24を介して接続され、また、両ゲート用検査線211、212の他端は、静電気保護素子16を介して共通電位線17bに接続されている。
また、同様に一対のソース用検査線221、222も、一方のソース用検査線221は、基板上の偶数列の各ソース配線S2、S4、・・・に、他方のソース用検査線222は奇数列の各ソース配線S1、S3、・・・にそれぞれスイッチング素子24を介して接続され、また、両ゲート用検査線221、222の他端は、静電気保護素子16を介して共通電位線17に接続されている。
スイッチ線25は、各スイッチング素子24に接続されている。このスイッチ線25に信号を送ることにより、スイッチング素子24をオンさせて、ゲート用検査線及びソース用検査線を表示領域内のゲート配線及びソース配線へ接続させる。また、表示領域の外周囲には、共通電位線17が配設され、この電位線は、表示領域内の共通電位線に接続されると共に、他端がコモン端子COM1に接続されている。また、この共通電位線17は、表示領域外の隅部及びコモン端子COM1付近でトランスファ電極17aを介して対向電極に接続されるようになっている。
次に、アレイ基板の検査法及びアレイ基板の製造方法を説明する。このアレイ基板の検査には、上記の検査装置を使用する。その検査の手順は、従来技術で示したアレイ基板30の検査手順とほぼ同じであるため、検査に用いられる検査部材において同一のものを使用する場合には図2、図3の符号を用いて説明を行うものとする。
アレイ基板10では、マトリックス状に配列した画素を奇数・偶数行及び奇数・偶数列の組み合わせで行うことができるようにした点が従来のものと異なっている。すなわち、X(横)方向に延在しY(縦)方向に並設されたゲート配線、及びY(縦)方向に延在しX(横)方向に並設されたソース配線で囲まれたそれぞれの画素をX方向及びY方向における奇数行及び奇数列及び偶数行及び偶数列に囲まれたものを選択して検査できるようになっている。
偶数行のゲート配線G2、G4、・・・及び偶数列のソース配線S2、S4、・・・及びこれらに接続された画素を検査する場合は、電圧印加装置7の一端をアレイ基板10上の端子21a、22aに、他端を液晶シート2の電極2aに接続し、スイッチ線25の端子25aに信号を与えてスイッチング素子24をオンさせて、電圧印加装置7から所定の電圧を印加して、偶数行のゲート配線G2、G4、・・・及び偶数列のソース配線S2、S4、・・・に接続された画素の良否を判定する。このとき、端子17cは、例えばアースに接続しておく。画素良否の判定方法は、従来のアレイ基板30で説明した方法と同様である。
また、奇数行のゲート配線G1、G3、・・・及び奇数列のソース配線S1、S3、・・・及びこれらに接続された画素を検査する場合は、同様の方法により、電圧印加装置7の一端をアレイ基板10上の端子21b、22bに、他端を液晶シート2の電極2aに接続し、スイッチ線25の端子25aに信号を与えてスイッチング素子24をオンさせて、電圧印加装置7から所定の電圧を印加して、偶数行のゲート配線G1、G3、・・及び偶数列のソース配線S1、S3、・・・に接続された画素の良否を判定する。画素良否の判定方法は、偶数行のゲート配線G2、G4、・・・及び偶数列のソース配線S2、S4、・・・の場合と同じく、従来のアレイ基板30で説明した方法と同様である。
この検査の終了後は、アレイ基板10の短絡領域27を例えば導電性テープ等の導電性部材で短絡し、この導電性部材を別途共通電位線、例えばコモン端子COM1に接続する。そして、その後の製造工程において、このアレイ基板10をカラーフィルタ基板と貼り合わせて両基板間に液晶を注入した後に、スクライブライン11から分断して、液晶パネルを完成させる。
本実施例の表示用パネルでは、短絡領域27に配線231〜234を伸ばし、検査終了後にコモン端子COM1に接続して短絡させているが、その代わりに図1に破線で示したように、共通電位線17から分岐配線235を短絡領域27にまで延長することにより、この短絡領域27を導電性部材で短絡させるようにしても同様の効果を奏することができる。
なお、本実施例の表示用パネルでは、マザー基板に1枚のアレイ基板を形成したものについて説明したが、大型のマザー基板に複数枚のアレイ基板を形成し、一括して検査を行った後に分断するようになせば複数枚の表示用パネルを一度に製造できるようになる。
また、本実施例の表示用パネルによれば、検査線に電荷が蓄積されても、その電荷はコモン端子から基板外へ逃がされ、検査線に電荷が蓄積されることによる線間或いは層間での短絡欠陥の発生を防止できる。また、大判のマザー基板上に、複数枚の表示用パネルを形成し、複数枚の表示用パネルを一括して検査できるので、検査効率を高めることができる。更に表示用パネル製造前にアレイ基板だけで良否を判断できるので、コストの削減ができる。
1 検査装置
2 電気光学素子
3 光源
4 受光器
5 モニタ
7 電圧印加装置
10 アレイ基板
17 共通電位線
211、212 ゲート用検査線
221、222 ソース用検査線
27 短絡領域
G1〜GN ゲート配線
S1〜SN ソース配線
COM1 コモン端子
Tr スイッチング素子
2 電気光学素子
3 光源
4 受光器
5 モニタ
7 電圧印加装置
10 アレイ基板
17 共通電位線
211、212 ゲート用検査線
221、222 ソース用検査線
27 短絡領域
G1〜GN ゲート配線
S1〜SN ソース配線
COM1 コモン端子
Tr スイッチング素子
Claims (4)
- マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を有する表示用パネルにおいて、
前記各検査線は前記共通電位線に接続されていることを特徴とする表示用パネル。 - 前記表示用パネルは、液晶表示パネルであることを特徴とする請求項1に記載の表示用パネル。
- マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を大判のマザー基板上に1枚又は複数枚形成し、前記各アレイ基板の検査線に検査用信号を送ってアレイ基板の検査を行い、この検査の終了後に、前記検査線を前記アレイ基板の表面に設けられている共通電位線に接続し、その後の工程で前記各アレイ基板を前記マザー基板から分断することを特徴とする表示用パネルの製造方法。
- 前記表示用パネルは、液晶表示パネルであることを特徴とする請求項3に記載の表示用パネルの製造方法。
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