JP2009210867A - 表示装置とその製造方法および製造装置 - Google Patents
表示装置とその製造方法および製造装置 Download PDFInfo
- Publication number
- JP2009210867A JP2009210867A JP2008054559A JP2008054559A JP2009210867A JP 2009210867 A JP2009210867 A JP 2009210867A JP 2008054559 A JP2008054559 A JP 2008054559A JP 2008054559 A JP2008054559 A JP 2008054559A JP 2009210867 A JP2009210867 A JP 2009210867A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drive
- potential
- organic
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 99
- 230000008569 process Effects 0.000 claims abstract description 78
- 238000012360 testing method Methods 0.000 claims abstract description 42
- 230000002159 abnormal effect Effects 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 238000012937 correction Methods 0.000 claims description 150
- 239000003990 capacitor Substances 0.000 claims description 112
- 238000005070 sampling Methods 0.000 claims description 93
- 238000007689 inspection Methods 0.000 claims description 74
- 238000003860 storage Methods 0.000 claims description 66
- 239000011159 matrix material Substances 0.000 claims description 16
- 230000006641 stabilisation Effects 0.000 claims description 13
- 238000011105 stabilization Methods 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 9
- 230000005856 abnormality Effects 0.000 claims 2
- 230000008439 repair process Effects 0.000 abstract description 29
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 50
- 230000006870 function Effects 0.000 description 42
- 230000000052 comparative effect Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 24
- 230000008859 change Effects 0.000 description 22
- 238000012545 processing Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 239000010409 thin film Substances 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 15
- 239000000428 dust Substances 0.000 description 14
- 239000010408 film Substances 0.000 description 14
- 101150010989 VCATH gene Proteins 0.000 description 13
- 230000007246 mechanism Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000002360 preparation method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000012044 organic layer Substances 0.000 description 7
- 230000000087 stabilizing effect Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- KFZUDNZQQCWGKF-UHFFFAOYSA-M sodium;4-methylbenzenesulfinate Chemical compound [Na+].CC1=CC=C(S([O-])=O)C=C1 KFZUDNZQQCWGKF-UHFFFAOYSA-M 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101100444020 Caenorhabditis elegans dsl-1 gene Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
【課題】有機EL表示装置においてコンタクトパッドと走査線との異常接続を検査・リペア可能にすることで、表示装置の良品率の向上を図る。
【解決手段】カソードコンタクトパッドCPkに対して、パッドショート検知用にカソード行走査線326CPkVを設ける。カソード行走査線326CPkVにテスト信号を供給してパッドショートの有無を電気的に検査し、発見されたパッドショート箇所はリペアする。カソード行走査線326CPkVは、TFT工程にてTFTや走査線などとともに形成できるので、パッドショート検査をTFT工程後の電極形成工程などの前に行なうことができる。TFT工程後の電極形成工程前であれば、パッドショートが検知されたとき、配線が未だ表面に存在するので、ショート箇所を容易にリペアできる。パッドショート検査と修復をTFT工程後の電極形成工程前に容易に行なうことができるので、製造歩留まりを向上できる。
【選択図】図10
【解決手段】カソードコンタクトパッドCPkに対して、パッドショート検知用にカソード行走査線326CPkVを設ける。カソード行走査線326CPkVにテスト信号を供給してパッドショートの有無を電気的に検査し、発見されたパッドショート箇所はリペアする。カソード行走査線326CPkVは、TFT工程にてTFTや走査線などとともに形成できるので、パッドショート検査をTFT工程後の電極形成工程などの前に行なうことができる。TFT工程後の電極形成工程前であれば、パッドショートが検知されたとき、配線が未だ表面に存在するので、ショート箇所を容易にリペアできる。パッドショート検査と修復をTFT工程後の電極形成工程前に容易に行なうことができるので、製造歩留まりを向上できる。
【選択図】図10
Description
本発明は、電気光学素子(表示素子や発光素子とも称される)を具備する画素回路(画素とも称される)が行列状に配列された画素アレイ部を有する表示装置と、その製造方法および製造装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置と、その製造方法および製造装置に関する。
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス(Organic Electro Luminescence, 有機EL, Organic Light Emitting Diode, OLED;以下、有機ELと記す) 素子が代表例である。後者の有機EL素子を用いた有機EL表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
有機EL素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜(有機層)を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機EL素子を流れる電流値を制御することで発色の階調を得ている。
有機EL素子は比較的低い印加電圧(たとえば10V以下)で駆動できるため低消費電力である。また有機EL素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機EL素子の応答速度は非常に高速である(たとえば数μs程度)ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機EL素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。
ところで、液晶表示素子を用いた液晶表示装置や有機EL素子を用いた有機EL表示装置を始めとする電気光学素子を用いた表示装置においては、その駆動方式として、単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ(一般には、薄膜トランジスタ(Thin Film Transistor ;TFT)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
ここで、画素回路内の電気光学素子を発光させる際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ(サンプリングトランジスタと称する)で駆動トランジスタのゲート端(制御入力端子)に設けられた保持容量(画素容量とも称する)に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。
電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機EL素子などの電流駆動型の素子を用いる有機EL表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号(電圧信号)を駆動トランジスタで電流信号に変換して、その駆動電流を有機EL素子などに供給する。
有機EL素子を代表例とする電流駆動型の電気光学素子では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となる。たとえば、有機EL素子に駆動電流を供給する駆動方式としては、定電流駆動方式と定電圧駆動方式とに大別できる(周知の技術であるので、ここでは公知文献の提示はしない)。
有機EL素子の電圧−電流特性は傾きの大きい特性を有するので、定電圧駆動を行なうと、僅かな電圧のばらつきや素子特性のばらつきが大きな電流のばらつきを生じ大きな輝度ばらつきをもたらす。よって、一般的には、駆動トランジスタを飽和領域で使用する定電流駆動が用いられる。もちろん、定電流駆動でも、電流変動があれば輝度ばらつきを招くが、小さな電流ばらつきであれば小さな輝度ばらつきしか生じない。
逆に言えば、定電流駆動方式であっても、電気光学素子の発光輝度が不変であるためには、入力画像信号に応じて保持容量に書き込まれ保持される駆動信号が一定であることが重要となる。たとえば、有機EL素子の発光輝度が不変であるためには、入力画像信号に応じた駆動電流が一定であることが重要となる。
ところが、プロセス変動により電気光学素子を駆動する能動素子(駆動トランジスタ)の閾値電圧や移動度がばらついてしまう。また、有機EL素子などの電気光学素子の特性が経時的に変動する。このような駆動用の能動素子の特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。
このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている。
しかしながら、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタをオン/オフ制御する必要があり、そのために各種の走査線を画素アレイ部に縦方向や横方向に形成する必要がある。
また、パネル形成に当たっては、トランジスタ形成工程では電気的に接続されておらず、トランジスタ形成工程よりも後の工程で電気的に接続される微小配線(いわゆるコンタクトパッド)を形成することもある。たとえば、電気光学素子は、発光層を挟むように両側に電極が形成され、この電極に電圧を印加するべく、電気的な接続用のコンタクトパッドを形成する必要がある。
ここで、コンタクトパッドを走査線と同じ配線層で並走させる場合、その間隔が狭いと、つまり、近接して並走させると、製造時に導電性を有する異物によってコンタクトパッドと走査線との間が電気的に接続されてしまい、つまり導電性を有する異物による異常接続(以下パッドショートとも称する)が生じ、歩留まりが低下する可能性がある。コンタクトパッドの数が多いほど、あるいは走査線が長いほど、その可能性が高くなる。
このように、パネル製造時に埃(ダスト)などが付着することで、パッドショートが発生すると、発光が正常になされない状態となり、歩留まり低下の原因となる。このような表示上の欠陥は、表示装置の良品率を高める上で阻害要因となっており、表示装置の低コスト化を阻む。
また、特許文献1に記載の仕組みでは、前述のように、5TR駆動の構成を採っており、画素回路の構成が複雑である。画素回路の構成要素が多いことから、表示装置の高精細化の妨げとなる。その結果、5TR駆動の構成では、携帯機器(モバイル機器)などの小型の電子機器で用いられる表示装置への適用が困難になる。
このため、画素回路の簡素化を図りつつ、並走するコンタクトパッドと走査線の異物による異常接続を検査・修復し易い仕組みの開発要求がある。この際には、並走するコンタクトパッドと走査線の異物による異常接続を容易に検査・修復できるとともに、画素回路の簡素化に伴って、5TR駆動の構成では生じていない問題が新たに発生することがないようにすることも考慮されるべきである。
本発明は、上記事情に鑑みてなされたもので、先ず、並走するコンタクトパッドと走査線の異物による異常接続を容易に検査・修復でき、表示装置の良品率の向上を図ることのできる仕組みを提供することを目的とする。
さらに好ましくは、画素回路の簡素化により表示装置の高精細化を可能にする仕組みを提供することを目的とする。
また、画素回路の簡素化に当たっては、好ましくは、駆動トランジスタや電気光学素子の特性ばらつきによる輝度変化を抑制することの可能な仕組みを提供することを目的とする。
本発明に係る表示装置の一実施形態は、映像信号に基づいて画素回路内の電気光学素子を発光させる表示装置であって、先ず、画素アレイ部に行列状に配される画素回路内に、少なくとも、駆動電流を生成する駆動トランジスタ、駆動トランジスタの出力端側に接続された電気光学素子、映像信号線を介して供給される映像信号の内の信号振幅に応じた情報を保持する保持容量、および保持容量に映像信号における信号電位に応じた情報を書き込むサンプリングトランジスタを備える。この画素回路においては、保持容量に保持された情報に基づく駆動電流を駆動トランジスタで生成して電気光学素子に流すことで電気光学素子を発光させる。
サンプリングトランジスタで保持容量に信号振幅に応じた情報を書き込むので、サンプリングトランジスタは、その入力端(ソース端もしくはドレイン端の一方)に信号電位を取り込み、その出力端(ソース端もしくはドレイン端の他方)に接続された保持容量に信号振幅に応じた情報を書き込む。もちろん、サンプリングトランジスタの出力端は、駆動トランジスタの制御入力端にも接続されている。
なお、ここで示した画素回路の接続構成は、駆動トランジスタとサンプリングトランジスタと言った2つのトランジスタを含む最も基本的な2TR構成を示したもので、画素回路は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外(つまり他の構成要素)が含まれていてもよい。また、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。
たとえば、接続間には、必要に応じてさらに、スイッチング用のトランジスタや、ある機能を持った機能部などを介在させるなどの変更が加えられることがある。典型的には、表示期間(換言すれば非発光時間)を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタの出力端と電気光学素子との間に、もしくは駆動トランジスタの電源供給端(ドレイン端が典型例)と電源供給用の配線である電源線との間に、もしくは駆動トランジスタの出力端と基準電圧線との間に配することがある。
このような変形態様の画素回路であっても、本項(課題を解決するための手段)で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本発明に係る表示装置の一実施形態を実現する画素回路である。
また、画素回路を駆動するための周辺部には、たとえば、サンプリングトランジスタを水平周期で順次制御することで画素回路を線順次走査して、1行分の各保持容量に映像信号の信号電位に応じた情報を書き込む書込走査部と、書込走査部での線順次走査に合わせて映像信号がサンプリングトランジスタに供給されるように制御する水平駆動部を具備する制御部を設ける。
また、表示装置は、駆動電流を一定に維持する駆動信号一定化回路を備えたものとする。駆動信号一定化回路は、画素回路を構成する素子の接続態様や画素回路を走査駆動する走査部の組合せで構成される。これに対応して、制御部には、駆動信号一定化回路を制御する走査部を設ける。
駆動信号一定化回路とは、電気光学素子の電流−電圧特性の経時変化や駆動トランジスタの特性変化があった場合でも、駆動トランジスタの駆動電流を一定に維持しようとする回路を意味する。その具体的な回路構成はどのようなものであってもよい。サンプリングトランジスタ(スイッチングトランジスタの一例)および駆動トランジスタ以外に、駆動電流を一定に維持する制御を行なうための他のスイッチングトランジスタが設けられることもある。
たとえば、好ましくは、制御部は、駆動トランジスタの閾値電圧に対応する電圧を保持容量に保持するための閾値補正動作を行なうように制御する。2TR構成の場合、好ましくは、駆動電流を電気光学素子に流すために使用される第1電位に対応する電圧が駆動トランジスタの電源供給端に供給されかつ映像信号における基準電位がサンプリングトランジスタに供給されている時間帯でサンプリングトランジスタを導通させることで閾値電圧に対応する電圧を保持容量に保持させる。
このため、2TR構成の場合、好ましくは、書込走査部での線順次走査に合わせて1行分の各駆動トランジスタの電源供給端に印加される電源供給を制御するための走査駆動パルスを出力する駆動走査部を制御部に設け、また、水平駆動部は、各水平周期内で基準電位と信号電位で切り替わる映像信号をサンプリングトランジスタに供給する。サンプリングトランジスタは、駆動信号一定化機能に関わるスイッチングトランジスタとして機能し、その機能の実現のために、オン/オフ動作が制御される。
閾値補正動作は、必要に応じて、信号振幅に対応する情報の保持容量への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、1水平周期内の閾値補正期間では駆動トランジスタの閾値電圧に相当する電圧を十分に保持容量へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタの閾値電圧に相当する電圧を保持容量に保持させるのである。
また、さらに好ましくは、制御部は、閾値補正動作に先立って、駆動トランジスタの制御入力端と出力端の電位や保持容量を、両端の電位差が閾値電圧以上になるように初期化を実行するように制御する。2TR構成の場合、好ましくは、第2電位に対応する電圧が駆動トランジスタの電源供給端に供給されかつサンプリングトランジスタの入力端(ソース端もしくはドレイン端の一方)に基準電位が供給されている時間帯でサンプリングトランジスタを導通させて駆動トランジスタの制御入力端を基準電位に設定しかつ出力端を第2電位に設定する。
さらに好ましくは、制御部は、閾値補正動作の後、サンプリングトランジスタを導通させることで保持容量に信号振幅に応じた情報を書き込む際、駆動トランジスタの移動度に対する補正分を保持容量に書き込まれる信号に加えるように制御する移動度補正機能を実現するようにする。この際、2TR構成の場合、好ましくは、サンプリングトランジスタに信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタを導通させるとよい。
さらに好ましくは、保持容量は、ブートストラップ機能を実現するべく、駆動トランジスタの制御入力端と出力端側(事実上、電気光学素子の一方の端子側)の間に接続する。制御部は、保持容量に信号振幅に対応する情報が書き込まれた時点でサンプリングトランジスタを非導通状態にして駆動トランジスタの制御入力端への映像信号の供給を停止させ、駆動トランジスタの出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御する。
通常の画素回路においては、水平走査用の縦配線と垂直走査用の横配線が必要であるから、基本的には、縦配線と横配線とのオーバーラップのために、最低でも2層配線が必要になる。
ここで、本発明に係る表示装置の一実施形態における特徴的な事項として、先ず、走査線の近くに配設される各コンタクトパッドに対して、走査線との間の電気的な接触の有無を検知するための検査配線を設ける。
検査配線には、走査線との間の電気的な接触の有無を検知するためのテスト信号を供給可能に構成しておく。テスト信号を検査配線に供給するに当たっては、テスト信号を生成する装置を自装置に設けておいてもよいし、いわゆる治具対応として、外部からのテスト信号の供給を受けるようにしてもよい。
製造時には、TFT工程後の電極形成工程前に、各コンタクトパッドに対して設けた検査配線と走査線との間にテスト信号を供給して、コンタクトパッドと走査線との間の異常接続(パッドショート)の有無を電気的に検査する。たとえば、各コンタクトパッドに対して設けた検査配線と、コンタクトパッドと近接している走査線との間に、接続(ショート)検査用の所定電圧をテスト信号として印加して、たとえば、過大電流が流れるか否かでパッドショートの有無を判定する。パッドショートが検知されたときには、その箇所のコンタクトパッドと走査線を電気的に分離する。この処理を、パッドショートをリペアすると称する。
つまり、各コンタクトパッドに対して検査配線を設け、この検査配線を利用して走査線との間のパッドショートの有無を電気的に検査し、パッドショートが検出されたときには、その箇所のコンタクトパッドと走査線を電気的に分離するのである。
本発明の一実施形態によれば、走査線の近くに配設される各コンタクトパッドに対して、走査線との間の電気的な接触の有無を検知するための検査配線を設けた。
製造時には、各コンタクトパッドに対して設けた検査配線を利用して、コンタクトパッドと走査線との間の接続の有無を電気的に検査できる。たとえば、各コンタクトパッドに対して設けた検査配線と、コンタクトパッドと近接している走査線との間に、パッドショート検査用の所定電圧を印加して、たとえば、過大電流が流れるか否かでショートの有無を判定することができる。
各コンタクトパッドに対して設ける検査配線は、TFT工程にて、TFTや走査線などとともに形成できるので、コンタクトパッドと走査線との間の異常接続検査をTFT工程後の、電極形成工程などの前に行なうことができる。
TFT工程後の電極形成工程前であれば、コンタクトパッドと走査線との間のショートが検査配線を利用して電気的に検知されたとき、コンタクトパッドと走査線とが未だ表面に存在する状態であるので、ショート箇所のリペアを容易に行なうことができる。
コンタクトパッドと走査線との間の異物による異常接続の検査と修復をTFT工程後の電極形成工程前に容易に行なうことができるので、製造歩留まりを向上させることができる。
ここで、画素回路において、各コンタクトパッドと並走する配線が幾つになるかは画素回路の構成次第である。この際、閾値補正機能およびそれに先立つ閾値補正準備機能(初期化機能)や移動度補正機能を実現するに当たって、駆動トランジスタの電源供給端を第1電位と第2電位との間で遷移させる、つまり電源電圧をスイッチングパルスとして使用することが有効に機能する。すなわち、閾値補正機能や移動度補正機能を組み込むため、各画素回路の駆動トランジスタに供給する電源電圧をスイッチングパルスとして使用すると、補正用のスイッチングトランジスタやその制御入力端を制御する走査線が不要になる。各コンタクトパッドと近接して並走する走査線数を減らすことが期待でき、その分、コンタクトパッドと走査線との異物によるショートの軽減も期待できる。
結果として、2TR駆動の構成をベースとして各トランジスタの駆動タイミングなどの変形を加えるだけでよく、画素回路の構成素子数と配線本数が大幅に削減でき、画素アレイ部を縮小することができ、表示装置の高精細化を達成し易くなる。画素回路の簡素化を図りつつ、導電性を有する異物によるコンタクトパッドと走査線との間の同層ショートを防止することができる。素子数や配線数が少ないため高精細化に適しており、高精細の表示が求められる小型の表示装置を容易に実現できる。
以下、図面を参照して本発明の実施形態について詳細に説明する。
<表示装置の全体概要>
図1および図1Aは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本実施形態では、たとえば画素の表示素子(電気光学素子、発光素子)として有機EL素子を、能動素子としてポリシリコン薄膜トランジスタ(TFT;Thin Film Transistor)をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機EL素子を形成してなるアクティブマトリクス型有機ELディスプレイ(以下「有機EL表示装置」と称する)に適用した場合を例に採って説明する。
図1および図1Aは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本実施形態では、たとえば画素の表示素子(電気光学素子、発光素子)として有機EL素子を、能動素子としてポリシリコン薄膜トランジスタ(TFT;Thin Film Transistor)をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機EL素子を形成してなるアクティブマトリクス型有機ELディスプレイ(以下「有機EL表示装置」と称する)に適用した場合を例に採って説明する。
なお、以下においては、画素の表示素子として有機EL素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機EL素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する全ての実施形態が同様に適用できる。
図1に示す第1構成例は、パッド接続検査用の走査回路を有機EL表示装置1のパネル内に搭載した構成であり、図1Aに示す第2構成例は、パッド接続検査用の走査回路を有機EL表示装置1の外部に用意する、いわゆる治具対応の構成である。
図1および図1Aに示すように、有機EL表示装置1は、複数の表示素子としての有機EL素子(図示せず)を持った画素回路(画素とも称される)Pが表示アスペクト比である縦横比がX:Y(たとえば9:16)の有効映像領域を構成するように配置された表示パネル部100と、この表示パネル部100を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部200と、映像信号処理部300を備えている。駆動信号生成部200と映像信号処理部300とは、1チップのIC(Integrated Circuit;半導体集積回路)に内蔵されている。
製品形態としては、図示のように、表示パネル部100、駆動信号生成部200、および映像信号処理部300の全てを備えたモジュール(複合部品)形態の有機EL表示装置1として提供されることに限らず、たとえば、表示パネル部100のみで有機EL表示装置1として提供することも可能である。また、このような有機EL表示装置1は、半導体メモリやミニディスク(MD)やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
表示パネル部100は、基板101の上に、画素回路Pがn行×m列のマトリクス状に配列された画素アレイ部102と、画素回路Pを垂直方向に走査する垂直駆動部103と、画素回路Pを水平方向に走査する水平駆動部(水平セレクタあるいはデータ線駆動部とも称される)106と、外部接続用の端子部(パッド部)108などが集積形成されている。すなわち、垂直駆動部103や水平駆動部106などの周辺駆動回路が、画素アレイ部102と同一の基板101上に形成された構成となっている。
垂直駆動部103としては、たとえば、書込走査部(ライトスキャナWS;Write Scan)104や電源供給能力を有する電源スキャナとして機能する駆動走査部(ドライブスキャナDS;Drive Scan)105を有する。
垂直駆動部103と水平駆動部106とで、信号振幅に対応する情報の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部109が構成される。
図示した垂直駆動部103および対応する走査線の構成は、画素回路Pが後述する本実施形態の2TR構成の場合に適合させて示したものであるが、画素回路Pの構成によっては、その他の走査部が設けられることもある。
画素アレイ部102は、一例として、図示する左右方向の一方側もしくは両側から書込走査部104および駆動走査部105で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部106で駆動されるようになっている。
端子部108には、有機EL表示装置1の外部に配された駆動信号生成部200から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部300から映像信号Vsig が供給されるようになっている。
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS,SPWSや垂直走査クロックCKDS,CKWSなど必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必要なパルス信号が供給される。
端子部108の各端子は、配線199を介して、垂直駆動部103や水平駆動部106に接続されるようになっている。たとえば、端子部108に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部103の各部や水平駆動部106に供給される。
画素アレイ部102は、図示を割愛するが(詳細は後述する)、表示素子としての有機EL素子に対して画素トランジスタが設けられた画素回路Pが行列状に2次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。
たとえば、画素アレイ部102には、垂直系の走査線として書込走査線104WSおよび電源供給線105DSL が形成され、また、水平系の走査線として映像信号線(データ線)106HSが形成されている。垂直系と水平系の両走査線の交差部分には図示を割愛した有機EL素子とこれを駆動する薄膜トランジスタ(TFT;Thin Film Transistor)が形成される。有機EL素子と薄膜トランジスタの組み合わせで画素回路Pを構成する。
具体的には、マトリクス状に配列された各画素回路Pに対しては、書込走査部104によって書込駆動パルスWSで駆動されるn行分の書込走査線104WS_1〜104WS_nおよび駆動走査部105によって電源駆動パルスDSL で駆動されるn行分の電源供給線105DSL_1 〜105DSL_n が画素行ごとに配線される。
書込走査部104および駆動走査部105は、駆動信号生成部200から供給される垂直駆動系のパルス信号に基づき、書込走査線104WSおよび電源供給線105DSL を介して各画素回路Pを順次選択する。水平駆動部106は、駆動信号生成部200から供給される水平駆動系のパルス信号に基づき、選択された画素回路Pに対し映像信号線106HSを介して映像信号Vsig の内の所定電位をサンプリングして保持容量に書き込ませる。
本実施形態の有機EL表示装置1においては、一例として線順次駆動について考えており、垂直駆動部103の書込走査部104および駆動走査部105は線順次で(つまり行単位で)画素アレイ部102を走査するとともに、これに同期して水平駆動部106が、画像信号を、1水平ライン分を同時に、画素アレイ部102に書き込む。
たとえば、水平駆動部106は、線順次駆動に対応するため、全列の映像信号線106HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部300から入力される画素信号を、垂直駆動部103によって選択された行の1ライン分の全ての画素回路Pに同時に書き込むべく、全列の映像信号線106HS上に設けられた図示を割愛したスイッチを一斉にオンさせる。
垂直駆動部103の各部は、線順次駆動に対応するため、論理ゲートの組合せ(ラッチも含む)によって構成され、画素アレイ部102の各画素回路Pを行単位で選択する。なお、図1では、画素アレイ部102の一方側にのみ垂直駆動部103を配置する構成を示しているが、画素アレイ部102を挟んで左右両側に垂直駆動部103を配置する構成を採ることも可能である。
同様に、図1では、画素アレイ部102の一方側にのみ水平駆動部106を配置する構成を示しているが、画素アレイ部102を挟んで上下両側に水平駆動部106を配置する構成を採ることも可能である。
ここで、本実施形態の有機EL表示装置1は、詳細は後述するが、電気光学素子としての有機EL素子用のアノード電極やカソード電極の形成上、先ず、トランジスタ形成工程(本例の場合TFT形成工程に相当する)時に同時にコンタクトパッドを形成しておき、その後に、画素回路Pの各トランジスタを駆動するための書込走査線104WSや電源供給線105DSL などの垂直走査用の横配線や映像信号線106HSなどの水平走査用の縦配線とともに、アノード電極やカソード電極をなす電極層を順次積層していく。
ここで、コンタクトパッドと各走査線との誤接続(ショート)の検査やそのショート箇所の修復(リペア)を容易にできるようにするための機構を備える。たとえば、図1に示す第1構成例では、パッド接続検査用のパッド接続検査走査部323を表示パネル部100に搭載している。パッド接続検査走査部323には、テスト信号Test_k用のシフトスタートパルスSPTSや走査クロックCKTSなどの必要なパルス信号が供給される。パッド接続検査走査部323は、シフトスタートパルスSPTSや走査クロックCKTSなどに基づき、各コンタクトパッドへ供給するテスト信号Test_kを生成する。
一方、図1Aに示す第2構成例では、各画素回路Pへ供給するテスト信号Test_kを表示パネル部100の外部から受け取る端子部(検出パッド)324を設けている。そして、装置外に検査治具として、パッド接続検査走査部323と同様の機能を持つパッド接続検査装置325を用意する構成にしている。
パッド接続検査走査部323を表示パネル部100に備える第1構成例では、製造ライン上にはパッド接続検査装置325が不要であり、コンタクトパッドのショート有無の特定作業を有機EL表示装置1単独で行なうことができる利点がある。たとえば、ショート有無の特定作業は、表示パネル部100上の全てのコンタクトパッド(後述するが本例ではカソードコンタクトパッドCPk)について行なう必要があるので時間が掛るが概ね一定している。一方、ショート箇所のリペア作業はショート箇所数次第であり、たとえば数個であれば、ショート有無の特定作業に比べて遙かに短時間で済む。
こういった点においては、製造時のクリティカルパスをショート箇所のリペア工程に限定するべく、パッド接続検査装置325を多数備える製造設備にすることが考えられる。その延長線として、有機EL表示装置1そのものにパッド接続検査装置325と同機能のパッド接続検査走査部323を備えるようにすることが考えられる。
一方、パッド接続検査走査部323を有機EL表示装置1ごとに備えるのは、パネルコストがアップしてしまう難点がある。その対応として、有機EL表示装置1には端子部324を設けておき、パッド接続検査装置325を製造ライン上に多数用意することが考えられる。
パッド接続検査走査部323やパッド接続検査装置325にて生成されたテスト信号Test_k用の各コンタクトパッドに対する配線は、たとえば同一行(もしくは同一列)の全ての画素回路Pのコンタクトパッドに対して共通にテスト信号Test_kを供給する行走査線(もしくは列走査線)にしてもよい。あるいは、各画素回路Pの検査対象のコンタクトパッドを個別に選択するべく、行走査線と列走査線の双方を用意してもよい。
<画素回路>
図2は、図1に示した有機EL表示装置1を構成する本実施形態の画素回路Pに対する第1比較例を示す図である。なお、表示パネル部100の基板101上において画素回路Pの周辺部に設けられた垂直駆動部103と水平駆動部106も合わせて示している。
図2は、図1に示した有機EL表示装置1を構成する本実施形態の画素回路Pに対する第1比較例を示す図である。なお、表示パネル部100の基板101上において画素回路Pの周辺部に設けられた垂直駆動部103と水平駆動部106も合わせて示している。
図3は、本実施形態の画素回路Pに対する第2比較例を示す図である。なお、表示パネル部100の基板101上において画素回路Pの周辺部に設けられた垂直駆動部103と水平駆動部106も合わせて示している。
図4は有機EL素子や駆動トランジスタの動作点を説明する図である。図4Aは、有機EL素子や駆動トランジスタの特性ばらつきが駆動電流Idsに与える影響を説明する図である。
図5は、本実施形態の画素回路Pに対する本実施形態を示す図である。なお、表示パネル部100の基板101上において画素回路Pの周辺部に設けられた垂直駆動部103と水平駆動部106も合わせて示している。
<比較例の画素回路:第1例>
図2に示すように、第1比較例の画素回路Pは、基本的にpチャネル型の薄膜電界効果トランジスタ(TFT)でドライブトランジスタが構成されている点に特徴を有する。また、ドライブトランジスタの他に走査用に2つのトランジスタを使用した3Tr駆動の構成を採っている。
図2に示すように、第1比較例の画素回路Pは、基本的にpチャネル型の薄膜電界効果トランジスタ(TFT)でドライブトランジスタが構成されている点に特徴を有する。また、ドライブトランジスタの他に走査用に2つのトランジスタを使用した3Tr駆動の構成を採っている。
具体的には、第1比較例の画素回路Pは、pチャネル型の駆動トランジスタ121、アクティブLの駆動パルスが供給されるpチャネル型の発光制御トランジスタ122、アクティブHの駆動パルスが供給されるnチャネル型のサンプリングトランジスタ125、電流が流れることで発光する電気光学素子(発光素子)の一例である有機EL素子127、および保持容量(画素容量とも称される)120を有する。駆動トランジスタ121は、制御入力端子であるゲート端Gに供給される電位に応じた駆動電流を有機EL素子127に供給するようになっている。
なお、一般的には、サンプリングトランジスタ125はアクティブLの駆動パルスが供給されるpチャネル型に置き換えることもできる。発光制御トランジスタ122はアクティブHの駆動パルスが供給されるnチャネル型に置き換えることもできる。
サンプリングトランジスタ125は、駆動トランジスタ121のゲート端G(制御入力端子)側に設けられたスイッチングトランジスタであり、また、発光制御トランジスタ122もスイッチングトランジスタである。
一般に、有機EL素子127は整流性があるためダイオードの記号で表わしている。なお、有機EL素子127には、寄生容量Celが存在する。図では、この寄生容量Celを有機EL素子127と並列に示す。
画素回路Pは、各走査線104WS,105DSと信号線106HSの交差部に配されている。書込走査部104からの書込走査線104WSは、サンプリングトランジスタ125のゲート端Gに接続され、駆動走査部105からの駆動走査線105DSは発光制御トランジスタ122のゲート端Gに接続されている。
サンプリングトランジスタ125は、ソース端Sを信号入力端として映像信号線106HSに接続され、ドレイン端Dを信号出力端として駆動トランジスタ121のゲート端Gに接続され、その接続点と第2電源電位Vc2(たとえば正電源電圧、第1電源電位Vc1と同じでもよい)との間に保持容量120が設けられている。括弧書きで示すように、サンプリングトランジスタ125は、ソース端Sとドレイン端Dとを逆転させ、ドレイン端Dを信号入力端として映像信号線106HSに接続し、ソース端Sを信号出力端として駆動トランジスタ121のゲート端Gに接続することもできる。
駆動トランジスタ121、発光制御トランジスタ122、および有機EL素子127は、第1電源電位Vc1(たとえば正電源電圧)と基準電位の一例である接地電位GND の間で、この順に直列に接続されている。具体的には、駆動トランジスタ121は、ソース端Sが第1電源電位Vc1に接続され、ドレイン端Dが発光制御トランジスタ122のソース端Sに接続されている。発光制御トランジスタ122のドレイン端Dが、有機EL素子127のアノード端Aに接続され、有機EL素子127のカソード端Kが接地電位GND に接続されている。
なお、より簡易な構成としては、図2に示した画素回路Pの構成においては、最も単純な回路として、発光制御トランジスタ122を取り外した2Tr駆動の構成を採ることもできる。この場合、有機EL表示装置1としては駆動走査部105を取り外した構成を採ることになる。
図2に示した3Tr駆動や図示を割愛した2Tr駆動の何れにおいても、有機EL素子127は電流発光素子のため、有機EL素子127に流れる電流量をコントロールすることで発色の諧調を得る。このため、駆動トランジスタ121のゲート端Gへの印加電圧を変化させることで、有機EL素子127に流れる電流値をコントロールする。
具体的には、まず書込走査部104からアクティブHの書込駆動パルスWSを供給して書込走査線104WSを選択状態とし、水平駆動部106から信号線106HSに画素信号Vsig を印加すると、nチャネル型のサンプリングトランジスタ125が導通して画素信号Vsig が保持容量120に書き込まれる。
映像信号Vsig の信号電位が駆動トランジスタ121のゲート端Gの電位となる。続いて、書込駆動パルスWSをインアクティブ(本例ではLレベル)にして書込走査線104WSを非選択状態とすると、信号線106HSと駆動トランジスタ121とは電気的に切り離されるが、駆動トランジスタ121のゲート・ソース間電圧Vgsは保持容量120によって、原理的には、安定に保持される。
続いて、駆動走査部105からアクティブLの走査駆動パルスDSを供給して駆動走査線105DSを選択状態にすると、pチャネル型の発光制御トランジスタ122が導通し、第1電源電位Vc1から接地電位GND に向かって駆動電流が駆動トランジスタ121、発光制御トランジスタ122、および有機EL素子127を流れる。
次に、走査駆動パルスDSをインアクティブ(本例ではHレベル)にして駆動走査線105DSを非選択状態とすると、発光制御トランジスタ122がオフし、駆動電流は流れなくなる。
発光制御トランジスタ122は、1フィールド期間に占める有機EL素子127の発光時間(デューティ)を制御するために挿入されたものであり、先にも述べたことから推測されるように、画素回路Pとしては、当該発光制御トランジスタ122を備えていることは必須ではない。
駆動トランジスタ121および有機EL素子127に流れる電流は、駆動トランジスタ121のゲート・ソース間電圧Vgsに応じた値となり、有機EL素子127はその電流値に応じた輝度で発光し続ける。
このように、書込走査線104WSを選択して信号線106HSに与えられた画素信号Vsig を画素回路Pの内部に伝える動作を、以下「書込み」と呼ぶ。このように、一度信号の書込みを行なえば、次に書き換えられるまでの間、有機EL素子127は一定の輝度で発光を続ける。
このように、第1比較例の画素回路Pでは、駆動トランジスタ121のゲート端Gに供給する印加電圧を入力信号(画素信号Vsig )に応じて変化させることで、EL有機EL素子127に流れる電流値を制御している。このとき、pチャネル型の駆動トランジスタ121のソース端Sは第1電源電位Vc1に接続されており、この駆動トランジスタ121は常に飽和領域で動作している。
<比較例の画素回路:第2例>
次に、本実施形態の画素回路Pの特徴を説明する上での比較例として、図3に示す第2比較例の画素回路Pについて説明する。画素アレイ部102に第2比較例の画素回路Pを備える有機EL表示装置1を第2比較例の有機EL表示装置1と称する。
次に、本実施形態の画素回路Pの特徴を説明する上での比較例として、図3に示す第2比較例の画素回路Pについて説明する。画素アレイ部102に第2比較例の画素回路Pを備える有機EL表示装置1を第2比較例の有機EL表示装置1と称する。
第2比較例および本実施形態の画素回路Pは、基本的にnチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点に特徴を有する。
pチャネル型のトランジスタではなく、nチャネル型のトランジスタで駆動トランジスタを構成することができれば、トランジスタ作成において従来のアモルファスシリコン(a−Si)プロセスを用いることが可能になる。これにより、トランジスタ基板の低コスト化が可能となり、このような構成の画素回路Pの開発が期待される。
第2比較例の画素回路Pは、基本的にnチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点で本実施形態と同じであるが、有機EL素子127の経時劣化による駆動電流Idsに与える影響を防ぐための駆動信号一定化回路が設けられていない。
具体的には、第2比較例の画素回路Pは、それぞれnチャネル型の駆動トランジスタ121、発光制御トランジスタ122、およびサンプリングトランジスタ125と、電流が流れることで発光する電気光学素子の一例である有機EL素子127とを有する。
駆動トランジスタ121は、ドレイン端Dが第1電源電位Vc1に接続され、ソース端Sが発光制御トランジスタ122のドレイン端Dに接続されている。発光制御トランジスタ122のソース端Sが、有機EL素子127のアノード端Aに接続され、有機EL素子127のカソード端Kが接地電位GND に接続されている。このような画素回路Pでは、駆動トランジスタ121のドレイン端D側が第1電源電位Vc1に接続され、ソース端Sが有機EL素子127のアノード端A側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
サンプリングトランジスタ125は、ソース端Sが映像信号線HSに接続され、ドレイン端Dは駆動トランジスタ121のゲート端(制御入力端)Gに接続され、その接続点と第2電源電位Vc2(たとえば正電源電圧、第1電源電位Vc1と同じでもよい)を供給する基準線との間に保持容量120が設けられている。括弧書きで示すように、サンプリングトランジスタ125は、ソース端Sとドレイン端Dとを逆転させた接続態様とすることもできる。
このような画素回路Pでは、発光制御トランジスタを設けるか否かに関わらず、有機EL素子127を駆動するときには、駆動トランジスタ121のドレイン端D側が第1電源電位Vc1に接続され、ソース端Sが有機EL素子127のアノード端A側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
なお、より簡易な構成としては、図3に示した画素回路Pの構成においても、最も単純な回路として、発光制御トランジスタ122を取り外した2Tr駆動の構成を採ることもできる。この場合、有機EL表示装置1としては駆動走査部105を取り外した構成を採ることになる。
次に、図3に示す第2比較例の画素回路Pの動作を説明する。ここでは、発光制御トランジスタ122の動作を割愛して説明する。先ず、信号線HSから供給される映像信号Vsig の電位(以下、映像信号線電位とも称する)の内の有効期間の電位(信号電位と称する)をサンプリングし、発光素子の一例である有機EL素子127を発光状態にする。
具体的には、映像信号線106HSが映像信号Vsig の有効期間である信号電位にある時間帯に、書込走査線WSの電位が高レベルに遷移することで、nチャネル型のサンプリングトランジスタ125はオン状態となり、信号線HSから供給される映像信号線電位を保持容量120に充電する。これにより駆動トランジスタ121のゲート端Gの電位(ゲート電位Vg)は上昇を開始し、ドレイン電流を流し始める。そのため、有機EL素子127のアノード電位は上昇し発光を開始する。
この後、書込駆動パルスWSが低レベルに遷移すると、保持容量120にその時点の映像信号線電位、つまり、映像信号Vsig の電位の内の有効期間の電位(信号電位)が保持される。これによって、駆動トランジスタ121のゲート電位Vgが一定となり、発光輝度が次のフレーム(またはフィールド)まで一定に維持される。書込走査線WSの電位が高レベルにある期間が映像信号Vsig のサンプリング期間となり、書込駆動パルスWSが低レベルに遷移した以降が保持期間となる。
<発光素子のIel−Vel特性と駆動トランジスタのI−V特性>
一般的に、図4に示すように、駆動トランジスタ121はドレイン・ソース間電圧に関わらず駆動電流Idsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をIds、移動度をμ、チャネル幅(ゲート幅)をW、チャネル長(ゲート長)をL、ゲート容量(単位面積当たりのゲート酸化膜容量)をCox、トランジスタの閾値電圧をVthとすると、駆動トランジスタ121は下記の式(1)に示した値を持つ定電流源となっている。なお、“^”はべき乗を示す。式(1)から明らかなように、飽和領域ではトランジスタのドレイン電流Idsはゲート・ソース間電圧Vgsによって制御され定電流源として動作する。
一般的に、図4に示すように、駆動トランジスタ121はドレイン・ソース間電圧に関わらず駆動電流Idsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をIds、移動度をμ、チャネル幅(ゲート幅)をW、チャネル長(ゲート長)をL、ゲート容量(単位面積当たりのゲート酸化膜容量)をCox、トランジスタの閾値電圧をVthとすると、駆動トランジスタ121は下記の式(1)に示した値を持つ定電流源となっている。なお、“^”はべき乗を示す。式(1)から明らかなように、飽和領域ではトランジスタのドレイン電流Idsはゲート・ソース間電圧Vgsによって制御され定電流源として動作する。
ところが、一般的に有機EL素子を始めとする電流駆動型の発光素子のI−V特性は、図4A(1)に示すように時間が経過すると劣化する。図4A(1)に示す有機EL素子で代表される電流駆動型の発光素子の電流−電圧(Iel−Vel)特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
たとえば、発光素子の一例である有機EL素子127に発光電流Ielが流れるとき、そのアノード・カソード間電圧Velは一意的に決定される。ところが、図4A(1)に示すように、発光期間中では、有機EL素子127のアノード端Aは駆動トランジスタ121のドレイン・ソース間電流Ids(=駆動電流Ids)で決定される発光電流Ielが流れ、それによって有機EL素子127のアノード・カソード間電圧Vel分だけ上昇する。
図2に示した第1比較例の画素回路Pは、この有機EL素子127のアノード・カソード間電圧Vel分の上昇の影響は駆動トランジスタ121のドレイン端D側に現れるが、駆動トランジスタ121が飽和領域で動作する定電流駆動であるため、有機EL素子127には定電流Idsが流れ続け、有機EL素子127のIel−Vel特性が劣化してもその発光輝度が経時劣化することはない。
駆動トランジスタ121と発光制御トランジスタ122と保持容量120とサンプリングトランジスタ125とを備え、図2に示した接続態様とされた画素回路Pの構成にて、電気光学素子の一例である有機EL素子127の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路が構成されるようになっているのである。
つまり、画素回路Pを映像信号Vsig で駆動するとき、pチャネル型の駆動トランジスタ121のソース端Sは第1電源電位Vc1に接続されており、常に飽和領域で動作するように設計されているので、式(1)に示した値を持つ定電流源となる。
また、第1比較例の画素回路Pにおいては、有機EL素子127のIel−Vel特性の経時変化(図4A(1))とともに、駆動トランジスタ121のドレイン端Dの電圧が変化してゆくが、駆動トランジスタ121は、保持容量120のブートストラップ機能によってゲート・ソース間電圧Vgsが原理的には一定に保持されるため、駆動トランジスタ121は定電流源として動作し、その結果、有機EL素子127には一定量の電流が流れ、有機EL素子127を一定の輝度で発光させることができ、発光輝度は変化しない。
第2比較例の画素回路Pでも、駆動トランジスタ121のソース端Sの電位(ソース電位Vs)は、駆動トランジスタ121と有機EL素子127との動作点で決まるし、駆動トランジスタ121は飽和領域で駆動されるので、動作点のソース電圧に対応したゲート・ソース間電圧Vgsに関し、前述の式(1)に規定された電流値の駆動電流Idsを流す。
ところが、第1比較例の画素回路Pのpチャネル型の駆動トランジスタ121をnチャネル型に変更した単純な回路(第2比較例の画素回路P)では、ソース端Sが有機EL素子127側に接続されてしまう。その結果、前述の図4A(1)に示したように経時劣化する有機EL素子127のIel−Vel特性により、同じ発光電流Ielに対するアノード・カソード間電圧VelがVel1 からVel2 へと変化することで、駆動トランジスタ121の動作点が変化してしまい、同じゲート電位Vgを印加しても駆動トランジスタ121のソース電位Vsは変化してしまう。これにより、駆動トランジスタ121のゲート・ソース間電圧Vgsは変化してしまう。
特性式(1)から明らかなように、ゲート・ソース間電圧Vgsが変動すると、たとえゲート電位Vgが一定であっても駆動電流Idsが変動し、同時に有機EL素子127に流れる電流値(発光電流Iel)が変化し、発光輝度は変化してしまうことになる。
このように第2比較例の画素回路Pでは、発光素子の一例である有機EL素子127のIel−Vel特性の経時変動による有機EL素子127のアノード電位変動が、駆動トランジスタ121のゲート・ソース間電圧Vgsの変動となって現れ、ドレイン電流(駆動電流Ids)の変動を引き起こす。この原因による駆動電流Idsの変動は画素回路Pごとの発光輝度のばらつきや経時変動となって現れ、画質の劣化が起きる。
これに対して、詳細は後述するが、nチャネル型の駆動トランジスタ121を使用する場合においても、駆動トランジスタ121のソース端Sの電位Vsの変動にゲート端Gの電位Vgが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機EL素子127の特性の経時変動による有機EL素子127のアノード電位変動(つまり駆動トランジスタ121のソース電位変動)があっても、その変動を相殺するようにゲート電位Vgを変動させる。これにより、画面輝度の均一性(ユニフォーミティ)を確保できる。ブートストラップ機能により、有機EL素子を代表とする電流駆動型の発光素子の経時変動補正能力を向上させることができる。
もちろん、このブートストラップ機能は、発光開始時点で、有機EL素子127に発光電流Ielが流れ始め、それによってアノード・カソード間電圧Velが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Velの変動に伴って駆動トランジスタ121のソース電位Vsが変動する際にも機能する。
<駆動トランジスタのVgs−Ids特性>
また、第1および第2比較例では、駆動トランジスタ121の特性については特に問題視していなかったが、画素ごとに駆動トランジスタ121の特性が異なると、その影響が駆動トランジスタ121に流れる駆動電流Idsに影響を及ぼす。一例としては、式(1)から分かるように、移動度μや閾値電圧Vthが画素によってばらついた場合や経時的に変化した場合、ゲート・ソース間電圧Vgsが同じであっても、駆動トランジスタ121に流れる駆動電流Idsにばらつきや経時変化が生じ、有機EL素子127の発光輝度も画素ごとに変化してしまうことになる。
また、第1および第2比較例では、駆動トランジスタ121の特性については特に問題視していなかったが、画素ごとに駆動トランジスタ121の特性が異なると、その影響が駆動トランジスタ121に流れる駆動電流Idsに影響を及ぼす。一例としては、式(1)から分かるように、移動度μや閾値電圧Vthが画素によってばらついた場合や経時的に変化した場合、ゲート・ソース間電圧Vgsが同じであっても、駆動トランジスタ121に流れる駆動電流Idsにばらつきや経時変化が生じ、有機EL素子127の発光輝度も画素ごとに変化してしまうことになる。
たとえば、駆動トランジスタ121の製造プロセスのばらつきにより、画素回路Pごとに閾値電圧Vthや移動度μなどの特性変動がある。駆動トランジスタ121を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ121に同一のゲート電位を与えても、画素回路Pごとにドレイン電流(駆動電流Ids)が変動し、発光輝度のばらつきになって現れる。
たとえば、図4A(2)は、駆動トランジスタ121の閾値ばらつきに着目した電圧電流(Vgs−Ids)特性を示す図である。閾値電圧がVth1とVth2で異なる2個の駆動トランジスタ121について、それぞれ特性カーブを挙げてある。
前述のように、駆動トランジスタ121が飽和領域で動作しているときのドレイン電流Idsは、特性式(1)で表される。特性式(1)から明らかなように、閾値電圧Vthが変動すると、ゲート・ソース間電圧Vgsが一定であってもドレイン電流Idsが変動する。つまり、閾値電圧Vthのばらつきに対して何ら対策を施さないと、図4A(2)に示すように、閾値電圧がVth1のときVgsに対応する駆動電流がIds1となるのに対して、閾値電圧がVth2のときの同じゲート電圧Vgsに対応する駆動電流Ids2はIds1と異なってしまう。
また、図4A(3)は、駆動トランジスタ121の移動度ばらつきに着目した電圧電流(Vgs−Ids)特性を示す図である。移動度がμ1とμ2で異なる2個の駆動トランジスタ121について、それぞれ特性カーブを挙げてある。
特性式(1)から明らかなように、移動度μが変動すると、ゲート・ソース間電圧Vgsが一定であってもドレイン電流Idsが変動する。つまり、移動度μのばらつきに対して何ら対策を施さないと、図4A(3)に示すように、移動度がμ1のときVgsに対応する駆動電流がIds1となるのに対して、移動度がμ2のときの同じゲート電圧Vgsに対応する駆動電流がIds2となり、Ids1と異なってしまう。
図4A(2)や図4A(3)に示すように、閾値電圧Vthや移動度μの違いでVin−Ids特性に大きな違いが出てしまうと、同じ信号電位Vinを与えても、駆動電流Idsすなわち発光輝度が異なってしまい、画面輝度の均一性(ユニフォーミティ)が得られない。
<閾値補正および移動度補正の概念>
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング(詳細は後述する)とすることで、それらの変動の影響を抑制でき、画面輝度の均一性(ユニフォーミティ)を確保できる。
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング(詳細は後述する)とすることで、それらの変動の影響を抑制でき、画面輝度の均一性(ユニフォーミティ)を確保できる。
本実施形態の閾値補正動作および移動度補正動作では、詳細は後述するが、書込みゲインが1(理想値)であると仮定した場合、発光時のゲート・ソース間電圧Vgsが“Vin+Vth−ΔV”で表されるようにすることで、ドレイン・ソース間電流Idsが、閾値電圧Vthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Vthや移動度μが製造プロセスや経時により変動しても、駆動電流Idsは変動せず、有機EL素子127の発光輝度も変動しない。
移動度補正時には、大きな移動度μ1に対しては移動度補正パラメータΔV1が大きくなるようにする一方、小さい移動度μ2に対しては移動度補正パラメータΔV2も小さくなるように負帰還をかけることになる。こう言った意味で、移動度補正パラメータΔVを負帰還量ΔVとも称する。
<本実施形態の画素回路>
図3に示す第2比較例の画素回路Pにおける有機EL素子127の経時劣化による駆動電流変動を防ぐ回路(ブートストラップ回路)を搭載し、また駆動トランジスタ121の特性変動(閾値電圧ばらつきや移動度ばらつき)による駆動電流変動を防ぐ駆動方式を採用したのが図5に示す本実施形態の画素回路Pである。本実施形態の画素回路Pを画素アレイ部102に備える有機EL表示装置1を本実施形態の有機EL表示装置1と称する。
図3に示す第2比較例の画素回路Pにおける有機EL素子127の経時劣化による駆動電流変動を防ぐ回路(ブートストラップ回路)を搭載し、また駆動トランジスタ121の特性変動(閾値電圧ばらつきや移動度ばらつき)による駆動電流変動を防ぐ駆動方式を採用したのが図5に示す本実施形態の画素回路Pである。本実施形態の画素回路Pを画素アレイ部102に備える有機EL表示装置1を本実施形態の有機EL表示装置1と称する。
本実施形態の画素回路Pは、第2比較例の画素回路Pと同様に、nチャネル型の駆動トランジスタ121を使用する。加えて、有機EL素子の経時劣化による当該有機EL素子への駆動電流Idsの変動を抑制するための回路、すなわち電気光学素子の一例である有機EL素子の電流−電圧特性の変化を補正して駆動電流Idsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機EL素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
すなわち、駆動トランジスタ121の他に走査用に1つのスイッチングトランジスタ(サンプリングトランジスタ125)を使用する2TR駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン/オフタイミングの設定により、有機EL素子127の経時劣化や駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を防ぐ点に特徴を有する。
2TR駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Vsig の劣化なくサンプリングできるため、良好な画質を得ることができる。
図3に示した第2比較例に対しての構成上の大きな違いは、保持容量120の接続態様を変形して、有機EL素子127の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を抑制する方法としては、各トランジスタ121,125の駆動タイミングを工夫することで対処する。
具体的には、本実施形態の画素回路Pは、保持容量120、nチャネル型の駆動トランジスタ121、およびアクティブH(ハイ)の書込駆動パルスWSが供給されるnチャネル型のサンプリングトランジスタ125、電流が流れることで発光する電気光学素子(発光素子)の一例である有機EL素子127を有する。
駆動トランジスタ121のゲート端G(ノードND122)とソース端Sとの間に保持容量120が接続され、駆動トランジスタ121のソース端Sが直接に有機EL素子127のアノード端Aに接続されている。保持容量120は、ブートストラップ容量としても機能するようになっている。有機EL素子127のカソード端Kは基準電位としてのカソード電位Vcathとされる。好ましくはこのカソード電位Vcathは、図3に示した第2比較例と同様に基準電位を供給する全画素共通の配線Vcath(好ましくはGND )に接続されている。
駆動トランジスタ121のドレイン端Dは、電源スキャナとして機能する駆動走査部105からの電源供給線105DSL に接続されている。電源供給線105DSL は、この電源供給線105DSL そのものが、駆動トランジスタ121に対しての電源供給能力を備える点に特徴を有する。
具体的には、駆動走査部105は、駆動トランジスタ121のドレイン端Dに対して、それぞれ電源電圧に相当する高電圧側の第1電位Vccと低電圧側の第2電位Vssとを切り替えて供給する電源電圧切替回路を具備している。
第2電位Vssとしては、映像信号線106HSにおける映像信号Vsig のオフセット電位Vofs (基準電位Voとも称する)より十分低い電位とする。具体的には、駆動トランジスタ121のゲート・ソース間電圧Vgs(ゲート電位Vgとソース電位Vsの差)が駆動トランジスタ121の閾値電圧Vthより大きくなるように、電源供給線105DSL の低電位側の第2電位Vssを設定する。なお、オフセット電位Vofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線106HSを予めプリチャージにしておくためにも利用する。
サンプリングトランジスタ125は、ゲート端Gが書込走査部104からの書込走査線104WSに接続され、ドレイン端Dが映像信号線106HSに接続され、ソース端Sが駆動トランジスタ121のゲート端G(ノードND122)に接続されている。そのゲート端Gには、書込走査部104からアクティブHの書込駆動パルスWSが供給される。
サンプリングトランジスタ125は、ソース端Sとドレイン端Dとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ125としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
<本実施形態の画素回路の動作>
図6は、図5に示した本実施形態の画素回路Pに関する本実施形態(実質的に本実施形態と同様)の駆動タイミングの基本例を説明するタイミングチャートである。図6B〜図6Lは、図6に示したタイミングチャートの各期間における等価回路と動作状態を説明する図である。図7は、閾値補正動作時における駆動トランジスタ121のソース電位Vsの変化を示す図である。図7Aは、移動度補正動作時における駆動トランジスタ121のソース電位Vsの変化を示す図である。
図6は、図5に示した本実施形態の画素回路Pに関する本実施形態(実質的に本実施形態と同様)の駆動タイミングの基本例を説明するタイミングチャートである。図6B〜図6Lは、図6に示したタイミングチャートの各期間における等価回路と動作状態を説明する図である。図7は、閾値補正動作時における駆動トランジスタ121のソース電位Vsの変化を示す図である。図7Aは、移動度補正動作時における駆動トランジスタ121のソース電位Vsの変化を示す図である。
図6においては、時間軸を共通にして、書込走査線104WSの電位変化、電源供給線105DSL の電位変化、および映像信号線106HSの電位変化を表してある。また、これらの電位変化と並行に、1行分(図では1行目)について駆動トランジスタ121のゲート電位Vgおよびソース電位Vsの変化も表してある。
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが1(理想値)であると仮定して、保持容量120に信号振幅Vinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。書込みゲインが1未満の場合、保持容量120には信号振幅Vinの大きさそのものではなく、信号振幅Vinの大きさに対応するゲイン倍された情報が保持されることになる。
因みに、信号振幅Vinに対応する保持容量120に書き込まれる情報の大きさの割合を、書込みゲインGinput と称する。ここで、書込みゲインGinput は、具体的には、電気回路的に保持容量120と並列に配置される寄生容量を含めた全容量C1と、電気回路的に保持容量120と直列に配置される全容量C2との容量直列回路において、信号振幅Vinを容量直列回路に供給したときに容量C1に配分される電荷量に関係する。式で表せば、g=C1/(C1+C2)とすると、書込みゲインGinput =C2/(C1+C2)=1−C1/(C1+C2)=1−gとなる。以下の説明において、“g”が登場する記載は書込みゲインを考慮したものである。
また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが1(理想値)であると仮定して簡潔に記して説明する。因みに、駆動トランジスタ121のゲート・ソース間に保持容量120が設けられている場合に、ソース電位Vsの上昇に対するゲート電位Vgの上昇率をブートストラップゲイン(ブートストラップ動作能力)Gbst と称する。ここで、ブートストラップゲインGbst は、具体的には、保持容量120の容量値Cs、駆動トランジスタ121のゲート・ソース間に形成される寄生容量C121gsの容量値Cgs、ゲート・ドレイン間に形成される寄生容量C121gdの容量値Cgd、およびサンプリングトランジスタ125のゲート・ソース間に形成される寄生容量C125gsの容量値Cwsに関係する。式で表せば、ブートストラップゲインGbst =(Cs+Cgs)/(Cs+Cgs+Cgd+Cws)となる。
基本的には、書込走査線104WSや電源供給線105DSL の1行ごとに、1水平走査期間だけ遅れて同じような駆動を行なう。図6における各タイミングや信号は、処理対象行を問わず、第1行目のタイミングや信号と同じタイミングや信号で示す。そして、説明中において区別が必要とされるときには、そのタイミングや信号に、処理対象行を“_ ”付きの参照子で示すことで区別する。
また、本実施形態の駆動タイミングでは、映像信号Vsig が非有効期間であるオフセット電位Vofs にある期間を1水平期間の前半部とし、有効期間である信号電位(Vofs +Vin)にある期間を1水平期間の後半部とする。また、映像信号Vsig の有効期間と非有効期間を合わせた1水平期間ごとに、閾値補正動作を3回に亘って繰り返すようにする。その各回の映像信号Vsig の有効期間と非有効期間の切替タイミング(t13V,t15V)、および書込駆動パルスWSのアクティブとインアクティブの切替タイミング(t13W,t15W)については、そのタイミングに、各回を“_ ”なしの参照子で示すことで区別する。
本実施形態では、1水平期間を処理サイクルとして、閾値補正動作を3回に亘って繰り返すようにしているが、この繰り返し動作は必須ではなく、1水平期間を処理サイクルとして、1回のみの閾値補正動作を実行するようにしてもよい。
1水平期間が閾値補正動作の処理サイクルとなるのは、行ごとに、サンプリングトランジスタ125が信号振幅Vinの情報を保持容量120にサンプリングする前に、閾値補正動作に先立って、電源供給線105DSL の電位を第2電位Vssにセットし、また駆動トランジスタ121のゲートをオフセット電位Vofs にセットし、さらにソース電位を第2電位Vssにセットする初期化動作を経てから、電源供給線105DSL の電位が第1電位Vccにある状態でかつ映像信号線106HSがオフセット電位Vofs にある時間帯でサンプリングトランジスタ125を導通させて駆動トランジスタ121の閾値電圧Vthに対応する電圧を保持容量120に保持させようとする閾値補正動作を行なうからである。
必然的に、閾値補正期間は、1水平期間よりも短くなってしまう。したがって、保持容量120の容量Csや第2電位Vssの大きさ関係やその他の要因で、この短い1回分の閾値補正動作期間では、閾値電圧Vthに対応する正確な電圧を保持容量120に保持仕切れないケースも起こり得る。本実施形態において、閾値補正動作を複数回実行するのは、この対処のためである。すなわち、信号振幅Vinの情報の保持容量120へのサンプリング(信号書込み)に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ121の閾値電圧Vthに相当する電圧を保持容量120に保持させるのである。
ある行(ここでは第1行目とする)について、タイミングt11以前の前フィールドの発光期間Bでは、書込駆動パルスWSがインアクティブLでありサンプリングトランジスタ125が非導通状態である一方、電源駆動パルスDSL は高電位の電源電圧側である第1電位Vccにある。
したがって、図6Bに示すように、映像信号線106HSの電位に関わらず、前フィールドの動作によって保持容量120に保持されている電圧状態(駆動トランジスタ121のゲート・ソース間電圧Vgs)に応じて有機EL素子127に駆動トランジスタ121から駆動電流Idsが供給され、全画素共通の配線Vcath(好ましくはGND )に流れ込むことで、有機EL素子127が発光状態にある。このとき、駆動トランジスタ121は飽和領域で動作するように設定されているため、有機EL素子127に流れる駆動電流Idsは保持容量120に保持されている駆動トランジスタ121のゲート・ソース間電圧Vgsに応じて式(1)に示される値をとる。
この後、線順次走査の新しいフィールドに入って、先ず、駆動走査部105は、書込駆動パルスWSがインアクティブLにある状態で、1行目の電源供給線105DSL_1 に与える電源駆動パルスDSL_1 を高低電位側の第1電位Vccから低電位側の第2電位Vssに切り替える(t11_1:図6Cを参照)。このタイミング(t11_1)は、図6に示すように、映像信号Vsig が有効期間の信号電位(Vofs +Vin)にある期間内としている。しかし、t11_1は、必ずしもこのタイミングで遷移させる必要はない。
次に、書込走査部104は、電源供給線105DSL_1 が第2電位Vssにある状態のままで、書込駆動パルスWSをアクティブHに切り替える(t13W0)。このタイミング(t13W0)は、直前の水平期間における映像信号Vsig が非有効期間であるオフセット電位Vofs から有効期間の信号電位(Vofs +Vin)に切り替わり、その後に、オフセット電位Vofs に切り替わるタイミング(t13V0)と同じかそれよりも少し遅れたタイミングにする。この後に書込駆動パルスWSをインアクティブLに切り替えるタイミング(t15W0)は、オフセット電位Vofs から信号電位(Vofs +Vin)に切り替わるタイミング(t15V0)と同じかそれよりも少し前のタイミングにする。
つまり、好ましくは、書込駆動パルスWSをアクティブHにする期間(t13W〜t15W)は、映像信号Vsig が非有効期間であるオフセット電位Vofs にある時間帯(t13V〜t15V)内とする。これは、電源供給線105DSL が第1電位Vccにある状態のときで映像信号Vsig が信号電位(Vofs +Vin)にあるときに書込駆動パルスWSをアクティブHにすると信号振幅Vinの情報の保持容量120へのサンプリング動作(信号電位の書込み動作)がなされてしまい、閾値補正動作としては不都合が生じるからである。
タイミングt11_1〜t13W0(放電期間Cと称する)では、電源供給線105DSL の電位は第2電位Vssまで放電され、さらに駆動トランジスタ121のソース電位Vsは第2電位Vssに近い電位まで遷移する。さらに、駆動トランジスタ121のゲート端Gとソース端Sとの間には保持容量120が接続されており、その保持容量120による効果によって、駆動トランジスタ121のソース電位Vsの変動にゲート電位Vgが連動する。
電源駆動パルスDSL を低電位側の第2電位Vssにしたままで、書込駆動パルスWSをアクティブHに切り替えると(t13W0)、図6Dに示すように、サンプリングトランジスタ125が導通状態になる。
このとき、映像信号線106HSは基準電位Vofs にある。したがって、駆動トランジスタ121のゲート電位Vgは導通したサンプリングトランジスタ125を通じて映像信号線106HSの基準電位Vofs となる。これと同時に、駆動トランジスタ121がオンすることで、駆動トランジスタ121のソース電位Vsは低電位側の第2電位Vssに固定される。
つまり、電源供給線105DSL の電位が高電位側の第1電位Vccから映像信号線106HSの基準電位Vofs より十分低い第2電位Vssにあることで、駆動トランジスタ121のソース電位Vsが映像信号線106HSの基準電位Vofs より十分低い第2電位Vssに初期化(リセット)される。このようにして、駆動トランジスタ121のゲート電位Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。次に電源駆動パルスDSL を高電位側の第1電位Vccにするまでの期間(t13W0〜t14_1)が、初期化期間Dとなる。なお、放電期間Cと初期化期間Dとを合わせて、駆動トランジスタ121のゲート電位Vgとソース電位Vsを初期化する閾値補正準備期間とも称する。
電源供給線105DSL の配線容量が大きい場合は比較的早いタイミングで電源供給線105DSL を高電位Vccから低電位Vssに切り替えるとよい。この放電期間Cおよび初期化期間D(t11_1〜t14_1)を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。このため、本実施形態では、初期化処理を2回行なうようにしている。すなわち、電源供給線105DSL_1 が第2電位Vssにある状態のままで、書込駆動パルスWSをインアクティブLに切り替えた後(t15W0)、映像信号Vsig を信号電位(Vofs +Vin)に切り替える(t15V0)。さらに、映像信号Vsig を基準電位Vofs に切り替えた後(t13V1)、書込駆動パルスWSをアクティブHに切り替える(t13W1)。
放電期間Cにおいて、第2電位Vssが有機EL素子127の閾値電圧VthELとカソード電位Vcathの和よりも小さいとき、つまり“Vss<VthEL+Vcath”であれば有機EL素子127は消光する。また、駆動トランジスタ121のソース端とドレイン端が事実上逆転して電源供給線105DSL が駆動トランジスタ121のソース側となり、有機EL素子127のアノード端Aは第2電位Vssに充電される(図6Cを参照)。
さらに、初期化期間Dにおいては、駆動トランジスタ121のゲート・ソース間電圧Vgsは“Vofs −Vss”という値をとる(図6Dを参照)。この“Vofs −Vss”が駆動トランジスタ121の閾値電圧Vthよりも大きくないと閾値補正動作を行なうことができないために、“Vofs −Vss>Vth”とする。
次に、書込駆動パルスWSをアクティブHにしたままで、電源供給線105DSL に与える電源駆動パルスDSL を第1電位Vccに切り替える(t14_1)。駆動走査部105は、それ以降は、次のフレーム(あるいはフィールド)の処理まで、電源供給線105DSL の電位を第1電位Vccに保持しておく。
電源供給線105DSL を第1電位Vccに切り替えると(t14_1)、駆動トランジスタ121のソース端とドレイン端が再度逆転して電源供給線105DSL が駆動トランジスタ121のドレイン側となる(図6Eを参照)。これにより、駆動電流Idsが保持容量120に流れ込み、駆動トランジスタ121の閾値電圧Vthを補正(キャンセル)する第1回目の閾値補正期間(第1閾値補正期間Eと称する)に入る。この第1閾値補正期間Eは、書込駆動パルスWSがインアクティブLにされるタイミング(t15W1)まで継続する。
ここで、本実施形態の駆動走査部105は、電源供給線105DSL の電位を、低電位側である第2電位Vssから高電位側である第1電位Vccに遷移させるタイミング(t14_1)を、映像信号線106HSが映像信号Vsig の非有効期間であるオフセット電位Vofs にある時間帯(t13V1〜t15V1)、さらに好ましくは書込駆動パルスWSがアクティブである時間帯(t13W1〜t15W1)とする。
ところで、タイミング(t14_1)以降の第1閾値補正期間Eでは、図6Eに示すように、電源供給線105DSL の電位が低電位側の第2電位Vssから高電位側の第1電位Vccに遷移することで、駆動トランジスタ121のソース電位Vsが上昇を開始する。
すなわち、駆動トランジスタ121のゲート端Gは映像信号Vsig の基準電位Vofs に保持されており、駆動トランジスタ121のソース端Sの電位Vsが上昇して駆動トランジスタ121がカットオフするまで駆動電流Idsが流れようとする。カットオフすると駆動トランジスタ121のソース電位Vsは“Vofs −Vth”となる。
すなわち、有機EL素子127の等価回路はダイオードと寄生容量Celの並列回路で表されるため、“Vel≦Vcath+VthEL”である限り、つまり、有機EL素子127のリーク電流が駆動トランジスタ121に流れる電流よりもかなり小さい限り、駆動トランジスタ121の駆動電流Idsは保持容量120と寄生容量Celを充電するために使われる。
この結果、駆動トランジスタ121に駆動電流Idsが流れると、有機EL素子127のアノード端Aの電圧VelつまりノードND121の電位は、図7に示すように、時間とともに上昇してゆく。そして、ノードND121の電位(ソース電位Vs)とノードND122の電圧(ゲート電位Vg)との電位差がちょうど閾値電圧Vthとなったところで閾値補正期間を終了させる。つまり、一定時間経過後、駆動トランジスタ121のゲート・ソース間電圧Vgsは閾値電圧Vthという値をとる。
ゲート・ソース間電圧Vgsが閾値電圧Vthとなるまでは、駆動トランジスタ121のゲート・ソース間電圧Vgsは閾値電圧Vthよりも大きいため、図6Eに示すように駆動電流Idsが流れる。このとき、有機EL素子127には逆バイアスがかかっているため有機EL素子127が発光することはない。
ここで、実際には、閾値電圧Vthに相当する電圧が、駆動トランジスタ121のゲート端Gとソース端Sとの間に接続された保持容量120に書き込まれることになる。しかしながら、第1閾値補正期間Eは、書込駆動パルスWSをアクティブHにしたタイミング(t13W1)(詳しくはその後に電源駆動パルスDSL を第1電位Vccに戻した時点t14)からインアクティブLに戻すタイミング(t15W1)までであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。
具体的には、ゲート・ソース間電圧VgsがVx1(>Vth)になったとき、つまり、駆動トランジスタ121のソース電位Vsが低電位側の第2電位Vssから“Vofs −Vx1”になったときに終わってしまう。このため、第1閾値補正期間Eが完了した時点(t15W1)では、Vx1が保持容量120に書き込まれる。
次に、駆動走査部105は、1水平期間の後半部で、書込駆動パルスWSをインアクティブLに切り替え(t15W1)、さらに水平駆動部106は、映像信号線106HSをオフセット電位Vofs から信号電位(Vofs +Vin)に切り替える(t15V1)。これにより、図6Fに示すように、映像信号線106HSが信号電位(Vofs +Vin)に変化する一方、書込走査線104WSの電位(書込駆動パルスWS)はローレベルになる。
このときには、サンプリングトランジスタ125は非導通(オフ)状態にあり、それ以前に保持容量120に保持されたVx1に応じたドレイン電流が有機EL素子127に流れることで、ソース電位Vsが僅かに上昇する。この上昇分をVa1とすると、ソース電位Vsは“Vofs −Vx1+Va1”となる。さらに、駆動トランジスタ121のゲート端Gとソース端Sとの間には保持容量120が接続されており、その保持容量120による効果によって、駆動トランジスタ121のソース電位Vsの変動にゲート電位Vgが連動することで、ゲート電位Vgが“Vofs +Va1”となる。
第1閾値補正期間E後の、水平駆動部106が映像信号線106HSを信号電位(Vofs +Vin)からオフセット電位Vofs に切り替え(t13V2)、駆動走査部105が書込駆動パルスWSをアクティブHに切り替える(t13W2)までの期間(他行書込み期間と称する)Fは、他の行の画素に対する信号振幅Vinの情報のサンプリング期間となり、この処理対象行のサンプリングトランジスタ125はオフ状態にする必要がある。これで、1回目の1水平期間の処理が完結する。
次の1水平周期(1H)の前半になると、水平駆動部106が映像信号線106HSを信号電位(Vofs +Vin)からオフセット電位Vofs に切り替え(t13V2)、駆動走査部105が書込駆動パルスWSをアクティブHに切り替える(t13W2)。これにより、ドレイン電流が保持容量120に流れ込み、駆動トランジスタ121の閾値電圧Vthを補正(キャンセル)する第2回目の閾値補正期間(第2閾値補正期間Gと称する)に入る。この第2閾値補正期間Gは、書込駆動パルスWSがインアクティブLにされるタイミング(t15W2)まで継続する。
第2閾値補正期間Gでは、第1閾値補正期間Eと同様の動作をする。具体的には、図6Gに示すように、駆動トランジスタ121のゲート端Gは映像信号Vsig のオフセット電位Vofs に保持されることとなり、ゲート電位が直前の“Vg=オフセット電位Vofs +Va1”からオフセット電位Vofs に切り替わる。このときの駆動トランジスタのゲート端Gの電位変動量Va1の情報が、保持容量120、駆動トランジスタのゲートソース間の寄生容量Cgsを介して駆動トランジスタのソース端Sに入力される。このときのソース端Sへの入力量はgVa1と表され、ソース電位Vsは、直前の“Vofs −Vx1+Va1”からgVa1だけ低下するので、“Vofs −Vx1+(1−g)Va1”となる。
ここで、駆動トランジスタ121のゲート・ソース間電圧Vx1−(1−g)Va1が駆動トランジスタ121の閾値電圧Vthよりも大きいならば、この後、駆動トランジスタ121のソース端Sの電位Vsが上昇して駆動トランジスタ121がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ121のソース電位Vsは“Vofs −Vth”となる。
しかしながら、第2閾値補正期間Gは、書込駆動パルスWSをアクティブHにしたタイミング(t13W2)からインアクティブLに戻すタイミング(t15W2)までであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。この点は、第1閾値補正期間Eと同じであり、ゲート・ソース間電圧VgsがVx2(<Vx1、かつ>Vth)になったとき、つまり、駆動トランジスタ121のソース電位Vsが“Vofs −Vx1”から“Vofs −Vx2”になったときに終わってしまう。このため、第2閾値補正期間Gが完了した時点(t15W2)ではVx2が保持容量120に書き込まれる。
次に、駆動走査部105は、1水平期間の後半部で、他の行の画素に対する信号電位のサンプリングを行なうため、書込駆動パルスWSをインアクティブLに切り替え(t15W2)、さらに水平駆動部106は、映像信号線106HSをオフセット電位Vofs から信号電位(Vofs +Vin)に切り替える(t15V2)。これにより、図6Hに示すように、映像信号線106HSが信号電位(Vofs +Vin)に変化する一方、書込走査線104WSの電位(書込駆動パルスWS)はローレベルになる。
このときには、サンプリングトランジスタ125は非導通(オフ)状態にあり、それ以前に保持容量120に保持されたVx2に応じたドレイン電流が有機EL素子127に流れることで、ソース電位Vsが僅かに上昇する。この上昇分をVa2とすると、ソース電位Vsは“Vofs −Vx2+Va2”となる。さらに、駆動トランジスタ121のゲート端Gとソース端Sとの間には保持容量120が接続されており、その保持容量120による効果によって、駆動トランジスタ121のソース電位Vsの変動にゲート電位Vgが連動することで、ゲート電位Vgが“Vofs +Va2”となる。
第2閾値補正期間G後の、水平駆動部106が映像信号線106HSを信号電位(Vofs +Vin)からオフセット電位Vofs に切り替え(t13V3)、駆動走査部105が書込駆動パルスWSをアクティブHに切り替える(t13W3)までの期間(他行書込み期間と称する)Hは、他の行の画素に対する信号振幅Vinの情報のサンプリング期間となり、この処理対象行のサンプリングトランジスタ125はオフ状態にする必要がある。これで、2回目の1水平期間の処理が完結する。
さらに、次の1水平周期(1H)の前半になると、水平駆動部106が映像信号線106HSを信号電位(Vofs +Vin)からオフセット電位Vofs に切り替え(t13V3)、駆動走査部105が書込駆動パルスWSをアクティブHに切り替える(t13W3)。これにより、ドレイン電流が保持容量120に流れ込み、駆動トランジスタ121の閾値電圧Vthを補正(キャンセル)する第3回目の閾値補正期間(第3閾値補正期間Iと称する)に入る。この第3閾値補正期間Iは、書込駆動パルスWSがインアクティブLにされるタイミング(t15W3)まで継続する。
この第3閾値補正期間Iでは、第1閾値補正期間Eや第2閾値補正期間Gと同様の動作をする。具体的には、図6Iに示すように、駆動トランジスタ121のゲート端Gは映像信号Vsig のオフセット電位Vofs に保持されることとなり、ゲート電位が直前の“Vg=オフセット電位Vofs +Va2”からオフセット電位Vofs に切り替わる。このときの駆動トランジスタのゲート端Gの電位変動量Va2の情報が、保持容量120、駆動トランジスタのゲートソース間の寄生容量Cgsを介して駆動トランジスタのソース端Sに入力される。このときのソース端Sへの入力量はgVa2と表され、ソース電位Vsは、直前の“Vofs −Vx2+Va2”からgVa2だけ低下するので、“Vofs −Vx1+(1−g)Va2”となる。
この後、駆動トランジスタ121のソース端Sの電位Vsが上昇して駆動トランジスタ121がカットオフするまでドレイン電流が流れようとする。ゲート・ソース間電圧Vgsがちょうど閾値電圧Vthとなったところでドレイン電流がカットオフする。カットオフすると駆動トランジスタ121のソース電位Vsは“Vofs −Vth”となる。
つまり、複数回(本例では3回)に亘る閾値補正期間での処理によって、駆動トランジスタ121のゲート・ソース間電圧Vgsは閾値電圧Vthという値をとる。ここで、実際には、閾値電圧Vthに相当する電圧が、駆動トランジスタ121のゲート端Gとソース端Sとの間に接続された保持容量120に書き込まれることになる。
なお、3回に亘る閾値補正期間E,G,Iでは、何れもドレイン電流が専ら保持容量120側や有機EL素子127の寄生容量Cel側に流れ、カソード電位Vcath側には流れないようにするため、有機EL素子127がカットオフとなるように共通接地配線cathの電位Vcathを設定しておく。
この後、水平駆動部106により信号線106HSに信号電位(Vofs +Vin)を実際に供給して、書込駆動パルスWSをアクティブHにする期間を、保持容量120への信号振幅Vinの情報の書込み期間(サンプリング期間とも称する)とする。この信号振幅Vinの情報は駆動トランジスタ121の閾値電圧Vthに足し込む形で保持される。詳しくは、書込みゲインGinputを考慮したとき、前述の比率gが関与する。
この結果、駆動トランジスタ121の閾値電圧Vthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量120に保持されるゲート・ソース間電圧Vgsは“Vin+Vth”となる。書込みゲインGinputを考慮したときには、(1−g)Vin+Vth=Ginput・Vin+Vthとなる。また、同時に、このサンプリング期間で移動度補正を実行する。すなわち、本実施形態の駆動タイミングにおいて、サンプリング期間は移動度補正期間を兼ねることとなる。信号振幅Vinは階調に応じた電圧である。
具体的には、先ず、書込駆動パルスWSをインアクティブLに切り替え(t15W3)、さらに水平駆動部106は、映像信号線106HSをオフセット電位Vofs から信号電位(Vofs +Vin)に切り替える(t15V3)ことで、最後(本例では3回目)の閾値補正期間を完了させる。こうすることで、図6Jに示すように、サンプリングトランジスタ125が非導通(オフ)状態とされ、次のサンプリング動作および移動度補正動作の準備が完了する。次に書込駆動パルスWSをアクティブHにするタイミング(t16_1)まで期間を書込み&移動度補正準備期間Jと称する。
次に、映像信号線106HSを信号電位(Vofs +Vin)に保持したままで、書込走査部104は、書込駆動パルスWSをアクティブHに切り替え(t16_1)、水平駆動部106が映像信号線106HSの電位を信号電位(Vofs +Vin)からオフセット電位Vofs に切り替えるタイミング(t18_1)までの間での適当なタイミングで、つまり、映像信号線106HSが信号電位(Vofs +Vin)にある時間帯での適当なとき、インアクティブLに切り替える(t17_1)。この書込駆動パルスWSがアクティブHにある期間(t16_1〜t17_1)を、サンプリング期間&移動度補正期間Kと称する。
これにより、図6Kに示すように、サンプリングトランジスタ125が導通(オン)状態となり、駆動トランジスタ121のゲート電位Vgは信号電位(Vofs +Vin)となる。したがって、サンプリング期間&移動度補正期間Kでは、駆動トランジスタ121のゲート端Gが信号電位(Vofs +Vin)に固定された状態で、駆動トランジスタ121に駆動電流Idsが流れる。
駆動トランジスタ121のゲート電位Vgはサンプリングトランジスタ125をオンしているために信号電位(Vofs +Vin)となるが、電源供給線105DSL から電流が流れるためソース電位Vsは時間とともに上昇してゆく。
後述するが、有機EL素子127の閾値電圧をVthELとしたとき、書込みゲインを考慮したときは“Vofs −Vth+gVin+ΔV<VthEL+Vcath”と設定しておくことで、有機EL素子127は、逆バイアス状態におかれ、カットオフ状態(ハイインピーダンス状態)にあるため、発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。このときのソース電位Vsが有機EL素子127の閾値電圧VthELとカソード電位Vcathの和を越えなければ、駆動トランジスタ121に流れるドレイン電流(駆動電流Ids)は保持容量120の容量値Csと有機EL素子127の寄生容量(等価容量)Celの容量値Celの両者を結合した容量“C=Cs+Cel”に書き込まれていく。これにより、駆動トランジスタ121のソース電位Vsは上昇していく。このとき、駆動トランジスタ121の閾値補正動作は完了しているため、駆動トランジスタ121が流す駆動電流Idsは移動度μを反映したものとなる。
図6のタイミングチャートでは、この上昇分をΔVで表してある。書込みゲインを考慮したときは、この上昇分、すなわち移動度補正パラメータである負帰還量ΔVは、閾値補正によって保持容量120に保持されるゲート・ソース間電圧“Vgs=(1−g)Vin+Vth”から差し引かれることになり、“Vgs=(1−g)Vin+Vth−ΔV”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ121のソース電位Vsは、ゲート電位Vg(=Vofs +Vin)から保持容量に保持される電圧“Vgs=(1−g)Vin+Vth−ΔV”を差し引いた値“(1−g)Vofs +g(Vofs +Vin)−Vth+ΔV”=“Vofs +gVin−Vth+ΔV”となる。
このようにして、本実施形態の駆動タイミングでは、サンプリング期間&移動度補正期間K(t16〜t17)において、映像信号Vsig における信号振幅Vinの情報のサンプリングと移動度μを補正する負帰還量(移動度補正パラメータ)ΔVの調整が行なわれる。負帰還量ΔVはΔV=Ids・Δt/(Cel+Cgs+Cs)である。
書込走査部104は、サンプリング期間&移動度補正期間Kの時間幅を調整可能であり、これにより保持容量120に対する駆動電流Idsの負帰還量を最適化することができる。ここで「負帰還量を最適化する」とは、映像信号電位の黒レベルから白レベルまでの範囲で、どのレベルにおいても適切に移動度補正を行なうことができるようにすることを意味する。
負帰還量ΔVはΔV=Ids・Δt/(Cel+Cgs+Cs)であるから、ゲート・ソース間電圧Vgsにかける負帰還量ΔVは、ドレイン電流Idsの取り出し時間すなわちサンプリング期間&移動度補正期間Kに依存しており、この期間を長くとるほど、負帰還量が大きくなる。その際、移動度補正期間tは必ずしも一定である必要はなく、逆に駆動電流Idsに応じて調整することが好ましい場合がある。たとえば、駆動電流Idsが大きい場合、移動度補正期間tは短めにし、逆に駆動電流Idsが小さくなると、移動度補正期間tは長めに設定することがよい。
また、負帰還量ΔVはΔV=Ids・Δt/(Cel+Cgs+Cs)であるから、駆動トランジスタ121のドレイン・ソース間電流である駆動電流Idsが大きいほど、負帰還量ΔVは大きくなる。逆に、駆動トランジスタ121の駆動電流Idsが小さいとき、負帰還量ΔVは小さくなる。このように、負帰還量ΔVは駆動電流Idsに応じて決まる。
また、信号振幅Vinが大きいほど駆動電流Idsは大きくなり、負帰還量ΔVの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、サンプリング期間&移動度補正期間Kは必ずしも一定である必要はなく、逆に駆動電流Idsに応じて調整することが好ましい場合がある。たとえば、駆動電流Idsが大きい場合、移動度補正期間tは短めにし、逆に駆動電流Idsが小さくなると、サンプリング期間&移動度補正期間Kは長めに設定するのがよい。
たとえば、映像信号線電位(信号線106HSの電位)の立上りもしくは書込走査線104WSの書込駆動パルスWSの遷移特性に傾斜をつけることで、移動度補正期間を映像線信号電位に自動的に追従させて、その最適化を図る。信号線106HSの電位が高いとき(駆動電流Idsが大きいとき)補正期間が短くなり、信号線106HSの電位が低いとき(駆動電流Idsが小さいとき)補正期間は長くなるように、自動的に調整する。こうすることで、映像信号電位(映像信号Vsig )に追従して、適切な補正期間を自動的に設定できるため、画像の輝度や絵柄によらず最適な移動度補正が可能となる。
また、負帰還量ΔVは、Ids・Δt/(Cel+Cgs+Cs)であり、画素回路Pごとに移動度μのばらつきに起因して駆動電流Idsがばらつく場合でも、それぞれに応じた負帰還量ΔVとなるので、画素回路Pごとの移動度μのばらつきを補正することができる。つまり、信号振幅Vinを一定とした場合、図7Aに示すように、駆動トランジスタ121の移動度μが大きいほど駆動電流Idsが大きく、ソース電位Vsの上昇が早く、負帰還量ΔVの絶対値が大きくなる。逆に移動度μが小さいものは駆動電流Idsが小さく、ソース電位Vsの上昇は遅くく、負帰還量ΔVの絶対値が小さくなる。換言すると、移動度μが大きいほど負帰還量ΔVが大きくなるので、駆動トランジスタ121のゲート・ソース間電圧Vgsは移動度μを反映して小さくなり、一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Vgsとなるので、画素回路Pごとの移動度μのばらつきを取り除くことができる。
このようにして、本実施形態の駆動タイミングでは、サンプリング期間&移動度補正期間Kにて、信号振幅Vinの情報のサンプリングと移動度μのばらつきを補正するための負帰還量ΔVの調整が同時に行なわれる。もちろん、負帰還量ΔVはサンプリング期間&移動度補正期間Kの時間幅を調整することで最適化可能である。
次に、書込走査部104は、映像信号線106HSが信号電位(Vofs +Vin)にある状態で、書込駆動パルスWSをインアクティブLに切り替える(t17_1)。これにより、図6Lに示すように、サンプリングトランジスタ125が非導通(オフ)状態となり発光期間Lに進む。水平駆動部106は、その後の適当な時点で映像信号線106HSへの信号電位(Vofs +Vin)の供給を停止してオフセット電位Vofs に戻す(t18_1)。この後、次のフレーム(もしくはフィールド)に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
この結果、駆動トランジスタ121のゲート端Gは映像信号線106HSから切り離される。駆動トランジスタ121のゲート端Gへの信号電位(Vofs +Vin)の印加が解除されるので、駆動トランジスタ121のゲート電位Vgは上昇可能となる。
このとき、駆動トランジスタ121に流れる駆動電流Idsは有機EL素子127に流れ、有機EL素子127のアノード電位は駆動電流Idsに応じて上昇する。この上昇分をVelとする。やがて、ソース電位Vsの上昇に伴い、有機EL素子127の逆バイアス状態は解消されるので、駆動電流Idsの流入により有機EL素子127は実際に発光を開始する。このときの有機EL素子127のアノード電位の上昇(Vel)は、駆動トランジスタ121のソース電位Vsの上昇に他ならず、駆動トランジスタ121のソース電位Vsは、“(1−g)Vofs +g(Vofs +Vin)−Vth+ΔV+Vel”=“Vofs +gVin−Vth+ΔV+Vel”となる。
駆動電流Ids対ゲート電圧Vgsの関係は、先のトランジスタ特性を表した式(1)のVgsに“Vin−ΔV+Vth”を代入することで、式(2−1)のように表すことができる。書込みゲインを考慮したときには、式(1)のVgsに“(1−g)Vin−ΔV+Vth”を代入することで、式(2−2)のように表すことができる。式(2−1)や式(2−2)(纏めて式(2)と称する)において、k=(1/2)(W/L)Coxである。
この式(2)から、閾値電圧Vthの項がキャンセルされており、有機EL素子127に供給される駆動電流Idsは駆動トランジスタ121の閾値電圧Vthに依存しないことが分かる。基本的に駆動電流Idsは信号振幅Vinによって決まる。換言すると、有機EL素子127は信号振幅Vinに応じた輝度で発光することになる。
その際、保持容量120に保持される情報は帰還量ΔVで補正されている。この補正量ΔVはちょうど式(2)の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Idsは実質的に信号振幅Vinのみに依存することになる。駆動電流Idsは閾値電圧Vthに依存しないので、閾値電圧Vthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Idsは変動せず、有機EL素子127の発光輝度も変動しない。
また、駆動トランジスタ121のゲート端Gとソース端Sとの間には保持容量120が接続されており、その保持容量120による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ121のゲート・ソース間電圧Vgsを一定に維持したまま、駆動トランジスタ121のゲート電位Vgおよびソース電位Vsが上昇する。駆動トランジスタ121のソース電位Vsが“Vofs +gVin−Vth+ΔV+Vel”となることで、ゲート電位Vgは“Vofs +Vin+Vel”となる。
このとき、駆動トランジスタ121のゲート・ソース間電圧Vgsは一定であるので、駆動トランジスタ121は、一定電流(駆動電流Ids)を有機EL素子127に流す。その結果、有機EL素子127のアノード端Aの電位(=ノードND121の電位)は、有機EL素子127に飽和状態での駆動電流Idsという電流が流れ得る電圧まで上昇する。
ここで、有機EL素子127は、発光時間が長くなるとそのI−V特性が変化してしまう。そのため、時間の経過とともに、ノードND121の電位も変化する。しかしながら、このような有機EL素子127の経時劣化によりそのアノード電位が変動しても、保持容量120に保持されたゲート・ソース間電圧Vgsは常に一定に維持される。
駆動トランジスタ121が定電流源として動作することから、有機EL素子127のI−V特性が経時変化し、これに伴って駆動トランジスタ121のソース電位Vsが変化したとしても、保持容量120によって駆動トランジスタ121のゲート・ソース間電位Vgsが一定(≒Vin−ΔV+Vthもしくは≒(1−g)Vin−ΔV+Vth)に保たれているため、有機EL素子127に流れる電流は変わらず、したがって有機EL素子127の発光輝度も一定に保たれる。
このような、有機EL素子127の特性変動に拘らず、駆動トランジスタ121のゲート・ソース間電圧を一定に維持し輝度を一定に維持する補正のための動作(保持容量120の効果による動作)をブートストラップ動作と呼ぶ。このブートストラップ動作により、有機EL素子127のI−V特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。
つまり、本実施形態の画素回路Pとそれを駆動する本実施形態の駆動タイミングでは、電気光学素子の一例である有機EL素子127の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路が構成され、ブートストラップ動作が機能するようになっているのである。よって、有機EL素子127のI−V特性が劣化しても一定電流Idsが常に流れ続けるため、有機EL素子127は画素信号Vsig に応じた輝度で発光を続けることになり輝度が変化することはない。
また、本実施形態の画素回路Pとそれを駆動する本実施形態の駆動タイミングでは、駆動トランジスタ121の閾値電圧Vthを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である閾値補正回路が構成され閾値補正動作が機能するようになっている。駆動トランジスタ121の閾値電圧Vthを反映させたゲート・ソース間電位Vgsとして、当該閾値電圧Vthのばらつきの影響を受けない一定電流Idsを流すことができる。
特に、本実施形態の駆動タイミングでは、1回の閾値補正動作の処理サイクルを1水平期間とし、複数回に亘って閾値補正動作を繰り返すようにしており、確実に閾値電圧Vthを保持容量120に保持させるようにしている。このため、閾値電圧Vthの画素間差が確実に除去され、階調に拘らず、閾値電圧Vthのばらつきに起因する輝度ムラを抑制できる。
これに対して、閾値補正動作を1回にするなど閾値電圧Vthの補正が不十分な場合は、つまり閾値電圧Vthが保持容量120に保持されていない場合には、異なる画素回路Pの間で、低階調の領域では輝度(駆動電流Ids)に差が出てしまう。よって閾値電圧の補正が不十分な場合は、低階調で輝度のムラが現れ画質を損なうことになる。
加えて、本実施形態の駆動タイミングでは、サンプリングトランジスタ125による信号振幅Vinの情報の保持容量120への書込み動作と連動して駆動トランジスタ121の移動度μを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である移動度補正回路が構成され移動度補正動作が機能するようになっている。駆動トランジスタ121のキャリア移動度μを反映させたゲート・ソース間電位Vgsとして、当該キャリア移動度μのばらつきの影響を受けない一定電流Idsを流すことができる。
つまり、本実施形態の画素回路Pは、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ121の特性ばらつき(本例では閾値電圧Vthおよびキャリア移動度μのばらつき)による駆動電流Idsに与える影響を防ぐために、閾値電圧Vthおよびキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっているのである。
ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Vgsは、閾値電圧Vthに相当する電圧と移動度補正用の電圧ΔVとによって調整されているため、有機EL素子127の発光輝度は駆動トランジスタ121の閾値電圧Vthや移動度μのばらつきの影響を受けることがないし、有機EL素子127の経時劣化の影響も受けない。入力される信号振幅Vinに対応する安定した階調で表示でき、高画質の画像を得ることができる。
また、本実施形態の画素回路Pは、nチャネル型の駆動トランジスタ121を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機EL素子をそのまま用いても、有機EL素子127の駆動が可能になる。
また、駆動トランジスタ121およびその周辺部のサンプリングトランジスタ125をも含めてnチャネル型のみのトランジスタを用いて画素回路Pを構成することができ、TFT作成においてもアモルファスシリコン(a−Si)プロセスを用いることができるようになるため、TFT基板の低コスト化が図れることになる。
<走査線とパッドの配置関係について>
図8および図8Aは、一般的な有機EL表示装置における1画素分の電極構造(特に走査線とパッドの配置関係)の概略を示した図である。ここで、図8(1)はTFT工程終了後の1画素分の電極構造の平面図であり、図8(2)はアノード工程終了後の1画素分の電極構造の平面図である。図8A(1)は図8(2)におけるアノードコンタクトパッドCPa部分のA−A’線の断面図(カソード工程終了後)である。図8A(2)は図8(2)におけるカソードコンタクトパッドCPk部分のB−B’線の断面図(アノード工程終了後)である。図8A(3)は図8(2)におけるカソードコンタクトパッドCPk部分のB−B’線の断面図(カソード工程終了後)である。図8(1)においては、保持容量120や薄膜トランジスタQ(駆動トランジスタ121、サンプリングトランジスタ125)の配置位置も模式的に示している。図8(2)においては、図8(1)に示したTFT工程終了後の状態にアノード電極を重ねて示している。
図8および図8Aは、一般的な有機EL表示装置における1画素分の電極構造(特に走査線とパッドの配置関係)の概略を示した図である。ここで、図8(1)はTFT工程終了後の1画素分の電極構造の平面図であり、図8(2)はアノード工程終了後の1画素分の電極構造の平面図である。図8A(1)は図8(2)におけるアノードコンタクトパッドCPa部分のA−A’線の断面図(カソード工程終了後)である。図8A(2)は図8(2)におけるカソードコンタクトパッドCPk部分のB−B’線の断面図(アノード工程終了後)である。図8A(3)は図8(2)におけるカソードコンタクトパッドCPk部分のB−B’線の断面図(カソード工程終了後)である。図8(1)においては、保持容量120や薄膜トランジスタQ(駆動トランジスタ121、サンプリングトランジスタ125)の配置位置も模式的に示している。図8(2)においては、図8(1)に示したTFT工程終了後の状態にアノード電極を重ねて示している。
図5に示した画素回路Pの場合、画素アレイ部102においては、少なくとも垂直走査系統に関わる書込走査線104WSおよび電源供給線105DSL が縦/横の一方の配線(たとえば横配線とする)となり、これに対して水平走査系統に関わる映像信号線106HSが縦/横の他方の配線(たとえば縦配線とする)となる。また、有機EL素子127のカソード電位Vcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Vcath用の配線(以下カソード配線Wcathと称する)が横配線もしくは縦配線となる。
ここで、前述の各配線(書込走査線104WS、電源供給線105DSL 、映像信号線106HS)は、横方向または縦方向に延び、画素アレイ部102の周辺に設けられた対応する走査部(書込走査部104、駆動走査部105、水平駆動部106)と接続される。
画面の左右方向について考察した場合、詳細説明図は割愛するが、1行内の全ての画素回路Pに対して書込駆動パルスWSは書込走査部104から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部104から遠い画素回路P(遠側画素と称する)の方が書込走査部104から近い画素回路P(近側画素と称する)よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
同様のことは、電源供給線105DSL や映像信号線106HS(あるいはカソード配線Wcath)についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムAlやモリブデンMoやチタンTiなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも2層の金属配線が必要になる。
たとえば、図8に示すレイアウト例では、サンプリングトランジスタ125のゲート端を駆動するための書込走査線104WSと、駆動トランジスタ121のドレイン端の電源電圧を第1電位Vccと第2電位Vssとでスイッチングさせるための電源供給線105DSL とを上層側および下層側の一方(ここでは上層側とする)の金属配線にしている。
また、サンプリングトランジスタ125のソース端に映像信号Vsig を供給するための映像信号線106HSに関しては、画素回路P部分では上層側および下層側の一方(ここでは上層側とする)の金属配線にしているのに対して、同層の(上層側の金属配線である)書込走査線104WSや電源供給線105DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方(ここでは下層側とする)の金属配線にしている。
また、有機EL素子127の下部電極504_1(本例ではアノード電極)との接続を取るための接続孔504aと接続されるコンタクトパッドや上部電極508(本例ではカソード電極)との接続を取るための接続孔508aと接続されるコンタクトパッドも、上層側の金属配線として形成される。ここで、アノード電極用の接続孔504aと接続されるコンタクトパッドはEL開口部127aをなす下部電極504_1と接続されるのでEL開口部127a側に設けられる。これに対し、カソード電極用の接続孔508aと接続されるコンタクトパッドは、たとえば垂直方向の隣接画素との境界部分近傍に設けられる。
ここで、図8(2)に示す1画素分の平面図のように、基板101上に下部電極(たとえばアノード電極)504_1が配置され、その下部電極504_1上に有機EL素子127の開口部(以下EL開口部と称する)127aが形成されている。下部電極504_1には接続孔(たとえばTFT−アノードコンタクト)504aが設けられ、この接続孔504aを介して下部電極504_1下に配された駆動トランジスタ121の入出力端(本例ではソース電極)に下部電極504が接続されるようになっている。
下部電極504_1の周囲は絶縁膜パターン505(図8(2)では図示せず、図8A(1)を参照)で覆われて、有機EL素子127を構成する下部電極504_1、有機層506、上部電極508が積層されている部分のみが発光有効領域となるように広く露出したEL開口部127aとされている。
また、上部電極508と接続されることになる接続孔(たとえばカソードコンタクト)508aが設けられ、この接続孔508aを介して上部電極508が接続されるようになっている。
図8A(1)には、図8(2)における接続孔504a部分のA−A’線の断面図が示されている。図8A(1)に示すように、基板101上の各画素回路Pに対応する位置に、画素回路を構成する駆動トランジスタ121やサンプリングトランジスタ125などの薄膜トランジスタQや保持容量120(容量値Cs)が配置され、その上部に層間絶縁膜502が設けられている。
層間絶縁膜502のさらに上部には、薄膜トランジスタQに接続されたソース電極線Qsおよびドレイン電極線Qdが設けられている。また、各素子(薄膜トランジスタQ,保持容量120)を構成する導電層、およびソース電極線Qsおよびドレイン電極線Qd(図では駆動トランジスタ121のソース電極121sのみを示す)を構成する導電層により、画素回路Pを構成する他の配線(図示省略)が形成されている。
そして、ソース電極線Qsおよびドレイン電極線Qdの層を覆う状態で、さらに上層の層間絶縁膜503が設けられ、この層間絶縁膜503上に有機EL素子127が形成されている。有機EL素子127は、下層側から順に積層された下部電極504_1、有機層506、および上部電極(たとえばカソード電極)508で構成されており、下部電極504_1と上部電極508との間に誘電体である有機層506が挟まれた構造であるので、有機EL素子127は容量成分(寄生容量Cel)を持つことになる。
下部電極504_1は、画素電極としてパターン形成されており、層間絶縁膜503に形成された接続孔504aを介して駆動トランジスタ121のソース電極121sに接続されている。また、下部電極504_1と対向する上部電極508は全ての画素回路Pを覆うベタ膜として形成されている。
このような層構造を持つ有機EL表示装置1においては、有機EL素子127が配列形成された基板101と反対側から発光光L1を取り出すいわゆるトップエミッション方式として構成することが、有機EL素子101の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機EL素子127の開口率が、画素回路Pを構成する薄膜トランジスタQのレイアウトには依存しない。このため、さらに複数の薄膜トランジスタQや保持容量120を用いた画素回路Pを各画素に対応させて配置することもできる。
トップエミッション方式の表示装置の場合、発光光L1が取り出される側の上部電極508には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。これに対して、基板101側の下部電極504_1は反射率が高い金属などを用いて構成される。
図8A(2),(3)には、図8(2)における接続孔508a部分のB−B’線の断面図が示されている。接続孔508a部分の形成に当たっては、先ず、TFT工程で、図8A(1)に示すように、接続孔504aと対応する位置にアノードコンタクトパッドCPaを形成し、また、図8A(2)に示すように、接続孔508aと対応する位置にカソードコンタクトパッドCPkを形成する。その後、カソードコンタクトパッドCPkとアノードメタルで形成したカソード補助電極504_2を接続する。カソード補助電極504_2は、カソード配線の低抵抗化に寄与する。なお、図示しないが、接続孔504aの部分では、アノード工程で、アノードコンタクトパッドCPaと下部電極504_1(アノード電極)を接続する。
次に、EL工程およびカソード工程で、図8A(3)に示すように、下部電極504_1上に有機層506を積層し、さらにその(有機層506の)上層に上部電極508を積層する際に、カソードコンタクトパッドCPkと上部電極508(カソード電極)とを接続する。下部電極504_1と対向する上部電極508は全ての画素回路Pを覆うベタ膜として形成する。
因みに、カソード補助電極504_2を設けている理由は以下の通りである。本構成は、トップエミッション方式を採用しており、アノードレイヤで下部電極504_1(ELアノード)とカソード補助電極504_2を形成し、その後、上部電極508(カソードメタル)を全面蒸着するという構成となる。全面蒸着する上部電極508は光透過性が要求されるため抵抗値が大きくならざるを得ず、カソード補助電極504_2がないとカソードの電圧上昇が大きくなり過ぎてしまい、電源電圧が大きくなり消費電力が上昇してしまったり、シェーディングといった画質不良が発生したりする。この対策として、アノードレイヤのカソード補助電極504_2を利用して、カソード配線の抵抗値が小さくなるようにするのである。
なお、一般に、有機EL素子127の開口率はアノードレイヤと絶縁膜パターン505のテーパ部分(WINと称する)で決定される。もし仮にカソード補助電極504_2がなければ有機EL素子127の下部電極504_1(アノード電極)をもっと大きくすることができ、開口率は上昇する。また、有機EL素子127の寿命は開口率が大きくなれば長くなるため、カソード補助電極504_2を細くすることが長寿命化に繋がる。しかしながら、カソード補助電極504_2を細くして抵抗値を上げてしまうと前述のようにシェーディングなどの不良が発生するため、単純に細くできない。しかしながら、アルミニウムAlなどの低抵抗金属をカソード補助電極504_2として配線することでカソード補助電極504_2の抵抗値は下がるので、カソード補助電極504_2を細くすることができ、開口率を上げることができる。
<異物によるパッドショートの問題>
図9および図9Aは、コンタクトパッド部分に埃(ダスト)などの異物が付着する現象(パッドショートと称する)の問題点を説明する図である。図9は、1画素分の電極配線とコンタクトパッドのレイアウトを示しており、1画素内でのパッドショートが示されている。図9Aは、垂直方向に隣接する2行分の画素回路Pの電極配線とコンタクトパッドのレイアウトを示しており、隣接画素間でのパッドショートが示されている。
図9および図9Aは、コンタクトパッド部分に埃(ダスト)などの異物が付着する現象(パッドショートと称する)の問題点を説明する図である。図9は、1画素分の電極配線とコンタクトパッドのレイアウトを示しており、1画素内でのパッドショートが示されている。図9Aは、垂直方向に隣接する2行分の画素回路Pの電極配線とコンタクトパッドのレイアウトを示しており、隣接画素間でのパッドショートが示されている。
図8に示す1画素分のレイアウト例においては、書込走査線104WSと電源供給線105DSL と接続孔504a(詳細にはアノードコンタクトパッドCPa)や接続孔508a(詳細にはカソードコンタクトパッドCPk)は同層の金属配線でレイアウトされており、書込走査線104WSと電源供給線105DSL とを1画素内では離して(画素回路Pの上端と下端にて)並走させたとしても、図9に示すように、書込走査線104WSと接続孔508a(詳細にはカソードコンタクトパッドCPk)は同層(同じレイヤ)でごく近くに配置されることになる。
また、前述のように、書込走査線104WSは、画素アレイ部102周辺(パネル端)の対応する書込走査部104までレイアウトされるため非常に長い。また、接続孔508a(詳細にはカソードコンタクトパッドCPk)は、好ましくは画素ごとに配置される。ここで、「好ましくは画素ごとに配置」と称したのは、上部電極508(カソード電極)は、全画素共通のベタ配線とされるので、必ずしも、画素ごとに接続孔508aを設けて接続をとらなくてもよいのであるが、画素ごとの特性を揃える上では、全画素が共通の接続態様であることが好ましいからである。
このため、書込走査線104WSと各接続孔508a(詳細にはカソードコンタクトパッドCPk)の配線間スペースが狭いと、導電性を有するダストなどの異物によって同層の配線間が接続(ショート)する可能性が高くなり、歩留まり低下の原因となる。
また、図9Aに示すように、隣接する画素回路Pとの関係においては、電源供給線105DSL と接続孔508a(詳細にはカソードコンタクトパッドCPk)は同層(同じレイヤ)でごく近くに配置されることになる。したがって、電源供給線105DSL と各接続孔508a(詳細にはカソードコンタクトパッドCPk)の配線間スペースが狭いと、導電性を有するダストなどの異物によって同層の配線間が接続(ショート)する可能性が高くなり、歩留まり低下の原因となる。
このような、接続孔508a(詳細にはカソードコンタクトパッドCPk)と書込走査線104WSもしくは電源供給線105DSL との誤接続(ショート)の有無を予め製造工程にて検査し、ショートが検知されたときには、そのショート箇所を修復(リペア)することが考えられる。
しかしながら、TFT工程後(アノード工程前:以下同様)においては、カソードコンタクトパッドCPkは、未だ電気的に何処にも接続されていないために、TFT工程後では、書込走査線104WSや電源供給線105DSL とのショートを検出できない。
カソードコンタクトパッドCPkが電気的に接続されるのは、アノード工程以降(詳しくはEL工程のカソード電極形成時)であるが、アノード工程以降でパッドショートが検出されても、カソード補助電極504_2がショート箇所上に積層されているために、ショート箇所をリペアすることが困難で、歩留まり低下の原因となってしまう。
そこで、本実施形態では、同層で並走するコンタクトパッド(本例ではカソードコンタクトパッドCPk)と走査線(本例では書込走査線104WSや電源供給線105DSL )が導電性を有するダストなどの異物によって接続(ショート)した現象の検査・リペアを行なうことのできる仕組みを採る。
その仕組みの基本は、各コンタクトパッドに対して、何れかの走査線とショートとなっているときにそのショート箇所をアノード工程前のTFT工程後に特定するために、テスト信号を各コンタクトパッドに選択的に供給し得るように構成する。そのために、走査線の近くに配設される各コンタクトパッドに対して、走査線との間の電気的な接触の有無を検知するための検査配線を設け、この検査配線を利用して、ショートの有無の検査を行なうことにする。
ここで、「選択的に」とは、各コンタクトパッドのそれぞれを1つずつ選択し得るようにすることに限らず、走査線とのショートのコンタクトパッドを特定しリペアし得る構成である限りどのようにテスト信号を供給しても構わない。
たとえば、各コンタクトパッドをライン化して電気的に接続する。「ライン化して電気的に接続する」に当たっては、1行分の各コンタクトパッドを行走査線で接続する態様、もしくは、1列分の各コンタクトパッドを列走査線で接続する態様の何れかを採用するのがよい。
すなわち、テスト信号Test用の配線は、たとえば同一行(もしくは同一列)の全てのコンタクトパッドに対して共通にテスト信号Testを供給する行走査線(もしくは列走査線)にしてもよい。本例の場合、カソードコンタクトパッドCPkを対象にするので、テスト信号TestとしてはアクティブLの信号を供給するのがよい。好ましくは、有機EL素子127のカソード電圧に対応する電圧値であるのがよい。
あるいは、各コンタクトパッドと走査線との異常接続を個別に検査するべく、たとえばコンタクトパッドに走査トランジスタとしてたとえばNMOSトランジスタを設け、そのソース端側を列走査線(もしくは行走査線)にし、ゲート端を行走査線(もしくは列走査線)にしてもよい。そして、i行j列(もしくはj行i列)を対象とする場合、j列の列走査線(もしくはj行の行走査線)にアクティブLのテスト信号Test_Lを供給し、i行の行走査線(もしくはi列の列走査線)にアクティブHのテスト信号Test_Hを供給することで走査トランジスタをオンさせ、列走査線(もしくは行走査線)のLレベルの情報をテスト信号Testとしてコンタクトパッドに供給する。
そして、製造時におけるTFT工程後の電極形成工程の一例であるアノード工程の前には、テスト信号Testを各コンタクトパッドに供給して走査線とのショートの有無およびその場所を特定し、ショート箇所に関しては、粉塵収集装置で埃を吸引する、あるいはレーザ光などのエネルギービームを照射することにより、走査線からコンタクトパッドを電気的に分離する。
TFT工程後で電極形成工程前であれば、コンタクトパッドと走査線との間のショートが検査配線を利用して電気的に検知されたとき、コンタクトパッドと走査線とが表面に存在する状態であるので、ショート箇所のリペアを容易に行なうことができる。
換言すれば、各コンタクトパッドに検査配線を設けることで、パッド接続検査工程と分離工程とを、トランジスタ形成工程とトランジスタ形成工程よりも後の工程の一例である電極形成工程との間に存在させることができ、コンタクトパッドと走査線との間の異常接続の検査と修復(電気的な分離)とを容易に行なうことができる。以下、具体的に説明する。
<<パッドショート対策対応の配線形態:第1実施形態>>
図10は、本実施形態のパッドショート対策の第1実施形態を説明する図である。図10(1)は、パッドショート対策機能を備えた第1実施形態の画素回路Pの配線態様を示す図、図10(2)は、第1実施形態において、テスト信号を各コンタクトパッドに供給するための走査線のレイアウト例を示す図である。なお、図10(2)は、図1Aに示した第2構成例への適用例で示している。図示を割愛するが、図1に示した第1構成例へも適用可能である。
図10は、本実施形態のパッドショート対策の第1実施形態を説明する図である。図10(1)は、パッドショート対策機能を備えた第1実施形態の画素回路Pの配線態様を示す図、図10(2)は、第1実施形態において、テスト信号を各コンタクトパッドに供給するための走査線のレイアウト例を示す図である。なお、図10(2)は、図1Aに示した第2構成例への適用例で示している。図示を割愛するが、図1に示した第1構成例へも適用可能である。
第1実施形態のパッドショート対策の配線形態は、図10に示すように、各コンタクトパッド(本例ではカソードコンタクトパッドCPk)に対して、カソードコンタクトパッドCPkをTFT工程でライン化して電気的に接続する。第1実施形態においては、「ライン化して電気的に接続する」に当たり、1行分の各コンタクトパッドを行走査線で接続する態様とする点に特徴を有する。つまり、第1実施形態では、行走査線を、コンタクトパッドと走査線との間のショートの有無を検査するための検査配線として機能させる。
1行分の各カソードコンタクトパッドCPkと接続されるカソード行走査線326CPkVは、カソードコンタクトパッドCPkと同じ上層側の金属配線として形成して、書込走査線104WSや電源供給線105DSL と並走するように配線すればよい。
1行分の各カソードコンタクトパッドCPkを接続した各行のカソードライン(以下カソード行走査線と称する)326CPkVは、表示パネル部100上の有効画素外で束ねられてバス線化され、図1Aに示す第2構成例の有機EL表示装置1においては、パネル端の端子部324にまで配線される。
端子部324は、カソード電源をパネルに入力するパッドであってもよい。つまり、テスト信号として、電気光学素子の一例である有機EL素子127を発光させるためにカソード電極に印加される電圧を使用してもよいと言うことである。
<パッドショート対策の検査・リペア方法:第1実施形態>
図10Aは、第1実施形態において、パッドショートの有無およびその場所を特定し、パッドショート箇所に関してコンタクトパッド(本例ではカソードコンタクトパッドCPk)を走査線から電気的に分離する手法、すなわち有機EL表示装置1の製造方法、特にパッドショート検査工程およびパッドショート分離工程(リペア工程)を説明するフローチャートである。
図10Aは、第1実施形態において、パッドショートの有無およびその場所を特定し、パッドショート箇所に関してコンタクトパッド(本例ではカソードコンタクトパッドCPk)を走査線から電気的に分離する手法、すなわち有機EL表示装置1の製造方法、特にパッドショート検査工程およびパッドショート分離工程(リペア工程)を説明するフローチャートである。
図示を割愛するが、製造ラインには、少なくとも、パッドショートであると判定されたカソードコンタクトパッドCPkを、走査線から電気的に分離するショート分離装置を用意する。ショート分離装置には、パッドショートと走査線とを電気的に分離するべく、一例として、ショートの原因となっている埃(ダスト)を吸引する粉塵収集装置や、配線溶断で分離する仕組みを採用する場合にはレーザ光などのエネルギービームを照射する仕組みのもを用意する。
また、図1Aに示したような治具対応の有機EL表示装置1に対応する場合には、カソードコンタクトパッドCPkが走査線とショートしているか否かを判定するためのテスト信号Testを各カソードコンタクトパッドCPkに選択的に供給するパッド接続検査走査部323を具備したパッド接続検査装置325を用意する。
各カソードコンタクトパッドCPkのショート検出時は、検査対象行の書込走査線104WSや電源供給線105DSL とカソードコンタクトパッドCPk用のカソード行走査線326CPkVとの間にパッドショート検査用の所定電圧を印加する(S10)。この際には、たとえば走査線側を高く、カソード行走査線326CPkV側を低くする。
この状態で、検査対象行の何れかのカソードコンタクトパッドCPkが走査線とショートしていると異常電流が流れる。この現象をパッド接続検査装置325(もしくはパッド接続検査走査部323)にて検出することで、パッドショートの有無を行単位で判定する(S12)。この時点では、ショート箇所が何箇所あるかやそのショート箇所が何処かまでは特定が不可能である。
そこで、異常電流が流れパッドショートが検知されたときには(S12−YES)、そのショート箇所を、目視、あるいは光学検査装置などで確認することで特定する(S14)。この時点では、全てのショート箇所を特定することを要しない。
そして、パッドショート分離工程においては、特定したショート箇所に関して、たとえば、粉塵収集装置を使用してショートの原因となっている埃(ダスト)を吸引する、あるいは、埃(ダスト)の部分に、レーザ光などのエネルギービームを照射することにより、その部分を溶断して、走査線から電気的に分離する。つまり、パッドショートとなるカソードコンタクトパッドCPkに関して、パッドショートのリペア(修正)を行なう。
1回目の作業にて特定したショート箇所のリペア作業が終わったら、ステップS10に戻り、同様の処理を繰り返す。これにより、検査対象行の全てのショート箇所の特定とリペアが完了する。
ある行についての処理が完了したら、処理対象行を変えて(S18)、ステップS10から同様の処理を行なう。こうすることで、全行について、全てのショート箇所の特定とリペアが完了する。
第1実施形態の仕組みでは、カソードコンタクトパッドCPkをカソード行走査線326CPkVで1行単位で接続して、TFT工程後(アノード工程前)に、カソード行走査線326CPkVを利用して走査線とのショートの有無を検査して、ショート箇所に関してはリペアを行なうようにした。
このため、TFT工程で生じるダストなどによってカソードコンタクトパッドCPkと書込走査線104WSや電源供給線105DSL などの走査線とのショートを電気的に検出することが可能となり、しかもアノード工程前であるので、リペアも行ない易くなるために、パッドショートによる歩留まり低下を避けることができる。
また、カソードラインとして機能するカソード行走査線326CPkVを、TFT工程でも形成することとなるので、たとえばアルミニウムAlなどの低抵抗金属を使用することでカソードの配線抵抗を下げることができ、カソード行走査線326CPkVを細くすることができ、有機EL素子127の開口率を大きくすることが可能である。
また、カソードの配線抵抗が下がることで、開口率を大きくできるので、有機EL素子127の寿命を長くすることもできる。何故なら、基本的に、有機EL素子127などの電流駆動型の電気光学素子の寿命は、素子に流れる電流密度によって決定される。つまり、同じ開口面積であれば電流が多く流れる方(=明るい方)が寿命が短くなる。また、ある輝度を出すために素子に流す必要電流値は画素サイズにのみ依存しており、開口率には依存しない。つまり、同じ画素サイズであれば素子の開口率が大きい方が電流密度は小さくなる。よって、開口率を大きくすれば素子の長寿命化が図れるのである。
<<パッドショート対策対応の配線形態:第2実施形態>>
図11は、本実施形態のパッドショート対策の第2実施形態を説明する図である。図11(1)は、パッドショート対策機能を備えた第1実施形態の画素回路Pの配線態様を示す図、図11(2)は、第1実施形態において、テスト信号を各コンタクトパッドに供給するための走査線のレイアウト例を示す図である。
図11は、本実施形態のパッドショート対策の第2実施形態を説明する図である。図11(1)は、パッドショート対策機能を備えた第1実施形態の画素回路Pの配線態様を示す図、図11(2)は、第1実施形態において、テスト信号を各コンタクトパッドに供給するための走査線のレイアウト例を示す図である。
第2実施形態のパッドショート対策の配線形態は、図11に示すように、各コンタクトパッド(本例ではカソードコンタクトパッドCPk)に対して、カソードコンタクトパッドCPkをTFT工程でライン化して電気的に接続する。第2実施形態においては、「ライン化して電気的に接続する」に当たり、1列分の各コンタクトパッドを列走査線で接続する態様とする点に特徴を有する。つまり、第2実施形態では、列走査線を、コンタクトパッドと走査線との間のショートの有無を検査するための検査配線として機能させる。
1列分の各カソードコンタクトパッドCPkと接続されるカソード列走査線326CPkHは、映像信号線106HSと同様に、横配線である書込走査線104WSや電源供給線105DSL とオーバーラップさせる必要があるので、上層側の金属配線であるカソードコンタクトパッドCPkとは異なり、下層側の金属配線として形成して、映像信号線106HSと並走するように配線する。
1列分の各カソードコンタクトパッドCPkを接続した各列のカソードライン(以下カソード列走査線と称する)326CPkHは、第1実施形態と同様に、表示パネル部100上の有効画素外で束ねられてバス線化され、図1Aに示す第2構成例の有機EL表示装置1においては、パネル端の端子部324にまで配線される。端子部324は、カソード電源をパネルに入力するパッドであってもよい。
第1実施形態との比較では、カソードコンタクトパッドCPkをTFT工程でライン化して電気的に接続するに当たり、カソードラインを、カソード列走査線326CPkHとするのかカソード行走査線326CPkVとするかの違いだけである。何れの実施形態も、カソードラインは外部パッドである端子部324に出力されており、電気的に接続されている。
第2実施形態の態様におけるパッドショート対策の検査・リペア方法の手順を示したフローチャートは図示を割愛するが、第1実施形態のフローチャートにおけるカソード行走査線326CPkVをカソード列走査線326CPkHに変更するだけでよい。
第2実施形態の態様においても、TFT工程で生じるダストなどによってカソードコンタクトパッドCPkと書込走査線104WSや電源供給線105DSL などの走査線とのショートを電気的に検出することが可能となり、しかもアノード工程前であるので、リペアも行ない易くなるために、パッドショートによる歩留まり低下を避けることができる。
また、カソードラインとして機能するカソード行走査線326CPkVを、TFT工程でも形成することとなるので、第1実施形態と同様に、低抵抗金属を使用することでカソードの配線抵抗を下げることができ、開口率を大きくすることができるため、有機EL素子127の長寿命化が可能である。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、前記実施形態では、カソードコンタクトパッドCPkと走査線との間のパッドショートについて説明したが、パッドショートが問題となるコンタクトパッドは、画素回路の構成や有機EL素子127の構造にも依存し、必ずしも、カソードコンタクトパッドCPkに限ったものではない。たとえばアノードコンタクトパッドCPaが問題となることもある。
また、カソードコンタクトパッドCPkやアノードコンタクトパッドCPaと言った、電気光学素子の一例である有機EL素子127の下部電極504_1(前例ではアノード電極)や上部電極508(前例ではカソード電極)に所定電圧を供給するためのものにも限定されない。トランジスタ形成工程では電気的に接続されておらず、トランジスタ形成工程よりも後の工程で電気的に接続されるコンタクトパッドであれば、どのようなものでも対象となり得る。さらに、カソードラインは有効画素外でバス線化する必要はなく、たとえばカソード配線を有効画素外で全て接続してもよい。
たとえば、本出願人による他の出願に係る画素回路においても、適用できる。因みに、当該出願に係る画素回路は、電源ラインと、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と前記駆動トランジスタのゲートとの間に接続され、ゲートが前記駆動配線に接続され、前記駆動信号により導通状態が制御される少なくとも1つのスイッチングトランジスタと、前記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、前記電源ラインと前記基準電位間に前記駆動トランジスタと前記発光素子が直列に接続され、前記電源用配線層は、他の層の配線と接続されて多層配線化され、前記発光素子のカソード配線層は、前記多層配線のための電源用配線層と同層の配線層で多層配線化されていることを特徴とする。
簡単に言えば、本出願人による他の出願に係る画素回路では、電源ラインを2層配線としたもの(電源2層化構造と称する)である。つまり、通常のTFT工程とアノード工程間に電源ラインの作成工程をさらに追加して電源ラインの低抵抗化を図るものであり、この場合、2層目の電源ラインを作成する前にリペアを行なわないと、本願が指摘している課題と同様の理由で、リペアが難しくなる。その対策として、前記実施形態を適用することが有効である。
<駆動タイミングの変形例>
駆動タイミングの側面では、電源供給線105DSL の電位が第2電位Vssから第1電位Vccに遷移するタイミングを映像信号Vsig の非有効期間である基準電位Vofs の期間としつつ、様々な変形が可能である。
駆動タイミングの側面では、電源供給線105DSL の電位が第2電位Vssから第1電位Vccに遷移するタイミングを映像信号Vsig の非有効期間である基準電位Vofs の期間としつつ、様々な変形が可能である。
たとえば、第1の変形例として、図示を割愛するが、図6に示した駆動タイミングに対して、サンプリング期間&移動度補正期間Kの設定方法を変形することができる。具体的には、先ず映像信号Vsig がオフセット電位Vofs から信号電位(Vofs +Vin)に遷移するタイミングt15Vを図6に示した駆動タイミングよりも1水平期間の後半側にシフトさせて、信号電位(Vofs +Vin)の期間を狭くする。
また、閾値補正動作の完了時(閾値補正期間Iの完了時)には、先ず、書込駆動パルスWSをアクティブHにしたままで、水平駆動部106により映像信号線106HSに信号電位(Vofs +Vin)を供給して(t15)、書込駆動パルスWSをインアクティブLにするまで(t17)の間を、保持容量120への信号振幅Vinの情報の書き込み期間とする。この信号振幅Vinの情報は駆動トランジスタ121の閾値電圧Vthに足し込む形で保持される。この結果、駆動トランジスタ121の閾値電圧Vthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。
この閾値補正動作によって、保持容量120に保持されるゲート・ソース間電圧Vgsは“(1−g)Vin+Vth”となる。また、同時に、信号書込期間t15〜t17で移動度補正を実行する。すなわち、タイミングt15〜t17は、信号書込期間と移動度補正期間の双方を兼ねることとなる。
なお、この移動度補正を実行する期間t15〜t17では、有機EL素子127は実際には逆バイアス状態にあるので発光することはない。この移動度補正期間t15〜t17では、駆動トランジスタ121のゲート端Gが映像信号Vsig のレベルに固定された状態で、駆動トランジスタ121に駆動電流Idsが流れる。以下、図6に示した駆動タイミングと同様である。
各駆動部(104,105,106)は、水平駆動部106が映像信号線106HSに供給する映像信号Vsig と書込走査部104が供給する書込駆動パルスWSとの相対的な位相差を調整して、移動度補正期間を最適化することができる。
ただし、書込み&移動度補正準備期間Jが存在せずに、タイミングt15V3〜t17がサンプリング期間&移動度補正期間Kとなる。このため、書込走査線104WSや映像信号線106HSの配線抵抗や配線容量の距離依存の影響に起因する波形特性の相違がサンプリング期間&移動度補正期間Kに影響を与えてしまう可能性がある。画面の書込走査部104に近い側と遠い側(すなわち画面の左右)でサンプリング電位や移動度補正時間が異なることになるので、画面の左右で輝度差が生じ、シェーディングとして視認される難点が懸念される。
また、第2の変形例として、電源供給のオフタイミング(第2電位Vss側への遷移タイミング)に変更を加えることもできる。具体的には、当該行のオフタイミングとオンタイミングの双方を同じ水平期間にすることができる。
この第2の変形例の駆動タイミングでは、ともに映像信号Vsig のオフセット電位Vofs の期間に電源スイッチング動作をさせており、またこのときにはサンプリングトランジスタ125をオンさせて駆動トランジスタ121のゲート端Gをオフセット電位Vofs に固定してローインピーダンス化しており電源パルス(電源駆動パルスDSL )に起因するカップリングノイズに対する耐性が向上する。
<画素回路の変形例>
画素回路の側面では、駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路や閾値&移動度補正回路の構成例として、駆動トランジスタ121としてnチャネル型を用いた2TR構成としつつ駆動タイミングを工夫する例を示したが、これは有機EL素子127を駆動するための駆動信号を一定に維持する駆動信号一定化回路および駆動タイミングの一例に過ぎず、有機EL素子127の経時劣化やnチャネル型の駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を防ぐための駆動信号一定化回路としては、その他の様々な回路を適用することができる。
画素回路の側面では、駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路や閾値&移動度補正回路の構成例として、駆動トランジスタ121としてnチャネル型を用いた2TR構成としつつ駆動タイミングを工夫する例を示したが、これは有機EL素子127を駆動するための駆動信号を一定に維持する駆動信号一定化回路および駆動タイミングの一例に過ぎず、有機EL素子127の経時劣化やnチャネル型の駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を防ぐための駆動信号一定化回路としては、その他の様々な回路を適用することができる。
たとえば、回路理論上は「双対の理」が成立するので、画素回路Pに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、図5に示した2TR構成の画素回路Pがnチャネル型の駆動トランジスタ121を用いて構成しているのに対し、pチャネル型の駆動トランジスタ(以下p型駆動トランジスタ121pと称する)を用いて画素回路Pを構成する。これに合わせて、映像信号Vsig の信号振幅Vin(信号電位(Vofs +Vin))の極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
なお、ここで説明した変形例は、図5に示した2TR構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではなく、サンプリングトランジスタ(スイッチングトランジスタの一例)および駆動トランジスタ以外に、駆動電流を一定に維持する制御を行なうための他のスイッチングトランジスタが設けられた、2TR構成以外であってもよい。ただし、高精細の表示が求められる小型の表示装置を実現する点では、2TR構成にて駆動信号一定化機能を実現するのが最適である。
ここで、各種の変形例においても、走査線の近くに配設される各コンタクトパッドに対して、走査線との間の電気的な接触の有無を検知するための検査配線を設け、この検査配線を利用して、コンタクトパッドと走査線との間の接続の有無を電気的に検査することで、コンタクトパッドの何れかがパッドショートとなる場合であっても、そのパッドショート箇所を電気的に切り離すことで、コンタクトパッドに関しての異常接続による歩留まり低下を避けることができる。
本実施形態において、パッドショート対策を採るに当たり、各コンタクトパッドに検査配線を設ける構成としている点に鑑みれば、元となる駆動回路の構成においてトランジスタ数が少ないほどコンタクトパッドと近接して並走される走査線の数を減らすことが期待でき、また、検査配線を設けることも容易である。結果として、2TR駆動の構成をベースとして各コンタクトパッドに検査配線を設けてパッドショート対策を採るのが最適である。
1…有機EL表示装置、100…表示パネル部、101…基板、102…画素アレイ部、103…垂直駆動部、104…書込走査部、105…駆動走査部、106…水平駆動部、109…制御部、120…保持容量、121…駆動トランジスタ、122…発光制御トランジスタ、125…サンプリングトランジスタ、127…有機EL素子(電気光学素子の一例)、128…テストトランジスタ、200…駆動信号生成部、300…映像信号処理部、323…パッド接続検査走査部、324…端子部、325…パッド接続検査装置、326CPkV…カソード行走査線(検査配線の一例)、326CPkH…カソード列走査線(検査配線の一例)、502…層間絶縁膜、503…層間絶縁膜、504_1…下部電極(アノード電極)、504_2…カソード補助電極、504a,508a…接続孔、505…絶縁膜パターン、506…有機層(発光層を備える)、508…上部電極、CPa…アノードコンタクトパッド、CPk…カソードコンタクトパッド、Cel…寄生容量、P…画素回路
Claims (13)
- 駆動電流を生成する駆動トランジスタ、映像信号の内の信号振幅に応じた情報を保持する保持容量、前記駆動トランジスタの出力端側に接続された電極間に発光層を具備する電気光学素子、および前記保持容量に前記信号振幅に応じた情報を書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、
トランジスタを具備し、当該トランジスタを走査線を介して制御することで前記電気光学素子の発光に関わる制御を行なう制御部と、
トランジスタ形成工程では電気的に接続されておらず、トランジスタ形成工程よりも後の工程で電気的に接続されるコンタクトパッドと、
前記コンタクトパッドと同層で隣接する前記走査線との間の異常接続の有無を検査するためのテスト信号が供給される前記コンタクトパッドに接続された検査配線と
を備えることを特徴とする表示装置。 - 前記コンタクトパッドは、前記電気光学素子の前記電極に所定電圧を供給するためのものである
ことを特徴とする請求項1に記載の表示装置。 - 前記検査配線に供給される前記異常接続の有無を検査するための前記テスト信号を生成するパッド接続検査走査部をさらに備えている
ことを特徴とする請求項1に記載の表示装置。 - 外部のパッド接続検査装置から供給される前記異常接続の有無を検査するための前記テスト信号のインタフェースである端子部をさらに備えている
ことを特徴とする請求項1に記載の表示装置。 - 前記テスト信号として、前記電気光学素子を発光させるために前記電極に印加される電圧が使用される
ことを特徴とする請求項1に記載の表示装置。 - 前記制御部は、前記駆動電流を一定に維持する駆動信号一定化回路を有する
ことを特徴とする請求項1に記載の表示装置。 - 前記駆動信号一定化回路は、基準電位と信号電位で切り替わる映像信号をサンプリングトランジスタに供給するとともに、駆動電流を前記電気光学素子に流すために使用される第1電位に対応する電圧が前記駆動トランジスタの電源供給端に供給されかつ映像信号における基準電位が前記サンプリングトランジスタに供給されている時間帯で前記サンプリングトランジスタを導通させることで前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能を実現するように構成されたものである
ことを特徴とする請求項6に記載の表示装置。 - 前記駆動信号一定化回路は、前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能と、閾値補正動作の後に、前記サンプリングトランジスタを導通させることで前記保持容量に信号振幅に応じた情報を書き込む際、前記駆動トランジスタの移動度に対する補正分を前記保持容量に書き込まれる信号に加える移動度補正機能とを実現するように構成されたものである
ことを特徴とする請求項6に記載の表示装置。 - 前記駆動信号一定化回路は、前記保持容量が前記駆動トランジスタの制御入力端と出力端側の間に接続されることでブートストラップ機能を実現するように構成されたものである
ことを特徴とする請求項6に記載の表示装置。 - 駆動電流を生成する駆動トランジスタ、映像信号の信号振幅に応じた情報を保持する保持容量、前記駆動トランジスタの出力端側に接続された電気光学素子、および前記保持容量に前記信号振幅に応じた情報を書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、トランジスタを具備し当該トランジスタを走査線を介して制御することで前記電気光学素子の発光に関わる制御を行なう制御部と、トランジスタ形成工程では電気的に接続されておらずトランジスタ形成工程よりも後の工程で電気的に接続されるコンタクトパッドと、前記コンタクトパッドと同層で隣接する前記走査線との間の異常接続の有無を検査するための前記コンタクトパッドに接続された検査配線とを備える表示装置を製造する方法であって、
前記検査配線に、前記コンタクトパッドと同層で隣接する前記走査線との間の異常接続の有無を検査するためのテスト信号を供給して、前記異常接続があるか否かを判定するパッド接続検査工程と、
前記パッド接続検査工程にて前記異常接続であると判定されたとき、前記異常接続の箇所の前記コンタクトパッドを前記走査線から電気的に分離する分離工程と
を備えることを特徴とする表示装置の製造方法。 - 前記パッド接続検査工程と前記分離工程とが、前記トランジスタ形成工程と前記トランジスタ形成工程よりも後の工程との間に存在する
ことを特徴とする請求項10に記載の製造方法。 - 駆動電流を生成する駆動トランジスタ、映像信号の信号振幅に応じた情報を保持する保持容量、前記駆動トランジスタの出力端側に接続された電気光学素子、および前記保持容量に前記信号振幅に応じた情報を書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、トランジスタを具備し当該トランジスタを走査線を介して制御することで前記電気光学素子の発光に関わる制御を行なう制御部と、トランジスタ形成工程では電気的に接続されておらずトランジスタ形成工程よりも後の工程で電気的に接続されるコンタクトパッドと、前記コンタクトパッドと同層で隣接する前記走査線との間の異常接続の有無を検査するための前記コンタクトパッドに接続された検査配線とを備える表示装置を製造する装置であって、
前記異常接続の箇所の前記コンタクトパッドを前記走査線から電気的に分離する分離装置
を備えることを特徴とする表示装置の製造装置。 - 前記検査配線に、前記コンタクトパッドと同層で隣接する前記走査線との間の異常接続の有無を検査するためのテスト信号を前記検査配線に供給するパッド接続検査走査部
をさらに備えることを特徴とする請求項12に記載の製造装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054559A JP2009210867A (ja) | 2008-03-05 | 2008-03-05 | 表示装置とその製造方法および製造装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054559A JP2009210867A (ja) | 2008-03-05 | 2008-03-05 | 表示装置とその製造方法および製造装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009210867A true JP2009210867A (ja) | 2009-09-17 |
Family
ID=41184081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008054559A Pending JP2009210867A (ja) | 2008-03-05 | 2008-03-05 | 表示装置とその製造方法および製造装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009210867A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017054058A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社ジャパンディスプレイ | 表示装置 |
CN106847142A (zh) * | 2017-02-23 | 2017-06-13 | 武汉华星光电技术有限公司 | 栅极驱动电路的检测装置及检测方法 |
CN110288933A (zh) * | 2019-06-25 | 2019-09-27 | 京东方科技集团股份有限公司 | 一种电致发光阵列基板的检测方法及装置 |
-
2008
- 2008-03-05 JP JP2008054559A patent/JP2009210867A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017054058A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社ジャパンディスプレイ | 表示装置 |
CN106847142A (zh) * | 2017-02-23 | 2017-06-13 | 武汉华星光电技术有限公司 | 栅极驱动电路的检测装置及检测方法 |
WO2018152882A1 (zh) * | 2017-02-23 | 2018-08-30 | 武汉华星光电技术有限公司 | 栅极驱动电路的检测装置及检测方法 |
CN110288933A (zh) * | 2019-06-25 | 2019-09-27 | 京东方科技集团股份有限公司 | 一种电致发光阵列基板的检测方法及装置 |
CN110288933B (zh) * | 2019-06-25 | 2023-03-21 | 京东方科技集团股份有限公司 | 一种电致发光阵列基板的检测方法及装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5407138B2 (ja) | 表示装置とその製造方法および製造装置 | |
US10141388B2 (en) | Display device with transistor sampling for improved performance | |
JP6820125B2 (ja) | 表示装置 | |
JP6573753B2 (ja) | 有機発光表示装置及びそのリペア方法 | |
US9082345B2 (en) | Display device with reduced effects from pixel shorts | |
JP2009133914A (ja) | 表示装置 | |
JP2009133913A (ja) | 表示装置 | |
JP2008164796A (ja) | 画素回路および表示装置とその駆動方法 | |
JP2008233123A (ja) | 表示装置 | |
JP2009169071A (ja) | 表示装置 | |
KR20080077584A (ko) | 표시 장치와 그 구동 방법 | |
JP2010008521A (ja) | 表示装置 | |
JP2008233536A (ja) | 表示装置 | |
JP2021067901A (ja) | 画素回路、及び、表示装置 | |
JP4984863B2 (ja) | 表示装置とその駆動方法 | |
JP2009229635A (ja) | 表示装置およびその製造方法 | |
JP2008145647A (ja) | 表示装置とその駆動方法 | |
JP2009037100A (ja) | 表示装置 | |
JP5359073B2 (ja) | 表示装置 | |
JP2009210867A (ja) | 表示装置とその製造方法および製造装置 | |
JP2009244527A (ja) | 表示装置 | |
JP2008185874A (ja) | 画素回路および表示装置とその駆動方法 | |
JP5152560B2 (ja) | 表示装置 | |
JP2008241948A (ja) | 表示装置とその駆動方法 | |
JP2009069325A (ja) | 表示装置 |