KR20080077584A - 표시 장치와 그 구동 방법 - Google Patents

표시 장치와 그 구동 방법 Download PDF

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나오부미 도요무라
가쯔히데 우찌노
데쯔로 야마모또
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소니 가부시끼 가이샤
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Abstract

행렬 형상으로 배치된 화소 회로를 갖는 화소 어레이부와, 기입 주사 펄스를 샘플링 트랜지스터로 출력하기 위한 기입 주사부를 구비한 제어부를 포함하는 표시 장치가 개시된다. 제어부는, 상기 제어부는, 상기 구동 트랜지스터의 임계값 전압에 대응하는 전압을 상기 축적 캐패시터에 축적하기 위한 임계값 보정 동작용의 고정 전위가 상기 구동 트랜지스터의 제어 입력단에 공급되도록 제어한다. 상기 임계값 보정 동작을 시분할로 복수회 반복함으로써, 상기 축적 캐패시터의 양단 전압을 상기 구동 트랜지스터의 임계값 전압으로 할 때에, 상기 제어부는 상기 샘플링 트랜지스터를 도통 상태로 하여 상기 임계값 보정 동작을 하도록 제어한다.
Figure P1020080015313
샘플링 트랜지스터, 발광 제어 트랜지스터, 부트 스트랩, 화소 어레이부, 전기 광학 소자, 스위치 트랜지스터, 액티브 매트릭스형 표시 장치, 유기 EL 표시 장치

Description

표시 장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 2007년 2월 20일 일본 특허청에 출원된 일본특허출원 JP2007-038863호와 관련된 기술내용을 포함하고, 그 전체 내용은 이하 참조된다.
본 발명은, 전기 광학 소자(표시 소자나 발광 소자라고도 칭해짐)를 구비하는 화소 회로(화소라고도 칭해짐)가 행렬 형상으로 배열된 화소 어레이부를 갖는 표시 장치와, 그 표시 장치의 구동 방법에 관한 것이고, 보다 상세하게는, 구동 신호의 크기에 의해 휘도가 변화되는 전기 광학 소자를 표시 소자로서 갖는 화소 회로가 행렬 형상으로 배치되어 이루어지고, 각 화소 회로마다 능동 소자를 갖고 해당 능동 소자에 의해 화소 단위로 표시 구동이 행하여지는 액티브 매트릭스형의 표시 장치와, 그 구동 방법에 관한 것이다.
화소의 표시 소자로서, 전기 광학 소자에 인가되는 전압이나 전기 광학 소자에 흐르는 전류에 의해 휘도가 변화되는 전기 광학 소자를 이용한 표시 장치가 있다. 예를 들면, 전기 광학 소자에 인가되는 전압에 의해 휘도가 변화되는 전기 광학 소자로서는 액정 표시 소자가 대표예이며, 전기 광학 소자에 흐르는 전류에 의해 휘도가 변화되는 전기 광학 소자로서는, 유기 일렉트로루미네센스(Organic Electro Luminescence, 유기 EL, Organic Light Emitting Diode, OLED;이하, 유기 EL이라고 기재함) 소자가 대표예이다. 후자의 유기 EL 소자를 이용한 유기 EL 표시 장치는, 화소의 표시 소자로서, 자발광 소자인 전기 광학 소자를 이용한 소위 자발광형의 표시 장치이다.
유기 EL 소자는 유기 박막에 전계를 인가하면 발광하는 현상을 이용한 전기 광학 소자이다. 유기 EL 소자는 비교적 낮은 인가 전압(예를 들면 10V 이하)으로 구동할 수 있기 때문에 전력 소모가 낮다. 또한 유기 EL 소자는 스스로 광을 발생하는 자발광 소자이기 때문에, 액정 표시 장치에서는 필요로 되는 백라이트 등의 보조 조명 부재를 필요로 하지 않아, 경량화 및 박형화가 용이하다. 또한, 유기 EL 소자의 응답 속도는 매우 고속(예를 들면 수㎲ 정도)이므로, 동화상 표시 시의 잔상이 발생하지 않는다. 유기 EL 소자는 이러한 이점이 있기 때문에, 전기 광학 소자로서 유기 EL 소자를 이용한 평면 자발광형의 표시 장치의 개발이 최근 활발하게 되고 있다.
최근, 화소 내부의 발광 소자에 공급하는 화소 신호를, 마찬가지로 화소 내부에 설치한 능동 소자, 예를 들면 절연 게이트형 전계 효과 트랜지스터(일반적으로는, 박막 트랜지스터(Thin Film Transistor ;TFT))를 스위칭 트랜지스터로서 사용하여 제어하는 액티브 매트릭스 방식의 개발이 활발히 행하여지고 있다.
여기서, 화소 회로 내의 전기 광학 소자를 발광시킬 때에는, 영상 신호선을 통하여 공급되는 입력 화상 신호를 스위칭 트랜지스터에서 구동 트랜지스터의 게이트단(제어 입력 단자)에 설치된 축적 캐패시터(화소 용량(capacitance)라고도 칭 함)에 받아들이고, 받아들인 입력 화상 신호에 따른 구동 신호를 전기 광학 소자에 공급한다.
전기 광학 소자로서 유기 EL 소자를 이용하는 유기 EL 표시 장치에서는, 유기 EL 소자는 전류 구동형의 소자이기 때문에, 축적 캐패시터에 받아들인 입력 화상 신호에 따른 구동 신호(전압 신호)를 구동 트랜지스터에서 전류 신호로 변환하여, 그 구동 전류를 유기 EL 소자에 공급한다.
유기 EL 소자를 대표예로 하는 전류 구동형의 전기 광학 소자에서는, 구동 전류값이 서로 다르면 발광 휘도도 상이하다. 따라서, 안정된 휘도로 발광시키기 위해서는, 안정된 구동 전류를 전기 광학 소자에 공급하는 것이 중요하게 된다. 예를 들면, 유기 EL 소자에 구동 전류를 공급하는 구동 방식으로서는, 정전류 구동 방식과 정전압 구동 방식으로 대별할 수 있다(주지의 기술이므로, 여기서는 공지 문헌의 제시는 하지 않음).
유기 EL 소자의 전압-전류 특성은 기울기가 큰 특성을 가지므로, 정전압 구동을 행하면, 약간의 전압의 변동이나 소자 특성의 변동이 큰 전류의 변동을 발생하여 큰 휘도 변동을 초래한다. 따라서, 일반적으로는, 구동 트랜지스터를 포화 영역에서 사용하는 정전류 구동이 이용된다. 물론, 정전류 구동에서도, 전류 변동이 있으면 휘도 변동을 초래하지만, 작은 전류 변동이면 작은 휘도 변동밖에 발생하지 않는다.
반대로 말하면, 정전류 구동 방식이어도, 전기 광학 소자의 발광 휘도가 불변이기 위해서는, 입력 화상 신호에 따라서 축적 캐패시터에 기입되어 축적되는 구 동 신호가 일정한 것이 중요하게 된다. 예를 들면, 유기 EL 소자의 발광 휘도가 불변이기 위해서는, 입력 화상 신호에 따른 구동 전류가 일정한 것이 중요하게 된다.
그런데, 프로세스 변동에 의해 전기 광학 소자를 구동하는 능동 소자(구동 트랜지스터)의 임계값 전압이나 이동도가 변동되게 된다. 또한, 유기 EL 소자 등의 전기 광학 소자의 특성이 시간에 따라 변동한다. 이러한 구동용의 능동 소자의 특성 변동이나 전기 광학 소자의 특성 변동이 있으면, 정전류 구동 방식이어도, 발광 휘도에 영향을 주게 된다.
이 때문에, 표시 장치의 화면 전체에 걸쳐 발광 휘도를 균일하게 제어하기 위해, 각 화소 회로 내에서 상술한 구동용의 능동 소자나 전기 광학 소자의 특성 변동에 기인하는 휘도 변동을 보정하기 위한 구조가 여러 가지 검토되고 있다.
예를 들면, 일본 특개 2006-215213호 공보(이하 특허문헌1이라 함)에 기재된 구조에서는, 유기 EL 소자용의 화소 회로로서, 구동 트랜지스터의 임계값 전압에 변동이나 경시(secular) 변화가 있었던 경우라도 구동 전류를 일정하게 하기 위한 임계값 보정 기능이나, 구동 트랜지스터의 이동도에 변동이나 경시 변화가 있었던 경우라도 구동 전류를 일정하게 하기 위한 이동도 보정 기능이나, 유기 EL 소자의 전류-전압 특성에 경시 변화가 있었던 경우라도 구동 전류를 일정하게 하기 위한 부트 스트랩 기능이 제안되어 있다.
그러나, 특허 문헌 1에 기재된 구조에서는, 보정용의 전위를 공급하는 배선과, 보정용의 스위칭 트랜지스터와, 그것을 구동하는 스위칭용의 펄스가 필요하고, 구동 트랜지스터 및 샘플링 트랜지스터를 포함시키면 5개의 트랜지스터를 사용하는 5TR 구동의 구성을 채용하고 있어, 화소 회로의 구성이 복잡하다. 화소 회로의 구성 요소가 많기 때문에, 표시 장치의 고선명화가 방해 된다. 그 결과, 5TR 구동의 구성에서는, 휴대 기기(모바일 기기) 등의 소형의 전자 기기에서 이용되는 표시 장치에의 적용이 곤란하게 된다.
이 때문에, 화소 회로의 간소화를 도모하면서, 소자의 특성 변동에 의한 휘도 변화를 억제하는 방식의 개발 요구가 있다. 이러한 시스템 개발에서, 그 간소화에 수반하여, 5TR 구동의 구성에서는 발생하고 있지 않은 문제가 새롭게 발생하는 일이 없도록 하는 것도 고려되어야 한다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 화소 회로의 간소화에 의해 표시 장치의 고화질(higher definition)을 가능하게 하는 표시 장치 및 그 구동 방법을 제공하는 것이 바람직하다.
또한, 특히 바람직하게는, 화소 회로의 간소화를 도모하면서, 화소 회로를 구동하는 동작이 화질에 미치는 영향을 완화할(특히 휘도 얼룩을 억제할) 수 있는 구조를 제공하는 것을 목적으로 한다.
또한, 화소 회로의 간소화에 있어서는, 바람직하게는, 구동 트랜지스터나 발 광 소자의 특성 변동에 의한 휘도 변화를 억제하는 것이 가능한 구조를 제공하는 것을 목적으로 한다.
본 발명에 따른 표시 장치의 일 실시예는, 영상 신호에 기초하여 화소 회로 내의 전기 광학 소자를 발광시키는 표시 장치로서, 우선, 화소 어레이부에 행렬 형상으로 배치되는 화소 회로 내에, 적어도, 구동 전류를 생성하는 구동 트랜지스터, 구동 트랜지스터의 출력단에 접속된 전기 광학 소자, 영상 신호의 신호 전위에 따른 정보(구동 전위)를 축적하는 축적 캐패시터, 축적 캐패시터에 영상 신호의 신호 전위에 따른 정보를 기입하는 샘플링 트랜지스터를 구비한다. 이 화소 회로에서는, 축적 캐패시터에 유지된 정보에 기초하는 구동 전류를 구동 트랜지스터에서 생성하여 전기 광학 소자에 흘림으로써 전기 광학 소자를 발광시킨다.
샘플링 트랜지스터에서 축적 캐패시터에 신호 전위에 따른 정보를 구동 전위로서 기입하므로, 샘플링 트랜지스터는, 그 입력단(소스단 및 드레인단 중의 한 쪽)에서 신호 전위를 받아들이고, 그 출력단(소스단 및 드레인단 중의 다른 쪽)에 접속된 축적 캐패시터에 신호 전위에 따른 정보를 기입한다. 물론, 샘플링 트랜지스터의 출력단은, 구동 트랜지스터의 제어 입력단에도 접속되어 있다.
또한, 여기서 설명한 화소 회로의 접속 구성은, 가장 기본적인 구성을 나타낸 것으로, 화소 회로는, 적어도 전술한 각 구성 요소를 포함하는 것이면 되며, 이들 구성 요소 이외(즉 다른 구성 요소)가 포함되어 있어도 된다. 또한, 「접속」은, 직접 접속되어 있는 경우에 한하지 않고, 다른 구성 요소를 개재하여 접속되어 있는 경우라도 된다.
예를 들면, 접속간에는, 필요에 따라서 또한, 스위칭용의 트랜지스터나, 어떠한 기능을 갖는 기능부 등을 개재시키는 등의 변경이 가해지는 경우가 있다. 전형적으로는, 표시 기간(환언하면 발광 기간)을 동적으로 제어하기 위해 스위칭용의 트랜지스터(발광 제어 트랜지스터)를, 구동 트랜지스터의 출력단과 전기 광학 소자 사이에, 혹은 구동 트랜지스터의 전원 공급단(드레인단이 전형예)과 전원 공급용의 배선인 전원선 사이에 배치하는 경우가 있다. 이러한 구성 중, 본 발명에 따른 표시 장치의 일 실시예에서는, 적어도, 구동 트랜지스터의 전원 공급단(드레인단이 전형예)과 전원 공급용의 배선인 전원선 사이에 발광 제어 트랜지스터가 배치된 구성을 기본적인 특징으로 한다.
또한, 화소 회로 P를 구동하기 위한 주변부에는, 예를 들면, 샘플링 트랜지스터를 수평 주기로 순차적으로 제어함으로써 화소 회로를 선순차(line-sequential) 주사하여, 1행 분의 각 축적 캐패시터에 영상 신호의 신호 전위에 따른 정보를 기입하는 기입 주사부, 및 기입 주사부에서의 선순차 주사에 맞추어 1행 분의 각 구동 트랜지스터의 전원 공급단에 인가되는 전원 공급을 제어하기 위한 주사 구동 펄스를 출력하는 구동 주사부를 포함하는 제어부를 구비한다. 또한, 제어부는, 기입 주사부에서의 선순차 주사에 맞추어 각 수평 주기 내에서 기준 전위와 신호 전위에서 절환되는 영상 신호가 샘플링 트랜지스터에 공급되도록 제어하는 수평 구동부를 구비한다.
제어부는, 또한 적어도, 구동 전류를 흘리기 위해 사용되는 제1 전위에 대응 하는 전압(소위 전원 전압)이 발광 제어 트랜지스터를 통하여 구동 트랜지스터의 전원 공급단에 공급되고 있는 시간대에서, 임계값 보정 동작용의 고정 전위가 구동 트랜지스터의 제어 입력단에 공급되도록 제어하여, 구동 트랜지스터의 임계값 전압에 대응하는 전압을 축적 캐패시터에 축적하기 위한 임계값 보정 동작을 행하도록 제어한다. 필요에 따라서, 그 제어를 위한 보정 주사부를 설치한다. 바람직하게는, 수평 주사 기간의 일부에서 영상 신호에 임계값 보정 동작용의 고정 전위를 출력하도록 하는 것이 좋다. 이렇게 함으로써, 고정 전위를 부여하기 위한 스위치 트랜지스터로서 샘플링 트랜지스터를 기능시킬 수 있다.
제어부는, 더욱 바람직하게는, 구동 트랜지스터의 이동도에 대한 보정분을 축적 캐패시터에 기입되는 정보에 부가하기 위한 이동도 보정 동작을 행하도록 제어한다. 필요에 따라서, 그 제어를 위한 보정 주사부를 설치한다.
이동도 보정 동작용의 보정 주사부와 임계값 보정 동작용의 보정 주사부는, 겸용된 것으로 하는 것이 바람직하다. 따라서, 화소 회로에서 이동도 보정 동작용이나 임계값 보정 동작용의 보정 주사부로부터의 펄스를 받아 동작하는 보정용 스위치 트랜지스터로서 발광 제어 트랜지스터를 기능시킨다.
이 임계값 보정 동작은, 필요에 따라서, 신호 전위의 축적 캐패시터에의 기입에 선행하는 복수의 수평 주기로 반복하여 실행하면 된다. 여기서 「필요에 따라서」란, 1수평 주기 내의 임계값 보정 기간에서는 구동 트랜지스터의 임계값 전압에 상당하는 전압을 충분히 축적 캐패시터에 축적시킬 수 없는 경우를 의미한다. 임계값 보정 동작의 복수회의 실행에 의해, 확실하게 구동 트랜지스터의 임계값 전 압에 상당하는 전압을 축적 캐패시터에 축적시키는 것이다.
또한, 더욱 바람직하게는, 제어부는, 임계값 보정 동작에 앞서서, 구동 트랜지스터의 제어 입력단과 출력단의 전위를, 양단의 전위차가 임계값 전압 이상으로 되도록 초기화하는 임계값 보정용의 준비 동작을 실행하도록 제어한다. 보다 상세하게는, 제어 입력단과 출력단 사이에 축적 캐패시터를 접속해 둠으로써, 축적 캐패시터의 양단의 전위차가 임계값 전압 이상으로 되도록 설정하는 것이다. 이 준비 동작을 위해 화소 회로에는 스위치 트랜지스터를 설치하는 것이 좋다.
더욱 바람직하게는, 제어부는, 임계값 보정 동작 후, 샘플링 트랜지스터에 신호 전위가 공급되고 있는 시간대에서 샘플링 트랜지스터를 도통시킴으로써, 축적 캐패시터에 신호 전위의 정보를 기입하면서, 구동 트랜지스터의 이동도에 대한 보정분을 축적 캐패시터에 기입되는 신호에 부가하도록 제어한다.
더욱 바람직하게는, 제어부는, 축적 캐패시터에 신호 전위에 대응하는 정보가 기입된 시점에서 샘플링 트랜지스터를 비도통 상태로 하여 구동 트랜지스터의 제어 입력단에의 영상 신호의 공급을 정지시키고, 구동 트랜지스터의 출력단의 전위 변동에 제어 입력단의 전위가 연동하는 부트 스트랩 동작을 행하도록 제어한다.
제어부는, 바람직하게는 부트스트랩 동작을, 샘플링 동작의 종료 후의 특히 발광 개시의 초기에서도 실행하도록 한다. 즉, 신호 전위가 샘플링 트랜지스터에 공급되고 있는 상태에서 샘플링 트랜지스터를 도통 상태로 한 후에 샘플링 트랜지스터를 비도통 상태로 함으로써, 구동 트랜지스터의 제어 입력단과 출력단의 전위차가 일정하게 유지되도록 한다.
또한, 제어부는, 바람직하게는 부트 스트랩 동작을, 발광 기간에서 전기 광학 소자의 경시 변동 보정 동작을 실현하도록 제어한다. 이 때문에, 제어부는, 축적 캐패시터에 축적된 정보에 기초하는 구동 전류가 전기 광학 소자에 흐르고 있는 기간은 계속적으로 샘플링 트랜지스터를 비도통 상태로 해 둠으로써, 제어 입력단과 출력단의 전압을 일정하게 유지 가능하게 하여 전기 광학 소자의 경시 변동 보정 동작을 실현하면 된다.
여기서, 본 발명에 따른 표시 장치의 일 실시예에서의 특징적인 사항으로서, 제어부는, 임계값 보정 동작용의 고정 전위가 구동 트랜지스터의 제어 입력단에 공급되도록 제어함과 함께, 임계값 보정 동작을 시분할로 복수회 반복함으로써 축적 캐패시터의 양단 전압을 구동 트랜지스터의 임계값 전압으로 할 때에, 복수회에 걸친 임계값 보정 동작의 기간 중에는, 고정 전위의 공급 기간에, 발광 제어 트랜지스터와 샘플링 트랜지스터를 연동하여 도통 상태로 절환하여 각 회의 임계값 보정 동작을 하도록 제어한다. 복수회에 걸친 임계값 보정 동작의 기간 중에서, 영상 신호가 신호 전위인 기간에는, 발광 제어 트랜지스터와 샘플링 트랜지스터의 쌍방을 비도통 상태로 하는 것이다. 「연동하여(To be interlocked with each other)」란, 발광 제어 트랜지스터와 샘플링 트랜지스터의 양자가 동시 온하거나 혹은 오프하는 것에 한하지 않고, 발광 제어 트랜지스터와 샘플링 트랜지스터가 서로 간에 다소 인접한 각각의 타이밍에서 온하거나 오프하는 경우이어도 된다.
본 발명의 일 실시예에 따르면, 임계값 보정 동작을 시분할로 복수회 반복할 때에, 복수의 임계값 보정 동작 중에서, 발광 제어 트랜지스터와 샘플링 트랜지스터의 쌍방을 연동하여, 임계값 보정용의 고정 전위의 기간에는 발광 제어 트랜지스터와 샘플링 트랜지스터를 도통 상태로 하는 한편, 영상 신호가 신호 전위인 기간에는 발광 제어 트랜지스터와 샘플링 트랜지스터를 비도통 상태로 하므로, 복수회에 걸친 임계값 보정 기간에서의 각 회의 임계값 보정 기간 사이에 부트 스트랩 동작이 이루어짐으로써 임계값 보정이 실패하게 되는 사태를 회피할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.
<표시 장치의 전체 개요>
도 1은, 본 발명에 따른 표시 장치의 일 실시예인 액티브 매트릭스형 표시 장치의 구성의 개략을 도시하는 블록도이다. 본 실시예에서는, 예를 들면 화소의 표시 소자로서 유기 EL 소자를, 능동 소자로서 폴리실리콘 박막 트랜지스터(TFT;Thin Film Transistor)를 각각 이용하고, 박막 트랜지스터를 형성한 반도체 기판 상에 유기 EL 소자를 형성하여 이루어지는 액티브 매트릭스형 유기 EL 디스플레이(이하「유기 EL 표시 장치」라고 칭함)에 적용한 경우를 예로 채택하여 설명한다.
또한, 이하에서는, 화소의 표시 소자로서 유기 EL 소자를 예로 구체적으로 설명하지만, 이것은 일례이며, 대상으로 되는 표시 소자는 유기 EL 소자에 한하지 않는다. 일반적으로 전류 구동으로 발광하는 발광 소자의 모두에, 후술하는 모든 실시예를 마찬가지로 적용할 수 있다.
도 1에 도시하는 바와 같이, 유기 EL 표시 장치(1)는, 복수의 표시 소자로서의 유기 EL 소자(도시하지 않음)를 가진 화소 회로(화소라고도 칭해짐)(110)가 표시 어스펙트비인 종횡비가 X:Y(예를 들면 9:16)의 유효 영상 영역을 구성하도록 배치된 표시 패널부(100)와, 이 표시 패널부(100)를 구동 제어하는 여러 가지의 펄스 신호를 발생하는 패널 제어부의 일례인 구동 신호 생성부(200)와, 영상 신호 처리부(300)를 구비하고 있다. 구동 신호 생성부(200)와 영상 신호 처리부(300)는, 1칩의 IC(Integrated Circuit;반도체 집적 회로)에 내장되어 있다.
또한, 제품 형태로서는, 도시하는 바와 같이, 표시 패널부(100), 구동 신호 생성부(200), 및 영상 신호 처리부(300)의 모두를 구비한 모듈(복합 부품) 형태의 유기 EL 표시 장치(1)로서 제공되는 것에 한하지 않고, 예를 들면, 표시 패널부(100)에서만 유기 EL 표시 장치(1)로서 제공하는 것도 가능하다. 또한, 이러한 유기 EL 표시 장치(1)는, 반도체 메모리나 미니 디스크(MD)나 카세트 테이프 등의 기록 매체를 이용한 휴대형의 음악 플레이어나 그 밖의 전자 기기의 표시부에 이용된다.
표시 패널부(100)는, 기판(101) 상에, 화소 회로 P가 n행×m열의 매트릭스 형상으로 배열된 화소 어레이부(102)와, 화소 회로 P를 수직 방향으로 주사하는 수직 구동부(103)와, 화소 회로 P를 수평 방향으로 주사하는 수평 구동부(수평 셀렉터 혹은 데이터선 구동부라고도 칭해짐)(106)와, 외부 접속용의 단자부(패드부)(108) 등이 집적 형성되어 있다. 즉, 수직 구동부(103)나 수평 구동부(106) 등의 주변 구동 회로가, 화소 어레이부(102)와 동일한 기판(101) 상에 형성된 구성으 로 되어 있다.
수직 구동부(103)로서는, 예를 들면, 기입 주사부(라이트 스캐너 WS;Write Scan)(104)나 구동 주사부(드라이브 스캐너 DS;Drive Scan)(105)(도면에서는 양자를 일체적으로 도시하고 있음)와, 임계값&이동도 보정 주사부(115)를 갖는다.
화소 어레이부(102)는, 일례로서, 도 1에 도시하는 좌우 방향의 한 쪽 또는 양측으로부터 기입 주사부(104), 구동 주사부(105), 임계값&이동도 보정 주사부(115)에서 구동되며, 또한 도 1에 도시하는 상하 방향의 한 쪽 또는 양측으로부터 수평 구동부(106)에서 구동되도록 되어 있다.
단자부(108)에는, 유기 EL 표시 장치(1)의 외부에 배치된 구동 신호 생성부(200)로부터, 여러 가지의 펄스 신호가 공급되도록 되어 있다. 또한 마찬가지로, 영상 신호 처리부(300)로부터 영상 신호 Vsig가 공급되도록 되어 있다.
일례로서는, 수직 구동용의 펄스 신호로서, 수직 방향의 기입 개시 펄스의 일례인 시프트 스타트 펄스 SPDS, SPWS나 수직 주사 클럭 CKDS, CKWS 등 필요한 펄스 신호가 공급된다. 또한, 임계값이나 이동도를 보정하기 위한 펄스 신호로서, 수직 방향의 임계값 검지 개시 펄스의 일례인 시프트 스타트 펄스 SPAZ나 수직 주사 클럭 CKAZ 등 필요한 펄스 신호가 공급된다. 또한, 수평 구동용의 펄스 신호로서, 수평 방향의 기입 개시 펄스의 일례인 수평 스타트 펄스 SPH나 수평 주사 클럭 CKH 등 필요한 펄스 신호가 공급된다.
단자부(108)의 각 단자는, 배선(109)을 통하여, 수직 구동부(103)나 수평 구동부(106)에 접속되도록 되어 있다. 예를 들면, 단자부(108)에 공급된 각 펄스는, 필요에 따라서 도시를 생략한 레벨 시프터부에서 전압 레벨을 내부적으로 조정한 후, 버퍼를 통하여 수직 구동부(103)의 각 부나 수평 구동부(106)에 공급된다.
화소 어레이부(102)는, 도시를 생략하지만(상세한 것은 후술함), 표시 소자로서의 유기 EL 소자에 대하여 화소 트랜지스터가 설치된 화소 회로 P가 행렬 형상으로 2차원 배치되고, 이 화소 배열에 대하여 행마다 주사선이 배선됨과 함께, 열마다 신호선이 배선된 구성으로 되어 있다.
예를 들면, 화소 어레이부(102)에는, 주사선(게이트선)(104WS, 105DS)이나 임계값&이동도 보정 주사선(115AZ)과 신호선(데이터선)(106HS)이 형성되어 있다. 양자의 교차 부분에는 도 1에서 도시를 생략한 유기 EL 소자와 이것을 구동하는 박막 트랜지스터(TFT;Thin Film Transistor)가 형성된다. 유기 EL 소자와 박막 트랜지스터의 조합으로 화소 회로 P를 구성한다.
구체적으로는, 매트릭스 형상으로 배열된 각 화소 회로 P에 대해서는, 기입 주사부(104)에 의해서 기입 구동 펄스 WS에서 구동되는 n행 분의 기입 주사선(104WS_1~104WS_n) 및 구동 주사부(105)에 의해 주사 구동 펄스 DS에서 구동되는 n행 분의 구동 주사선(105DS_1~105DS_n), 또한 임계값&이동도 보정 주사부(115)에 의해 임계값&이동도 보정 펄스 AZ에서 구동되는 n행 분의 임계값&이동도 보정 주사선(115AZ_1~115AZ_n)이 화소행마다 배선된다.
기입 주사부(104) 및 구동 주사부(105)는, 구동 신호 생성부(200)로부터 공급되는 수직 구동계의 펄스 신호에 기초하여, 각 주사선(105DS, 104WS)을 통하여 각 화소 회로 P를 순차적으로 선택한다. 수평 구동부(106)는, 구동 신호 생성 부(200)로부터 공급되는 수평 구동계의 펄스 신호에 기초하여, 선택된 화소 회로 P에 대하여 신호선(106HS)을 통하여 화상 신호를 기입한다.
수직 구동부(103)의 각 부는 선순차로 화소 어레이부(102)를 주사함과 함께, 이것에 동기하여 수평 구동부(106)가, 화상 신호의 1수평 라인분을 동시에, 화소 어레이부(102)에 기입하는 선순차 구동을 행한다. 선순차 구동에 대응하는 경우, 수평 구동부(106)는, 전체 열의 신호선(106HS) 상에 설치된 도시를 생략한 스위치를 일제히 온시키는 드라이버 회로를 구비하여 구성되며, 영상 신호 처리부(300)로부터 입력되는 화소 신호를, 수직 구동부(103)에 따라서 선택된 행의 1라인분의 모든 화소 회로 P에 동시에 기입하기 위해, 전체 열의 신호선(106HS) 상에 설치된 도시를 생략한 스위치를 일제히 온시킨다.
수직 구동부(103)의 각 부는, 논리 게이트의 조합(래치도 포함함)에 의해 구성되고, 화소 어레이부(102)의 각 화소 회로 P를 행 단위로 선택한다. 또한, 도 1에서는, 화소 어레이부(102)의 한 쪽에만 수직 구동부(103)를 배치하는 구성을 도시하고 있지만, 화소 어레이부(102)를 사이에 두고 좌우 양측에 수직 구동부(103)를 배치하는 구성을 채용하는 것도 가능하다. 마찬가지로, 도 1에서는, 화소 어레이부(102)의 한 쪽에만 수평 구동부(106)를 배치하는 구성을 도시하고 있지만, 화소 어레이부(102)를 사이에 두고 상하 양측에 수평 구동부(106)를 배치하는 구성을 채용하는 것도 가능하다.
<화소 회로>
도 2는, 도 1에 도시한 유기 EL 표시 장치(1)를 구성하는 본 실시예의 화소 회로 P의 일례를 도시하는 도면이다. 또한, 표시 패널부(100)의 기판(101) 상에서 화소 회로 P의 주변부에 설치된 수직 구동부(103)와 수평 구동부(106)도 함께 도시하고 있다. 도 3은 유기 EL 소자나 구동 트랜지스터의 동작점을 설명하는 도면이다. 도 3a는, 유기 EL 소자나 구동 트랜지스터의 특성 변동이 구동 전류 Ids에 미치는 영향을 설명하는 도면이다.
본 실시예의 화소 회로 P는, 기본적으로 n채널형의 박막 전계 효과 트랜지스터로 드라이브 트랜지스터가 구성되어 있는 점에 특징을 갖는다. 또한, 유기 EL 소자의 경시 열화에 의한 해당 유기 EL 소자에의 구동 전류 Ids의 변동을 억제하기 위한 회로, 즉 전기 광학 소자의 일례인 유기 EL 소자의 전류-전압 특성의 변화를 보정하여 구동 전류 Ids를 일정하게 유지하는 임계값 보정 기능이나 이동도 보정 기능을 실현하는 구동 신호 일정화 회로(1)를 구비한 점에 특징을 갖는다. 게다가, 유기 EL 소자의 전류-전압 특성에 경시 변화가 있었던 경우라도 구동 전류를 일정하게 하는 부트 스트랩 기능을 실현하는 구동 신호 일정화 회로(2)를 구비한 점에 특징을 갖는다.
모든 스위치 트랜지스터를 p채널형의 트랜지스터가 아니라, n채널형의 트랜지스터로 구동 트랜지스터를 구성할 수 있으면, 트랜지스터 제조에서 종래의 아몰퍼스 실리콘(a-Si) 프로세스를 이용하는 것이 가능하게 된다. 이것에 의해, 트랜지스터 기판의 저코스트화가 가능하게 되고, 이러한 구성의 화소 회로 P의 개발이 기대된다.
구동 트랜지스터를 비롯한 각 트랜지스터로서는 MOS 트랜지스터를 사용한다. 이 경우, 구동 트랜지스터에 대해서는, 게이트단을 제어 입력단으로서 취급하고, 소스단 및 드레인단 중 어느 한 쪽(여기서는 소스단이라고 함)을 출력단으로서 취급하고, 다른 쪽을 전원 공급단(여기서는 드레인단이라고 함)으로서 취급한다.
본 실시예의 화소 회로 P는, 축적 캐패시터(화소 용량이라고도 칭해짐)(120), n채널형의 구동 트랜지스터(121), 액티브 H의 구동 펄스(주사 구동 펄스 DS)가 제어 입력단인 게이트단 G에 공급되는 n채널형의 발광 제어 트랜지스터(122), 액티브 H의 구동 펄스(기입 구동 펄스 WS)가 제어 입력단인 게이트단 G에 공급되는 n채널형의 샘플링 트랜지스터(125), 전류가 흐름으로써 발광하는 전기 광학 소자(발광 소자)의 일례인 유기 EL 소자(127)를 갖는다.
샘플링 트랜지스터(125)는, 구동 트랜지스터(121)의 게이트단 G(제어 입력 단자) 측에 설치된 스위칭 트랜지스터이며, 또한, 발광 제어 트랜지스터(122)도 스위칭 트랜지스터이다.
일반적으로, 유기 EL 소자(127)는 정류성이 있기 때문에 다이오드의 기호로 표시하고 있다. 또한, 유기 EL 소자(127)에는, 기생 용량(등가 용량) Cel이 존재한다. 도 2에서는, 이 기생 용량 Cel을 유기 EL 소자(127)와 병렬로 도시한다.
여기서, 본 실시예의 화소 회로 P는, 구동 트랜지스터(121)의 드레인단 D측에 발광 제어 트랜지스터(122)를 배치하며, 또한 축적 캐패시터(120)를 구동 트랜지스터(121)의 게이트 소스간에 접속함으로써 부트 스트랩 회로가 형성되도록, 더욱 임계값&이동도 보정 회로를 구성하는 스위치 트랜지스터를 구비하는 점에 특징을 갖는다.
유기 EL 소자(127)는 전류 발광 소자이기 때문에, 유기 EL 소자(127)에 흐르는 전류량을 컨트롤함으로써 발색의 계조(color gradation)를 얻는다. 이 때문에, 구동 트랜지스터(121)의 게이트단 G에의 인가 전압을 변화시킴으로써, 유기 EL 소자(127)에 흐르는 전류값을 컨트롤한다. 이 때, 부트 스트랩 회로나 임계값&이동도 보정 회로를 구비함으로써, 유기 EL 소자(127)의 경시 변화나 구동 트랜지스터(121)의 특성 변동의 영향을 받지 않도록 하고 있다. 이 때문에, 화소 회로 P를 구동하는 수직 구동부(103)에는, 기입 주사부(104) 및 구동 주사부(105) 외에, 임계값&이동도 보정 주사부(115)를 구비한다.
도 2에서는, 1개의 화소 회로 P만을 도시하고 있지만, 도 1에서도 설명한 바와 같이, 마찬가지의 구성의 화소 회로 P가 매트릭스 형상으로 배열된다. 그리고, 매트릭스 형상으로 배열된 각 화소 회로 P에 대해서는, 기입 주사부(104)에 의해 기입 구동 펄스 WS에서 구동되는 n행 분의 기입 주사선(104WS_1~104WS_n) 및 구동 주사부(105)에 의해 주사 구동 펄스 DS에서 구동되는 n행 분의 구동 주사선(105DS_1~105DS_n) 이외에, 임계값&이동도 보정 주사부(115)에 의해 임계값&이동도 보정 펄스 AZ에서 구동되는 n행 분의 임계값&이동도 보정 주사선(115AZ_1~115AZ_n)이 화소행마다 배선된다.
부트 스트랩 회로는, 유기 EL 소자(127)와 병렬로 접속된 액티브 H의 임계값&이동도 보정 펄스 AZ가 공급되는 n채널형의 검지 트랜지스터(124)를 구비하고, 이 검지 트랜지스터(124)와 구동 트랜지스터(121)의 게이트 소스간에 접속된 축적 캐패시터(120)로 구성된다. 축적 캐패시터(120)는, 부트 스트랩 캐패시터로서도 기 능하도록 되어 있다.
임계값&이동도 보정 회로는, 구동 트랜지스터(121)의 게이트단 G와 제2 전원 전위 Vc2 사이에 액티브 H의 임계값&이동도 보정 펄스 AZ가 공급되는 n채널형의 검지 트랜지스터(124)를 구비하고, 검지 트랜지스터(124)와, 구동 트랜지스터(121)와, 발광 제어 트랜지스터(122)와, 구동 트랜지스터(121)의 게이트 소스간에 접속된 축적 캐패시터(120)로 구성된다. 축적 캐패시터(120)는, 검지한 임계값 전압 Vth를 유지하는 임계값 전압 축적 캐패시터로서도 기능하도록 되어 있다.
구동 트랜지스터(121)는, 우선, 드레인단 D가 발광 제어 트랜지스터(122)의 소스단 S에 접속되어 있다. 발광 제어 트랜지스터(122)의 드레인단 D는 제1 전원 전위 Vc1에 접속되어 있다. 그 게이트단 G에는, 구동 주사부(105)로부터 구동 주사선(105DS)을 통하여 액티브 H의 주사 구동 펄스 DS가 공급된다.
여기서, 본 실시예에서는, 저소비 전력을 고려하여, 발광 제어 트랜지스터(122)에 관하여, 게이트 소스간 전압을 Vgs_122, 임계값 전압을 Vth_122, 드레인 소스간 전압을 Vds_122로 하였을 때, 적어도 유기 EL 소자(127)의 발광 기간에서는 선형 영역(Vgs_122-Vth_122>Vds_122)에서 동작시킨다. 이 때문에, 구동 주사부(105)는, 적어도, 유기 EL 소자(127)의 발광 기간에서는, 발광 제어 트랜지스터(122)의 온 시에 포화되지 않을 정도로, 주사 구동 펄스 DS의 진폭(L레벨과 H레벨의 차)을 작게 설정한다.
또한, 구동 트랜지스터(121)는, 소스단 S가 직접 유기 EL 소자(127)의 애노드단 A에 접속된다. 구동 트랜지스터(121)의 소스단 S와 유기 EL 소자(127)의 애 노드단 A간의 접속점을 노드 ND121로 한다. 유기 EL 소자(127)의 캐소드단 K는 기준 전위를 공급하는 전체 화소 공통의 접지 배선 Vcath(GND)에 접속되어 캐소드 전위 Vcath가 공급되도록 되어 있다.
샘플링 트랜지스터(125)는, 게이트단 G가 기입 주사부(104)로부터의 기입 주사선(104WS)에 접속되고, 드레인단 D가 영상 신호선(106HS)에 접속되며, 소스단 S가 구동 트랜지스터(121)의 게이트단 G에 접속되어 있다. 그 접속점을 노드 ND122로 한다. 샘플링 트랜지스터(125)의 게이트단 G에는, 기입 주사부(104)로부터 액티브 H의 기입 구동 펄스 WS가 공급된다. 샘플링 트랜지스터(125)는, 소스단 S와 드레인단 D를 역전시킨 접속 양태로 할 수도 있다. 축적 캐패시터(120)는, 한 쪽의 단자가 구동 트랜지스터(121)의 소스단 S에 접속되고, 다른 쪽의 단자가 마찬가지로 구동 트랜지스터(121)의 게이트단 G에 접속되어 있다.
검지 트랜지스터(124)는, 스위칭 트랜지스터로서, 드레인단 D가 구동 트랜지스터(121)의 소스단 S와 유기 EL 소자(127)의 애노드단 A의 접속점인 노드 ND121에 접속되고, 소스단 S는, 기준 전위의 일례인 기준 전위 Vini(접지 전위 Vs1이라고도 칭함)에 접속되고, 제어 입력단인 게이트단 G는 임계값&이동도 보정 주사선(115AZ)에 접속되어 있다. 구동 트랜지스터(121)의 게이트 소스간에 축적 캐패시터(120)를 접속하고, 검지 트랜지스터(124)가 온함으로써, 구동 트랜지스터(121)의 소스단 S의 전위를 검지 트랜지스터(124)를 통하여 고정 전위인 기준 전위 Vini에 접속하도록 구성하고 있다.
샘플링 트랜지스터(125)는, 기입 주사선(104WS)에 의해 선택되었을 때 동작 한다. 샘플링 트랜지스터(125)는 신호선(106HS)으로부터 화소 신호 Vsig(화소 신호 Vsig의 신호 전위 Vin)를 샘플링하여 노드 ND112를 통하여 축적 캐패시터(120)에 신호 전위 Vin에 대응하는 크기의 전압을 축적한다. 축적 캐패시터(120)에 유지되는 전위는 이상적으로는 신호 전위 Vin과 동일한 크기이지만 실제로는 그것보다도 작아진다.
구동 트랜지스터(121)는, 발광 제어 트랜지스터(122)가 주사 구동 펄스 DS하에서 온하고 있을 때에 축적 캐패시터(120)에 유지된 구동 전위(그 시점의 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs)에 따라서 유기 EL 소자(127)를 전류 구동한다. 발광 제어 트랜지스터(122)는 구동 주사선(105DS)에 의해 선택되었을 때에 도통하여 제1 전원 전위 Vc1로부터 구동 트랜지스터(121)에 전류를 공급한다.
이와 같이, 구동 트랜지스터(121)의 전원 공급단인 드레인단 D측을 발광 제어 트랜지스터(122)를 통하여 제1 전원 전위 Vc1에 접속하고, 발광 제어 트랜지스터(122)의 온 기간을 제어함으로써 유기 EL 소자(127)의 발광 기간과 비발광 기간을 조정하고, 듀티(Duty) 구동을 행하는 것을 가능하게 하고 있다.
검지 트랜지스터(124)는 임계값&이동도 보정 주사부(115)로부터 액티브 H의 임계값&이동도 보정 펄스 AZ를 임계값&이동도 보정 주사선(115AZ)에 공급하여 각각을 선택 상태로 하였을 때 동작하고, 미리 결정된 보정 동작(여기서는 임계값 전압 Vth나 이동도 μ의 변동을 보정하는 동작)을 행한다. 예를 들면, 유기 EL 소자(127)의 전류 구동에 앞서서 구동 트랜지스터(121)의 임계값 전압 Vth를 검지하고, 미리 그 영향을 제거하기 위해, 검지한 전위를 축적 캐패시터(120)에 유지한 다.
또한, 영상 신호선(106HS)에서의 영상 신호 Vsig의 일정 전위(고정 전위)인 오프세트 전압 Vofs(기준 전위 Vo라고도 칭함)와 검지 트랜지스터(124)의 소스단 S측의 기준 전위 Vini를 이용하여, 임계값 보정에 앞서는 준비 동작을 행하는 것을 가능하게 하고 있다. 이 준비 동작은, 구동 트랜지스터(121)의 제어 입력단(게이트단 G)과 출력단(소스단 S)의 전위를, 양단의 전위차(게이트 소스간 전압 Vgs)가 임계값 전압 Vth 이상으로 되도록 초기화하는 것이다. 또한, 오프셋 전압 Vofs는, 임계값 보정 동작에 앞서는 초기화 동작에 이용함과 함께 영상 신호선(106HS)을 미리 프리차지로 해 두기 위해서도 이용한다.
화소 회로 P의 정상인 동작을 보증하기 위한 조건으로서, 기준 전위 Vini은, 영상 신호 Vsig의 오프셋 전압 Vofs로부터 구동 트랜지스터(121)의 임계값 전압 Vth를 뺀 레벨보다도 낮게 설정되어 있다. 즉, "Vini<Vofs-Vth"이다. 환언하면, "Vofs-Vini>Vth"를 충족시키고, 기준 전위 Vini로서는, 영상 신호선(106HS)에서의 영상 신호 Vsig의 오프셋 전압 Vofs보다 충분히 낮은 전위로 한다.
또한, 유기 EL 소자(127)의 캐소드단 K의 전위 Vcath에 유기 EL 소자(127)의 임계값 전압 VthEL을 부가한 레벨은, 기준 전위 Vini보다도 높게 설정된다. 즉, "Vcath+VthEL>Vini"로 된다. 이것은, 임계값 보정 동작에 앞서는 준비 동작 시에 유기 EL 소자(127)가 역바이어스로 되는 조건을 의미한다. 캐소드 전위 Vcath는 0V(=접지 전위)라고 생각해도 되고, "VthEL>Vini"로 해도 된다.
또한, 임계값 보정 기간에서의 애노드 전위(구동 트랜지스터(121)의 소스 전 위 Vs)가, 유기 EL 소자(127)의 캐소드단 K의 전위 Vcath에 유기 EL 소자(127)의 임계값 전압 VthEL을 부가한 레벨보다도 높게 설정된다. 즉, "Vofs-Vth<Vcath+VthEL"로 된다. 이것은, 임계값 보정 기간에도, 유기 EL 소자(127)가 역바이어스로 되는 조건을 의미한다. 캐소드 전위 Vcath는 0V(=접지 전위)라고 생각해도 되고, "Vofs-Vth<VthEL"로 해도 된다.
이러한 구성을 갖는 비교예의 화소 회로 P에서, 샘플링 트랜지스터(125)는, 소정의 신호 기입 기간(샘플링 기간)에 기입 주사선(104WS)으로부터 공급되는 기입 구동 펄스 WS에 따라 도통하여 신호선(106HS)으로부터 공급된 영상 신호 Vsig를 축적 캐패시터(120)에 샘플링한다. 축적 캐패시터(120)는, 샘플링된 영상 신호 Vsig에 따라서 구동 트랜지스터(121)의 게이트 소스간에 입력 전압(게이트 소스간 전압 Vgs)을 인가한다.
구동 트랜지스터(121)는, 소정의 발광 기간 중에, 게이트 소스간 전압 Vgs에 따른 출력 전류를 구동 전류 Ids로서 유기 EL 소자(127)에 공급한다. 유기 EL 소자(127)를 구동할 때에는, 구동 트랜지스터(121)의 드레인단 D에 제1 전위 Vcc_H가 공급되고, 소스단 S가 유기 EL 소자(127)의 애노드단 A측에 접속됨으로써, 전체적으로 소스 팔로워 회로를 형성하게 되어 있다.
또한, 이 구동 전류 Ids는 구동 트랜지스터(121)의 채널 영역의 캐리어 이동도 μ 및 임계값 전압 Vth에 대하여 의존성을 갖는다. 유기 EL 소자(127)는, 구동 트랜지스터(121)로부터 공급된 구동 전류 Ids에 의해 영상 신호 Vsig(특히 신호 전위 Vin)에 따른 휘도로 발광한다.
여기서, 본 실시예의 화소 회로 P에서는, 스위칭 트랜지스터(발광 제어 트랜지스터(122) 및 검지 트랜지스터(124))로 구성되는 보정 수단을 구비하고 있으며, 구동 전류 Ids의 캐리어 이동도 μ에 대한 의존성을 상쇄시키기 위해, 미리 발광 기간의 선두에서 축적 캐패시터(120)에 유지된 게이트 소스간 전압 Vgs를 보정한다.
구체적으로는, 이 보정 수단(스위칭 트랜지스터(122, 124))은, 기입 주사선(104WS) 및 구동 주사선(105DS)으로부터 공급되는 기입 구동 펄스 WS 및 주사 구동 펄스 DS에 따라서 신호 기입 기간의 일부(예를 들면 후반측)에서 동작하고, 영상 신호 Vsig가 샘플링되어 있는 상태에서 구동 트랜지스터(121)로부터 구동 전류 Ids를 추출하고, 이것을 축적 캐패시터(120)에 부귀환하여 게이트 소스간 전압 Vgs를 보정한다. 또한 이 보정 수단(스위칭 트랜지스터(122, 124))은, 구동 전류 Ids의 임계값 전압 Vth에 대한 의존성을 상쇄시키기 위해, 미리 신호 기입 기간에 앞서서 구동 트랜지스터(121)의 임계값 전압 Vth를 검출하며, 또한 검출된 임계값 전압 Vth를 게이트 소스간 전압 Vgs에 산입한다.
특히, 본 실시예의 화소 회로 P에서는, 구동 트랜지스터(121)는 n채널형 트랜지스터에서 드레인을 플러스 전원측에 접속하는 한편, 소스가 유기 EL 소자(127) 측에 접속하고 있다. 이 경우, 전술한 보정 수단은, 신호 기입 기간의 뒷부분에 겹치는 발광 기간의 선두 부분에서 구동 트랜지스터(121)로부터 구동 전류 Ids를 추출하여, 축적 캐패시터(120) 측에 부귀환한다. 그 때, 보정 수단은, 발광 기간의 선두 부분에서 구동 트랜지스터(121)의 소스단 S 측으로부터 추출한 구동 전류 Ids가, 유기 EL 소자(127)가 갖는 기생 용량 Cel에 유입되도록 하고 있다. 구체적으로는, 유기 EL 소자(127)는 애노드단 A 및 캐소드단 K를 구비한 다이오드형의 발광 소자로서, 애노드단 A 측이 구동 트랜지스터(121)의 소스단 S에 접속되는 한편, 캐소드단 K측이 접지측(본 예에서는 캐소드 전위 Vcath)에 접속된다.
이 구성에서, 보정 수단(스위칭 트랜지스터(122, 124))은, 미리 유기 EL 소자(127)의 애노드 캐소드간을 역바이어스 상태로 세트해 두고, 구동 트랜지스터(121)의 소스단 S 측으로부터 추출한 구동 전류 Ids가 유기 EL 소자(127)에 유입될 때, 다이오드형의 유기 EL 소자(127)를 용량성 소자로서 기능시키고 있다.
또한 보정 수단은, 신호 기입 기간 내에서 구동 트랜지스터(121)로부터 구동 전류 Ids를 추출하는 시간 폭 t를 조정 가능하며, 이에 의해 축적 캐패시터(120)에 대한 구동 전류 Ids의 부귀환량을 최적화한다. 여기서, 「부귀환량을 최적화한다」란, 영상 신호 전위의 흑 레벨로부터 백 레벨까지의 범위에서, 어느 레벨에서도 적절하게 이동도 보정을 행할 수 있도록 하는 것을 의미한다. 게이트 소스간 전압 Vgs에 거는 부귀환량은, 구동 전류 Ids의 추출 시간에 의존하고 있고, 추출 시간을 길게 취할수록, 부귀환량이 커진다.
예를 들면, 영상선 신호 전위인 신호선(106HS)의 전압의 상승 혹은 기입 주사선(104WS)의 기입 구동 펄스 WS의 천이 특성에 경사를 부여함으로써, 이동도 보정 기간 t를 영상선 신호 전위에 자동적으로 추종시켜, 그 최적화를 도모한다. 즉, 이동도 보정 기간 t는 기입 주사선(104WS)과 신호선(106HS)의 위상차로 결정할 수 있고, 또한 신호선(106HS)의 전위에 의해서도 결정할 수 있다. 이동도 보정 파 라미터 ΔV는 ΔV=Ids·Cel/t이다. 이 식으로부터 명확한 바와 같이, 구동 트랜지스터(121)의 드레인 소스간 전류인 구동 전류 Ids가 클수록, 이동도 보정 파라미터 ΔV는 커진다. 반대로, 구동 트랜지스터(121)의 구동 전류 Ids가 작을 때, 이동도 보정 파라미터 ΔV는 작아진다. 이와 같이, 이동도 보정 파라미터 ΔV는 구동 전류 Ids에 따라서 결정된다.
그 때, 이동도 보정 기간 t는 반드시 일정할 필요는 없으며, 반대로 구동 전류 Ids에 따라서 조정하는 것이 바람직한 경우가 있다. 예를 들면, 구동 전류 Ids가 큰 경우, 이동도 보정 기간 t는 짧게 하고, 반대로 구동 전류 Ids가 작아지면, 이동도 보정 기간 t는 길게 설정하는 것이 좋다. 그래서, 영상 신호선 전위(신호선(106HS)의 전위)의 상승 혹은 기입 주사선(104WS)의 기입 구동 펄스 WS의 천이 특성에 경사를 부여함으로써, 신호선(106HS)의 전위가 높을 때(구동 전류 Ids가 클 때) 보정 기간 t가 짧아지고, 신호선(106HS)의 전위가 낮을 때(구동 전류 Ids가 작을 때) 보정 기간 t는 길어지도록, 자동적으로 조정한다. 이와 같이 함으로써, 영상 신호 전위(영상 신호 Vsig의 신호 전위 Vin)에 추종하여, 적절한 보정 기간을 자동적으로 설정할 수 있기 때문에, 화상의 휘도나 패턴에 상관없이 최적의 이동도 보정이 가능하게 된다.
도 2에 도시하는 본 실시예의 화소 회로 P는, 구동 트랜지스터(121) 이외에 영상 신호 Vsig의 주사용에 1개의 스위칭 트랜지스터(샘플링 트랜지스터(125))를 사용하는 2TR 구동의 구성을 베이스로 하여, 표시 기간(환언하면 발광 기간)을 동적으로 제어하기 위해 발광 제어 트랜지스터(122)를 구동 트랜지스터(121)의 드레 인단 D측에 설치하고, 또한 임계값이나 이동도의 보정을 위한 주사용에 1개의 스위칭 트랜지스터(샘플링 트랜지스터(124))를 사용하는 4TR 구성을 채용하고 있다. 게다가, 각 스위치 트랜지스터를 제어하는 기입 구동 펄스 WS나 주사 구동 펄스 DS나 임계값&이동도 보정 펄스 AZ의 온/오프 타이밍의 설정에 의해, 유기 EL 소자(127)의 경시 열화나 구동 트랜지스터(121)의 특성 변동(예를 들면 임계값 전압이나 이동도 등의 불균일이나 변동)에 의한 구동 전류 Ids에 미치는 영향을 방지하는 점에 특징을 갖는다.
또한 도 2에 도시하는 본 실시예의 화소 회로 P는, 축적 캐패시터(120)의 접속 양태에 특징을 갖고, 유기 EL 소자(127)의 경시 열화에 의한 구동 전류 변동을 방지하는 회로로서, 구동 신호 일정화 회로(2)의 일례인 부트 스트랩 회로를 구성한다. 유기 EL 소자의 전류-전압 특성에 경시 변화가 있었던 경우라도 구동 전류를 일정하게 하는(구동 전류 변동을 방지하는) 부트 스트랩 기능을 실현하는 구동 신호 일정화 회로(2)를 구비한 점에 특징을 갖는 것이다. 구체적으로는, 본 실시예의 화소 회로 P는, 구동 트랜지스터(121)의 게이트단 G(노드 ND122)와 소스단 S 사이에 축적 캐패시터(120)가 접속되고, 구동 트랜지스터(121)의 소스단 S가 직접 유기 EL 소자(127)의 애노드단 A에 접속되어 있다.
<기본 동작>
우선, 도 2에 도시하는 본 실시예의 화소 회로 P의 특징을 설명함에 있어서의 비교예로서, 발광 제어 트랜지스터(122), 검지 트랜지스터(124)를 구비하고 있지 않고, 또한, 축적 캐패시터(120)는, 한 쪽의 단자가 노드 ND122에 접속되고, 다 른 쪽의 단자가 전체 화소 공통의 접지 배선 Vcath(GND)에 접속되어 있는 경우에서의 동작에 대하여 설명한다. 이하, 이러한 화소 회로 P를 비교예의 화소 회로 P라고 칭한다.
비교예의 화소 회로 P에서는, 구동 트랜지스터(121)의 소스단 S의 전위(소스 전위 Vs)는, 구동 트랜지스터(121)와 유기 EL 소자(127)의 동작점에서 결정되고, 그 전압값은 구동 트랜지스터(121)의 게이트 전위 Vg에 따라서 서로 다른 값을 갖게 된다.
일반적으로, 도 3a에 도시하는 바와 같이, 구동 트랜지스터(121)는 포화 영역에서 구동된다. 따라서, 포화 영역에서 동작하는 트랜지스터의 드레인단-소스간에 흐르는 전류를 Ids, 이동도를 μ, 채널 폭(게이트 폭)을 W, 채널 길이(게이트 길이)를 L, 게이트 용량(단위 면적당의 게이트 산화막 용량)을 Cox, 트랜지스터의 임계값 전압을 Vth로 하면, 구동 트랜지스터(121)는 하기의 수학식 1에 표현한 값을 갖는 정전류원으로 되어 있다. 또한, "^"는 누승을 나타낸다. 수학식 1로부터 명확한 바와 같이, 포화 영역에서는 트랜지스터의 드레인 전류 Ids는 게이트 소스간 전압 Vgs에 의해 제어되고 정전류원으로서 동작한다.
Figure 112008012602496-PAT00001
<발광 소자의 Iel-Vel 특성과 I-V 특성>
도 3b에 도시하는 유기 EL 소자에서 대표되는 전류 구동형의 발광 소자의 전 류-전압(Iel-Vel) 특성에서, 실선으로 나타내는 곡선이 초기 상태 시의 특성을 나타내고, 파선으로 나타내는 곡선이 경시 변화 후의 특성을 나타내고 있다. 일반적으로 유기 EL 소자를 비롯한 전류 구동형의 발광 소자의 I-V 특성은, 그래프에 도시하는 바와 같이 시간이 경과하면 열화한다.
예를 들면, 발광 소자의 일례인 유기 EL 소자(127)에 발광 전류 Iel이 흐를 때, 그 애노드 캐소드간 전압 Vel은 일의적으로 결정된다. 도 3b에 도시하는 바와 같이, 발광 기간 중에서는, 유기 EL 소자(127)의 애노드단 A는 구동 트랜지스터(121)의 드레인 소스간 전류 Ids(=구동 전류 Ids)로 결정되는 발광 전류 Iel이 흐르고, 그것에 의해서 애노드 캐소드간 전압 Vel분만큼 상승한다.
비교예의 화소 회로 P에서는, 이 유기 EL 소자(127)의 I-V 특성의 경시 변화에 의해 동일한 발광 전류 Iel에 대한 애노드 캐소드간 전압 Vel이 Vel1로부터 Vel2로 변화됨으로써, 구동 트랜지스터(121)의 동작점이 변화되게 되어, 동일한 게이트 전위 Vg를 인가해도 구동 트랜지스터(121)의 소스 전위 Vs는 변화되게 되고, 그 결과로서, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs는 변화되게 된다.
구동 트랜지스터(121)로서 n채널형을 사용한 단순한 회로에서는, 소스단 S가 유기 EL 소자(127)측에 접속되게 되기 때문에, 유기 EL 소자(127)의 I-V 특성의 경시 변화의 영향을 받게 되어, 유기 EL 소자(127)에 흐르는 전류량(발광 전류 Iel)이 변화하고, 그 결과, 발광 휘도는 변화되게 된다.
구체적으로는, 비교예의 화소 회로 P에서는, 유기 EL 소자(127)의 I-V 특성의 경시 변화에 의해 동작점이 변화되게 되어, 동일한 게이트 전위 Vg를 인가해도 구동 트랜지스터(121)의 소스 전위 Vs는 변화되게 된다. 이에 의해, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs는 변화되게 된다. 특성 수학식 1로부터 명확한 바와 같이, 게이트 소스간 전압 Vgs가 변동하면, 가령 게이트 전위 Vg가 일정해도 구동 전류 Ids가 변동하고, 동시에 유기 EL 소자(127)에 흐르는 전류값도 변화된다. 이와 같이 유기 EL 소자(127)의 I-V 특성이 변화하면, 비교예의 화소 회로 P에서는, 유기 EL 소자(127)의 발광 휘도가 경시적으로 변화되게 된다.
구동 트랜지스터(121)로서 n채널형을 사용한 단순한 회로에서는, 소스단 S가 유기 EL 소자(127)측에 접속되게 되기 때문에, 유기 EL 소자(127)의 경시 변화와 함께, 게이트 소스간 전압 Vgs가 변화되게 되어, 유기 EL 소자(127)에 흐르는 전류량이 변화하고, 그 결과, 발광 휘도는 변화되게 되는 것이다.
발광 소자의 일례인 유기 EL 소자(127)의 특성의 경시 변동에 의한 유기 EL 소자(127)의 애노드 전위 변동은, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs의 변동으로 되어 나타나고, 드레인 전류(구동 전류 Ids)의 변동을 야기한다. 이 원인에 의한 구동 전류의 변동은 화소 회로 P마다의 발광 휘도의 변동으로 되어 나타나고, 화질의 열화가 발생한다.
이것에 대하여, 상세한 것은 후술하지만, 축적 캐패시터(120)에 신호 전위 Vin에 대응하는 정보가 기입된 시점에서(또한 그 후의 유기 EL 소자(127)의 발광 기간은 계속적으로) 샘플링 트랜지스터(125)를 비도통 상태로 함으로써 구동 트랜지스터(121)의 소스 전위 Vs의 변동에 게이트단 G의 전위 Vg가 연동하도록 하는 부트 스트랩 기능을 실현하는 회로 구성 및 구동 타이밍으로 하는 부트 스트랩 동작 을 행하게 한다.
이에 의해, 유기 EL 소자(127)의 특성의 경시 변동에 의한 유기 EL 소자(127)의 애노드 전위 변동(즉 소스 전위 변동)이 있어도, 그 변동을 상쇄하도록 게이트 전위 Vg를 변동시킴으로써, 화면 휘도의 균일성(uniformity)을 확보할 수 있다. 부트 스트랩 기능에 의해, 유기 EL 소자를 대표로 하는 전류 구동형의 발광 소자의 경시 변동 보정 능력을 향상시킬 수 있다.
이 부트 스트랩 기능은, 기입 구동 펄스 WS를 인액티브 L로 절환하여 샘플링 트랜지스터(125)를 오프시킨 발광 개시 시점에서 개시시킬 수 있고, 그 후, 유기 EL 소자(127)에 발광 전류 Iel이 흐르기 시작하고, 그것과 함께 애노드 캐소드간 전압 Vel이 안정하게 될 때까지 상승해 가는 과정에서, 애노드 캐소드간 전압 Vel의 변동에 수반하여 구동 트랜지스터(121)의 소스 전위 Vs가 변동할 때에도 기능한다.
<구동 트랜지스터의 Vgs-Ids 특성>
또한, 구동 트랜지스터(121)의 제조 프로세스의 변동에 의해, 화소 회로 P마다 임계값 전압이나 이동도 등의 특성 변동이 있다. 구동 트랜지스터(121)를 포화 영역에서 구동하는 경우에서도, 이 특성 변동에 의해, 구동 트랜지스터(121)에 동일한 게이트 전위를 부여해도, 화소 회로 P마다 드레인 전류(구동 전류 Ids)가 변동하여, 발광 휘도의 변동으로 되어 나타난다.
예를 들면, 도 3c는, 구동 트랜지스터(121)의 임계값 변동에 주목한 전압 전류(Vgs-Ids) 특성을 도시하는 도면이다. 임계값 전압이 Vth1과 Vth2에서 서로 다 른 2개의 구동 트랜지스터(121)에 대하여, 각각 특성 커브를 예로 들고 있다.
상술한 바와 같이, 구동 트랜지스터(121)가 포화 영역에서 동작하고 있을 때의 드레인 전류 Ids는, 특성 수학식 1로 표현된다. 특성 수학식 1로부터 명확한 바와 같이, 임계값 전압 Vth가 변동하면, 게이트 소스간 전압 Vgs가 일정해도 드레인 전류 Ids가 변동한다. 즉, 임계값 전압 Vth의 변동에 대하여 전혀 대책을 실시하지 않으면, 도 3c에 도시하는 바와 같이, 임계값 전압이 Vth1일 때 Vgs에 대응하는 구동 전류가 Ids1로 되는 것에 대하여, 임계값 전압이 Vth2일 때의 동일한 게이트 전압 Vgs에 대응하는 구동 전류 Ids2는 Ids1과 서로 다르게 된다.
또한, 도 3d는, 구동 트랜지스터(121)의 이동도 변동에 주목한 전압 전류(Vgs-Ids) 특성을 도시하는 도면이다. 이동도가 μ1과 μ2에서 서로 다른 2개의 구동 트랜지스터(121)에 대하여, 각각 특성 커브를 예로 들고 있다.
특성 수학식 1로부터 명확한 바와 같이, 이동도μ가 변동하면, 게이트 소스간 전압 Vgs가 일정해도 드레인 전류 Ids가 변동한다. 즉, 이동도 μ의 변동에 대하여 전혀 대책을 실시하지 않으면, 도 3d에 도시하는 바와 같이, 이동도가 μ1일 때 Vgs에 대응하는 구동 전류가 Ids1로 되는 것에 대하여, 이동도가 μ2일 때의 동일한 게이트 전압 Vgs에 대응하는 구동 전류가 Ids2로 되어, Ids1과 서로 다르게 된다.
도 3c나 도 3d에 도시하는 바와 같이, 임계값 전압 Vth나 이동도 μ의 차이에서 Vin-Ids 특성에 큰 차이가 생기게 되면, 동일한 신호 전위 Vin을 부여해도, 구동 전류 Ids 즉 발광 휘도가 서로 다르게 되어, 화면 휘도의 균일성이 얻어지지 않는다. 이것에 대하여, 임계값 보정 기능 및 이동도 보정 기능을 실현하는 구동 타이밍(상세한 것은 후술함)으로 함으로써, 그들의 변동의 영향을 억제할 수 있어, 화면 휘도의 균일성을 확보할 수 있다.
본 실시예의 임계값 보정 동작 및 이동도 보정 동작에서는, 상세한 것은 후술하지만, 발광 시의 게이트 소스간 전압 Vgs가 "Vin+Vth-ΔV"로 표현되도록 함으로써, 드레인 소스간 전류 Ids가, 임계값 전압 Vth의 불균일이나 변동에 의존하지 않도록 함과 함께, 이동도 μ의 불균일이나 변동에 의존하지 않도록 한다. 결과로서, 임계값 전압 Vth나 이동도 μ가 제조 프로세스나 경시에 의해 변동해도, 구동 전류 Ids는 변동하지 않고, 유기 EL 소자(127)의 발광 휘도도 변동하지 않는다.
<본 실시예의 화소 회로의 동작>
본 실시예의 화소 회로 P에 대한 구동 타이밍에 대하여, 우선, 정성적인 관점으로부터 설명한다. 본 실시예의 화소 회로 P에서의 구동 타이밍으로서는, 우선, 샘플링 트랜지스터(125)는, 기입 주사선(104WS)으로부터 공급된 기입 구동 펄스 WS에 따라서 도통하고, 영상 신호선(106HS)으로부터 공급된 영상 신호 Vsig를 샘플링하여, 영상 신호 Vsig의 유효 기간의 전위인 신호 전위 Vin에 대응하는 정보를 구동 전위로서 축적 캐패시터(120)에 유지한다. 이 점은, 일반적인 화소 회로를 구동하는 경우와 동일하다.
구동 트랜지스터(121)는, 전원 전위 Vc1로부터 전류의 공급을 받고 축적 캐패시터(120)에 유지된 구동 전위(영상 신호 Vsig의 유효 기간의 전위에 대응하는 전위:신호 전위 Vin에 대응하는 것)에 따라서 구동 전류 Ids를 유기 EL 소자(127) 에 흘린다.
수직 구동부(103)는, 영상 신호선(106HS)이 영상 신호 Vsig의 비유효 기간인 오프셋 전압 Vofs(기준 전위 Vo)에 있는 시간대에서 샘플링 트랜지스터(125)를 도통시키는 제어 신호로서 기입 구동 펄스 WS를 액티브 H로 하여, 구동 트랜지스터(121)의 임계값 전압 Vth에 상당하는 전압을 축적 캐패시터(120)에 축적해 둔다. 이 동작이 임계값 보정 기능을 실현한다. 이 임계값 보정 기능에 의해, 화소 회로 P마다 변동되는 구동 트랜지스터(121)의 임계값 전압 Vth의 영향을 제거할 수 있다.
바람직하게는, 수직 구동부(103)는, 영상 신호 Vsig 내의 신호 전위 Vin의 샘플링에 선행하는 복수의 수평 기간에서 임계값 보정 동작을 반복하여 실행하여 확실하게 구동 트랜지스터(121)의 임계값 전압 Vth에 상당하는 전압을 축적 캐패시터(120)에 축적한다. 이와 같이, 임계값 보정 동작을 복수회 실행함으로써, 충분히 긴 기입 시간을 확보한다. 이와 같이 함으로써, 구동 트랜지스터(121)의 임계값 전압 Vth에 상당하는 전압을 확실하게 축적 캐패시터(120)에 미리 축적할 수 있다. 이러한 임계값 보정을 「분할 임계값 보정」이라고 칭한다.
이 축적된 임계값 전압 Vth에 상당하는 전압은 구동 트랜지스터(121)의 임계값 전압 Vth의 제거에 이용된다. 따라서, 화소 회로 P마다 구동 트랜지스터(121)의 임계값 전압 Vth가 변동되어 있어도, 화소 회로 P마다 완전하게 제거되기 때문에, 화상의 균일성 즉 표시 장치의 화면 전체에 걸친 발광 휘도의 균일성이 높아진다. 특히 신호 전위가 저계조일 때에 나타나는 경향이 있는 휘도 얼룩을 방지할 수 있다.
바람직하게는, 수직 구동부(103)는, 임계값 보정 동작에 앞서서, 주사 구동 펄스 DS를 인액티브(본 예에서는 L레벨)로 한 상태에서, 임계값&이동도 보정 펄스 AZ를 액티브(본 예에서는 모두 H레벨)로 함으로써 구동 트랜지스터(121)의 소스 전위 Vs를 기준 전위 Vini에 세트(초기화)하고, 또한 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 기간에서 기입 구동 펄스 WS를 액티브(본 예에서는 H레벨)로 함으로써 구동 트랜지스터(121)의 게이트 전위 Vg를 오프셋 전압 Vofs에 세트(초기화)하고, 구동 트랜지스터(121)의 게이트 소스간에 접속되어 있는 축적 캐패시터(120)의 양단 전압을 임계값 전압 Vth 이상으로 설정하고나서 임계값 보정 동작을 개시한다. 이러한 게이트 전위 및 소스 전위의 리세트 동작(초기화 동작)에 의해, 후속하는 임계값 보정 동작을 확실하게 실행하는 것이 가능하게 된다.
또한, 본 실시예의 화소 회로 P에서는, 임계값 보정 기능 외에, 이동도 보정 기능을 구비하도록 할 수도 있다. 예를 들면, 수직 구동부(103)는, 임계값 보정 동작 후, 샘플링 트랜지스터(125)에 신호 전위 Vin이 공급되고 있는 시간대에서 샘플링 트랜지스터(125)를 도통시킴으로써, 축적 캐패시터(120)에 신호 전위 Vin에 대응하는 정보(구동 전위)를 기입하고나서, 신호 전위 Vin을 구동 트랜지스터(121)의 게이트단 G에 공급한 상태로 주사 구동 펄스 DS를 액티브 H로 함으로써, 구동 트랜지스터(121)의 이동도에 대한 보정분을 축적 캐패시터에 기입받는 신호에 부가하여, 그 후에 기입 구동 펄스 WS를 인액티브 L로 하도록 제어한다. 주사 구동 펄스 DS를 액티브 H로 하고나서 기입 구동 펄스 WS를 인액티브로 할 때까지의 기간이 이동도 보정 기간이며, 이 기간을 적절하게 설정함으로써, 구동 트랜지스터(121)의 이동도 μ에 대한 보정량을 적절하게 조정할 수 있다.
또한, 본 실시예의 화소 회로 P에서는, 축적 캐패시터(120)를 구동 트랜지스터(121)의 게이트 소스간에 접속함으로써 부트 스트랩 기능도 구비하도록 하고 있다. 즉, 기입 주사부(104)는, 축적 캐패시터(120)에 영상 신호 Vsig의 신호 전위 Vin에 대응하는 구동 전위가 축적된 단계에서 기입 주사선(104WS)에 대한 기입 구동 펄스 WS의 인가를 해제하고(즉 인액티브 L로 하여), 샘플링 트랜지스터(125)를 비도통 상태로 하여 구동 트랜지스터(121)의 게이트단 G를 영상 신호선(106HS)으로부터 전기적으로 분리한다.
구동 트랜지스터(121)의 게이트단 G와 소스단 S 사이에는 축적 캐패시터(120)가 접속되어 있고, 그 축적 캐패시터(120)에 의한 효과에 의해, 구동 트랜지스터(121)의 소스 전위 Vs의 변동에 게이트 전위 Vg가 연동하게 되어, 게이트 소스간 전압 Vgs를 일정에 유지하는 부트 스트랩 기능을 작용시킬 수 있다.
<타이밍차트;비교예>
도 4는, 본 실시예의 화소 회로 P에서의 비교예의 동작을 설명하는 타이밍차트이다. 도 4에서는, 시간축 t를 따라, 기입 구동 펄스 WS, 임계값&이동도 보정 펄스 AZ, 및 주사 구동 펄스 DS의 파형을 도시하고 있다. 전술한 설명으로부터 이해되는 바와 같이, 스위칭 트랜지스터(122, 124, 125)는, n채널형이므로 각 펄스 DS, WS, AZ가 각각 하이(H) 레벨일 때에 온하고, 로우(L) 레벨일 때에는 오프한다. 또한, 이 타이밍차트는, 각 펄스 WS, AZ, DS의 파형과 함께, 영상 신호 Vsig 및 구 동 트랜지스터(121)의 게이트단 G의 전위 변화 및 소스단 S의 전위 변화도 나타내고 있다.
기본적으로는, 기입 주사선(104WS)이나 임계값&이동도 보정 주사선(115AZ)의 1행마다, 1수평 주사 기간만큼 지연하여 동일한 구동을 행한다. 도면 중의 각 타이밍이나 신호는, 처리 대상행을 막론하고, 제1행째의 타이밍이나 신호와 동일한 타이밍이나 신호로 나타낸다. 그리고, 설명 중에서 행의 구별이 필요로 될 때에는, 그 타이밍이나 신호에, 처리 대상행을 "_"가 첨부된 참조자로 나타냄으로써 구별한다. 또한, 설명이나 도면에서, 서로 다른 구동 펄스가 동일한 타이밍에 존재하는 경우 등, 필요에 따라, 각 구동 펄스를 구별하는 DS(주사 구동 펄스 DS일 때), AZ(임계값&이동도 보정 펄스 AZ일 때), WS(기입 구동 펄스 WS일 때), V(영상 신호 Vsig일 때)를 붙인다.
비교예의 구동 타이밍에서는, 우선, 영상 신호 Vsig가 비유효 기간(신호 고정 기간)인 오프셋 전압 Vofs(전체 수평 기간에서 동일)에 있는 기간을 1수평 기간의 전반부로 하고, 유효 기간인 신호 전위 Vin(수평 기간마다 서로 다름)에 있는 기간을 1수평 기간의 후반부로 한다. 즉, 영상 신호 Vsig는, 1H 주기로 오프셋 전압 Vofs와 신호 전위 Vin의 2값을 취하는 펄스로 되어 있다.
또한, 비교예의 구동 타이밍에서는, 영상 신호 Vsig의 유효 기간과 비유효 기간을 합한 1수평 기간마다, 임계값 보정 동작을 복수회(예를 들면 3회)에 걸쳐 반복하도록 하고 있다. 그 각 회의 영상 신호 Vsig의 유효 기간과 비유효 기간의 절환 타이밍(t62V, t64V), 및 주사 구동 펄스 DS의 액티브와 인액티브의 절환 타이 밍(t62DS, t64DS)에 대해서는, 그 타이밍에, 각 회를 "_" 없는 참조자로 나타냄으로써 구별한다.
또한, 도 4에 도시하는 구동 타이밍에서는, 1수평 기간을 처리 사이클로 하여, 임계값 보정 동작을 복수회에 걸쳐 반복하도록 하고 있다. 1수평 기간이 임계값 보정 동작의 처리 사이클로 되는 것은, 행마다, 샘플링 트랜지스터(125)가 신호 전위 Vin을 축적 캐패시터(120)에 샘플링하기 전에, 임계값 보정 동작에 앞서서, 구동 트랜지스터(121)의 게이트 전위 Vg를 오프셋 전압 Vofs에 세트하고, 또한 소스 전위 Vs를 기준 전위 Vini에 세트하는 초기화 동작을 거치고나서, 샘플링 트랜지스터(125)를 도통시킨 상태 그대로, 영상 신호선(106HS)이 오프셋 전압 Vofs에 있는 시간대에서 발광 제어 트랜지스터(122)를 온시켜 구동 트랜지스터(121)의 임계값 전압 Vth에 대응하는 전압을 축적 캐패시터(120)에 축적시키고자 하는 임계값 보정 동작을 행하기 때문이다.
영상 신호선(106HS)이 오프셋 전압 Vofs에 있는 시간대는 1수평 기간마다 나타나고, 전술한 바와 같이 영상 신호 Vsig의 전반부에 존재하고 1수평 기간보다도 짧아지므로, 필연적으로, 임계값 보정 기간은, 1수평 기간보다도 짧아지게 된다. 따라서, 축적 캐패시터(120)의 용량 Cs나 기준 전위 Vini와 오프셋 전압 Vofs의 차나 그 밖의 요인으로, 이 짧은 1회분의 임계값 보정 기간에서는, 임계값 전압 Vth에 대응하는 정확한 전압을 축적 캐패시터(120)에 완전히 축적할 수 없는 케이스도 발생할 수 있다. 임계값 보정 동작을 복수회 실행하는 것은, 이 대처를 위해서이다. 즉, 신호 전위 Vin의 축적 캐패시터(120)에의 샘플링(신호 기입)에 선행하는 복수의 수평 주기에서, 임계값 보정 동작을 반복하여 실행함으로써, 확실하게 구동 트랜지스터(121)의 임계값 전압 Vth에 상당하는 전압을 축적 캐패시터(120)에 축적시킨다.
구동 타이밍의 기본적인 구조로서, 1수평 주사 기간 내에서 임계값 보정과 신호 기입을 행하는 것이지만, 패널의 화소수가 증가하여 고선명화하거나, 고화질화를 위해 필드 주파수를 높이거나 한 경우, 1수평 주사 기간이 짧아지기 때문에, 충분히 임계값 보정을 실시하지 못할 가능성이 있다. 반대로 임계값 보정 기간을 어느 정도 확보하면, 신호 기입 시간이 압박되기 때문에, 충분히 영상 신호 Vsig(신호 전위 Vin)를 축적 캐패시터(120)에 기입할 수 없는 경우도 있을 수 있다. 그 개선으로서, 임계값 보정 동작을 복수회 실행함으로써, 패널의 고선명화나 고화질화에 대응하는 것이다.
그리고, 비교예의 억제 방법은, 복수회에 걸친 임계값 보정 동작 시에는, 주사 구동 펄스 DS를 계속적으로 액티브 H로 하여 발광 제어 트랜지스터(122)를 온시킨 상태에서, 오프셋 전압 Vofs와 신호 전위 Vin에서 반복되는 영상 신호 Vsig에 맞추어, 오프셋 전압 Vofs의 기간에 기입 구동 펄스 WS를 액티브 H로 하여 샘플링 트랜지스터(125)를 온시킴으로써 임계값 전압 Vth의 정보를 축적 캐패시터(120)에 기입한다. 즉, 첫회와 최종회의 임계값 보정 기간을 제외한 남은 임계값 보정 기간을 샘플링 트랜지스터(125)의 온 기간(상세하게는 발광 제어 트랜지스터(122)가 온하고 있는 기간 내에서의 샘플링 트랜지스터(125)가 온하고 있는 기간)으로 규정한다. 임계값 보정 기간은, 기입 구동 펄스 WS의 액티브 H(샘플링 트랜지스 터(125)이 온)인 기간이 지배적(우선적)으로 된다.
또한 첫회의 임계값 보정 기간을 제외하는 것은, 그 임계값 보정 기간의 개시 시점이 기입 구동 펄스 WS와 주사 구동 펄스 DS가 모두 액티브 H로 된 시점에서 규정되기 때문이다. 또한, 최종회의 임계값 보정 기간을 제외하는 것은, 최종회의 임계값 보정 기간 후에 계속하여 최초의 신호 전위 Vin의 기간에 신호 기입을 행할 때에는, 최종회의 임계값 보정 기간의 개시 시점은 기입 구동 펄스 WS가 액티브 H로 된 시점에서 규정되는 한편, 최종회의 임계값 보정 기간의 종료 시점은 주사 구동 펄스 DS가 인액티브 L로 된 시점에서 규정되기 때문이다. 최종회의 임계값 보정 기간 후의 최초의 신호 전위 Vin의 기간에서는 신호 기입을 행하지 않고 간격을 두고 신호 기입을 행하는 경우에는, 최종회의 임계값 보정 기간의 종료 시점은 기입 구동 펄스 WS가 인액티브 L로 된 시점에서 규정되고, 최종회의 임계값 보정 기간도, 샘플링 트랜지스터(125)의 온 기간(상세하게는 발광 제어 트랜지스터(122)가 온하고 있는 기간 내에서의 샘플링 트랜지스터(125)가 온하고 있는 기간)으로 규정된다.
선순차 주사의 새로운 필드에 들어가서, 우선, 구동 주사부(105)는, 임계값&이동도 보정 펄스 AZ 및 기입 구동 펄스 WS가 인액티브 L에 있는 상태에서, 1행째의 구동 주사선(105DS)에 부여하는 주사 구동 펄스 DS를 액티브 H로부터 인액티브 L로 절환한다(t50).
이에 의해, 발광 제어 트랜지스터(122)가 오프하고, 구동 트랜지스터(121)는 전원 전위 Vc1로부터 분리되므로, 유기 EL 소자(127)의 발광이 정지하고 비발광 기 간으로 들어간다. 타이밍 t50에 들어가면, 제어용의 각 트랜지스터(122, 124, 125)가 오프 상태로 되는 것이다. 이 때, 기입 구동 펄스 WS는 인액티브 L이고 샘플링 트랜지스터(125)가 오프하고 있으므로 구동 트랜지스터(121)의 게이트단 G는 하이 임피던스이며, 또한 게이트 소스간에는 축적 캐패시터(120)가 접속되어 있으므로, 직전의 게이트 소스간 전압 Vgs를 유지하도록 소스 전위 Vs와 게이트 전위 Vg가 연동하여 저하한다.
다음으로, 수직 구동부(103)는, 주사 구동 펄스 DS 및 기입 구동 펄스 WS가 인액티브 L의 상태 그대로, 임계값&이동도 보정 주사부(115)에 의해 임계값&이동도 보정 펄스 AZ를 액티브 H로 절환하고, 검지 트랜지스터(124)를 온시킨다(t51~t56). 이것에 의해, 노드 ND121의 전압, 즉 축적 캐패시터(120)의 타단 및 구동 트랜지스터(121)의 소스단 S에 기준 전위 Vini가 설정되고, 소스 전위 Vs가 초기화된다. 임계값 보정 동작이 개시될 때까지의 기간(t51~t62DS, t62WS)이 소스 전위 Vs의 초기화 기간 C로 된다.
이 때, 기입 구동 펄스 WS는 인액티브 L이며 샘플링 트랜지스터(125)가 오프하고 있으므로 구동 트랜지스터(121)의 게이트단 G는 하이 임피던스이며, 또한 게이트 소스간에는 축적 캐패시터(120)가 접속되어 있으므로, 직전의 게이트 소스간 전압 Vgs를 유지하도록, 소스 전위 Vs의 강하에 추종하여 게이트 전위 Vg도 저하한다.
이 후, 수직 구동부(103)는, 주사 구동 펄스 DS가 인액티브 L인 상태이며 또한 임계값&이동도 보정 펄스 AZ가 액티브 H인 상태 그대로, 기입 주사부(104)에 의 해, 기입 구동 펄스 WS를 액티브 H로 절환하고, 샘플링 트랜지스터(125)를 온시키고(t54WS), 또한 임계값&이동도 보정 펄스 AZ가 인액티브 L로 된 후에 기입 구동 펄스 WS를 인액티브 L로 절환한다(t58WS). 이에 의해, 노드 ND122의 전압, 즉 구동 트랜지스터(121)의 게이트단 G에 오프셋 전압 Vofs가 설정되고,게이트 전위 Vg가 초기화된다. 임계값 보정 동작이 개시될 때까지의 기간(t54WS~t62DS, t62WS)이 게이트 전위 Vg의 초기화 기간 D로 된다. 구동 트랜지스터(121)의 게이트 전위 Vg=Vofs의 타이밍에서 소스 전위 Vs가 커플링의 영향을 받지 않기 때문에 임계값&이동도 보정 펄스 AZ에서 구동되는 검지 트랜지스터(124)를 온하여 소스를 Vini로 해 둔다.
기입 구동 펄스 WS가 액티브 H인 기간(t54WS~t55WS) 내에는 영상 신호 Vsig의 오프셋 전압 Vofs의 기간(t54WS~t55WS)이 포함되도록 한다. 바람직하게는, 복수회(본 예에서는 2회로 하고 있음) 포함되도록 한다.
본 예에서는, 기입 구동 펄스 WS를 액티브 H로 하고 있는 기간(t54WS~t55WS)의 후반부에서는, 임계값&이동도 보정 펄스 AZ가 인액티브 L인 상태이므로, 게이트 전위 Vg가 오프셋 전압 Vofs로 천이할 때의 변동이 소스 전위 Vs에 영향을 준다.
상술한 바와 같이, "Vofs-Vini>Vth"를 충족시키도록 오프셋 전압 Vofs 및 기준 전위 Vini가 설정되어 있으므로, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs, 즉 구동 트랜지스터(121)의 게이트 소스간에 접속된 축적 캐패시터(120)에 축적되는 전압은, 구동 트랜지스터(121)의 임계값 전압 Vth를 초과하는 전압으로 설정되고, 임계값 보정 동작에 앞서서 축적 캐패시터(120)에 리세트가 걸린다. 또 한, "VthEL>Vini"로 설정되어 있으므로, 유기 EL 소자(127)에 역바이어스가 인가되고, 그 후의 임계값 보정 동작이 정상으로 행하여지도록 되어 있다.
임계값 보정의 준비 동작이 완료한 후에는, 수직 구동부(103)는, 구동 주사부(105)에 의해 주사 구동 펄스 DS를 액티브 H로 하여 발광 제어 트랜지스터(122)를 온시킨다(t62DS1). 또한, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 타이밍(t62V1~t64V1)에 맞추어, 기입 주사부(104)에 의해 기입 구동 펄스 WS를 액티브 H로 절환하고, 샘플링 트랜지스터(125)를 온시킨다(t62WS1).
이에 의해, 드레인 전류가 축적 캐패시터(120)나 유기 EL 소자(127)를 충방전하도록 사용되고, 구동 트랜지스터(121)의 임계값 전압 Vth를 보정(제거)하기 위한 정보를 축적 캐패시터(120)에 기록하는 제1 임계값 보정 기간 E에 들어간다. 이 제1 임계값 보정 기간 E는, 기입 구동 펄스 WS가 인액티브 L로 되는 타이밍(t64WS1)까지 계속한다.
바람직하게는, 기입 구동 펄스 WS를 액티브 H로 하는 기간(t62WS~t64WS)은, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 시간대(t62V~t64V) 내에 완전하게 포함되는 것으로 한다. 또한, 타이밍 t62WS와 타이밍 t62DS는, 대략 동일해도 되고, 서로 시간적으로 근접해도 된다. 주사 구동 펄스 DS가 액티브 H인 기간 내에서의 기입 구동 펄스 WS가 액티브 H인 기간에서 임계값 보정 기간이 규정되게 되기 때문이다. 물론, 실제로는, 각 펄스 DS, WS가 공급되는 발광 제어 트랜지스터(122) 및 샘플링 트랜지스터(125)가 실제로 온하고 있는 기간에서 임계값 보정 기간이 규정된다.
본 예에서는, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 타이밍(t62V1~t64V1) 내에 완전하게 포함되도록 하여 우선 기입 구동 펄스 WS를 액티브 H로 절환하고(t62WS1), 그 후에, 기입 구동 펄스 WS가 액티브 H에 있는 기간(t62WS1~t64WS1) 내에서 주사 구동 펄스 DS를 액티브 H로 절환하고 있다(t62DS1).
제1 임계값 보정 기간 E에서는, 구동 트랜지스터(121)의 게이트단 G는 영상 신호 Vsig의 오프셋 전압 Vofs에 유지되어 있고, 구동 트랜지스터(121)의 소스 전위 Vs가 상승하여 구동 트랜지스터(121)가 컷오프할 때까지 드레인 전류가 흐르려고 한다. 컷오프하면 구동 트랜지스터(121)의 소스 전위 Vs는 "Vofs-Vth"로 된다. 즉, 유기 EL 소자(127)의 등가 회로는 다이오드와 기생 용량 Cel의 병렬 회로로 표시되기 때문에, "Vel≤Vcath+VthEL"인 한, 즉, 유기 EL 소자(127)의 리크 전류가 구동 트랜지스터(121)에 흐르는 전류보다도 꽤 작은 한, 구동 트랜지스터(121)의 전류는 축적 캐패시터(120)와 기생 용량 Cel을 충방전하기 위해 사용된다.
이 결과, 구동 트랜지스터(121)에 드레인 전류가 흐르면, 유기 EL 소자(127)의 애노드단 A의 전압 Vel 즉 노드 ND121의 전위는, 시간과 함께 상승해 간다. 그리고, 노드 ND121의 전위(소스 전위 Vs)와 노드 ND122의 전압(게이트 전위 Vg)의 전위차가 정확히 임계값 전압 Vth로 된 시점에서 구동 트랜지스터(121)는 온 상태로부터 오프 상태로 되고, 드레인 전류는 흐르지 않게 되며, 임계값 보정 기간이 종료한다. 즉, 일정 시간 경과 후, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs는 임계값 전압 Vth라고 하는 값을 취하고, 이 정보가, 게이트 소스간에 접속되 어 있는 축적 캐패시터(120)에 축적된다.
여기서, 임계값 전압 Vth에 상당하는 전압이, 구동 트랜지스터(121)의 게이트단 G와 소스단 S 사이에 접속된 축적 캐패시터(120)에 기입되게 되지만, 실제로는, 제1 임계값 보정 기간 E는, 기입 구동 펄스 WS를 액티브 H로 한 타이밍(t62WS1)으로부터 인액티브 L로 복귀하는 타이밍(t64WS1)까지이며, 이 기간이 충분히 확보되어 있지 않을 때에는, 그 이전에 종료하게 된다.
구체적으로는, 게이트 소스간 전압 Vgs가 Vx1(>Vth)로 되었을 때, 즉, 구동 트랜지스터(121)의 소스 전위 Vs가 저전위측의 기준 전위 Vini로부터 "Vofs-Vx1"로 되었을 때에 종료하게 된다. 이 때문에, 제1 임계값 보정 기간 E가 완료한 시점(t64WS1)에서는, Vx1이 축적 캐패시터(120)에 기입된다.
다음으로, 기입 주사부(104)는, 주사 구동 펄스 DS가 액티브 H에 있는 상태 그대로, 1수평 기간의 후반부에서, 영상 신호 Vsig가 신호 전위 Vin으로 되기 전에 기입 구동 펄스 WS를 인액티브 L로 절환하여 발광 제어 트랜지스터(122)를 오프시키고(t64WS1), 또한 수평 구동부(106)는, 다른 행의 화소에 대한 신호 전위의 샘플링을 행하기 위해, 영상 신호선(106HS)의 전위를 오프셋 전압 Vofs로부터 신호 전위 Vin으로 절환한다(t64V1). 이에 의해, 기입 주사선(104WS)의 전위(기입 구동 펄스 WS)는 로우 레벨로 되는 한편, 영상 신호선(106HS)가 신호 전위 Vin으로 변화된다.
전술한 바와 같이, 기입 구동 펄스 WS가 액티브 H로 되는 기간 t62WS~t64WS(즉 샘플링 트랜지스터(125)가 온하는 기간)는, 영상 신호 Vsig가 오프 셋 전압 Vofs에 있는 기간 t62V~t64V 내에 완전하게 포함되도록 하므로, 환언하면, 영상 신호 Vsig가 신호 전위 Vin에 있는 기간 t64V~t62V는, 샘플링 트랜지스터(125)가 확실하게 오프하는 기간 내에 완전하게 포함되도록 한다.
여기서, 샘플링 트랜지스터(125)가 오프하는 기간 t64WS~t62WS에서는, 발광 제어 트랜지스터(122)는 도통(온) 상태에 있으며, 또한, 제1 임계값 보정 기간 E에서는 임계값 전압 Vth에 상당하는 전압이 축적 캐패시터(120)에 충분히 기입되어 있지 않으므로, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs 쪽이 임계값 전압 Vth보다도 크다(Vgs>Vth). 이러한 상태에서 발광 제어 트랜지스터(122)가 온하고 있으면, 구동 트랜지스터(121)에 드레인 전류가 흐르고, 소스 전위 Vs가 상승함과 함께 게이트 전위 Vg도 상승하는, 소위 부트 스트랩 동작(도면에서 BST라고 기재함)이 행하여진다. 임계값 보정 동작이 1회한이면 문제는 발생하지 않을지도 모르지만, 본 예와 같이 임계값 보정 동작을 복수회 반복하면 그 폐해가 염려된다. 이 점에 대해서는 나중에 상세하게 설명한다.
다음의 1수평 주기(1H)의 전반으로 되면, 수평 구동부(106)가 영상 신호선(106HS)의 전위를 신호 전위 Vin으로부터 오프셋 전압 Vofs로 절환하고(t62V2), 그 후, 기입 주사부(104)가 기입 구동 펄스 WS를 액티브 H로 절환한다(t62WS2). 이에 의해, 구동 트랜지스터(121)의 게이트 전위 Vg를 오프셋 전압 Vofs로 한 상태에서 드레인 전류가 축적 캐패시터(120)에 유입되고, 구동 트랜지스터(121)의 임계값 전압 Vth를 보정(제거)하기 위한 정보를 축적 캐패시터(120)에 기록하는 제2회째의 임계값 보정 기간(제2 임계값 보정 기간 G라고 칭함)에 들어간다. 이 제2 임 계값 보정 기간 G는, 기입 구동 펄스 WS가 인액티브 L로 되는 타이밍(t64WS2)까지 계속한다.
제2 임계값 보정 기간 G에서는, 제1 임계값 보정 기간 E와 마찬가지의 동작을 한다. 구체적으로는, 구동 트랜지스터(121)의 게이트단 G는 영상 신호 Vsig의 오프셋 전압 Vofs에 유지되게 되고, 게이트 전위 Vg가 그 직전의 전위로부터 오프셋 전압 Vofs로 순간적으로 절환된다. 이 후, 구동 트랜지스터(121)의 소스 전위 Vs가 그 시점의 소스 전위 Vs(>Vofs-Vx1)로부터 상승하여 구동 트랜지스터(121)가 컷오프할 때까지 드레인 전류가 흐르려고 한다. 컷오프하면 구동 트랜지스터(121)의 소스 전위 Vs는 "Vofs-Vth"로 된다.
그러나, 제2 임계값 보정 기간 G는, 기입 구동 펄스 WS를 액티브 H로 한 타이밍(t62WS2)으로부터 인액티브 L로 복귀하는 타이밍(t64WS2)까지이며, 이 기간이 충분히 확보되어 있지 않을 때에는, 그 이전에 종료하게 된다. 이 점은, 제1 임계값 보정 기간 E와 동일하며, 게이트 소스간 전압 Vgs가 Vx2(<Vx1, 또한>Vth)로 되었을 때, 즉, 구동 트랜지스터(121)의 소스 전위 Vs가 "Vo-Vx1"로부터 "Vo-Vx2"로 되었을 때에 종료하게 된다. 이 때문에, 제2 임계값 보정 기간 G가 완료한 시점(t64WS2)에서는, Vx2가 축적 캐패시터(120)에 기입된다.
이하 마찬가지로 하여, 일단, 주사 구동 펄스 DS를 인액티브 L로 한 후에(t64WS2)， 또한, 다음의 1수평 주기(1H)의 전반에서 제3회째의 임계값 보정 기간(제3 임계값 보정 기간 I라고 칭함)에 들어간다(t62WS3). 이 제3 임계값 보정 기간 I는, 기입 구동 펄스 WS가 인액티브 L로 되는 타이밍(t64WS3)까지 계속한다.
제3 임계값 보정 기간 I에서는, 제1 임계값 보정 기간 E나 제2 임계값 보정 기간 G와 마찬가지의 동작을 한다. 구체적으로는, 구동 트랜지스터(121)의 게이트단 G는 영상 신호 Vsig의 오프셋 전압 Vofs에 유지되게 되고, 게이트 전위가 직전의 전위로부터 오프셋 전압 Vofs로 순간적으로 절환된다. 이 후, 구동 트랜지스터(121)의 소스 전위 Vs가, 그 시점의 소스 전위 Vs(>Vofs-Vx2)로부터 상승하여 구동 트랜지스터(121)가 컷오프할 때까지 드레인 전류가 흐르려고 한다. 게이트 소스간 전압 Vgs가 정확히 임계값 전압 Vth로 된 시점에서 드레인 전류가 컷오프한다. 컷오프하면 구동 트랜지스터(121)의 소스 전위 Vs는 "Vofs-Vth"로 된다.
즉, 복수회(본 예에서는 3회)에 걸친 임계값 보정 기간에서의 처리에 의해, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs는 임계값 전압 Vth라고 하는 값을 취한다. 여기서, 실제로는, 임계값 전압 Vth에 상당하는 전압이, 구동 트랜지스터(121)의 게이트단 G와 소스단 S 사이에 접속된 축적 캐패시터(120)에 기입되게 된다.
축적 캐패시터(120)에 임계값 전압 Vth의 정보가 기입되고 구동 트랜지스터(121)가 컷오프한 후에 구동 주사부(105)에서 주사 구동 펄스 DS를 인액티브 L로 절환한다(t65). 그 후, 주사 구동 펄스 DS가 인액티브 L인 상태 그대로, 수평 구동부(106)에서 신호선(106HS)에 영상 신호 Vsig의 신호 전위 Vin을 공급하고(t66V~t67V), 영상 신호 Vsig가 신호 전위 Vin에 있는 기간(t66V~t67V) 내에서 기입 주사부(104)에 의해 기입 구동 펄스 WS를 액티브 H로 하여 샘플링 트랜지스터(125)를 온시킨다(t66WS~t67WS).
이에 의해, 신호 전위 Vin이 구동 트랜지스터(121)의 게이트단에 공급되므로, 구동 트랜지스터(121)의 게이트 전위 Vg는 오프셋 전압 Vofs로부터 신호 전위 Vin으로 변화되고, 축적 캐패시터(120)에 신호 전위 Vin에 대응하는 정보가 기입된다. 임계값 보정 동작이 완전하게 완료한 후에 기입 구동 펄스 WS를 액티브 H로 하고 있는 기간(t66WS~t67WS)을, 신호 전위 Vin을 축적 캐패시터(120)에 기입하는 신호 기입 기간 K(샘플링 기간)로 한다. 신호 전위 Vin은 구동 트랜지스터(121)의 임계값 전압 Vth에 산입하는 형으로 축적 캐패시터(120)에 유지된다.
이 결과, 구동 트랜지스터(121)의 임계값 전압 Vth의 변동은 항상 제거되므로, 임계값 보정을 행하고 있게 된다. 이 임계값 보정에 의해, 축적 캐패시터(120)에 축적되는 게이트 소스간 전압 Vgs는, "Vsig+Vth"="Vin+Vth"로 된다.
다음으로, 구동 주사부(105)는 주사 구동 펄스 DS를 액티브 H로 절환한다(t68). 이에 의해, 발광 제어 트랜지스터(122)가 온하므로, 구동 트랜지스터(121)에는, 그 시점의 게이트 소스간 전압 Vgs(=Vin+Vth)에 대응하는 구동 전류 Ids가 흘러 발광 기간 L로 진행한다. 발광 기간 L에서는, 구동 트랜지스터(121)의 게이트 전위 Vg는 소스 전위 Vs에 연동하여 변화 가능하게 되고, 부트 스트랩 동작이 가능하게 된다.
이 후, 다음 프레임(혹은 필드)으로 이행하여, 다시, 임계값 보정 준비 동작, 임계값 보정 동작, 및 발광 동작이 반복된다.
발광 기간 B, L에서는, 구동 트랜지스터(121)에 흐르는 구동 전류 Ids는 유기 EL 소자(127)에 흐르고, 유기 EL 소자(127)의 애노드 전위는 구동 전류 Ids에 따라서 상승한다. 이 상승분을 Vel로 한다. 이윽고, 소스 전위 Vs의 상승에 수반하여, 유기 EL 소자(127)의 역바이어스 상태는 해소되므로, 구동 전류 Ids의 유입에 의해 유기 EL 소자(127)는 실제로 발광을 개시한다. 이 때의 유기 EL 소자(127)의 애노드 전위의 상승(Vel)은, 구동 트랜지스터(121)의 소스 전위 Vs의 상승으로밖에 되지 않고, 구동 트랜지스터(121)의 소스 전위 Vs는, "Vofs-Vth+Vel로 된다.
구동 트랜지스터(121)의 게이트단 G와 소스단 S 사이에는 축적 캐패시터(120)가 접속되어 있고, 그 축적 캐패시터(120)에 의한 효과에 의해 부트 스트랩 동작이 행하여지며, 구동 트랜지스터(121)의 게이트 소스간 전압 "Vgs=Vin+Vth"를 일정하게 유지한 상태로, 구동 트랜지스터(121)의 게이트 전위 Vg 및 소스 전위 Vs가 상승한다. 구동 트랜지스터(121)의 소스 전위 Vs가 "Vofs-Vth+Vel"로 됨으로써, 게이트 전위 Vg는 "Vin+Vel"로 된다.
구동 전류 Ids 대 게이트 전압 Vgs의 관계는, 이전의 트랜지스터 특성을 표현한 수학식 1의 Vgs에 "Vin+Vth"을 대입함으로써, 수학식 2와 같이 표현할 수 있다. 수학식 2에서, k=(1/2)(W/L)Cox이다. 이 수학식 2로부터, 임계값 전압 Vth의 항이 제거되어 있고, 유기 EL 소자(127)에 공급되는 구동 전류 Ids는 구동 트랜지스터(121)의 임계값 전압 Vth에 의존하지 않는 것을 알 수 있다. 기본적으로 구동 전류 Ids는 영상 신호 Vsig의 신호 전위 Vin에 의해 결정된다. 환언하면, 유기 EL 소자(127)는 신호 전위 Vin에 따른 휘도로 발광하게 된다.
Figure 112008012602496-PAT00002
<임계값 보정 동작의 폐해에 대하여>
도 5는, 도 4에 도시한 비교예의 구동 타이밍에서의 임계값 보정 동작에 의한 폐해에 대해서 설명하는 도면이다. 여기서, 도 5는, 도 4에 도시한 비교예의 구동 타이밍에서의 복수회에 걸친 임계값 보정 기간의 일부를 확대하여 도시한 타이밍차트이다.
본 실시예의 화소 회로 P에서는, 4TR 구성을 채용함으로써, 임계값 보정이나 이동도 보정에 필요로 되는 트랜지스터수를 5TR 구성보다도 1개 적게 함으로써, 회로 소자수를 삭감하고 있다.
여기서, 4TR 구성을 채용하여 임계값 보정을 행할 때에, 1H 주기 내에서, 오프셋 전압 Vofs와 신호 전위 Vin의 2값을 취하는 펄스 형상의 영상 신호 Vsig의 오프셋 전압 Vofs의 기간(신호 고정 기간)을 이용하여 임계값 보정 동작을 행한다. 특히, 비교예의 구동 타이밍에서는, 발광 제어 트랜지스터(122)를 온시킨 상태에서, 영상 신호 Vsig가 오프셋 전압 Vofs의 기간에 샘플링 트랜지스터(125)를 온시킴으로써 임계값 전압 Vth의 정보를 축적 캐패시터(120)에 기입하는 동작을 1H 주기마다 복수회 실행한다.
이 때문에, 도 5에 도시하는 바와 같이, 임계값 보정 동작을 행하였을 때에(t62WS~t64WS), 그 임계값 보정에서는 임계값 전압 Vth에 상당하는 전압이 축적 캐패시터(120)에 충분히 기입되어 있지 않고 "Vgs>Vth"이면, 기입 구동 펄스 WS를 인액티브 L로 하였을 때에는(t64WS~t62WS), 발광 제어 트랜지스터(122)가 온(주사 구동 펄스 DS=H레벨)하고 있는 것과 "Vgs>Vth"인 것에 기인하여, 구동 트랜지스터(121)에 드레인 전류가 흐르고, 소스 전위 Vs가 상승함과 함께 게이트 전위 Vg도 상승하는, 소위 부트 스트랩 동작(도면에서 BST라고 기재함)이 행하여진다.
임계값 보정 동작을 복수회 실행하므로, 영상 신호 Vsig가 오프셋 전압 Vofs의 기간으로 되면 재차 기입 구동 펄스 WS를 액티브 H로 하여 샘플링 트랜지스터(125)를 온시킨다. 이에 의해, 게이트 전위 Vg는 즉시 오프셋 전압 Vofs로 복귀된다. 한편, 소스 전위 Vs는, 그 이전의 부트 스트랩 동작에서 상승한 전위로부터 임계값 보정 동작에 의하여 상승한다.
여기서, 임의의 회의 임계값 보정 후의 부트 스트랩 동작에 의해 다음 회의 임계값 보정 개시 시의 소스 전위 Vs가 "Vofs-Vth"를 초과하고 있으면, 임계값 보정 동작이 실패하게 되어, 임계값 보정의 효과가 얻어지지 않고, 동일한 신호 전위 Vin을 부여해도, 구동 전류 Ids 즉 발광 휘도가 서로 다르게 되어, 화면 휘도의 균일성이 얻어지지 않는다.
예를 들면, 도 5 중에 점선으로 도시한 바와 같이, 부트 스트랩 동작에서의 상승분이 적으면 문제는 없다. 한편, 도 5 중에 실선으로 도시하는 바와 같이, 1회째의 임계값 보정 후의 부트 스트랩 동작에 의해 2회째의 임계값 보정 개시 시의 소스 전위 Vs가 "Vofs-Vth"를 초과한 것으로 한다. 이 경우, 2회째의 임계값 보정을 행하기 위해, 기입 구동 펄스 WS를 액티브 H로 하여 게이트 전위 Vg를 오프셋 전압 Vofs로 복귀시켰을 때에는, "Vg-Vs=Vgs <Vth"이기 때문에, 구동 트랜지스터(121)는 컷오프 상태에 있고 임계값 보정의 동작이 이루어지지 않는다. 게이트 전위 Vg가 오프셋 전압 Vofs로 복귀될 때에 구동 트랜지스터(121)가 컷오프하게 되어, 임계값 전압 Vth의 정보를 올바르게 축적 캐패시터(120)에 축적시킬 수 없게 되는 것이다.
그래서, 본 실시예에서는, 발광 제어 트랜지스터(122)를 온시킨 상태에서, 영상 신호 Vsig가 오프셋 전압 Vofs의 기간에 샘플링 트랜지스터(125)를 온시킴으로써 임계값 전압 Vth의 정보를 축적 캐패시터(120)에 기입하는 동작을 1H 주기마다 복수회 실행하는 경우에도, 전술한 바와 같은 임계값 보정 동작의 실패를 방지할 수 있는 구조로 한다. 이하, 구체적으로 설명한다.
<분할 임계값 보정에 수반하는 임계값 보정 동작 실패의 억제 방법>
도 6은, 본 실시예의 화소 회로의 구동 타이밍을 설명하는 타이밍차트이다. 도 7은, 도 6에 도시한 본 실시예의 구동 타이밍에서의 복수회에 걸친 임계값 보정 기간의 일부를 확대하여 도시한 타이밍차트이다. 이들 타이밍차트는, 분할 임계값 보정에 수반하는 임계값 보정 동작 실패 현상의 억제 방법을 적용한 것이다.
비교예와 마찬가지로, 시간축 t를 따라, 기입 구동 펄스 WS, 임계값&이동도 보정 펄스 AZ, 및 주사 구동 펄스 DS의 파형을 나타내고 있다. 전술한 설명으로부터 이해되는 바와 같이, 스위칭 트랜지스터(122, 124, 125)는, n채널형이므로 각 펄스 DS, WS, AZ가 각각 하이(H) 레벨일 때에 온하고, 로우(L) 레벨일 때에는 오프한다. 또한, 이 타이밍차트는, 각 펄스 WS, AZ, DS의 파형과 함께, 영상 신호 Vsig 및 구동 트랜지스터(121)의 게이트단 G의 전위 변화 및 소스단 S의 전위 변화도 나타내고 있다.
설명이나 도면에서, 서로 다른 구동 펄스가 동일한 타이밍에 존재하는 경우 등, 필요에 따라서, 각 구동 펄스를 구별하는 DS(주사 구동 펄스 DS일 때), AZ(임계값&이동도 보정 펄스 AZ일 때), WS(기입 구동 펄스 WS일 때), V(영상 신호 Vsig일 때)를 붙인다.
본 실시예의 임계값 보정 실패 방지 방법이 적용되는 구동 타이밍은, 우선 비교예와 마찬가지로, 영상 신호 Vsig가 비유효 기간(신호 고정 기간)인 오프셋 전압 Vofs(전체 수평 기간에서 동일)에 있는 기간을 1수평 기간의 전반부로 하고, 유효 기간인 신호 전위 Vin(수평 기간마다 서로 다름)에 있는 기간을 1수평 기간의 후반부로 한다. 즉, 영상 신호 Vsig는, 1H 주기에서 오프셋 전압 Vofs와 신호 전위 Vin의 2값을 취하는 펄스로 되어 있다.
그리고, 주사 구동 펄스 DS를 액티브 H로 하여 발광 제어 트랜지스터(122)를 온시켜, 오프셋 전압 Vofs와 신호 전위 Vin에서 반복되는 영상 신호 Vsig에 맞추어, 오프셋 전압 Vofs의 기간에 기입 구동 펄스 WS를 액티브 H로 하여 샘플링 트랜지스터(125)를 온시킴으로써 임계값 전압 Vth의 정보를 축적 캐패시터(120)에 기입하는 동작을, 1수평 기간마다 복수회 실시하는 분할 임계값 보정을 행한다.
이 분할 임계값 보정 시, 본 실시예의 임계값 보정 실패 방지 방법에서는, 각 회의 임계값 보정 동작들 사이의 기간 동안에는, 주사 구동 펄스 DS를 인액티브 L로 하여 발광 제어 트랜지스터(122)를 오프시킴으로써, 분할 임계값 보정의 임계 값 보정 동작들 사이의 간격에서 부트 스트랩 동작이 전혀 발생하지 않도록 하는 점에 특징을 갖는다. 비교예에서는, 분할 임계값 보정 동작의 기간은 계속적으로 주사 구동 펄스 DS를 액티브 H로 하여 발광 제어 트랜지스터(122)를 계속해서 온시키고 있었지만, 본 실시예에서는, 임계값 보정용의 기입 구동 펄스 WS의 온/오프 제어에 연동하도록 주사 구동 펄스 DS도 온/오프 제어하는 것이다. 이하, 비교예와의 상위점을 중심으로 설명한다.
임계값 보정 준비 기간까지의 동작은, 비교예와 마찬가지이다. 임계값 보정의 준비 동작이 완료한 후에는, 수직 구동부(103)는, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 타이밍(t62V1~t64V1)에 맞추어, 기입 주사부(104)에 의해 기입 구동 펄스 WS를 액티브 H로 절환하고 샘플링 트랜지스터(125)를 온시킨다(t62WS1~t64WS1). 또한, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 타이밍(t62V1~t64V1)에 맞추어, 구동 주사부(105)에 의해 주사 구동 펄스 DS를 액티브 H로 절환하고 발광 제어 트랜지스터(122)를 온시킨다(t62DS1~t64DS1).
각 회의 임계값 보정 동작에서, 개시 타이밍 t62WS, t62DS의 관계와, 종료 타이밍 t64WS1, t64DS1의 관계에 대해서는 나중에 설명한다. 또한, 바람직하게는, 기입 구동 펄스 WS나 주사 구동 펄스 DS를 액티브 H로 하는 기간(t62WS~t64WS, t62DS~t64DS)은, 영상 신호 Vsig가 오프셋 전압 Vofs에 있는 시간대(t62V~t64V) 내에 완전하게 포함되는 것으로 한다.
이에 의해, 드레인 전류가 축적 캐패시터(120)나 유기 EL 소자(127)를 충방전하도록 사용되고, 구동 트랜지스터(121)의 임계값 전압 Vth를 보정(제거)하기 위 한 정보를 축적 캐패시터(120)에 기록하는 제1 임계값 보정 기간 E에 들어간다.
제1 임계값 보정 기간 E는, 축적 캐패시터(120)에 임계값 전압 Vth에 대응하는 정보가 충분히 기록되지 않고, 게이트 소스간 전압 Vgs가 Vx1(>Vth)로 되었을 때, 즉, 구동 트랜지스터(121)의 소스 전위 Vs가 저전위측의 기준 전위 Vini로부터 "Vofs-Vx1"로 되었을 때에 종료하고, 제1 임계값 보정 기간 E가 완료한 시점(t64WS1, t64DS1)에서는, Vx1이 축적 캐패시터(120)에 기입된다.
제1 임계값 보정 기간 E(t62WS1~t64WS1, t62DS1~t64DS1)가 종료하고 제2 임계값 보정 기간 G가 개시할 때까지의 기간 동안, 샘플링 트랜지스터(125)뿐만 아니라 발광 제어 트랜지스터(122)도 오프하고 있으므로, 비교예와는 달리, 부트 스트랩 동작은 일체 발생하지 않는다. 따라서, 제2 임계값 보정 기간 G가 개시할 때의 소스 전위 Vs는, 제1 임계값 보정 기간 E가 종료한 시점의 소스 전위 Vs(=Vofs-Vx1)에 있고, 여기서부터 2회째의 임계값 보정 동작이 개시한다.
제2 임계값 보정 기간 G(t62WS2~t64WS2, t62DS2~t64DS2)는, 축적 캐패시터(120)에 임계값 전압 Vth에 대응하는 정보가 충분히 기록되지 않고, 게이트 소스간 전압 Vgs가 Vx2(>Vth)로 되었을 때, 즉, 구동 트랜지스터(121)의 소스 전위 Vs가, "Vofs-Vx1"로부터 "Vofs-Vx2"로 되었을 때에 종료하고, 제2 임계값 보정 기간 G가 완료한 시점(t64WS2, t64DS2)에서는, Vx2가 축적 캐패시터(120)에 기입된다.
제2 임계값 보정 기간 E(t62WS2~t64WS2, t62DS2~t64DS2)가 종료하여 제3 임계값 보정 기간 I가 개시할 때까지의 기간 동안, 샘플링 트랜지스터(125)뿐만 아니라 발광 제어 트랜지스터(122)도 오프하고 있으므로, 비교예와는 달리, 부트 스트 랩 동작은 일체 발생하지 않는다. 따라서, 제3 임계값 보정 기간 I가 개시할 때의 소스 전위 Vs는, 제2 임계값 보정 기간 G가 종료한 시점의 소스 전위 Vs(=Vofs-Vx2)에 있고, 여기서부터 3회째의 임계값 보정 동작이 개시한다.
제3 임계값 보정 기간 I(t62WS3~t64WS3, t62DS3~t64DS3)에서는, 구동 트랜지스터(121)의 소스 전위 Vs가, 그 시점의 소스 전위 Vs(=Vofs-Vx2)로부터 상승하여 구동 트랜지스터(121)가 컷오프할 때까지 드레인 전류가 흐르려고 한다. 게이트 소스간 전압 Vgs가 정확히 임계값 전압 Vth로 된 시점에서 드레인 전류가 컷오프한다. 컷오프하면 구동 트랜지스터(121)의 소스 전위 Vs는 "Vofs-Vth"로 된다.
3회에 걸친 임계값 보정 기간 E, G, I에서는, 모두 드레인 전류가 오로지 축적 캐패시터(120) 측(Cs<<Cel인 경우)에 흐르고, 유기 EL 소자(127) 측에는 흐르지 않도록 하기 때문에, 유기 EL 소자(127)가 컷오프로 되도록, 임계값 보정 기간 E, G, I에서의 소스 전위 Vs가 유기 EL 소자(127)의 임계값 전압 VthEL을 초과하는 일이 없도록, 전술한 바와 같이, "Vofs-Vth<VthEL+Vcath"로 설정해 둠으로써, 유기 EL 소자(127)가 역바이어스 상태를 유지하도록 해 둔다.
임계값 보정 기간 E, G, I에 유기 EL 소자(127)가 역바이어스 상태에 놓이면, 컷오프 상태(하이 임피던스 상태)에 있기 때문에, 발광하는 일은 없으며, 또한, 다이오드 특성이 아니라 단순한 용량 특성을 나타내게 된다. 따라서 구동 트랜지스터(121)에 흐르는 드레인 전류(구동 전류 Ids)는 축적 캐패시터(120)의 용량값 Cs와 유기 EL 소자(127)의 기생 용량(등가 용량) Cel의 용량값 Cel의 양자를 결합한 용량 "C=Cs+Cel"에 기입되어 간다. 이에 의해, 구동 트랜지스터(121)의 드레 인 전류는 유기 EL 소자(127)의 기생 용량 Cel에 유입되어 충전을 개시한다. 그 결과, 구동 트랜지스터(121)의 소스 전위 Vs는 상승해 가는 것이다.
제3 임계값 보정 기간 I 후에는, 비교예와 마찬가지로 하여, 주사 구동 펄스 DS가 인액티브 L인 상태 그대로, 영상 신호 Vsig가 신호 전위 Vin에 있는 기간(t66V~t67V) 내에서 샘플링 트랜지스터(125)를 온시켜, 축적 캐패시터(120)에 신호 전위 Vin의 정보를 기입한다(t66WS~t67WS). 또한 그 후, 주사 구동 펄스 DS를 액티브 H로 절환하여 발광 기간 L로 이행한다(t68).
구동 트랜지스터(121)의 게이트단 G와 소스단 S 사이에는 축적 캐패시터(120)가 접속되어 있고, 그 축적 캐패시터(120)에 의한 효과에 의해, 발광 기간의 최초에서 부트 스트랩 동작이 행하여지고, 구동 트랜지스터(121)의 게이트 소스간 전압 "Vgs=Vin+Vth"를 유지한 상태로, 구동 트랜지스터(121)의 게이트 전위 Vg 및 소스 전위 Vs가 상승한다. 구동 트랜지스터(121)의 소스 전위 Vs가 "-Vth+Vel"로 됨으로써, 게이트 전위 Vg는 "Vin+Vel"로 된다.
여기서, 유기 EL 소자(127)는, 발광 시간이 길어지면 그 I-V 특성이 변화되게 된다. 그 때문에, 노드 ND121의 전위도 변화된다. 그러나, 축적 캐패시터(120)에 의한 효과 때문에, 노드 ND121의 전위 상승에 연동하여, 노드 ND122의 전위도 상승하므로, 구동 트랜지스터(121)의 게이트 소스간 전위 Vgs는 노드 ND121의 전위 상승에 관계없이, 항상 대략 "Vsig +Vth"로 유지된다.
구동 트랜지스터(121)가 정전류원으로서 동작하기 때문에, 유기 EL 소자(127)의 I-V 특성이 경시 변화하고, 이에 수반하여 구동 트랜지스터(121)의 소스 전위 Vs가 변화되었다고 해도, 축적 캐패시터(120)에 의해 구동 트랜지스터(121)의 게이트 소스간 전위 Vgs가 일정(Vsig+Vth)하게 유지되어 있기 때문에, 유기 EL 소자(127)에 흐르는 전류는 변화되지 않고, 따라서 유기 EL 소자(127)의 발광 휘도도 일정하게 유지된다.
전기 광학 소자의 일례인 유기 EL 소자(127)의 전류-전압 특성의 변화를 보정하여 구동 전류를 일정하게 유지하는 구동 신호 일정화 회로로서의 부트 스트랩 회로가 기능하도록 되어 있는 것이다. 또한, 임계값 보정 회로를 구성하도록 하고 있고, 임계값 보정 기간에서의 검지 트랜지스터(124)의 작용에 의해, 구동 트랜지스터(121)의 임계값 전압 Vth를 제거하고, 해당 임계값 전압 Vth의 변동의 영향을 받지 않는 일정 전류 Ids를 흘릴 수 있기 때문에, 입력 화소 신호에 대응하는 안정된 계조로 표시할 수 있어, 고화질의 화상을 얻을 수 있다.
임계값 보정의 구조로서는, 복수의 행에 할당되는 복수의 수평 주사 기간 내에서 동작하고, 시분할적으로 축적 캐패시터(120)를 임계값 전압 Vth까지 충전한다. 샘플링 트랜지스터(125)는 신호 기입 대상으로 되는 기입 주사선(104WS)에 할당된 수평 주사 기간 내에서 신호선(106HS)(즉 영상 신호 Vsig)이 신호 전위 Vin으로 되는 신호 공급 기간에, 신호선(106HS)으로부터 공급된 영상 신호 Vsig(신호 전위 Vin)를 축적 캐패시터(120)에 샘플링한다.
한편, 발광 제어 트랜지스터(122), 검지 트랜지스터(124), 샘플링 트랜지스터(125)의 온/오프 타이밍을 제어함으로써 실현되는 보정 수단은, 복수행의 기입 주사선(104WS)에 할당된 각 수평 주사 기간 내에서 신호선(106HS)이 일정 전위인 오프셋 전압 Vofs로 되는 신호 고정 기간에, 구동 트랜지스터(121)의 임계값 전압 Vth를 검출하여 시분할적으로 축적 캐패시터(120)를 임계값 전압 Vth까지 충전한다. 영상 신호 Vsig가 오프세트 전압 Vofs에 있는 신호 고정 기간은, 각 신호선(106HS)에 순차 할당되는 각 수평 주사 기간을 서로 구획하는 기간이다. 일례로서는 수평 블랭킹 기간을 포함하도록 할당할 수 있어 수평 블랭킹 기간 그 자체라도 된다.
보정 수단은, 각 신호 고정 기간(오프셋 전압 Vofs의 기간)에서 시분할적으로 축적 캐패시터(120)를 임계값 전압 Vth까지 충전한다. 보정 수단이 각 신호 고정 기간에서 축적 캐패시터(120)를 충전한 후에는, 신호선(106HS)이 일정 전위인 오프셋 전압 Vofs로부터 신호 전위 Vin으로 절환되기 전에 샘플링 트랜지스터(125)를 오프시켜(폐쇄하여) 축적 캐패시터(120)를 신호선(106HS)으로부터 전기적으로 분리해 두는 것이 바람직하다. 영상 신호 Vsig의 인가를 해제함으로써, 구동 트랜지스터(121)의 Vg를 상승 가능하게 하고, 소스 전위 Vs와 함께 상승해 가는 부트 스트랩 동작을 가능하게 하기 위해서이다. 또한, 신호 기입 기간 K에는 샘플링 트랜지스터(125)를 온시키는 것은 물론이다.
본 실시예의 구동 타이밍에서는, 비교예와 마찬가지로 임계값 보정 동작(임계값 전압 Vth의 정보를 축적 캐패시터(120)에 유지시키는 동작)을 복수회 실행하도록 하고 있지만, 복수회에 걸친 임계값 보정 기간에서의 주사 구동 펄스 DS의 행위는, 비교예와는 달리, 기입 구동 펄스 WS와 연동하여 온/오프를 행하도록 하고 있다.
복수회에 걸친 임계값 보정 기간에서, 축적 캐패시터(120)에 임계값 전압 Vth에 대응하는 정보가 올바르게 기입되고 구동 트랜지스터(121)가 컷오프되기 이전에, 각 회의 임계값 보정 기간들 사이에, 샘플링 트랜지스터(125)뿐만 아니라 발광 제어 트랜지스터(122)도 오프해 둠으로써, 부트 스트랩 동작이 일체 발생하지 않도록 하고 있다. 다음 회의 임계값 보정 기간이 개시될 때의 소스 전위 Vs는, 전회의 임계값 보정 기간이 종료한 시점의 소스 전위 Vs에 있고, 여기서 다음 회의 임계값 보정 동작이 개시되므로, 비교예와 같은 각 회의 임계값 보정 기간들 사이에 발생하는 부트 스트랩 동작을 기인으로 하는, 분할 임계값 보정에 수반하는 임계값 보정 동작의 실패 현상을 방지할 수 있다. 각 회의 임계값 보정 기간의 사이에 부트 스트랩하는 것을 방지함으로써, 임계값 보정을 실패하지 않고, 구동 트랜지스터(121)의 임계값 전압 Vth의 변동이나 불균일을 제거하여 휘도 얼룩을 해소할 수 있다.
여기서, 각 타이밍 t62WS1, t62DS1의 관계는, 대략 동시이면 되고, 서로 시간적으로 근접해도 된다. 마찬가지로, 각 타이밍 t64WS1, t64DS1의 관계는, 대략 동시이면 되고, 서로 시간적으로 근접해도 된다. 어긋남이 존재하는 경우에는, 주사 구동 펄스 DS와 기입 구동 펄스 WS가 모두 액티브 H로 되는 겹침 기간에서 임계값 보정 기간이 규정된다. 분할 임계값 보정의 사이의 부트 스트랩 동작이 전혀 발생하지 않도록 한다고 하는 점에서는, 도 7a에 도시하는 바와 같이, 주사 구동 펄스 DS를 액티브 H로 하는 기간(t62DS~t64DS)은, 기입 구동 펄스 WS가 액티브 H에 있는 시간대(t62WS~t64WS) 내에 완전하게 포함되는 것으로 하는 것이 바람직하다.
도 7b에 도시하는 바와 같이, 주사 구동 펄스 DS가 액티브 H로 되는 타이밍 t62DS가 기입 구동 펄스 WS가 액티브 H로 되는 타이밍 t62WS 이전으로 되는 어긋남이 있는 경우나, 주사 구동 펄스 DS가 인액티브 L로 되는 타이밍 t64DS가 기입 구동 펄스 WS가 인액티브 L로 되는 타이밍 t64WS 이후로 되는 어긋남이 있는 경우에는, 그 어긋남의 기간(t62DS~t62WS나 t64WS~t64DS)에 부트 스트랩 동작이 행하여진다.
즉, 도 5에서 도시한 바와 같이, 샘플링 트랜지스터(125)의 오프 기간에, 발광 제어 트랜지스터(122)가 온(주사 구동 펄스 DS=H레벨)하고 있는 것과 "Vgs>Vth"인 것에 기인하여, 구동 트랜지스터(121)에 드레인 전류가 흐르고, 소스 전위 Vs가 상승함과 함께 게이트 전위 Vg도 상승한다. 그러나, 이 어긋남의 기간이 짧으면, 그 사이의 부트 스트랩 동작에 의한 소스 전위 Vs의 상승은 비교예와 비교하면 현저히 적어, 동작상 문제는 없다고 생각해도 된다.
또한, 도 6에 도시한 구동 타이밍에서는, 신호 기입 기간 K를 복수회에 걸친 임계값 보정 기간과 구분하여 독립적으로 설정하고 있지만, 이것은 필수는 아니다. 예를 들면, 최종회의 임계값 보정 기간(이전 예에서는 제3 임계값 보정 기간 I) 후에 계속하여 신호 기입 기간 K로 이행하도록 해도 된다. 즉, 축적 캐패시터(120)에 임계값 전압 Vth의 정보가 기입되고 구동 트랜지스터(121)가 컷오프한 후에는, 1수평 주사 기간의 전반부(오프셋 전압 Vofs의 기간)가 경과하고, 영상 신호 Vsig가 신호 전위 Vin으로 변화된다. 이 영상 신호 Vsig가 신호 전위 Vin에 있을 때에 축적 캐패시터(120)에 신호 전위 Vin의 정보를 기입한다.
이 때문에, 최종회(본 예에서는 3회째)의 임계값 보정 동작을 제외한 각 회(본 예에서는 1회째와 2회째)에서는, 영상 신호 Vsig가 신호 전위 Vin로 절환되기 전에 기입 구동 펄스 WS 및 주사 구동 펄스 DS를 인액티브 L로 하고 있었지만, 신호 전위 Vin의 기입에 대비하여, 최종회의 임계값 보정 동작 시에는, 영상 신호 Vsig가 신호 전위 Vin으로 절환될 때에도 기입 구동 펄스 WS에 관해서는 액티브 H로 유지해 둔다. 이에 의해, 신호 전위 Vin이 구동 트랜지스터(121)의 게이트단에 공급되므로, 구동 트랜지스터(121)의 게이트 전위 Vg는 오프셋 전압 Vofs로부터 신호 전위 Vin으로 변화되고, 축적 캐패시터(120)에 신호 전위 Vin에 대응하는 정보가 기입된다.
<이동도 보정에의 대응에 대하여>
또한, 발광 기간 L의 개시를 규정하는 주사 구동 펄스 DS를 액티브 H로 하는 타이밍 t68을 신호 기입 기간 K 내에 설정하면(t68 :도면 중의 점선을 참조), 축적 캐패시터(120)에 신호 전위 Vin의 정보를 기입하고나서, 혹은 축적 캐패시터(120)에 신호 전위 Vin의 정보를 기입함과 동시에, 샘플링 트랜지스터(125)를 온시킨 상태로 발광 제어 트랜지스터(122)를 온시키게 된다. 따라서, 신호 전위 Vin의 정보를 축적 캐패시터(120)에 기입하면서, 구동 트랜지스터(121)에 드레인 전류를 흘릴 수 있고, 구동 트랜지스터(121)의 이동도에 대한 보정분을 축적 캐패시터(120)에 기입되는 구동 신호에 추가로 기입하는 이동도 보정을 행할 수 있다.
즉, 신호 기입 기간 K가 종료하는 타이밍 t67WS보다 전에 주사 구동 펄스 DS를 액티브 H로 하고 발광 제어 트랜지스터(122)를 온시킨다. 이에 의해, 구동 트 랜지스터(121)의 드레인단 D가 발광 제어 트랜지스터(122)를 통하여 제1 전원 전위 Vc1에 접속되므로, 화소 회로 P는 비발광 기간으로부터 발광 기간으로 진행한다.
이와 같이, 샘플링 트랜지스터(125)가 아직 온 상태이며 또한 발광 제어 트랜지스터(122)가 온 상태에 들어간 기간 t68μ~t67WS에서, 구동 트랜지스터(121)의 이동도 보정을 행한다. 기입 구동 펄스 WS와 주사 구동 펄스 DS의 액티브 기간의 오버랩하는 기간(이동도 보정 기간이라고 칭함)을 조정함으로써, 각 화소의 구동 트랜지스터(121)의 이동도의 보정을 최적화하는 것이다. 즉, 신호 기입 기간의 뒷부분과 발광 기간의 선두 부분이 겹치는 기간 t68μ~t67WS에서 이동도 보정을 적절하게 실행한다.
이 이동도 보정을 실행하는 발광 기간의 선두에서는, 유기 EL 소자(127)는 실제로는 역바이어스 상태에 있으므로 발광하는 일은 없다. 이 이동도 보정 기간 t68μ~t67WS에서는, 구동 트랜지스터(121)의 게이트단 G가 영상 신호 Vsig(상세하게는 신호 전위 Vin)에 대응하는 전위에 고정된 상태에서, 구동 트랜지스터(121)에 구동 전류 Ids가 흐른다.
여기서, "Vofs-Vth<VthEL"로 설정해 둠으로써, 유기 EL 소자(127)는 역바이어스 상태에 놓이기 때문에, 다이오드 특성이 아니라 단순한 용량 특성을 나타내게 된다. 따라서 구동 트랜지스터(121)에 흐르는 구동 전류 Ids는 축적 캐패시터(120)의 용량값 Cs와 유기 EL 소자(127)의 기생 용량(등가 용량) Cel의 용량값 Cel의 양자를 결합한 용량 "C=Cs+Cel"에 기입되어 간다. 이에 의해 구동 트랜지스터(121)의 소스 전위 Vs는 상승해 간다. 이 상승분을 ΔV로 한다.
상승분 ΔV, 즉 이동도 보정 파라미터인 부귀환량 ΔV는 결국, 축적 캐패시터(120)에 유지된 게이트 소스간 전압 Vgs로부터 차감되게 되므로, 부귀환을 건 것으로 된다. 이와 같이, 구동 트랜지스터(121)의 구동 전류 Ids를 마찬가지로 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs로 부귀환시킴으로써, 이동도 μ를 보정하는 것이 가능이다. 또한, 부귀환량 ΔV는 이동도 보정 기간 t68μ~t67WS의 시간 폭을 조정함으로써 최적화 가능이다.
영상 신호 Vsig가 높을수록 구동 전류 Ids는 커지고, ΔV의 절대값도 커진다. 따라서 발광 휘도 레벨에 따른 이동도 보정을 행할 수 있다. 또한, 이동도가 높은 구동 트랜지스터(121)와 낮은 구동 트랜지스터(121)를 생각한 경우, 영상 신호 Vsig를 일정하게 하면, 구동 트랜지스터(121)의 이동도 μ가 클수록 ΔV의 절대값도 커진다.
환언하면, 이동도 보정 기간에 이동도가 높은 구동 트랜지스터(121)는 낮은 구동 트랜지스터(121)에 대하여 소스 전위가 크게 상승한다. 또한, 소스 전위가 크게 상승할수록 게이트와 소스간의 전위차가 작아져 전류가 흐르기 어렵게 되도록 부귀환이 걸린다. 이동도 이 클수록 부귀환량 ΔV가 커지므로, 화소마다의 이동도 μ의 변동을 제거하는 것이 가능하다. 이동도가 다른 구동 트랜지스터(121)라도, 동일한 구동 전류 Ids를 유기 EL 소자(127)에 흘릴 수 있다. 이동도 보정 기간을 조정함으로써, 그 부귀환량 ΔV의 크기를 최적인 상태로 설정할 수 있다.
이동도 보정 후의 발광 기간 L에서는, 구동 트랜지스터(121)의 게이트단 G는 영상 신호선(106HS)으로부터 분리되므로, 구동 트랜지스터(121)의 게이트단 G에의 신호 전위 Vin의 인가가 해제되고, 구동 트랜지스터(121)의 게이트 전위 Vg는 상승 가능하게 된다. 이 때, 구동 트랜지스터(121)에 흐르는 구동 전류 Ids는 유기 EL 소자(127)에 흐르고, 유기 EL 소자(127)의 애노드 전위는 구동 전류 Ids에 따라서 상승한다. 이 상승분을 Vel로 한다. 이 때, 구동 트랜지스터(121)의 게이트 소스간 전압 Vgs는 축적 캐패시터(120)에 의한 효과에 따라 일정하므로, 구동 트랜지스터(121)는, 일정 전류(구동 전류 Ids)를 유기 EL 소자(127)에 흘린다. 그 결과, 전압 강하가 발생하고, 유기 EL 소자(127)의 애노드단 A의 전위 Vel(=노드 ND121의 전위)은, 유기 EL 소자(127)에 구동 전류 Ids라고 하는 전류가 흐를 수 있는 전압까지 상승한다. 그 사이, 축적 캐패시터(120)에 축적된 게이트 소스간 전압 Vgs는 "Vsig+Vth-ΔV"의 값을 유지한다.
결국, 소스 전위 Vs의 상승에 수반하여, 유기 EL 소자(127)의 역바이어스 상태는 해소되므로, 구동 전류 Ids의 유입에 의해 유기 EL 소자(127)는 실제로 발광을 개시한다. 이 때의 유기 EL 소자(127)의 애노드 전위의 상승(Vel)은, 구동 트랜지스터(121)의 소스 전위 Vs의 상승으로밖에 되지 않고, 구동 트랜지스터(121)의 소스 전위 Vs는, "-Vth+ΔV+Vel"로 된다.
발광 시의 구동 전류 Ids 대 게이트 전압 Vgs의 관계는, 이전의 트랜지스터 특성을 표현한 수학식 1의 Vgs에 "Vsig+Vth-ΔV"를 대입함으로써, 수학식 3과 같이 표현할 수 있다.
Figure 112008012602496-PAT00003
수학식 3에서, k=(1/2)(W/L)Cox이다. 이 수학식 3으로부터, 임계값 전압 Vth의 항이 제거되어 있고, 유기 EL 소자(127)에 공급되는 구동 전류 Ids는 구동 트랜지스터(121)의 임계값 전압 Vth에 의존하지 않는 것을 알 수 있다. 기본적으로 구동 전류 Ids는 영상 신호의 신호 전압 Vsig에 의해 결정된다. 환언하면, 유기 EL 소자(127)는 영상 신호 Vsig에 따른 휘도로 발광하게 된다. 그 때, 영상 신호 Vsig는 귀환량 ΔV로 보정되어 있다. 이 보정량 ΔV는 정확히 수학식 3의 계수부에 위치하는 이동도 μ의 효과를 상쇄시키도록 기능한다. 따라서, 구동 전류 Ids는 실질적으로 영상 신호 Vsig(신호 전위 Vin)에만 의존하게 된다.
그 때, 신호 전위 Vin은 귀환량 ΔV로 보정되어 있다. 이 보정량 ΔV는 정확히 수학식 3의 계수부에 위치하는 이동도 μ의 효과를 상쇄시키도록 기능한다. 따라서, 구동 전류 Ids는 실질적으로 신호 전위 Vin에만 의존하게 된다. 구동 전류 Ids는 임계값 전압 Vth에 의존하지 않으므로, 임계값 전압 Vth가 제조 프로세스에 의해 변동해도, 드레인 소스간의 구동 전류 Ids는 변동하지 않고, 유기 EL 소자(127)의 발광 휘도도 변동하지 않는다.
이동도 보정 회로를 구성하도록 함으로써, 오프셋 전압 Vofs와 신호 전위 Vin으로 이루어지는 1수평 기간의 신호 전위 Vin의 기간 내에서, 샘플링 트랜지스터(125)에 의한 영상 신호 Vsig의 기입 동작과 연동한 발광 제어 트랜지스터(122) 에 의한 이동도 보정 기간에서의 작용에 의해, 구동 트랜지스터(121)의 캐리어 이동도 μ를 반영시킨 게이트 소스간 전위 Vgs로서, 해당 캐리어 이동도의 변동의 영향을 받지 않는 일정 전류 Ids를 흘릴 수 있기 때문에, 입력 화소 신호에 대응하는 안정된 계조로 표시할 수 있어, 고화질의 화상을 얻을 수 있다.
이상, 본 발명에 대하여 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위에서 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있고, 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.
또한, 상기한 실시 형태는, 청구항에 따른 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다. 전술한 실시 형태에는 여러 가지의 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러 가지의 발명을 추출할 수 있다. 실시 형태에 설명되는 전체 구성 요건으로부터 몇 가지의 구성 요건이 삭제되어도, 효과가 얻어지는 한에서, 이 몇 가지의 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
<화소 회로 및 구동 타이밍의 변형예>
예를 들면, 회로 이론상은 「쌍대(duality) 이론」이 성립하므로, 화소 회로 P에 대해서는, 이 관점으로부터의 변형을 가할 수 있다. 이 경우, 도시를 생략하지만, 우선, 도 2에 도시한 4TR 구성의 화소 회로 P가 n채널형의 구동 트랜지스터(121)를 이용하여 구성하고 있는 것에 대하여, p채널형의 구동 트랜지스터(이하 p형 구동 트랜지스터(121p)라고 칭함)를 이용하여 화소 회로 P를 구성한다. 이것에 맞추어, 그 밖의 트랜지스터(122, 124, 125)도 액티브 L의 구동 펄스가 공급되는 p채널형으로 하고, 또한 영상 신호 Vsig의 신호 전위 Vin의 극성이나 전원 전압의 대소 관계를 역전시키는 등, 쌍대의 이론에 따른 변경을 가한다.
이러한 쌍대의 이론을 적용하여 트랜지스터를 p형으로 한 변형예의 유기 EL 표시 장치에서도, 전술한 n형으로 한 기본예의 유기 EL 표시 장치와 마찬가지로, 샘플링 트랜지스터(125)의 온 기간에 의해 임계값 보정 기간을 규정하도록 제어함으로써, 임계값 보정에 수반하는 셰이딩(shading) 현상을 방지할 수 있다. 물론, 주사 구동 펄스 DS의 게이트 커플링에 의한 셰이딩을 회피할 수 있으므로, 임계값 보정 기간에도 발광 제어 트랜지스터를 선형 영역에서 동작시킬 수 있어, 구동 주사부의 사양을 복잡하게 하지 않아도 된다.
또한, 여기서 설명한 변형예는, 도 2에 도시한 4TR 구성에 대하여 「쌍대의 이론」에 따른 변경을 가한 것이지만, 회로 변경의 방법은 이것에 한정되는 것이 아니다. 예를 들면, 도 2에 도시한 4TR 구성에 대하여, 발광 제어 트랜지스터(122)만을 p채널형으로 할 수도 있고, 혹은 샘플링 트랜지스터(125)만을 p채널형으로 할 수도 있다. 마찬가지의 것은, 도 2에 도시한 4TR 구성에 대하여 「쌍대의 이론」에 따른 변경을 가한 것에 대하여 다시, 발광 제어 트랜지스터(122)만을 n채널형으로 할 수도 있고, 혹은 샘플링 트랜지스터(125)만을 n채널형으로 할 수도 있다. 어쨌든, 구동 트랜지스터(121)에 관해서는 임계값 보정 동작 시에, 샘플링 트랜지스터의 온 기간에 의해 임계값 보정 기간을 규정하도록 제어하는 것이면 되는 것이다.
당업자는 부가된 특허청구범위 또는 그 균등물의 범주내에서 설계 조건 및 여러 팩터에 따라 다양한 수정, 조합, 서브 조합 및 변경이 행해질 수 있다는 것을 알 수 있다.
도 1은 본 발명에 따른 표시 장치의 일 실시예인 액티브 매트릭스형 표시 장치의 구성의 개략을 도시하는 블록도.
도 2는 본 실시예의 화소 회로의 일례를 도시하는 도면.
도 3a는 유기 EL 소자나 구동 트랜지스터의 동작점을 설명하는 도면이고, 도 3b ~ 도 3d는 유기 EL 소자나 구동 트랜지스터의 특성 변동이 구동 전류 Ids에 미치는 영향을 설명하는 도면.
도 4는 본 실시예의 화소 회로에서의 비교예의 동작을 설명하는 타이밍차트.
도 5는 도 4에 도시한 비교예의 구동 타이밍에서의 임계값 보정 동작에 의한 폐해에 대하여 설명하는 도면.
도 6은 본 실시예의 화소 회로의 구동 타이밍을 설명하는 타이밍차트.
도 7a 및 7b는 도 6에 도시한 본 실시예의 구동 타이밍에서의 복수회에 걸친 임계값 보정 기간의 일부를 확대하여 도시한 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유기 EL 표시 장치
101 : 기판
102 : 화소 어레이부
103 : 수직 구동부
104 : 기입 주사부
104WS : 기입 주사선
105 : 구동 주사부
106 : 수평 구동부
106HS : 영상 신호선
109 : 제어부
115 : 임계값&이동도 보정 주사부
115AZ : 임계값&이동도 보정 주사선
120 : 축적 캐패시터
121 : 구동 트랜지스터
122 : 발광 제어 트랜지스터
124 : 검지 트랜지스터
125 : 샘플링 트랜지스터
127 : 유기 EL 소자
AZ : 임계값&이동도 보정 펄스
Cel : 유기 EL 소자의 기생 용량
DS : 주사 구동 펄스
P : 화소 회로
Vsig : 영상 신호
WS : 기입 구동 펄스

Claims (8)

  1. 행렬 형상으로 배치된 화소 회로를 포함하는 화소 어레이부로서, 상기 화소 회로 각각이, 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 트랜지스터의 출력단에 접속된 전기 광학 소자, 영상 신호의 신호 전위에 따른 정보를 축적하는 축적 캐패시터, 상기 신호 전위에 따른 정보를 상기 축적 캐패시터에 기입하는 샘플링 트랜지스터, 및 상기 구동 트랜지스터의 전원 공급단과 전원선 사이에 배치되어 상기 전기 광학 소자의 발광 기간을 조정하는 발광 제어 트랜지스터를 포함하고, 상기 구동 트랜지스터가 상기 축적 캐패시터에 축적된 정보에 기초하여 구동 전류를 생성하여 상기 전기 광학 소자에 흘림으로써 해당 전기 광학 소자가 발광하도록 하는 화소 어레이부와,
    상기 샘플링 트랜지스터를 순차적으로 제어함으로써 상기 화소 회로를 선순차(line-sequential) 주사하여 1행분의 각 축적 캐패시터에 영상 신호의 신호 전위에 따른 정보를 기입하기 위한 기입 주사 펄스를 상기 샘플링 트랜지스터에 출력하는 기입 주사부, 및 상기 샘플링 트랜지스터에 의한 신호 전위의 기입 동작에 따라 1행분의 영상 신호를 영상 신호선에 공급하는 수평 구동부를 포함하는 제어부를 구비하며,
    상기 제어부는, 상기 구동 트랜지스터의 임계값 전압에 대응하는 전압을 상기 축적 캐패시터에 축적하기 위한 임계값 보정 동작용의 고정 전위가 상기 구동 트랜지스터의 제어 입력단에 공급되도록 제어함과 함께, 상기 임계값 보정 동작을 시분할로 복수회 반복함으로써, 상기 축적 캐패시터의 양단 전압을 상기 구동 트랜지스터의 임계값 전압으로 설정할 때에, 상기 제어부는 복수회에 걸친 상기 임계값 보정 동작의 기간 동안, 상기 고정 전위가 공급되는 기간에, 상기 발광 제어 트랜지스터와 상기 샘플링 트랜지스터를 연동하여 도통 상태로 절환하여 각 회의 상기 임계값 보정 동작을 하도록 제어하는 표시 장치.
  2. 제1항에 있어서,
    상기 수평 구동부는, 수평 주사 기간의 일부에서 상기 영상 신호에 상기 임계값 보정 동작용의 고정 전위를 출력하는 표시 장치.
  3. 제1항에 있어서,
    상기 제어부는, 상기 임계값 보정 동작 이전에, 상기 축적 캐패시터의 양단 전압이 상기 구동 트랜지스터의 임계값 전압 이상으로 되도록 설정하는, 상기 임계값 보정 동작용의 준비 동작을 행하도록 제어하는 표시 장치.
  4. 제3항에 있어서,
    상기 화소 회로는, 상기 축적 캐패시터가 상기 구동 트랜지스터의 제어 입력단과 상기 출력단 사이에 배치되고, 상기 구동 트랜지스터, 상기 샘플링 트랜지스터, 및 상기 발광 제어 트랜지스터 이외에, 상기 축적 캐패시터의 양단 전압이 상기 구동 트랜지스터의 임계값 전압 이상으로 되도록 설정하기 위한 기준 전위와 상 기 구동 트랜지스터의 상기 출력단 사이에 배치된 스위치 트랜지스터를 갖고,
    상기 제어부는, 상기 임계값 보정 동작용의 준비 동작 동안 상기 스위치 트랜지스터를 도통 상태로 하는 표시 장치.
  5. 제1항에 있어서,
    상기 제어부는, 상기 임계값 보정 동작 후, 상기 구동 트랜지스터의 이동도에 대한 보정분을 상기 축적 캐패시터에 기입되는 정보에 부가하기 위한 이동도 보정 동작을 행하도록 제어하는 표시 장치.
  6. 제1항에 있어서,
    상기 제어부는, 상기 축적 캐패시터에 상기 신호 전위에 대응하는 정보가 기입된 시점에서 상기 샘플링 트랜지스터를 비도통 상태로 설정하여 상기 구동 트랜지스터의 상기 제어 입력단으로의 상기 영상 신호의 공급을 정지시키고, 해당 구동 트랜지스터의 상기 출력단의 전위 변동에 상기 제어 입력단의 전위가 연동하는 동작을 가능하게 하는 표시 장치.
  7. 화소 회로의 구동 방법으로서,
    상기 화소 회로는, 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 트랜지스터의 출력단에 접속된 전기 광학 소자, 영상 신호의 신호 전위에 따른 정보를 보유하는 축적 캐패시터, 상기 신호 전위에 따른 정보를 상기 축적 캐패시터에 기 입하는 샘플링 트랜지스터, 및 상기 구동 트랜지스터의 전원 공급단과 전원선 사이에 배치되어 상기 전기 광학 소자의 발광 기간을 조정하는 발광 제어 트랜지스터를 구비하며, 상기 구동 트랜지스터는, 상기 축적 캐패시터에 유지된 정보에 기초하여 구동 전류를 생성하여 상기 전기 광학 소자에 흘림으로써 해당 전기 광학 소자가 발광하도록 하고,
    상기 제어부는, 상기 구동 트랜지스터의 임계값 전압에 대응하는 전압을 상기 축적 캐패시터에 축적하기 위한 임계값 보정 동작용의 고정 전위가 상기 구동 트랜지스터의 제어 입력단에 공급되도록 제어함과 함께,
    상기 임계값 보정 동작을 시분할로 복수회 반복함으로써, 상기 축적 캐패시터의 양단 전압을 상기 구동 트랜지스터의 임계값 전압으로 설정할 때에, 상기 제어부는 복수회에 걸친 상기 임계값 보정 동작의 기간 동안, 상기 고정 전위가 공급되는 기간에, 상기 발광 제어 트랜지스터와 상기 샘플링 트랜지스터를 연동하여 도통 상태로 절환하여 각 회의 상기 임계값 보정 동작을 하도록 제어하는 구동 방법.
  8. 행렬 형상으로 배치된 화소 회로를 포함하는 화소 어레이 수단으로서, 상기 화소 회로 각각이, 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 트랜지스터의 출력단에 접속된 전기 광학 소자, 영상 신호의 신호 전위에 따른 정보를 축적하는 축적 캐패시터, 상기 신호 전위에 따른 정보를 상기 축적 캐패시터에 기입하는 샘플링 트랜지스터, 및 상기 구동 트랜지스터의 전원 공급단과 전원선 사이에 배치되어 상기 전기 광학 소자의 발광 기간을 조정하는 발광 제어 트랜지스터를 포함하 고, 상기 구동 트랜지스터가 상기 축적 캐패시터에 축적된 정보에 기초하여 구동 전류를 생성하여 상기 전기 광학 소자에 흘림으로써 해당 전기 광학 소자가 발광하도록 하는 화소 어레이 수단과,
    상기 샘플링 트랜지스터를 순차적으로 제어함으로써 상기 화소 회로를 선순차(line-sequential) 주사하여 1행분의 각 축적 캐패시터에 영상 신호의 신호 전위에 따른 정보를 기입하기 위한 기입 주사 펄스를 상기 샘플링 트랜지스터에 출력하는 기입 주사부, 및 상기 샘플링 트랜지스터에 의한 신호 전위의 기입 동작에 따라 1행분의 영상 신호를 영상 신호선에 공급하는 수평 구동부를 포함하는 제어 수단을 구비하며,
    상기 제어 수단은, 상기 구동 트랜지스터의 임계값 전압에 대응하는 전압을 상기 축적 캐패시터에 축적하기 위한 임계값 보정 동작용의 고정 전위가 상기 구동 트랜지스터의 제어 입력단에 공급되도록 제어함과 함께, 상기 임계값 보정 동작을 시분할로 복수회 반복함으로써, 상기 축적 캐패시터의 양단 전압을 상기 구동 트랜지스터의 임계값 전압으로 설정할 때에, 상기 제어 수단은 복수회에 걸친 상기 임계값 보정 동작의 기간 동안, 상기 고정 전위가 공급되는 기간에, 상기 발광 제어 트랜지스터와 상기 샘플링 트랜지스터를 연동하여 도통 상태로 절환하여 각 회의 상기 임계값 보정 동작을 하도록 제어하는 표시 장치.
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