JP2014099595A - 半導体装置 - Google Patents

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Abstract

【課題】微細化され、電界効果移動度が向上したトランジスタを有する半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極に接して設けられたゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と対向する酸化物積層膜と、を含むトランジスタを有し、酸化物積層膜は、少なくとも複数の酸化物膜の積層を有し、複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、ゲート絶縁膜の厚さは、チャネル形成領域を有する酸化物膜の厚さよりも大きい半導体装置である。
【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
シリコン基板に形成される金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）は集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。
これまで、シリコン半導体を用いたＭＯＳＦＥＴでは、素子特性を向上させるため、微細化が進められてきた。ＭＯＳＦＥＴのチャネル長が短くなると、遮断周波数ｆが向上するため、動作速度を向上させることができる。また、ＭＯＳＦＥＴの集積度が向上する。
しかしながら、ＭＯＳＦＥＴのチャネル長が短くなるに伴い、パンチスルー現象や、しきい値電圧が変動するなど、いわゆる短チャネル効果が引き起こされるという問題があった。
短チャネル効果に対しては、様々な対策がなされている。例えば、ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけることができるため、ゲート電極によるチャネル領域への支配が強まり、上記短チャネル効果を抑制することが可能となる。よって、短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な技術として用いられている。
しかし、ゲート絶縁膜を薄膜化（例えば３ｎｍ以下）すると、ゲート絶縁膜を通過するトンネル電流の発生が問題となる。この問題を解決するために、ゲート絶縁膜材料として酸化シリコンの代わりに、より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、ハフニウム酸化物）を用いる試みが研究されている（例えば、特許文献１及び特許文献２参照）。ｈｉｇｈ−ｋ材料を用いることによって、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な酸化シリコン換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）を減少させる（例えば、３ｎｍ以下）ことができる。
また、一般的には、ＭＯＳＦＥＴのチャネル形成領域全体に浅くリンやボロンなどの不純物元素を微量に添加するというチャネルドープという対策もなされている（例えば、特許文献３参照）。
特開２００１−２７４３７８号公報 特開２００６−２５３４４０号公報 特開平４−２０６９７１号
以上のように、短チャネル効果に対して様々な対策がなされているが、これらの対策によって新たな問題も生じている。
例えば、上記のチャネルドープでは、意図的に添加された不純物元素によってキャリアの移動が阻害され、キャリアの移動度が大幅に低下してしまうという欠点を有している。これにより、ＭＯＳＦＥＴの電界効果移動度が大幅に低下するという問題がある。
上記問題に鑑み、本発明の一態様では、微細化され、電界効果移動度が向上したトランジスタを有する半導体装置を提供することを課題の一とする。
本発明の一態様は、チャネル形成領域を含む酸化物半導体膜の積層膜と、ゲート絶縁膜と、ゲート電極層とを含むトランジスタを有し、トランジスタのチャネル長が短く、ゲート絶縁膜の膜厚は、酸化物積層膜におけるチャネルが形成される領域の酸化物膜の膜厚よりも大きい、半導体装置である。
本発明の一態様は、ゲート電極と、ゲート電極に接して設けられたゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と対向する酸化物積層膜と、を含むトランジスタを有し、酸化物積層膜は、少なくとも複数の酸化物膜の積層を有し、複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、ゲート絶縁膜の厚さは、チャネル形成領域を有する酸化物膜の厚さよりも大きいことを特徴とする半導体装置である。
本発明の一態様は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体膜の積層膜にチャネルが形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
上記問題に鑑み、本発明の一態様では、微細化され、電界効果移動度が向上したトランジスタを有する半導体装置を提供することを課題の一とする。
半導体装置の一態様を説明する平面図及び断面図。 酸化物積層膜のバンド構造を説明する図。 酸化物積層膜のバンド構造を説明する図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の一態様を説明する断面図。 メモリセルアレイを示す回路図及びメモリを示す図。 半導体装置の回路図、電気特性を示す図、及び断面図。 半導体装置の回路図、電気特性を示す図、及び断面図。 ＣＰＵの構成を示すブロック図。 マイクロコンピュータの構成を示すブロック図。 不揮発性記憶素子の構成を示す図。 レジスタの回路構成を示す図。 マイクロコンピュータの動作を示す図。 電気機器を説明する図。 半導体装置の模式図。 トランジスタの断面ＳＴＥＭ写真。 トランジスタの電気特性を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１を用いて説明する。本実施の形態では、半導体装置の一例として酸化物積層膜を有するトランジスタを示す。
トランジスタは、トップゲート構造及びボトムゲート構造であってもよく、チャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート構造でもよい。また、チャネル形成領域上に保護膜が設けられたチャネル保護型のトランジスタであってもよい。
図１（Ａ）及び（Ｂ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一例である。図１（Ａ）は、トランジスタ４４０の平面図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２における断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ４４０の構成要素の一部を省略して図示している。
チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ４４０は、絶縁膜４０２が設けられた絶縁表面を有する基板４０１上に、酸化物積層膜４１４と、酸化物積層膜４１４に接して設けられたソース電極４１６ａ及びドレイン電極４１６ｂと、酸化物積層膜４１４、ソース電極４１６ａ、及びドレイン電極４１６ｂ上に設けられたゲート絶縁膜４０７と、ゲート絶縁膜４０７を介して酸化物積層膜４１４と重なるゲート電極４１８と、を有する。図１（Ｂ）では、トランジスタ４４０を覆うように、絶縁膜４１０を設けている。
図１（Ｂ）に示すように、酸化物積層膜４１４は、酸化物半導体膜の積層膜で構成される。例えば、酸化物膜４０４ａ、酸化物膜４０４ｂ、及び酸化物膜４０４ｃの３層が順に積層された構造を有する。
また、ソース電極４１６ａ及びドレイン電極４１６ｂは、積層構造を有している。ソース電極４１６ａは、導電層４０５ａと導電層４０６ａの積層構造であり、ドレイン電極４１６ｂは、導電層４０５ｂ及び導電層４０６ｂの積層構造である。また、ゲート電極４１８は、導電層４０８及び導電層４０９の積層構造である。
トランジスタ４４０は、トランジスタのチャネル長Ｌが短く、ゲート絶縁膜４０７の膜厚は、酸化物積層膜におけるチャネルが形成される領域の膜厚、つまり酸化物膜４０４ｂの膜厚よりも大きい。
本明細書等において、酸化物積層膜４１４が、ゲート電極４１８と重なる酸化物積層膜４１４の領域において、ソース電極４１６ａとドレイン電極４１６ｂとの間隔（具体的には、導電層４０６ａと導電層４０６ｂとの間隔）をチャネル長Ｌという。本発明の一態様では、チャネル長Ｌは、５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。
ここで、酸化物積層膜に形成されるチャネル形成領域と、チャネルについて説明する。
図１６（Ａ）にトランジスタ４４０の酸化物積層膜４１４を拡大した模式図を示す。なお、図１においては、ゲート電極を積層構造で図示しているが、図１６（Ａ）においては、便宜上、単層構造とみなして図示している。
図１６（Ａ）に示すように、酸化物積層膜４１４において、ゲート電極４１８と重なり、かつソース電極とドレイン電極とに挟まれる領域（具体的には、導電層４０６ａと導電層４０６ｂとに挟まれる領域）をチャネル形成領域４５５という。また、チャネル４５６とは、チャネル形成領域４５５において、電流が主として流れる領域をいう。ここで、チャネル４５６は、チャネル形成領域４５５における酸化物膜４０４ｂとなる。
酸化物膜４０４ａの膜厚は、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物膜４０４ｂの膜厚は、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下とする。酸化物膜４０４ｃの膜厚は、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。よって、酸化物積層膜４１４の膜厚は、９ｎｍ以上４００ｎｍ以下、好ましくは２０ｎｍ以上４０ｎｍ以下とする。
本発明の一態様においては、ゲート絶縁膜４０７の膜厚ｄＧＩは、少なくとも酸化物膜４０４ｂの膜厚ｄＳ２よりも大きければよい。よって、ゲート絶縁膜４０７の膜厚ｄＧＩは、酸化物膜４０４ｂの膜厚ｄＳ２によって決定される。ゲート絶縁膜４０７は、酸化シリコン膜で換算した膜厚で、例えば、５ｎｍ以上５０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。もちろん、２００ｎｍを超えていてもよい。
なお、ボトムゲート型のトランジスタの場合には、図１６（Ｂ）に示すような模式図となる。
図１６（Ｂ）に示すように、ボトムゲート型のトランジスタ１１０の場合には、ゲート電極１０１上に、ゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２上に、酸化物膜１０３ａ、酸化物膜１０３ｂ、酸化物膜１０３ｃが順に積層された酸化物積層膜１１３が設けられ、酸化物積層膜１１３に接して、ソース電極１０４ａ及びドレイン電極１０４ｂが設けられる。
図１６（Ｂ）に示すように、酸化物積層膜１１３において、ゲート電極１０１と重なり、かつソース電極１０４ａとドレイン電極１０４ｂとに挟まれる領域をチャネル形成領域１０５という。また、チャネル１０６とは、チャネル形成領域１０５において、電流が主として流れる領域をいう。ここで、チャネル１０６は、チャネル形成領域１０５における酸化物膜１０３ｂとなる。
ゲート絶縁膜１０２の膜厚ｄＧＩは、少なくとも酸化物膜１０３ｂの膜厚ｄＳ２よりも大きければよい。よって、ゲート絶縁膜１０２の膜厚ｄＧＩは、酸化物膜１０３ｂの膜厚ｄＳ２によって決定される。ゲート絶縁膜１０２は、酸化シリコン膜で換算した膜厚で、例えば、５ｎｍ以上５０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。もちろん、２００ｎｍを超えていてもよい。
次に、酸化物積層膜４１４について詳細に説明する。
また、酸化物膜４０４ａは、酸化物膜４０４ｂを構成する元素一種または二種以上から構成される。酸化物膜４０４ａは、酸化物膜４０４ｂよりも伝導帯下端のエネルギーが０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ａが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ａとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成されてしまい、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物膜４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、酸化物膜４０４ｃは、酸化物膜４０４ｂを構成する元素一種または二種以上から構成される。酸化物膜４０４ｃは、酸化物膜４０４ｂよりも伝導帯下端のエネルギーが０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。なお、酸化物膜４０４ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極４１８に電界を印加すると、酸化物積層膜４１４のうち、伝導帯下端のエネルギーが小さい酸化物膜４０４ｂにチャネルが形成される。すなわち、酸化物膜４０４ｂとゲート絶縁膜４０７との間に酸化物膜４０４ｃを有することによって、トランジスタのチャネルをゲート絶縁膜４０７と接しない酸化物膜４０４ｂに形成することができる。また、酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ｃが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ｃとの界面において、界面散乱が起こりにくい。従って、該界面において、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
なお、酸化物膜４０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物膜４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
例えば、酸化物膜４０４ａおよび酸化物膜４０４ｃは、酸化物膜４０４ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物膜４０４ｂよりも高い原子数比で含む酸化物膜とすればよい。具体的には、酸化物膜４０４ａおよび酸化物膜４０４ｃとして、酸化物膜４０４ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。即ち、酸化物膜４０４ａおよび酸化物膜４０４ｃは酸化物膜４０４ｂよりも酸素欠損が生じにくい酸化物膜である。
上記の関係を満たす酸化物膜４０４ａ、酸化物膜４０４ｂ、及び酸化物膜４０４ｃを選択することによって、伝導帯下端のエネルギーがウェル（井戸）型となる酸化物積層膜４１４を形成することができる。よって、酸化物積層膜４１４を用いたトランジスタにおいては、チャネルが酸化物膜４０４ｂに形成される。
酸化物膜４０４ａ、酸化物膜４０４ｂ、及び酸化物膜４０４ｃは、非晶質酸化物半導体膜、単結晶酸化物半導体膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜の他に、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜で構成されていてもよい。なお、ＣＡＡＣ−ＯＳについては、後の実施の形態で詳述する。
トランジスタ４４０において、酸化物膜４０４ｂは結晶部を含むＣＡＡＣ−ＯＳ膜とする場合、酸化物膜４０４ａ及び酸化物膜４０４ｃは、必ずしも結晶性を有していなくてもよく、非晶質酸化物膜であってもよい。例えば、酸化物膜４０４ａを非晶質酸化物膜とし、酸化物膜４０４ｂ及び酸化物膜４０４ｃをＣＡＡＣ−ＯＳ膜とする。チャネルが形成される酸化物膜４０４ｂを、ＣＡＡＣ−ＯＳとすることにより、トランジスタに安定した電気特性を付与することができる。
また、トランジスタ４４０において、ソース電極４１６ａ又はドレイン電極４１６ｂ（具体的には、導電層４０６ａ又は導電層４０６ｂ）と、ゲート電極４１８とが重なる酸化物積層膜４１４の領域のチャネル長Ｌ方向における長さ（図１（Ａ）に示すＬｏｖ）を小さくすることが好ましい。Ｌｏｖは、例えば、チャネル長Ｌの０％を超えて２０％未満、好ましくはチャネル長の５％以上１０％未満とする。このような構成とすることにより、ゲート電極４１８とドレイン電極４１６ｂとの間に形成される寄生容量を小さくすることができる。
また、酸化物積層膜４１４において、ソース電極４１６ａ及びドレイン電極４１６ｂ（具体的には、導電層４０５ａ及び導電層４０５ｂ）と接する領域が低抵抗化（ｎ型化）されることもある。図１（Ｂ）では、酸化物積層膜４１４において導電層４０５ａ及び導電層４０５ｂと接する領域を点線で示す。また、当該領域を、低抵抗領域４１５ａ及び低抵抗領域４１５ｂと呼ぶ。低抵抗領域４１５ａ及び低抵抗領域４１５ｂは、酸化物積層膜４１４において、導電層４０５ａ及び導電層４０５ｂと接する面から２ｎｍから５ｎｍの領域に形成される。導電層４０５ａ及び導電層４０５ｂの種類によっては、導電層４０５ａ及び導電層４０５ｂと酸化物積層膜４１４とが接した状態で加熱処理を行うと、導電層４０５ａ及び導電層４０５ｂが酸化物積層膜４１４の一部から酸素を奪ってしまう。酸化物積層膜４１４において、酸素が奪われた領域には酸素欠損が形成され、多数のキャリアが生成される。
低抵抗領域４１５ａ及び低抵抗領域４１５ｂは、ソース領域又はドレイン領域として機能する。このように、酸化物積層膜４１４が低抵抗領域４１５ａ及び低抵抗領域４１５ｂを含む場合、ゲート電極４１８と重なる領域において、低抵抗領域４１５ａと低抵抗領域４１５ｂとの間隔をチャネル長Ｌと呼んでもよい。
低抵抗領域４１５ａ及び低抵抗領域４１５ｂにおいて、酸化物積層膜４１４と、ソース電極４１６ａ及びドレイン電極４１６ｂとを電気的に接続させることによって、酸化物積層膜４１４と、ソース電極４１６ａ及びドレイン電極４１６ｂとの接触抵抗を低減することができる。また、低抵抗領域４１５ａと、低抵抗領域４１５ｂとの間に形成されるチャネルに加わる電界を緩和させることができる。
また、酸化物積層膜４１４において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物積層膜４１４中の不純物濃度を低減するためには、近接するゲート絶縁膜４０７および絶縁膜４０２中の不純物濃度も低減することが好ましい。例えば、酸化物積層膜４１４中でシリコンは、不純物準位を形成してしまう。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。
よって、各酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、トランジスタのチャネルが形成される酸化物積層膜４１４において、少なくとも酸化物膜４０４ｂは、酸化物膜４０４ｂ中の不純物濃度が低減され、なおかつ酸素欠損が低減されることにより高純度化されたものであることが好ましい。高純度化された酸化物膜４０４ｂは、ｉ型（真性半導体）又はｉ型に限りなく近い。また、ｉ型に限りなく近い酸化物膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。
上述の酸化物膜をチャネル形成領域に用いたトランジスタは、トランジスタのオフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。高純度化された酸化物膜を用いることにより、トランジスタのオフ電流密度を、８５℃において、１ｚＡ／μｍ未満、好ましくは１ｙＡ／μｍ未満とすることができる。
以上、説明したとおり、本明細書等に開示する酸化物積層膜４１４を構成する酸化物膜４０４ａ乃至酸化物膜４０４ｃは、特異な物性を有する酸化物半導体膜であり、シリコン半導体とは、まったく異なる半導体である。表１に、シリコン半導体を用いたＭＯＳＦＥＴと、酸化物積層膜４１４を用いたＭＯＳＦＥＴとを比較した表を示す。なお、表１では、シリコン半導体を用いたｎ型のＭＯＳＦＥＴを、Ｓｉ（ｎＭＯＳ）と示し、酸化物積層膜４１４を用いたｎ型のＭＯＳＦＥＴを、ＯＳ（ｎＭＯＳ）と示す。
前述したように、シリコンを用いるＭＯＳＦＥＴでは、微細化するに伴い、短チャネル効果が生じてしまう。そこで、ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけることができるため、ゲート電極層によるチャネル領域への支配が強まり、短チャネル効果を抑制することが可能となる。よって、ＭＯＳＦＥＴの動作速度及び集積度の向上、及び短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な技術として用いられている。
ゲート絶縁膜の薄膜化（例えば、３ｎｍ以下）は、短チャネル効果の抑制には効果的であるが、ゲート絶縁膜を通過するトンネル電流が発生する。つまり、シリコンを用いるＭＯＳＦＥＴでは、酸化シリコンを含む絶縁膜（酸化シリコン膜、窒素を含む酸化シリコン膜）等のゲート絶縁膜を薄膜化しないと空乏層が広がりにくくなるため高速駆動化が困難となり、ゲート絶縁膜を薄膜化するとトンネル電流が生じる。よって、ゲート絶縁膜を薄膜化せずに、酸化シリコンを含む絶縁膜（例えば、比誘電率３．８〜４．１）より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、比誘電率２０〜３０程度）を用いて、高速駆動と信頼性の確保を図っている。
これに対し、酸化物積層膜４１４を構成する酸化物膜４０４ａ乃至酸化物膜４０４ｃは、少数キャリアが少ない。そのため、酸化物積層膜４１４を用いたＭＯＳＦＥＴは、空乏層が大きく広がりやすくなる。従って、ゲート絶縁膜に高い誘電率を有するｈｉｇｈ−ｋ材料を用いることなく、酸化シリコン膜で換算した膜厚で５ｎｍ以上５０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下の絶縁膜を用いることができる。上記換算膜厚の絶縁膜を用いても、酸化物積層膜の空乏層は大きく広がるために、ＭＯＳＦＥＴの高速動作が可能であり、かつトンネル電流も発生しないためリーク電流も生じず高信頼性も達成できる。さらに、ゲート絶縁膜の薄膜化による被覆不良などの形状不良も抑制できるため歩留まりや特性ばらつきも抑制できる。
また、上記の酸化物積層膜４１４を用いることにより、チャネルが酸化物膜４０４ｂに形成される、いわゆる埋め込みチャネル型のトランジスタとすることができる。埋め込みチャネル型のトランジスタは、キャリアが酸化物積層膜４１４とゲート絶縁膜４０７との界面を移動することなく、酸化物膜４０４ｂを移動するため、表面散乱によるキャリア移動度の低下がなく、表面チャネル型のトランジスタと比較して高い電界効果移動度が得られる。
また、上記の酸化物積層膜４１４を用いたＭＯＳＦＥＴでは、シリコンを用いたＭＯＳＦＥＴに必要であるチャネルドープ工程が不要である。また、酸化物積層膜４１４において、水素、シリコンなどの不純物が低減されている。これにより、キャリアの移動が阻害されることを防止されるため、酸化物積層膜４１４を用いたＭＯＳＦＥＴの電界効果移動度を向上させることができる。
シリコンを用いるＭＯＳＦＥＴでは、ＭＯＳＦＥＴを微細化しても、電源電圧を低下させることができないため、短チャネルのトランジスタのチャネル領域には、大きなドレイン電圧がかかることになる。これにより、高エネルギーを有する電子（いわゆるホットエレクトロン）が発生する。ホットエレクトロンがゲート絶縁膜中に注入されると、電荷のトラップ及び界面準位が発生し、しきい値電圧の変動やゲートリーク等のトランジスタの電気特性の劣化が生じる。このようなホットキャリアによる電気特性の劣化をホットキャリア劣化と呼ぶ。よって、バルクシリコンを用いるＭＯＳＦＥＴでは、ホットキャリア劣化を抑制するために、ドレイン領域における不純物濃度を低下させることで電界を緩和させるＬＤＤ構造を採用する必要がある。
これに対し、酸化物半導体膜は、エネルギーギャップが２．８ｅＶ〜３．２ｅＶであり、シリコンのエネルギーギャップ１．１ｅＶと比較すると非常に大きい。酸化物半導体膜の積層を用いたトランジスタは、アバランシェ降伏が生じにくいため、シリコンを用いたトランジスタと比べてホットキャリア劣化の耐性が高いといえる。よって、酸化物積層膜４１４において、ＬＤＤ構造を形成しなくてもよい。
以上のことから、酸化物積層膜を用いたトランジスタでは、微細化された場合であっても、電界効果移動度を向上させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、先の実施の形態で述べた酸化物半導体膜、当該酸化物半導体膜で構成される酸化物積層膜、酸化物積層膜の形成方法、及び酸化物積層膜のバンド構造について、図２及び図３を参照して説明する。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
次に、ＣＡＡＣ−ＯＳ膜の形成方法について説明する。
ＣＡＡＣ−ＯＳ膜は、バルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質酸化物膜以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物膜を平坦な表面に形成するために、酸化物膜の被形成面に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物膜の被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、被形成表の凹凸状態に合わせて適宜設定すればよい。
酸化物積層膜を構成する各酸化物膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。
ここでは、例えば、スパッタリング装置を用いて、各酸化物膜を形成する場合について説明する。
各酸化物膜を成膜する際に用いるスパッタリングガスは、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下、であるガスを用いることが好ましい。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。
また、スパッタリング用ターゲットとしてＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いる場合、例えばＩｎＯｘ粉末、ＧａＯｙ粉末、及びＺｎＯｚ粉末を２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、又は３：１：２のｍｏｌ数比で混合して形成したＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることが好ましい。ｘ、ｙ、及びｚは任意の正の数である。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、ターゲットを用いて基板上に酸化物膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物膜に含まれる不純物の濃度を低減できる。
酸化物積層膜のうちいずれかの酸化物膜としてＣＡＡＣ−ＯＳ膜を用いる場合、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、スパッタリング用ターゲットの結晶状態が基板に転写され、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を形成するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
以上により、ＣＡＡＣ−ＯＳ膜を形成することができる。
なお、先の実施の形態で説明した通り、酸化物積層膜は、ＣＡＡＣ−ＯＳ膜の他、非晶質酸化物膜、単結晶酸化物膜、及び多結晶酸化物膜で構成されている。
例えば、図１に示す酸化物積層膜４１４において、酸化物膜４０４ｂは、ＣＡＡＣ−ＯＳ膜である場合、酸化物膜４０４ａ及び酸化物膜４０４ｃは、必ずしも結晶性を有していなくてもよい。例えば、酸化物膜４０４ｂは、ＣＡＡＣ−ＯＳ膜とし、酸化物膜４０４ａ及び酸化物膜４０４ｃは、非晶質酸化物膜としてもよい。また、酸化物膜４０４ａは、非晶質酸化物膜とし、酸化物膜４０４ｂ及び酸化物膜４０４ｃはＣＡＡＣ−ＯＳ膜としてもよい。
酸化物膜の結晶性は、その下に形成された酸化物膜の結晶性に影響を受けることがある。例えば、ＣＡＡＣ−ＯＳ膜上に形成された酸化物膜は、ＣＡＡＣ−ＯＳ膜になりやすくなる。また、上述したように、表面の平坦性が高い酸化物膜上に、酸化物膜を形成することで、ＣＡＡＣ−ＯＳ膜になりやすくなる。そのため、酸化物膜４０４ａとして、比較的容易に平坦な表面を得ることができる非晶質酸化物膜を形成し、当該非晶質酸化物膜上に、酸化物膜４０４ｂを形成することにより、酸化物膜４０４ｂがＣＡＡＣ−ＯＳ膜になりやすくなる。また、当該ＣＡＡＣ−ＯＳ膜上に、酸化物膜４０４ｃを形成することにより、酸化物膜４０４ｃがＣＡＡＣ−ＯＳ膜になりやすくなる。なお、酸化物膜４０４ａをＣＡＡＣ−ＯＳ膜とするには、絶縁膜４０２を非晶質とすることが好ましい。
ここで、酸化物積層膜４１４のエネルギーバンド構造について、図２及び図３を用いて説明する。
まず、バンド構造を説明するための酸化物積層膜４１４の構成について説明する。酸化物膜４０４ａとして、エネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜４０４ｂとして、エネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜４０４ｃとして、酸化物膜４０４ａと同様の物性を有する酸化物膜を用いた。また、酸化物膜４０４ａと酸化物膜４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物膜４０４ｃと酸化物膜４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、酸化物膜４０４ａの厚さを１０ｎｍ、酸化物膜４０４ｂの厚さを１０ｎｍ、酸化物膜４０４ｃの厚さを１０ｎｍとした。
図２（Ａ）は、酸化物積層膜４１４を酸化物膜４０４ｃからエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図２（Ｂ）は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図である。
図２（Ｂ）を模式的に示したバンド構造の一部が、図３（Ａ）である。図３（Ａ）では、酸化物膜４０４ａおよび酸化物膜４０４ｃと接して酸化シリコン膜を設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物膜４０４ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜４０４ｂの伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物膜４０４ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。
図３（Ａ）に示すように、酸化物膜４０４ａ、酸化物膜４０４ｂ、および酸化物膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物膜４０４ａ、酸化物膜４０４ｂおよび酸化物膜４０４ｃ間で、酸素が相互に拡散するためである。
酸化物膜４０４ａおよび酸化物膜４０４ｃが異なる物性を有する酸化物膜であり、例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図３（Ａ）のように表される。このとき、酸化物膜４０４ａを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｂをＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｃをＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のターゲットを用いて成膜すればよい。または、酸化物膜４０４ａをＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｂをＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｃをＩｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のターゲットを用いて成膜すればよい。
ここで、図３（Ａ）に示すバンド構造において、例えば、ＥｃＩ２をゲート絶縁膜、ＥｃＩ２より左側にゲート電極がある構造を仮定すると、図３（Ａ）に示すようにＥｃＳ１＞ＥｃＳ３となる伝導帯下端のエネルギーを有する構造が好ましい。なぜなら、ゲート電極側であるＥｃｓ３近傍のＥｃＳ２を電流が主に流れるためである。
また、酸化シリコン膜を挟んで酸化物膜４０４ｃとゲート電極を配置する場合、酸化シリコン膜はゲート絶縁膜として機能し、酸化物膜４０４ｂに含まれるインジウムがゲート絶縁膜に拡散することを酸化物膜４０４ｃによって防ぐことができる。酸化物膜４０４ｃによってインジウムの拡散を防ぐためには、酸化物膜４０４ｃは、酸化物膜４０４ｂに含まれるインジウムの含有率よりも少なくすることが好ましい。
図３（Ａ）では、酸化物膜４０４ａ及び酸化物膜４０４ｃが異なる物性を有する酸化物積層膜である場合について示したが、酸化物膜４０４ａ及び酸化物膜４０４ｃが同様の物性を有する酸化物積層膜とすることもできる。この場合、例えば、酸化物膜４０４ａをＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｂをＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて成膜し、酸化物膜４０４ｃをＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜すればよい。
また、図３に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
図２及び図３より、酸化物積層膜４１４において、酸化物膜４０４ａ、酸化物膜４０４ｂ及び酸化物膜４０４ｃによって伝導帯下端のエネルギーがウェル（井戸）型となることがわかる。酸化物積層膜４１４を用いたトランジスタにおいては、チャネルが酸化物膜４０４ｂに形成される。
なお、図３において、酸化物膜４０４ａおよび酸化物膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物膜４０４ａおよび酸化物膜４０４ｃがあることにより、酸化物膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物膜４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。
以上説明したように、主成分を共通として積層された酸化物積層膜４１４は、各膜を単に積層するのではなく、上述のように連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸型構造）が形成されるように作製する。すなわち、各膜の界面に酸化物膜にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に酸化物積層膜の膜間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうからである。
連続接合を形成するためには、上述したロードロック室を備えたマルチチャンバー方式の成膜装置を用いて、各膜を大気に触れさせることなく、連続して積層することが必要となる。成膜装置における各チャンバーは、酸化物膜にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて、排気系からチャンバー内に炭素成分や水分等の気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物膜を得るためには、チャンバー内を高真空排気するのみならず、スパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで、酸化物膜に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング用ターゲットから剥離した粒子が被成膜面に到達するまで平板状の形状を維持し、かつ、基板に１００℃以上での加熱をして、水分の被成膜面への混入を防止することが好ましい。なお、電源に交流（ＡＣ）又は高周波電圧（ＲＦ）の交流を用いる場合には、放電がゼロとなる瞬間が生じるため、直流（ＤＣ）を用いることが好ましい。
本発明の一態様に係るトランジスタでは、以上のようにして酸化物積層膜を形成することが好ましい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタ４４０の作製方法について、図４及び図５を参照して説明する。
まず、基板４０１上に、絶縁膜４０２を形成する（図４（Ａ）参照）。
絶縁表面を有する基板４０１に使用することができる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板４０１としては、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
例えば、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１７００ｍｍ）、第６世代（１７００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２７００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは７００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
または、基板４０１として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板４０１として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物積層膜４１４を含むトランジスタ４４０を直接作製してもよいし、他の作製基板に酸化物積層膜４１４を含むトランジスタ４４０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物積層膜４１４を含むトランジスタ４４０との間に剥離層を設けるとよい。
絶縁膜４０２は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、絶縁膜４０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて、単層構造または積層構造で形成することができる。
なお、絶縁膜４０２において、後に形成される酸化物膜４０４ａと接する領域は、酸化物絶縁層であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜４０２を形成すればよい。又は、成膜後の絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
絶縁膜４０２に酸素過剰領域を設けることにより、酸化物積層膜４１４を形成した後、加熱処理を行うことで、絶縁膜４０２から酸化物積層膜４１４に、酸素を供給することができる。これにより、酸化物積層膜４１４に含まれる酸素欠損を補填することができるため、酸化物積層膜４１４に含まれる酸素欠損を低減させることができる。
次に、絶縁膜４０２上に、酸化物積層膜を構成する酸化物膜４０３ａ、酸化物膜４０３ｂ、及び酸化物膜４０３ｃを順に成膜する（図４（Ｂ）参照）。
図４（Ｂ）では、酸化物膜４０３ａを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物であるスパッタリング用ターゲットを用いて成膜し、酸化物膜４０３ｂを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物であるスパッタリング用ターゲットを用いて成膜し、酸化物膜４０３ｃを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物であるスパッタリング用ターゲットを用いて成膜する場合について説明する。酸化物膜４０３ａ乃至酸化物膜４０３ｃの成膜条件等は、先の実施形態を参酌できるため、詳細な説明は省略する。
トランジスタ４４０では、少なくとも酸化物膜４０３ｂは、結晶部を含むＣＡＡＣ−ＯＳ膜であり、酸化物膜４０３ａ及び酸化物膜４０３ｃは、必ずしも結晶部を含んでいなくともよい。また、成膜後の酸化物膜４０３ｃは、必ずしも結晶部を含んでいなくともよく、この場合、成膜後のいずれかの工程において、非晶質酸化物半導体膜に熱処理を加えることで、結晶部を含む酸化物膜４０３ｃとしてもよい。非晶質酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、さらに好ましくは５５０℃以上とする。当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。また、結晶化の熱処理には、レーザ照射装置を用いてもよい。
なお、酸化物膜４０３ａ乃至酸化物膜４０３ｃは、先の実施の形態で説明したように、大気開放せずに連続的に成膜することが好ましい。酸化物膜の成膜を大気開放せずに連続的に行うことで、酸化物膜表面への水素又は水素化合物の付着（例えば、吸着水など）を防止することができるため、不純物の混入を抑制することができる。これにより、酸化物積層膜４１３を、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸型構造）が形成されるように作製することができる。また、絶縁膜４０２から酸化物積層膜４１３（酸化物膜４０３ｃ）まで大気開放せずに連続的に成膜することが好ましい。
次に、酸化物膜４０３ａ乃至酸化物膜４０３ｃに対して、膜中に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化ともいう）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物である水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物膜４０３ａ乃至４０３ｃの成膜後であればトランジスタの作製工程においてどのタイミングで行ってもよい。例えば、酸化物積層膜４１３を島状に加工した後に行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。熱処理には、レーザ照射装置を適用してもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物積層膜４１３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（すなわち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の除去工程によって同時に減少してしまった酸化物積層膜を構成する主成分材料である酸素を供給することによって、酸化物積層膜を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物積層膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物積層膜に、酸素を導入して膜中に酸素を供給することによって、酸化物積層膜を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物積層膜を有するトランジスタは、電気特性の変動が抑制されており、電気的に安定である。
脱水化又は脱水素化処理を行った後、酸素導入工程を行う場合、酸化物膜に直接導入してもよいし、後に形成される絶縁膜を通過して酸化物膜へ導入してもよい。また、酸素導入工程は、酸化物膜４０３ａの成膜後、酸化物膜４０３ｂの成膜後、酸化物膜４０３ｃの成膜後のいずれか一または複数行ってもよい。例えば、酸化物膜４０３ａの成膜後に、酸素導入工程を行うことにより、酸化物膜４０３ａが非晶質化されることがある。
酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸素導入工程を行うことにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃに含まれる酸素が、酸化物膜４０３ａ乃至酸化物膜４０３ｃ中で相互拡散することにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃの酸素欠損を補填することができる。これにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃに含まれる酸素欠損を低減することができる。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
次いで、酸化物膜４０３ａ乃至酸化物膜４０３ｃを、フォトリソグラフィ法を用いたエッチング処理によって島状の酸化物膜４０４ａ乃至酸化物膜４０４ｃに加工して、酸化物積層膜４１４を形成する（図４（Ｃ）参照）。
なお、本実施の形態においては、酸化物膜４０３ａ乃至酸化物膜４０３ｃを一度のエッチング処理によって島状に加工することで、酸化物積層膜４１４に含まれる各酸化物膜の端部は一致する。なお、本明細書等において、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端部と層Ｂの端部とは一致しているとみなす。
次に、酸化物積層膜４１４上に、導電膜を形成し、これを加工して導電層４０５ａ及び導電層４０５ｂ（これと同じ層で形成される配線を含む）を形成する（図４（Ｄ）参照）。
導電層４０５ａ、及び導電層４０５ｂは、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、導電層４０５ａ、及び導電層４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、導電層４０５ａ及び導電層４０５ｂの膜厚は、５０ｎｍ以上６００ｎｍ以下とする。
導電層４０５ａ及び導電層４０５ｂの加工は次のようにして行う。
まず、酸化物積層膜４１４上に形成された導電膜上に、レジストを塗布した後、露光機にフォトマスクを設置し、レジストに光を投影して露光する。その後、レジストを現像することでレジストマスクを形成することができる。
トランジスタ４４０のチャネル長Ｌを微細に形成するため、露光装置の光源としては波長３６５ｎｍ以下の光を用いることができる。例えば、高圧水銀灯のスペクトル光であるｉ線（波長３６５ｎｍ）、またはＫｒＦレーザ光（波長２４８ｎｍ）やＡｒＦレーザ光（波長１９３ｎｍ）などの可視光から紫外領域の波長の光を用いることができる。
上述のレジストマスクを形成後、当該マスクを用いて導電膜をハーフエッチングして（すなわち、導電膜が基板を覆う状態でエッチングを止め）、凹部を有する導電膜を形成する。
次に、酸素プラズマによるアッシングなどにより、レジストマスクを後退（縮小）させて、凹部を有する導電膜の一部を露出させる。
次に、縮小されたレジストマスクを用いて、凹部を有する導電膜をエッチングすることで、導電層４０５ａ及び導電層４０５ｂを形成する（図４（Ｄ）参照）。また、縮小されたレジストマスクから露出した導電膜の一部がエッチングされることで、導電層４０５ａ及び導電層４０５ｂの周縁に突出部４１７ａ及び突出部４１７ｂがそれぞれ形成される。なお、導電層４０５ａにおける突出部４１７ａは、導電層４０５ｂにおける突出部４１７ｂと同じ幅及び同じ膜厚を有している。
さらに、導電層４０５ａにおける突出部４１７ａの膜厚は、導電層４０５ａのその他の領域よりも小さく、同様に及び導電層４０５ｂにおける突出部４１７ｂの膜厚は、導電層４０５ｂのその他の領域よりも小さい。すなわち、突出部４１７ａ及び突出部４１７ｂにおいては、電荷の流れに垂直な断面の面積が小さくなっている。
一般的に、トップゲート型のトランジスタのゲート絶縁層は、ソース電極及びドレイン電極の端部を覆う領域において、該電極の膜厚に起因する段差（カバレッジ）を有し、段差部分においては、その他の領域と比較して局所的に膜厚が小さくなる。このような膜厚の小さい領域では、絶縁破壊耐圧が低いため、該領域に電界が集中して、トランジスタの破壊の原因となることがある。また、膜厚の小さい領域からゲートリークが発生する可能性がある。
しかしながら、図４（Ｄ）に示す工程により、ソース電極及びドレイン電極となる、導電層４０５ａ及び導電層４０５ｂの周縁に膜厚の小さい突出部４１７ａ及び突出部４１７ｂをそれぞれ設け、周縁の膜厚を段階的に小さくすることで、後に形成されるゲート絶縁膜の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、ゲート絶縁膜において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ４４０の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
また、酸化物積層膜４１４において、導電層４０５ａ及び導電層４０５ｂと接する領域が低抵抗化（ｎ型化）されることもある。図４（Ｄ）では、酸化物積層膜４１４において導電層４０５ａ及び導電層４０５ｂと接する領域を点線で示す。また、当該領域を、低抵抗領域４１５ａ及び低抵抗領域４１５ｂと呼ぶ。低抵抗領域４１５ａ及び低抵抗領域４１５ｂは、酸化物積層膜４１４において、導電層４０５ａ及び導電層４０５ｂと接する面から２ｎｍから５ｎｍの領域に形成される。導電層４０５ａ及び導電層４０５ｂとして、例えばタングステンを用い、導電層４０５ａ及び導電層４０５ｂと酸化物積層膜４１４とが接した状態で加熱処理を行うと、導電層４０５ａ及び導電層４０５ｂが酸化物積層膜４１４の一部から酸素を奪ってしまう。酸化物積層膜４１４において、酸素が奪われた領域には酸素欠損が形成され、多数のキャリアが生成される。また、酸化物積層膜４１４と、導電層４０５ａ及び導電層４０５ｂとが接する界面近傍の領域においては、導電層４０５ａ及び導電層４０５ｂを構成する元素が含まれることがある。このような元素が界面近傍の領域に含まれることによっても、当該領域が低抵抗化される。
低抵抗領域４１５ａ及び低抵抗領域４１５ｂは、ソース領域又はドレイン領域として機能する。
低抵抗領域４１５ａ及び低抵抗領域４１５ｂにおいて、酸化物積層膜４１４と、ソース電極及びドレイン電極となる導電層４０５ａ及び導電層４０５ｂを電気的に接続させることによって、酸化物積層膜４１４と、ソース電極及びドレイン電極との接触抵抗を低減することができる。また、低抵抗領域４１５ａと、低抵抗領域４１５ｂとの間に形成されるチャネルに加わる電界を緩和させることができる。
なお、低抵抗領域４１５ａ及び低抵抗領域４１５ｂは、酸化物積層膜４１４の膜厚方向において、酸化物膜４０４ｂにまで形成されていても良いが、酸化物積層膜４１４のチャネル形成領域には形成されないことが好ましい。
なお、図４（Ｄ）では、導電層４０５ａ及び導電層４０５ｂを形成する際に、絶縁膜４０２の一部が除去される場合について示す。
次に、酸化物積層膜４１４、導電層４０５ａ、及び導電層４０５ｂ上に、さらに導電膜を形成し、これを加工して導電層４０６ａ及び導電層４０６ｂ（これと同じ層で形成される配線を含む）を形成することにより、ソース電極４１６ａ及びドレイン電極４１６ｂを形成する（図５（Ａ）参照）。
導電層４０６ａ及び導電層４０６ｂは、導電層４０５ａ及び導電層４０５ｂと同様に、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、導電層４０５ａ、及び導電層４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層４０６ａ及び導電層４０６ｂは、酸化物積層膜４１４や、後に形成されるゲート絶縁膜との界面に、酸化物膜を形成しない材料で形成することが好ましい。導電層４０６ａ及び導電層４０６ｂとして、例えば、チタン、窒化チタン、窒化モリブデン、窒化タングステン、窒化タンタルなどが挙げられる。また、導電層４０６ａ及び導電層４０６ｂの膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは５ｎｍ以上１０ｎｍ以下とする。なお、導電層４０５ａ及び導電層４０６ａの材料は、同じでもよいし、異なっていても良い。同様に、導電層４０５ｂ及び導電層４０６ｂの材料は、同じでもよいし、異なっていても良い。
導電層４０６ａと導電層４０６ｂとの間隔は、ソース電極４１６ａとドレイン電極４１６ｂとの間隔となる。つまり、ソース電極４１６ａとドレイン電極４１６ｂとの間隔が、トランジスタのチャネル長Ｌとなる。チャネル長Ｌを、５０ｎｍ未満とする場合には、レジストを、電子ビームを用いて露光し、現像したマスクをエッチングマスクとして用いることが好ましい。そして、当該エッチングマスクを用いて、導電膜をエッチングすることにより、ソース電極４１６ａとドレイン電極４１６ｂを形成することができる。電子ビームを用いて精密に露光、現像を行うことで微細なパターンを実現し、ソース電極４１６ａとドレイン電極４１６ｂとの間隔、すなわちチャネル長を５０ｎｍ未満、例えば３０ｎｍや、２０ｎｍとすることができる。また、電子ビームは、加速電圧が高いほど微細パターンを得ることができる。なお、チャネル長Ｌを決定する領域以外は、電子ビームを用いてレジストを露光し、現像したマスクを用いなくともよい。
次に、酸化物積層膜４１４、ソース電極４１６ａ、及びドレイン電極４１６ｂ上に、ゲート絶縁膜４０７を形成する（図５（Ｂ）参照）。
ゲート絶縁膜４０７は、プラズマＣＶＤ法又はスパッタリング法により成膜することができる。
ゲート絶縁膜４０７は、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜などを用いて、単層構造又は積層構造で形成される。
本発明の一態様においては、ゲート絶縁膜４０７の膜厚は、少なくとも酸化物膜４０４ｂの膜厚よりも大きければよい。よって、ゲート絶縁膜４０７の膜厚は、酸化物膜４０４ｂの膜厚によって決定される。ゲート絶縁膜４０７は、酸化シリコン膜換算膜厚で、例えば、５ｎｍ以上５０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。もちろん、２００ｎｍを超えていてもよい。
本実施の形態では、ゲート絶縁膜４０７として、酸化シリコン膜を成膜する。
ここで、ゲート絶縁膜４０７に酸素過剰領域を形成するために、酸素導入工程を行ってもよい。ゲート絶縁膜４０７に酸素導入工程を行う場合は、絶縁膜４０２に行う場合と同様に行うことができる。
次に、ゲート絶縁膜４０７上に、２層の導電膜を形成し、これを加工して導電層４０８及び導電層４０９（これと同じ層で形成される配線を含む）を形成することにより、ゲート電極４１８を形成する（図５（Ｃ）参照）。
導電層４０８及び導電層４０９は、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、導電層４０８及び導電層４０９に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層４０８は、ゲート絶縁膜４０７との界面に、酸化物膜を形成しない材料で形成することが好ましい。導電層４０８として、例えば、チタン、窒化チタン、窒化モリブデン、窒化タングステン、窒化タンタルなどが挙げられる。また、導電層４０８の膜厚は、１ｎｍ以上５０ｎｍ以下とする。また、導電層４０９の膜厚は、５０ｎｍ以上６００ｎｍ以下とする。
ゲート電極４１８の加工は、レジストを、電子ビームを用いて露光し、現像したマスクをエッチングマスクとして用いることが好ましい。そして、当該エッチングマスクを用いて、２層の導電膜をエッチングすることにより、ゲート長の短いゲート電極４１８を形成することができる。なお、ゲート長とは、トランジスタ４４０の動作時にキャリアがチャネルを移動する方向における、ゲート電極の長さである。上記のエッチングマスクを用いることにより、ゲート電極４１８のゲート長を、例えば、４０ｎｍとすることができる。電子ビームを用いて精密に露光、現像を行うことで微細なパターンを実現し、Ｌｏｖを、チャネル長Ｌの０を超えて２０％未満、好ましくはチャネル長Ｌの５％以上１０％未満とする。このような構成とすることにより、ゲート電極４１８とドレイン電極４１６ｂとの間に形成される寄生容量を小さくすることができる。
次に、ゲート絶縁膜４０７及びゲート電極４１８上に、絶縁膜４１０を形成する。絶縁膜４１０は、プラズマＣＶＤ法又はスパッタリング法により成膜することができる。絶縁膜４１０は、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜を用いて、単層構造又は積層構造で形成される。絶縁膜４１０は、トランジスタ４４０の外部から、水などの不純物が酸化物積層膜４１４に到達することを防止する、又はゲート絶縁膜４０７に含まれる過剰な酸素が外方拡散することを防止できるブロッキング効果を有する膜であることが好ましい。ブロッキング効果を有する膜としては、窒化シリコン膜や、酸化アルミニウム膜などが挙げられる。
以上の工程により、トランジスタ４４０を作製することができる。
酸化物積層膜４１４に接する絶縁膜として、酸化物絶縁膜を用い、又は絶縁膜に酸素過剰領域を形成し、加熱処理などによって、絶縁膜に含まれる過剰な酸素を酸化物積層膜４１４に供給することができる。本実施の形態に示す作製方法においては、絶縁膜４０２と、ゲート絶縁膜４０７に、酸素過剰領域を形成する。これにより、絶縁膜４０２及びゲート絶縁膜４０７から、酸化物積層膜４１４に酸素を供給することができる。また、導電層４０６ａ及び導電層４０６ｂや、導電層４０８として、ゲート絶縁膜４０７との界面において、例えば、窒化タンタルや、窒化チタンのような酸化物膜を形成しない材料を用いる。このような構成とすることで、ゲート絶縁膜４０７に含まれる過剰な酸素を、導電層４０６ａ、導電層４０６ｂ、及び導電層４０８と反応することなく、酸化物積層膜４１４のチャネル形成領域に供給することができる。これにより、酸化物積層膜４１４に含まれる酸素欠損を補填することができるため、酸素欠損を低減することができる。
なお、本作製方法においては、酸化物膜が３層構造の場合について説明したが、酸化物膜が単層や２層の場合も同様にしてトランジスタを作製することができる。
酸化物積層膜４１４の少なくとも一、好ましくは酸化物膜４０４ｂとして、先の実施の形態で説明したＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタの信頼性を向上させることができる。
トランジスタにおいて、酸化物膜４０４ａ及び酸化物膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。しかし、酸化物膜４０４ａ及び酸化物膜４０４ｃがあることにより、チャネルが形成される酸化物膜４０４ｂと、当該トラップ準位とを遠ざけることができる。
また、酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ａ及び酸化物膜４０４ｃが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ａとの界面、及び酸化物膜４０４ｂと酸化物膜４０４ｃとの界面において、界面散乱が起こりにくくなる。これにより、キャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。
酸化物積層膜４１４において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物積層膜４１４中の不純物濃度を低減するためには、近接する絶縁膜４０２およびゲート絶縁膜４０７中の不純物濃度も低減することが好ましい。例えば、酸化物積層膜４１４中でシリコンは、不純物準位を形成してしまう。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。
よって、各酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とする。
また、トランジスタのチャネルが形成される酸化物積層膜４１４において、少なくとも酸化物膜４０４ｂは、酸化物膜４０４ｂ中の不純物濃度が低減され、なおかつ酸素欠損が低減されることにより高純度化されたものであることが好ましい。高純度化された酸化物膜は、ｉ型（真性半導体）又はｉ型に限りなく近い。また、ｉ型に限りなく近い酸化物膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。
例えば、先の実施形態に示す通りに酸化物積層膜を形成することで、成膜中に、水素や水などを膜中に含ませないようにすることにより、酸化物積層膜に含まれる不純物濃度を低減する。また、酸化物積層膜の成膜後に、加熱処理を行うことにより、酸化物積層膜に含まれる水素や水などを除去することによって、不純物濃度を低減してもよい。この後に、酸化物積層膜に酸素を供給し、酸素欠損を補填することにより、酸化物積層膜を高純度化することができる。
上述の酸化物膜をチャネル形成領域に用いたトランジスタは、トランジスタのオフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。高純度化された酸化物膜を用いることにより、トランジスタのオフ電流密度を、８５℃において、１ｚＡ／μｍ未満、好ましくは１ｙＡ／μｍ未満とすることができる。
以上説明したように、本発明の一態様に係るトランジスタは、電気的に安定な特性を有するトランジスタである。そのため、当該トランジスタを半導体装置に用いることにより、信頼性を向上させることができる。
図６に、図５（Ｄ）に示すトランジスタ４４０とは、一部異なる構成を有するトランジスタ４５０を示す。
図６に示すトランジスタ４５０と、図５（Ｄ）に示すトランジスタ４４０との異なる点は、酸化物積層膜の構造である。図５（Ｄ）に示すトランジスタ４４０では、３層の酸化物膜４０３ａ乃至酸化物膜４０３ｃを連続成膜した後、島状に加工することで、酸化物積層膜４１４を形成している。
図６に示すトランジスタ４５０では、２層の酸化物膜を連続成膜した後、当該２層の酸化物膜を島状に加工する。そして、島状に加工された２層の酸化物膜４０４ａ及び酸化物膜４０４ｂ上に、導電膜を形成し、これを加工して導電層４０５ａ及び導電層４０５ｂを形成する。その後、２層の酸化物膜４０４ａ及び酸化物膜４０４ｂ、並びに導電層４０５ａ及び導電層４０６ｂを覆うように、３層目の酸化物膜を形成し、さらに導電膜を形成する。最後に、３層目の酸化物膜と導電膜を加工することにより、酸化物膜４０４ｃ、導電層４０６ａ、及び導電層４０６ｂを形成することができる。
本実施の形態は、他の実施形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、先の実施形態で示したトランジスタを用いた半導体装置について説明する。なお、本発明の一態様に係る半導体装置は、マイクロプロセッサ、画像処理回路、表示モジュール用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様に係る半導体装置は、表示モジュールや、上記半導体集積回路を用いたＲＦタグなどの各種装置も、その範疇に含む。
〈メモリ〉
本発明の一態様に係るトランジスタは、オフ電流を極めて小さくすることができる。すなわち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子有するメモリと比べ、機能的に優れた記憶素子を有するメモリについて、図７乃至図９を参照して説明する。
図７（Ａ）に、メモリセルアレイの回路図を示す。
図７（Ａ）に示すメモリセルアレイは、メモリセル５５０と、ビット線５５３と、ワード線５５４と、容量線５５５と、センスアンプ５５６と、をそれぞれ複数有する。
なお、ビット線５５３及びワード線５５４がグリッド状に設けられ、各メモリセル５５０はビット線５５３及びワード線５５４の交点に付き一つずつ配置される。ビット線５５３は、センスアンプ５５６と接続され、ビット線５５３の電位をデータとして読み出す機能を有する。
図７（Ｂ）に、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂと、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂを動作させるために必要な周辺回路５８０を示す。図７（Ｂ）に示すメモリは、周辺回路５８０上に、メモリセルアレイ５８１ａが設けられ、メモリセルアレイ５８１ａ上にメモリセルアレイ５８１ｂが設けられている。周辺回路５８０は、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂとそれぞれ電気的に接続されている。
図７（Ｂ）に示す構成とすることにより、周辺回路５８０を、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂの直下に設けることができるため、メモリの小型化を図ることができる。
周辺回路５８０に設けられるトランジスタは、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂに設けられるトランジスタとは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。なお、メモリセルアレイ５８１ａに設けられるトランジスタについては、先の実施の形態で示すトランジスタを適用することができる。
先の実施の形態で示すトランジスタは、シリコンを用いたトランジスタと比較して、トランジスタの積層が容易である。そのため、周辺回路５８０上に、メモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂを積層することができる。なお、図７（Ｂ）に示すメモリでは、２つのメモリセルアレイ５８１ａ及びメモリセルアレイ５８１ｂが積層された構成を示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としてもよい。
次に、図７（Ａ）に示したメモリセル５５０の具体的な構成について、図８を参照して説明する。
図８（Ａ）に、図７（Ａ）に示すメモリセル５５０の回路図を示す。
図８（Ａ）に示すメモリセル５５０は、トランジスタ５５１及び容量素子５５２を有する。トランジスタ５５１のゲートは、ワード線５５４と電気的に接続され、トランジスタ５５１のソース又はドレインの一方は、ビット線５５３と電気的に接続され、ソース又はドレインの他方は、容量素子５５２の一対の電極のうち一方と電気的に接続され、容量素子５５２の一対の電極のうち他方は、容量線５５５と電気的に接続する。
図８（Ｃ）に、メモリセル５５０の断面構造の一例を示す。メモリセル５５０は、絶縁膜４０２を介して基板４０１上に設けられたトランジスタ５５１と、容量素子５５２と、有する。
絶縁膜４１１は、酸化アルミニウム膜、酸化マグネシウム膜、酸化シリコン膜、酸化窒化シリコン膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜及び酸化タンタル膜等の無機絶縁膜や、ポリイミド樹脂膜、アクリル樹脂膜、エポキシ樹脂膜、シリコーン樹脂膜などの有機絶縁膜を用い、単層構造または積層構造で構成される。
また、ゲート絶縁膜４０７、絶縁膜４１０、及び絶縁膜４１１にコンタクトホールが設けられ、当該コンタクトホールには、コンタクトプラグ４２４が設けられている。コンタクトプラグ４２４により、ソース電極４１６ａと、電極４２１とが接続される。
また、容量素子５５２は、電極４２１と、電極４２１上に設けられた絶縁膜４２２と、電極４２１上に絶縁膜４２２を介して設けられた電極４２３と、を有する。
電極４２１及び電極４２３は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル及びタングステンを一種以上含む、単体、窒化物、酸化物または合金を用い、単層構造または積層構造で構成される。
絶縁膜４２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを用い、単層構造又は積層構造で構成される。
なお、図８（Ｂ）では、トランジスタ５５１と、容量素子５５２とが、異なる層に設けられた例を示すが、本発明の一態様ではこれに限定されない。例えば、トランジスタ５５１と、容量素子５５２と、を同一平面上に設けてもよい。このような構成とすることで、メモリセル上に、同様の構成のメモリセルを重ねることができる。メモリセルを何層も重ねることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、メモリの集積度を高めることができる。
図８（Ｃ）に示すように、容量素子５５２に保持された電圧は、トランジスタ５５１のリークによって時間が経過すると徐々に低減していく。当初、Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を、保持期間Ｔ＿１とする。すなわち、２値のメモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、容量素子５５２に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、メモリの消費電力が高まってしまう。
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。すなわち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ５５１でメモリセル５５０を構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様に係るメモリは、集積度が高く、消費電力が小さい。
次に、図８とは異なるメモリについて、図９を用いて説明する。
図９（Ａ）に、メモリセル５７０及び配線を含む回路図を示す。
図９（Ａ）より、メモリセルは、トランジスタ５１０と、トランジスタ５７１と、容量素子５７２と、を有する。ここで、トランジスタ５７１のゲートはワード線５７６と電気的に接続される。トランジスタ５７１のソース又はドレインの一方はソース線５７５と電気的に接続される。トランジスタ５７１のソース又はドレインの他方はトランジスタ５１０のゲート及び容量素子５７２の一対の電極のうち一方と電気的に接続され、この部分をノード５７３とする。トランジスタ５１０のソース又はドレインの一方は信号線５７４と電気的に接続される。トランジスタ５１０のソース又はドレインの他方はビット線５７７と電気的に接続される。容量素子５７２の一対の電極のうち他方は容量線５７８と電気的に接続される。
なお、図９に示すメモリセルは、ノード５７３の電位に応じて、トランジスタ５１０の見かけ上のしきい値電圧が変動することを利用したものである。図９（Ｂ）に、容量線５７８の電圧ＶＣＬと、トランジスタ５１０を流れるドレイン電流Ｉｄ＿２との関係を説明する図を示す。
図９に示すメモリセルでは、トランジスタ５７１を介してノード５７３の電位を調整することができる。例えば、ソース線５７５の電位を電源電位（ＶＤＤ）とする。このとき、ワード線５７６の電位をトランジスタ５７１のしきい値電圧Ｖｔｈに電源電位（ＶＤＤ）を加えた電位以上とすることで、ノード５７３の電位をＨＩＧＨにすることができる。また、ワード線５７６の電位をトランジスタ５７１のしきい値電圧Ｖｔｈ以下とすることで、ノード５７３の電位をＬＯＷにすることができる。
そのため、トランジスタ５１０は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。すなわち、ノード５７３の電位がＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ノード５７３の電位がＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
図９（Ｃ）に、メモリセルの断面構造の一例を示す。メモリセル５７０は、シリコンウエハに設けられたトランジスタ５１０と、トランジスタ５１０上に設けられたトランジスタ５７１と容量素子５７２と、を有する。
まず、下部に設けられたトランジスタ５１０について説明する。なお、トランジスタ５１０はｎチャネル型トランジスタである場合について説明するが、ｐチャネル型トランジスタであってもよい。
ｎ型のトランジスタ５１０は、半導体材料を含む基板５００に設けられたチャネル形成領域５０１と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁層５０４ａと、ゲート絶縁層５０４ａ上に設けられたゲート電極層５０５ａと、を有する。ゲート電極層５０５ａの側面には、側壁絶縁層５０８ａが設けられている。トランジスタ５１０を覆うように絶縁層５２１及び絶縁層５２２が設けられている。なお、図９（Ｃ）において、ソース電極及びドレイン電極については明示していない。
低濃度不純物領域５０２及び高濃度不純物領域５０３には、ｎ型の導電型を付与する不純物が添加されている。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。
また、基板５００には、トランジスタ５１０を囲むように素子分離絶縁膜５０９が設けられている。
基板５００として、シリコンや炭化シリコンなどの単結晶半導体基板や、多結晶半導体基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等の化合物半導体基板を用いることができる。
図６では、トランジスタ５１０が、半導体基板にチャネルが形成されるトランジスタである場合について示すが、トランジスタ５１０が、絶縁表面上に形成された半導体膜にチャネルが形成されるトランジスタであってもよい。
半導体膜は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどを用いて形成される。非晶質シリコンは、ＣＶＤ法やスパッタリング法などにより成膜され、多結晶シリコンは、非晶質シリコンにレーザビームを照射することにより結晶化される。また、単結晶シリコンは、単結晶シリコン基板に水素イオンを注入して表層部を剥離することにより形成される。
結晶性を有するシリコンを用いたトランジスタは、酸化物膜を用いたトランジスタと比べて、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ５７１に好適といえる。
ゲート絶縁層５０４ａ上に形成されたゲート電極層５０５ａの側面には、側壁絶縁層５０８ａが設けられている。基板５００にｎ型の不純物を添加する際に、ゲート電極層５０５ａ及び側壁絶縁層５０８ａをマスクとして用いることで、不純物濃度が異なる低濃度不純物領域５０２と、高濃度不純物領域５０３を、自己整合的に形成することができる。
ゲート絶縁層５０４ａは、ＣＶＤ法、スパッタリング法、熱酸化法などにより、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。
ゲート電極層５０５ａは、スパッタリング法やＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成される。
側壁絶縁層５０８ａは、ＣＶＤ法、スパッタリング法により、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。図９（Ｃ）では、側壁絶縁層５０８ａは、積層構造で形成されている場合について示す。
絶縁層５２１及び絶縁層５２２は、ＣＶＤ法、スパッタリング法等により、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いて形成される。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成された酸化シリコンを用いてもよい。また、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いてもよい。なお、絶縁層５２２は、その表面の平坦性を高めるために研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理が行われることが好ましい。
図９（Ｃ）では、絶縁層５２２上に、絶縁層５２４を設ける構成としている。絶縁層５２４は、ＣＶＤ法、スパッタリング法等により、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム等を用いて形成される。なお、絶縁層５２４も、その表面の平坦性を高めるために研磨処理等が行われていても良い。
また、絶縁層５２１、絶縁層５２２、及び絶縁層５２４にコンタクトホールが設けられ、当該コンタクトホールには、コンタクトプラグ５３０が設けられている。絶縁層５２４上には、電極５２５ａ及び電極５２５ｂが設けられ、コンタクトプラグ５３０により、ゲート電極層５０５ａと、電極５２５ａが接続されている。
電極５２５ａ及び電極５２５ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル及びタングステンを一種以上含む、単体、窒化物、酸化物または合金を用い、単層構造または積層構造で構成される。
電極５２５ａ及び電極５２５ｂに接するように絶縁層５２６が形成されている。絶縁層５２６は、ＣＶＤ法、スパッタリング法等により、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いて形成される。絶縁層５２６は、絶縁層５２４、電極５２５ａ、及び電極５２５ｂ上に、絶縁層を形成し、当該絶縁層を、電極５２５ａ及び電極５２５ｂの表面が露出するまで研磨処理を行うことで形成される。
電極５２５ａ、電極５２５ｂ、及び絶縁層５２６上に、絶縁層５２７及び絶縁層５２８が形成されている。絶縁層５２７及び絶縁層５２８は、絶縁層５２４で説明した成膜方法、及び材料を用いて形成される。なお、絶縁層５２７及び絶縁層５２８の少なくとも一方は、絶縁層５２２や絶縁層５２１に含まれる水素が、絶縁層５２７及び絶縁層５２８の少なくとも一方から透過することを防止する膜（ブロッキング膜とも言う）であることが好ましい。絶縁層５２７及び絶縁層５２８の少なくとも一方を、ブロッキング膜とすることにより、酸化物積層膜４１４を有するトランジスタ５７１に、水素が混入することを防止することができる。
上部に設けられたトランジスタ５７１は、絶縁層５２８上に、絶縁膜４０２を介して設けられている。また、絶縁層５２７、絶縁層５２８、及び絶縁膜４０２にコンタクトホールが設けられ、当該コンタクトホールには、コンタクトプラグ４２５が設けられている。コンタクトプラグ４２５により、電極５２５ａと、トランジスタ５７１が有する導電層４０５ａとが接続される。コンタクトプラグ４２５により、下部のトランジスタ５１０のゲートと、上部のトランジスタ５７１のドレインとを接続することができる。
図９（Ｃ）に示すトランジスタ５７１は、図８（Ｃ）に示すトランジスタ５５１と一部異なる構成を有している。図９（Ｃ）に示すトランジスタ５７１は、バックゲートを有している。図９（Ｃ）において、電極５２５ｂが、トランジスタ５７１のバックゲートとして機能する。
例えば、トランジスタ５７１において、ゲート電極４１８には、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、電極５２５ｂには、接地電位や、負の電位などの固定電位が与えられていても良い。電極５２５ｂに与える電位の高さを制御することで、トランジスタ５７１のしきい値電圧を制御することができる。以上のように、双方のゲート電極の電位を制御することで、トランジスタ５７１のしきい値電圧の変化を低減することができるため、トランジスタ５７１がノーマリーオンとなることを抑制することができる。
トランジスタ５７１のその他の構成、及び容量素子５７２の構成については、図８（Ｃ）の記載や、先の実施の形態を参酌できるため、詳細な説明は省略する。
また、図９（Ｃ）では、トランジスタ５７１と容量素子５７２とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ５７１及び容量素子５７２を同一平面に設けても構わない。このような構成とすることで、メモリセルの上に同様の構成のメモリセルを重ねることができる。メモリセルを何層も重ねることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
ここで、トランジスタ５７１して、先の実施形態で示した酸化物積層膜４１４を用いたトランジスタを適用すると、当該トランジスタはオフ電流を極めて小さいため、ノード５７３に蓄積された電荷がトランジスタ５７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得ることができる。
なお、以上のメモリはＣＰＵ等の演算処理装置等のその他のＬＳＩにおいて、機能の一つとして設けられていてもよい。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得ることができる。
なお、以上のメモリはＣＰＵ等の演算処理装置等のその他のＬＳＩにおいて、機能の一つとして設けられていてもよい。
〈ＣＰＵ〉
先の実施形態に示した酸化物膜を用いたトランジスタ又は記憶素子を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施形態に示した記憶素子を用いることができる。
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。すなわち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、記憶素子群と、電源電位（ＶＤＤ）または電源電位（ＶＳＳ）の与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）及び図１０（Ｃ）の回路の説明を行う。
図１０（Ｂ）及び図１０（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施形態で示した酸化物膜を用いたトランジスタを用いた構成の一例を示す。
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施形態で示した記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位（ＶＤＤ）が与えられている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位（ＶＳＳ）の電位が与えられている。
図１０（Ｂ）では、スイッチング素子１１４１として、先の実施形態で示した酸化物膜を用いたトランジスタを用いている。当該トランジスタはオフ電流を極めて小さくすることができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１０（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位（ＶＳＳ）が与えられている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位（ＶＳＳ）の供給を制御することができる。
記憶素子群と、電源電位（ＶＤＤ）又は電源電位（ＶＳＳ）の与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、カスタムＬＳＩ、あるいはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）ＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩにも応用可能である。
〈マイクロコンピュータ〉
本実施の形態では、マイクロコンピュータの一例として、センサにより検出した信号を演算し、演算結果を出力するマイクロコンピュータの構成及び動作について、図１１乃至図１４を用いて説明する。
開示する発明の一態様に係る、マイクロコンピュータの構成を図１１のブロック図に示す。
マイクロコンピュータ２０００は、高電位電源線（ＶＤＤ）と電気的に接続されたパワーゲートコントローラ２００１と、高電位電源線（ＶＤＤ）及びパワーゲートコントローラ２００１と電気的に接続されたパワーゲート２００２と、パワーゲート２００２と電気的に接続されたＣＰＵ２００３と、パワーゲート２００２及びＣＰＵ２００３と電気的に接続された検出部２００４と、が設けられる。また、ＣＰＵ２００３には、揮発性記憶部２００５と不揮発性記憶部２００６と、が含まれる。
また、ＣＰＵ２００３は、インターフェース２００７を介してバスライン２００８と電気的に接続されている。インターフェース２００７もＣＰＵ２００３と同様にパワーゲート２００２と電気的に接続されている。インターフェース２００７のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。
パワーゲートコントローラ２００１はタイマーを有し、当該タイマーに従ってパワーゲート２００２を制御する。パワーゲート２００２は、パワーゲートコントローラ２００１の制御に従って、ＣＰＵ２００３、検出部２００４及びインターフェース２００７に高電位電源線（ＶＤＤ）から供給される電源を供給または遮断する。ここで、パワーゲート２００２としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ２００１及びパワーゲート２００２を用いることにより、センサにより検出する期間に検出部２００４、ＣＰＵ２００３及びインターフェース２００７への電源供給を行い、測定期間の合間には検出部２００４、ＣＰＵ２００３及びインターフェース２００７への電源供給を遮断することができる。このようにマイクロコンピュータを動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート２００２としてトランジスタを用いる場合、不揮発性記憶部２００６に用いられる、酸化物膜を用いた極めてオフ電流の低いトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート２００２で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
本実施の形態に示すマイクロコンピュータ２０００に直流電源２００９を設け、直流電源２００９から高電位電源線（ＶＤＤ）に電源を供給してもよい。直流電源２００９の高電位側の電極は、高電位電源線（ＶＤＤ）と電気的に接続され、直流電源２００９の低電位側の電極は、低電位電源線（ＶＳＳ）と電気的に接続される。低電位電源線（ＶＳＳ）はマイクロコンピュータ２０００に電気的に接続される。ここで、高電位電源線（ＶＤＤ）は、高電位Ｈが与えられている。また、低電位電源線（ＶＳＳ）は、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
なお、本実施の形態に示すマイクロコンピュータは、必ずしも直流電源２００９を設ける必要はなく、例えば、当該マイクロコンピュータの外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
また、上記電源として、例えば、リチウムイオン二次電池やリチウムイオンポリマー二次電池等の二次電池を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けてもよい。太陽電池としては、単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコン又はこれらの積層からなるシリコン系の太陽電池や、ＩｎＧａＡｓ系、ＧａＡｓ系、ＣＩＳ系、Ｃｕ２ＺｎＳｎＳ４、ＣｄＴｅ−ＣｄＳ系の太陽電池、有機色素を用いた色素増感太陽電池、導電性ポリマーやフラーレン等を用いた有機薄膜太陽電池、ＰＩＮ構造におけるＩ層中にシリコン等による量子ドット構造を形成した量子ドット型太陽電池等を用いることができる。
検出部２００４は、物理量を計測して計測値をＣＰＵ２００３に送信する。
検出部２００４は、パワーゲート２００２と電気的に接続されたセンサ２０１０と、パワーゲート２００２と電気的に接続されたアンプ２０１１と、パワーゲート２００２及びＣＰＵ２００３と電気的に接続されたＡＤコンバータ２０１２と、を有する。検出部２００４に設けられたセンサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２は、パワーゲート２００２が検出部２００４に電源を供給したときに動作する。
ここで、センサ２０１０は、マイクロコンピュータの目的に応じて機械的、電磁気的、熱的、音響的、化学的手段を応用した様々なセンサを用いることができる。例えば力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を有する各種センサ等が挙げられる。
ここで、マイクロコンピュータ２０００がどのように信号を検知するか説明する。
対象となる物理量の生成、消滅又は変動によって、マイクロコンピュータ２０００に設けられたセンサ２０１０にその物理量に応じた信号が入力される。センサ２０１０に信号が入力されると、入力された信号に応じた電位がアンプ２０１１に入力され、アンプ２０１１で増幅された電位がＡＤコンバータ２０１２に入力され、ＡＤコンバータ２０１２でアナログ信号からデジタル信号へ変換された電位が、ＣＰＵ２００３に送信される。このようにして、センサ２０１０を有するマイクロコンピュータは、物理量の生成、消滅又は変動を検出する。
このような検出部２００４を有するマイクロコンピュータ２０００を用いることで、例えば、火災報知器、ガス警報装置、盗難警報装置、防犯警報装置などの警報装置を作製することができる。
ＣＰＵ２００３は、計測値を演算処理し、当該演算結果に基づく信号を発信する。ＣＰＵ２００３から発信された信号はインターフェース２００７を介してバスライン２００８へと出力される。
また、信号の送信は必ずしも有線で行われる必要はなく、無線で行われる構成としてもよい。例えば、本実施の形態のマイクロコンピュータ２０００とともに、電子機器に無線チップを設けるような構成としてもよい。
また、ＣＰＵ２００３には、揮発性記憶部２００５と不揮発性記憶部２００６と、が含まれ、パワーゲート２００２が電源を遮断する前に、揮発性記憶部２００５のデータを不揮発性記憶部２００６に退避させ、パワーゲート２００２が電源を供給すると、不揮発性記憶部２００６のデータを揮発性記憶部２００５に復帰させる。
揮発性記憶部２００５は、複数の揮発性記憶素子を含んでおり、当該複数の揮発性記憶素子の制御関連の回路なども含む。なお、揮発性記憶部２００５に含まれる揮発性記憶素子は、少なくとも不揮発性記憶部２００６に含まれる不揮発性記憶素子よりアクセス速度が速いものとする。
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、不揮発性記憶素子に用いるオフ電流が低減されたトランジスタに用いる半導体材料とは異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
不揮発性記憶部２００６は、複数の不揮発性記憶素子を含んでおり、当該複数の不揮発性記憶素子の制御関連の回路なども含む。不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶部２００６に含まれる不揮発性記憶素子は、少なくとも電源が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。
ここで、不揮発性記憶部２００６に設けられる不揮発性記憶素子の構成例について、図１２（Ａ）乃至図１２（Ｃ）に示す回路図を用いて説明する。
図１２（Ａ）に示す不揮発性記憶部３１０７は、トランジスタ３１４０と、容量素子３１４１と、を有しており、トランジスタ３１４０を介して揮発性記憶部３１０６と電気的に接続されている。なお本実施の形態において、トランジスタ３１４０は、ｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよく、その場合は適宜ゲート電極に与える電位を入れ替えて用いればよい。
具体的には、トランジスタ３１４０のソース電極（またはドレイン電極）と、揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されている。また、トランジスタ３１４０のドレイン電極（またはソース電極）と、容量素子３１４１の一方の電極と、が電気的に接続されている（以下、当該ノードをノードＭ１とよぶ場合がある）。また、トランジスタ３１４０のゲート電極には、書き込み制御信号ＷＥが与えられており、トランジスタ３１４０は書き込み制御信号ＷＥの電位に応じてオン状態またはオフ状態となる。また、容量素子３１４１の他方の電極には、所定の電位が与えられている。ここで、所定の電位とは、例えば接地電位（ＧＮＤ）などである。このように、容量素子３１４１を設けることにより、ノードＭ１に多くの電荷を保持することができ、データの保持特性を向上させることができる。
トランジスタ３１４０としては、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコンよりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流を低くすることもできるので、アモルファスシリコンや微結晶シリコンなどをトランジスタ３１４０に用いる構成としても良い。
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のオフ時の抵抗率は、シリコンと比較して１８桁も大きいことになる。
このようなワイドバンドギャップ半導体をトランジスタ３１４０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
また、本発明の一態様に係るトランジスタを、トランジスタ３１４０に用いることにより、トランジスタのオフ電流密度を、８５℃において、１ｚＡ／μｍ未満、好ましくは１ｙＡ／μｍ未満とすることができる。
例えば、トランジスタ３１４０の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下である場合には、１０４秒以上のデータ保持を行うことも可能である。なお、当該保持時間が、トランジスタ特性や当該トランジスタの電極に設けられた容量などの容量値によって変動することはいうまでもない。
本実施の形態において、トランジスタ３１４０に用いるオフ電流の極めて低いトランジスタとしては、本発明の一態様に係る酸化物膜を含むトランジスタを用いるとよい。
揮発性記憶部３１０６からデータの退避を行う際は、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、揮発性記憶部３１０６のデータに対応する電荷が保持されたノードの電位が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥの電位として低電位Ｌを与えてトランジスタ３１４０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。ここで、トランジスタ３１４０のオフ電流は極めて低いので、ノードＭ１の電荷は長時間にわたって保持される。
また、揮発性記憶部３１０６にデータの復帰を行う際は、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、ノードＭ１の電位が、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えられる。
このように、ワイドバンドギャップ半導体などをトランジスタ３１４０に用いることにより、トランジスタ３１４０におけるオフ電流を極めて小さくすることができる。よって、トランジスタ３１４０をオフ状態とすることで、ノードＭ１の電位を極めて長時間にわたって保持することが可能である。このような構成とすることにより、不揮発性記憶部３１０７を電源の供給なしでデータを保持することができる不揮発型の記憶素子として用いることができる。
また不揮発性記憶部３１０７は図１２（Ｂ）に示すように、図１２（Ａ）に示す構成に加えて、さらにトランジスタ３１４２を設けた構成としても良い。トランジスタ３１４２は、ゲート電極とノードＭ１とが電気的に接続されており、ドレイン電極（またはソース電極）と揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）に所定の電位が与えられている。
図１２（Ｂ）に示す不揮発性記憶部３１０７では、上記データの退避でノードＭ１に保持された電位に応じてトランジスタ３１４２の状態が異なる。すなわち、上記データの退避で高電位Ｈが与えられた場合には、トランジスタ３１４２が「オン状態」となり、低電位Ｌが与えられた場合には、トランジスタ３１４２が「オフ状態」となる。
データの復帰においては、トランジスタ３１４２のドレイン電極の電位が、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えられる。すなわち、上記データの退避でノードＭ１に高電位Ｈが与えられた場合には、トランジスタ３１４２が「オン状態」となっておりトランジスタ３１４２のソース電極の電位が揮発性記憶部３１０６に与えられる。また、上記データの退避でノードＭ１に低電位Ｌが与えられた場合には、トランジスタ３１４２が「オフ状態」となっておりトランジスタ３１４２のソース電極の電位は揮発性記憶部３１０６に与えられない。
また、トランジスタ３１４２は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、トランジスタ３１４２のソース電極と容量素子３１４１の他方の電極とは、同じ電位としても良いし、異なる電位としても良い。トランジスタ３１４２のソース電極と容量素子３１４１の他方の電極とが電気的に接続されている構成としても良い。また、容量素子３１４１は必ずしも設ける必要はなく、例えば、トランジスタ３１４２の寄生容量が大きい場合は、当該寄生容量で容量素子３１４１の代替とすることができる。
ここで、トランジスタ３１４０のドレイン電極及びトランジスタ３１４２のゲート電極、すなわちノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ３１４０のオン・オフで直接的にデータの書き換えを行うことができるので、高電圧を用いてのフローティングゲート内への電荷の注入及びフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶部３１０７では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発性記憶部３１０７を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶部３１０７の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発性記憶部３１０７は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部３１０７は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
また不揮発性記憶部３１０７は図１２（Ｃ）に示すように、図１２（Ｂ）に示す構成に加えて、さらにトランジスタ３１４３を設けた構成としても良い。トランジスタ３１４３は、ゲート電極に読み出し制御信号ＲＤが与えられており、ドレイン電極（またはソース電極）と揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）とトランジスタ３１４２のドレイン電極とが電気的に接続されている。
ここで読み出し制御信号ＲＤは、上記データの復帰を行う際にトランジスタ３１４３のゲート電極に高電位Ｈを与える信号であり、このときにトランジスタ３１４３をオン状態とすることができる。これにより、データの復帰を行う際にトランジスタ３１４２のオン状態またはオフ状態に応じた電位を、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えることができる。
なお、トランジスタ３１４３は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
図１３に、図１２（Ｃ）に示す不揮発性記憶部３１０７の構成を用いた、１ビットのデータを保持可能な、不揮発性を有するレジスタの回路構成の一例を示す。なお、図１３において、図１２（Ｃ）に示す構成と対応するものについては、同符号を用いる。
図１３に示すレジスタの回路構成は、フリップフロップ３１４８と、不揮発性記憶部３１０７と、セレクタ３１４５と、を含む。なお、図１３に示すレジスタは、図１２（Ｃ）に示す揮発性記憶部３１０６をフリップフロップ３１４８としたものである。
フリップフロップ３１４８には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号が与えられる。フリップフロップ３１４８は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。
不揮発性記憶部３１０７には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号Ｄが与えられる。
不揮発性記憶部３１０７は、書き込み制御信号ＷＥに従って、入力されるデータ信号Ｄのデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号Ｄとして出力する機能を有する。
セレクタ３１４５は、読み出し制御信号ＲＤに従って、データ信号Ｄまたは不揮発性記憶部３１０７から出力されるデータ信号を選択して、フリップフロップ３１４８に入力する。
また図１３に示すように不揮発性記憶部３１０７には、トランジスタ３１４０及び容量素子３１４１が設けられている。
トランジスタ３１４０は、ｎチャネル型トランジスタである。トランジスタ３１４０のソース電極及びドレイン電極の一方は、フリップフロップ３１４８の出力端子に電気的に接続されている。トランジスタ３１４０は、書き込み制御信号ＷＥに従ってフリップフロップ３１４８から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ３１４０としては、図１２（Ｃ）に示す構成と同様にオフ電流の低い、酸化物膜を有するトランジスタを用いることができる。
容量素子３１４１の一対の電極の一方はトランジスタ３１４０のソース電極及びドレイン電極の他方に電気的に接続されている（以下、当該ノードをノードＭ１とよぶ場合がある）。また、容量素子３１４１の一対の電極の他方には低電位Ｌが与えられる。容量素子３１４１は、記憶するデータ信号Ｄのデータに基づく電荷をノードＭ１に保持する機能を有する。トランジスタ３１４０のオフ電流が非常に低いため、電源電圧の供給が停止してもノードＭ１の電荷は保持され、データが保持される。
トランジスタ３１４４は、ｐチャネル型トランジスタである。トランジスタ３１４４のソース電極及びドレイン電極の一方には高電位Ｈが与えられ、ゲート電極には、読み出し制御信号が入力される。高電位Ｈと低電位Ｌの差が電源電圧となる。
トランジスタ３１４３は、ｎチャネル型トランジスタである。トランジスタ３１４３のソース電極及びドレイン電極の一方は、トランジスタ３１４４のソース電極及びドレイン電極の他方に電気的に接続されている（以下、当該ノードをノードＭ１とよぶ場合がある）。また、トランジスタ３１４３のゲート電極には、読み出し制御信号ＲＤが入力される。
トランジスタ３１４２は、ｎチャネル型トランジスタである。トランジスタ３１４２のソース電極及びドレイン電極の一方は、トランジスタ３１４３のソース電極及びドレイン電極の他方に電気的に接続されており、ソース電極及びドレイン電極の他方には、低電位Ｌが与えられる。
インバータ３１４６の入力端子は、トランジスタ３１４４のソース電極及びドレイン電極の一方に電気的に接続されている。また、インバータ３１４６の出力端子は、セレクタ３１４５の入力端子に電気的に接続される。
容量素子３１４７の一対の電極の一方はインバータ３１４６の入力端子に電気的に接続され、他方には低電位Ｌが与えられる。容量素子３１４７は、インバータ３１４６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
以上のような構成を有する図１３に示すレジスタは、フリップフロップ３１４８からデータの退避を行う際は、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、フリップフロップ３１４８のデータ信号Ｄのデータに基づく電荷が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥの電位として低電位Ｌを与えてトランジスタ３１４０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。また、読み出し制御信号ＲＤの電位として低電位Ｌが与えられている間は、トランジスタ３１４３がオフ状態、トランジスタ３１４４がオン状態となり、ノードＭ２の電位は高電位Ｈになる。
フリップフロップ３１４８へデータの復帰を行う際は、読み出し制御信号ＲＤとして高電位Ｈを与えてトランジスタ３１４４がオフ状態、トランジスタ３１４３がオン状態となり、ノードＭ１に保持された電荷に応じた電位がノードＭ２に与えられる。ノードＭ１にデータ信号Ｄの高電位Ｈに対応する電荷が保持されている場合、トランジスタ３１４２がオン状態であり、ノードＭ２に低電位Ｌが与えられ、インバータ３１４６を介して高電位Ｈがフリップフロップ３１４８に戻される。また、ノードＭ１にデータ信号Ｄの低電位Ｌに対応する電荷が保持されている場合、トランジスタ３１４２がオフ状態であり、読み出し制御信号ＲＤの電位として低電位Ｌが与えられていたときのノードＭ２の高電位Ｈが保持されており、インバータ３１４６を介して低電位Ｌがフリップフロップ３１４８に戻される。
上述のように、ＣＰＵ２００３に揮発性記憶部３１０６と不揮発性記憶部３１０７を設けることにより、ＣＰＵ２００３への電源供給が遮断される前に、揮発性記憶部３１０６から不揮発性記憶部３１０７にデータを退避させることができ、ＣＰＵ２００３への電源供給が再開されたときに、不揮発性記憶部３１０７から揮発性記憶部３１０６にデータを素早く復帰させることができる。
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびに揮発性記憶部３１０６が初期化された状態からＣＰＵ２００３を起動し直す必要がなくなるので、電源供給の再開後、ＣＰＵ２００３は速やかに測定に係る演算処理を開始することができる。
なお、上記において不揮発性記憶部３１０７は、図１２（Ａ）乃至図１２（Ｃ）及び図１３に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどを用いることができる。
また、揮発性記憶部３１０６に含まれる複数の揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することができる。また、揮発性記憶部３１０６にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これらのレジスタやキャッシュメモリは上記不揮発性記憶部３１０７にデータを退避させることができる。
次に、本実施の形態に係るマイクロコンピュータ２０００の動作について図１４を用いて説明する。図１４は、電源供給期間Ｔｏｎ及び電源遮断期間Ｔｏｆｆにおける、パワーゲート２００２の状態と、マイクロコンピュータ２０００の動作を示す図である。
マイクロコンピュータ２０００の動作は、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆとの動作に区分される。電源供給期間Ｔｏｎは、パワーゲート２００２がオン状態であり、ＣＰＵ２００３、検出部２００４及びインターフェース２００７へと電源が供給されている期間である。また、電源遮断期間Ｔｏｆｆは、パワーゲート２００２がオフ状態であり、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給が遮断されている期間である。
パワーゲート２００２がオン状態の電源供給期間Ｔｏｎにおけるマイクロコンピュータ２０００の動作について説明する。まず、パワーゲートコントローラ２００１の制御によりパワーゲート２００２がオン状態となり、電源立ち上げが行われる。このとき、パワーゲート２００２を介して、高電位電源線（ＶＤＤ）から、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給が開始される。検出部２００４においては、センサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２への電源供給も開始される。
なお、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給は必ずしも同時に行われる必要はない。例えば、ＣＰＵ２００３、検出部２００４、インターフェース２００７を使用するタイミングに合わせて、異なるタイミングで電源を供給することもできる。
次に、ＣＰＵ２００３において、不揮発性記憶部２００６から揮発性記憶部２００５へのデータ復帰が行われる。データ復帰の詳細に関しては、上記図１２（Ａ）乃至図１２（Ｃ）及び図１３に関する記載を参酌することができる。このようにＣＰＵ２００３において、データ復帰が行われることにより、電源供給期間Ｔｏｎになるたびに揮発性記憶部２００５が初期化された状態からＣＰＵ２００３を起動し直す必要がなくなるので、電源供給の再開後、ＣＰＵ２００３は速やかに演算処理を開始することができる。
次に、検出部２００４において、物理量の計測が行われる。センサ２０１０においては、センサ２０１０に入力された物理量に応じて、電位がアンプ２０１１に入力され、アンプ２０１１で増幅された電位がＡＤコンバータ２０１２に入力される。ＡＤコンバータ２０１２でアナログ信号からデジタル信号へ変換された電位が、検出部２００４における計測値としてＣＰＵ２００３に送信される。
次に、ＣＰＵ２００３において、検出部２００４から送信された計測値の演算処理が行われる。例えば、当該演算処理においては、検出部２００４から送信された計測値から出力のための演算処理が行われ、処理結果に応じて信号が発信される。当該処理結果に基づく信号はインターフェース２００７を介してバスライン２００８へと発信される。
また、当該処理結果に基づく信号は、バスライン２００８の代わりにＣＰＵ２００３と電気的に接続された他の電子デバイスに直接発信してもよい。
次に、ＣＰＵ２００３において、揮発性記憶部２００５から不揮発性記憶部２００６へのデータ退避が行われる。データ退避の詳細に関しては、上記図１２（Ａ）乃至図１２（Ｃ）及び図１３に関する記載を参酌することができる。
次に、パワーゲートコントローラ２００１の制御によりパワーゲート２００２がオフ状態となり、電源立ち下げが行われる。このとき、パワーゲート２００２を介して、高電位電源線（ＶＤＤ）から、ＣＰＵ２００３、検出部２００４及びインターフェース２００７へ供給されていた電源が遮断される。検出部２００４においては、センサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２への電源も遮断される。
なお、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源の遮断は必ずしも同時に行われる必要はない。例えば、ＣＰＵ２００３、検出部２００４、インターフェース２００７の使用が終了したタイミングに合わせて、異なるタイミングで電源を遮断することもできる。
以上のようにして電源供給期間Ｔｏｎが終了すると、電源遮断期間Ｔｏｆｆが開始される。ここで、パワーゲートコントローラ２００１は、パワーゲート２００２をオフ状態とすると、内部のタイマーを動作させ、時間の計測を開始する。タイマーで一定時間の経過を計測すると、パワーゲートコントローラ２００１は、再びパワーゲート２００２をオン状態とし、電源供給期間Ｔｏｎが再開される。なお、上記タイマーの計測期間はソフトで変更できるようにしてもよい。
このように、パワーゲートコントローラ２００１及びパワーゲート２００２を用いて、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆに分けて警報装置を動作させることにより、常時電源供給を行う場合と比較して消費電力の低減を図ることができる。電源遮断期間Ｔｏｆｆは、電源供給期間Ｔｏｎと比較して十分長くとることができるので、消費電力の低減を十分図ることができる。
さらに、ＣＰＵ２００３に揮発性記憶部２００５と不揮発性記憶部２００６を設けることにより、ＣＰＵ２００３への電源供給が遮断される前に、揮発性記憶部２００５から不揮発性記憶部２００６にデータを退避させることができ、ＣＰＵ２００３への電源供給が再開されたときに、不揮発性記憶部２００６から揮発性記憶部２００５にデータを素早く復帰させることができる。これにより電源供給後、ＣＰＵ２００３は速やかに測定に係る演算処理を開始することができる。
このように、データの退避及び復帰を行うことができる揮発性記憶部２００５と不揮発性記憶部２００６を設けることにより、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆに分けてＣＰＵ２００３の消費電力の低減を図っても、ＣＰＵ２００３の起動に必要な時間を大幅に増やすことなく、警報装置を動作させることができる。
本実施の形態は、他の実施形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施形態で示した半導体装置を構成部品として適用した電気機器について説明する。
電気機器とは、電気の力によって作用する部分を含む工業製品をいう。電気機器は、家電等の民生用に限られず、業務用、産業用、軍事用等、種々の用途のものを広くその範疇とする。
電気機器としては、例えば、テレビやモニタ等の表示装置、照明装置、デスクトップ型やノート型等のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレーヤやデジタルオーディオプレーヤ等の携帯型又は据置型の音響再生機器、携帯型又は据置型のラジオ受信機、テープレコーダやＩＣレコーダ（ボイスレコーダ）等の録音再生機器、ヘッドホンステレオ、ステレオ、リモートコントローラ、置き時計や壁掛け時計等の時計、コードレス電話子機、トランシーバ、携帯電話機、自動車電話、携帯型又は据置型のゲーム機、歩数計、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、マイクロフォン等の音声入力機器、スチルカメラやビデオカメラ等の写真機、玩具、電気シェーバ、電動歯ブラシ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、加湿器や除湿器やエアコンディショナ等の空気調和設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、電動工具、煙感知器、ガス警報装置や防犯警報装置等の警報装置、補聴器、心臓ペースメーカ、Ｘ線撮影装置、放射線測定器、電気マッサージ器や透析装置等の健康機器や医療機器などが挙げられる。さらに、誘導灯、信号機、ガスメータや水道メータ等の計量器、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、無線用中継局、携帯電話の基地局、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、農業機械、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、電動カート、小型又は大型船舶、潜水艦、固定翼機や回転翼機等の航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などの移動体も電気機器の範疇に含まれるものとする。
これらの電気機器の具体例を、図１５（Ａ）乃至（Ｄ）に示す。
例えば、図１５（Ａ）は携帯型情報端末である。図１５（Ａ）に示す携帯型情報端末は、筐体９０００と、ボタン９００１と、マイクロフォン９００２と、表示部９００３と、スピーカ９００４と、カメラ９００５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に本発明の一形態を適用することができる。また、本発明の一態様は表示部９００３に適用することができる。
図１５（Ｂ）は、ディスプレイである。図１５（Ｂ）に示すディスプレイは、筐体９０１０と、表示部９０１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０１１に適用することができる。
図１５（Ｃ）は、デジタルスチルカメラである。図１５（Ｃ）に示すデジタルスチルカメラは、筐体９０２０と、ボタン９０２１と、マイクロフォン９０２２と、表示部９０２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０２３に適用することができる。
図１５（Ｄ）は折りたたみ式の携帯情報端末である。図１５（Ｄ）に示す折りたたみ式の携帯情報端末は、筐体９０３０、表示部９０３１ａ、表示部９０３１ｂ、留め具９０３２、操作スイッチ９０３３、を有する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０３１ａ及び表示部９０３１ｂに適用することができる。
なお、表示部９０３１ａ又は／及び表示部９０３１ｂは、一部又は全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
図１５（Ｅ）及び図１５（Ｆ）に示す電気機器は、曲面を有する表示モジュールを表示部に用いた携帯型情報端末の一例である。
図１５（Ｅ）に示す携帯情報端末は、筐体９０４０に設けられた表示部９０４１の他、操作ボタン９０４２、スピーカ９０４３、マイクロフォン９０４４、その他図示しないステレオヘッドフォンジャック、メモリカード挿入口、カメラ、ＵＳＢコネクタなどの外部接続ポート等を備えている。
本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０４１に適用することができる。表示素子の支持基板として、曲面を有する基板を適用することで、曲面を有するパネルを具備する携帯型情報端末とすることができる。表示部９０４１は凸型に湾曲した曲面を有する例である。
図１５（Ｆ）に示す携帯情報端末は、図１５（Ｅ）に示した携帯情報端末と同様の構成を有し、筐体９０４０の側面に沿うように湾曲した表示部９０４５を具備する例である。図１５（Ｆ）に示す携帯情報端末は、図１５（Ｅ）に示した携帯情報端末と同様の構成を有し、凹型に湾曲した表示部９０４５を具備する例である。
図１５（Ａ）乃至図１５（Ｆ）に示した電気機器等が有する表示部は、イメージセンサとして機能させることもできる。例えば、表示部に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。このような機能を実現するために、本発明の一態様に係る半導体装置を用いることができる。
また当該電気機器等は、機器に付属のボタンや表示部に設けられたタッチパネルを用いて当該機器の操作を行うことができる他、機器に付属のカメラや搭載されたセンサ等を用いて使用者の動作（ジェスチャー）を認識させて操作を行うこともできる（ジェスチャー入力という）。あるいは、使用者の音声を認識させて操作を行うこともできる（音声入力とういう）。このような操作を実現するために、本発明の一態様に係る半導体装置を用いることができる。
また当該電気機器等は、ネットワークに接続できる。当該電気機器等はインターネット上の情報を表示できる他、ネットワークに接続された他の機器を遠隔から操作する端末として用いることができる。このような機能を実現するために、本発明の一態様に係る半導体装置を用いることができる。
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電気機器を提供することができる。
本実施の形態は、他の実施形態と適宜組み合わせて実施することが可能である。
本実施例では、酸化物半導体を用いたトランジスタを作製し、その特性について調査した結果について説明する。
まず、本実施例で作製したトランジスタの作製方法について説明する。
はじめに、基板として、シリコンウエハを用い、シリコンウエハに下地膜７０１として１００ｎｍの酸化シリコン膜と、３００ｎｍの酸化窒化シリコン膜と、を形成した。酸化シリコン膜は、塩素を含有する酸化性雰囲気にて、９５０℃の熱酸化処理を行うことにより形成した。また、酸化窒化シリコン膜は、ＣＶＤ法により形成した。
次に、酸化窒化シリコン膜の表面にＣＭＰ処理を行うことにより、酸化窒化シリコン膜の表面に平坦化処理を行った。
平坦化処理の後に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、真空にて、１時間行った。その後、イオン注入法により、酸化窒化シリコン膜に、酸素イオンを注入した。なお、酸素イオンの注入条件は、加速電圧６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、１５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜を成膜した。ＩＧＺＯ膜は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、ＩＧＺＯ膜の成膜する際の基板温度は、３００℃とした。
ＩＧＺＯ膜の成膜後、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて１時間行った後、酸素雰囲気にて１時間行った。
ＩＧＺＯ膜を、フォトリソグラフィ工程を用いたエッチング処理により島状の酸化物半導体膜７０２に加工した。
次に、島状の酸化物半導体膜７０２上に、２０ｎｍのタングステン膜を成膜した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、第１の導電層７０３ａ及び第２の導電層７０３ｂを形成した。
次に、第１の導電層７０３ａ及び第２の導電層７０３ｂ上に、１０ｎｍのタングステン膜を成膜した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、第３の導電層７０４ａ及び第４の導電層７０４ｂを形成した。なお、第３の導電層７０４ａは、第１の導電層７０３ａの側面を覆うように形成し、第４の導電層７０４ｂは、第２の導電層７０３ｂの側面を覆うように形成した。ここで、第１の導電層７０３ａ及び第３の導電層７０４ａは、ソース電極又はドレイン電極の一方として機能し、第２の導電層７０３ｂ及び第４の導電層７０４ｂは、ソース電極又はドレイン電極の他方として機能する。
次に、第３の導電層７０４ａ及び第４の導電層７０４ｂ上に、ゲート絶縁膜７０５として、ＣＶＤ法により１０ｎｍの酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜上に、１０ｎｍの窒化チタン膜と、１０ｎｍのタングステン膜を成膜した。窒化チタン膜は、スパッタリングターゲットとして、チタンを用い、スパッタリングガスとして、５０ｓｃｃｍの窒素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．２Ｐａに制御して、１２ｋＷの直流電力を供給して成膜した。なお、窒化チタン膜を成膜する際の基板温度は、室温とした。また、タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、１００ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を２．０Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、窒化チタン膜及びタングステン膜に選択的にエッチングを行うことにより、第５の導電層７０６及び第６の導電層７０７を形成した。ここで、第５の導電層７０６及び第６の導電層７０７は、ゲート電極として機能する。
次に、ＣＶＤ法により、第１の絶縁層７０８として、２０ｎｍの酸化窒化シリコン膜と、第２の絶縁層７０９として、５０ｎｍの窒化シリコン膜と、第３の絶縁層７１０として、１５０ｎｍの酸化窒化シリコン膜と、を成膜した。ここで、第１の絶縁層７０８、第２の絶縁層７０９、第３の絶縁層７１０は、層間絶縁膜として機能する。
次に、層間絶縁膜にエッチングを行うことにより、第３の導電層７０４ａ及び第４の導電層７０４ｂにまで達する開口を形成した。
次に、層間絶縁膜上に、スパッタリング法により、５０ｎｍのチタン膜と、２００ｎｍのアルミニウム膜と、５０ｎｍのチタン膜とを形成した。チタン膜は、スパッタリングターゲットとして、チタンを用い、スパッタリングガスとして、２０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．１Ｐａに制御して、１２ｋＷの直流電力を供給して成膜した。なお、チタン膜を成膜する際の基板温度は、室温とした。また、アルミニウム膜は、スパッタリングターゲットとして、アルミニウムを用い、スパッタリングガスとして、５０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を、０．４Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、アルミニウム膜を成膜する際の基板温度は、室温とした。
その後、チタン膜、アルミニウム膜、及びチタン膜を加工することにより、第１の配線層及び第２の配線層を形成した。なお、第１の配線層は、層間絶縁膜の開口を介して、第３の導電層７０４ａと電気的に接続しており、第２の配線層は、層間絶縁膜の開口を介して、第４の導電層７０４ｂと電気的に接続している。
以上の工程により、本実施例に係るトランジスタを作製した。
図１７に、本実施例において作製したトランジスタの断面ＳＴＥＭ写真を示す。図１７は、チャネル長方向の断面図である。
図１７に示すように、酸化物半導体膜７０２、第３の導電層７０４ａ、及び第４の導電層７０４ｂ上に形成されたゲート絶縁膜７０５及びゲート電極（第５の導電層７０６及び第６の導電層７０７）の被覆性が向上し、段切れ等の形状不良が発生していないことが確認された。
次に作製したトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖまたは１Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−３Ｖから３まで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。トランジスタの測定結果を図１８に示す。図１８において、実線はドレイン電圧（Ｖｄ：［Ｖ］）が１Ｖのときの測定結果であり、点線はドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。
図１８に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときのオン電流は、０．２６μＡであり、ドレイン電圧が１Ｖの時のオン電流は、３．６μＡであった。また、ドレイン電圧が０．１Ｖのときのオフ電流は測定下限（１×１０−１３μＡ）以下であり、１Ｖのときのオフ電流は測定下限（１×１０−１３μＡ）以下であった。
以上の結果より、本実施例のトランジスタは高い電気的特性をもつトランジスタであることが示された。
１０１ ゲート電極
１０２ ゲート絶縁膜
１０３ａ 酸化物膜
１０３ｂ 酸化物膜
１０３ｃ 酸化物膜
１０４ａ ソース電極
１０４ｂ ドレイン電極
１０５ チャネル形成領域
１０６ チャネル
１１０ トランジスタ
１１３ 酸化物積層膜
４０１ 基板
４０２ 絶縁膜
４０３ａ 酸化物膜
４０３ｂ 酸化物膜
４０３ｃ 酸化物膜
４０４ａ 酸化物膜
４０４ｂ 酸化物膜
４０４ｃ 酸化物膜
４０５ａ 導電層
４０５ｂ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０７ ゲート絶縁膜
４０８ 導電層
４０９ 導電層
４１０ 絶縁膜
４１１ 絶縁膜
４１３ 酸化物積層膜
４１４ 酸化物積層膜
４１５ａ 低抵抗領域
４１５ｂ 低抵抗領域
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１７ａ 突出部
４１７ｂ 突出部
４１８ ゲート電極
４２１ 電極
４２２ 絶縁膜
４２３ 電極
４２４ コンタクトプラグ
４２５ コンタクトプラグ
４４０ トランジスタ
４５０ トランジスタ
４５５ チャネル形成領域
４５６ チャネル
５００ 基板
５０１ チャネル形成領域
５０２ 低濃度不純物領域
５０３ 高濃度不純物領域
５０４ａ ゲート絶縁層
５０５ａ ゲート電極層
５０７ 金属間化合物領域
５０８ａ 側壁絶縁層
５０９ 素子分離絶縁膜
５１０ トランジスタ
５２１ 絶縁層
５２２ 絶縁層
５２４ 絶縁層
５２５ａ 電極
５２５ｂ 電極
５２６ 絶縁層
５２７ 絶縁層
５２８ 絶縁層
５３０ コンタクトプラグ
５５０ メモリセル
５５１ トランジスタ
５５２ 容量素子
５５３ ビット線
５５４ ワード線
５５５ 容量線
５５６ センスアンプ
５７０ メモリセル
５７１ トランジスタ
５７２ 容量素子
５７３ ノード
５７４ 信号線
５７５ ソース線
５７６ ワード線
５７７ ビット線
５７８ 容量線
５８０ 周辺回路
５８１ａ メモリセルアレイ
５８１ｂ メモリセルアレイ
７０１ 下地膜
７０２ 酸化物半導体膜
７０３ａ 第１の導電層
７０３ｂ 第２の導電層
７０４ａ 第３の導電層
７０４ｂ 第４の導電層
７０５ ゲート絶縁膜
７０６ 第５の導電層
７０７ 第６の導電層
７０８ 第１の絶縁層
７０９ 第２の絶縁層
７１０ 第３の絶縁層
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ マイクロコンピュータ
２００１ パワーゲートコントローラ
２００２ パワーゲート
２００３ ＣＰＵ
２００４ 検出部
２００５ 揮発性記憶部
２００６ 不揮発性記憶部
２００７ インターフェース
２００８ バスライン
２００９ 直流電源
２０１０ センサ
２０１１ アンプ
２０１２ ＡＤコンバータ
３１０６ 揮発性記憶部
３１０７ 不揮発性記憶部
３１４０ トランジスタ
３１４１ 容量素子
３１４２ トランジスタ
３１４３ トランジスタ
３１４４ トランジスタ
３１４５ セレクタ
３１４６ インバータ
３１４７ 容量素子
３１４８ フリップフロップ
４２８７ ＩＳＯ
９０００ 筐体
９００１ ボタン
９００２ マイクロフォン
９００３ 表示部
９００４ スピーカ
９００５ カメラ
９０１０ 筐体
９０１１ 表示部
９０２０ 筐体
９０２１ ボタン
９０２２ マイクロフォン
９０２３ 表示部
９０３０ 筐体
９０３１ａ 表示部
９０３１ｂ 表示部
９０３２ 具
９０３３ 操作スイッチ
９０４０ 筐体
９０４１ 表示部
９０４２ 操作ボタン
９０４３ スピーカ
９０４４ マイクロフォン
９０４５ 表示部

Claims (10)

  1. ゲート電極と、前記ゲート電極に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を間に挟んで前記ゲート電極と対向する酸化物積層膜と、
    を含むトランジスタを有し、
    前記酸化物積層膜は、少なくとも複数の酸化物膜を有し、
    前記複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、
    前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
    前記ゲート絶縁膜の厚さは、前記チャネル形成領域を有する前記酸化物膜の厚さよりも大きいことを特徴とする半導体装置。
  2. ゲート電極と、前記ゲート電極に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を間に挟んで前記ゲート電極と対向する酸化物積層膜と、
    前記酸化物積層膜と接するソース電極及びドレイン電極と、を含むトランジスタを有し、
    前記酸化物積層膜は、複数の酸化物膜を有し、
    前記複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、
    前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
    前記ゲート絶縁膜の厚さは、前記チャネル形成領域を有する前記酸化物膜の厚さよりも大きいことを特徴とする半導体装置。
  3. 請求項２において、
    前記ソース電極又は前記ドレイン電極と、ゲート電極とが重なる領域のチャネル長方向における長さは、チャネル長の５％以上１０％未満であることを特徴とする半導体装置。
  4. 請求項２又は３において、
    前記ソース電極及び前記ドレイン電極は、
    第１の導電層及び第２の導電層を有し、
    前記第２の導電層は、前記第１の導電層の端面よりチャネル長方向に伸長した領域を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記第１の導電層は、前記第２の導電層と、同じ材料で形成されることを特徴とする半導体装置。
  6. 請求項４において、
    前記第１の導電層は、前記第２の導電層と、異なる材料で形成されることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一において、
    前記トランジスタのチャネル長が１０ｎｍ以上４０ｎｍ以下であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記ゲート絶縁膜は、酸化シリコン膜で換算した膜厚で、２０ｎｍ以上３０ｎｍ以下であることを特徴とする半導体装置。
  9. 請求項１乃至８のいずれか一において、
    前記トランジスタのオフ時のリーク電流は、１ｚＡ／μｍ未満であることを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか一において、
    前記トランジスタのオフ時のリーク電流は、１ｙＡ／μｍ未満であることを特徴とする半導体装置。
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