JP2021106290A - 発光装置 - Google Patents

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Shunpei Yamazaki
舜平 山崎
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Atsuo Isobe
敦生 磯部
勇気 畑
Yuuki Hata
勇気 畑
英 本堂
Suguru Hondo
英 本堂
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Abstract

【課題】良好な動作特性を有する、酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用いることにより、動作特性の向上が図られた半導体装置を提供する。【解決手段】平面視において、トランジスタのソース電極またはドレイン電極の一方を環状のゲート電極で囲む構成とする。または、平面視において、トランジスタのソース電極またはドレイン電極の一方をチャネル形成領域で囲む構成とする。これにより、ソース電極とドレイン電極が、島状の酸化物半導体層の端部に生じた寄生チャネルを介して電気的に接続されない構成とする。【選択図】図１

Description

開示する発明は、半導体装置、及びその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
近年、トランジスタの構成材料として、酸化物半導体と呼ばれる半導体特性を示す金属酸
化物に注目が集まっている。金属酸化物は様々な用途に用いられている。例えば、酸化イ
ンジウムは、液晶表示装置やＥＬ表示装置などの表示装置において、画素電極の材料とし
て用いられている。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トラ
ンジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積
回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが
、その他の材料として酸化物半導体が注目されている。
半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジ
ウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物にチャネルが形成さ
れるトランジスタが既に知られている。例えば、トランジスタの活性層として、インジウ
ム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジ
スタが開示されている。
特開２００６−１６５５２８号公報 特開２００７−９６０５５号公報 特開２００７−１２３８６１号公報
酸化物半導体における酸素欠損はドナーとなることが知られており、トランジスタのチャ
ネル形成領域に酸化物半導体を用いる場合は、酸素欠損の極力少ない酸化物半導体層を用
いることが好ましい。しかしながら、トランジスタを形成するために島状とした酸化物半
導体層では、その端部から酸素が脱離しやすい。
また、酸化物半導体層を島状とする工程において、エッチングガス等の成分（塩素、フッ
素、ホウ素、水素等）が酸化物半導体層の端部から混入して酸化物半導体層中でドナーと
なることがある。そのため、島状の酸化物半導体層では、端部およびその近傍に低抵抗領
域が形成されやすく、当該低抵抗化領域にトランジスタの寄生チャネルが形成されやすい
。
島状の酸化物半導体層の端部に寄生チャネルが生じると、該寄生チャネルを介してトラン
ジスタのソースとドレインが接続され、ソースとドレインの間に意図しない電流（「漏れ
電流」、または「リーク電流」ともいう）が流れる。また、トランジスタのオフ電流が増
加して、消費電力が増加する原因となる。
このように、寄生チャネルはトランジスタの電気特性を悪化させる原因となる。例えば、
トランジスタのノーマリーオン化、しきい値電圧ばらつきの増加、ストレス印加によるし
きい値電圧のシフトなどの不良を引き起こす場合がある。
また、当該トランジスタにおいては、ゲートと重畳する領域の酸化物半導体層であってゲ
ートとソース間の電圧に応じてソースとドレイン間の最短経路に形成されるチャネル（第
１のチャネルともいう）と、当該寄生チャネル（第２のチャネルともいう）との２種のチ
ャネルが形成されうることになる。
このような２種のチャネルが独立して形成されうるトランジスタにおいては、ソースとド
レインの接続関係が図５４（Ａ）に示す回路のようになる。なお、図５４（Ａ）に示す回
路においては、ソース（Ｓ）とドレイン（Ｄ）の間に、並列接続された可変抵抗１２０１
と抵抗１２０２が存在している。ここで、可変抵抗１２０１は、第１のチャネルに相当し
、抵抗１２０２は、第２のチャネルに相当する。また、図５４（Ｂ）に示す回路において
は、ソース（Ｓ）とドレイン（Ｄ）の間に、直列接続された可変抵抗１２０１と抵抗１２
０２Ａ、抵抗１２０２Ｂが存在している。
例えば、デジタル回路においては、トランジスタはスイッチとして活用される事が多い。
具体的には、ゲートとソース間の電圧の制御によって第１のチャネルを形成するか否かを
選択することでトランジスタをスイッチとして活用している。ここで、上述のように第２
のチャネルが形成されるトランジスタにおいては、第１のチャネルが形成されるか否かに
関わらず寄生チャネルを介してソース及びドレインが電気的に接続されうる。そのため、
このようなトランジスタでは、意図的なスイッチングの制御が困難となる。
また、第１のチャネルが形成される領域のみでなく、第２のチャネルが形成される領域と
もゲート電極が重畳するトランジスタでは、それぞれのチャネルが形成されるゲートとソ
ース間のしきい値電圧が異なることが多い。典型的には、前者のチャネルが形成されるし
きい値電圧は、後者のチャネルが形成されるしきい値電圧よりも高い。そして、前者のチ
ャネルの電流駆動能力は、後者のチャネルの電流駆動能力よりも高い。よって、オフ状態
にある当該トランジスタのゲートとソース間の電圧を上昇させていった場合、ソースとド
レイン間の電流が２段階の変化をすることになる。具体的には、第２のチャネルが形成さ
れるしきい値電圧の近傍において１段階目の変化（ソースとドレイン間の電流の増加）が
確認され、さらに、第１のチャネルが形成されるしきい値電圧の近傍において２段階目の
変化（ソースとドレイン間の電流の増加）が確認される。
このようなトランジスタを、例えばデジタル回路のスイッチとして用いた場合、当該スイ
ッチは、２段階の変化をする恐れがあるため、意図的なスイッチングの制御が困難となる
。
この点に鑑み、本発明の一態様は、スイッチングの制御が容易なトランジスタを提供する
ことを課題の一つとする。
本発明の一態様は、寄生チャネルの発生を抑制することができる半導体装置を提供するこ
とを課題の一つとする。また、電気特性が良好な半導体装置を提供することを課題の一つ
とする。また、信頼性の高い半導体装置を提供することを課題の一つとする。
開示される発明の一態様のトランジスタは、酸化物半導体層を有し、当該酸化物半導体層
の外縁は、ソース電極又はドレイン電極の一方である第１の電極に覆われている。これに
より、当該酸化物半導体層の外縁からの酸素脱離を防ぎ、寄生チャネルの生成を抑制する
ことができる。
さらに、当該酸化物半導体層上には、ゲート絶縁層を介して、平面形状が環状であるゲー
ト電極が形成されている。ソース電極又はドレイン電極の他方である第２の電極は、当該
環状のゲート電極によって囲まれている。
トランジスタのチャネル形成領域は、ソース電極及びドレイン電極に挟まれた領域のうち
、ゲート絶縁層を挟んでゲート電極と重畳する領域に形成される。当該酸化物半導体層の
外縁は、ソース電極又はドレイン電極の一方である第１の電極によって覆われているため
、チャネル形成領域が、当該酸化物半導体層の外縁に設けられることはない。
以上のように、開示される発明の一態様では、酸化物半導体層の外縁を、ソース電極又は
ドレイン電極の一方で覆う構成とする。これにより、当該酸化物半導体層の外縁からの酸
素脱離を防ぎ、寄生チャネルの生成を抑制することができる。また、酸化物半導体層の外
縁を、ソース電極又はドレイン電極の一方で覆うことにより、酸化物半導体層外縁の酸素
だけではなく、内部の酸素が外縁部を介して脱離するのを防ぐことができ、寄生チャネル
の生成を抑制することができる。
また開示される発明の一態様では、当該トランジスタを用いることにより、動作特性の向
上が図られた半導体装置を提供することができる。
開示される発明の一態様において、下地絶縁層と、当該下地絶縁層上に設けられた酸化物
半導体層と、当該酸化物半導体層の外縁の少なくとも一部を覆うソース電極又はドレイン
電極の一方と、当該ソース電極又は当該ドレイン電極の他方と、当該酸化物半導体層、当
該ソース電極又は当該ドレイン電極の一方及び他方を覆うゲート絶縁層と、当該ゲート絶
縁層を介して当該酸化物半導体層上に設けられ、当該ソース電極又は当該ドレイン電極の
他方を囲むように設けられたゲート電極と、を有し、当該ソース電極又は当該ドレイン電
極の一方は、当該ゲート電極を囲むように設けられていることを特徴とする。
開示される発明の一態様において、当該ゲート絶縁層及びゲート電極を覆う第１の絶縁層
と、当該第１の絶縁層上に、第２の絶縁層と、当該第２の絶縁層上に、当該ソース電極又
は当該ドレイン電極の他方と電気的に接続される電極と、を有することを特徴とする。
開示される発明の一態様において、当該酸化物半導体層の平面形状は、矩形であることを
特徴とする。
開示される発明の一態様において、当該ゲート電極の平面形状は、環状であることを特徴
とする。
開示される発明の一態様において、当該下地絶縁層上に設けられ、当該ソース電極及び当
該ドレイン電極と同様の材料を有する第１の電極と、当該第１の電極上に設けられた当該
ゲート絶縁層と、当該ゲート絶縁層上に設けられ、当該ゲート電極と同様の材料を有する
第２の電極と、を有する容量素子を有することを特徴とする。
平面視において、トランジスタのソース電極またはドレイン電極の一方をゲート電極で囲
む構成とすることで、島状の酸化物半導体層の端部がソース電極からドレイン電極に達し
ない構成とする。
また、平面視において、トランジスタのソース電極またはドレイン電極の一方をチャネル
形成領域で囲む構成とすることで、島状の酸化物半導体層の端部がソース電極からドレイ
ン電極に達しない構成とする。
このような構成とすることで、寄生チャネルが生じやすい島状の酸化物半導体層の端部が
、トランジスタのチャネル長方向を横切らないようにすることができる。よって、島状の
酸化物半導体層の端部に生じた寄生チャネルにより、ソース電極とドレイン電極が意図せ
ず電気的に接続されることを防ぐことができる。
また、島状の酸化物半導体層の端部を金属層で覆うことで、島状の酸化物半導体層の端部
からの酸素脱離を軽減し、酸化物半導体層の低抵抗化を抑制することができる。
島状の酸化物半導体層の平面形状は、特に限定されず、多角形や円形以外にも、曲線で囲
まれた形状や、直線と曲線を組み合わせた形状でもよい。ゲート電極、ソース電極、ドレ
イン電極の平面形状も同様である。
平面視において、トランジスタのソース電極またはドレイン電極の一方をゲート電極で囲
む構成とする場合は、ゲート電極が環状となるが、環状とは円形や矩形に限定されない。
本発明の一態様は、島状の酸化物半導体層上にソース電極及びドレイン電極を有し、島状
の酸化物半導体層、ソース電極、及びドレイン電極上に絶縁層を有し、絶縁層上にゲート
電極を有し、平面視において、ソース電極またはドレイン電極の一方が、ゲート電極で囲
まれていることを特徴とする。
本発明の一態様は、島状の酸化物半導体層上にソース電極及びドレイン電極を有し、島状
の酸化物半導体層、ソース電極、及びドレイン電極上に絶縁層を有し、絶縁層上にゲート
電極を有し、島状の酸化物半導体層は、ゲート電極と重畳する領域にチャネル形成領域を
有し、平面視において、ソース電極またはドレイン電極の一方が、チャネル形成領域で囲
まれていることを特徴とする。
本発明の一態様は、第１の配線上に第１の絶縁層を有し、第１の絶縁層上に島状の酸化物
半導体層を有し、島状の酸化物半導体層上にソース電極及びドレイン電極を有し、ソース
電極またはドレイン電極の一方は、島状の酸化物半導体層と第１の絶縁層に形成された開
口を介して第１の配線と電気的に接続され、島状の酸化物半導体層、ソース電極、及びド
レイン電極上に第２の絶縁層を有し、第２の絶縁層上にゲート電極を有し、平面視におい
て、ソース電極または前記ドレイン電極の一方が、ゲート電極で囲まれていることを特徴
とする。
本発明の一態様は、第１の配線上に第１の絶縁層を有し、第１の絶縁層上に島状の酸化物
半導体層を有し、島状の酸化物半導体層上にソース電極及びドレイン電極を有し、ソース
電極またはドレイン電極の一方は、島状の酸化物半導体層と第１の絶縁層に形成された開
口を介して第１の配線と電気的に接続され、島状の酸化物半導体層、ソース電極、及びド
レイン電極上に第２の絶縁層を有し、第２の絶縁層上にゲート電極を有し、島状の酸化物
半導体層は、ゲート電極と重畳する領域にチャネル形成領域を有し、平面視において、ソ
ース電極またはドレイン電極の一方が、チャネル形成領域で囲まれていることを特徴とす
る。
ゲート電極は、ソース電極またはドレイン電極の少なくとも一方と重畳するように形成し
てもよい。
本明細書に開示する本発明の一態様は、環状のゲート電極を有し、ソース電極またはドレ
イン電極の一方が該ゲート電極で囲まれた半導体装置に関する。
本明細書に開示する本発明の一態様は、第１の絶縁層に埋設された第１の電極と、第１の
電極と一方の面が接する島状の酸化物半導体層と、島状の酸化物半導体層の端部と接する
第２の電極と、島状の酸化物半導体層および第２の電極を覆うように形成された第２の絶
縁層と、第２の絶縁層上に形成された上面が環状の第３の電極と、を有し、第１の電極は
、第３の電極の内側に形成され、第２の電極は、第３の電極の外側に形成されていること
を特徴とする半導体装置である。
なお、本明細書における島状の酸化物半導体層の端部とは、上面から見た島状の酸化物半
導体層の外縁を意味し、側面や端面も同意である。
上記酸化物半導体層において、第２の電極および第３の電極と重畳しない領域は、不純物
が添加された低抵抗領域であることが好ましい。なお、不純物とは該酸化物半導体層の主
成分とは異なる元素であり、該酸化物半導体層に添加されることによりドナーとして機能
する元素を指す。
また、本明細書に開示する本発明の他の一態様は、第１の絶縁層に埋設された第１の電極
と、第１の電極と一方の面が接する島状の酸化物半導体層と、島状の酸化物半導体層の端
部と接する第２の電極と、島状の酸化物半導体層および第２の電極を覆うように形成され
た第２の絶縁層と、第２の絶縁層上に形成された上面が環状の第３の電極と、を有し、第
３の電極は、第１の電極および第２の電極と重畳していることを特徴とする半導体装置で
ある。
上記第１の絶縁層の表面および第１の電極の表面は、連続した平坦面であることが好まし
い。
また、上記第１の電極を上記酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有する
半導体装置と電気的に接続することで、高機能の半導体装置を形成することができる。
また、上記第２の絶縁層および第３の電極上には酸化アルミニウムを含む絶縁層が形成さ
れていることが好ましい。
また、本発明の一態様は、第１の面及び第１の面の裏面である第２の面を備えた酸化物半
導体層と、第１の面において酸化物半導体層と接する絶縁層と、絶縁層を介して酸化物半
導体層と重畳し、且つ酸化物半導体層と重畳する環状部が設けられている第１の導電層と
、環状部の内側の領域における第１の面において酸化物半導体層と接する第２の導電層と
、環状部の外側の領域における第２の面において酸化物半導体層と接する第３の導電層と
、を有し、第１の導電層がゲートとして機能し、第２の導電層がソース及びドレインの一
方として機能し、第３の導電層がソース及びドレインの他方として機能するトランジスタ
である。
なお、本明細書において「環状」とは、輪のような丸い形状（内周が円形、外周が円形）
に限定されず、開口が設けられている単一物の形状が「環状」に含まれることとする。例
えば、円形又は楕円形の開口が設けられている多角形（内周が円形又は楕円形、外周が多
角形）、多角形の開口が設けられている円形又は楕円形（内周が多角形、外周が円形又は
楕円形）、若しくは多角形の開口が設けられている多角形（内周が多角形、外周が多角形
）、又は、内周の一部が曲線且つ残部が折れ線、且つ外周の一部が曲線且つ残部が折れ線
となる形状などは、全て「環状」に含まれる形状である。
本発明の一態様により、寄生チャネルの発生を抑制可能なトランジスタを得ることができ
る。
本発明の一態様により、寄生チャネルの影響を受けにくいトランジスタを得ることができ
る。
本発明の一態様により、スイッチング制御が容易なトランジスタを提供することができる
。
本発明の一態様により、動作特性（電気特性）が良好なトランジスタを提供することがで
きる。また、該トランジスタを用いることにより、動作特性の向上が図られた半導体装置
を提供することができる。
本発明の一態様により、信頼性の高い半導体装置を提供することができる。
半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の作製工程を説明する断面図。 半導体装置の作製工程を説明する断面図。 半導体装置の作製工程を説明する上面図。 半導体装置の作製工程を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図及び断面図。 半導体装置の一態様を説明する上面図。 半導体装置の作製工程を説明する断面図。 半導体装置の作製工程を説明する断面図。 半導体装置の電極構造を説明する図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の作製工程を説明する上面図及び断面図。 半導体装置の作製工程を説明する上面図及び断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の作製工程を説明する断面図。 半導体装置の一形態を説明する上面図、断面図および回路図。 半導体装置の一形態を説明する斜視図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する上面図、断面図および回路図。 半導体装置の一形態を説明する回路図及び斜視図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図および回路図。 半導体装置の一態様を説明する回路図および斜視図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する回路図および斜視図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一態様を説明する回路図。 半導体装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明するブロック図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 ソースとドレインの接続関係を示す回路図。 従来例を説明する上面図及び断面図。 過剰酸素の移動の計算に用いたモデル図。 図５６のモデル図の計算結果。 酸素欠損の移動の計算に用いたモデル図。 図５８のモデル図の計算結果。 分析試料の構造を説明する上面図及び断面図。 ＴＤＳ分析結果を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
また、本明細書における島状の酸化物半導体層の端部とは、島状の酸化物半導体層の平面
視における外縁を意味し、側面や端面も同意である。
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではない。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の流れる方向が変化する場合などには入れ替わる
ことがある。このため、本明細書においては、「ソース」や「ドレイン」を含む用語は、
入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、図面をわかりやすくするため、上面図において一部の構成要素の記載を省略する場
合がある。
まず、従来のトランジスタ９９１０の構成を、図５５を用いて説明しておく。図５５（Ａ
）は、従来のトランジスタ９９１０の平面視を示す図（上面図）である。図５５（Ｂ）は
、図５５（Ａ）中でＴ１−Ｔ２の鎖線で示した部位の断面視を示す図（断面図）であり、
図５５（Ｃ）は、図５５（Ａ）中でＴ３−Ｔ４の鎖線で示した部位の断面視を示す図であ
る。図５５（Ｃ）は、酸化物半導体層９９０４の端部に沿った部位の断面を示している。
図５５に示す従来のトランジスタ９９１０は、基板９９０１上に絶縁層９９０３が形成さ
れ、絶縁層９９０３上に酸化物半導体層９９０４が形成され、酸化物半導体層９９０４上
にソース電極９９０５及びドレイン電極９９０６が形成され、酸化物半導体層９９０４、
ソース電極９９０５及びドレイン電極９９０６上に絶縁層９９０７が形成され、絶縁層９
９０７上の酸化物半導体層９９０４と重畳する位置にゲート電極９９０８が形成された構
成を有している。また、酸化物半導体層９９０４は、チャネル形成領域９９０４ａ、低抵
抗領域９９０４ｂ及び低抵抗領域９９０４ｃを有する。酸化物半導体層９９０４中の、ゲ
ート電極９９０８と重畳する領域がチャネル形成領域９９０４ａとなる。
図５５（Ｂ）及び図５５（Ｃ）は、従来のトランジスタ９９１０のチャネル長方向に沿っ
た断面を示しており、図５５（Ｂ）は従来のトランジスタ９９１０の中央付近における断
面を示し、図５５（Ｃ）は、従来のトランジスタ９９１０のソース電極９９０５からドレ
イン電極９９０６に達する酸化物半導体層９９０４の端部における断面を示している。
トランジスタ９９１０がオフ状態の時は、チャネル形成領域９９０４ａにチャネルが形成
されないため、ソース電極９９０５及びドレイン電極９９０６は電気的に分離される。た
だし、酸化物半導体層９９０４の端部に酸素欠損に起因する寄生チャネルが生じると、図
５５（Ｃ）に示すように、寄生チャネルを介してソース電極９９０５及びドレイン電極９
９０６が電気的に接続され、ソース電極９９０５及びドレイン電極９９０６間にリーク電
流９９１１が流れてしまう。
リーク電流９９１１は消費電力の増大や、しきい値電圧のマイナスシフトなどの、トラン
ジスタの電気特性劣化の原因となる。また、寄生チャネルの大きさは酸素欠損の程度によ
って変わるため、トランジスタの電気特性のばらつきを増大させる原因となる。また、酸
化物半導体層９９０４の端部に生じた酸素欠損は、トランジスタの信頼性を悪化させる原
因にもなりえる。
（実施の形態１）
本実施の形態の半導体装置の構造例について図面を参照して説明する。図１（Ａ）は、本
実施の形態のトランジスタ１１０及び容量素子１１１の上面図であり、図１（Ｂ）は、図
１（Ａ）に示す上面図中のＡ１−Ａ２線における断面図である。図１（Ｃ）は、図１（Ａ
）に示す上面図中のＢ１−Ｂ２線における断面図である。図１（Ｄ）は、図１（Ａ）に示
す上面図中のＣ１−Ｃ２線における断面図である。
図１（Ａ）、図１（Ｂ）、及び図１（Ｃ）に示すトランジスタ１１０は、下地絶縁層１０
１上に酸化物半導体層１０２、酸化物半導体層１０２の外縁を覆いソース電極又はドレイ
ン電極の一方として機能する電極１０４、ソース電極又はドレイン電極の他方として機能
する電極１０８を有している。またトランジスタ１１０は、酸化物半導体層１０２、電極
１０４、及び電極１０８を覆って、ゲート絶縁層１０３を有している。またトランジスタ
１１０は、酸化物半導体層１０２上に、ゲート絶縁層１０３を介して、ゲート電極１０５
を有している。ゲート絶縁層１０３及びゲート電極１０５を覆って、第１の絶縁層１０７
及び第２の絶縁層１０９が積層されている。さらに、第２の絶縁層１０９上には、第２の
絶縁層１０９、第１の絶縁層１０７、及びゲート絶縁層１０３に設けられた開口を介して
、電極１０８に電気的に接続される電極１０６が形成されている。
図１（Ａ）に示されるように、トランジスタ１１０において、酸化物半導体層１０２の外
縁は、ソース電極又はドレイン電極の一方として機能する電極１０４に覆われている。さ
らに、酸化物半導体層１０２上には、ゲート絶縁層１０３を介して、平面形状が環状であ
るゲート電極１０５が形成されている。ソース電極又はドレイン電極の他方である電極１
０８は、電極１０８の外側を環状のゲート電極１０５によって囲まれている。また環状の
ゲート電極１０５は、環状のゲート電極１０５の外側をソース電極又はドレイン電極の一
方として機能する電極１０４に囲まれている。
トランジスタ１１０のチャネル形成領域は、ソース電極及びドレイン電極である電極１０
４及び電極１０８に挟まれた領域のうち、ゲート絶縁層１０３を挟んでゲート電極１０５
と重畳する領域に形成される。酸化物半導体層１０２の外縁は、ソース電極又はドレイン
電極の一方である電極１０４によって覆われているため、チャネル形成領域が、酸化物半
導体層１０２の外縁に設けられることはない。
よって、本実施の形態では、寄生チャネルが形成される酸化物半導体層の外縁に、ソース
電極又はドレイン電極の一方で覆う構成にすることにより、寄生チャネルの発生を抑制可
能なトランジスタを得ることができる。
図１（Ａ）、図１（Ｂ）、及び図１（Ｄ）に示す容量素子１１１は、下地絶縁層１０１上
に、電極１０４及び電極１０８と同様の材料及び同様の工程で形成された電極１１４、電
極１１４上に設けられたゲート絶縁層１０３を有している。容量素子１１１は、電極１１
４上にゲート絶縁層１０３を挟んで設けられた電極１１５を有している。電極１１５は、
ゲート電極１０５と同様の材料及び同様の工程で形成される。電極１１４及び電極１１５
は、容量素子１１１の一対の電極として機能し、ゲート絶縁層１０３は、誘電体として機
能する。ゲート絶縁層１０３及び電極１１５を覆って、第１の絶縁層１０７及び第２の絶
縁層１０９が積層されている。
上述のように、容量素子１１１の一対の電極の一方である電極１１４は、電極１０４及び
電極１０８と同様の材料及び同様の工程で形成される。容量素子１１１の誘電体は、ゲー
ト絶縁層１０３である。また、容量素子１１１の一対の電極の他方である電極１１５は、
ゲート電極１０５と同様の材料及び同様の工程で形成される。以上より、トランジスタ１
１０と容量素子１１１は、同一平面上に作製することが可能である。トランジスタ１１０
と容量素子１１１を同一平面上に作製することにより、半導体装置の作製工程を削減でき
、生産性を高めることが可能となる。
なお図１（Ａ）に示すように、本実施の形態において、酸化物半導体層１０２の平面形状
は矩形であるが、形状はこれに限定されない。酸化物半導体層１０２の平面形状は矩形だ
けでなく、矩形以外の多角形（例えば三角形）や丸形であってもよい。また矩形は、正方
形も含むものとする。
また酸化物半導体層１０２のうち、ソース電極又はドレイン電極の一方として機能する電
極１０４に重畳する領域が、ソース領域またはドレイン領域の一方として機能する。また
酸化物半導体層１０２のうち、ソース電極又はドレイン電極の他方として機能する電極１
０８に重畳する領域が、ソース領域またはドレイン領域の他方として機能する。
後述する作製工程において、酸化物半導体層１０２に、酸化物半導体の導電性を変化させ
る不純物元素が添加されない場合は、ソース領域及びチャネル形成領域との間、並びに、
ドレイン領域及びチャネル形成領域との間に、オフセット領域が設けられる。すなわち、
チャネル形成領域、ソース領域、ドレイン領域、オフセット領域は、自己整合により形成
される。オフセット領域を設けることにより、ゲート電極とソース電極間に生じる寄生容
量を低減することができる。また、ゲート電極とドレイン電極間に生じる寄生容量を低減
することができる。なおキャリアが流れる距離であるチャネル形成領域の長さ（チャネル
長ともいう）は、６０ｎｍ未満が好ましい。
また、自己整合によりチャネル形成領域が形成されるため、トランジスタの微細化が実現
し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能とな
る。
一方、後述する作製工程において、酸化物半導体層１０２に、ゲート電極１０５をマスク
として、酸化物半導体の導電性を変化させる不純物元素を添加する場合は、ソース領域及
びチャネル形成領域との間、並びに、ドレイン領域及びチャネル形成領域との間に、自己
整合的に低抵抗領域が形成される。当該低抵抗領域が形成されると、トランジスタ１１０
のオン抵抗を低減し、動作速度を向上させることができる。
また、図２に示すトランジスタ１１２のように、ゲート電極１３５が、ソース電極及びド
レイン電極である電極１０４及び電極１０８と重畳する場合は、オフセット領域は形成さ
れない。また、図２に示すトランジスタ１１２では、ソース領域及びチャネル形成領域と
の間、並びに、ドレイン領域及びチャネル形成領域との間に、自己整合的に不純物元素を
添加できないため、低抵抗領域は形成されない。
なお、図２（Ａ）は、本実施の形態のトランジスタ１１２及び容量素子１１１の上面図で
あり、図２（Ｂ）は、図２（Ａ）に示す上面図中のＡ３−Ａ４線における断面図である。
図２（Ｃ）は、図２（Ａ）に示す上面図中のＢ３−Ｂ４線における断面図である。図２（
Ｄ）は、図２（Ａ）に示す上面図中のＣ３−Ｃ４線における断面図である。なお、図面を
わかりやすくするため、図２（Ａ）では一部の構成要素の記載を省略している。
本実施の形態では図示しないが、下地絶縁層１０１の下方には、トランジスタ１１０とは
異なる半導体装置、例えば、酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有する
トランジスタを有していてもよい。
下地絶縁層１０１は、酸化物半導体層１０２から遠い方から順に、第１の下地絶縁層１０
１ａ及び第２の下地絶縁層１０１ｂを積層した構成を有している。第１の下地絶縁層１０
１ａは、下地絶縁層１０１の下方に設けられる半導体装置に含まれる元素が後に形成され
る酸化物半導体層１０２に混入することを防ぐために設けられる。
また、第１の下地絶縁層１０１ａは、酸化物半導体層１０２の酸素の放出を抑えるブロッ
キング層としての機能を有する。
特に、第１の下地絶縁層１０１ａは、水素、水分、水素化物、または水酸化物などの不純
物や、酸素に対するバリア性を有する材料を用いることが好ましい。第１の下地絶縁層１
０１ａにバリア性を有する材料を適用することで、外部からの不純物の浸入を防ぐととも
に、酸化物半導体層１０２からの酸素の脱離を防ぐことができる。
第１の下地絶縁層１０１ａは、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化
酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化
アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選
ばれた、単層または積層構造とすることができる。
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであ
り、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜
３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように
各元素を任意の濃度で含むものをいう。また、窒化酸化シリコン膜とは、その組成として
、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が１５〜３０原子％、
窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲にお
いて、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
第２の下地絶縁層１０１ｂは、第１の下地絶縁層１０１ａと同じ材料を用いてもよいが、
第２の下地絶縁層１０１ｂは化学量論的組成を超える酸素を含む領域（以下、酸素過剰領
域とも表記する）を有する。第２の下地絶縁層１０１ｂが化学量論的組成を超える酸素を
含むと、第２の下地絶縁層１０１ｂに含まれる過剰な酸素によって、後に形成される酸化
物半導体層１０２の酸素欠損を補填することが可能であるため好ましい。第２の下地絶縁
層１０１ｂが積層構造の場合は、少なくとも酸化物半導体層１０２と接する層において酸
素過剰領域を有するのが好ましい。第２の下地絶縁層１０１ｂに酸素過剰領域を設けるに
は、例えば、酸素雰囲気下にて第２の下地絶縁層１０１ｂを成膜すればよい。または、成
膜後の第２の下地絶縁層１０１ｂに、酸素（少なくとも、酸素ラジカル、酸素原子、酸素
イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラン
テーション法、プラズマ処理などを用いることができる。
酸化物半導体層１０２は、単層構造であってもよいし、積層構造であってもよい。また、
酸化物半導体層１０２は、非晶質構造を有していてもよいし、結晶質構造を有していても
よい。酸化物半導体層１０２を非晶質構造とする場合には、作製工程において、成膜した
酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶
質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましく
は、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする
。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体層１０２は、下地絶縁層１０１上に酸化物半導体膜を成膜し、その後成膜さ
れた当該酸化物半導体膜を、所定の形状に加工することによって形成すればよい。
当該酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、当該酸化物
半導体膜は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセット
された状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
当該酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減
させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて
成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素
、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアル
ゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された当該酸化物半導体膜の水素濃度を低減させることができ
る。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポ
ンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、タ
ーボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例
えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜し
た酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、当該酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物
ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９
．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した
酸化物半導体膜を緻密な膜とすることができる。
また、可能であれば下地絶縁層１０１を高温に保持した状態で当該酸化物半導体膜を成膜
することも、当該酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。
下地絶縁層１０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好
ましくは加熱温度が２００℃以上３５０℃以下とすればよい。また、成膜時に下地絶縁層
１０１を高温で加熱することで、結晶性酸化物半導体膜を形成することができる。
当該酸化物半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）ある
いは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、
該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザ
ーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライ
ザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウ
ム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）
を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有するこ
とが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ
）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、ＩｎとＧａとＺｎの比率は問わな
い。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数
比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるい
は、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ
：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を
用いるとよい。
しかし、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、しき
い値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電
気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比
、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。し
かしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電
界効果移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物と、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）
の酸化物の組成が近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
なお、当該酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１
００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含
む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が
過剰な領域が含まれている）膜とすることが好ましい。
また当該酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
なお、当該酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう）、微結晶、ま
たは非晶質（アモルファスともいう）などの状態をとる。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いたトランジスタは動作させた際の界面散乱を低減でき、比較的容易に、比較的
高い電界効果移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルフ
ァス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の
表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義され
ている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準
面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式（１）にて定義さ
れる。
Figure 2021106290
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、原子数比で、Ｉｎ／
Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくは
Ｉｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を好ましい前記範囲とすること
で、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数
比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非
晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも
欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａ
ｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未
満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体
膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物
半導体を有している。
酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を
、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であ
り、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であ
り、結晶部を有さない酸化物半導体を有している。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば結晶部および
非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部
は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電
子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐ
ｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒
界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は
、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜
することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される
。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。
当該酸化物半導体膜の成膜前に、当該酸化物半導体膜の成膜表面に平坦化処理を行っても
よい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法
）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、当該酸化物半導体膜の成膜表面に付着している粉状物質（パーティクル、
ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、当該酸化物半導体膜の成膜表面の凹凸状態に合わせて適宜設定すればよい。
また、当該酸化物半導体膜に、当該酸化物半導体膜に含まれる過剰な水素（水や水酸基を
含む）を除去（脱水化または脱水素化）するための熱処理を行うのが好ましい。熱処理の
温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下ま
たは窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。
例えば、脱水化又は脱水素化処理後の酸化物半導体膜に含まれる水素濃度を、５×１０１
９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
なお、脱水化または脱水素化のための熱処理は、当該酸化物半導体膜の成膜後であればト
ランジスタ１１０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁
層１０３又は第１の絶縁層１０７として酸化アルミニウム膜を用いる場合には、当該酸化
アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱
処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素な
どが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、
ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（
９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下）とすることが好ましい。
また、熱処理で当該酸化物半導体膜を加熱した後、加熱温度を維持、またはその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガス
に、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガス
または一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは
一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする
ことが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化
処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主
成分材料である酸素を供給することによって、当該酸化物半導体膜を高純度化及びｉ型（
真性）化することができる。
また、脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素（少なくとも、酸素ラジ
カル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよ
い。
脱水化または脱水素化処理を行った酸化物半導体膜に、酸素を導入して膜中に酸素を供給
することによって、酸化物半導体膜を高純度化、及びｉ型（真性）化することができる。
高純度化し、ｉ型（真性）化した酸化物半導体膜を有するトランジスタは、電気特性変動
が抑制されており、電気的に安定である。
酸素の導入工程において、酸化物半導体膜に直接酸素を導入してもよいし、後に形成され
るゲート絶縁層１０３や第１の絶縁層１０７などの他の膜を通過して所定の形状を有する
酸化物半導体層へ酸素を導入してもよい。酸素を他の膜を通過して導入する場合は、イオ
ン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法な
どを用いればよいが、露出された酸化物半導体膜へ直接酸素を導入する場合は、上記の方
法に加えてプラズマ処理なども用いることができる。
当該酸化物半導体膜への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく
、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層への
酸素の導入は、複数回行ってもよい。また、脱水化又は脱水素化処理と、酸素の導入を、
交互に複数回繰り返して行ってもよい。
なお、酸化物半導体膜への酸素の導入は、所定の形状に加工する前に行ってもよいし、所
定の形状に加工した後に行ってもよい。
このように、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸
素を供給することでｉ型化を実現する。この点、シリコンなどのように不純物元素を添加
してのｉ型化ではなく、従来にない技術思想を含むものといえる。
なお、当該酸化物半導体膜として、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸
化物半導体、または非晶質酸化物半導体、ＣＡＡＣ−ＯＳ膜の単層だけでなく、これらか
ら選ばれた少なくとも２層を積層したものを用いてもよい。また、酸化物半導体の積層は
、同じ結晶性を有する層の積層でもよいし、異なる結晶性を有する層の積層でもよい。
次に、トランジスタ１１０、容量素子１１１の作製方法について、図３ならびに図４の断
面図、および図５ならびに図６の上面図を用いて説明する。なお、トランジスタ１１２も
、トランジスタ１１０と同様に作製することができる。
まず、下地絶縁層１０１上に、当該酸化物半導体膜を所定の形状に加工して酸化物半導体
層１０２を形成する（図３（Ａ）、図４（Ａ）、図４（Ｂ）、及び図５（Ａ）参照）。
次に、下地絶縁層１０１及び酸化物半導体層１０２を覆って、第１の導電膜１１６を成膜
する（図３（Ｂ）、図４（Ｃ）、図４（Ｄ）、及び図５（Ｂ）参照）。
第１の導電膜１１６は、後の加熱処理に耐えられる材料を用いる。例えば、アルミニウム
（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等から選ば
れた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、
窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム
（Ａｌ）、銅（Ｃｕ）等の低抵抗な金属膜の下側又は上側の一方または双方にチタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等の高融点金属膜ま
たはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を
積層させた構成としても良い。低抵抗な金属膜の下側又は上側の一方または双方に、高融
点金属膜またはそれらの金属窒化物膜を積層すると、低抵抗な金属膜の金属の移動（拡散
）を阻害できるので好適である。すなわち、第１の導電膜１１６を、第１の導電層、第２
の導電層である金属膜、及び第３の導電層の積層とし、第２の導電層として低抵抗な導電
層を用いる。第１の導電層及び第３の導電層の少なくとも一方に、第２の導電層の金属の
移動を阻害できる材料を用いる。また、第２の導電層上の第３の導電層は、当該第２の導
電層の端部を覆う構成にすると、第２の導電層の端部からの金属の移動を抑制することが
できるので好適である。
例えば第１の導電膜１１６として、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタルを積
層したものを用い、低抵抗な銅（Ｃｕ）を、銅の移動を阻害するタングステン（Ｗ）及び
窒化タンタルで挟めばよい。また第１の導電膜１１６としては、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（
ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、Ｉ
ＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属
酸化物材料に酸化シリコンを含ませたものを用いることができる。
第１の導電膜１１６上にレジストマスクを形成し、レジストマスクをマスクとして、第１
の導電膜１１６の一部を選択的に除去して酸化物半導体層１０２の外縁を覆うソース電極
又はドレイン電極の一方である電極１０４、ソース電極又はドレイン電極の他方である電
極１０８、及び、容量素子１１１の一対の電極の一方として機能する電極１１４を形成す
る（図３（Ｃ）、図４（Ｅ）、図４（Ｆ）、及び図５（Ｃ）参照）。
特に図５（Ｃ）に示されるように、ソース電極又はドレイン電極の他方である電極１０８
は、ソース電極又はドレイン電極の一方である電極１０４によって囲まれるように配置さ
れる。
第１の導電膜１１６のエッチングは、ドライエッチング法またはウェットエッチング法に
より行うことができる。また、第１の導電膜１１６のエッチングを、ドライエッチング法
とウェットエッチング法の両方を組み合わせて行ってもよい。第１の導電膜１１６上に形
成するレジストマスクはフォトリソグラフィ法、印刷法、インクジェット法等を適宜用い
ることができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
第１の導電膜１１６のエッチングをドライエッチング法で行う場合は、エッチングガスと
してハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例とし
ては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四
塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化
硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）など
を代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。
また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法
としては、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法を用いることができる。
また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃ
ｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷ
Ｐ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷ
Ｐ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣ
Ｐ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライ
エッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう）は、所望の
加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力
量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
なお、形成された電極１０４、電極１０８、及び電極１１４の端部がテーパー形状である
と、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
具体的には、電極１０４、電極１０８、及び電極１１４の断面形状が台形または三角形状
となるように、電極１０４、電極１０８、及び電極１１４の端部をテーパー形状とする。
ここで、電極１０４、電極１０８、及び電極１１４の端部のテーパー角θを、６０°以下
、好ましくは４５°以下、さらに好ましくは３０°以下とする。なお、テーパー角θとは
、テーパー形状を有する層を、その断面（基板の表面と直交する面）に垂直な方向から観
察した際に、当該層の側面と底面がなす傾斜角を示す。また、テーパー角が９０°未満で
ある場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。
なお、電極１０４、電極１０８、及び電極１１４に限らず、各層の端部を順テーパー形状
とすることで、その上に形成する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を向
上させることができる。
また、電極１０４、電極１０８、及び電極１１４の端部を階段形状としてもよい。電極１
０４、電極１０８、及び電極１１４の端部を階段状とすることで、その上に形成する層の
段切れを防ぎ、被覆性を向上させることができる。なお、電極１０４、電極１０８、及び
電極１１４に限らず、各層の端部を順テーパー形状または階段形状とすることで、その上
に被覆する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を良好なものとすることが
できる。
なお、電極１０４及び電極１０８の形成により露出した酸化物半導体層１０２の表面には
、電極１０４及び電極１０８を構成する元素や、成膜室内に存在する元素、エッチングに
用いたエッチングガスを構成する元素が不純物として付着する場合がある。
不純物が付着すると、トランジスタのオフ電流の増加、またはトランジスタの電気特性の
劣化がもたらされやすい。また、酸化物半導体層１０２に寄生チャネルが生じやすくなり
、電気的に分離されるべき電極が酸化物半導体層１０２を介して電気的に接続されやすく
なる。
そこで、電極１０４及び電極１０８を形成するためのエッチングが終了した後、酸化物半
導体層１０２の表面や側面に付着した不純物を除去するための洗浄処理（不純物除去処理
）を行ってもよい。
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プ
ラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いるこ
とができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ溶液などのアルカリ性の溶液、リン酸や希
フッ化水素酸などの酸性の溶液、水などを用いて行うことができる。例えば、希フッ化水
素酸を用いる場合、５０ｗｔ％フッ化水素酸を、水で１／１０５乃至１／１０２程度、好
ましくは１／１０５乃至１／１０３程度に希釈した希フッ化水素酸を使用する。すなわち
、濃度が０．５重量％乃至５×１０−４重量％の希フッ化水素酸、好ましくは５×１０−
２重量％乃至５×１０−４重量％の希フッ化水素酸を洗浄処理に用いることが望ましい。
洗浄処理により、露出した酸化物半導体層１０２の表面に付着した上記不純物を除去する
ことができる。
また、希フッ化水素酸溶液を用いて不純物除去処理を行うと、露出した酸化物半導体層１
０２の表面をエッチングすることができる。すなわち、露出した酸化物半導体層１０２の
表面に付着した不純物や、酸化物半導体層１０２内の表面近傍に混入した不純物を、酸化
物半導体層１０２の一部とともに除去することができる。これにより、電極１０４及び電
極１０８と重畳する領域の厚さが、電極１０４及び電極１０８と重畳しない領域の厚さよ
り大きくなる。
不純物除去処理を行うことで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた分析により得られる濃度ピーク
において、酸化物半導体層表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましく
は５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすること
ができる。また、ホウ素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃ
ｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、ア
ルミニウム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さ
らに好ましくは１×１０１８／ｃｍ３以下）とすることができる。
不純物除去処理を行うことで、安定した電気特性を有する信頼性の高いトランジスタ１１
０を実現することができる。
次いで、酸化物半導体層１０２、電極１０４、電極１０８、電極１１４を覆うゲート絶縁
層１０３を形成する。
ゲート絶縁層１０３（第１のゲート絶縁層１０３ａ及び第２のゲート絶縁層１０３ｂの積
層）は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パ
ルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層
１０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットさ
れた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁層１０３の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、
窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用
いることができる。ゲート絶縁層１０３のうち、酸化物半導体層１０２と接する第１のゲ
ート絶縁層１０３ａは、酸素を含むことが好ましい。特に、第２の下地絶縁層１０１ｂと
同様に、酸化物半導体層１０２と接する領域において酸素過剰領域を有するのが好ましい
。特に、第１のゲート絶縁層１０３ａは、膜中（バルク中）に少なくとも化学量論的組成
を超える量の酸素が存在することが好ましく、例えば、第１のゲート絶縁層１０３ａとし
て、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好まし
い。本実施の形態では、ゲート絶縁層１０３として、ＳｉＯ２＋α（ただし、α＞０）で
ある酸化シリコンを用いる。この酸化シリコンをゲート絶縁層１０３として用いることで
、酸化物半導体層１０２に酸素を供給することができ、特性を良好にすることができる。
さらに、ゲート絶縁層１０３は、作製するトランジスタのサイズやゲート絶縁層１０３の
段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層１０３のうち、後の工程で形成されるゲート電極１０５に接する第２
のゲート絶縁層１０３ｂは、ゲート電極１０５に含まれる元素が酸化物半導体層１０２に
混入することを防ぐ機能、及び、酸化物半導体層１０２の酸素の放出を抑えるブロッキン
グ層としての機能を有する。
また、ゲート絶縁層１０３の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリー
ク電流を低減できる。さらに、第１のゲート絶縁層１０３ａ及び第２のゲート絶縁層１０
３ｂはそれぞれ、単層構造としても良いし、積層構造としても良い。
次いで、ゲート絶縁層１０３を介して酸化物半導体層１０２上にゲート電極１０５を形成
する。まずゲート絶縁層１０３上に、第２の導電膜１１７を成膜する（図３（Ｄ）、図４
（Ｇ）、図４（Ｈ）、及び図６（Ａ）参照）。
第２の導電膜１１７は、プラズマＣＶＤ法またはスパッタリング法等により、ゲート絶縁
層１０３上に成膜される。
また、第２の導電膜１１７の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネ
オジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属膜、または上述した
元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）等を用いることができる。また第１の導電膜１１６と同様に、アルミニウム（Ａｌ）、
銅（Ｃｕ）等の低抵抗な金属膜の下側又は上側の一方または双方に、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等の高融点金属膜またはそれ
らの金属窒化物膜を積層すると、低抵抗な金属膜の金属の移動（拡散）を阻害できるので
好適である。すなわち、第１の導電膜１１６と同様に、第２の導電膜１１７を、第１の導
電層、第２の導電層である金属膜、及び第３の導電層の積層とし、第２の導電層として低
抵抗な導電層を用いる。第１の導電層及び第３の導電層の少なくとも一方に、第２の導電
層の金属の移動を阻害できる材料を用いる。また、第２の導電層上の第３の導電層は、当
該第２の導電層の端部を覆う構成にすると、第２の導電層の端部からの金属の移動を抑制
することができるので好適である。
例えば第２の導電膜１１７として、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタルを積
層したものを用い、低抵抗な銅（Ｃｕ）を、銅の移動を阻害するタングステン（Ｗ）及び
窒化タンタルで挟めばよい。また、第２の導電膜１１７としてリン等の不純物元素をドー
ピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを
用いてもよい。第２の導電膜１１７は、単層構造としてもよいし、積層構造としてもよい
。
また、第２の導電膜１１７の材料として、インジウム錫酸化物、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの導電性材料を用いることもできる。また、上記
導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層１０３と接する第２の導電膜１１７の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸
化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含
むＳｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用
いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電
子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタのしきい
値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる
。
なお、ゲート電極１０５及び電極１１５は、ゲート絶縁層１０３上に設けられた第２の導
電膜１１７を、レジストマスクを用いて加工することによって形成することができる。こ
こで、加工に用いるレジストマスクは、フォトリソグラフィ法などによって形成されたレ
ジストマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするの
が好ましい。
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるア
ッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法
などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシ
ング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによっ
てトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理と
しては制御性の良好な処理を適用することができる。
スリミング処理の結果、フォトリソグラフィ法などによって形成されたレジストマスクを
、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅ま
で微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ま
しくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさ
らなる微細化を達成することができる。
以上のように、第２の導電膜１１７の一部を選択的に除去することにより、環状のゲート
電極１０５、及び容量素子１１１の一対の電極の他方である電極１１５を形成することが
できる（図３（Ｅ）、図４（Ｉ）、図４（Ｊ）、及び図６（Ｂ）参照）。
特に図６（Ｂ）に示されるように、環状のゲート電極１０５は、ソース電極又はドレイン
電極の他方である電極１０８の外側に、電極１０８の周辺を囲むように設けられる。さら
にソース電極又はドレイン電極の一方である電極１０４は、環状のゲート電極１０５の外
側に、環状のゲート電極１０５の周辺を囲むように設けられている。
なお、形成されたゲート電極１０５及び電極１１５の端部がテーパー形状であると、後に
積層する絶縁層や導電層の被覆性が向上するため好ましい。
なお、ゲート電極１０５を形成後、酸化物半導体の導電性を変化させる不純物元素を、ゲ
ート電極１０５をマスクとして、酸化物半導体層１０２に添加すると、ソース領域及びチ
ャネル形成領域との間、並びに、ドレイン領域及びチャネル形成領域との間に、自己整合
的に低抵抗領域が形成される。当該低抵抗領域が形成されると、トランジスタ１１０のオ
ン抵抗を低減し、動作速度を向上させることができる。
当該不純物元素の添加は、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて行うことができる。
当該不純物元素は、酸化物半導体層の導電率を変化させる不純物である。このような不純
物元素としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およ
びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘ
リウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、
チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることがで
きる。
また、酸化物半導体層１０２に当該不純物元素を添加しない場合は、ソース領域及びチャ
ネル形成領域との間、並びに、ドレイン領域及びチャネル形成領域との間に、自己整合的
にオフセット領域が形成される。オフセット領域を設けることにより、ゲート電極とソー
ス電極間に生じる寄生容量を低減することができる。また、ゲート電極とドレイン電極間
に生じる寄生容量を低減することができる。
なお、トランジスタ１１２が有するゲート電極１３５は、ゲート電極１０５の形状を、ゲ
ート電極１０５の一部が電極１０４及び電極１０８と重畳するように変更することで形成
することができる。
また、トランジスタ１１２のように、ゲート電極１３５の一部と、ソース電極及びドレイ
ン電極である電極１０４及び電極１０８が重畳する場合は、上述のように、オフセット領
域は形成されない。また、トランジスタ１１２では、上述のように、ソース領域及びチャ
ネル形成領域との間、並びに、ドレイン領域及びチャネル形成領域との間に、自己整合的
に不純物元素を添加できないため、低抵抗領域は形成されない。
次いで、ゲート絶縁層１０３、ゲート電極１０５、及び電極１１５を覆って、第１の絶縁
層１０７を形成する。
第１の絶縁層１０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成
膜することができる。第１の絶縁層１０７は、代表的には酸化シリコン、酸化窒化シリコ
ン、酸化窒化アルミニウム、または酸化ガリウムなどの無機絶縁材料などを用いることが
できる。
また、第１の絶縁層１０７として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウ
ム、酸化ジルコニウム、酸化ランタン、酸化バリウム、または金属窒化物（例えば、窒化
アルミニウム）も用いることができる。
第１の絶縁層１０７は、単層でも積層でもよく、例えば酸化シリコン及び酸化アルミニウ
ムの積層を用いることができる。酸化アルミニウムは、水素、水分などの不純物、及び酸
素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作
製後において、変動要因となる水素、水分などの不純物の酸化物半導体層１０２への混入
、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層１０２からの放出
を抑制するブロッキング層として機能するため好適である。
また、例えば第１の絶縁層１０７として酸化アルミニウムを用いる場合は、アルミニウム
を成膜し、当該アルミニウムに酸素ドープ処理を行うことによって形成した酸化アルミニ
ウムを用いてもよい。
なお、上記の「酸素ドープ処理」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸
素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいず
れかを含む）をバルクに導入することをいう。なお、当該「バルク」の用語は、酸素を、
薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸
素ドープ処理」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ処理
」が含まれる。酸素ドープ処理は、酸素雰囲気下による熱処理や、イオン注入法、イオン
ドーピング法、プラズマイマージョンイオンインプランテーション法、酸素雰囲気下で行
うプラズマ処理などを用いて行うことができる。例えば、酸素を含む雰囲気下で行うプラ
ズマ処理を行う場合は、アッシング装置を用いることができる。なお、イオン注入法とし
て、ガスクラスタイオンビームを用いてもよい。
酸素ドープ処理における供給ガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭
素、一酸化炭素などの酸素を含むガスを用いることができる。また、上述の酸素を含むガ
スに希ガスを添加してもよい。
また、酸素ドープ処理は、酸素が導入される膜の全面を一度に処理してもよいし、例えば
、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、酸素が導
入される膜又はイオンビームの少なくとも一方を相対的に移動（スキャン）させることで
、酸素が導入される層の全面に酸素を導入することができる。
第１の絶縁層１０７は、スパッタリング法など、第１の絶縁層１０７に水、水素等の不純
物を混入させない方法を適宜用いて形成することが好ましい。
酸化物半導体膜の成膜時と同様に、第１の絶縁層１０７の成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜した第１の絶縁層１０７に含まれる不純物の濃度
を低減できる。また、第１の絶縁層１０７の成膜室内の残留水分を除去するための排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
本実施の形態では、第１の絶縁層１０７として、酸化物半導体層１０２に接する側から順
に、酸化シリコン及び酸化アルミニウムとの積層構造を用いるものとする。なお、酸化ア
ルミニウムを高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）
とすることによって、トランジスタ１１０に安定な電気特性を付与することができる。膜
密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅ
ｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒ
ｅｆｌｅｃｔｉｏｎ）によって測定することができる。
次いで第１の絶縁層１０７上に、第２の絶縁層１０９を形成する。第２の絶縁層１０９は
、トランジスタ起因の表面凹凸を低減する平坦化絶縁膜として機能することが好ましい。
第２の絶縁層１０９の材料としては、第１の絶縁層１０７に用いる上記材料の中から適宜
選択して用いることができる。また、第２の絶縁層１０９は、上記材料の他にポリイミド
、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また
上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、
これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよ
い。また、第２の絶縁層１０９を設けず、第１の絶縁層１０７のみを設ける構成にしても
よい。
以上説明したように、酸化物半導体層１０２に十分な酸素が供給され酸素が過飽和の状態
とするため、酸化物半導体層１０２を包みこむように過剰酸素を含む絶縁層を接して設け
ることが好ましい。上述のように、酸化物半導体層１０２と接する第２の下地絶縁層１０
１ｂ及び第１のゲート絶縁層１０３ａに過剰酸素を含む絶縁層、又は酸化物半導体層１０
２と接する領域に酸素過剰領域を含む絶縁層を用いる。
さらに過剰酸素を含む絶縁層の外側に配置されるように、外部からの不純物の浸入を防ぐ
と共に、酸化物半導体層１０２の酸素の放出を抑制するブロッキング層を設けることが好
ましい。本実施の形態では、第１の下地絶縁層１０１ａ、第２のゲート絶縁層１０３ｂ、
及び第１の絶縁層１０７がブロッキング層として機能する。
酸化物半導体層１０２の上下に、過剰酸素を含む絶縁層及び酸素の放出を抑制するブロッ
キング層を設けることで、酸化物半導体層１０２において化学量論的組成とほぼ一致する
ような状態、或いは化学量論的組成より酸素が多い過飽和の状態とすることができる。例
えば、酸化物半導体層１０２の化学量論的組成が、Ｉｎ：Ｇａ：Ｚｎ：Ｏが１：１：１：
４［原子数比］である場合、酸化物半導体層１０２に含まれる酸素の原子数比を４以上と
することができる。
次いで、第２の絶縁層１０９上にマスクを形成し（図示せず）、当該マスクを用いて、第
２の絶縁層１０９、第１の絶縁層１０７、及びゲート絶縁層１０３のそれぞれの一部を除
去して、電極１０８に達する開口を形成する。なお、第２の絶縁層１０９を設けない場合
は、第１の絶縁層１０７及びゲート絶縁層１０３をエッチングして、電極１０８に達する
開口を形成する。
次いで、当該開口を埋め込むように、第２の絶縁層１０９上に電極１０６となる第３の導
電膜を形成する。当該第３の導電膜をエッチング等により一部除去し、電極１０８に電気
的に接続される電極１０６を形成する（図１（Ａ）乃至図１（Ｄ）参照）。第３の導電膜
として、第１の導電膜１１６又は第２の導電膜１１７と同様の材料を用いることができる
。また第１の導電膜１１６及び第２の導電膜１１７と同様に、アルミニウム（Ａｌ）、銅
（Ｃｕ）等の低抵抗な金属膜の下側又は上側の一方または双方に、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等の高融点金属膜またはそれら
の金属窒化物膜を積層すると、低抵抗な金属膜の金属の移動（拡散）を阻害できるので好
適である。例えば第３の導電膜として、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタル
を積層したものを用い、低抵抗な銅（Ｃｕ）をバリアメタルであるタングステン（Ｗ）及
び窒化タンタルで挟めばよい。すなわち、第１の導電膜１１６と同様に、第３の導電膜を
、第１の導電層、第２の導電層である金属膜、及び第３の導電層の積層とし、第２の導電
層として低抵抗な導電層を用いる。第１の導電層及び第３の導電層の少なくとも一方に、
第２の導電層の金属の移動を阻害できる材料を用いる。また、第２の導電層上の第３の導
電層は、当該第２の導電層の端部を覆う構成にすると、第２の導電層の端部からの金属の
移動を抑制することができるので好適である。
なお、形成された電極１０６の端部がテーパー形状であると、後に積層する絶縁層や導電
層の被覆性が向上するため好ましい。
ここで、上記第１の導電膜１１６を、第１の導電層、第２の導電層である金属膜、及び第
３の導電層の積層とし、第２の導電層として低抵抗な導電層を用い、第１の導電層及び第
３の導電層に、第２の導電層の金属の移動を阻害できる材料を用いて、電極１０４、電極
１０８、及び電極１１４を作製した半導体装置の断面図を、図７（Ａ）に示す。
図７（Ａ）に示す電極１０４は、第１の電極１０４ａ、第２の電極１０４ｂ、及び第３の
電極１０４ｃが積層された電極である。また、電極１０８は、第１の電極１０８ａ、第２
の電極１０８ｂ、及び第３の電極１０８ｃが積層された電極である。また、電極１１４は
、第１の電極１１４ａ、第２の電極１１４ｂ、及び第３の電極１１４ｃが積層された電極
である。
図７（Ａ）では、電極１０４、電極１０８、及び電極１１４それぞれの第２の電極１０４
ｂ、第２の電極１０８ｂ、及び第２の電極１１４ｂの材料として、例えば銅を用いる。ま
た、電極１０４、電極１０８、及び電極１１４それぞれの第１の電極１０４ａ、第１の電
極１０８ａ、及び第１の電極１１４ａの材料として、例えば、銅の移動（拡散）を抑制す
るタングステン（Ｗ）を用いる。また、電極１０４、電極１０８、及び電極１１４それぞ
れの第３の電極１０４ｃ、第３の電極１０８ｃ、及び第３の電極１１４ｃの材料として、
例えば窒化タンタルを用いる。図７（Ａ）に示す電極構造では、銅を封じ込めるためにフ
ォトリソグラフィ工程およびエッチング工程が増加してしまうが、第２の電極の材料であ
る銅の拡散を抑制する効果は非常に高く、半導体装置の信頼性を高めることができる。
また、第２の電極上の第３の電極を、当該第２の電極の端部を覆う構成にした半導体装置
の断面図を、図７（Ｂ）に示す。図７（Ｂ）に示すように、第３の電極１０４ｃ、第３の
電極１０８ｃ、及び第３の電極１１４ｃを、それぞれ、第２の電極１０４ｂ、第２の電極
１０８ｂ、及び第２の電極１１４ｂそれぞれの端部を覆う構成にすると、第２の電極の金
属、例えば銅の移動をより抑制する効果が増大するので好適である。図７（Ｂ）に示す電
極構造では、銅を封じ込めるためにフォトリソグラフィ工程およびエッチング工程が増加
してしまうが、第２の電極の材料である銅の拡散を抑制する効果は非常に高く、半導体装
置の信頼性を高めることができる。
なお、酸化物半導体層１０２を、複数の酸化物半導体層が積層された構造としてもよい。
例えば、酸化物半導体層１０２を、第１の酸化物半導体層と第２の酸化物半導体層の積層
として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用い
てもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半
導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第
２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。また、
第１の酸化物半導体層または、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、またはＩｎ：Ｇａ：Ｚｎ＝１：９：０として
もよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの
組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また
、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性
を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさ
らに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体膜
を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、微結晶酸
化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成
としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちら
か一方に非晶質酸化物半導体を適用すると、酸化物半導体層１０２の内部応力や外部から
の応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性
をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸
素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、
ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層１０２を３層以上の積層構造とし、複数層の結晶性を有する酸化物
半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物
半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
酸化物半導体層１０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み
合わせて用いることができる。
また、酸化物半導体層１０２を複数層の積層構造とし、各酸化物半導体層の形成後に酸素
を導入してもよい。酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオン
ドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気
下で行うプラズマ処理などを用いることができる。
各酸化物半導体層の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減す
る効果を高めることができる。
また、本実施の形態に示すトランジスタは、酸化物半導体層１０２としてＣＡＡＣ−ＯＳ
を用いる場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、外縁（
端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例にお
いて詳述する。
以上説明したように、本実施の形態により、寄生チャネルの発生を抑制可能なトランジス
タを得ることができる。また、当該トランジスタを用いることにより、動作特性の向上が
図られた半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、上記実施の形態で開示したトランジスタとは異なる構造を有するトラ
ンジスタについて説明する。
本実施の形態のトランジスタ及び容量素子を図８に示す。図８に示すトランジスタ１２０
は、図１に示すトランジスタ１１０とほぼ同様の構造を有するが、ソース電極又はドレイ
ン電極の一方として機能する電極１２４（電極１２４ａ及び電極１２４ｂ）が、酸化物半
導体層１０２の外縁を全て覆っていないという点で、トランジスタ１１０とは異なる。
図８（Ａ）は、本実施の形態のトランジスタ１２０及び容量素子１１１の上面図であり、
図８（Ｂ）は、図８（Ａ）に示す上面図中のＡ５−Ａ６線における断面図である。図８（
Ｃ）は、図８（Ａ）に示す上面図中のＢ５−Ｂ６線における断面図である。図８（Ｄ）は
、図８（Ａ）に示す上面図中のＣ５−Ｃ６線における断面図である。
トランジスタ１２０のソース電極又はドレイン電極の一方として機能する電極１２４ａ及
び電極１２４ｂには、同電位が印加されるので、電気的には同一の電極として機能する。
電極１２４ａ及び電極１２４ｂは、それぞれ酸化物半導体層１０２の外縁の一部を覆わな
い構成とする。
トランジスタ１２０に示す構成とすることで、トランジスタの占有面積を小さくすること
が可能となる。また、トランジスタ１２０は、酸化物半導体層１０２の外縁がソース電極
又はドレイン電極の一方として機能する電極１２４（電極１２４ａ及び電極１２４ｂ）に
のみ接する構成であるため、ソース電極又はドレイン電極の他方として機能する電極１０
８と、電極１２４が寄生チャネルを介して電気的に接続されることがない。酸化物半導体
層１０２の外縁が、ソース電極からドレイン電極に達しない構成とすることで、寄生チャ
ネルの発生を抑制可能なトランジスタを得ることができる。
また、図９に示すように、ゲート電極１２５が、酸化物半導体層１０２の外縁を越えて延
伸したトランジスタ１２１において、当該ゲート電極１２５が延伸した酸化物半導体層１
０２の外縁には低抵抗領域が形成される恐れがある。しかしながら、トランジスタ１２０
と同様に、酸化物半導体層１０２の外縁がソース電極又はドレイン電極の一方として機能
する電極１２４（電極１２４ａ及び電極１２４ｂ）にのみ接する構成であるため、寄生チ
ャネルは発生せず、トランジスタ１２１の電気特性は低下しない。
なお、図９（Ａ）は、本実施の形態のトランジスタ１２０及び容量素子１１１の上面図で
あり、図９（Ｂ）は、図９（Ａ）に示す上面図中のＡ７−Ａ８線における断面図である。
図９（Ｃ）は、図９（Ａ）に示す上面図中のＢ７−Ｂ８線における断面図である。図９（
Ｄ）は、図９（Ａ）に示す上面図中のＣ７−Ｃ８線における断面図である。
なお、図９においては、ゲート電極１２５は、電極１２４ａ及び電極１２４ｂに覆われて
いない酸化物半導体層１０２の外縁の一方を越えて延伸しているが、これに限定されない
。ゲート電極１２５が電極１２４ａ及び電極１２４ｂに覆われていない外縁の両方を越え
て延伸している場合でも、寄生チャネルは発生せず、トランジスタ１２１の電気特性は低
下しない。
以上説明したように、本実施の形態により、寄生チャネルの発生を抑制できるトランジス
タを得ることができる。また、当該トランジスタを用いることにより、動作特性の向上が
図られた半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、上記実施の形態で開示したトランジスタと異なる構成を有するトラン
ジスタ２５０と、トランジスタ２５０と同時に作製可能な容量素子の構成及び作製方法に
ついて説明する。
図１０（Ａ１）は、トランジスタ２５０の上面図であり、図１０（Ａ２）は、容量素子２
５５の上面図である。また、図１０（Ｂ１）は、図１０（Ａ１）中でＸ１−Ｘ２の鎖線で
示した部位の断面図であり、図１０（Ｂ２）は、図１０（Ａ２）中でＹ１−Ｙ２の鎖線で
示した部位の断面図である。
図１０（Ａ１）および図１０（Ｂ１）を用いて、トランジスタ２５０の構成について説明
する。図１０（Ａ１）に示す上面図において、トランジスタ２５０は、環状のゲート電極
２０８の内側にソース電極２０５が形成され、環状のゲート電極２０８の外側にドレイン
電極２０６が形成された構成を有する。なお、便宜上、本明細書中ではソース電極２０５
及びドレイン電極２０６に相当する部位の呼称を固定して用いているが、実際の回路動作
においてはソースとドレインが入れ替わる場合がある。よって、トランジスタ２５０は、
環状のゲート電極２０８の内側にソース電極２０５またはドレイン電極２０６の一方が形
成され、環状のゲート電極２０８の外側にソース電極２０５またはドレイン電極２０６の
他方が形成された構成を有すると言い換えることができる。すなわち、トランジスタ２５
０は、平面視において、ソース電極２０５またはドレイン電極２０６の一方をゲート電極
２０８で囲む構成を有する。
また、酸化物半導体層２０４中の、環状のゲート電極２０８と重畳する領域がチャネル形
成領域２０４ａとなるため、チャネル形成領域２０４ａも環状となる。トランジスタ２５
０は、環状のチャネル形成領域２０４ａの内側にソース電極２０５またはドレイン電極２
０６の一方が形成され、環状のチャネル形成領域２０４ａの外側にソース電極２０５また
はドレイン電極２０６の他方が形成された構成を有すると言い換えることができる。すな
わち、トランジスタ２５０は、平面視において、ソース電極２０５またはドレイン電極２
０６の一方をチャネル形成領域２０４ａで囲む構成を有する。
また、図１０（Ｂ１）において、基板２０１上に配線２０２が形成され、配線２０２上に
絶縁層２０３が形成されている。また、絶縁層２０３上に酸化物半導体層２０４が形成さ
れ、酸化物半導体層２０４上にソース電極２０５、及びドレイン電極２０６が形成されて
いる。酸化物半導体層２０４は、チャネル形成領域２０４ａ、低抵抗領域２０４ｂ及び低
抵抗領域２０４ｃを有する。酸化物半導体層中の、ソース電極２０５またはドレイン電極
２０６が接する領域と、チャネル形成領域の間に低抵抗領域を設けることで、トランジス
タのオン電流を増加させ、トランジスタの電界効果移動度を高めることができる。
また、ソース電極２０５は、絶縁層２０３に形成された開口２１３を介して配線２０２と
電気的に接続している。また、酸化物半導体層２０４、ソース電極２０５、及びドレイン
電極２０６上に絶縁層２０７が形成され、絶縁層２０７上にゲート電極２０８が形成され
ている。また、ゲート電極２０８上に絶縁層２０９が形成され、絶縁層２０９上に平坦化
絶縁層２１０が形成されている。絶縁層２０７はゲート絶縁層として機能することができ
る。
絶縁層２０３、絶縁層２０７、及び絶縁層２０９は、単層でもよいし複数層の積層でもよ
い。特に、絶縁層２０３及び絶縁層２０７を複数層の積層とする場合は、酸化物半導体層
２０４と接する層に、酸素を多く含む層を用いることが好ましい。
また、酸化物半導体層２０４の端部をドレイン電極２０６で覆うことで、酸化物半導体層
２０４端部からの酸素脱離を軽減し、寄生チャネルの生成を抑制することができる。トラ
ンジスタ２５０は、少なくともゲート電極２０８、ソース電極２０５、ドレイン電極２０
６、絶縁層２０７、及び酸化物半導体層２０４で構成される。なお、本実施の形態で開示
するトランジスタ２５０は、トップゲート構造のトランジスタの一種である。
また、図１０（Ａ２）および図１０（Ｂ２）を用いて、容量素子２５５の構成について説
明する。容量素子２５５は、容量電極２２１と容量電極２２２の間に、絶縁層２０７を挟
む構成を有する。図１０（Ｂ２）において、基板２０１上に絶縁層２０３が形成され、絶
縁層２０３上に容量電極２２１が形成されている。容量電極２２１は、ソース電極２０５
、及びドレイン電極２０６と同じ層を用いて形成することができる。また、容量電極２２
１上に絶縁層２０７が形成され、絶縁層２０７上に容量電極２２２が形成されている。容
量電極２２２は、ゲート電極２０８と同じ層を用いて形成することができる。また、容量
電極２２２上に絶縁層２０９が形成され、絶縁層２０９上に平坦化絶縁層２１０が形成さ
れている。
トランジスタ２５０と容量素子２５５は、同一平面上に形成することができる。
次に、トランジスタ２５０と異なる構成を有するトランジスタ２６０について、図１１を
用いて説明する。図１１（Ａ）は、チャネルが形成される半導体層に酸化物半導体を用い
たトランジスタ２６０の上面図であり、図１１（Ｂ）は、図１１（Ａ）中でＶ１−Ｖ２の
鎖線で示した部位の断面図である。また、図１１（Ｃ）は、図１１（Ａ）中でＶ３−Ｖ４
の鎖線で示した部位の断面図である。
トランジスタ２６０とトランジスタ２５０は、ドレイン電極２０６の構成が異なる。トラ
ンジスタ２５０は酸化物半導体層２０４の端部の全周をドレイン電極２０６で覆う構成を
有していたが、トランジスタ２６０は酸化物半導体層２０４の端部の一部をドレイン電極
２０６で覆わない構成としている。なお、平面視においてソース電極２０５またはドレイ
ン電極２０６の一方を、ゲート電極２０８またはチャネル形成領域２０４ａで囲む構成は
トランジスタ２５０と同じである。
トランジスタ２６０に示す構成とすることで、トランジスタの占有面積を小さくすること
が可能となる。また、トランジスタ２６０も、酸化物半導体層２０４の端部がドレイン電
極２０６にのみ接する構成であるため、ソース電極２０５とドレイン電極２０６が寄生チ
ャネルを介して電気的に接続されることがない。酸化物半導体層２０４の端部が、ソース
電極２０５からドレイン電極２０６に達しない構成とすることで、消費電力が少なく、電
気特性が良好なトランジスタを実現することができる。
続いて、トランジスタ２５０及び容量素子２５５の作製方法の一例を、図１２乃至図１４
を用いて説明する。図１２はトランジスタ２５０の作製方法を説明する上面図であり、図
１３及び図１４は、トランジスタ２５０及び容量素子２５５の作製方法を説明する断面図
である。
まず、基板２０１上に配線２０２を形成し、配線２０２上に絶縁層２０３を形成する。（
図１２（Ａ）、図１３（Ａ）参照）。基板２０１に使用することができる基板に大きな制
限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要と
なる。例えば、ガラス基板、セラミック基板、シリコンや炭化シリコンなどの単結晶半導
体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板
の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用い
ることができる。また、これらの基板上に半導体素子が設けられたものを、基板２０１と
して用いてもよい。
ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスま
たはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、
サファイア基板などを用いることができる。また、基板２０１として、可撓性基板（フレ
キシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジス
タ２５０を直接作製してもよいし、他の作製基板上にトランジスタ２５０を作製し、その
後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置する
ために、作製基板とトランジスタとの間に、剥離層を設けるとよい。本実施の形態では、
基板２０１として、アルミノホウケイ酸ガラスを用いる。
基板２０１上に、後に配線２０２となる導電層を、スパッタリング法、真空蒸着法、また
はメッキ法を用いて形成する。該導電層は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅
（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ
）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属材料、上述した金属元素
を成分とする合金材料、上述した金属元素の窒化物材料などを用いて形成することができ
る。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウ
ム（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料用いてもよい。ま
た、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリ
サイドなどのシリサイドを用いてもよい。
また、配線２０２となる導電層は、単層構造でも、二層以上の積層構造としてもよい。例
えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層す
る二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを
積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａ
ｌ合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングス
テンを形成する三層構造、タングステン上に銅を積層し、さらにその上に窒化タンタルを
形成する三層構造などがある。配線２０２となる導電層に銅を用いることにより、配線２
０２の配線抵抗を低減することができる。また、銅を、タングステン、モリブデン、タン
タルなどの高融点金属や、該金属の窒化物と積層することで、銅の他の層への拡散を防止
できる。
また、配線２０２となる導電層は、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を
添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。
また、上記透光性を有する導電性材料と、上記金属元素を含む材料の積層構造とすること
もできる。
本実施の形態では、配線２０２となる導電層として、スパッタリング法により厚さ１００
ｎｍのタングステンを形成する。
次に、配線２０２となる導電層の一部を選択的にエッチングして、配線２０２（これと同
じ層で形成される他の配線を含む）を形成する。導電層の一部を選択的にエッチングする
場合は、導電層上にレジストマスクを形成し、ドライエッチング法またはウェットエッチ
ング法により、導電層の不要部分を除去すればよい。また、導電層のエッチングを、ドラ
イエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい。導電層上に
形成するレジストマスクはフォトリソグラフィ法、印刷法、インクジェット法等を適宜用
いることができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
導電層のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン
元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（
Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（Ｃ
Ｃｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６
）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とする
フッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエ
ッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、反
応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用い
ることができる。
また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃ
ｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷ
Ｐ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷ
Ｐ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣ
Ｐ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライ
エッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう）は、所望の
加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力
量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
なお、フォトリソグラフィ法を用いて導電層や絶縁層上に任意形状のレジストマスクを形
成する工程をフォトリソグラフィ工程というが、一般にレジストマスク形成後には、エッ
チング工程とレジストマスクの剥離工程が行われることが多い。このため、本明細書でい
うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエ
ッチング工程と、レジストマスクの剥離工程が含まれている場合がある。
次いで、配線２０２上に絶縁層２０３を形成する（図１３（Ａ）参照）。
絶縁層２０３は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ
法等を適宜用いて形成することができる。また、μ波（例えば周波数２．４５ＧＨｚ）を
用いた高密度プラズマＣＶＤ法などを適用することができる。また、絶縁層２０３は、ス
パッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成
膜を行うスパッタ装置を用いて成膜してもよい。
絶縁層２０３の材料としては、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニ
ウム、酸化窒化アルミニウム、酸化ガリウム、窒化シリコン、酸化シリコン、窒化酸化シ
リコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成すること
ができる。
絶縁層２０３は、後に形成される酸化物半導体層２０４と接する部分において酸素を含む
ことが好ましい。さらに、酸化物半導体層２０４と接する絶縁層２０３は、層中（バルク
中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、
絶縁層２０３として、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）
とする。本実施の形態では、絶縁層２０３として、ＳｉＯ２＋α（ただし、α＞０）であ
る酸化シリコンを用いる。この酸化シリコンが酸化物半導体層２０４と接することで、酸
化物半導体層２０４に酸素を供給することができ、トランジスタの電気特性を良好にする
ことができる。
また、絶縁層２０３を、上述した酸素を過剰に含む絶縁層と、窒化シリコンや酸化アルミ
ニウムなどの、水素、水、水素化物、または水酸化物などの不純物や、酸素に対するバリ
ア性を有する材料で形成された絶縁層（以下、バリア層ともいう）の積層としてもよい。
バリア性を有する材料で形成することで、基板側からの上記不純物の侵入を防ぐとともに
、酸素を過剰に含む絶縁層に含まれる酸素の基板側への拡散を防ぐことができる。
本実施の形態では、基板２０１上に絶縁層２０３としてプラズマＣＶＤ法を用いて厚さ２
００ｎｍの酸化窒化シリコンを形成する。また、絶縁層２０３形成時の温度は、基板２０
１及び配線２０２が耐えうる温度以下で、より高いほうが好ましい。例えば、基板２０１
を３５０℃以上４５０℃以下の温度に加熱しながら絶縁層２０３を形成する。なお、絶縁
層２０３形成時の温度は一定であることが好ましい。例えば、絶縁層２０３の形成を、基
板を３５０℃に加熱して行う。
また、絶縁層２０３の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エ
ア窒素雰囲気下において、加熱処理を行ってもよい。加熱処理により絶縁層２０３に含ま
れる水素、水、水素化物、または水酸化物などの濃度を低減することができる。加熱処理
温度は、基板２０１及び配線２０２が耐えうる温度以下で、より高い温度で行うことが好
ましい。具体的には、絶縁層２０３の成膜温度以上、基板２０１の歪点未満で行うことが
好ましい。
また、絶縁層２０３の形成後、絶縁層２０３に酸素ドープ処理を行い、絶縁層２０３を酸
素過剰な状態としてもよい。なお、絶縁層２０３への酸素ドープ処理は、上記加熱処理後
に行うことが好ましい。上記加熱処理と酸素ドープ処理は、複数回繰り返し行ってもよい
。
また、上記加熱処理と酸素ドープ処理を、交互に複数回繰り返して行ってもよい。
次に、絶縁層２０３上に、後に酸化物半導体層２０４となる酸化物半導体層２１４（図示
せず）をスパッタリング法により形成する。
なお、酸化物半導体層２１４は、上記実施の形態で開示した酸化物半導体と同様の材料お
よび方法で形成することができる。
なお、酸化物半導体層２１４は、酸素が多く含まれるような条件で形成して、酸素を多く
含むまたは酸素が過飽和な状態（好ましくは酸化物半導体が結晶状態における化学量論的
組成に対し、酸素の含有量が過剰な領域が含まれている状態）とすることが好ましい。
例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、スパッタリングガス
の酸素の占める割合が多い条件で行うことが好ましく、スパッタリングガスを酸素ガス１
００％として行うことが好ましい。スパッタリングガス中の酸素ガスの占める割合が多い
条件、特に酸素ガス１００％で成膜すると、例えば形成温度を３００℃以上としても、酸
化物半導体層中からのＺｎの放出が抑えられる。
また、酸化物半導体層２１４の形成に先立ち、絶縁層２０３の酸化物半導体層２１４が接
して形成される領域に、平坦化処理を行ってもよい。
また、酸化物半導体層２１４は、銅、アルミニウム、塩素などの不純物がほとんど含まれ
ない高純度化されたものであることが望ましい。トランジスタの製造工程において、これ
らの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択するこ
とが好ましい。具体的には、酸化物半導体層中の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ
３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層
中のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導
体層中の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層２１４中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ
）などのアルカリ金属の濃度は、Ｎａは５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましく
は１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃ
ｍ３以下、Ｌｉは５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏ
ｍｓ／ｃｍ３以下、Ｋは５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５
ａｔｏｍｓ／ｃｍ３以下とする。
本実施の形態においては、酸化物半導体層２１４として、ＡＣ電源装置を有するスパッタ
リング装置を用いたスパッタリング法により、厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物
（ＩＧＺＯ）を形成する。スパッタリング法で作製するためのターゲットとしては、組成
として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いる。
まず、減圧状態に保持された成膜室内に基板２０１を保持する。そして、成膜室内の残留
水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用
いて絶縁層２０３上に酸化物半導体層２１４を形成する。成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素
原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層２１４
に含まれる不純物の濃度を低減できる。
また、絶縁層２０３と酸化物半導体層２１４を大気に解放せずに連続的に形成してもよい
。絶縁層２０３と酸化物半導体層２１４とを大気に曝露せずに連続して形成すると、絶縁
層２０３表面に水素や水などの不純物が付着することを防止することができる。
次に、フォトリソグラフィ工程により酸化物半導体層２１４の一部を選択的にエッチング
し、島状の酸化物半導体層２０４を形成する（図１２（Ｂ）、図１３（Ｂ）参照）。また
、酸化物半導体層２０４を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、酸化物半導体層２１４のエッチングは、ドライエッチング法でもウェットエッチン
グ法でもよく、両方を用いてもよい。ウェットエッチング法により、酸化物半導体層２１
４のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、
シュウ酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）
を用いてもよい。また、ドライエッチング法で酸化物半導体層のエッチングを行う場合は
、例えば、ＥＣＲまたはＩＣＰなどの高密度プラズマ源を用いたドライエッチング法を用
いることができる。また、広い面積に渡って一様な放電が得られやすいドライエッチング
法として、ＥＣＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ
Ｐｌａｓｍａ）モードを用いたドライエッチング法がある。このドライエッチング法であ
れば、例えば基板として、第１０世代の３ｍを超えるサイズの基板を用いる場合にも対応
することができる。
また、酸化物半導体層２０４形成後に、酸化物半導体層２０４中の過剰な水素（水や水酸
基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処
理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減
圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気
炉に基板を導入し、酸化物半導体層２０４に対して窒素雰囲気下４５０℃において１時間
の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
また、加熱処理により酸化物半導体層２０４を加熱した後、同じ炉に高純度の酸素ガス、
高純度の一酸化二窒素ガス、又は超乾燥エア（キャビティリングダウン分光法（ＣＲＤＳ
：Ｃａｖｉｔｙ Ｒｉｎｇ−Ｄｏｗｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた露点計を用
いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐ
ｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸
化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入
する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸
素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ
以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化また
は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を
構成する主成分材料である酸素を供給することによって、酸化物半導体内の酸素欠損が低
減され、酸化物半導体層２０４をｉ型（真性）または実質的にｉ型化することができる。
脱水化又は脱水素化のための加熱処理は、酸化物半導体層の形成後であれば、島状の酸化
物半導体層２０４の形成前に行ってもよく、形成後に行ってもよい。また、脱水化又は脱
水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまう恐れがある。酸化物半導体層において、酸素が脱離した
箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気特性変動を招くド
ナー準位が生じてしまう。
このため、脱水化又は脱水素化処理を行った酸化物半導体層２０４に、酸素ドープ処理を
行い、酸化物半導体層２０４中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層２０４に、酸素を導入して層中に酸素を
供給することによって、脱水化または脱水素化処理による不純物の排除工程によって生じ
た酸化物半導体内の酸素欠損を低減し、酸化物半導体層２０４をｉ型（真性）化すること
ができる。ｉ型（真性）化した酸化物半導体層２０４を有するトランジスタは、電気特性
変動が抑制されており、電気的に安定である。
酸化物半導体層２０４に酸素導入する場合、酸素ドープ処理を酸化物半導体層２０４に直
接行ってもよいし、他の層を介して行ってもよい。
また、酸素ドープ処理により、酸化物半導体層２０４を構成する元素と水素の間の結合、
或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素
と反応することで水を生成するため、酸素ドープ処理後に加熱処理を行うと、不純物であ
る水素または水酸基が、水として脱離しやすくなる。このため、酸化物半導体層２０４へ
酸素を導入した後に加熱処理を行ってもよい。その後、さらに酸化物半導体層２０４に酸
素を導入し、酸化物半導体層２０４を酸素過剰な状態としてもよい。また、酸化物半導体
層２０４への酸素ドープ処理と加熱処理は、それぞれを交互に複数回行ってもよい。また
、加熱処理と酸素ドープ処理を同時に行ってもよい。
このように、酸化物半導体層２０４は水素などの不純物が十分に除去されることにより高
純度化され、また、十分な酸素が供給されて酸化物半導体層２０４中の酸素欠損が低減さ
れることにより、ｉ型（真性）または実質的にｉ型（真性）化されたものであることが望
ましい。
電子供与体（ドナー）となる水または水素などの不純物が低減されて高純度化された酸化
物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化
物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限り
なく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成され
る半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オ
フ電流が著しく低いという特性を有する。
具体的に、高純度化された酸化物半導体層の水素濃度は、ＳＩＭＳによる水素濃度の測定
値が、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導
体層２０４に十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層２
０４を挟むように酸素を多く含む絶縁層を接して設けることが好ましい。
また、酸素を多く含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要で
ある。酸素を多く含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上で
ある場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢ
Ｔストレス試験において大きく劣化するため、酸素を多く含む絶縁層の水素濃度は、７．
２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１
０１９ａｔｏｍｓ／ｃｍ３以下、且つ、酸素を多く含む絶縁層の水素濃度は、７．２×１
０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
ここで、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試
料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難である
ことが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析
する場合、対象となる層が存在する範囲において、値に極端な変動が無く、ほぼ一定の値
が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層
の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる
領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の
最大値または最小値を、当該層中の水素濃度として採用する。さらに、当該層が存在する
領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない
場合、変曲点の値を水素濃度として採用する。
次に、フォトリソグラフィ工程により、配線２０２と重畳する、酸化物半導体層２０４及
び絶縁層２０３の一部を選択的にエッチングし、配線２０２に達する開口２１３を形成す
る（図１２（Ｃ）、図１３（Ｃ）参照）。また、開口２１３を形成するためのレジストマ
スクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成す
るとフォトマスクを使用しないため、製造コストを低減できる。酸化物半導体層２０４及
び絶縁層２０３のエッチングは、ドライエッチング法でもウェットエッチング法でもよく
、両方を用いてもよい。
次いで、フォトリソグラフィ工程により、酸化物半導体層２０４上にソース電極２０５、
ドレイン電極２０６、及び図１２に図示しない容量電極２２１（これと同じ層で形成され
る配線を含む）を形成する（図１２（Ｄ）、図１３（Ｄ）参照）。ソース電極２０５、ド
レイン電極２０６、及び容量電極２２１は、配線２０２と同様の材料及び方法で形成する
ことができる。
本実施の形態では、ソース電極２０５、ドレイン電極２０６、及び容量電極２２１を形成
するための導電層としてスパッタリング法により厚さ２００ｎｍのチタンを形成する。該
導電層のエッチングは、例えば、エッチングガス（ＢＣｌ３：Ｃｌ２＝７５０ｓｃｃｍ：
１５０ｓｃｃｍ）を用い、バイアス電力を１５００Ｗとし、ＩＣＰ電源電力を０Ｗとし、
圧力を２．０ＰａとしたＩＣＰエッチング法により行うことができる。
また、ソース電極２０５及びドレイン電極２０６を形成するためのエッチングが終了した
後、酸化物半導体層２０４の表面に付着した不純物を除去するための洗浄処理（不純物除
去処理）を行うことが好ましい。
不純物除去処理を行うことで、安定した電気特性を有する信頼性の高いトランジスタを実
現することができる。
次いで、酸化物半導体層２０４の一部に接し、ソース電極２０５及びドレイン電極２０６
上に、絶縁層２０７を形成する（図１３（Ｅ）参照）。絶縁層２０７は絶縁層２０３と同
様の材料及び方法で形成することが出来る。絶縁層２０７は、トランジスタ２５０のゲー
ト絶縁層として機能する。また、容量素子２５５の誘電体として機能する。
容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど
（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が
大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、二つの電極
間に生じるリーク電流が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくな
る。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として
機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介して
ゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極と、チャネル
形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として
機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を増やすためにゲート
絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じや
すい。
そこで、絶縁層２０７として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０
））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、
ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用い
ると、絶縁層２０７を厚くしても、ゲート電極２０８と酸化物半導体層２０４間の容量値
を十分確保することが可能となる。
例えば、絶縁層２０７として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、絶縁層２０７
を厚くしても、絶縁層２０７に酸化シリコンを用いた場合と同等の容量値を実現できるた
め、ゲート電極２０８と酸化物半導体層２０４間に生じるリーク電流を低減できる。また
、容量電極２２２と容量電極２２１間に生じるリーク電流を低減できる。また、ゲート電
極２０８と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じる
リーク電流を低減できる。なお、絶縁層２０７をｈｉｇｈ−ｋ材料と、他の絶縁材料との
積層構造としてもよい。
なお、絶縁層２０７は、酸化物半導体層２０４と接する部分において酸素を含むことが好
ましい。本実施の形態においては、酸化物半導体層２０４と接する絶縁層２０７は、層中
（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
例えば、絶縁層２０７として、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、
α＞０）とする。本実施の形態では、絶縁層２０７として、ＳｉＯ２＋α（ただし、α＞
０）である酸化シリコンを用いる。この酸化シリコンを絶縁層２０７として用いることで
、酸化物半導体層２０４に酸素を供給することができ、特性を良好にすることができる。
また、絶縁層２０７は、上述した酸素を過剰に含む絶縁層と、窒化シリコンや酸化アルミ
ニウムなどの、水素、水、水素化物、または水酸化物などの不純物や、酸素に対するバリ
ア性を有する材料で形成された絶縁層の積層とすることが好ましい。酸化物半導体層２０
４に接して酸素を過剰に含む絶縁層を形成し、酸素を過剰に含む絶縁層にバリア性を有す
る絶縁層を積層することで、酸化物半導体層２０４への不純物の侵入を防ぐとともに、酸
素を過剰に含む絶縁層に含まれる酸素を効果的に酸化物半導体層２０４へ供給することが
できる。
また、絶縁層２０７を形成する前に、酸素、一酸化二窒素、もしくは希ガス（代表的には
アルゴン）などを用いたプラズマ処理により、被形成面の表面に付着した水分や有機物な
どの不純物を除去することが好ましい。
また、絶縁層２０７の形成後、絶縁層２０７に酸素ドープ処理を行い、絶縁層２０７を酸
素過剰な状態としてもよい。また、絶縁層２０７の形成後、酸素ドープ処理の前に、減圧
下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア窒素雰囲気下において、加熱処理
を行ってもよい。加熱処理により絶縁層２０７に含まれる水素、水、水素化物、または水
酸化物などの濃度を低減することができる。加熱処理温度は、基板２０１が耐えうる温度
以下で、より高い温度で行うことが好ましい。具体的には、絶縁層２０７の成膜温度以上
、基板２０１の歪点未満で行うことが好ましい。
また、酸素の供給源となる酸素を多く（過剰に）含む絶縁層２０７を酸化物半導体層２０
４と接して設け、その後上記加熱処理を行うことにより絶縁層２０７から酸化物半導体層
２０４へ酸素を供給することができる。
酸化物半導体層２０４へ酸素を供給することにより、酸化物半導体層２０４中の酸素欠損
を補填することができる。絶縁層２０７の厚さは、１ｎｍ以上５０ｎｍ以下が好ましい。
絶縁層２０７の厚さは、作製するトランジスタのサイズやソース電極２０５、ドレイン電
極２０６、及び容量電極２２１の段差被覆性を考慮して決定すればよい。
次に、ゲート電極２０８及び容量電極２２２を形成する（これと同じ層で形成される他の
配線を含む）（図１２（Ｅ）、図１４（Ａ）参照）。ゲート電極２０８及び容量電極２２
２は、配線２０２、ソース電極２０５、ドレイン電極２０６、及び容量電極２２１と同様
の材料及び方法で形成することができる。
本実施の形態では、厚さ１００ｎｍのタングステン膜を用いて、ゲート電極２０８及び容
量電極２２２を形成する。
次に、ゲート電極２０８をマスクとして酸化物半導体層２０４にドーパント２３１を導入
し、低抵抗領域２０４ｂ、低抵抗領域２０４ｃを形成する（図１２（Ｆ）、図１４（Ｂ）
参照）。
ドーパント２３１は、酸化物半導体層２０４の導電率を変化させる不純物元素である。ド
ーパント２３１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびア
ンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリ
ブデン（Ｍｏ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、
インジウム（Ｉｎ）、ガリウム（Ｇａ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）
、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパント２３１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。その際には、ドー
パント２３１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
本実施の形態では、ドーパント２３１をイオン注入法により絶縁層２０７を通過して酸化
物半導体層２０４に導入する。ドーパント２３１の導入工程は、通過させる層の厚さを考
慮し、加速電圧、ドーズ量を適宜設定して行えばよい。本実施の形態では、ドーパント２
３１としてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント２
３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下
とすればよい。
低抵抗領域におけるドーパント２３１の濃度は、５×１０１８／ｃｍ３以上１×１０２２
／ｃｍ３以下であることが好ましい。
また、ドーパント２３１を導入する際に、基板２０１を加熱しながら行ってもよい。
なお、酸化物半導体層２０４にドーパント２３１を導入する処理は、複数回行ってもよく
、ドーパント２３１の種類も複数種用いてもよい。
また、ドーパント２３１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温
度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲
気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱
処理を行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体層２０４に、リン（Ｐ）イオンを注
入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１
０１５ｉｏｎｓ／ｃｍ２とする。
なお、酸化物半導体層２０４に結晶性を有する酸化物半導体用いた場合、ドーパント２３
１の導入により、一部が非晶質化する場合がある。
ドーパント２３１の導入により、チャネル形成領域２０４ａを挟んで低抵抗領域２０４ｂ
、低抵抗領域２０４ｃが設けられた酸化物半導体層２０４が形成される。
次いで、絶縁層２０７、ゲート電極２０８、及び容量電極２２２の上に絶縁層２０９を形
成する（図１４（Ｃ）参照）。絶縁層２０９は、絶縁層２０３または絶縁層２０７と同様
の材料及び方法で形成することができる。例えば、絶縁層２０９として、酸化シリコンや
、酸化窒化シリコンなどをスパッタリング法やＣＶＤ法で形成して用いることができる。
また、絶縁層２０９に酸素ドープ処理を行い、酸素を過剰に含む絶縁層としてもよい。
また、絶縁層２０９を、トランジスタへの水素、水などの不純物、及び酸素の両方に対し
て通過させない遮断効果（ブロック効果）が高い、バリア性を有する材料を用いて形成し
た層（以下、バリア層ともいう）としてもよい。また、絶縁層２０９を、前述した絶縁層
とバリア層の積層としてもよい。
バリア層は、例えば、酸素が導入されることによって金属酸化物となる金属層を形成し、
該金属層に酸素ドープ処理を行うことで形成することも可能である。金属酸化物層となる
金属材料としては、アルミニウムの他に、マグネシウムを添加したアルミニウム、チタン
を添加したアルミニウム、絶縁層２０７上に接するアルミニウムとアルミニウム上に接す
るマグネシウムの積層、又は、絶縁層２０７上に接するアルミニウムとアルミニウム上に
接するチタンの積層、等を用いることができる。
絶縁層２０９の形成後、加熱処理を行ってもよい。加熱処理の温度は、例えば２５０℃以
上６００℃以下、好ましくは３００℃以上６００℃以下とすることができる。
以上の工程によって、トランジスタ２５０が形成される。なお、トランジスタ２５０上に
さらに絶縁層を形成してもかまわない。本実施の形態では、トランジスタ２６０上に平坦
化絶縁層２１０を形成する例を示す（図１４（Ｄ）参照）。
平坦化絶縁層２１０としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹
脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる
。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、
ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いること
ができる。
また、平坦化絶縁層２１０を、絶縁層形成後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などの平坦化処理を行うことで形成してもよい。
なお、本実施の形態に示すトランジスタは、酸化物半導体層２０４としてＣＡＡＣ−ＯＳ
膜を用いる場合、特に有用である。ＣＡＡＣ−ＯＳ膜は、端部から酸素が脱離しやすいか
らである。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、実施の形態３で開示したトランジスタ２５０及びトランジスタ２６０
と異なる構成を有するトランジスタについて、図１５及び図１６を用いて説明する。図１
５（Ａ１）は、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２７
０の平面視を示す図（上面図）であり、図１５（Ｂ１）は、図１５（Ａ１）中でＷ１−Ｗ
２の鎖線で示した部位の断面視を示す図（断面図）である。また、図１５（Ａ２）は、チ
ャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２８０の平面視を示す
図（上面図）であり、図１５（Ｂ２）は、図１５（Ａ２）中でＺ１−Ｚ２の鎖線で示した
部位の断面視を示す図（断面図）である。なお、図面をわかりやすくするため、図１５（
Ａ１）および図１５（Ａ２）において一部の構成要素の記載を省略している。
トランジスタ２７０は、トランジスタ２５０とゲート電極２０８の形状が異なる構成を有
する。また、トランジスタ２８０は、トランジスタ２６０とゲート電極２０８の形状が異
なる構成を有する。具体的には、トランジスタ２７０及びトランジスタ２８０は、ゲート
電極２０８がソース電極２０５及びドレイン電極２０６と重畳するように形成されている
。なお、平面視においてソース電極２０５またはドレイン電極２０６の一方をチャネル形
成領域２０４ａで囲む構成はトランジスタ２５０及びトランジスタ２６０と同じである。
このような構成とすることにより、酸化物半導体層２０４中のソース電極２０５が接する
領域からドレイン電極２０６が接する領域までをチャネル形成領域とすることができるた
め、低抵抗領域２０４ｂ、低抵抗領域２０４ｃを形成するための工程を削減することがで
き、半導体装置の生産性を向上することができる。
また、ゲート電極２０８を、ソース電極２０５またはドレイン電極２０６の一方と重畳さ
せ、ソース電極２０５またはドレイン電極２０６の他方とゲート電極２０８の間に位置す
る酸化物半導体層２０４中に、オフセット領域を形成してもよい。オフセット領域を設け
ることで、ゲート電極２０８と、ソース電極２０５またはドレイン電極２０６の他方との
間の電界集中を緩和し、トランジスタの信頼性を高めることができる。
なお、トランジスタ２８０において、ゲート電極２０８が酸化物半導体層２０４の端部の
全周を覆う必要はない。
図１６（Ａ）は、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２
９０の平面視を示す図（上面図）であり、図１６（Ｂ）は、図１６（Ａ）中でＱ１−Ｑ２
の鎖線で示した部位の断面視を示す図（断面図）である。なお、図面をわかりやすくする
ため、図１６（Ａ）において一部の構成要素の記載を省略している。
トランジスタ２９０は、トランジスタ２５０と平面視における形状が異なる構成を有する
。トランジスタ２９０は円形状の、ゲート電極２０８、ソース電極２０５、及びドレイン
電極２０６を有する。ゲート電極２０８、ソース電極２０５、及びドレイン電極２０６を
円形状に配置することで、ソース電極２０５からドレイン電極２０６までの距離を、場所
に寄らず等しくすることが可能となり、酸化物半導体層２０４に効率よく電流を流すこと
が出来る。よって、さらに電気特性が良好なトランジスタを実現することが可能となる。
また、図１６では、ソース電極２０５をソース電極２０５ａ、ソース電極２０５ｂ、ソー
ス電極２０５ｃの積層とし、ドレイン電極２０６を、ドレイン電極２０６ａ、ドレイン電
極２０６ｂ、ドレイン電極２０６ｃの積層とする例を示している。例えば、スパッタリン
グ法により、ソース電極２０５ａ及びドレイン電極２０６ａとして厚さ５０ｎｍのタング
ステン膜を形成し、ソース電極２０５ｂ及びドレイン電極２０６ｂとして厚さ４００ｎｍ
の銅膜を形成し、ソース電極２０５ｃ及びドレイン電極２０６ｃとして厚さ１００ｎｍの
窒化タンタル膜を形成する。
ソース電極２０５及びドレイン電極２０６に銅を用いることにより、配線抵抗を低減する
ことができる。また、ソース電極２０５ａ及びドレイン電極２０６ａをタングステンで形
成し、ソース電極２０５ｂ及びドレイン電極２０６ｂを銅で形成し、ソース電極２０５ｂ
及びドレイン電極２０６ｂを窒化タンタルで形成したソース電極２０５ｃ及びドレイン電
極２０６ｃで覆うことで、ソース電極２０５及びドレイン電極２０６に用いた銅が他の層
に拡散することを防ぐことができる。なお、例えば、ソース電極２０５ａ及びドレイン電
極２０６ａは窒化タングステン膜でも良いし、タングステンと窒化タングステンの積層で
もよい。
また、配線２０２、ゲート電極２０８を上記のような積層としてもよい。
なお、平面視において、ソース電極２０５またはドレイン電極２０６の一方をチャネル形
成領域２０４ａで囲む構成を有する点は、トランジスタ２７０、トランジスタ２８０及び
トランジスタ２９０も、トランジスタ２５０及びトランジスタ２６０と同じである。また
、酸化物半導体層２０４の端部が、ソース電極２０５からドレイン電極２０６に達しない
構成を有する点も同じである。
よって、トランジスタ２７０、トランジスタ２８０及びトランジスタ２９０も、トランジ
スタ２５０及びトランジスタ２６０と同様に、ソース電極２０５とドレイン電極２０６が
寄生チャネルを介して電気的に接続されることがないため、消費電力が少なく、電気特性
が良好なトランジスタを実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、上記実施の形態で開示したトランジスタと異なる構成を有するトラン
ジスタと、トランジスタと同時に作製可能な容量素子の構成及び作製方法について説明す
る。
図１７（Ａ）は、本発明の一態様におけるトランジスタ３１０の上面図であり、図１７（
Ｂ）は、図１７（Ａ）に示す線分Ｅ１−Ｅ２における断面図、図１７（Ｃ）は、図１７（
Ａ）に示す線分Ｅ３−Ｅ４における断面図である。
図１７（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタは、第１の絶縁層３１１に埋設された
第１の電極３１２、該第１の電極と接する酸化物半導体層３１３、該酸化物半導体層の端
部と接する第２の電極３１４、該酸化物半導体層および該第２の電極を覆う第２の絶縁層
３１５、該第２の絶縁層上に形成された第３の電極３１６を有する。また、該第２の絶縁
層および該第３の電極上には第３の絶縁層３１７を保護膜として設けることが好ましい。
さらに必要に応じて平坦化膜３１８を設けてもよい。
図１７（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタは、電界効果型トランジスタであり、
第１の電極３１２はソース電極、第２の電極３１４はドレイン電極、第３の電極３１６は
ゲート電極として機能する。また、第２の絶縁層３１５はゲート絶縁層であり、第３の絶
縁層３１７は酸化物半導体層３１３からの酸素の脱離および該酸化物半導体層への水素や
水分の混入を抑える保護膜として機能する。
第１の電極３１２は第１の絶縁層３１１に埋設されており、図示されていない第１の電極
３１２の一方の端部は、電源線や信号線などの配線、または他のトランジスタと電気的に
接続することができる。また、第１の電極３１２の他方の端部は、第１の絶縁層３１１表
面と連続する平面となるように平坦化加工されており、酸化物半導体層３１３の一方の面
と電気的に接続されている。
酸化物半導体層３１３は島状に加工されており、その端部を覆うように第２の電極３１４
が形成されている。第２の電極３１４で酸化物半導体層３１３の端部を覆うことで、該端
部からの酸素の離脱を抑制する効果を付与することができる。
第３の電極３１６は、第２の絶縁層３１５を介して酸化物半導体層３１３上に形成されて
いる。該第３の電極の上面形状は環状であり、その内側に第１の電極３１２が位置し、外
側に第２の電極３１４が位置する。
ここで、酸化物半導体層３１３において、第３の電極３１６および第２の電極３１４と重
畳しない領域は高抵抗であり、トランジスタのオン電流低下を抑制するため、不純物を添
加して低抵抗とすることが好ましい。したがって、酸化物半導体層３１３には、不純物が
添加されない高抵抗領域３１３ａおよび不純物が添加された低抵抗領域３１３ｂが存在す
る。
上記のトランジスタ構造では、上述した寄生チャネルとなりやすい酸化物半導体層３１３
の端部がゲート電極である第３の電極３１６と重畳していないため、酸化物半導体層３１
３の端部の寄生チャネルとしての作用を抑えることができ、トランジスタの電気特性およ
び信頼性を向上させることができる。
なお、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）、（Ｃ）に例示した構造
に限らず、図１８（Ａ）、（Ｂ）、（Ｃ）に示すように第２の電極３１４が酸化物半導体
層３１３の端部の一部を覆う形状であってもよい。図１８（Ａ）は、本発明の一態様にお
けるトランジスタ３２０の上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す線分Ｆ１
−Ｆ２における断面図、図１８（Ｃ）は、図１８（Ａ）に示す線分Ｆ３−Ｆ４における断
面図である。なお、図１８（Ａ）、（Ｂ）、（Ｃ）では矩形の酸化物半導体層３１３の一
辺およびその対向する一辺を覆う第２の電極３１４を例示したが、これに限らず、酸化物
半導体層３１３の端部のいずれか一部が第２の電極３１４で覆われる形状であればよい。
また、図１９（Ａ）、（Ｂ）、（Ｃ）に示すように、酸化物半導体層３１３の端部の一部
を第３の電極３１６で覆う構造としてもよい。図１９（Ａ）は、本発明の一態様における
トランジスタ３３０の上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す線分Ｇ１−Ｇ
２における断面図、図１９（Ｃ）は、図１９（Ａ）に示す線分Ｇ３−Ｇ４における断面図
である。なお、図１９（Ａ）、（Ｂ）、（Ｃ）では矩形の酸化物半導体層３１３の一辺お
よびその対向する一辺を覆う第３の電極３１６を例示したが、これに限らず、酸化物半導
体層３１３の端部のいずれか一部が第３の電極３１６で覆われる形状であればよい。
また、図２０（Ａ）、（Ｂ）、（Ｃ）に示すように、第３の電極３１６が第１の電極３１
２の一部および第２の電極３１４の一部と重畳する構造としてもよい。該構造とすること
で第１の電極３１２および第２の電極３１４間において、酸化物半導体層３１３の第３の
電極３１６と重畳する領域が全てチャネル形成領域となるため、前述した酸化物半導体層
３１３に不純物を添加する工程が不要となる。図２０（Ａ）は、本発明の一態様における
トランジスタ３４０の上面図であり、図２０（Ｂ）は、図２０（Ａ）に示す線分Ｈ１−Ｈ
２における断面図、図２０（Ｃ）は、図２０（Ａ）に示す線分Ｈ３−Ｈ４における断面図
である。
なお、本発明の一態様のトランジスタの作製工程においては、図２１に例示する容量素子
３５０を同時に同一面上に作製することができる。容量素子３５０は、例えば記憶装置の
電荷保持用素子などに用いることができる。図２１（Ａ）は、容量素子３５０の上面図で
あり、図２１（Ｂ）は、図２１（Ａ）に示す線分Ｊ１−Ｊ２における断面図である。
また、図１７（Ａ）、（Ｂ）、（Ｃ）乃至図２０（Ａ）、（Ｂ）、（Ｃ）においては、上
面の外周形状が概略矩形となる形状の酸化物半導体層３１３、第１の電極３１２、第２の
電極３１４および第３の電極３１６を例示したが、それに限らず、図２２（Ａ）、（Ｂ）
に示すように上面形状が円形や多角形であってもよい。なお、第２の電極３１４または第
３の電極３１６と、それに電気的に接続される配線は任意の位置で接続することができ、
その位置は限定されない。
次に、図１７（Ａ）、（Ｂ）、（Ｃ）に示す本発明の一態様のトランジスタ３１０の作製
方法の一例を、図２３および図２４を用いて説明する。なお、図２３および図２４におい
て、左側の図は上面図、右側の図は断面図である。
前述したように、図示されていない第１の電極３１２の一方の端部は、電源線や信号線な
どの配線、または他のトランジスタと電気的に接続することができる。したがって、第１
の電極３１２には、電源線や信号線などの配線または他のトランジスタと電気的に接続さ
れたコンタクトプラグ、もしくは該コンタクトプラグと電気的に接続された導電層を用い
ることができる。
まず、基板上に形成された、電源線や信号線、または他のトランジスタ上に層間絶縁膜と
して第１の絶縁層３１１を形成する。
第１の絶縁層３１１は、プラズマＣＶＤ法またはスパッタ法等により、酸化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリ
ウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸
化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することがで
きる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層３１３と接する
上層は酸化物半導体層３１３への酸素の供給源となりえる酸素を含む材料で形成すること
が好ましい。
次に、電源線や信号線などの配線、または他のトランジスタの電極に通じるコンタクトホ
ールを形成する。該コンタクトホールは、フォトリソグラフィ工程を用いて形成すればよ
い。
次に、該コンタクトホールを充填するように導電膜をスパッタ法などにより形成する。該
導電膜としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングス
テン等から選ばれた元素、または上述した元素を成分とする合金、または上述した元素を
組み合わせた合金などを用いることができる。また、該導電膜は単層でも２層以上の積層
としてもよい。例えば、アルミニウムや銅などの金属膜の下側、または上側、若しくはそ
の両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜やそれ
らの導電性窒化膜を積層する構成とすることもできる。また、マンガン、マグネシウム、
ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組
み合わせた材料を用いてもよい。
そして、ＣＭＰ等によって平坦化処理を行うことで表面の不要な導電膜を除去し、該コン
タクトホールを充填するコンタクトプラグを形成する。該コンタクトプラグは、図２３（
Ａ）に図示したトランジスタのソース電極となる第１の電極３１２として用いることがで
きる。
また、上記コンタクトプラグ上に導電膜を形成し、該導電膜を島状に加工した後、該導電
膜を覆う絶縁膜を形成し、再びＣＭＰ法等によって平坦化処理を行うことでコンタクトプ
ラグとは形状の異なる第１の電極３１２を得る方法を行ってもよい。該導電膜には、上述
した導電膜と同じ材料を用いることができる。
なお、上記ＣＭＰ等による平坦化処理に加え、ドライエッチング処理、プラズマ処理を行
ってもよい。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生さ
せる逆スパッタを行うことができる。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。
なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタを行うと
、酸化物半導体層の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を
除去することができる。
次に、第１の絶縁層３１１および第１の電極３１２上に酸化物半導体膜を成膜し、フォト
リソグラフィ法およびエッチング法を用いて島状に加工して酸化物半導体層３１３を形成
する（図２３（Ｂ）参照）。
なお、酸化物半導体層３１３を形成するための酸化物半導体は、上記実施の形態で開示し
た酸化物半導体と同様の材料および方法で形成することができる。
酸化物半導体膜は成膜後に、該酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む
）を低減または除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。
熱処理の温度は、３００℃以上７００℃以下、または基板にガラス基板などを用いている
場合は、基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことが
好ましい。
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体膜から低
減または除去することができる。また、第１の絶縁層３１１として酸素を含む絶縁層を適
用した場合、この熱処理によって第１の絶縁層３１１に含まれる酸素が酸化物半導体膜へ
と供給されうる。酸化物半導体膜の脱水化または脱水素化処理によって同時に脱離する酸
素を第１の絶縁層３１１から供給することによって、酸化物半導体膜の酸素欠損を補填す
ることが可能である。
なお、脱水化または脱水素化のための熱処理は、島状の酸化物半導体層３１３を形成後や
、トランジスタの作製工程の他の加熱処理と兼ねてもよい。
上記熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水
素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７
Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐ
ｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体膜を加熱した後、加熱温度を維持、またはその加熱温度から
徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア
（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場
合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好
ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスま
たは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一
酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とするこ
とが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処
理による不純物の排除工程によって同時に減少してしまった酸化物半導体膜を構成する主
成分材料である酸素を供給することによって、酸化物半導体膜を高純度化およびｉ型（真
性）化することができる。
また、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテー
ション法、プラズマ処理法などによって、酸化物半導体膜に酸素を供給する方法を用いて
もよい。この場合は、酸化物半導体膜に直接酸素を供給する他、後に形成される第２の絶
縁層３１５を介して酸素を供給してもよい。
酸化物半導体膜への酸素の導入は、脱水化または脱水素化処理を行った後であれば工程順
は限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体膜への酸素
の導入は複数回行ってもよい。また、脱水化又は脱水素化処理と、酸素の導入を、交互に
複数回繰り返して行ってもよい。
次に、酸化物半導体層３１３の端部に、第２の電極３１４（これと同じ層で形成される配
線等を含む）となる導電膜を形成する。該導電膜には、第１の電極３１２と同様の材料を
用いることができる。そして、フォトリソグラフィ法およびエッチング法を用いてトラン
ジスタのドレイン電極となる第２の電極３１４を形成する（図２３（Ｃ）参照）。
なお、第２の電極３１４（ドレイン電極）の形成により露出した酸化物半導体層３１３の
表面には、第２の電極３１４を構成する元素や、成膜室内に存在する元素、エッチングに
用いたエッチングガスを構成する元素が不純物として付着する場合がある。
よって、第２の電極３１４を形成するためのエッチングが終了した後、酸化物半導体層３
１３の表面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行うことが
好ましい。
次に、酸化物半導体層３１３および第２の電極３１４を覆うように、第２の絶縁層３１５
をプラズマＣＶＤ法またはスパッタ法等により形成する。
第２の絶縁層３１５はゲート絶縁層であり、材料としては、酸化シリコン膜、酸化ガリウ
ム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウ
ム膜、または窒化酸化シリコン膜を用いて形成することができる。
また、第２の絶縁層３１５の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンな
どのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、第２の絶
縁層３１５は、単層構造としても良いし、積層構造としても良い。
なお、第２の絶縁層３１５は、酸化物半導体層３１３と接する絶縁層であるため、酸素を
含む絶縁層とすることが好ましく、可能な限り水、水素などの不純物が含まれないことが
好ましい。しかしながら、プラズマＣＶＤ法では、スパッタ法と比較して膜中の水素濃度
を低減させることが困難である。したがって、プラズマＣＶＤ法で第２の絶縁層３１５を
形成する場合は、成膜後に水素原子の低減、または除去を目的とした熱処理（脱水化また
は脱水素化処理）を行うことが好ましい。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、ま
たはガラス基板を用いている場合は、ガラス基板の歪み点未満とする。例えば、加熱処理
装置の一つである電気炉に基板を導入し、第２の絶縁層３１５に対して真空（減圧）雰囲
気下６５０℃において１時間の加熱処理を行う。
熱処理によって、第２の絶縁層３１５の脱水化または脱水素化を行うことができ、トラン
ジスタの特性変動を引き起こす水素、または水などの不純物が排除された第２の絶縁層３
１５を形成することができる。
脱水化または脱水素化処理を行う熱処理においては、第２の絶縁層３１５表面は水素また
は水等の放出を妨害するような状態（例えば、水素または水等を通過させない膜などを設
けるなど）とせず、第２の絶縁層３１５は表面を露出した状態とすることが好ましい。
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ね
てもよい。
また、脱水化または脱水素化された第２の絶縁層３１５に対して酸素ドープ処理を行って
もよい。この処理において、同時に酸化物半導体層３１３に酸素を供給してもよい。
次に、第２の絶縁層３１５上にスパッタ法等で導電膜を形成し、フォトリソグラフィ法お
よびエッチング法を用いて、上面が環状の第３の電極３１６を形成する（図２４（Ａ）参
照）。第３の電極３１６はトランジスタのゲート電極であり、図示したように第１の電極
３１２および第２の電極３１４と重畳しない位置に形成することによって、寄生容量を低
減することができる。ただし、第３の電極３１６に接続される配線の一部は、第２の電極
３１４と重畳する。
第３の電極３１６は、上記実施の形態に示したゲート電極と同様の材料及び方法で形成す
ることができる。
例えば、図２５に示すように、中間層に銅３５２、上層または下層の一方に銅の拡散を防
止する窒化タングステン３５１、他方に窒化タンタル３５３を形成した三層構造の導電層
を第３の電極３１６として用いることができる。なお、第１の電極３１２および第２の電
極３１４にも該三層構造の導電層を適用することができる。図２５に示す電極構造では、
銅を封じ込めるためにフォトリソグラフィ工程が増加してしまうが、銅の拡散を抑制する
効果は非常に高く、トランジスタの信頼性を高めることができる。
第３の電極３１６形成後には熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５
０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１
時間、熱処理を行ってもよい。
次に、酸化物半導体層３１３において、第２の電極３１４および第３の電極３１６と重畳
しない領域を低抵抗化するため、該領域に不純物を添加し、低抵抗領域３１３ｂを形成す
る（図２４（Ｂ）参照）。
酸化物半導体層３１３の導電率を向上させる不純物としては、例えば、リン（Ｐ）、砒素
（Ａｓ）、およびアンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ
）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ
素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択され
る一つ以上を用いることができる。
該不純物は、第３の電極３１６をマスクとすることで、第２の絶縁膜を通過して酸化物半
導体層３１３に局部的に添加することができる。該不純物の添加方法としては、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを
用いることができる。その際には、該不純物の単体、フッ化物、または塩化物のイオンを
用いることが好ましい。
該不純物の添加工程は、加速電圧、ドーズ量などの注入条件、また、通過させる膜の膜厚
を適宜設定して制御すればよい。例えば、酸化物半導体層３１３に添加される不純物とし
てリンを用いる場合、不純物が添加される領域の不純物濃度を５×１０１８／ｃｍ３以上
１×１０２２／ｃｍ３以下とすることが好ましい。
なお、不純物の添加は、基板を加熱しながら行ってもよい。また、酸化物半導体層３１３
への不純物添加処理は、複数回行ってもよく、不純物の種類も複数種用いてもよい。
また、不純物の添加処理後に熱処理を行ってもよい。例えば、酸素雰囲気下において、３
００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間行えばよい。ま
た、窒素雰囲気下、減圧下、大気（超乾燥エア）下で熱処理を行ってもよい。
次に、第２の絶縁層３１５および第３の電極３１６上に保護膜として第３の絶縁層３１７
を形成することが好ましい。第３の絶縁層３１７としては、例えば、酸化シリコン膜、酸
化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化ア
ルミニウム膜、または窒化酸化シリコン膜などの絶縁膜を用いることができる。
なお、第３の絶縁層３１７としては、酸化アルミニウム膜を用いることがより好ましい。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果（ブロック効果）が高い。したがって、酸化アルミニウム膜は、作製工程
中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層への
混入、および酸化物半導体層を構成する主成分材料である酸素の酸化物半導体層からの放
出を防止する保護膜として機能する。なお、酸化アルミニウム膜は、酸化アルミニウム膜
をスパッタ法などで直接成膜する、またはアルミニウム（Ａｌ）膜をスパッタ法等で成膜
後に、酸素プラズマ処理、酸素のイオン注入、酸素のイオンドーピングなどを行うことに
よって形成することができる。
なお、第３の絶縁層３１７は、酸化シリコン膜、酸化ガリウム膜、窒化シリコン膜、酸化
窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜のいずれか一つ以
上の絶縁膜と酸化アルミニウム膜との積層であってもよい。
また、第３の絶縁層３１７に対して加酸素化処理を行ってもよい。例えば、イオン注入法
、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ
処理法などによって、第３の絶縁層３１７に酸素を供給することができる。
なお、第３の絶縁層３１７を形成後に、１００℃以上４００℃以下の熱処理を行ってもよ
い。この熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上４００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して
行ってもよい。また、この熱処理を、減圧下で行ってもよい。減圧下で熱処理を行うと、
加熱時間を短縮することができる。この熱処理よって、各絶縁層に含まれる酸素を酸化物
半導体層３１３へ供給しうるため、トランジスタの信頼性を向上することができる。
次に、必要に応じて、第３の絶縁層３１７上に平坦化膜３１８を形成する。該平坦化膜と
しては、第３の絶縁層３１７として用いることのできる絶縁膜の他、ポリイミド系樹脂、
アクリル系樹脂、ポリイミドアミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹
脂、エポキシ系樹脂等の耐熱性を有する有機材料を用いることができる。また、上記有機
材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス
）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成
される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
例えば、平坦化膜３１８として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。
アクリル樹脂膜は塗布法による塗布後、焼成（例えば、窒素雰囲気下、２５０℃、１時間
）して形成することができる。
なお、図１８（Ａ）、（Ｂ）、（Ｃ）乃至図２０（Ａ）、（Ｂ）、（Ｃ）に示す構造のト
ランジスタは、上記のトランジスタ３１０の作製方法において、第２の電極３１４および
第３の電極３１６の形状を適宜変更することで形成することができる。また、図２０（Ａ
）、（Ｂ）、（Ｃ）に示す構造のトランジスタにおいては、低抵抗領域３１３ｂを形成す
るための不純物添加工程を省くことができる。
また、図２１に示す容量素子は、上記のトランジスタ３１０の作製方法におけるフォトリ
ソグラフィ工程において、トランジスタ３１０の構成要素とは異なる形状のマスクを用い
ることで工程を増加させることなく、トランジスタ３１０と同時に形成することができる
。
以上により、本発明の一態様である寄生チャネルの発生を抑制したトランジスタを形成す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、上記実施の形態で開示したトランジスタと異なる構成を有するトラン
ジスタと、トランジスタと同時に作製可能な容量素子の構成及び作製方法について説明す
る。
図２６は、本発明の一態様に係るトランジスタ４１０の構造例を示す図である。具体的に
は、図２６（Ａ）は、当該トランジスタの上面図であり、図２６（Ｂ）は、図２６（Ａ）
に示すＫ１−Ｋ２線における断面図であり、図２６（Ｃ）は、図２６（Ａ）に示すＫ３−
Ｋ４線における断面図である。
図２６に示すトランジスタ４１０は、酸化物半導体層４０１と、酸化物半導体層４０１と
接する絶縁層４０２と、絶縁層４０２を介して酸化物半導体層４０１と重畳し、且つ酸化
物半導体層４０１と重畳する環状部が設けられている導電層４０３と、当該環状部の内側
の領域において酸化物半導体層４０１と接する導電層４０４と、当該環状部の外側の領域
において酸化物半導体層４０１と接する導電層４０５とを有する。そして、図２６に示す
トランジスタ４１０においては、導電層４０３がゲートとして機能し、導電層４０４がソ
ース及びドレインの一方として機能し、導電層４０５がソース及びドレインの他方として
機能する。さらに、図２６に示すトランジスタ４１０においては、絶縁層４０２、導電層
４０３及び導電層４０４が酸化物半導体層４０１の上面側に設けられ、導電層４０５が酸
化物半導体層４０１の下面側に設けられている。
なお、図２６に示す導電層４０５には、酸化物半導体層４０１と接する環状部が設けられ
ている。また、導電層４０５は、上面が絶縁層４０６の上面と略同一平面を形成するよう
に設けられており、当該上面において酸化物半導体層４０１と接している。また、図２６
に示すトランジスタ４１０上には、絶縁層４０７と、絶縁層４０７上において延在する導
電層４０８とが設けられている。なお、導電層４０８は、絶縁層４０２及び絶縁層４０７
に設けられている開口４１１において導電層４０４に接している。
図２６に示すトランジスタ４１０においては、導電層４０４（ソース及びドレインの一方
）と酸化物半導体層４０１の端部が電気的に接続する場合に、両者間に少なくとも導電層
４０３（ゲート）と重畳する領域の酸化物半導体層４０１が介在することになる。ここで
、導電層４０３（ゲート）と重畳する領域とは、トランジスタ４１０の導電層４０３（ゲ
ート）と導電層４０４又は導電層４０５（ソース）間の電圧に応じてチャネル（本来的な
チャネル）が形成される領域である。よって、トランジスタ４１０においては、酸化物半
導体層４０１の端部が低抵抗化するか否かに関わらず、本来的なチャネルを形成するか否
かに基づいて導電層４０４と導電層４０５（ソースとドレイン）を電気的に接続させるか
否かを選択することが可能である。その結果、トランジスタ４１０においては、スイッチ
ングの制御を容易に行うことが可能である。
なお、酸化物半導体層４０１を形成するための酸化物半導体は、上記実施の形態で開示し
た酸化物半導体と同様の材料および方法で形成することができる。
絶縁層４０２として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁材料を
適用することができる。また、これらの材料の積層を適用することもできる。なお、酸化
アルミニウムは、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブ
ロッキング）効果が高い。よって、絶縁層４０２として酸化アルミニウムを含む層を適用
することで、酸化物半導体層４０１からの酸素の脱離を防止するとともに、酸化物半導体
層４０１への水素などの不純物の混入を防止することができる。
また、絶縁層４０２として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフ
ニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、又は酸化ランタンなど（い
わゆるｈｉｇｈ−ｋ材料）を含む膜を適用することもできる。このような膜を用いること
でゲートリーク電流の低減が可能である。
導電層４０３として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン
、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金
からなる膜を適用することができる。また、導電層４０３として、窒素を含む金属酸化物
、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物、窒素を含むＩｎ−Ｓｎ系酸化物、
窒素を含むＩｎ−Ｇａ系酸化物、窒素を含むＩｎ−Ｚｎ系酸化物、窒素を含むＳｎ系酸化
物、窒素を含むＩｎ系酸化物、又は金属窒化物（ＩｎＮ、ＳｎＮなど）を適用することも
できる。これらの窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボル
ト）以上の仕事関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプ
ラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、こ
れらの膜の積層を適用することもできる。
導電層４０４及び導電層４０５として、アルミニウム、銅、チタン、タンタル、タングス
テン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を
成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。ま
た、これらの膜の積層を適用することもできる。
絶縁層４０６として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁材料を
適用することができる。また、これらの材料の積層を適用することもできる。なお、酸化
アルミニウムは、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブ
ロッキング）効果が高い。よって、絶縁層４０２として酸化アルミニウムを含む材料を適
用することで、酸化物半導体層４０１からの酸素の脱離を防止するとともに、酸化物半導
体層４０１への水素などの不純物の混入を防止することができる。
絶縁層４０７として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁材料を
適用することができる。また、ポリイミド、アクリル等の有機絶縁材料を適用することも
できる。また、これらの材料の積層を適用することもできる。
導電層４０８として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン
、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、
又はこれらの元素を含む窒化物からなる材料を適用することができる。また、これらの積
層を適用することもできる。
図２７、図２８は、図２６に示すトランジスタ４１０の作製工程例を示す図である。具体
的には、図２７（Ａ１）〜（Ｃ１）、図２８（Ａ１）〜（Ｃ１）は、トランジスタ４１０
の作製工程を示す上面図であり、図２７（Ａ２）〜（Ｃ２）、図２８（Ａ２）〜（Ｃ２）
は、図２８（Ａ１）〜（Ｃ１）、図２８（Ａ１）〜（Ｃ１）に示すＫ１−Ｋ２線における
断面図である。
まず、絶縁層４０６を成膜する。なお、当該成膜の方法としては、プラズマＣＶＤ法、ス
パッタリング法などが挙げられる。また、当該絶縁膜の形成後に、水又は水素の含有量の
低減を目的とした熱処理を行ってもよい。例えば、減圧下又は不活性雰囲気下において、
３００℃以上７００℃以下、１時間以下の熱処理を行えばよい。これにより、後に形成さ
れる酸化物半導体層４０１への水素の混入を抑制することができる。さらに、当該絶縁膜
が酸化アルミニウム膜を含む場合には、当該酸化アルミニウム膜を、直接成膜すること又
はアルミニウム膜を成膜後に酸化処理を行うことによって形成することができる。なお、
当該酸化処理としては、酸素プラズマ処理又は酸素ドーピング処理などが挙げられる。
次いで、絶縁層４０６に開口４１２を形成する。例えば、フォトリソグラフィ法を用いて
絶縁層４０６上にマスクを形成し、絶縁層４０６を部分的にエッチングすることで開口４
１２を形成する。
次いで、導電膜を成膜する。なお、当該成膜の方法としては、スパッタリング法などが挙
げられる。
次いで、絶縁層４０６上に設けられている導電膜を切削（研削、研磨）することによって
除去する。なお、当該切削の方法としては、ＣＭＰ法などが挙げられる。以上により、絶
縁層４０６と、上面が絶縁層４０６と略同一平面を形成する導電層４０５とが形成される
。
次いで、酸化物半導体膜を成膜する。なお、当該成膜の方法としては、スパッタリング法
などが挙げられる。さらに、当該成膜の条件としては、酸化物半導体膜に酸素が多く含ま
れるような条件（例えば、酸素９５％以上１００％以下の雰囲気下でのスパッタリング法
による成膜など）であることが好ましい。これにより、当該酸化物半導体膜に含まれる酸
素の量を多くする（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、
酸素の含有量が過剰な領域が含む）ことができる。
また、上記実施の形態で示したように、当該酸化物半導体膜の形成後又は酸化物半導体層
４０１の形成後に、熱処理を行ってもよい。絶縁層４０６が酸素を含む絶縁層である場合
、この熱処理によって絶縁層４０６に含まれる酸素が当該酸化物半導体膜又は酸化物半導
体層４０１へと供給されうる。そのため、当該熱処理によって当該酸化物半導体膜又は酸
化物半導体層４０１に酸素欠損が生じる場合であっても、絶縁層４０６からの酸素供給に
より当該酸素欠損を補填することが可能である。
次いで、当該酸化物半導体膜を部分的に除去する。例えば、フォトリソグラフィ法を用い
て当該酸化物半導体膜上にマスクを形成し、当該酸化物半導体膜を部分的にエッチングす
ることで除去する。その結果、酸化物半導体層４０１が形成される。
次いで、導電膜を成膜する。なお、当該成膜の方法としては、スパッタリング法などが挙
げられる。当該導電膜の成膜後又は導電層４０４の形成後に熱処理を行ってもよい。例え
ば、高温のガスを用いて熱処理を行うＧＲＴＡ装置により、６５０℃、１分〜５分間の熱
処理を行ってもよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス又
は窒素などの不活性気体を用いる。また、電気炉により、５００℃、３０分〜１時間、熱
処理を行ってもよい。
次いで、当該導電膜を部分的に除去する。例えば、フォトリソグラフィ法を用いて当該導
電膜上にマスクを形成し、当該導電膜を部分的にエッチングすることで除去する。その結
果、導電層４０４が形成される。
次いで、絶縁層４０２を成膜する。当該成膜の方法としては、プラズマＣＶＤ法、スパッ
タリング法などが挙げられる。
さらに、絶縁層４０２が酸化アルミニウムを含む場合には、当該酸化アルミニウムを、直
接成膜すること又はアルミニウムを成膜後に酸化処理を行うことによって形成することが
できる。なお、当該酸化処理としては、酸素プラズマ処理又は酸素ドーピング処理などが
挙げられる。
次いで、導電膜を成膜する。なお、当該成膜の方法としては、スパッタリング法などが挙
げられる。また、当該導電膜の成膜後又は導電層４０３の形成後に熱処理を行ってもよい
。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ装置により、６５０℃、１分〜５分
間の熱処理を行ってもよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希
ガス又は窒素などの不活性気体を用いる。また、電気炉により、５００℃、３０分〜１時
間、熱処理を行ってもよい。
次いで、当該導電膜を部分的に除去する。例えば、フォトリソグラフィ法を用いて当該導
電膜上にマスクを形成し、当該導電膜を部分的にエッチングすることで除去する。その結
果、導電層４０３が形成される。
次いで、絶縁層４０７を成膜する。当該成膜の方法としては、プラズマＣＶＤ法、スパッ
タリング法、塗布法などが挙げられる。
次いで、絶縁層４０７及び絶縁層４０２に開口４１１を形成する。例えば、フォトリソグ
ラフィ法を用いて絶縁層４０７上にマスクを形成し、絶縁層４０７及び絶縁層４０２を部
分的にエッチングすることで開口４１１を形成する。
次いで、導電膜を成膜する。なお、当該成膜の方法としては、スパッタリング法などが挙
げられる。
次いで、当該導電膜を部分的に除去する。例えば、フォトリソグラフィ法を用いて当該導
電膜上にマスクを形成し、当該導電膜を部分的にエッチングすることで除去する。その結
果、導電層４０８が形成される。
本発明の一態様のトランジスタは、上述した構造に限定されない。図２９に、本発明の一
態様のトランジスタの変形構造例を、トランジスタ４２０、及びトランジスタ４３０とし
て示す。図２９に示す構造を有するトランジスタ４２０、及びトランジスタ４３０も本発
明の一態様である。
図２９（Ａ）はトランジスタ４２０の上面図であり、図２９（Ｂ）は、図２９（Ａ）に示
すＭ１−Ｍ２線における断面図である。図２９（Ｃ）はトランジスタ４３０の上面図であ
り、図２９（Ｄ）は、図２９（Ｃ）に示すＮ１−Ｎ２線における断面図である。
図２９（Ａ）、（Ｂ）に示すトランジスタ４２０は、図２６に示すトランジスタ４１０が
有する導電層４０５（ソース及びドレインの他方）を導電部４０５Ａ、５Ｂ及び接続部４
０５Ｃに置換した構造を有する。なお、導電部４０５Ａ及び導電部４０５Ｂは、酸化物半
導体層４０１に接する導電層であり、接続部４０５Ｃは、絶縁層４０２及び絶縁層４０７
に設けられている開口４１３において導電部４０５Ａ及び導電部４０５Ｂと接する導電層
である。図２９（Ａ）、（Ｂ）に示すトランジスタ４２０では、図２６に示すトランジス
タ４１０と比較して、ソース及びドレインの他方と、ゲート（導電層４０３）又はソース
及びドレインの一方（導電層４０４）との間に生じる寄生容量を低減することが可能であ
る。他方、図２６に示すトランジスタ４１０では、図２９（Ａ）、（Ｂ）に示すトランジ
スタ４２０と比較して、電流駆動能力を高くすること（オン電流を増加させること）が可
能である。具体的に述べると、図２６に示すトランジスタ４１０は、図２９（Ａ）、（Ｂ
）に示すトランジスタ４２０と比較して、酸化物半導体層４０１と導電層４０５との接触
面積が広い。そのため、図２６に示すトランジスタ４１０においては、図２９（Ａ）、（
Ｂ）に示すトランジスタ４２０と比較して、導電層４０５がソースとなる場合の電流駆動
能力を高くすることが可能である。
なお、図２９（Ａ）、（Ｂ）に示すトランジスタ４２０の構造の一部を変形させたトラン
ジスタも本発明の一態様のトランジスタである。例えば、ソース及びドレインの他方とし
て、それぞれが酸化物半導体層４０１と接し且つ全てが電気的に接続されている３以上の
導電部を有するトランジスタも本発明の一態様のトランジスタである。
図２９（Ｃ）、（Ｄ）に示すトランジスタ４３０は、図２６に示すトランジスタ４１０と
比較して、導電層４０３の一部と導電層４０５の一部を重畳する点が異なる。図２９（Ｃ
）、（Ｄ）に示すトランジスタ４３０では、図２６に示すトランジスタ４１０と比較して
、電流駆動能力を高くすることが可能である。具体的に述べると、図２６に示すトランジ
スタ４１０では、導電層４０３（ゲート）と重畳しない領域の酸化物半導体層４０１が高
抵抗な領域となる可能性がある。これに対して、図２９（Ｃ）、（Ｄ）に示すトランジス
タ４３０では、図２６に示すトランジスタ４１０と比較して、導電層４０３（ゲート）と
重畳しない領域が少ない。そのため、図２９（Ａ）、（Ｂ）においては、図２６に示すト
ランジスタ４１０に示すトランジスタと比較して、電流駆動能力を高くすることが可能で
ある。他方、図２６に示すトランジスタ４１０では、図２９（Ｃ）、（Ｄ）に示すトラン
ジスタ４３０と比較して、導電層４０３と、導電層４０５との間に生じる寄生容量を低減
することが可能である。
本発明の一態様のトランジスタの作製工程は、上述した工程に限定されない。例えば、以
下に示すトランジスタの作製工程も本発明の一態様である。
図２７（Ｃ１）、（Ｃ２）に示す工程後であって、図２８（Ａ１）、（Ａ２）に示す工程
前に酸化物半導体層４０１の表面に付着した不純物を除去するため、上記実施の形態に示
した洗浄処理（不純物除去処理）を行っても良い。洗浄処理により、酸化物半導体層４０
１の表面近傍の領域が当該不純物の存在に起因して低抵抗化することを抑制することがで
きる。
図３０は、本発明の一態様のトランジスタの変形作製工程例を示す図である。なお、ここ
では、図２７、図２８を参照して説明したトランジスタの作製工程に、酸化物半導体層４
０１に低抵抗化領域を形成する工程が付加された作製工程について図３０（Ａ）、（Ｂ）
を参照して説明する。
図２８（Ａ１）、（Ａ２）に示す工程後であって、図２８（Ｂ１）、（Ｂ２）に示す工程
前に酸化物半導体層４０１を低抵抗化する不純物の注入を行ってもよい。この際、導電層
４０３及び導電層４０４がマスクとなる。なお、当該不純物としては、ヘリウム、ホウ素
、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウ
ム、スズ、アンチモンおよびキセノンから選ばれた一種以上の元素が挙げられる。また、
その方法としては、イオン注入法、イオンドーピング法が挙げられる。特に、イオン注入
法を用いることが好ましい。
不純物の添加された領域は低抵抗化する。その結果、酸化物半導体層４０１は、領域４０
１Ａと、領域４０１Ａよりも低抵抗な領域４０１Ｂとが形成される。
図３０に示す工程を図２７、図２８に示すトランジスタの作製工程に付加することによっ
て、形成されるトランジスタの電流駆動能力を高くすることが可能である。他方、図３０
に示す工程を行わない場合には、トランジスタの作製工程の低減を図ることが可能である
。
なお、図３０（Ｂ）に示すように低抵抗化領域が設けられた酸化物半導体層４０１を有す
るトランジスタも本発明の一態様のトランジスタである。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面
を用いて説明する。
図３１は、半導体装置の構成の一例である。図３１（Ａ）に、半導体装置の断面図を、図
３１（Ｂ）に半導体装置の上面図を、図３１（Ｃ）に半導体装置の回路図をそれぞれ示す
。ここで、図３１（Ａ）は、図３１（Ｂ）のＰ１−Ｐ２、及びＰ３−Ｐ４における断面に
相当する。
図３１（Ａ）及び図３１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ１１０を有する
ものである。図３１に示すトランジスタ１１０は、実施の形態１で説明したトランジスタ
１１０である。なお、トランジスタ１１０の代わりに、トランジスタ１１０と異なる構成
を有するトランジスタを用いてもよい。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、本明
細書で例示したトランジスタを用いる以外の点（記憶装置に用いられる材料や記憶装置の
構造など）の具体的な構成は、本明細書などに開示する構成に限定されない。
図３１（Ａ）におけるトランジスタ５６０は、半導体材料（例えば、シリコンなど）を含
む基板５００に設けられたチャネル形成領域５１６と、チャネル形成領域５１６を挟むよ
うに設けられた不純物領域５２０と、不純物領域５２０に接する金属間化合物領域５２４
と、チャネル形成領域５１６上に設けられたゲート絶縁層５０８と、ゲート絶縁層５０８
上に設けられたゲート電極５１０と、を有する。なお、図において、明示的にはソース電
極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジス
タと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソー
ス領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板５００上にはトランジスタ５６０を囲むように素子分離絶縁層５０６が設けられてお
り、トランジスタ５６０を覆うように絶縁層５２８及び絶縁層５３０が設けられている。
なお、トランジスタ５６０において、ゲート電極５１０の側面に側壁絶縁層（サイドウォ
ール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域５２０としてもよい。ま
た、素子分離絶縁層５０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）など
の素子分離技術を用いて形成することができる。
単結晶半導体基板を用いたトランジスタ５６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ５６０を覆うように絶縁層５２８及び絶縁層５３０を
形成する。トランジスタ１１０および容量素子５６４の形成前の処理として、絶縁層５２
８及び絶縁層５３０に対してＣＭＰ処理行う。ＣＭＰ処理を行うことで、トランジスタ１
１０が形成される表面の平坦性を高め、同時にゲート電極５１０の上面を露出させる。
絶縁層５２８及び絶縁層５３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒
化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶
縁層５２８及び絶縁層５３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成
することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層
５２８及び絶縁層５３０を形成してもよい。
なお、本実施の形態において、絶縁層５２８として窒化シリコン膜、絶縁層５３０として
酸化シリコン膜を用いる。
トランジスタ５６０とトランジスタ１１０との間には、第１の下地絶縁層１０１ａ及び第
２の下地絶縁層１０１ｂが形成されている。第１の下地絶縁層１０１ａは、トランジスタ
５６０からの水素や水等が酸化物半導体層１０２に混入することを防ぐ機能、及び、酸化
物半導体層１０２の酸素の放出を抑えるブロッキング層としての機能を有する。また第２
の下地絶縁層１０１ｂは、酸化物半導体層１０２に酸素を供給するための過剰酸素を含む
絶縁層である。これにより、トランジスタ１１０の酸化物半導体層１０２は、第２の下地
絶縁層１０１ｂから酸素が供給されることにより、後に形成される酸化物半導体層１０２
の酸素欠損を補填することができる。
なお、図３１では絶縁層５２８、絶縁層５３０、第１の下地絶縁層１０１ａ、及び第２の
下地絶縁層１０１ｂを形成する構成を用いたが、絶縁層５２８が第１の下地絶縁層１０１
ａと同様にブロッキング層として機能する場合、及び絶縁層５３０が第２の下地絶縁層１
０１ｂと同様に、酸化物半導体層１０２に酸素を供給する機能を有する場合は、第１の下
地絶縁層１０１ａ及び第２の下地絶縁層１０１ｂを設けない構成にすることが可能である
。
図３１（Ａ）に示すトランジスタ１１０は、実施の形態１で説明したように、酸化物半導
体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１１０に含ま
れる酸化物半導体層１０２は、高純度化されたものであることが望ましい。高純度化され
た酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１１０を得ること
ができる。
トランジスタ１１０は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
本実施の形態では、ソース電極又はドレイン電極の他方である電極１０８は、電極１０６
を介して、トランジスタ５６０のゲート電極５１０と電気的に接続する。なお、トランジ
スタ５６０のゲート電極５１０に達する開口を形成するためには、第１のゲート絶縁層１
０３ａ、第２のゲート絶縁層１０３ｂ、第１の絶縁層１０７、及び第２の絶縁層１０９を
エッチングして、電極１０８に達する開口を形成する際に、第１のゲート絶縁層１０３ａ
、第２のゲート絶縁層１０３ｂ、第１の絶縁層１０７、及び第２の絶縁層１０９中の、ト
ランジスタ５６０のゲート電極５１０上の領域に開口を形成する。
次いで、当該開口を埋め込むように、第２の絶縁層１０９上に電極１０６となる第３の導
電膜を形成する。当該第３の導電膜をエッチング等により一部除去し、電極１０８及びト
ランジスタ５６０のゲート電極５１０に電気的に接続される電極１０６を形成すればよい
。
トランジスタ１１０上には、第１の絶縁層１０７、第２の絶縁層１０９、及び絶縁層５５
０が単層または積層で設けられている。本実施の形態では、絶縁層５５０として、酸化ア
ルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好
ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１１０に安定な電気
特性を付与することができる。
また、絶縁層５５０を介して、電極１０６と重畳する領域には、導電層５５３が設けられ
ており、電極１０６と、絶縁層５５０と、導電層５５３とによって、容量素子５６４が構
成される。電極１０６は、トランジスタ１１０のソース電極又はドレイン電極の他方であ
る電極１０８と電気的に接続されているので、トランジスタ１１０のソース電極又はドレ
イン電極の他方である電極１０８は、容量素子５６４の一方の電極として機能すると言え
る。また導電層５５３は、容量素子５６４の他方の電極として機能する。なお、容量が不
要の場合には、容量素子５６４を設けない構成とすることもできる。また、容量素子５６
４は、別途、トランジスタ１１０の上方に設けてもよい。さらに、図１に示されるように
、トランジスタ１１０と同じ平面に設けてもよい。
トランジスタ１１０および容量素子５６４の上には絶縁層５５２が設けられている。そし
て、絶縁層５５２上には配線５５６が設けられ、その配線５５６はトランジスタ１１０と
他のトランジスタを接続するために設けられている。図３１（Ａ）には図示しないが、配
線５５６は、絶縁層５５０、絶縁層５５２などに形成された開口に形成された電極を介し
て、電極１０４又は電極１０８、あるいは電極１０８と電気的に接続されている電極１０
６と電気的に接続される。ここで、該電極は、少なくともトランジスタ１１０の酸化物半
導体層１０２の一部と重畳するように設けられることが好ましい。
図３１（Ａ）及び図３１（Ｂ）において、トランジスタ５６０と、トランジスタ１１０と
は、少なくとも一部が重畳するように設けられており、トランジスタ５６０のソース領域
またはドレイン領域と酸化物半導体層１０２の一部が重畳するように設けられているのが
好ましい。また、トランジスタ１１０及び容量素子５６４が、トランジスタ５６０の少な
くとも一部と重畳するように設けられている。例えば、容量素子５６４の導電層５５３は
、トランジスタ５６０のゲート電極５１０と少なくとも一部が重畳して設けられている。
このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図るこ
とができるため、高集積化を図ることができる。
なお、電極１０６及び配線５５６の電気的接続は、電極１０６及び配線５５６を直接接触
させて行ってもよいし、電極１０６及び配線５５６の間の絶縁膜に電極を設けて、該電極
を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図３１（Ａ）及び図３１（Ｂ）に対応する回路構成の一例を図３１（Ｃ）に示す。
図３１（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ５６０のソース
電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ５６０の
ドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ１１０のソース電極又はドレイン電極の一方とは、電気的に接続され、第４
の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１１０のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ５６０のゲート電極と、トランジスタ１１０のソース電
極又はドレイン電極の他方は、容量素子５６４の電極の他方と電気的に接続され、第５の
配線（５ｔｈ Ｌｉｎｅ）と、容量素子５６４の電極の他方は電気的に接続されている。
図３１（Ｃ）に示す半導体装置では、トランジスタ５６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１１０がオン状態となる電位にして、トランジスタ１１０をオン状態とする。これにより
、第３の配線の電位が、トランジスタ５６０のゲート電極、および容量素子５６４の一方
の電極が接続するノード５５５に与えられる。すなわち、ノード５５５には、所定の電荷
が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏ
ｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ１１０がオフ状態となる電位にして、トランジスタ
１１０をオフ状態とすることにより、トランジスタ５６０のゲート電極に与えられた電荷
が保持される（保持）。
トランジスタ１１０のオフ電流は極めて小さいため、トランジスタ５６０のゲート電極の
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、ノード５５５に保持された電
荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ５６０をｎチャネ
ル型とすると、トランジスタ５６０のゲート電極にＨｉｇｈレベル電荷が与えられている
場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ５６０のゲート電極にＬｏｗレベル
電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここ
で、見かけのしきい値電圧とは、トランジスタ５６０を「オン状態」とするために必要な
第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔ
ｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ５６０のゲート電極に与えられた
電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場
合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５６０は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０
（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５６０は「オフ状態」のままである。このた
め、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ５６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトラ
ンジスタ５６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を
第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上説明したように、本実施の形態により、寄生チャネルの発生を抑制可能なトランジス
タを得ることができる。
また本実施の形態により、当該トランジスタを用いることにより、動作特性の向上が図ら
れた半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態においては、本明細書に示すトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について
、実施の形態７に示した構成と異なる構成について説明を行う。
図３２は、半導体装置の斜視図である。図３２に示す半導体装置は上部に記憶回路として
メモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセル
アレイ３４００ｎ（ただし、ｎは２以上の整数））を複数層有し、下部にメモリセルアレ
イ３４００ａ乃至メモリセルアレイ３４００ｎを動作させるために必要な論理回路３００
４を有する。
図３３に、図３２に示した半導体装置の部分拡大図を示す。図３３では、論理回路３００
４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモ
リセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルの
うち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７
０ａ及びメモリセル３１７０ｂとしては、例えば、実施の形態７において説明した回路構
成と同様の構成とすることもできる。
なお、メモリセル３１７０ａに含まれるトランジスタを、トランジスタ３１７１ａとして
示す。メモリセル３１７０ｂに含まれるトランジスタを、トランジスタ３１７１ｂとして
示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネ
ル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構
成については、上記実施の形態において説明した構成と同様であるため、説明は省略する
。
なお図３３においては、トランジスタ３１７１ａ及びトランジスタ３１７１ｂとして、実
施の形態１で説明したトランジスタ１１０を例示しているが、トランジスタ１１０以外の
トランジスタを用いることもできる。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ３００１を有する。
ここで、酸化物半導体以外の半導体材料とは、上記実施の形態で述べたように、第２の半
導体材料である酸化物半導体とは異なる禁制帯幅を持つ第１の半導体材料（シリコンなど
）に相当する。第１の半導体材料を用いたトランジスタは、高速動作が容易である。一方
で、第２の半導体材料である酸化物半導体を用いたトランジスタは、その特性により長時
間の電荷保持を可能とする。
トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素
子分離絶縁層３１１６を設け、素子分離絶縁層３１１６に囲まれた領域にチャネル形成領
域となる領域を形成することによって得られるトランジスタとすることができる。なお、
トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基
板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジ
スタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略
する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間
には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジ
スタ３００１が形成された層との間には、絶縁層３１４０ａが設けられ、配線３１００ａ
と配線３１００ｂとの間には、絶縁層３１４１ａが設けられ、配線３１００ｂとトランジ
スタ３１７１ａが形成された層との間には、絶縁層３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成され
た層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃ
とトランジスタ３１７１ａが形成された層との間には、絶縁層３１４０ｂが設けられ、配
線３１００ｃと配線３１００ｄとの間には、絶縁層３１４１ｂが設けられ、配線３１００
ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁層３１４２ｂが設けられて
いる。
絶縁層３１４０ａ、絶縁層３１４１ａ、絶縁層３１４２ａ、絶縁層３１４０ｂ、絶縁層３
１４１ｂ、絶縁層３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成
とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセ
ル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができ
る。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続する
ことができる。
例えば、図３３に示すように、電極３５０５によって電極３３０３は配線３１００ａと電
気的に接続することができる。配線３１００ａは、電極３５０３ａによって、配線３１０
０ｂと電気的に接続することができる。配線３１００ｂは、トランジスタ３１７１ａのソ
ース電極又はドレイン電極の一方と電気的に接続されている電極３５０１ａと電気的に接
続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１
７１ａのソースまたはドレインと電気的に接続することができる。電極３５０１ａは、電
極３５０３ｂによって、配線３１００ｃと電気的に接続することができる。
なお、図３３では、２つのメモリセル（メモリセル３１７０ａと、メモリセル３１７０ｂ
）が積層された構成を例として示したが、積層するメモリセルの数はこれに限定されない
。
図３３では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａ
を介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７
１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配
線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂ
も介さず、他の電極を用いて行われてもよい。
また、図３３では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が
形成された層との間には、配線３１００ａ及び配線３１００ｂとの、２つの配線が設けら
れた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、ト
ランジスタ３００１が形成された層との間に、１つの配線が設けられていてもよいし、３
つ以上の配線が設けられていてもよい。
また、図３３では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａ
が形成された層との間には、配線３１００ｃ及び配線３１００ｄとの、２つの配線が設け
られた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、
トランジスタ３１７１ａが形成された層との間に、１つの配線が設けられていてもよいし
、３つ以上の配線が設けられていてもよい。
本実施の形態で示すように、第２の半導体材料である酸化物半導体とは異なる禁制帯幅を
持つ第１の半導体材料を用いたトランジスタに積層して、第２の半導体材料である酸化物
半導体層を用いた複数のトランジスタが設けられている。当該複数のトランジスタのチャ
ネル形成領域は、当該単一の酸化物半導体層の異なる領域に形成されている。また、当該
単一の酸化物半導体層の異なる領域にチャネル形成領域を有する複数のトランジスタ上に
、更に絶縁層を介して、チャネル形成領域が別の単一の酸化物半導体層の異なる領域に形
成される、別の複数のトランジスタを設けてもよい。当該トランジスタの構成は、実施の
形態１乃至実施の形態３に示されるとおりである。
以上説明したように、本実施の形態により、寄生チャネルの発生を抑制可能なトランジス
タを得ることができる。
また本実施の形態により、当該トランジスタを用いることにより、動作特性の向上が図ら
れた半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面
を用いて説明する。
図３４は、半導体装置の構成の一例である。図３４（Ａ）に、半導体装置の断面図を、図
３４（Ｂ）に半導体装置の上面図を、図３４（Ｃ）に半導体装置の回路図をそれぞれ示す
。ここで、図３４（Ａ）は、図３４（Ｂ）のＱ１−Ｑ２、及びＱ３−Ｑ４における断面に
相当する。なお、図３４（Ｂ）においては、図３４（Ａ）に示す半導体装置の一部の構成
要素の記載を省略している。
図３４（Ａ）及び図３４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ６６９を有し、上部に第２の半導体材料を用いたトランジスタ６６２を有する
ものである。本実施の形態では、トランジスタ６６２として、実施の形態３で開示したト
ランジスタ２５０を用いる例を示す。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、本明
細書で例示したトランジスタを用いる点以外の点（記憶装置に用いられる材料や記憶装置
の構造など）の具体的な構成は、本明細書などに開示する構成に限定されない。
図３４（Ａ）におけるトランジスタ６６９は、半導体材料（例えば、シリコンなど）を含
む基板６００に設けられたチャネル形成領域６１６と、チャネル形成領域６１６を挟むよ
うに設けられた不純物領域６２０と、不純物領域６２０に接する金属間化合物領域６２４
と、チャネル形成領域６１６上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８
上に設けられたゲート電極６１０と、を有する。なお、図において、明示的にはソース電
極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジス
タと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソー
ス領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板６００上にはトランジスタ６６９を囲むように素子分離絶縁層６０６が設けられてお
り、トランジスタ６６９を覆うように絶縁層６２８、及び絶縁層６３０が設けられている
。なお、トランジスタ６６９において、ゲート電極６１０の側面に側壁絶縁層（サイドウ
ォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域６２０としてもよい。
なお、素子分離絶縁層６０６は、ＬＯＣＯＳや、ＳＴＩなどの素子分離技術を用いて形成
することができる。
単結晶半導体基板を用いたトランジスタ６６９は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ６６９を覆うように絶縁層を２層形成し、トランジス
タ６６２及び容量素子６６４の形成前の処理として、該絶縁層２層にＣＭＰ処理を施して
、平坦化した絶縁層６２８、絶縁層６３０を形成し、同時にゲート電極６１０の上面を露
出させる。
絶縁層６２８、絶縁層６３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アル
ミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン
、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層６２８、絶縁
層６３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層
６２８、絶縁層６３０を形成してもよい。
なお、本実施の形態において、絶縁層６２８として窒化シリコン膜、絶縁層６３０として
酸化シリコン膜を用いる。
絶縁層６３０表面において、酸化物半導体層６４４形成領域に、平坦化処理を行うことが
好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（
好ましくは絶縁層６３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層６３０上に酸化物
半導体層６４４を形成する。
図３４（Ａ）に示すトランジスタ６６２は、酸化物半導体をチャネル形成領域に用いたト
ランジスタである。トランジスタ６６２は、酸化物半導体層６４４、環状のゲート電極６
３８、ソース電極６３６、環状のドレイン電極６３７、ゲート絶縁層として機能する絶縁
層６６１を有する。ここで、トランジスタ６６２に含まれる酸化物半導体層６４４は、チ
ャネル形成領域６４４ａにｉ型化、または実質的にｉ型化された酸化物半導体を用いるこ
とが好ましい。チャネル形成領域６４４ａにｉ型化された酸化物半導体を用いることで、
極めて優れたオフ特性のトランジスタ６６２を得ることができる。
トランジスタ６６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体装置とすることが可能となるため、消費
電力を十分に低減することができる。
トランジスタ６６２上には、絶縁層６３５、絶縁層６６８が単層または積層で設けられて
いる。本実施の形態では、絶縁層６６８として、酸化アルミニウムを用いる。酸化アルミ
ニウムを高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とする
ことによって、トランジスタ６６２に安定な電気特性を付与することができる。
また、ドレイン電極６３７と同じ層で形成される配線６４７と、ゲート電極６３８と同じ
層で形成される電極６４６が絶縁層６６１を介して重畳して、容量素子６６４を形成する
。すなわち、トランジスタ６６２と容量素子６６４は同一平面上に形成することが出来る
。配線６４７は、容量素子６６４の一方の電極として機能し、電極６４６は、容量素子６
６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子６６４を設け
ない構成とすることもできる。
配線６６３、配線６６５は絶縁層６３５上に同一の工程において同時に形成することがで
きる。また、配線６６３により、電極６４６とソース電極６３６が、絶縁層６３５、絶縁
層６６８、絶縁層６６１に形成した開口を介して電気的に接続する。また、配線６６５は
、絶縁層６３５、絶縁層６６８、絶縁層６６１に形成した他の開口を介して、ドレイン電
極６３７と電気的に接続する。
また、トランジスタ６６２及び容量素子６６４の上には絶縁層６５２が設けられている。
また、絶縁層６５２上に必要に応じて配線６６７を設けてもよい。図３４（Ａ）には図示
しないが、配線６６７を、絶縁層６５２に設けた開口を介して配線６６３と電気的に接続
してもよい。ここで、該電極は、少なくともトランジスタ６６２の酸化物半導体層６４４
の一部と重畳するように設けられることが好ましい。
また、配線６６７を、ゲート電極６３８、ソース電極６３６またはドレイン電極６３７と
電気的に接続する構成としてもよい。配線６６７と、ゲート電極６３８、ソース電極６３
６またはドレイン電極６３７の電気的接続は、ゲート電極６３８、ソース電極６３６また
はドレイン電極６３７と配線６６７を直接接触させて行ってもよいし、ゲート電極６３８
、ソース電極６３６またはドレイン電極６３７と配線６６７の間の絶縁層に電極を設けて
、該電極を介して行ってもよい。また、間に介する電極は、複数あってもよい。
トランジスタ６６２が有するソース電極６３６は、絶縁層６３２に形成された開口を介し
て配線６３３と電気的に接続されている。また、配線６３３は、トランジスタ６６９のゲ
ート電極６１０と電気的に接続されている。すなわち、ソース電極６３６は、ゲート電極
６１０と電気的に接続されている。また、トランジスタ６６９とトランジスタ６６２を重
畳させ、トランジスタ６６９が有するソース電極６３６と、トランジスタ６６２が有する
ゲート電極６１０を配線６３３を介さず直接接続する構成としてもよい。トランジスタ６
６９とトランジスタ６６２を重畳させることで半導体装置の占有面積の低減を図ることが
できるため、高集積化を図ることができる。
次に、図３４（Ａ）及び図３４（Ｂ）に対応する回路構成の一例を図３４（Ｃ）に示す。
図３４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ６６９のソース
電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ６６９の
ドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ６６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第
４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ６６２のゲート電極とは、電気的に接続
されている。そして、トランジスタ６６９のゲート電極と、トランジスタ６６２のソース
電極またはドレイン電極の他方は、容量素子６６４の電極の一方と電気的に接続され、第
５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子６６４の電極の他方は電気的に接続されてい
る。
図３４（Ｃ）に示す半導体装置では、トランジスタ６６９のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ６
６２がオン状態となる電位にして、トランジスタ６６２をオン状態とする。これにより、
第３の配線の電位が、トランジスタ６６９のゲート電極、及び容量素子６６４に与えられ
る。すなわち、トランジスタ６６９のゲート電極には、所定の電荷が与えられる（書き込
み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇ
ｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を
、トランジスタ６６２がオフ状態となる電位にして、トランジスタ６６２をオフ状態とす
ることにより、トランジスタ６６９のゲート電極に与えられた電荷が保持される（保持）
。
トランジスタ６６２のオフ電流は極めて小さいため、トランジスタ６６９のゲート電極の
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ６６９のゲート
電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジス
タ６６９をｎチャネル型とすると、トランジスタ６６９のゲート電極にＨｉｇｈレベル電
荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ６６９のゲ
ート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ６６９を「オ
ン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配
線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ６６
９のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ６６９は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ６６９は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ６６９が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトラ
ンジスタ６６９が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を
第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
このように酸化物半導体を用いたトランジスタによって不揮発性のランダムアクセスメモ
リを実現することが可能となる。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
本実施の形態では、上記実施の形態に示すトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について
、実施の形態９に示した構成と異なる構成について、図３５及び図３６を用いて説明を行
う。
図３５（Ａ）は、半導体装置の回路構成の一例を示し、図３５（Ｂ）は半導体装置の一例
を示す概念図である。まず、図３５（Ａ）に示す半導体装置について説明を行い、続けて
図３５（Ｂ）に示す半導体装置について説明する。
図３５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ６６２のソース電
極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ６６２のゲート
電極とは電気的に接続され、トランジスタ６６２のソース電極又はドレイン電極と容量素
子６５４の第１の端子とは電気的に接続されている。
次に、図３５（Ａ）に示す半導体装置（メモリセル６５０）に、情報の書き込み及び保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ６６２がオン状態となる電位として、トラン
ジスタ６６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子６５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ６
６２がオフ状態となる電位として、トランジスタ６６２をオフ状態とすることにより、容
量素子６５４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ６６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ６６２をオフ状態とすることで、容量素子６５４の第１
の端子の電位（あるいは、容量素子６５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ６６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子６５４とが導通し、ビット線ＢＬと容量素子６５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子６５４の第１の端子の電位（あるいは容量素子６５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子６５４の第１の端子の電位をＶ、容量素子６５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル６５０の状態とし
て、容量素子６５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図３５（Ａ）に示す半導体装置は、トランジスタ６６２のオフ電流が極めて
小さいという特徴から、容量素子６５４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図３５（Ｂ）に示す半導体装置について、説明を行う。
図３５（Ｂ）に示す半導体装置は、上部に記憶回路として図３５（Ａ）に示したメモリセ
ル６５０を複数有するメモリセルアレイ６５１ａ及び６５１ｂを有し、下部に、メモリセ
ルアレイ６５１（メモリセルアレイ６５１ａ及び６５１ｂ）を動作させるために必要な周
辺回路６５３を有する。なお、周辺回路６５３は、メモリセルアレイ６５１と電気的に接
続されている。
図３５（Ｂ）に示した構成とすることにより、周辺回路６５３をメモリセルアレイ６５１
の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路６５３に設けられるトランジスタは、トランジスタ６６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能であ
る。
なお、図３５（Ｂ）に示した半導体装置では、２つのメモリセルアレイ６５１（メモリセ
ルアレイ６５１ａと、メモリセルアレイ６５１ｂ）が積層された構成を例示したが、積層
するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層す
る構成としても良い。
次に、図３５（Ａ）に示したメモリセル６５０の具体的な構成について図３６を用いて説
明を行う。
図３６は、メモリセル６５０の構成の一例である。図３６（Ａ）に、メモリセル６５０の
断面図を、図３６（Ｂ）にメモリセル６５０の上面図をそれぞれ示す。ここで、図３６（
Ａ）は、図３６（Ｂ）のＲ１−Ｒ２、及びＲ３−Ｒ４における断面に相当する。なお、図
面をわかりやすくするため、図３６（Ｂ）では一部の構成要素の記載を省略している。
図３６（Ａ）及び図３６（Ｂ）に示すトランジスタ６６２は、上記実施の形態で示した構
成と同一の構成とすることができる。
絶縁層６８０上に配線６３３が形成され、配線６３３上に絶縁層６３２が形成されている
。絶縁層６３２上に設けられたトランジスタ６６２は、絶縁層６６８及び絶縁層６５２で
覆われている。また、絶縁層６３２を介して、トランジスタ６６２のソース電極６３６と
重畳する領域には、配線６３３が設けられている。ソース電極６３６と配線６３３は、絶
縁層６３２に形成された開口を介して電気的に接続されている。
トランジスタ６６２のドレイン電極６３７と重畳する領域には、絶縁層６４５を介して配
線６５６が設けられている。ドレイン電極６３７、絶縁層６４５、及び配線６５６により
容量素子６５４が構成される。すなわち、ドレイン電極６３７は、容量素子６５４の一方
の電極として機能し、配線６５６は、容量素子６５４の他方の電極として機能し、絶縁層
６４５が誘電体として機能する。
トランジスタ６６２及び容量素子６５４を覆う絶縁層６５２上には配線６６０が設けられ
、その配線６６０はメモリセル６５０と隣接するメモリセル６５０を接続するために設け
られている。図示しないが、配線６６０を絶縁層６５２、絶縁層６６８、に設けた開口を
介してゲート電極６３８と電気的に接続してもよい。また、配線６６０を、絶縁層６５２
、絶縁層６６８、絶縁層６６１に設けた開口を介してトランジスタ６６２のソース電極６
３６またはドレイン電極６３７と電気的に接続してもよい。なお、本実施の形態における
配線６６０は、図３５（Ａ）の回路図におけるビット線ＢＬに相当する。
図３６（Ａ）及び図３６（Ｂ）において、配線６３３は、隣接するメモリセルに含まれる
トランジスタのソース電極６３６と電気的に接続してもよい。このような平面レイアウト
を採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化
を図ることができる。
図３６（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減
を図ることができるため、半導体装置の高集積化を図ることができる。
図３７は、図３５（Ｂ）に示した半導体装置の積層構成の一例を示す断面図である。図３
７では、周辺回路６５３、メモリセルアレイ６５１ａ及びメモリセルアレイ６５１ｂの一
部の積層構成を図示している。図３７では、メモリセルアレイ６５１ａが複数有するメモ
リセル６５０の一つをメモリセル６５０ａとして示している。また、メモリセルアレイ６
５１ｂが複数有するメモリセル６５０の一つをメモリセル６５０ｂとして示している。ま
た、メモリセル６５０ａが有するトランジスタ６６２をトランジスタ６６２ａとして示し
、メモリセル６５０ｂが有するトランジスタ６６２をトランジスタ６６２ｂとして示して
いる。
周辺回路６５３が有するトランジスタ６８１は、酸化物半導体以外の材料（例えば、シリ
コンなど）で形成された基板６７０に設けられている。トランジスタ６８１は、素子分離
絶縁層６８５に囲まれた領域に、チャネル形成領域となる領域を形成することによって得
られるトランジスタとすることができる。なお、トランジスタ６８１は、絶縁表面上に形
成されたシリコン等の半導体層や、ＳＯＩ基板のシリコン層にチャネル形成領域が形成さ
れるトランジスタであってもよい。トランジスタ６８１の構成については、公知の構成を
用いることが可能であるため、説明は省略する。
また、メモリセルアレイ６５１ｂは絶縁層６７１を介して周辺回路６５３上に形成され、
メモリセルアレイ６５１ａは絶縁層６７２を介してメモリセルアレイ６５１ｂ上に形成さ
れている。メモリセルアレイ６５１ａは配線６６０ａを介してさらに他の回路と電気的に
接続することができる。
また、絶縁層６７１、絶縁層６７２は、層間絶縁層として機能し、その表面は平坦化され
た構成とすることができる。
周辺回路６５３、メモリセルアレイ６５１ａ及びメモリセルアレイ６５１ｂは、配線６７
３、配線６７４、配線６７５、配線６６０ｂにより電気的に接続されている。
また、トランジスタ６６２ａ及びトランジスタ６６２ｂは、酸化物半導体を用いたトラン
ジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さい
ため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つま
り、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に
低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可
能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義
には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで
、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記
憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。また、従来よりも少ないフォ
トリソグラフィ工程により半導体装置を作製することが可能となるため、低コストで、生
産性の良い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装
置）の一例を、図面を用いて説明する。
図３８は、半導体装置の構成の一例である。図３８（Ａ）に、半導体装置の断面図を、図
３８（Ｂ）に半導体装置の回路図をそれぞれ示す。
図３８（Ａ）および図３８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いた
トランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２お
よび容量素子３２０４を有している。
なお、本実施の形態では、トランジスタ３２０２および容量素子３２０４として、実施の
形態５に開示したトランジスタ３１０、及び容量素子３５０を用いる例を示している。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、本明
細書で例示したトランジスタを適用する点以外の点（記憶装置に用いられる材料や記憶装
置の構造など）の具体的な構成は、本明細書などに開示する構成に限定されない。
図３８（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を
含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設け
られた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設
けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、を有する。なお、
図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、こ
のような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの
接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電
極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース
領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１１６が設けら
れており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。なお、
素子分離絶縁層３１１６は、ＬＯＣＯＳや、ＳＴＩなどの素子分離技術を用いて形成する
ことができる。
例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。
このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読
み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成
前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶
縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極の上面を露出させ
る。
トランジスタ３２００のゲート電極上には、該ゲート電極と電気的に接続する接続配線３
２１０および絶縁層３２２２が設けられている。
また、絶縁層３２２２にはコンタクトホールが複数形成されており、該コンタクトホール
には、トランジスタ３２０２と電気的に接続するコンタクトプラグ３２１５、および容量
素子３２０４の一方の電極と電気的に接続するコンタクトプラグ３２１６が形成されてい
る。なお、実施の形態５で説明したように、コンタクトプラグ３２１５は、トランジスタ
３２０２のソース電極として作用する。
なお、容量素子は、接続配線３２１０、絶縁層３２２２およびトランジスタ３２０２のド
レイン電極と同時に形成することのできる導電層（例えば、容量素子３２０４でコンタク
トプラグが接している層）で形成してもよい。その場合、コンタクトプラグ３２１６は不
要である。
図３８（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成されるト
ップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、こ
れを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図３８（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳するよ
うに形成することができるため、その占有面積を低減することができる。したがって、半
導体装置の集積度を高めることができる。
次に、図３８（Ａ）に対応する回路構成の一例を図３８（Ｂ）に示す。
図３８（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソー
ス電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２０
０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ
）とトランジスタ３２０２のソース電極またはドレイン電極の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極とは、電気
的に接続されている。そして、トランジスタ３２００のゲート電極と、トランジスタ３２
０２のソース電極またはドレイン電極の一方は、容量素子３２０４の電極の他方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気
的に接続されている。
図３８（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これに
より、第３の配線の電位が、トランジスタ３２００のゲート電極、および容量素子３２０
４に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２
０２をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷
が保持される（保持）。
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレ
ベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００
のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「
オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の
配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３
２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇ
ｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）とな
れば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた
場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００
は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持され
ている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置、および該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、実施の形態５に示すトランジスタを使用し、電力が供給されない状況
でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、
実施の形態１１に示した構成と異なる半導体装置の説明を行う。
図３９（Ａ）は、半導体装置の回路構成の一例を示し、図３９（Ｂ）は半導体装置の一例
を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２および容量
素子４２５４としては、実施の形態５で説明したトランジスタおよび容量素子を用いるこ
とができる。
図３９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソース
電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電気
的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子と
は電気的に接続されている。
次に、図３９（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび
保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、トラ
ンジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２
５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジ
スタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とすること
により、容量素子４２５４の一方の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５４
の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間に
わたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２
５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線Ｂ
Ｌの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４
に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビッ
ト線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される
前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位
は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０
の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状
態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ
０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位
（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図３９（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極め
て小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持す
ることができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可
能である。
次に、図３９（Ｂ）に示す半導体装置について、説明を行う。
図３９（Ｂ）に示す半導体装置は、上部に記憶回路として図３９（Ａ）に示したメモリセ
ル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよび
４２５１ｂ）を有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺
回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的
に接続されている。
図３９（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４２
５１の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導体
材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
がより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用
いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより
、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可
能である。
なお、図３９（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセルア
レイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層する
メモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構
成としても良いし、単層であってもよい。
次に、図３９（Ａ）に示したメモリセル４２５０の具体的な構成について図４０を用いて
説明を行う。
図４０は、基板４０００上に形成されたメモリセル４２５０の構成の一例の断面図である
。図４０において、トランジスタ４１６２のソース電極と配線４２２２（ビット線ＢＬ）
とは電気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方
の電極とは電気的に接続されている。また、トランジスタ４１６２のゲート電極（第３の
電極３１６）は、図示されない領域において、配線４２２３（ワード線ＷＬ）と電気的に
接続されている。
なお、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の電極は同一層で
形成された構成を例示しているが、別の接続配線等によって電気的に接続されてもよい。
また、配線４２２２をビット線ＢＬとして例示したが、コンタクトプラグ等を介して配線
４２２２と電気的に接続する別の配線をビット線ＢＬとしてもよい。
なお、基板４０００をメモリセル４２５０を駆動するための周辺回路を含む基板に入れ替
え、上記メモリセル４２５０の構成と該周辺回路を電気的に接続することで図３９（Ｂ）
に示す半導体装置を形成することができる。なお、前述したように、メモリセルアレイ４
２５１の積層数は限られず、それぞれのメモリセルアレイが駆動できるように該周辺回路
と電気的に接続されていればよい。
トランジスタ４１６２は、酸化物半導体を用いて形成されている。酸化物半導体を用いた
トランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能で
ある。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電
力を十分に低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可
能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義
には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで
、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記
憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装
置）の一例を、図４１及び図４２を用いて説明する。
図４１（Ａ）は、記憶装置が有するメモリセルの回路構成の一例を示し、図４１（Ｂ）は
記憶装置の一例を示す概念図である。まず、図４１（Ａ）に示す記憶装置のメモリセルに
ついて説明を行い、続けて図４１（Ｂ）に示す記憶装置について説明する。
図４１（Ａ）に示すメモリセルにおいて、ビット線ＢＬとトランジスタ７０１のソース又
はドレインとが電気的に接続され、ワード線ＷＬとトランジスタ７０１のゲートとが電気
的に接続され、トランジスタ７０１のソース又はドレインと容量素子７０２の一方の電極
とが電気的に接続されている。なお、図４１に示す記憶装置においては、トランジスタ７
０１として、上述したトランジスタが適用されている。
次に、図４１（Ａ）に示すメモリセルに、情報の書き込み及び保持を行う場合について説
明する。
まず、情報の書き込みについて説明する。
ワード線ＷＬの電位を、トランジスタ７０１がオン状態となる電位として、トランジスタ
７０１をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子７０２の一方の
電極に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ７０１が
オフ状態となる電位として、トランジスタ７０１をオフ状態とする。これにより、容量素
子７０２の一方の電極の電位が保持される（保持）。
酸化物半導体層にチャネルが形成されるトランジスタ７０１は、オフ電流が極めて小さい
という特徴を有している。このため、トランジスタ７０１をオフ状態とすることで、容量
素子７０２の一方の電極の電位（蓄積されている電荷）を極めて長時間にわたって保持す
ることが可能である。
次に、情報の読み出しについて説明する。
ビット線ＢＬを浮遊状態とする。そして、ワード線ＷＬの電位を、トランジスタ７０１が
オン状態となる電位として、トランジスタ７０１をオン状態とする。これにより、浮遊状
態にあるビット線ＢＬと容量素子７０２の一方の電極とが導通し、ビット線ＢＬと容量素
子７０２の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット
線ＢＬの電位の変化量は、容量素子７０２の一方の電極の電位（蓄積されている電荷）に
よって、異なる値となる。
例えば、容量素子７０２の一方の電極の電位をＶ、容量素子７０２の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセルの状態として、容
量素子７０２の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（
ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋
Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図４１（Ａ）に示す記憶装置では、トランジスタ７０１のオフ電流が極めて
小さいという特徴から、容量素子７０２に蓄積された電荷が長時間にわたって保持される
。つまり、リフレッシュ動作が不要となる、又は、リフレッシュ動作の頻度を極めて低く
することが可能となる。そのため、消費電力を低減することができる。また、電力の供給
がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図４１（Ｂ）に示す半導体装置について、説明を行う。
図４１（Ｂ）に示す記憶装置は、上部に図４１（Ａ）に示したメモリセルを複数有するメ
モリセルアレイ７００ａ及び７００ｂを有し、下部に、メモリセルアレイ７００（メモリ
セルアレイ７００ａ、７００ｂ）を動作させるために必要な周辺回路７１１を有する。な
お、周辺回路７１１は、メモリセルアレイ７００と電気的に接続されている。
図４１（Ｂ）に示した構成とすることにより、周辺回路７１１をメモリセルアレイ７００
の直下に設けることができるため記憶装置の小型化を図ることができる。
周辺回路７１１に設けられるトランジスタは、トランジスタ７０１とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である
。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動
回路など）を好適に実現することが可能である。
なお、図４１（Ｂ）に示した記憶装置では、２つのメモリセルアレイ（メモリセルアレイ
７００ａと、メモリセルアレイ７００ｂ）が積層された構成を例示したが、積層するメモ
リセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成と
しても良い。また、記憶装置が単層のメモリセルアレイ（メモリセルアレイ７００ａのみ
）を有する構成としてもよい。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子
）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化
の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶す
る素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が
全く異なっている。表１はＭＴＪ素子と、上述した記憶装置との対比を示す。
Figure 2021106290
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモ
リは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原
理、材料などが大きく異なっている。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせ
るメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化
（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオー
バーヘッドの電力とは、プロセッサ内のメモリ部などに書きこむ電力など、所謂オーバー
ヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメ
モリを利用することで、ＣＰＵの省電力化が実現可能となる。
図４２は、図４１に示すメモリセルの構造例を示す図である。具体的には、図４２（Ａ）
は、メモリセルの上面図であり、図４２（Ｂ）は、図４２（Ａ）に示すＩ１−Ｉ２線にお
ける断面図である。なお、図４２においては、トランジスタ７０１として図１に示すトラ
ンジスタを適用する場合について図示している。
図４２に示すメモリセルは、図２６に例示したトランジスタ４１０と同様の構造を有する
トランジスタ７０１と、導電層４０８を介して導電層４０４（ソース及びドレインの一方
）に電気的に接続されている容量素子７０２とを有する。なお、容量素子７０２は、一方
の電極として導電層４３１、他方の電極として導電層４３２、及び誘電体として絶縁層４
０２を有する。ここで、導電層４３１は、導電層４０３の形成工程時に同時に形成するこ
とが可能な導電層であり、導電層４３２は、導電層４０４の形成工程時に同時に形成する
ことが可能な導電層である。すなわち、図４２に示す容量素子７０２は、図１に示すトラ
ンジスタ７０１と同時に作製することが可能である。よって、図４２に示す構造のメモリ
セルは、トランジスタ単体の作製工程と比較して、工程数が増加することがない点で好ま
しい。
なお、図４１に示すメモリセルの構造は、図４２に示す構造に限定されない。例えば、図
４３（Ａ）、（Ｂ）に示す構造とすることが可能である。なお、図４３（Ａ）は、メモリ
セルの上面図であり、図４３（Ｂ）は、図４３（Ａ）に示すＩ３−Ｉ４線における断面図
である。具体的には、図４３に示すメモリセルは、図１に示す構造を有するトランジスタ
７０１と、一方の電極として導電層４３１、他方の電極として導電層４３２、及び誘電体
として絶縁層４０２を有する容量素子７０２とを有する。そして、トランジスタ７０１の
導電層４０５と、容量素子７０２の導電層４３２とが接している。
（実施の形態１４）
次いで、上述の記憶装置と異なる構成の記憶装置について図４４及び図４５を参照して説
明する。なお、以下に示す記憶装置も上述の記憶装置と同様に、上述したトランジスタを
使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い記憶装置である。
図４４は、記憶装置が有するメモリセルの構成例を示す図である。図４４において、第１
の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ７６０のソースとは、電気的に接続され、第
２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ７６０のドレインとは、電気的に接続され
ている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ７０１のソース及びドレ
インの一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ
７０１のゲートとは、電気的に接続されている。そして、トランジスタ７６０のゲートと
、トランジスタ７０１のソース及びドレインの他方は、容量素子７０２の一方の電極と電
気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子７０２の他方の電極と電
気的に接続されている。なお、図４４に示すメモリセルにおいては、トランジスタ７０１
として、上述したトランジスタが適用されている。
図４４に示す記憶装置では、トランジスタ７６０のゲートの電位が保持可能という特徴を
生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。
まず、第４の配線の電位を、トランジスタ７０１がオン状態となる電位にして、トランジ
スタ７６０をオン状態とする。これにより、第３の配線の電位が、トランジスタ７６０の
ゲート、及び容量素子７０２に与えられる。すなわち、トランジスタ７６０のゲートには
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線の電位を、トランジスタ７０１がオフ状態となる電位にして、
トランジスタ７０１をオフ状態とすることにより、トランジスタ７６０のゲートに与えら
れた電荷が保持される（保持）。
トランジスタ７０１のオフ電流は極めて小さいため、トランジスタ７６０のゲートの電荷
は長時間にわたって保持される。
次に、情報の読み出しについて説明する。
第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し
電位）を与えると、トランジスタ７６０のゲートに保持された電荷量に応じて、第２の配
線は異なる電位をとる。一般に、トランジスタ７６０をｎチャネル型とすると、トランジ
スタ７６０のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧
Ｖｔｈ＿Ｈは、トランジスタ７６０のゲートにＬｏｗレベル電荷が与えられている場合の
見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電
圧とは、トランジスタ７６０を「オン状態」とするために必要な第５の配線の電位をいう
ものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０と
することにより、トランジスタ７６０のゲートに与えられた電荷を判別できる。例えば、
書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位が
Ｖ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ７６０は「オン状態」となる。Ｌｏｗレベ
ル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても
、トランジスタ７６０は「オフ状態」のままである。このため、第２の配線の電位を見る
ことで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかか
わらずトランジスタ７６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小
さい電位を第５の配線に与えればよい。または、ゲートの状態にかかわらずトランジスタ
７６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配
線に与えればよい。
図４４に示すメモリセルでは、極めて長期にわたり記憶内容を保持することが可能である
。つまり、リフレッシュ動作が不要となる、又は、リフレッシュ動作の頻度を極めて低く
することが可能となる。そのため、消費電力を低減することができる。また、電力の供給
がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたっ
て記憶内容を保持することが可能である。
このように酸化物半導体を用いたトランジスタによって不揮発性のランダムアクセスメモ
リを実現することが可能となる。
また、図４４に示すメモリセルでは、情報の書き込みに高い電圧を必要とせず、素子の劣
化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電
子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート
絶縁層の劣化といった問題が全く生じない。すなわち、従来の不揮発性メモリで問題とな
っている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジ
スタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易
に実現しうる。
図４５は、図４４に示すメモリセルの構造例を示す図である。具体的には、図４５（Ａ）
は、メモリセルの上面図であり、図４５（Ｂ）は、図４５（Ａ）に示すＳ１−Ｓ２線にお
ける断面図である。なお、図４５においては、トランジスタ７０１及び容量素子７０２と
して図４２に示すトランジスタ７０１及び容量素子７０２を適用する場合について図示し
ている。
図４５（Ａ）及び図４５（Ｂ）に示すメモリセルは、下部に第１の半導体材料を用いたト
ランジスタ７６０を有し、上部に第２の半導体材料を用いたトランジスタ７０１を有する
ものである。図４５においてはトランジスタ７０１として、図１に示すトランジスタを適
用する例を示す。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、本明
細書で例示したトランジスタを適用する点以外の点（記憶装置に用いられる材料や記憶装
置の構造など）の具体的な構成は、本明細書などに開示する構成に限定されない。
まず、下部の構造について説明する。
図４５（Ｂ）に示すトランジスタ７６０は、半導体材料（例えば、シリコンなど）を含む
基板７０３に設けられたチャネル形成領域７１６と、チャネル形成領域７１６を挟むよう
に設けられた不純物領域７２０と、不純物領域７２０に接する金属間化合物領域７２４と
、チャネル形成領域７１６上に設けられたゲート絶縁層７０８と、ゲート絶縁層７０８上
に設けられたゲート電極７１０と、を有する。なお、図において、明示的にはソース電極
やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタ
と呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース
領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、
本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板７０３上には、トランジスタ７６０を覆うように絶縁層７２８、及び絶縁層７３０が
設けられている。なお、トランジスタ７６０において、ゲート電極７１０の側面に側壁絶
縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域７２０
としてもよい。なお、トランジスタ７６０は、素子分離絶縁層に囲まれた領域に設けられ
ることが好ましい。ここで、素子分離絶縁層とは、ＬＯＣＯＳや、ＳＴＩなどの素子分離
技術を用いて形成される絶縁層を指す。
単結晶半導体基板を用いたトランジスタ７６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ７６０を覆うように絶縁層７２８、および絶縁層７３
０を形成し、トランジスタ７０１及び容量素子７０２の形成前の処理として、絶縁層７２
８、および絶縁層７３０にＣＭＰ処理を施して、平坦化した絶縁層７２８、絶縁層７３０
を形成し、同時にゲート電極７１０の上面を露出させる。
絶縁層７２８、絶縁層７３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アル
ミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン
、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層７２８、絶縁
層７３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層
７２８、絶縁層７３０を形成してもよい。
次いで、上部の構造について説明する。
トランジスタ７０１のソース及びドレインの一方（導電層４０４）は、導電層４０８、並
びに絶縁層４０２、絶縁層４０６、絶縁層４０７の開口に設けられている導電層４３５、
導電層４３６、及び導電層４３７を介してトランジスタ７６０のゲート電極７１０が電気
的に接続されている。ここで、導電層４３５は、導電層４０３、導電層４３１の形成工程
時に同時に形成することが可能な導電層であり、導電層４３６は、導電層４０４、導電層
４３２の形成工程時に同時に形成することが可能な導電層であり、導電層４３７は、導電
層４０５の形成工程時に同時に形成することが可能な導電層である。すなわち、図４５に
示す記憶装置では、図４２に示す記憶装置と比較して、導電層４３５、導電層４３６、導
電層４３７の形成のための工程が追加されることはない。
なお、図４４に示すメモリセルの構造は、図４５に示す構造に限定されない。例えば、図
４４に示すメモリセルとして、図４３に示すトランジスタ７０１及び容量素子７０２と、
ゲート電極７１０が図４３に示す導電層４０５に電気的に接続されているトランジスタ７
６０とを有する構造とすることが可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１５）
上記実施の形態に開示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図４６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図４６（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路であるＡＬＵ（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌ
ｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコ
ーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、
レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ
／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ
Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基
板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設
けてもよい。もちろん、図４６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例
にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図４６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルには、上記実施の形態に記載されているメモリセルを用いる
ことができる。
図４６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータ
の保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転
させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリ
セルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている
場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電
源電圧の供給を停止することができる。
電源停止に関しては、図４６（Ｂ）または図４６（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図４６（Ｂ）及び図４６（Ｃ）の回路の説明
を行う。
図４６（Ｂ）及び図４６（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す
。
図４６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
上記実施の形態に開示したメモリセルを用いることができる。メモリセル群１１４３が有
する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源
電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１
４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図４６（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトラン
ジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによ
りスイッチングが制御される。
なお、図４６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図４６（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
また、図４６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、上記実施の形態に開示したトランジ
スタは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳ
Ｉ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬ
ＳＩに用いることも可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１６）
本実施の形態では、上記実施の形態で示した半導体装置を電気機器に応用した場合の例に
ついて説明する。より具体的には、上記実施の形態で示した半導体装置を携帯電話、スマ
ートフォン、電子書籍などの携帯機器に応用した場合の例を図４７乃至図５０を用いて説
明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のＳＲＡＭは、図４７（Ａ）に示すように１つのメモリセルがトランジスタ８０１、
トランジスタ８０２、トランジスタ８０３、トランジスタ８０４、トランジスタ８０５、
及びトランジスタ８０６の６個のトランジスタで構成されており、それをＸデコーダ８０
７、Ｙデコーダ８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、ト
ランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としてい
る。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きい
という欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面
積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモ
リの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図４７（Ｂ）に示すようにトランジスタ８１１、
容量素子８１２によって構成され、それをＸデコーダ８１３、Ｙデコーダ８１４にて駆動
している。１つのセルが１つのトランジスタ及び１つの容量を有する構成になっており、
面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭ
は常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
図４８に携帯機器のブロック図を示す。図４８に示す携帯機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェース９０９
を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、こ
の部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減するこ
とができる。
図４９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図４９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２
、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行う
ディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により
表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
図５０に電子書籍のブロック図を示す。図５０はバッテリー１１０１、電源回路１１０２
、マイクロプロセッサ１１０３、フラッシュメモリ１１０４、音声回路１１０５、キーボ
ード１１０６、メモリ回路１１０７、タッチパネル１１０８、ディスプレイ１１０９、デ
ィスプレイコントローラ１１１０によって構成される。
ここでは、図５０のメモリ回路１１０７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１１０７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１１０４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上説明したように、本実施の形態により、寄生チャネルの発生を抑制可能なトランジス
タを得ることができる。
また本実施の形態により、当該トランジスタを用いることにより、動作特性の向上が図ら
れた半導体装置を提供することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
が低減され、信頼性の高い携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態１７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステ
レオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電
話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力
機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱
装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食
器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷
蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙
げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業
用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジン
や、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の
範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関
と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ
）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機
付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリ
コプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる
。これらの電子機器の具体例を図５１乃至図５３に示す。
図５１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態に示したトランジスタは、表示部９００３に用いることが可能であり、電
子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図５１（Ｂ）は、携帯音楽プレイヤーであり、本体８０２１には表示部８０２３と、耳に
装着するための固定部８０２２と、スピーカ、操作ボタン８０２４、外部メモリスロット
８０２５等が設けられている。上記実施の形態に示したトランジスタ、または記憶装置を
本体８０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化
された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図５１（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。
図５１（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表
示部９２０３に用いることにより作製される。また、実施の形態５に示したＣＰＵを利用
すれば、省電力化されたコンピュータとすることが可能となる。
図５２（Ａ）及び図５２（Ｂ）は２つ折り可能なタブレット型端末である。図５２（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａと表示部
９６３１ｂを有する表示部９６３１、表示モード切り替えスイッチ９６２６、電源スイッ
チ９６２７、省電力モード切り替えスイッチ９６２５、留め具９６２９、操作スイッチ９
６２８、を有する。
上記実施の形態に示すトランジスタは、表示部９６３１ａ、表示部９６３１ｂに用いるこ
とが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９６２６は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９６２５は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図５２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図５２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図５２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図５２（Ａ）及び図５２（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウム
イオン電池を用いると、小型化を図れる等の利点がある。
また、図５２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図５２（Ｃ
）にブロック図を示し説明する。図５２（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図５２（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
図５３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。上記実施の形態に示すトランジスタを用いて表示部８００２
に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態４乃至６のいずれかに示すメモリや
ＣＰＵを用いることが可能である。
図５３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、上記実施の形態に示したＣＰＵを用いた電気機器の一例である。具体的に、室内機
８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図５３（Ａ）
において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、
ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室
外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態６に示した
ＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高い
エアコンディショナーを実現できる。
図５３（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図５３（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態６に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図５３（Ｂ）及び図５３（Ｃ）において、電気機器の一例である電気自動車の例を示す。
図５３（Ｃ）は、電気自動車９７００の内部に関する図である。電気自動車９７００には
、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２に
より出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しな
いＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態
６に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる
。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（参考例）
ＣＡＡＣ−ＯＳ膜の側面から酸素が脱離しやすい点について詳述しておく。一例として、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）における、過剰酸素（
化学量論的組成を越えて存在している酸素原子）及び酸素欠損の動きやすさについて、科
学技術計算結果を参照して説明する。
なお、計算は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるＩＧＺＯのＩｎ−Ｏ面に
過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図５６（Ａ）
乃至（Ｃ）及び図５８（Ａ）乃至（Ｃ）を参照）し、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔ
ｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーを
それぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を用
いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓｌ
ａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏ
ｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個と
し、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８３
個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動
する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価する
。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく、
エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図５６
に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図５７に示す。図
５７では、横軸を（過剰酸素の移動の）経路長とし、縦軸を図５６（Ａ）のモデルＡの状
態のエネルギーに対する（移動に要する）エネルギーとしている。
過剰酸素の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデ
ルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図５６（Ａ）乃至（Ｃ）中の”１”と表記されている酸素原子をモデルＡの第１の
酸素原子と呼ぶ。図５６（Ａ）乃至（Ｃ）中の”２”と表記されている酸素原子をモデル
Ａの第２の酸素原子と呼ぶ。図５６（Ａ）乃至（Ｃ）中の”３”と表記されている酸素原
子をモデルＡの第３の酸素原子と呼ぶ。
図５７から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍ
ａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅ
ｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネル
ギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエ
ネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移
よりも起こりやすいといえる。
すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す方
向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。従って、
酸素原子はインジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移
動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図５８
に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図５９に示す。図
５９では、横軸を（酸素欠損の移動の）経路長とし、縦軸を図５８（Ａ）のモデルＡの状
態のエネルギーに対する（移動に要する）エネルギーとしている。
酸素欠損の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデ
ルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図５８（Ａ）乃至（Ｃ）中の点線で描画している丸は、酸素欠損を表している。
図５９から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍ
ａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅ
ｂｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネル
ギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエ
ネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移
よりも起こりやすいといえる。
すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠損
の位置のほうが移動しやすいといえる。従って、酸素欠損もインジウム原子の層を横断し
て移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した４つの遷移形態の起こりやすさを別の側面から比較するために、これらの
遷移の温度依存性について説明する。前記した４つの遷移形態は、（１）過剰酸素の第１
の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第２の
遷移の４つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある
温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の振
動数Ｚｏ（／秒）を用いると、以下の式（２）で表される。
Figure 2021106290
なお、前記式（２）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥｂ
の最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）を
計算に用いる。
過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大値
（Ｅｂｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて前記式（２
）を解くと以下の通りである。
（１）過剰酸素の第１の遷移 Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移 Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移 Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移 Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）
一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．０×１０９（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−４（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても
、インジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやす
いといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、イン
ジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいとい
える。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起こ
りやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子の
層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こり
やすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を横断する移動は
困難である。
従って、例えばＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が当該層の被形成面また
は表面に平行な面上に存在する場合には、過剰酸素及び酸素欠損のいずれも当該層の被形
成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳ膜では当該層の被形成面または表面に沿って移動し
やすい。そのため、当該層の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰
酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると
、スイッチング素子に用いるには好ましくないレベルにまでＣＡＡＣ−ＯＳ膜の導電性が
高まるおそれがある。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を横断する場合につい
て説明したが、酸化物半導体層に含まれるインジウム以外の金属についても同様である。
続いて、島状のＣＡＡＣ−ＯＳ膜の酸素脱離について、昇温脱離ガス分光法（ＴＤＳ：Ｔ
ｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて分析した結
果を説明しておく。
分析は、４種類の試料についておこなった。図６０は、各試料の構造を説明する概略図で
ある。図６０（Ａ１）は、試料７８１０の上面図であり、図６０（Ｂ１）は、図６０（Ａ
１）中のＵ１−Ｕ２の鎖線で示した部位の断面図である。図６０（Ａ２）は、試料７８２
０の上面図であり、図６０（Ｂ２）は、図６０（Ａ２）中のＵ３−Ｕ４の鎖線で示した部
位の断面図である。図６０（Ａ３）は、試料７８３０の上面図であり、図６０（Ｂ３）は
、図６０（Ａ３）中のＵ５−Ｕ６の鎖線で示した部位の断面図である。図６０（Ａ４）は
、試料７８４０の上面図であり、図６０（Ｂ４）は、図６０（Ａ４）中のＵ７−Ｕ８の鎖
線で示した部位の断面図である。なお、図面をわかりやすくするため、図６０（Ａ１）乃
至図６０（Ａ４）において、一部の構成要素の記載を省略している。
図６０（Ａ１）及び図６０（Ｂ１）に示す試料７８１０は、シリコンウェハーを用いた基
板７８０１上に、下地層７８０２として厚さ２０ｎｍの熱酸化膜を有し、下地層７８０２
上の全面に、厚さ３００ｎｍの酸化物半導体層７８０３を有する。酸化物半導体層７８０
３は、組成がＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用い
てスパッタリング法により形成したＣＡＡＣ−ＯＳ膜である。
図６０（Ａ２）及び図６０（Ｂ２）に示す試料７８２０は、試料７８１０の酸化物半導体
層７８０３を、フォトリソグラフィ工程を用いて島状の酸化物半導体層７８０４とした構
成を有する。島状の酸化物半導体層７８０４は、一つが１０μｍ×１０μｍの大きさを有
し、基板７８０１上の全面に、３μｍ間隔でマトリクス状に配置されている。
図６０（Ａ３）及び図６０（Ｂ３）に示す試料７８３０は、試料７８２０の島状の酸化物
半導体層７８０４と重畳して金属層７８０５を有する。具体的には、試料７８１０上に金
属層７８０５となる厚さ１００ｎｍのタングステン層を形成し、フォトリソグラフィ工程
を用いてタングステン層と酸化物半導体層７８０３を同一工程でエッチングして形成する
。よって、金属層７８０５は島状の酸化物半導体層７８０４の上面にのみ接して形成され
ている。金属層７８０５及び島状の酸化物半導体層７８０４は、一つが１０μｍ×１０μ
ｍの大きさを有し、基板７８０１上の全面に、１３μｍ間隔でマトリクス状に配置されて
いる。
図６０（Ａ４）及び図６０（Ｂ４）に示す試料７８４０は、試料７８２０の島状の酸化物
半導体層７８０４の端部を覆うように金属層７８０６が形成された構成を有する。具体的
には、試料７８２０上に金属層７８０６となる厚さ１００ｎｍのタングステン層を形成し
、フォトリソグラフィ工程を用いて島状の酸化物半導体層７８０４の上面と重畳する８μ
ｍ×８μｍの領域のタングステン層を除去して形成した。
図６１に、試料７８１０乃至試料７８４０のＴＤＳ分析結果を示す。図６１（Ａ）は試料
７８１０のＴＤＳ分析結果であり、図６１（Ｂ）は試料７８２０のＴＤＳ分析結果であり
、図６１（Ｃ）は試料７８３０のＴＤＳ分析結果であり、図６１（Ｄ）は試料７８４０の
ＴＤＳ分析結果である。図６１（Ａ）乃至図６１（Ｄ）において、横軸は基板温度を示し
、縦軸は酸素分子の検出強度を示している。図６１（Ｂ）及び図６１（Ｃ）より、島状の
酸化物半導体層７８０４の側面が露出した試料７８２０及び試料７８３０では、基板温度
の上昇に伴い酸素分子が検出され、基板温度が２００℃付近で最も強く検出されているこ
とがわかる。また、図６１（Ａ）及び図６１（Ｄ）より、試料７８１０及び試料７８４０
では、基板温度が上昇しても酸素分子の検出強度にほとんど変化が見られず、ノイズレベ
ルのままであった。試料７８４０は端面が金属層７８０６で覆われており、試料７８１０
は酸化物半導体層７８０３を島状としていないため、実質的に側面が無いと見なすことが
できる。
このことから、島状の酸化物半導体層の酸素脱離は、端面からの酸素脱離が支配的である
ことがわかる。また、島状の酸化物半導体層の端面を金属層で覆うことで、酸化物半導体
層内部の酸素脱離を防ぐ効果が得られることがわかる。
１０１ 下地絶縁層
１０２ 酸化物半導体層
１０３ ゲート絶縁層
１０４ 電極
１０５ ゲート電極
１０６ 電極
１０７ 絶縁層
１０８ 電極
１０９ 絶縁層
１１０ トランジスタ
１１１ 容量素子
１１２ トランジスタ
１１４ 電極
１１５ 電極
１１６ 導電膜
１１７ 導電膜
１２０ トランジスタ
１２１ トランジスタ
１２４ 電極
１２５ ゲート電極
１３５ ゲート電極

Claims (1)

  1. 島状の酸化物半導体層上にソース電極及びドレイン電極を有し、
    前記島状の酸化物半導体層、前記ソース電極、及び前記ドレイン電極上に絶縁層を有し、
    前記絶縁層上にゲート電極を有し、
    平面視において、前記ソース電極または前記ドレイン電極の一方が、前記ゲート電極で囲まれていることを特徴とする半導体装置。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772934B2 (en) * 2012-08-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
US10529740B2 (en) * 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
DE102013216762B4 (de) * 2013-08-23 2017-08-17 BSH Hausgeräte GmbH Kältegerät mit einem Kameramodul
TWI515903B (zh) * 2013-09-30 2016-01-01 台達電子工業股份有限公司 半導體裝置
US20150145826A1 (en) * 2013-11-26 2015-05-28 Samsung Electro-Mechanics Co., Ltd. Touch sensor
WO2015094309A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Method of forming a wrap-around contact on a semicondcutor device
CN103681696A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置
JP6402017B2 (ja) 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
WO2015132694A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
JP6509596B2 (ja) * 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9455184B2 (en) 2014-06-17 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
US9349795B2 (en) * 2014-06-20 2016-05-24 Infineon Technologies Austria Ag Semiconductor switching device with different local threshold voltage
US9293533B2 (en) 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
US9231049B1 (en) * 2014-06-20 2016-01-05 Infineon Technologies Austria Ag Semiconductor switching device with different local cell geometry
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
CN104332490A (zh) * 2014-10-27 2015-02-04 重庆京东方光电科技有限公司 一种薄膜晶体管
JP2016100585A (ja) * 2014-11-26 2016-05-30 株式会社Ｊｏｌｅｄ 半導体装置およびその製造方法、ならびに表示装置および電子機器
US20160155849A1 (en) 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
US9356105B1 (en) * 2014-12-29 2016-05-31 Macronix International Co., Ltd. Ring gate transistor design for flash memory
CN104779272B (zh) * 2015-04-10 2016-04-06 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置
KR102366568B1 (ko) 2015-06-11 2022-02-25 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치
JP6503093B2 (ja) * 2015-12-31 2019-04-17 ユニスト（ウルサン ナショナル インスティテュート オブ サイエンス アンド テクノロジー） ゲートメタルをアンテナとして活用したリング状のテラヘルツ波検出用電界効果トランジスタ
JP6692645B2 (ja) 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
US10580798B2 (en) * 2016-01-15 2020-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102556023B1 (ko) * 2016-02-26 2023-07-17 삼성디스플레이 주식회사 감광성 박막 소자 및 이를 포함하는 생체 정보 감지 장치
CN105575910B (zh) * 2016-03-17 2019-01-22 深圳市华星光电技术有限公司 薄膜晶体管基板的制备方法、薄膜晶体管基板和液晶面板
JP6641467B2 (ja) * 2016-05-10 2020-02-05 シャープ株式会社 アクティブマトリクス基板、その製造方法および表示装置
US10361121B2 (en) * 2016-05-13 2019-07-23 Intel Corporation Aluminum oxide for thermal management or adhesion
CN105957883A (zh) * 2016-05-16 2016-09-21 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、显示面板及显示装置
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
CN108878515B (zh) 2017-05-12 2022-02-25 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板
CN107104152B (zh) * 2017-05-23 2020-04-21 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示基板、显示面板
US10340391B2 (en) * 2017-06-29 2019-07-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11322622B2 (en) 2018-03-19 2022-05-03 Rutgers, The State University Of New Jersey Oxide-based flexible high voltage thin film transistor
CN108493236B (zh) * 2018-03-22 2021-03-26 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、柔性显示屏及显示装置
CN108598175B (zh) * 2018-06-07 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及制造方法和显示装置
CN108987484A (zh) * 2018-07-27 2018-12-11 京东方科技集团股份有限公司 一种薄膜晶体管的制备方法和薄膜晶体管
CN109148598B (zh) * 2018-08-20 2022-04-26 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法
WO2020056843A1 (zh) * 2018-09-17 2020-03-26 重庆惠科金渝光电科技有限公司 阵列基板、显示面板及显示设备
US10658392B1 (en) * 2018-11-15 2020-05-19 Mikro Mesa Technology Co., Ltd. Micro light-emitting diode display device and micro light-emitting diode driving circuit thereof
GB2582245B (en) 2018-12-14 2021-05-19 Plessey Semiconductors Ltd Active matrix LED array precursor
CN110620154A (zh) * 2019-08-22 2019-12-27 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板及装置
JP2021044486A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN111474790A (zh) * 2020-05-14 2020-07-31 深圳市华星光电半导体显示技术有限公司 阵列基板和液晶显示面板
US11145710B1 (en) * 2020-06-26 2021-10-12 Micron Technology, Inc. Electrode/dielectric barrier material formation and structures
KR20220011092A (ko) * 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064195A (ja) * 2000-08-22 2002-02-28 Casio Comput Co Ltd 光電変換素子及びフォトセンサアレイ
JP2008205333A (ja) * 2007-02-22 2008-09-04 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ及びその製造方法
JP2008270759A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
JP2011103453A (ja) * 2009-10-16 2011-05-26 Semiconductor Energy Lab Co Ltd 論理回路及び半導体装置
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011160937A1 (en) * 2010-06-21 2011-12-29 Imec Method of manufacturing thin film transistors and transistor circuits

Family Cites Families (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH08160469A (ja) 1994-08-31 1996-06-21 Semiconductor Energy Lab Co Ltd 液晶表示装置
US5847413A (en) * 1994-08-31 1998-12-08 Semiconductor Energy Laboratory Co., Ltd. Differential amplifier circuit and analog buffer
JPH08148688A (ja) * 1994-11-22 1996-06-07 Fuji Xerox Co Ltd 薄膜半導体装置とその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH0936340A (ja) * 1995-07-17 1997-02-07 Fuji Xerox Co Ltd 薄膜半導体装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002151700A (ja) * 2000-11-15 2002-05-24 Fujitsu Ltd 薄膜トランジスタ
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4059095B2 (ja) * 2003-02-07 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、電気光学装置、電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP4887646B2 (ja) * 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5116251B2 (ja) * 2005-05-20 2013-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7537976B2 (en) 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR101189279B1 (ko) * 2006-01-26 2012-10-09 삼성디스플레이 주식회사 표시장치와 이의 제조방법
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010225622A (ja) * 2009-03-19 2010-10-07 Fuji Electric Holdings Co Ltd 有機薄膜トランジスタ
KR101820972B1 (ko) * 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101865546B1 (ko) * 2009-10-16 2018-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR101751560B1 (ko) * 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) * 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
KR101829176B1 (ko) 2009-11-20 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
CN105655340B (zh) * 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
KR101829309B1 (ko) * 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120121931A (ko) * 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145738A1 (en) * 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
JP6147992B2 (ja) 2011-11-30 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
EP2786404A4 (en) 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
KR102101167B1 (ko) 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9362417B2 (en) 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
JP6110693B2 (ja) 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064195A (ja) * 2000-08-22 2002-02-28 Casio Comput Co Ltd 光電変換素子及びフォトセンサアレイ
JP2008205333A (ja) * 2007-02-22 2008-09-04 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ及びその製造方法
JP2008270759A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
JP2011103453A (ja) * 2009-10-16 2011-05-26 Semiconductor Energy Lab Co Ltd 論理回路及び半導体装置
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011160937A1 (en) * 2010-06-21 2011-12-29 Imec Method of manufacturing thin film transistors and transistor circuits

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