CN108987484A - 一种薄膜晶体管的制备方法和薄膜晶体管 - Google Patents

一种薄膜晶体管的制备方法和薄膜晶体管 Download PDF

Info

Publication number
CN108987484A
CN108987484A CN201810847931.3A CN201810847931A CN108987484A CN 108987484 A CN108987484 A CN 108987484A CN 201810847931 A CN201810847931 A CN 201810847931A CN 108987484 A CN108987484 A CN 108987484A
Authority
CN
China
Prior art keywords
pole
substrate
layer
tft
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810847931.3A
Other languages
English (en)
Inventor
周宏儒
王恺
高坤坤
董晓楠
王兆君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201810847931.3A priority Critical patent/CN108987484A/zh
Publication of CN108987484A publication Critical patent/CN108987484A/zh
Priority to US16/502,619 priority patent/US11081587B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供了一种薄膜晶体管的制备方法和薄膜晶体管，涉及TFT‑LCD技术领域。其中，薄膜晶体管包括衬底；同层设置在衬底上的栅极和第一极；形成在第一极上的有源层，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影；第一绝缘层；形成在第一绝缘层上的第二极，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。本发明中，第一极和第二极位于不同层，有源层位于第一极和第二极之间，相应的，薄膜晶体管的沟道长度为第一极第二极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，因此，能够减小沟道长度，从而降低载流子传输过程中的阻抗，提高薄膜晶体管的驱动能力。

Description

一种薄膜晶体管的制备方法和薄膜晶体管
技术领域
本发明涉及TFT-LCD技术领域，特别是涉及一种薄膜晶体管的制备方法和薄膜晶体管。
背景技术
显示装置中的阵列基板包括多个像素区，每个像素区均设置有用于控制像素显示的TFT(Thin Film Transistor，薄膜晶体管)。
在现有的TFT中，漏极和源极同层设置，TFT的沟道长度为源漏极之间的距离，然而，由于TFT曝光设备精度普遍较低，因而源漏极之间的距离很难减小，从而使得TFT的沟道长度无法进一步减小，相应地，沟道的有源层阻抗较大，不利于载流子的传输，因此，现有的TFT驱动能力较差。
发明内容
本发明提供一种薄膜晶体管的制备方法和薄膜晶体管，以解决现有的TFT驱动能力较差的问题。
为了解决上述问题，本发明公开了一种薄膜晶体管，包括：
衬底；
栅极和第一极，所述栅极和所述第一极同层设置在所述衬底上；
有源层，所述有源层形成在所述第一极上，所述有源层在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影；
第一绝缘层，所述第一绝缘层覆盖所述栅极、所述第一极、所述有源层、所述衬底在所述栅极与所述有源层之间露出的部分，以及所述衬底在所述栅极和所述第一极之间露出的部分；
第二极，所述第二极形成在所述第一绝缘层上，所述第二极在所述衬底上的正投影至少部分覆盖所述有源层在所述衬底上的正投影，且所述第二极通过所述第一绝缘层上的过孔与所述有源层连接。
可选地，所述第一极在层叠方向上的厚度值小于所述栅极的在所述层叠方向上厚度值，且所述栅极与所述第一极之间的厚度差值小于预设差值。
可选地，所述栅极包括层叠设置的第一金属膜层和第二金属膜层，所述第一金属膜层靠近所述衬底设置，所述第一极包括所述第一金属膜层。
可选地，所述第二极在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影。
可选地，所述栅极为环形结构，所述第一极至少部分位于所述环形结构围成的区域内。
可选地，所述环形结构具有开口，所述第一极包括第一部分和第二部分，所述第一部分位于所述环形结构围成的区域内，所述第二部分与所述第一部分连接并通过所述开口延伸出所述环形结构；所述有源层在所述衬底上的正投影覆盖所述第一极的第一部分在所述衬底上的正投影。
可选地，所述第一极为漏极，所述第二极为源极，所述薄膜晶体管上还设置有：
第二绝缘层，所述第二绝缘层覆盖在所述第一绝缘层及所述第二极上，且所述第二绝缘层在所述衬底上的正投影覆盖所述第一极的第二部分在所述衬底上的正投影；
像素电极层，所述像素电极层覆盖在所述第二绝缘层上，所述像素电极层通过过孔与所述第一极的第二部分连接。
可选地，所述第一极为源极，所述第二极为漏极，所述薄膜晶体管还包括：
为了解决上述问题，本发明还公开了一种显示面板，包括上述任一种薄膜晶体管；所述第一极为源极，所述第二极为漏极时，所述显示面板还包括：
源极连接层，同列薄膜晶体管的源极通过所述源极连接层连接，所述源极连接层与薄膜晶体管的漏极或像素电极层同层设置。
为了解决上述问题，本发明还公开了一种薄膜晶体管的制备方法，该方法包括：
提供衬底；
在所述衬底上通过构图工艺同层形成栅极和第一极；
在所述第一极上形成有源层，所述有源层在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影；
形成第一绝缘层，所述第一绝缘层覆盖所述栅极、所述第一极、所述有源层、所述衬底在所述栅极与所述有源层之间露出的部分，以及所述衬底在所述栅极和所述第一极之间露出的部分；
在所述第一绝缘层上形成第二极，所述第二极在所述衬底上的正投影至少部分覆盖所述有源层在所述衬底上的正投影，且所述第二极通过所述第一绝缘层上的过孔与所述有源层连接。
可选地，所述在所述衬底上通过构图工艺同层形成栅极和第一极，包括：
在所述衬底上依次形成第一金属膜层和第二金属膜层；
通过针对所述第一金属膜层和所述第二金属膜层的第一刻蚀液对所述金属层进行刻蚀，形成栅极和第一极图案；
通过针对所述第二金属膜层的第二刻蚀液对所述第一极图案进行刻蚀，形成第一极。
与现有技术相比，本发明包括以下优点：
在本发明实施例中，薄膜晶体管可以包括衬底、同层设置在衬底上的栅极和第一极、形成在第一极上的有源层、第一绝缘层、形成在第一绝缘层上的第二极，其中，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影，第一绝缘层覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。在本发明实施例中，第一极和第二极可以位于不同层，有源层可以位于第一极和第二极之间，相应的，该薄膜晶体管的沟道长度为第一极和第二极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，因此，能够减小薄膜晶体管的沟道长度，从而降低载流子传输过程中的阻抗，提高薄膜晶体管的驱动能力。
附图说明
图1示出了本发明实施例一的一种在衬底上同层设置栅极和漏极后的薄膜晶体管的俯视图；
图2示出了本发明实施例一的一种在衬底上同层设置栅极和漏极后的薄膜晶体管的截面图；
图3示出了本发明实施例一的一种在漏极上形成有源层后的薄膜晶体管的俯视图；
图4示出了本发明实施例一的一种在漏极上形成有源层后的薄膜晶体管的截面图；
图5示出了本发明实施例一的一种形成第一绝缘层后的薄膜晶体管的截面图；
图6示出了本发明实施例一的一种在第一绝缘层上形成源极后的薄膜晶体管的俯视图；
图7示出了本发明实施例一的一种在第一绝缘层上形成源极后的薄膜晶体管的截面图；
图8示出了本发明实施例一的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的俯视图；
图9示出了本发明实施例一的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的截面图；
图10示出了本发明实施例一的一种多个薄膜晶体管与栅线、数据线的连接示意图；
图11示出了本发明实施例二的一种在衬底上同层设置栅极和源极后的薄膜晶体管的俯视图；
图12示出了本发明实施例二的一种在源极上形成有源层后的薄膜晶体管的俯视图；
图13示出了本发明实施例二的一种在第一绝缘层上形成漏极后的薄膜晶体管的俯视图；
图14示出了本发明实施例二的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的截面图；
图15示出了本发明实施例二的一种多个薄膜晶体管与栅线、数据线的连接示意图；
图16示出了本发明实施例三的一种薄膜晶体管的制备方法的流程图。
附图标记说明：
10-衬底，20-栅极，30-漏极，40-有源层，50-第一绝缘层，60-源极，70-第二绝缘层，80-像素电极层，01-第一过孔，02-第二过孔，03-第三过孔，04-第四过孔，90-源极连接层，100-栅线。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
本发明实施例一提供了一种薄膜晶体管，该薄膜晶体管可以包括衬底、栅极、第一极、有源层、第一绝缘层和第二极。其中，第一极可以为漏极或源极，第一极为漏极时，第二极可以为源极，第一极为源极时，第二极可以为漏极。栅极和第一极可以同层设置在衬底上。有源层可以形成在第一极上，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影。第一绝缘层可以覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分。再者，第二极可以形成在第一绝缘层上，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极可以通过第一绝缘层上的过孔与有源层连接。
本发明实施例一具体可以提供一第一极为漏极，第二极为源极的薄膜晶体管。图1示出了本发明实施例一的一种在衬底上同层设置栅极和漏极后的薄膜晶体管的俯视图，参照图1，栅极20和漏极30可以同层设置在衬底10上，其中，栅极20可以为环形结构，漏极30至少部分位于环形结构围成的区域内。
具体地，环形结构可以具有开口，漏极30可以包括第一部分和第二部分，其中，第一部分可以位于环形结构围成的区域内，参照图1，第一部分可以为图1漏极中截面为圆形的部分，在实际应用中，第一部分的截面还可以为椭圆形。第二部分可以与第一部分连接并通过环形结构的开口延伸出环形结构，参照图1，第二部分可以为图1中与第一部分连接的突出部分，漏极30的第二部分可以延伸至像素的显示区域，后续用于与像素电极层连接。环形结构的外径形状具体可以为方形，内径形状具体可以为圆形，如图1所示，而在实际应用中，环形结构外径形状和内径形状也可以是其他形状，例如漏极30的第一部分为椭圆形时，环形结构的内径形状也可以对应调整为椭圆形，本发明实施例对于环形结构围成的区域形状和漏极第一部分的截面形状不作具体限定。
图2示出了本发明实施例一的一种在衬底上同层设置栅极和漏极后的薄膜晶体管的截面图，该截面图是沿图1中的AA’截面截取得到。参照图2，在实际制作中，漏极30在层叠方向上的厚度值可以小于栅极20的在层叠方向上厚度值，且栅极20与漏极30之间的厚度差值可以小于预设差值，也即是栅极20和漏极30可以在层叠方向上形成一定的厚度差，该预设差值可以为单层金属膜层的厚度值。由于后续需要在漏极30上形成有源层等其他膜层，且在有源层厚度确定的情况下，漏极后续膜层的厚度会相应增加，从而阵列基板制成后，漏极处的厚度将比栅极处的厚度大，而漏极的厚度小于栅极的厚度，可以形成阶梯状的栅极和漏极，从而能够减小漏极与栅极之间的厚度段差，从而可以提高阵列基板膜面厚度的均一性，进一步避免面板在显示时出现rubbing mura的不良问题。
在实际应用中，栅极20可以包括层叠设置的第一金属膜层和第二金属膜层，其中，第一金属膜层靠近衬底10设置，漏极可以包括第一金属膜层，也即是栅极20和漏极30之间的厚度差可以通过不同层数的金属膜层实现，栅极20和漏极30之间的厚度差值即为第二金属膜层的厚度值。第一金属膜层在实际应用中可以为铝金属膜层，第二金属膜层在实际应用中可以为铜金属膜层。
栅极和漏极为金属膜层，从而后续形成的有源层可以以金属膜层为基底，金属膜层的均一性较好，有利于优化后续有源层的晶粒大小，避免缺陷态的产生，从而能够提高有源层的膜质。
图3示出了本发明实施例一的一种在漏极上形成有源层后的薄膜晶体管的俯视图。图4示出了本发明实施例一的一种在漏极上形成有源层后的薄膜晶体管的截面图，该截面图是沿图3中的AA’截面截取得到。参照图3，有源层40在衬底10上的正投影覆盖漏极30的第一部分在衬底10上的正投影。具体地，有源层40除完全覆盖漏极30的第一部分之外，还可以覆盖衬底10在栅极环形结构与漏极第一部分之间露出的一部分，如图4所示，从而有源层40除覆盖漏极第一部分的圆面之外，还可以覆盖第一部分的侧面，如此，可以增大有源层与漏极的接触面积，从而减小漏极与有源层之间的电势降，有利于载流子在有源层中的传输。
在实际应用中，有源层40的材料可以为非晶硅、多晶硅、金属氧化物等半导体材料，例如铟镓锌氧化物(indium gallium zinc oxide，IGZO)等等，本发明实施例对此不作具体限定。
图5示出了本发明实施例一的一种形成第一绝缘层后的薄膜晶体管的截面图，该截面图同样是沿AA’截面截取得到。参照图5，第一绝缘层50可以覆盖栅极20、漏极30、有源层40，以及衬底10在栅极20与有源层40之间露出的部分，以及衬底10在栅极20与漏极30的第二部分之间露出的部分。由于有源层40还需要与后续形成的源极连接，因此，第一绝缘层50对应有源层40的区域可以设置过孔，也即图5所示的第一过孔01，从而源极可以通过第一绝缘层50上的过孔与有源层40连接。
图6示出了本发明实施例一的一种在第一绝缘层上形成源极后的薄膜晶体管的俯视图。图7示出了本发明实施例一的一种在第一绝缘层上形成源极后的薄膜晶体管的截面图，该截面图是沿图6中的AA’截面截取得到。参照图6，源极60在衬底10上的正投影至少部分覆盖有源层40在衬底10上的正投影，参照图7，源极60可以通过第一绝缘层50上的第一过孔01与有源层40连接。在实际应用中，源极60除覆盖有源层40的一部分之外，还可以延伸至同列的各个薄膜晶体管，也即同列的各个薄膜晶体管可以共用一个源极，从而可以通过一条数据线对同列的各个薄膜晶体管进行列驱动。
在实际应用中，源极60在衬底10上的正投影可以至少部分覆盖漏极30在衬底10上的正投影，也即源极60和漏极30在层叠方向上存在正对面积，从而源极60和漏极30之间的沟道长度，可以为源漏极之间的有源层40在层叠方向上的厚度。当然，在实际应用中，源极60在衬底10上的正投影与漏极30在衬底10上的正投影也可以没有交叠部分，也即源极60和漏极30在层叠方向上可以不存在正对面积，对于源漏极在层叠方向上错开设置的薄膜晶体管，源极60和漏极30之间的沟道长度仅比二者之间存在正对面积时的沟道长度略大，但仍小于现有薄膜晶体管的沟道长度。
需要说明的是，为了方便展示和描述源极60与其他结构之间的位置关系，在图6中并未示出第一绝缘层50，图6所示出的结构并不对本发明构成限定。
形成源极之后，可以获得薄膜晶体管。在传统的薄膜晶体管中，漏极和源极同层设置，且由于曝光设备精度低，源漏极之间的距离通常为3微米左右，难以进一步减小，而在本发明实施例提供的薄膜晶体管中，漏极和源极可以位于不同层，有源层可以位于漏极和源极之间，相应的，该薄膜晶体管的沟道长度为源漏极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，有源层厚度可以控制在1微米以下，因此，在本发明实施例提供的薄膜晶体管中，沟道长度大大减小，从而可以降低载流子传输过程中的阻抗，进而能够提高薄膜晶体管的驱动能力。
另外，栅极为环形结构，漏极的一部分可以位于环形结构围成的区域内，并且有源层可以沿环形结构围成的区域覆盖漏极的侧面，从而有源层与漏极的接触面积增大，进而漏极与有源层之间的电势降减小，有利于载流子在有源层中的传输。进一步地，栅极的环形结构有利于有源层的激发电子在磁场影响下定向驱动，从而可以提高栅极的驱动能力，以及提高有源层的载流子密度。
再者，将有源层夹层于源极和漏极之间，从而可以避免有源层暴露在环境光之下，进而避免有源层受到光致变而导致阈值电压偏移，有源层的稳定性相应提高。
进一步地，该薄膜晶体管上还可以设置有第二绝缘层和像素电极层，从而构成像素结构。图8示出了本发明实施例一的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的俯视图。图9示出了本发明实施例一的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的截面图，该截面图是沿图8中的BB’截面截取得到。参照图9，第二绝缘层70可以覆盖在第一绝缘层50及源极60上，且第二绝缘层70在衬底10上的正投影可以覆盖漏极30的第二部分在衬底10上的正投影。参照图8，第二绝缘层70上对应漏极第二部分的位置设置有第二过孔02。形成第二绝缘层70之后，还可以形成像素电极层80，像素电极层80覆盖在第二绝缘层70上，具体地，像素电极层80可以覆盖对应像素显示区域的第二绝缘层70，也即是第二绝缘层70上对应像素显示区域形成有像素电极层80，像素电极层80可以通过过孔与漏极30的第二部分连接，也即像素电极层80可以通过图8中的第二过孔02与漏极30的第二部分连接，如图9所示。
另外，参照图8，栅线100可以与栅极20连接，在显示时，可以向栅线100输入栅极扫描信号Gate，从而控制薄膜晶体管的导通。源极60可以延伸至同列的各个薄膜晶体管，从而可以同时作为显示面板的数据线，在显示时，可以向源极60输入数据信号Data，从而控制像素的显示。具体地，图10示出了本发明实施例一的一种多个薄膜晶体管与栅线、数据线的连接示意图，参照图10，栅线100可以延伸至同行的各个薄膜晶体管，并与同行的各个薄膜晶体管的栅极20连接，从而一条栅线100可以向同行各个薄膜晶体管的栅极同时输入栅极扫描信号Gate，以对整行薄膜晶体管的栅极进行行驱动。另外，参照图10，源极60可以延伸至同列的各个薄膜晶体管，从而作为驱动整列薄膜晶体管的数据线，在显示时，可以向源极60输入数据信号Data，从而对像素进行列驱动，以控制像素的显示。需要说明的是，图10仅示例性地示出了4个薄膜晶体管与栅线、数据线的连接关系。
需要说明的是，为了方便展示和描述像素电极层80与其他结构之间的位置关系，在图8中并未示出第二绝缘层70，图8所示出的结构并不对本发明构成限定。
在本发明实施例中，薄膜晶体管可以包括衬底、同层设置在衬底上的栅极和第一极、形成在第一极上的有源层、第一绝缘层、形成在第一绝缘层上的第二极，其中，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影，第一绝缘层覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。在本发明实施例中，第一极和第二极可以位于不同层，有源层可以位于第一极和第二极之间，相应的，该薄膜晶体管的沟道长度为第一极和第二极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，因此，能够减小薄膜晶体管的沟道长度，从而降低载流子传输过程中的阻抗，提高薄膜晶体管的驱动能力。
实施例二
本发明实施例二提供了一种薄膜晶体管，该薄膜晶体管可以包括衬底、栅极、第一极、有源层、第一绝缘层和第二极。其中，第一极可以为漏极或源极，第一极为漏极时，第二极可以为源极，第一极为源极时，第二极可以为漏极。栅极和第一极可以同层设置在衬底上。有源层可以形成在第一极上，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影。第一绝缘层可以覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分。再者，第二极可以形成在第一绝缘层上，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极可以通过第一绝缘层上的过孔与有源层连接。
与实施例一不同的是，本发明实施例二具体可以提供一第一极为源极，第二极为漏极的薄膜晶体管。图11示出了本发明实施例二的一种在衬底上同层设置栅极和源极后的薄膜晶体管的俯视图，参照图11，栅极20和源极60可以同层设置在衬底10上，其中，栅极20可以为环形结构，源极60至少部分位于环形结构围成的区域内。
图12示出了本发明实施例二的一种在源极上形成有源层后的薄膜晶体管的俯视图。参照图12，与实施例一类似，有源层40在衬底10上的正投影覆盖源极60的第一部分在衬底10上的正投影。另外，有源层40除完全覆盖源极60的第一部分之外，还可以覆盖衬底10在栅极环形结构与源极第一部分之间露出的一部分，从而有源层40除覆盖源极第一部分的圆面之外，还可以覆盖第一部分的侧面，如此，可以增大有源层与源极的接触面积，从而减小源极与有源层之间的电势降，有利于载流子在有源层中的传输。
形成有源层之后，可以形成第一绝缘层50，第一绝缘层50可以覆盖栅极20、源极60、有源层40、衬底10在栅极20与有源层40之间露出的部分，以及衬底10在栅极20和源极40之间露出的部分。由于有源层40还需要与后续形成的漏极连接，因此，第一绝缘层50对应有源层40的区域可以设置过孔，从而漏极可以通过第一绝缘层50上的过孔与有源层40连接。
图13示出了本发明实施例二的一种在第一绝缘层上形成漏极后的薄膜晶体管的俯视图。参照图13，漏极30在衬底10上的正投影至少部分覆盖有源层40在衬底10上的正投影，漏极30可以通过第一绝缘层50上的第三过孔03与有源层40连接。
在实际应用中，漏极30在衬底10上的正投影可以至少部分覆盖源极60在衬底10上的正投影，也即源极60和漏极30在层叠方向上存在正对面积，从而源极60和漏极30之间的沟道长度，可以为源漏极之间的有源层40在层叠方向上的厚度。当然，在实际应用中，漏极30在衬底10上的正投影与源极60在衬底10上的正投影也可以没有交叠部分，也即源极60和漏极30在层叠方向上可以不存在正对面积，对于源漏极在层叠方向上错开设置的薄膜晶体管，源极60和漏极30之间的沟道长度仅比二者之间存在正对面积时的沟道长度略大，但仍小于现有薄膜晶体管的沟道长度。
需要说明的是，为了方便展示和描述漏极30与其他结构之间的位置关系，在图13中并未示出第一绝缘层50，图13所示出的结构并不对本发明构成限定。
图14示出了本发明实施例二的一种在薄膜晶体管上形成第二绝缘层和像素电极层后的像素结构的截面图，参照图14，第二绝缘层上对应漏极第二部分的位置设置有第三过孔03。形成第二绝缘层之后，还可以形成像素电极层80，像素电极层80覆盖在第二绝缘层上，具体地，像素电极层80可以覆盖对应像素显示区域的第二绝缘层，也即是第二绝缘层上对应像素显示区域形成有像素电极层80，像素电极层80可以通过第三过孔03过孔与漏极30的第二部分连接。
进一步地，在第一极为源极，第二极为漏极的情况下，源极与栅极同层形成，而面板中整列的各个薄膜晶体管的源极需要依次连接，以进行像素的列驱动。图15示出了本发明实施例二的一种多个薄膜晶体管与栅线、数据线的连接示意图，参照图15，包括上述薄膜晶体管的显示面板还可以包括源极连接层90，同列薄膜晶体管的源极可以通过源极连接层90连接，在实际制备过程中，源极连接层90可以与薄膜晶体管的漏极或像素电极层同层设置，且源极连接层90在衬底10上的正投影部分覆盖同列薄膜晶体管的源极的第二部分，也即是同列薄膜晶体管的源极第二部分可以通过源极连接层90连接。
参照图15，栅线100可以与栅极20连接，在显示时，可以向栅线100输入栅极扫描信号Gate，从而控制薄膜晶体管的导通。源极连接层90可以作为数据线，在显示时，可以向源极连接层90输入数据信号Data，从而薄膜晶体管可以通过与源极连接层90连接的源极，控制像素的显示。具体地，栅线100可以延伸至同行的各个薄膜晶体管，并与同行的各个薄膜晶体管的栅极20连接，从而一条栅线100可以向同行各个薄膜晶体管的栅极同时输入栅极扫描信号Gate，以对整行薄膜晶体管的栅极进行行驱动。另外，参照图15，源极源极连接层90可以延伸至同列的各个薄膜晶体管，从而作为驱动整列薄膜晶体管的数据线，在显示时，可以向源极连接层90输入数据信号Data，从而对像素进行列驱动，以控制像素的显示。需要说明的是，图15仅示例性地示出了4个薄膜晶体管与栅线、数据线的连接关系。
在实际应用中，源极连接层90的材料可以为金属材料或ITO(Indium Tin Oxide，氧化铟锡)材料，其中，金属材料的导电性优于ITO材料，因此可以优选金属材料。
在传统的薄膜晶体管中，漏极和源极同层设置，且由于曝光设备精度低，源漏极之间的距离通常为3微米左右，难以进一步减小，而在本发明实施例提供的薄膜晶体管中，漏极和源极可以位于不同层，有源层可以位于漏极和源极之间，相应的，该薄膜晶体管的沟道长度为源漏极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，有源层厚度可以控制在1微米以下，因此，在本发明实施例提供的薄膜晶体管中，沟道长度大大减小，从而可以降低载流子传输过程中的阻抗，进而能够提高薄膜晶体管的驱动能力。
另外，栅极为环形结构，源极的一部分可以位于环形结构围成的区域内，并且有源层可以沿环形结构围成的区域覆盖源极的侧面，从而有源层与源极的接触面积增大，进而源极与有源层之间的电势降减小，有利于载流子在有源层中的传输。进一步地，栅极的环形结构有利于有源层的激发电子在磁场影响下定向驱动，从而可以提高栅极的驱动能力，以及提高有源层的载流子密度。
再者，将有源层夹层于源极和漏极之间，从而可以避免有源层暴露在环境光之下，进而避免有源层受到光致变而导致阈值电压偏移，有源层的稳定性相应提高。
进一步地，该薄膜晶体管上还可以设置有第二绝缘层和像素电极层，从而构成像素结构。第二绝缘层可以覆盖在第一绝缘层及漏极上，且第二绝缘层在衬底上的正投影可以部分覆盖漏极在衬底上的正投影。参照图14，第二绝缘层上对应漏极的位置设置有第三过孔03。形成第二绝缘层70之后，还可以形成像素电极层80，像素电极层80覆盖在第二绝缘层70上，具体地，像素电极层80可以覆盖对应像素显示区域的第二绝缘层70，也即是第二绝缘层70上对应像素显示区域形成有像素电极层80，像素电极层80可以通过第三过孔03与漏极30连接。
需要说明的是，为了方便展示和描述像素电极层80与其他结构之间的位置关系，在图14中并未示出第二绝缘层70，图14所示出的结构并不对本发明构成限定。
需要说明的是，本发明实施例二重点针对与实施例一的区别进行描述，例如源漏极的位置、在源极与栅极同层设置时需要设置源极连接层、源极和漏极的具体结构等等，实施例二中薄膜晶体管的其他相关结构、材料等等，均与实施例一相同或类似，在此不做赘述。
在本发明实施例中，薄膜晶体管可以包括衬底、同层设置在衬底上的栅极和第一极、形成在第一极上的有源层、第一绝缘层、形成在第一绝缘层上的第二极，其中，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影，第一绝缘层覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。在本发明实施例中，第一极和第二极可以位于不同层，有源层可以位于第一极和第二极之间，相应的，该薄膜晶体管的沟道长度为第一极和第二极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，因此，能够减小薄膜晶体管的沟道长度，从而降低载流子传输过程中的阻抗，提高薄膜晶体管的驱动能力。
实施例三
参照图16，示出了本发明实施例三的一种薄膜晶体管的制备方法的步骤流程图，该方法可以包括以下步骤：
步骤161：提供衬底。
在本发明实施例中，衬底具体可以为一平面玻璃基板。
步骤162：在衬底上通过构图工艺同层形成栅极和第一极。
在本发明实施例中，栅极可以为铝、铝铜合金等导电性能较好的金属电极，其在薄膜晶体管的作用是作为扫描线，实现薄膜晶体管的导通与关断。第一极可以为源极或漏极，实际应用中，第一极可以为金属电极。
首先可以在衬底上形成至少一层金属薄膜，然后可以在衬底上通过构图工艺同层形成金属的栅极和第一极，其中，形成金属薄膜通常有沉积、涂覆、溅射等多种方式，构图工艺通常可以包括光刻胶涂敷、曝光、显影、刻蚀、光刻胶剥离等工艺。
具体地，步骤162可以通过下述子步骤实现，包括：
子步骤1621：在衬底上形成金属层；
在此步骤中，可以在衬底上依次形成第一金属膜层和第二金属膜层，其中，第一金属膜层靠近所述衬底设置。在实际应用中，第一金属膜层可以为铝金属膜层，第二金属膜层可以为铜金属膜层。
子步骤1622：通过半掩模工艺对金属层进行图案化处理，形成栅极和第一极，其中，第一极的在层叠方向上厚度值小于栅极在层叠方向上的厚度值，且栅极和第一极之间的厚度差值小于预设差值。
在此步骤中，首先可以通过针对第一金属膜层和第二金属膜层的第一刻蚀液对金属层进行刻蚀，形成栅极和第一极图案，也即是可以通过第一刻蚀液，将不需要形成图案的区域的金属层刻蚀掉，从而形成栅极和第一极图案。其中，第一刻蚀液既可以刻蚀掉第一金属膜层，同时也能够刻蚀掉第二金属膜层，因此通过第一刻蚀液进行刻蚀之后，不需要形成图案的区域上的两层金属膜层均可以被刻蚀掉。然后可以通过针对第二金属膜层的第二刻蚀液对第一极图案进行刻蚀，形成第一极。由于第二刻蚀液仅能够刻蚀掉第二金属膜层，而无法刻蚀掉第一金属膜层，因此，在通过第二刻蚀液刻蚀掉第一极图案上的第二金属膜层之后，可以得到包括第一金属膜层的第一极。
例如，第一金属膜层为铝金属膜层，第二金属膜层为铜金属膜层，可以首先通过铝铜刻蚀液，例如硫酸，对金属层进行湿法刻蚀，形成包括层叠设置的第一金属膜层和第二金属膜层的栅极，以及包括层叠设置的第一金属膜层和第二金属膜层的第一极图案，然后通过铜刻蚀液对金属层进行湿法刻蚀，可以形成只包括第一金属膜层的第一极，从而栅极和第一极之间可以形成一层金属膜层的厚度差，从而在形成后续膜层后，能够减小栅极位置与第一极位置的厚度段差，进而提高阵列基板膜面厚度的均一性，避免面板在显示时出现rubbing mura的不良问题。
另外，在步骤162中，可以在衬底上通过构图工艺形成栅极的环形结构，以及至少部分位于环形结构围成的区域内的第一极。具体地，可以在衬底上通过构图工艺形成栅极的具有开口的环形结构，以及包括第一部分和第二部分的第一极，其中，第一部分可以位于环形结构围成的区域内，第二部分可以与第一部分连接并通过开口延伸出环形结构。当第一极为漏极时，第一极的第二部分后续可用于与像素电极层连接，当第一极为源极时，第一极的第二部分后续可用于与同列相邻的薄膜晶体管的源极连接。
步骤163：在第一极上形成有源层，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影。
在本发明实施例中，可以通过沉积、涂覆、溅射等多种方式在第一极上形成有源层，其中，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影，更具体地，有源层在衬底上的正投影可以覆盖第一极的第一部分在衬底上的正投影。在实际应用中，该有源层是一种半导体材料，当栅极控制高电平时，可以使有源层导通，当栅极控制低电平时，有源层不导通，从而实现薄膜晶体管的导通与关断。
步骤164：形成第一绝缘层，第一绝缘层覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分。
在本发明实施例中，可以形成覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分，该第一绝缘层通常可以为一层SiNx膜层。形成第一绝缘层之后，还可以在第一绝缘层对应有源层的位置形成过孔，从而有源层可以通过该过孔与后续形成的第二极连接。
步骤165：在第一绝缘层上形成第二极，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。
在本发明实施例中，第一极为漏极时，第二极可以为源极，第一极为源极时，第二极可以为漏极。实际应用中，第二极可以为金属电极。其中，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，从而有源层可以夹层于第一极和第二极之间。
进一步地，在本发明实施例中，在形成第二极从而得到薄膜晶体管之后，还可以在薄膜晶体管上设置第二绝缘层和像素电极层，从而构成像素结构。具体地，在形成第二极之后，可以形成第二绝缘层，第二绝缘层覆盖在第一绝缘层及第二极上。当第一极为漏极，第二极为源极时，第二绝缘层在衬底上的正投影可以覆盖第一极的第二部分在衬底上的正投影。由于后续形成的像素电极层需要与第二绝缘层之下的漏极连接，因此，第一极为漏极时，可以在第二绝缘层对应第一极第二部分的位置形成过孔，从而后续的像素电极可以通过过孔与第一极连接，也即与漏极连接。当第一极为源极，第二极为漏极时，可以在第二绝缘层对应第二极的位置形成过孔，从而后续的像素电极可以通过过孔与第二极连接，也即与漏极连接。
在形成第二绝缘层之后，还可以在第二绝缘层上形成像素电极层。第一极为漏极时，该像素电极层可以通过过孔与第一极的第二部分连接。第二极为漏极时，该像素电极层可以通过过孔与第二极连接。
更进一步地，在第一极为源极，第二极为漏极的情况下，源极与漏极同层形成，而面板中整列的各个薄膜晶体管的源极需要依次连接，以进行列驱动，因此，第一极为源极，第二极为漏极时，还需要在薄膜晶体管上形成源极连接层，用于将位于同列薄膜晶体管的源极进行连接。其中，源极连接层在衬底上的正投影部分覆盖同列薄膜晶体管的源极的第二部分。
具体地，源极连接层可以与薄膜晶体管的第二极同层设置，且源极连接层的材料可以与第二极的材料相同，例如金属材料。当然，在实际应用中，源极连接层也可以与像素电极层同层设置，且源极连接层的材料可以与像素电极层的材料相同，例如ITO材料。
与上述两种设置方式相对应，在第一绝缘层上形成第二极的步骤具体可以包括：在第一绝缘层上同层形成第二极和源极连接层，同列薄膜晶体管的源极通过源极连接层连接。或者，在第一绝缘层上形成第二极的步骤之后，可以形成第二绝缘层，在形成第二绝缘层之后，可以进行下述步骤，包括：同层形成像素电极层和源极连接层，同列薄膜晶体管的源极通过源极连接层连接。
在传统的薄膜晶体管中，漏极和源极同层形成，且由于曝光设备精度低，源漏极之间的距离通常为3微米左右，难以进一步减小，而在本发明实施例提供的薄膜晶体管的制备方法中，漏极和源极可以在不同层形成，有源层可以形成于源漏极之间，相应的，该薄膜晶体管的沟道长度为源漏极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，有源层厚度可以控制在1微米以下，因此，通过本发明实施例制备的薄膜晶体管，其沟道长度大大减小，从而可以降低载流子传输过程中的阻抗，进而能够提高薄膜晶体管的驱动能力。
另外，栅极为环形结构，漏极的一部分可以位于环形结构围成的区域内，并且有源层可以沿环形结构围成的区域覆盖漏极的侧面，从而有源层与漏极的接触面积增大，进而漏极与有源层之间的电势降减小，有利于载流子在有源层中的传输。进一步地，栅极的环形结构有利于有源层的激发电子在磁场影响下定向驱动，从而可以提高栅极的驱动能力，以及提高有源层的载流子密度。
再者，将有源层夹层于源极和漏极之间，从而可以避免有源层暴露在环境光之下，进而避免有源层受到光致变而导致阈值电压偏移，有源层的稳定性相应提高。
在本发明实施例中，可以提供衬底，然后在衬底上通过构图工艺同层形成栅极和第一极，之后在第一极上形成有源层，有源层在衬底上的正投影至少部分覆盖第一极在衬底上的正投影，然后形成第一绝缘层，第一绝缘层覆盖栅极、第一极、有源层、衬底在栅极与有源层之间露出的部分，以及衬底在栅极和第一极之间露出的部分，进而在第一绝缘层上形成第二极，第二极在衬底上的正投影至少部分覆盖有源层在衬底上的正投影，且第二极通过第一绝缘层上的过孔与有源层连接。在本发明实施例中，第一极和第二极可以在不同层形成，有源层可以形成于第一极和第二极之间，相应的，该薄膜晶体管的沟道长度为第一极和第二极之间的有源层厚度，而有源层的厚度在工艺上的控制精度较高，因此，能够减小薄膜晶体管的沟道长度，从而降低载流子传输过程中的阻抗，提高薄膜晶体管的驱动能力。
本发明实施例还公开了一种一种显示面板，包括上述任一种薄膜晶体管。
本发明实施例还公开了一种显示装置，包括上述显示面板。
对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种薄膜晶体管的制备方法和薄膜晶体管，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种薄膜晶体管，其特征在于，包括：
衬底；
栅极和第一极，所述栅极和所述第一极同层设置在所述衬底上；
有源层，所述有源层形成在所述第一极上，所述有源层在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影；
第一绝缘层，所述第一绝缘层覆盖所述栅极、所述第一极、所述有源层、所述衬底在所述栅极与所述有源层之间露出的部分，以及所述衬底在所述栅极与所述第一极之间露出的部分；
第二极，所述第二极形成在所述第一绝缘层上，所述第二极在所述衬底上的正投影至少部分覆盖所述有源层在所述衬底上的正投影，且所述第二极通过所述第一绝缘层上的过孔与所述有源层连接。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一极在层叠方向上的厚度值小于所述栅极在所述层叠方向上的厚度值，且所述栅极与所述第一极之间的厚度差值小于预设差值。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅极包括层叠设置的第一金属膜层和第二金属膜层，所述第一金属膜层靠近所述衬底设置，所述第一极包括所述第一金属膜层。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二极在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影。
5.根据权利要求1至4任一项所述的薄膜晶体管，其特征在于，所述栅极为环形结构，所述第一极至少部分位于所述环形结构围成的区域内。
6.根据权利要求5所述的薄膜晶体管，其特征在于，所述环形结构具有开口，所述第一极包括第一部分和第二部分，所述第一部分位于所述环形结构围成的区域内，所述第二部分与所述第一部分连接并通过所述开口延伸出所述环形结构；所述有源层在所述衬底上的正投影覆盖所述第一极的第一部分在所述衬底上的正投影。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述第一极为漏极，所述第二极为源极，所述薄膜晶体管上还设置有：
第二绝缘层，所述第二绝缘层覆盖在所述第一绝缘层及所述第二极上，且所述第二绝缘层在所述衬底上的正投影覆盖所述第一极的第二部分在所述衬底上的正投影；
像素电极层，所述像素电极层覆盖在所述第二绝缘层上，所述像素电极层通过过孔与所述第一极的第二部分连接。
8.一种显示面板，其特征在于，包括如权利要求1至6任一项所述的薄膜晶体管；所述第一极为源极，所述第二极为漏极时，所述显示面板还包括：
源极连接层，同列薄膜晶体管的源极通过所述源极连接层连接，所述源极连接层与薄膜晶体管的漏极或像素电极层同层设置。
9.一种薄膜晶体管的制备方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上通过构图工艺同层形成栅极和第一极；
在所述第一极上形成有源层，所述有源层在所述衬底上的正投影至少部分覆盖所述第一极在所述衬底上的正投影；
形成第一绝缘层，所述第一绝缘层覆盖所述栅极、所述第一极、所述有源层、所述衬底在所述栅极与所述有源层之间露出的部分，以及所述衬底在所述栅极和所述第一极之间露出的部分；
在所述第一绝缘层上形成第二极，所述第二极在所述衬底上的正投影至少部分覆盖所述有源层在所述衬底上的正投影，且所述第二极通过所述第一绝缘层上的过孔与所述有源层连接。
10.根据权利要求9所述的方法，其特征在于，所述在所述衬底上通过构图工艺同层形成栅极和第一极，包括：
在所述衬底上依次形成第一金属膜层和第二金属膜层；
通过针对所述第一金属膜层和所述第二金属膜层的第一刻蚀液对所述金属层进行刻蚀，形成栅极和第一极图案；
通过针对所述第二金属膜层的第二刻蚀液对所述第一极图案进行刻蚀，形成第一极。
CN201810847931.3A 2018-07-27 2018-07-27 一种薄膜晶体管的制备方法和薄膜晶体管 Pending CN108987484A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810847931.3A CN108987484A (zh) 2018-07-27 2018-07-27 一种薄膜晶体管的制备方法和薄膜晶体管
US16/502,619 US11081587B2 (en) 2018-07-27 2019-07-03 Thin film transistor and method for manufacturing the same, display panel and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810847931.3A CN108987484A (zh) 2018-07-27 2018-07-27 一种薄膜晶体管的制备方法和薄膜晶体管

Publications (1)

Publication Number Publication Date
CN108987484A true CN108987484A (zh) 2018-12-11

Family

ID=64552046

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810847931.3A Pending CN108987484A (zh) 2018-07-27 2018-07-27 一种薄膜晶体管的制备方法和薄膜晶体管

Country Status (2)

Country Link
US (1) US11081587B2 (zh)
CN (1) CN108987484A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584641A (zh) * 2020-05-19 2020-08-25 京东方科技集团股份有限公司 一种薄膜晶体管结构及显示器件
CN111584640A (zh) * 2020-05-13 2020-08-25 深圳市华星光电半导体显示技术有限公司 晶体管结构、goa电路及显示面板
CN113325647A (zh) * 2021-06-04 2021-08-31 上海天马微电子有限公司 显示面板和显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620154A (zh) * 2019-08-22 2019-12-27 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板及装置
CN111081160B (zh) * 2019-12-31 2022-01-04 上海天马微电子有限公司 显示面板、显示装置及显示面板的制作方法
CN112071880B (zh) * 2020-09-07 2023-10-17 Tcl华星光电技术有限公司 显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413834A (zh) * 2013-07-25 2013-11-27 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板及显示装置
CN104779272A (zh) * 2015-04-10 2015-07-15 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置
US20160163864A1 (en) * 2014-12-03 2016-06-09 Hon Hai Precision Industry Co., Ltd. Thin film transistor and method of manufacturing same
CN105789120A (zh) * 2016-05-23 2016-07-20 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6347704B2 (ja) * 2013-09-18 2018-06-27 株式会社半導体エネルギー研究所 半導体装置
CN105629591B (zh) * 2016-01-11 2018-10-30 京东方科技集团股份有限公司 一种阵列基板、其制备方法及液晶显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413834A (zh) * 2013-07-25 2013-11-27 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板及显示装置
US20160163864A1 (en) * 2014-12-03 2016-06-09 Hon Hai Precision Industry Co., Ltd. Thin film transistor and method of manufacturing same
CN104779272A (zh) * 2015-04-10 2015-07-15 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置
CN105789120A (zh) * 2016-05-23 2016-07-20 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584640A (zh) * 2020-05-13 2020-08-25 深圳市华星光电半导体显示技术有限公司 晶体管结构、goa电路及显示面板
CN111584641A (zh) * 2020-05-19 2020-08-25 京东方科技集团股份有限公司 一种薄膜晶体管结构及显示器件
CN113325647A (zh) * 2021-06-04 2021-08-31 上海天马微电子有限公司 显示面板和显示装置
CN113325647B (zh) * 2021-06-04 2023-04-25 上海天马微电子有限公司 显示面板和显示装置

Also Published As

Publication number Publication date
US20200035835A1 (en) 2020-01-30
US11081587B2 (en) 2021-08-03

Similar Documents

Publication Publication Date Title
CN108987484A (zh) 一种薄膜晶体管的制备方法和薄膜晶体管
CN110400811A (zh) 阵列基板和显示装置
CN103489826A (zh) 阵列基板、制备方法以及显示装置
WO2020238640A1 (zh) 一种显示基板及其制作方法、显示装置
CN103413812A (zh) 阵列基板及其制备方法、显示装置
CN106847830B (zh) 阵列基板及其制作方法、显示面板
CN106057827A (zh) 一种阵列基板及其制备方法、显示装置
CN103309105B (zh) 阵列基板及其制备方法、显示装置
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
CN105655359A (zh) Tft基板的制作方法
CN104808408B (zh) 一种coa基板、显示装置以及coa基板的制作方法
KR20190131582A (ko) Tft 기판의 제조 방법 및 tft 기판
CN109585367A (zh) 显示装置、显示面板、阵列基板及其制造方法
TWI608610B (zh) 顯示裝置
CN111919302A (zh) 非晶金属薄膜晶体管
WO2015143818A1 (zh) 阵列基板及其制造方法、显示装置
CN101174651A (zh) 像素结构、薄膜晶体管及其制作方法
US10651205B2 (en) Array substrate, display panel and display device
CN106462015B (zh) 液晶显示装置及其制造方法
CN106206428A (zh) 阵列基板及其制作方法、显示面板
CN109828395A (zh) 一种阵列基板及其制造方法
CN111129033B (zh) 阵列基板及其制备方法
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
CN203455564U (zh) 阵列基板及显示装置
CN109192668A (zh) 薄膜晶体管及其制造方法、显示面板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20181211