CN103413812A - 阵列基板及其制备方法、显示装置 - Google Patents

阵列基板及其制备方法、显示装置 Download PDF

Info

Publication number
CN103413812A
CN103413812A CN201310314225XA CN201310314225A CN103413812A CN 103413812 A CN103413812 A CN 103413812A CN 201310314225X A CN201310314225X A CN 201310314225XA CN 201310314225 A CN201310314225 A CN 201310314225A CN 103413812 A CN103413812 A CN 103413812A
Authority
CN
China
Prior art keywords
data wire
grid
layer
array base
transparency conducting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310314225XA
Other languages
English (en)
Other versions
CN103413812B (zh
Inventor
李婧
刘芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing BOE Optoelectronics Technology Co Ltd filed Critical Beijing BOE Optoelectronics Technology Co Ltd
Priority to CN201310314225.XA priority Critical patent/CN103413812B/zh
Priority to US14/388,182 priority patent/US9613986B2/en
Priority to PCT/CN2013/086376 priority patent/WO2015010384A1/zh
Publication of CN103413812A publication Critical patent/CN103413812A/zh
Application granted granted Critical
Publication of CN103413812B publication Critical patent/CN103413812B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明公开了一种阵列基板及其制备方法、显示装置，涉及显示技术领域，减小了薄膜晶体管单元的导电沟道的沟道长度，同时提高了像素的开口率。该阵列基板包括包括：衬底基板及位于所述衬底基板之上的多个薄膜晶体管单元，其中，所述薄膜晶体管单元包括：位于所述衬底基板之上的第一栅极，位于所述第一栅极之上的栅极绝缘层，与所述第一栅极同层设置的源极，位于所述源极之上的有源层，位于有源层之上的漏极，所述第一栅极和所述源极之间设置有栅极绝缘层。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display，简称TFT-LCD）具有体积小、功耗低、无辐射等优点，在平板显示领域中占据了主导地位。
LCD根据电场形式的不同可分为多种类型，其中，高级超维场转换（Advanced super Dimension Switch，简称ADS）模式的TFT-LCD具有宽视角、高开口率、高透过率等优点而被广泛的应用。ADS模式是平面电场宽视角核心技术，其核心技术特性描述为：通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。ADS模式的开关技术可以提高TFT-LCD产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹（push Mura）等优点。针对不同应用，ADS技术的改进技术有高透过率I-ADS技术、高开口率H-ADS和高分辨率S-ADS技术等。
发明人在实现本发明的过程中发现，由于受到工艺因素的制约，现有技术中的ADS型液晶面板的TFT的导电沟道的沟道长度较大，不仅减小了开态电流的大小，还间接制约了像素的开口率的提高，且通常采用经过七次掩膜工艺才能制得，制备的难度和成本较高，且良品率低。
发明内容
本发明所要解决的技术问题在于提供一种阵列基板及其制备方法、显示装置，本发明的阵列基板减小了薄膜晶体管单元的导电沟道的沟道长度，同时提高了像素的开口率，本发明的制备方法能够降低阵列基板的制备工艺的难度，降低制备成本，提高良品率。
为解决上述技术问题，本发明采用如下技术方案：
本发明的第一方面提供了一种阵列基板，包括：衬底基板及位于所述衬底基板之上的多个薄膜晶体管单元，其中，
所述薄膜晶体管单元包括：位于所述衬底基板之上的第一栅极，位于所述第一栅极之上的栅极绝缘层，与所述第一栅极同层设置的源极，位于所述源极之上的有源层，位于有源层之上的漏极，所述第一栅极和所述源极之间设置有所述栅极绝缘层。
所述的阵列基板还包括：位于所述衬底基板之上的纵横交叉的数据线和栅线，其中，所述数据线包括：与所述栅线同层设置的且与所述栅线相绝缘的第一数据线区域，位于所述第一数据线区域上方且连接相邻的所述第一数据线区域的第二数据线区域，所述第二数据线区域与所述栅线在正投影方向上部分重叠；
所述第一数据线区域和所述栅线之上设置有栅极绝缘层，所述栅极绝缘层对应于所述第一数据线区域的部分设置有第一过孔，所述第二数据线区域位于所述栅极绝缘层之上、通过所述第一过孔将相邻的所述第一数据线区域电连接。
所述源极、所述第一栅极、所述栅线、所述数据线的第一数据线区域同层设置，所述漏极与所述第二数据线区域位于同一图层。
所述的阵列基板还包括：所述薄膜晶体管单元上方设置有第一透明导电层，所述第一透明导电层与所述漏极一体成型；
所述漏极和所述第一透明导电层上方设置有钝化层，所述钝化层上方设置有第二透明导电层，所述第一透明导电层至少有部分与第二透明导电层重叠。
所述的阵列基板还包括：位于所述衬底基板之上的多个阵列基板行驱动单元，其中，所述阵列基板行驱动单元包括：位于所述衬底基板之上的第二栅极，位于所述第二栅极之上的导电引线，所述第一栅极和第二栅极同层设置，所述导电引线与所述漏极位于同一图层。
所述钝化层对应于导电引线的部分设置有第二过孔，所述第二透明导电层通过所述第二过孔与导电引线电连接。
所述第一透明导电层为板状或狭缝电极，所述第二透明导电层为狭缝电极。
在本发明的技术方案中，提供了一种阵列基板，该阵列基板包括薄膜晶体管单元。该薄膜晶体管单元的第一栅极工作时，导电沟道的沟道长度即为有源层的厚度，只要通过减小有源层的厚度，就可以减小沟道长度，从而提高开态电流，同时保证像素的高开口率，提高显示装置的显示效果。
本发明的第二方面提供了一种显示装置，包括上述的阵列基板。
本发明的第三方面提供了一种阵列基板的制备方法，包括形成多个薄膜晶体管单元的步骤：
步骤S11、在衬底基板上形成包括第一栅极和源极的图形，所述第一栅极和源极同层形成；
步骤S12、在步骤S11形成的图形之上形成包括栅极绝缘层的图形，在源极之上形成包括有源层的图形，其中，所述栅极绝缘层形成在所述第一栅极上方、第一栅极和源极图形之间；
步骤S13、在步骤S12形成的有源层之上形成包括漏极的图形。
所述的制备方法还包括形成数据线和栅线的步骤：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域的图形；
步骤S12中在栅极绝缘层对应所述第一数据线区域形成第一过孔；
步骤S13中同层形成包括漏极、所述数据线的第二数据线区域的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接。
步骤S13中同层形成包括漏极和第一透明导电层的图形。
所述的制备方法还包括：
步骤S14、在步骤S13的图形之上依次形成包括钝化层的图形和包括第二透明导电层的图形。
所述的制备方法还包括形成多个阵列基板行驱动单元的步骤：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域、第二栅极的图形；
步骤S13中同层形成包括漏极、第一透明导电层、所述数据线的第二数据线区域及导电引线的图形。
所述步骤S14中钝化层对应于导电引线的部分设置有第二过孔，所述第二透明导电层通过所述第二过孔与导电引线电连接。
所述包括多个薄膜晶体管单元、栅线和数据线、多个阵列基板行驱动单元的阵列基板采用五次掩膜工艺完成，具体为：
在衬底基板上依次形成金属薄膜和半导体薄膜，通过第一次掩膜工艺刻蚀形成包括所述薄膜晶体管单元的第一栅极、源极和有源层、栅线、所述数据线的第一数据线区域以及阵列基板行驱动单元的第二栅极的图形；
形成第一绝缘薄膜，通过第二次掩膜工艺刻蚀形成包括栅极绝缘层的图形，所述栅极绝缘层对应所述第一数据线区域形成第一过孔；
形成第一透明导电薄膜，通过第三次掩膜工艺刻蚀形成包括薄膜晶体管单元的漏极和第一透明导电层、所述数据线的第二数据线区域以及阵列基板行驱动单元的导电引线的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接；
形成第二绝缘薄膜，通过第四次掩膜工艺刻蚀形成包括钝化层的图形，所述钝化层对应于所述导电引线的部分设置有第二过孔；
形成第二透明导电薄膜，通过第五次掩膜工艺刻蚀形成包括第二透明导电层的图形，所述第二透明导电层通过所述第二过孔与所述导电引线电连接。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中的阵列基板结构示意图一；
图2为本发明实施例中的阵列基板平面示意图；
图3为本发明实施例中的图2的AA截面示意图；
图4为本发明实施例中的阵列基板结构示意图二；
图5为本发明实施例中的阵列基板的制备方法的流程图一；
图6为本发明实施例中的阵列基板的制备方法的流程图二；
图7a～7b为本发明实施例中的阵列基板结构的制备过程示意图；
图8为本发明实施例中的阵列基板结构示意图三；
图9为本发明实施例中的阵列基板结构示意图四；
图10为本发明实施例中的阵列基板结构示意图五；
图11为本发明实施例中的阵列基板结构示意图六。
附图标记说明：
1—衬底基板；           2—薄膜晶体管单元；     21—第一栅极；
22—栅极绝缘层；        23—源极；              24—有源层；
25—漏极；              3—数据线；             31—第一数据线区域；
32—第二数据线区域；    4—栅线；               5—第一过孔；
6—第一透明导电层；     7—钝化层；             8—第二透明导电层；
9—GOA单元；            91—第二栅极；          92—导电引线；
10—第二过孔；          11—金属薄膜；          12—半导体薄膜；
13—光刻胶。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明实施例提供了一种阵列基板，如图1所示，包括：衬底基板1及位于所述衬底基板1之上的多个薄膜晶体管单元2，多个薄膜晶体管单元2位于阵列基板的显示区域中，其中，
所述薄膜晶体管单元2包括：位于所述衬底基板1之上的第一栅极21，位于所述第一栅极21之上的栅极绝缘层22，与所述第一栅极21同层设置的源极23，位于所述源极23之上的有源层24，位于有源层24之上的漏极25，所述第一栅极21和所述源极23之间设置有所述栅极绝缘层22。
为了保证在行周期内，液晶像素上能即时准确的写入图像信号，像素的薄膜晶体管单元2的开态电流Ion必须足够大，一般大于
Figure BDA00003562316100061
而根据现有技术可知，开态电流Ion∝（W/L），其中，W为TFT的导电沟道的沟道宽度，L为TFT的导电沟道的沟道长度。如果沟道长度L保持不变，随着沟道宽度W增加，开态电流Ion增加而像素的开口率减小；所以在实际应用中，TFT的沟道长度L在保证光刻精度和良率的前提下越短越好，而受到掩膜工艺的限制，有时沟道长度L无法做的足够小，间接制约了像素的开口率的提高。
而在本发明的实施例中，如图1所示，当第一栅极21工作时，沟道长度L就是有源层24的厚度，只要通过减小有源层24的厚度，就可以减小沟道长度L，提高开态电流Ion，同时保证像素的高开口率，提高显示装置的显示效果。
在本发明实施例的技术方案中，提供了一种阵列基板，该阵列基板包括薄膜晶体管单元。该薄膜晶体管单元的第一栅极工作时，导电沟道的沟道长度即为有源层的厚度，只要通过减小有源层的厚度，就可以减小沟道长度，从而提高开态电流，同时保证像素的高开口率，提高显示装置的显示效果。
其中，衬底基板1可以利用玻璃、石英等常见的透明材质制成；第一栅极21或源极23的厚度为100nm至500nm，可利用单层钼、铝，钨、钛、铜等金属或者其合金中的一种制成，也可以由上述等金属的多层组合制成，第一栅极21及源极23也可采用同一种材料制成。
在本发明实施例中，所述有源层24可采用非晶硅、多晶硅或铟镓锌氧化物等常用的半导体材料形成，厚度为100nm至300nm。漏极25可为氧化铟锡或氧化铟锌等常见的透明导电材料，厚度为50nm至500nm。
进一步的，如图2所示，显示区域内还包括位于所述衬底基板之上的纵横交叉的数据线3和栅线4，其中，如图3所示，所述数据线3具体包括：与所述栅线4同层设置的且与所述栅线4相绝缘的第一数据线区域31，位于所述第一数据线区域31上方且连接相邻的所述第一数据线区域31的第二数据线区域32，所述第二数据线区域32与所述栅线4在正投影方向上部分重叠。
所述第一数据线区域31和所述栅线4之上设置有栅极绝缘层22，所述栅极绝缘层22对应于所述第一数据线区域31的部分设置有第一过孔5，所述第二数据线区域32位于所述栅极绝缘层22之上、通过第一过孔5将相邻的所述第一数据线区域电连接。优选地，所述第一过孔5设置为两个，分别设置于相邻的两个第一数据线区域31临近栅线4的部分，且相对于所述栅线4对称设置。
由于栅线4和数据线3之间传输的信号不同，所以，栅线4和数据线3必须绝缘。但是，如图2所示，在显示区域内，栅线4和数据线3之间会有交叉相叠、在正投影方向上重合的部分。在本发明实施例中，源极23和第一栅极21同层设置，在不多增加掩膜板的个数的情况下，栅线4需和第一栅极21同层设置且一体成型，数据线3也必须和源极23同层设置且一体成型。
为了保证栅线和数据线的绝缘，结合图2和图3所示，数据线分为两个区域：第一数据线区域31和第二数据线区域32。第一数据线区域31与栅线4同层设置且相离、绝缘，具体的，每个薄膜晶体管单元2对应一个第一数据线区域31；第二数据线区域32位于栅极绝缘层22上，通过栅极绝缘层22设置的对应第一数据线区域31的第一过孔5，将对应两个相邻的薄膜晶体管单元2的相绝缘的第一数据线区域31电连接起来，实现数据线3对数据信号的正常传输。
具体的，第二数据线区域32可以与漏极25同层设置且位于同一图层，即在通过构图工艺形成漏极25的同时形成第二数据线区域32，相应的，第二数据线区域32可采用氧化铟锡或氧化铟锌等常见的透明导电材料，厚度为50nm至500nm。
则在本发明实施例中，所述源极23、所述第一栅极21、所述栅线4、所述数据线3的第一数据线区域31同层设置，所述漏极25与所述第二数据线区域32位于同一图层。
另外，由图2中也可看出，所述第一栅极21和所述栅线4一体成型，为了提高第一栅极21对有源层24的导电沟道的控制能力，第一栅极21突出于所述栅线4设置。
进一步的，如图1所示，所述薄膜晶体管单元2上方设置有第一透明导电层6，所述第一透明导电层6可与所述漏极25一体成型。
所述漏极25和所述第一透明导电层6上方设置有钝化层7，采用钝化层工艺不仅提高了显示装置的耐严酷环境的能力，而且有助于改善TFT的光电参数性能。在本发明实施例中，所述钝化层7上方设置有第二透明导电层8，所述第一透明导电层6至少有部分与第二透明导电层8重叠。
由于第一透明导电层6与漏极25一体成型，意味着第一透明导电层6与漏极25连接，此时，第一透明导电层6可称为像素电极，相应的，第二透明导电层8可称为公共电极，第一透明导电层6和第二透明导电层8相互配合，产生平行于衬底基板1的电场，共同驱动ADS型液晶面板的液晶的偏转。
在本发明实施例中，第一透明导电层6可以为板状电极或狭缝电极，所述第二透明导电层8为狭缝电极。
其中，第二透明导电层8可为氧化铟锡或氧化铟锌等常见的透明导电材料，厚度为50nm至500nm。
进一步的，在本发明实施例中，漏极25除了氧化铟锡或氧化铟锌等常见的透明导电材料，也可利用单层钼、铝，钨、钛、铜等金属或者其合金中的一种制成，或由上述等金属的多层组合制成，此时，由于金属或其合金不透明，为了防止降低阵列基板的开口率，第一透明导电层6仍然采用氧化铟锡或氧化铟锌等常见的透明导电材料制成。为了提高漏极25与第一透明导电层6的电连接的可靠性，第一透明导电层6可以部分设置于漏极25上，如图4所示。
另外，为了进一步的提高显示装置的显示效果，越来越多的人开始将注意力投向显示装置的窄边框设计，现有技术通常采用将工艺边际量压缩至极限的方法来制备窄边框显示器，其中一项非常重要的技术就是阵列基板行驱动（GateOn Array，简称GOA）技术的量产化的实现。利用GOA技术将栅极开关电路集成在显示装置的显示面板的阵列基板上以实现对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，可以从材料成本和制备工艺两方面降低产品成本，而且显示装置可以实现两边对称和窄边框的美观设计。
因此，在本发明实施例中，如图1或图4所示，阵列基板还可包括：位于所述衬底基板1之上的多个GOA单元9，GOA单元9位于阵列基板中的GOA区域，其中，所述GOA单元9包括：位于所述衬底基板1之上的第二栅极91，位于所述第二栅极91之上的导电引线92。
进一步的，在本发明实施例中，薄膜晶体管单元2的所述第一栅极21和源极23以及GOA单元9的第二栅极91同层设置，所述导电引线92与所述漏极25位于同一图层。
需要说明的是，在GOA区域的第二透明导电层8用于连接栅极驱动电路，接收来自栅极驱动电路的电信号，该电信号经过导电引线92和第二栅极91之后，通过阵列基板上的栅线传输到薄膜晶体管单元2的第一栅极21中，驱动薄膜晶体管单元2工作。为了保证GOA区域的第二透明导电层8与栅极驱动电路的第一栅极21之间的连接可靠，优选的，所述钝化层7对应于导电引线92的部分设置有第二过孔10，所述第二透明导电层8可以通过所述第二过孔10与导电引线92电连接，进而通过第二栅极91实现与栅线4、第一栅极21的连接。这样的连接方式加工工艺简单，且连接效果稳定。
在本发明实施例中，为了便于第二栅极91、栅线4和第一栅极21之间的连接，该第二栅极91、栅线4和第一栅极21可以同层设置且一体成型。
本发明实施例还提供了一种显示装置，包括上述所述的任一阵列基板。其中，该显示装置可以为液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
实施例二
本发明实施例提供了一种制备图1所示的阵列基板的制备方法，如图5所示，包括形成多个薄膜晶体管单元的步骤：
步骤S11、在衬底基板上形成包括第一栅极和源极的图形，所述第一栅极和源极同层形成。
步骤S12、在步骤S11形成的图形之上形成包括栅极绝缘层的图形，在源极之上形成包括有源层的图形，其中，所述栅极绝缘层形成在所述第一栅极上方、第一栅极和源极图形之间。
步骤S13、在步骤S12形成的有源层之上形成包括漏极的图形。
另外，本发明实施例中所提供的阵列基板的制备方法还包括形成数据线和栅线的步骤，具体的：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域的图形。
步骤S12中在栅极绝缘层对应所述第一数据线区域形成第一过孔。
步骤S13中同层形成包括漏极、所述数据线的第二数据线区域的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接。
进一步的，步骤S13中同层形成包括漏极和第一透明导电层的图形。
在上述制备方法的基础上，本发明实施例还包括：
步骤S14、在步骤S13的图形之上依次形成包括钝化层的图形和包括第二透明导电层的图形。
本发明实施例中所提供的阵列基板的制备方法还包括形成多个阵列基板行驱动单元的步骤，具体的：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域、第二栅极的图形。
步骤S13中同层形成包括漏极、第一透明导电层、所述数据线的第二数据线区域及导电引线的图形。
其中，同层设置的不同结构可以在同一次构图工艺中形成，也可分别在多次构图工艺中形成，本发明实施例对此不进行限制。
更进一步的，所述步骤S14中钝化层对应于导电引线的部分设置有第二过孔，所述第二透明导电层通过所述第二过孔与导电引线电连接。
在本发明的实施例中，上述的阵列基板的制备方法所制得的阵列基板的所述源极与第一栅极、栅线同层形成，且可以在同一次构图工艺中一体成型；类似的，所述第一栅极与第一数据线区域同层形成。
在本发明实施例中，第一透明导电层6可以为板状电极或狭缝电极，所述第二透明导电层8为狭缝电极。
以下，如图6所示，为本发明实施例图5所提供的阵列基板的制备方法的一种具体实施例，显然，这只是图1所示的阵列基板的一种具体的制备方法，除此之外，还可采用别的方法来制备图1所示的阵列基板。
该种制备方法在制作阵列基板的多个薄膜晶体管单元2、栅线4和数据线3以及多个阵列基板行驱动单元9时，仅采用五次掩膜工艺即可完成，具体为：
步骤S101、在衬底基板上依次形成金属薄膜和半导体薄膜，通过第一次掩膜工艺刻蚀形成包括所述薄膜晶体管单元的第一栅极、源极和有源层、栅线、所述数据线的第一数据线区域以及阵列基板行驱动单元的第二栅极的图形。
如图7a、图7b及图8所示，采用磁控溅射或热蒸发等方式，在衬底基板1上形成金属薄膜11，之后通过等离子体增强化学气相沉积法（Plasma EnhancedChemical Vapor Deposition，简称PECVD）的方法沉积半导体薄膜12。通过第一次掩膜工艺，同时形成包括栅线4、图2中的第一数据线区域31（图中未示出）和薄膜晶体管单元2中的第一栅极21、源极23、有源层24以及GOA单元的第二栅极91的图形，其中，栅线4和第一栅极21、第二栅极91一体成型，第一数据线区域31和源极23一体成型，不仅加强了彼此之间的连接关系，还节省了工艺流程，同时简化了阵列基板的层结构。
具体的，在第一次掩膜工艺中，在半导体薄膜12上涂覆一层光刻胶13，采用双色调掩膜板，例如半色调或灰色调掩模板进行曝光，使光刻胶形成完全曝光区域、未曝光区域和部分曝光区域，通过刻蚀工艺，刻蚀掉完全曝光区域对应的半导体薄膜12和金属薄膜11，如图7a所示，形成包括源极23、第一栅极21、第一数据线区域31（图中未示出）、栅线4（图中未示出）和第二栅极92的图形；通过灰化工艺去除部分曝光区域的光刻胶13，暴露出该部分曝光区域对应的半导体薄膜12，通过刻蚀工艺完全刻蚀掉暴露的半导体薄膜12，形成包括薄膜晶体管单元2的有源层24的图形，如图7b所示；最后，剥离剩余的光刻胶13，形成如图8所示的阵列基板。
其中，衬底基板1的材质通常为玻璃或石英；金属薄膜11可利用单层钼、铝，钨、钛、铜等金属或者其合金中的一种制成，也可以由上述等金属的多层组合制成，厚度为50nm至500nm；所述半导体薄膜12可采用非晶硅、多晶硅或铟镓锌氧化物等半导体材料形成，厚度为100nm至300nm。
步骤S102、形成第一绝缘薄膜，通过第二次掩膜工艺刻蚀形成包括栅极绝缘层的图形，所述栅极绝缘层对应所述第一数据线区域形成第一过孔。
在图8所示的阵列基板的结构的基础上，采用PECVD的方法沉积形成一层第一绝缘薄膜，在第二次掩膜工艺中，采用普通掩膜板通过构图工艺形成暴露有源层24和所述GOA单元9的第二栅极91的栅极绝缘层22的图形，如图9所示。其中，所述第一栅极21之上有栅极绝缘层22，第一栅极21和源极23之间具有栅极绝缘层22（此部分栅极绝缘层22位于衬底基板1上）。
进一步的，如图3所示，栅线4和第一数据线区域31之上都覆盖有栅极绝缘层22，为了保证栅线4和数据线3之间的绝缘，栅线4和第一数据线区域31之间具有栅极绝缘层22（此部分栅极绝缘层22位于衬底基板1上），在本发明实施例中，所形成的栅极绝缘层22的图形还包括具有位于对应第一数据线区域31的第一过孔5。
其中，该栅极绝缘层22优选绝缘材料氧化硅，同时，也可使用氮化硅、氧化铪等绝缘材料，也可以是上述多种绝缘材料的多层组合，厚100nm至300nm。
步骤S103、形成第一透明导电薄膜，通过第三次掩膜工艺刻蚀形成包括薄膜晶体管单元的漏极和第一透明导电层、所述数据线的第二数据线区域以及阵列基板行驱动单元的导电引线的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接。
在图9所示的阵列基板的结构的基础上，采用磁控溅射或热蒸发的方法形成一层第一透明导电薄膜，该第一透明导电薄膜可采用氧化铟锡或氧化铟锌等材质，厚度为50nm至500nm，采用普通掩模板通过构图工艺在显示区域内形成包括漏极25、第一透明导电层6的图形，并且该第一透明导电层6与漏极25一体成型，提高了漏极25和第一透明导电层6之间的信号传输的可靠性。
同时，步骤S103内还形成了包括第二数据线区域32的图形，第二数据线区域32可通过栅极绝缘层22上的第一过孔5将相邻的第一数据线区域31电连接，将两个相互绝缘的第一数据线区域31连接，形成数据线3，如图3所示。
此外，在步骤S103中，还利用第一透明导电薄膜形成GOA区域的导电引线92的图形，形成如图10所示的阵列基板的结构。
步骤S104、形成第二绝缘薄膜，通过第四次掩膜工艺刻蚀形成包括钝化层的图形，所述钝化层对应于导电引线的部分设置有第二过孔。
在图10所示的阵列基板的结构的基础上，采用PECVD的方法沉积形成一层第二绝缘薄膜，类似的，第二绝缘薄膜可以采用与栅极绝缘层22相同的材料，厚100nm至300nm。在第四次掩膜工艺中，采用普通掩模板通过构图工艺刻蚀所述第二绝缘薄膜，以形成包括钝化层7的图形，其中，所述钝化层7对应于导电引线92的部分设置有第二过孔10，如图11所示。
步骤S105、形成第二透明导电薄膜，通过第五次掩膜工艺刻蚀形成包括第二透明导电层的图形，所述第二透明导电层通过所述第二过孔与导电引线电连接。
在图11所示的阵列基板的结构的基础上，采用磁控溅射或热蒸发的方法形成一层第二透明导电薄膜，该第二透明导电薄膜可采用氧化铟锡或氧化铟锌等材质，厚度为50nm至500nm，采用普通掩模板通过构图工艺形成包括第二透明导电层8的图形，并且该第二透明导电层8通过第二过孔10实现与导电引线92的电连接。由此，可制得如图1所示的阵列基板。
在本发明实施例中，第二透明导电层8为狭缝电极。
需要说明的是，在GOA区域的第二透明导电层8用于连接栅极驱动电路，接收来自栅极驱动电路的电信号，该电信号经过导电引线92、栅线4传递到阵列基板的薄膜晶体管单元2中，驱动薄膜晶体管单元2工作。
综上，仅用五次掩膜工艺即可实现阵列基板的制备，与现有技术相比，减少了两次掩膜工艺，降低了制备难度和制备成本，提高了制备出来的阵列基板的良品率。
在图5所示的制备方法中，漏极25和第一透明导电层6一体成型，均利用第一透明导电薄膜、在同一次构图工艺中制成。若漏极25采用金属制成，金属可利用单层钼、铝，钨、钛、铜等金属或者其合金中的一种制成，也可以由上述等金属的多层组合制成，由于金属不透明，为了保证阵列基板的开口率，第一透明导电层6无法与漏极25同样采用金属一体成型，因此，制备漏极25和与漏极25同层设置且相连的第一透明导电层6需要经过两次构图工艺形成，相当于采用六次掩膜工艺实现阵列基板的制备。
为了提高漏极25与第一透明导电层6的电连接的可靠性，第一透明导电层6可以部分设置于漏极25上，即部分搭接于漏极25上，如图4所示。
在显示技术领域中，构图工艺，可只包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。本发明所指的五次或六次掩膜工艺是指利用了五次或六次掩膜板，也会应用到光刻工艺及刻蚀步骤或其他工艺，在此只是与现有的七次掩膜板工艺相比，而采用掩膜工艺这一术语，并不代表本发明的工艺步骤仅仅只有利用掩膜板这一工艺，其他的工艺过程均可以自行选择。本发明中的普通掩膜板只是相对应于双色调掩膜板而言的，普通掩膜板要根据所形成图形的不同而做出相应的改进。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，其特征在于，包括：衬底基板及位于所述衬底基板之上的多个薄膜晶体管单元，其中，
所述薄膜晶体管单元包括：位于所述衬底基板之上的第一栅极，位于所述第一栅极之上的栅极绝缘层，与所述第一栅极同层设置的源极，位于所述源极之上的有源层，位于有源层之上的漏极，所述第一栅极和所述源极之间设置有所述栅极绝缘层。
2.根据权利要求1所述的阵列基板，其特征在于，还包括：位于所述衬底基板之上的纵横交叉的数据线和栅线，其中，所述数据线包括：与所述栅线同层设置的且与所述栅线相绝缘的第一数据线区域，位于所述第一数据线区域上方且连接相邻的所述第一数据线区域的第二数据线区域，所述第二数据线区域与所述栅线在正投影方向上部分重叠；
所述第一数据线区域和所述栅线之上设置有栅极绝缘层，所述栅极绝缘层对应于所述第一数据线区域的部分设置有第一过孔，所述第二数据线区域位于所述栅极绝缘层之上、通过所述第一过孔将相邻的所述第一数据线区域电连接。
3.根据权利要求2所述的阵列基板，其特征在于，所述源极、所述第一栅极、所述栅线、所述数据线的第一数据线区域同层设置，所述漏极与所述第二数据线区域位于同一图层。
4.根据权利要求3所述的阵列基板，其特征在于，所述薄膜晶体管单元上方设置有第一透明导电层，所述第一透明导电层与所述漏极一体成型；
所述漏极和所述第一透明导电层上方设置有钝化层，所述钝化层上方设置有第二透明导电层，所述第一透明导电层至少有部分与第二透明导电层重叠。
5.根据权利要求1至4任一项所述的阵列基板，其特征在于，还包括：位于所述衬底基板之上的多个阵列基板行驱动单元，其中，所述阵列基板行驱动单元包括：位于所述衬底基板之上的第二栅极，位于所述第二栅极之上的导电引线，所述第一栅极和第二栅极同层设置，所述导电引线与所述漏极位于同一图层。
6.根据权利要求5所述的阵列基板，其特征在于，所述钝化层对应于导电引线的部分设置有第二过孔，所述第二透明导电层通过所述第二过孔与导电引线电连接。
7.根据权利要求4所述的阵列基板，其特征在于，所述第一透明导电层为板状或狭缝电极，所述第二透明导电层为狭缝电极。
8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制备方法，其特征在于，包括形成多个薄膜晶体管单元的步骤：
步骤S11、在衬底基板上形成包括第一栅极和源极的图形，所述第一栅极和源极同层形成；
步骤S12、在步骤S11形成的图形之上形成包括栅极绝缘层的图形，在源极之上形成包括有源层的图形，其中，所述栅极绝缘层形成在所述第一栅极上方、第一栅极和源极图形之间；
步骤S13、在步骤S12形成的有源层之上形成包括漏极的图形。
10.根据权利要求9所述的制备方法，其特征在于，还包括形成数据线和栅线的步骤：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域的图形；
步骤S12中在栅极绝缘层对应所述第一数据线区域形成第一过孔；
步骤S13中同层形成包括漏极、所述数据线的第二数据线区域的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接。
11.根据权利要求9或10所述的制备方法，其特征在于，步骤S13中同层形成包括漏极和第一透明导电层的图形。
12.根据权利要求11所述的制备方法，其特征在于，还包括：
步骤S14、在步骤S13的图形之上依次形成包括钝化层的图形和包括第二透明导电层的图形。
13.根据权利要求12所述的制备方法，其特征在于，还包括形成多个阵列基板行驱动单元的步骤：
步骤S11中在衬底基板上同层形成包括第一栅极、源极、栅线、数据线的第一数据线区域、第二栅极的图形；
步骤S13中同层形成包括漏极、第一透明导电层、所述数据线的第二数据线区域及导电引线的图形。
14.根据权利要求13所述的制备方法，其特征在于，所述步骤S14中钝化层对应于导电引线的部分设置有第二过孔，所述第二透明导电层通过所述第二过孔与导电引线电连接。
15.根据权利要求14所述的制备方法，其特征在于，所述包括多个薄膜晶体管单元、栅线和数据线、多个阵列基板行驱动单元的阵列基板采用五次掩膜工艺完成，具体为：
在衬底基板上依次形成金属薄膜和半导体薄膜，通过第一次掩膜工艺刻蚀形成包括所述薄膜晶体管单元的第一栅极、源极和有源层、栅线、所述数据线的第一数据线区域以及阵列基板行驱动单元的第二栅极的图形；
形成第一绝缘薄膜，通过第二次掩膜工艺刻蚀形成包括栅极绝缘层的图形，所述栅极绝缘层对应所述第一数据线区域形成第一过孔；
形成第一透明导电薄膜，通过第三次掩膜工艺刻蚀形成包括薄膜晶体管单元的漏极和第一透明导电层、所述数据线的第二数据线区域以及阵列基板行驱动单元的导电引线的图形，所述第二数据线区域通过所述第一过孔将相邻的第一数据线区域电连接；
形成第二绝缘薄膜，通过第四次掩膜工艺刻蚀形成包括钝化层的图形，所述钝化层对应于所述导电引线的部分设置有第二过孔；
形成第二透明导电薄膜，通过第五次掩膜工艺刻蚀形成包括第二透明导电层的图形，所述第二透明导电层通过所述第二过孔与所述导电引线电连接。
CN201310314225.XA 2013-07-24 2013-07-24 阵列基板及其制备方法、显示装置 Expired - Fee Related CN103413812B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310314225.XA CN103413812B (zh) 2013-07-24 2013-07-24 阵列基板及其制备方法、显示装置
US14/388,182 US9613986B2 (en) 2013-07-24 2013-10-31 Array substrate and its manufacturing method, display device
PCT/CN2013/086376 WO2015010384A1 (zh) 2013-07-24 2013-10-31 阵列基板及其制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310314225.XA CN103413812B (zh) 2013-07-24 2013-07-24 阵列基板及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN103413812A true CN103413812A (zh) 2013-11-27
CN103413812B CN103413812B (zh) 2016-08-17

Family

ID=49606810

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310314225.XA Expired - Fee Related CN103413812B (zh) 2013-07-24 2013-07-24 阵列基板及其制备方法、显示装置

Country Status (3)

Country Link
US (1) US9613986B2 (zh)
CN (1) CN103413812B (zh)
WO (1) WO2015010384A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104090442A (zh) * 2014-07-15 2014-10-08 京东方科技集团股份有限公司 阵列基板、液晶显示装置和阵列基板的制作方法
CN104465669A (zh) * 2014-12-04 2015-03-25 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104503174A (zh) * 2014-12-24 2015-04-08 合肥京东方光电科技有限公司 Goa电路模块及其测试方法、显示面板和显示装置
CN104617102A (zh) * 2014-12-31 2015-05-13 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
CN104810375A (zh) * 2015-04-28 2015-07-29 合肥鑫晟光电科技有限公司 一种阵列基板及其制作方法和一种显示装置
CN105093748A (zh) * 2015-08-13 2015-11-25 武汉华星光电技术有限公司 液晶面板及其阵列基板
CN105629614A (zh) * 2016-03-29 2016-06-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
CN111584523A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN111584520A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN113724667A (zh) * 2020-04-10 2021-11-30 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
WO2022160535A1 (zh) * 2021-01-27 2022-08-04 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204964955U (zh) * 2015-07-28 2016-01-13 合肥鑫晟光电科技有限公司 电连接结构、阵列基板和显示装置
CN106169485B (zh) * 2016-08-31 2019-06-14 深圳市华星光电技术有限公司 Tft阵列基板及其制作方法、显示装置
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320221B1 (en) * 1998-12-30 2001-11-20 Hyundai Electronics Industries Co., Ltd. TFT-LCD having a vertical thin film transistor
JP2007043137A (ja) * 2005-07-05 2007-02-15 Advanced Lcd Technologies Development Center Co Ltd ｎチャネル型薄膜トランジスタ、ｎチャネル型薄膜トランジスタの製造方法および表示装置
JP2010045240A (ja) * 2008-08-14 2010-02-25 Citizen Watch Co Ltd 縦型ｍｏｓｆｅｔ
CN103018991A (zh) * 2012-12-24 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN203455564U (zh) * 2013-07-24 2014-02-26 北京京东方光电科技有限公司 阵列基板及显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052437A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
CN202601619U (zh) * 2012-01-09 2012-12-12 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示器
CN103309105B (zh) 2013-07-05 2016-02-03 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320221B1 (en) * 1998-12-30 2001-11-20 Hyundai Electronics Industries Co., Ltd. TFT-LCD having a vertical thin film transistor
JP2007043137A (ja) * 2005-07-05 2007-02-15 Advanced Lcd Technologies Development Center Co Ltd ｎチャネル型薄膜トランジスタ、ｎチャネル型薄膜トランジスタの製造方法および表示装置
JP2010045240A (ja) * 2008-08-14 2010-02-25 Citizen Watch Co Ltd 縦型ｍｏｓｆｅｔ
CN103018991A (zh) * 2012-12-24 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN203455564U (zh) * 2013-07-24 2014-02-26 北京京东方光电科技有限公司 阵列基板及显示装置

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104090442A (zh) * 2014-07-15 2014-10-08 京东方科技集团股份有限公司 阵列基板、液晶显示装置和阵列基板的制作方法
CN104465669A (zh) * 2014-12-04 2015-03-25 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US9983450B2 (en) 2014-12-24 2018-05-29 Boe Technology Group Co., Ltd. GOA circuit module, method for testing the same, display panel and display apparatus
CN104503174A (zh) * 2014-12-24 2015-04-08 合肥京东方光电科技有限公司 Goa电路模块及其测试方法、显示面板和显示装置
WO2016101498A1 (zh) * 2014-12-24 2016-06-30 京东方科技集团股份有限公司 一种goa电路模块及其测试方法、显示面板和显示装置
CN104617102A (zh) * 2014-12-31 2015-05-13 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
CN104617102B (zh) * 2014-12-31 2017-11-03 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
CN104810375A (zh) * 2015-04-28 2015-07-29 合肥鑫晟光电科技有限公司 一种阵列基板及其制作方法和一种显示装置
CN104810375B (zh) * 2015-04-28 2018-09-04 合肥鑫晟光电科技有限公司 一种阵列基板及其制作方法和一种显示装置
CN105093748A (zh) * 2015-08-13 2015-11-25 武汉华星光电技术有限公司 液晶面板及其阵列基板
CN105629614A (zh) * 2016-03-29 2016-06-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
US10216057B2 (en) 2016-03-29 2019-02-26 Boe Technology Group Co., Ltd. Array substrate and manufacturing method thereof, display panel and display device
CN113724667A (zh) * 2020-04-10 2021-11-30 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN113724667B (zh) * 2020-04-10 2023-04-07 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN111584523A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN111584520A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN111584520B (zh) * 2020-05-25 2023-09-12 成都京东方显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN111584523B (zh) * 2020-05-25 2023-09-12 成都京东方显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
WO2022160535A1 (zh) * 2021-01-27 2022-08-04 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
US11688343B2 (en) 2021-01-27 2023-06-27 Boe Technology Group Co., Ltd. Pixel driving circuit and method of driving the same, display substrate and display device

Also Published As

Publication number Publication date
US20160247821A1 (en) 2016-08-25
US9613986B2 (en) 2017-04-04
CN103413812B (zh) 2016-08-17
WO2015010384A1 (zh) 2015-01-29

Similar Documents

Publication Publication Date Title
CN103413812B (zh) 阵列基板及其制备方法、显示装置
CN103309108B (zh) 阵列基板及其制造方法、显示装置
CN103309105B (zh) 阵列基板及其制备方法、显示装置
CN103456742B (zh) 一种阵列基板及其制作方法、显示装置
TW460731B (en) Electrode structure and production method of wide viewing angle LCD
CN102148196B (zh) Tft-lcd阵列基板及其制造方法
CN102881688B (zh) 一种阵列基板、显示面板及阵列基板的制造方法
CN103489876B (zh) 一种阵列基板及其制备方法、显示装置
CN102956713B (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN103456744B (zh) 阵列基板及其制备方法、显示装置
CN108428705A (zh) 一种阵列基板及其制备方法、显示面板、显示装置
CN103325792A (zh) 一种阵列基板及制备方法、显示装置
CN103824862A (zh) 薄膜晶体管基板与显示器
CN103022056B (zh) 一种阵列基板及制备方法、显示装置
US20180341158A1 (en) Array substrate and method of manufacturing the same, display panel and display device
CN103018977A (zh) 一种阵列基板及其制造方法
CN104934443A (zh) 阵列基板及其制造方法、显示装置
CN103560114B (zh) 一种tft阵列基板及其制造方法、显示装置
CN102931138B (zh) 阵列基板及其制造方法、显示装置
CN102969311A (zh) 阵列基板及其制作方法、显示装置
CN104020621B (zh) 一种阵列基板及其制备方法、显示装置
CN203455564U (zh) 阵列基板及显示装置
WO2020082459A1 (zh) 一种显示面板的制作方法和显示面板
WO2021254052A1 (zh) 显示面板和显示装置
CN112631031B (zh) 阵列基板及其制备方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160817

Termination date: 20210724