JP2014099595A5 - - Google Patents

Claims (10)

1. ゲート電極と、
   前記ゲート電極に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を間に挟んで前記ゲート電極と対向する酸化物積層膜と、を含むトランジスタを有し、
   前記酸化物積層膜は、複数の酸化物膜を有し、
   前記複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、
   前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
   前記ゲート絶縁膜の厚さは、前記チャネル形成領域を有する前記酸化物膜の厚さよりも大きいことを特徴とする半導体装置。
2. ゲート電極と、前記ゲート電極に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を間に挟んで前記ゲート電極と対向する酸化物積層膜と、
   前記酸化物積層膜と接するソース電極及びドレイン電極と、を含むトランジスタを有し、
   前記酸化物積層膜は、複数の酸化物膜を有し、
   前記複数の酸化物膜の少なくとも一つはチャネル形成領域を有し、
   前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
   前記ゲート絶縁膜の厚さは、前記チャネル形成領域を有する前記酸化物膜の厚さよりも大きいことを特徴とする半導体装置。
3. 請求項２において、
   前記ソース電極又は前記ドレイン電極と、ゲート電極とが重なる領域のチャネル長方向における長さは、チャネル長の５％以上１０％未満であることを特徴とする半導体装置。
4. 請求項２又は３において、
   前記ソース電極及び前記ドレイン電極は、第１の導電層及び第２の導電層を有し、
   前記第２の導電層は、前記第１の導電層の端面よりチャネル長方向に伸長した領域を有することを特徴とする半導体装置。
5. 請求項４において、
   前記第１の導電層は、前記第２の導電層と同じ材料で形成されることを特徴とする半導体装置。
6. 請求項４において、
   前記第１の導電層は、前記第２の導電層と異なる材料で形成されることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記トランジスタのチャネル長が１０ｎｍ以上４０ｎｍ以下であることを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一において、
   前記ゲート絶縁膜は、酸化シリコン膜で換算した膜厚で、２０ｎｍ以上３０ｎｍ以下であることを特徴とする半導体装置。
9. 請求項１乃至８のいずれか一において、
   前記トランジスタのオフ時のリーク電流は、１ｚＡ／μｍ未満であることを特徴とする半導体装置。
10. 請求項１乃至９のいずれか一において、
    前記トランジスタのオフ時のリーク電流は、１ｙＡ／μｍ未満であることを特徴とする半導体装置。